JP3455085B2

JP3455085B2 - セル自動配置方法

Info

Publication number: JP3455085B2
Application number: JP28889097A
Authority: JP
Inventors: 星佳記月
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-10-21
Filing date: 1997-10-21
Publication date: 2003-10-06
Anticipated expiration: 2017-10-21
Also published as: JPH10189750A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セル自動配置方法
に係り、特に、スタンダードセル方式による半導体装置
のセル配置設計において、セルを２次元に配列するセル
自動配置方法に関する。

【０００２】

【従来の技術】従来より、半導体集積回路のセル配置設
計においては、スタンダードセル配置方法が用いられ
る。

【０００３】図１７に、スタンダードセル配置方法によ
り設計された半導体装置のレイアウト図を示す。この方
法は、まず、基本論理回路を組み合わせた論理回路・論
理ブロックを、最小の占有面積で、高性能が得られるよ
うに最適設計されスタンダードセルをコンピュータに登
録しておく。そして、半導体装置を設計する際に、登録
された各種スタンダードセルを選択し、組み合わせるこ
とにより、セルの配置設計を行うものである。図１７に
示すように、外部端子１４５、１４６等を有する半導体
集積回路上に、所望のセル１４１、１４２等を複数列に
並べて、各セル及び外部端子を接続する配線１４３、１
４４等の配線長の合計が最も短くなるように、セル配
置、セル列間隔及び配線パターン等を決定する。

【０００４】このようなセル配置等の代表的なアルゴリ
ズムとしては、ミニマム・カット（minimun-cut）法が
知られている（I. Bhandari et al. " The Min-Cut Shu
ffle:Toward a Solution for the Global Effect Probl
em of Min-Cut Placement" 25th ACM/IEEE Design Auto
mation Conference, Paper 41.6, pp.681-685,1988 IEE
E、等参照）。この方法では、セルの２次元座標配置
を、大きいセル群について分割し、分割したセル群間の
接続ネットの本数を最小化し、その後、さらに逐次細分
割して、それら分割したセル群間の接続ネットの本数を
最小化していく操作を繰り返していくものである。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うなミニマム・カット（minimun-cut）法においては、
セル・クラスタ間を接続するネット（信号線）数を重視
しているために、配線の長短の差が生じやすい。また、
大小の基本セルが混在する場合に、小さいセル同士が集
中するなど、全体の接続端子の分布に偏りが生じやす
い。

【０００６】そのため、全体のチップサイズの増大につ
ながるので、生産コストの増大を引き起こす。さらに、
回路動作に必要な回路動作タイミングを満たすことが困
難になるので、設計作業の繰り返しによる設計期間及び
設計コストの増大を引き起こしていた。

【０００７】本発明の目的は、スタンダードセル方式の
配置設計において集積度を向上させ、且つ、１回の設計
作業で所望の配置設計を完了することにより、生産コス
ト、設計期間及び設計コストを大幅に低減させることの
可能なセル自動配置方法を提供することである。

【０００８】

【課題を解決するための手段】本発明によれば、各セル
の接続情報に基づいて、列毎又は行毎に、外部端子の縦
方向又は横方向成分のみにより、複数の前記セルを１次
元縦方向又は横方向に配列してセル群を形成する配列手
順と、前記配列手順により形成された前記セル群を、列
毎又は行毎に、縦方向又は横方向の所定数に分割する分
割手順と、前記分割手順により縦方向又は横方向に分割
された複数のセル群を、所定数の１次元横方向又は縦方
向にマージすることにより他のセル群を形成するマージ
手順とを備え、前記配列手順及び前記分割手順による各
処理動作を、縦方向成分及び横方向成分に関して交互に
繰り返すことにより、複数の前記セルを所定の行数及び
列数になるように２次元以上に配置するようにしたスタ
ンダードセル方式によるセル自動配置方法が提供され
る。

【０００９】また、本発明によれば、各セルの接続情報
に基づいて、各列毎に外部端子の縦方向成分のみによ
り、複数の前記セルを１次元縦方向に配列して第１のセ
ル群を形成する縦方向１次元配列手順と、前記縦方向１
次元配列手順により形成された前記縦方向セル群を、各
列毎に２ｎ分割（ｎは処理動作の回数で整数）して第２
のセル群を形成する縦方向分割手順と、前記縦方向分割
手順により分割されたセル群を、各行毎に各横方向毎に
マージして第３のセル群を形成する横方向マージ手順
と、前記横方向マージ手順によりマージされた前記第３
のセル群を、各行毎に外部端子の横方向成分のみによ
り、１次元横方向に配列して第４のセル群を形成する横
方向１次元配列手順と、前記横方向１次元配列手順によ
り形成された第４のセル群を、各行毎に２ｎ分割（ｎは
処理動作の回数で整数）して第５のセル群を形成する横
方向分割手順と、前記横方向分割手順により分割された
セル群を、各列毎にマージして第５のセル群を形成する
縦方向マージ手順とを備え、以下、前記縦方向マージ手
順、前記縦方向１次元配列手順、前記縦方向分割手順に
よる縦方向一連動作処理と、前記横方向マージ手順、前
記横方向１次元配列手順、前記横方向分割手順による横
方向一連処理動作とを、所定の行数及び列数に応じて縦
方向又は横方向について適宜繰り返すことにより、複数
の前記セルを２次元以上に配置するようにしたスタンダ
ードセル方式により半導体装置の配置設計を行うセル自
動配置方法が提供される。

【００１０】このような方法では縦と横を交換して処理
を行うことができる。

【００１１】このように、本発明は、単純に１次元配
列、分割及びマージの作業を繰り返すことにより、接続
関係を有する複数のセルの２次元配列を実現するもので
ある。動作フローとしては、例えば、（１）縦方向１次
元配列、（２）縦方向分割、（３）横方向セル群マー
ジ、（４）横方向１次元配列、（５）横方向分割、
（６）縦方向セル群マージ、という各動作の繰り返しと
なる。または、（１）横方向１次元配列、（２）横方向
分割、（３）縦方向セル群マージ、（４）縦方向１次元
配列、（５）縦方向分割、（６）横方向セル群マージ、
という各動作の繰り返しとしてもよい。

【００１２】このような動作フローにより、セル内部の
接続ピンの分布密度の偏りが少ない、理想的な配置設計
を高速に求めることができる。

【００１３】また、本発明の配置方法においては、単純
な１次元配列を基本として分割及びマージの作業を繰り
返しているため、半導体装置全体のフロアプランの影響
を受けにくく、且つ、回路中のフリップフロップ間の信
号遅延時間の制約を与える、又は１次元のセル配列の制
約を与える等のパス制約を満たすのに非常に適してい
る。

【００１４】また、配線リソースの残存量のバランスを
調べる手順と、このバランスが良好であるときには前記
縦方向でのマージ、配列改善、分割の第１の一連動作処
理と前記横方向でのマージ、配列改善、分割の第２の一
連動作処理を交互に選択し、バランスが不良であるとき
には交互選択処理を停止させる手順をさらに含むことが
できる。

【００１５】さらに、縦方向でのマージ、配列改善、分
割の第１の一連動作処理と横方向でのマージ、配列改
善、分割の第２の一連動作処理を単位繰り返しステップ
として、所定数の繰り返し後に配線リソースの残存量の
バランスを調べる手順と、このバランスが良好でないと
きにはセルデータを変更する手順と、適当な繰り返し単
位へ移行する手順を備え、あるいは単にセルデータの一
部を変更して次の繰り返し処理に移行することができ
る。

【００１６】このような配線リソースのバランスを考慮
したセル配置方法では、配線の集中を避けることがで
き、より適切な配置設計が可能となる。

【００１７】

【発明の実施の形態】以下に、本発明のセル自動配置方
法について詳細に説明する。

【００１８】まず、図１に、本発明が適用される半導体
集積回路チップの配置概観図を示す。

【００１９】図１においては、一例として、端子１〜１
６は、外部入力又は外部出力のための端子であり、これ
らの座標は既に定められている。また、半導体集積回路
のチップ上に、セル群１７〜２０を含むような４行のセ
ル構成として、各セルを最適に配列する場合を想定す
る。また、各セルは、例えば、セルの幅、長さ又は面
積、セルへの入力ネット（信号）名及び入力端子番号、
セルからの出力ネット（信号）名及び出力端子番号等の
接続情報を有する。接続情報としては、周知の接続記述
言語等により、各セルに対して定めることができる。

【００２０】図２に、本発明の第１の実施の形態にかか
るセル自動配置方法の動作フローチャートを示す。

【００２１】最初にセルの初期配置が行われる（ステッ
プＳ０１）。ここでは、すべてのセル情報を識別名順等
で１つずつ図示しない記憶部から取り出し、初期配置を
しようとするセルにつながる配線長が最小になるよう
に、そのセルに接続される外部端子位置や既配置セルと
の関係から初期配置を求める。具体的には、まず外部端
子に接続されるセルを先に配置し、次にこの外部端子に
接続されたセルに接続されるセルを配線長が最短になる
ように配置する。これらの処理をすべてのセルについて
繰り返し、決定されたセルの位置を初期配置状態とす
る。

【００２２】次に、行（row ）の数及び列（columun ）
の数を初期化する（ステップＳ０２）。すなわち、行数
及び列数の初期値を、それぞれ「１」とする。

【００２３】次に、行数が、最終値に達しているか否か
を判断する（ステップＳ０３）。なお、行数及び列数の
最終値は、予め設定されているものとする。ここでは、
一例として、４行４列のセル配置を持つ半導体集積回路
を想定し、行及び列の最終値はそれぞれ「４」と設定さ
れているものとする。行数が設定された最終値に達して
いる場合、列数を判定する処理動作（ステップＳ０７）
に移行する。

【００２４】行数が最終値に達していない場合、縦方向
１次元セル配列を得るために、同一列のセルをマージす
る（ステップＳ０４）。図３に、縦方向１次元配列を行
った半導体集積回路の概観図を示す。図３（ａ）に示さ
れるように、縦方向１次元配列端子１〜４及び端子９〜
１２は、それぞれのＹ座標が同じなので、それぞれ上下
端の位置にある１点に配置する。最初は列は一つである
ので、全セルがマージされている状態であり、図３
（ａ）に示すように、半導体集積回路チップ上の全セル
は、セル群２１として示されるように縦方向に１列に配
置された。

【００２５】次に、１次元配列された列群を、各セルの
接続情報に基づきＹ軸方向成分のみでソートすることに
より配置改善する（ステップＳ０５）。この目的のた
め、各セルの接続情報に基づき、そのセルの理想Ｙ座標
を算出する。この理想Ｙ座標は具体的には、そのセルに
接続される外部端子の位置および他のセルとの接続情報
から、配線の混み具合を参酌しつつ例えば配線長の合計
が最小になるような位置として求められる。例えば、図
３（ｂ）に示されるように、セル２８の理想Ｙ座標につ
いては、セルの接続情報から端子２３、２４の位置関係
を考慮してセル２８’の位置として算出される。この理
想座標は一般的には接続先についての重心位置として求
められる。

【００２６】そして、この計算を全てのセルについて実
行した後に、それぞれのセルの理想Ｙ座標の順にソート
して、１次元配列を得る。このようなソートのための動
作を、必要に応じて何度か繰り返すことにより、理想１
次元配置を得ることもできる。

【００２７】次に、得られた１次元配列を上下２つの行
のセル群に分割する（ステップＳ０６）。分割後、行数
を２倍に設定する。すなわち、行数＝行数＊２と定義する。

【００２８】図４に、縦方向１次元配列について縦方向
分割を行った半導体集積回路の概観図を示す。この操作
により、セル群（Ｔ）３１及び（Ｂ）３２という、上下
２分割の１次元配列が求められた。

【００２９】次に、列数が、最終値に達したか否かを判
断する（ステップＳ０７）。列数が設定された最終値に
達している場合、行数及び列数を判定する処理動作（ス
テップＳ１１）に移行する。ステップＳ１１で、行数及
び列数の両者が最終値に達した場合は、終了となる。

【００３０】ここで、列数が最終値に達していない場合
（ステップＳ０７）、同一行のセルをマージする（ステ
ップＳ０８）。

【００３１】図５に、横方向１次元配列について横方向
セル群マージ及び横方向１次元配列改善を行った半導体
集積回路の概観図を示す。

【００３２】最初はいずれの行についても列数が一つで
あるので、分割された行ごとに全セルがマージされてい
る状態である。ここでは、セル群３１に対応する端子７
及び８、端子１３及び１４は、それぞれＸ座標が等しい
ので、左右端のそれぞれ１点に配置する。同様に、セル
群３２に対応する端子５及び６、端子１５及び１６も、
それぞれＸ座標が等しいので、左右端のそれぞれ１点に
配置する。

【００３３】さらに、得られた１次元配列内で、行毎に
配置改善する（ステップＳ０９）。すなわち、上述した
列の場合と同様に、得られた上下２つの横方向セル群
（Ｔ）４１、（Ｂ）４２について、それぞれ外部端子等
の接続情報のＸ軸方向成分のみを考慮してソートして配
置改善する。

【００３４】次に、配置改善した各列のセル群（Ｔ）４
１及び（Ｂ）４２を、それぞれ２つに分割し、分割後、
行数を２倍に設定する（ステップＳ１０）。

【００３５】図６に、横方向分割を行った半導体集積回
路の概観図を示す。

【００３６】このようにして、全体のセル群は、行数
「２」及び列数「２」の４つのセル群（ＴＬ）５１，
（ＴＲ）５２，（ＢＬ）５３，（ＢＲ）５４に分割され
た。

【００３７】次に、ステップＳ０３からの動作を繰り返
すことになる。すなわち、行数が現在「２」であり、最
終値「４」に達していないので（ステップＳ０３）、図
６で分割された左右の同一列毎にセル群をマージする
（ステップＳ０４）。図７に、縦方向のセル群マージ、
配列及び分割を行った半導体集積回路の概観図を示す。

【００３８】ここでは、図７（ａ）に示すように、セル
群（ＴＬ）５１及び（ＢＬ）５３をマージすることによ
り、セル群（ＴＬ＋ＢＬ）６０が求められる。同様に、
セル群（ＴＲ）５２及び（ＢＲ）５４をマージすること
により、セル群（ＢＲ＋ＴＬＲ）６１が求められる。以
下、上述したように、ステップＳ０４により、列毎に、
各セル群６０及び６１をセルの接続情報に基づき縦方向
にソートして配置改善する。また、その後、図７（ｂ）
に示すように、ステップＳ０５により、列毎に分割す
る。ここでは、２回目の処理であるので、４分割するこ
とになる。すなわち、セル群６０については、セル群
（ＴＬＴ）６２，（ＴＬＢ）６３，（ＢＬＴ）６４およ
び（ＢＬＢ）６５に分割し、セル群６１については、セ
ル群（ＴＲＴ）６６，（ＴＲＢ）６７，（ＢＲＴ）６８
および（ＢＲＢ）６９に分割する。

【００３９】さらに、ステップＳ０７からの動作を繰り
返す。すなわち列行数が「２」であり、最終値「４」に
達していないので（ステップＳ０７）、まず、図７
（ｂ）で４分割された、各行毎にセル群をマージする
（ステップＳ０８）。

【００４０】図８に、横方向のセル群マージ、配列及び
分割を行った半導体集積回路の概観図を示す。

【００４１】ここでは、図８（ａ）に示すように、セル
群（ＴＬＴ）６２及び（ＴＲＴ）６６をマージしてセル
群（ＴＬＴ＋ＴＲＴ）７１を構成する。同様にセル群
（ＴＬＢ）６３及び（ＴＲＢ）６７をマージしてセル群
（ＴＬＢ＋ＴＲＢ）７２を構成し、セル群（ＢＬＴ）６
４及び（ＢＲＴ）６８をマージしてセル群（ＢＬＴ＋Ｂ
ＲＴ）７３を構成し、セル群（ＢＬＢ）６５及び（ＢＲ
Ｂ）６９をマージしてセル群（ＢＬＢ＋ＢＲＢ）７４を
構成する。

【００４２】以下、上述したように、ステップＳ０９に
より、各セル群７１〜７４をセルの接続情報に基づき横
方向にソートして配置改善する。また、その後、図８
（ｂ）に示すように、ステップＳ１０により分割する。
ここでは、２回目の分割処理なので、行毎に４分割する
ことになる。すなわち、セル群（ＴＬＴ＋ＴＲＴ）７１
については、セル群７１ａ（ＴＬＴＬ），７１ｂ（ＴＬ
ＴＲ），７１ｃ（ＴＲＴＬ），７１ｄ（ＴＲＴＲ）に分
割する。同様にセル群７２については、セル群７２ａ〜
７２ｄに分割し、セル群７３については、セル群７３ａ
〜７３ｄに分割し、セル群７４については、セル群７４
ａ〜７４ｄに分割する。

【００４３】ここで、初期設定の行数「４」及び列数
「４」に達したので、ステップＳ１０を経て、処理を終
了する。

【００４４】図９に、以上のような本発明に係る処理動
作により配置された半導体集積回路の概観図を示す。こ
のように、各セル又はセル群が半導体集積回路チップ上
の割り当てられた位置に配置される。

【００４５】上述の実施の形態の説明では、先に縦方向
に１列に配置したが、先に横方向に１次元配列して処理
を実行することもできる。図１０はこのような第２の実
施の形態を示すもので、ステップＳ２１，Ｓ２２，Ｓ３
１およびＳ３２は図２のステップＳ０１，Ｓ０２，Ｓ１
１およびＳ１２に、ステップＳ２３〜Ｓ２６は図２のス
テップＳ０７〜Ｓ１０に、ステップＳ２７〜Ｓ３０は図
２のステップＳ０３〜Ｓ０６にそれぞれ対応しており、
その詳細な説明は省略する。

【００４６】なお、図２と図１０の実施例において、行
数と列数は異なる数に設定することができる。

【００４７】以下に、先に横方向に１次元配列して処理
を実行するようにした第２の実施の形態における具体的
なセル自動配置について、簡単な例に基づいて詳細に説
明する。なお、この実施例ではセル面積等の情報も考慮
して配置を決定するようにしている。

【００４８】ここで、半導体集積回路のチップ上に、セ
ルNo.１〜No.８の８個のセルを配置することを想定す
る。また、これらのセルを２行４列に配置するものと想
定すると、設定される行数は「２」、列数は「４」とな
る。

【００４９】セル接続情報としては、外部端子との接続
関係又は他のセルとの接続関係、セルの大きさ等が含ま
れ、例えば、 ”ａｎｄ（Ｎ００２、Ｐ００１、Ｎ００１）” のような接続記述言語等により与えられる。この接続記
述言語の例は、セル種類が「ａｎｄゲート」であり、所
定の大きさを有し、入力ネット（信号）が「Ｐ００１」
及び「Ｎ００１」、出力ネットが「Ｎ００２」であるこ
とを示す。

【００５０】図１１に、横方向１次元配列及び横方向分
割を行った半導体集積回路の概観図を示す。図１１
（ａ）に示すように、セルNo.１〜No.８を、Ｘ方向のみ
の接続情報を基にして、横方向１次元配列するととも
に、この配列を、各セルNo.１〜No.８の各中心点の位置
関係を用いてソートして、配置改善する。その際、各セ
ルの右上点、左下点等、４隅の各点の位置関係を利用し
ても良い。

【００５１】次に、図１１（ｂ）に示すように、１次元
セル配列を２分割する。その際、上記のように各セルの
中心点又は４隅の所望の点の位置で２分割しても良い
し、また、面積比を用いて分割しても良い。このように
して、セル群１０１は、セルNo.１、No.２、No.５、No.
３、No.６から構成され、一方セル群１０２は、セルNo.
７、No.４、No.８から構成されるように求められた。

【００５２】次に、図１２に、縦方向１次元配列及び縦
方向分割を行った半導体集積回路の概観図を示す。図１
２（ａ）に示すように、横方向の場合と同様に、セル群
を縦方向に配列し、Ｙ軸についてソートを行う。ここ
で、図１１（ａ）においては、各区セルのＸ座標に基づ
いてソートしたのに対し、図１２（ａ）においては、Ｙ
座標に基づいてソートする動作を行うため、各セルの順
番が入れ替わることもある。ここでは、例えば、セルN
o.５とセルNo.３との順番が入れ替わる場合を想定し
た。

【００５３】次に、図１２（ｂ）に示すように、縦方向
分割を行う。このステップでは、中心付近のセルについ
ては、中心点、面積比等により上下に分割する。このよ
うにして、セル群１０３〜１０６のように４分割された
セル群が構成される。ここで、例えば、セル群１０３
は、セルNo.１、No.２、No.３から構成され、セル群１
０４は、セルNo.４及びNo.７から構成され、セル群１０
５は、セルNo.５及びNo.６、No.３から構成され、セル
群１０６は、セルNo.８から構成される。

【００５４】次に、図１３に、横方向１次元配列及び横
方向分割を行った半導体集積回路の概観図を示す。図１
２（ｂ）において各セルが２行２列に配置されており、
設定された最終値の行数「２」は満たされたが、列数
「４」となっていない。そこで、列をさらに分割する動
作を実行する。

【００５５】再び、横方向について処理動作を行う。す
なわち、図１２（ｂ）に示されるセル群１０３と１０４
とをマージすることにより、図１３（ａ）に示されるよ
うなセル群１０７を形成する。同様に、セル群１０５と
１０６とをマージすることにより、セル群１０８を形成
する。ここで、セル群１０７及び１０８を、各行毎に、
各セルの中心位置等によりソートして、最適の位置に配
置改善する。さらに、それぞれの行毎に、セル群１０７
及び１０８を４分割する。

【００５６】このようにして、図１（ｂ）のように、半
導体集積回路チップ上の２行４列の各位置に、所望の各
セルが最適配置される。ここで、条件等によっては、例
えば、所定の行及び列の位置が、空きの場合又は複数セ
ルが配置される場合等もある。

【００５７】以上のように、この実施例ではセルの接続
関係のみでなく、セルの面積比等の他のセルデータを参
照して配置を決めるようにしているので、より精度の良
い配置が可能となる。

【００５８】次に、図１４に、配線密度分布図を示す。
従来のミニマム・カット方法によるセル配置を行った場
合の配線密度分布を波線で示し、一方、本発明のセル自
動配置方法によるセル配置を行った場合の配線密度分布
を実線で示す。ここで、横軸は、セルの行番号、縦軸は
各セル行間に跨って配線された配線数を示す。また、こ
の例では、セル数７０００個、ネット数７０００本の接
続記述言語情報を、行数４０及び列数１６で配置した場
合を想定した。

【００５９】従来では、波線で示すように、２分割又は
４分割したセル行番号の位置では、配線数が少なくなっ
ているものの、全体的な配線分布に偏りがある。これに
対して、本発明のセル自動配線方法を用いた場合には、
配線密度は、各セル行番号にわたってほぼ均一になって
いる。また、このときの合計配線長を計算すると、従来
においては、８．４×１０⁶であったのに対し、本発明
による場合には、７．２×１０⁶となり、１４％程改善
された。さらに、全体チップサイズに関しても最大２０
％縮小した。

【００６０】これにより、製造コストの削減効果が期待
できる。

【００６１】また、あるセルの出力に接続されるセル数
（ネット数）であるファンアウト数を調べ、ファン・ア
ウト数毎に最長ネット（配線）の長さを比較した。その
結果、本発明を用いた場合の方が２０〜４０％程短いこ
とがわかった。さらに、配線長の長短の差を比較する
と、本発明を用いた場合の方がその差も小さくなった。
これにより配置前の予想配線長から大幅にはずれない配
線を実現でき、さらに、回路中に複数存在するフリップ
フロップ間信号経路のパス制約も配線の長短の差なく制
約以内とすることができる。

【００６２】この結果、配置設計変更、論理回路変更の
繰り返しを大幅に削減し、設計期間及び設計コストを押
さえることができる。

【００６３】次に、配線リソースのバランスを考慮した
本発明にかかるセル自動配置法の他の実施例を示す。こ
こで、配線リソースとはセルを配置しようとする領域内
での最大配線可能量を言う。この配線リソースの残りが
各セルでばらついていると、配線が困難になる局面が予
想されるので、残存配線リソースは各セル間でバランス
がとれていることが必要となる。このため、残存配線リ
ソースのバランスがくずれているときにはこのバランス
を回復する手法が必要となる。

【００６４】図１５は配線リソース残存量のバランスを
回復するための第１の手法を採用した本発明のセル自動
配置方法の第３の実施の形態を示すフローチャートであ
る。この方法によれば、初期配置（ステップＳ１０１）
および初期化（ステップＳ１０２）の後、図２のステッ
プＳ０３−Ｓ１０を単位として１回目（ステップＳ１１
０）からｋ回目（ステップＳ１３０）までを繰り返すこ
とになるが、途中のｉ回目（ステップＳ１２０）では配
線リソースのバランスが良好であるかどうかを調べる
（ステップＳ１２２）ようにし、良好でないときにはこ
れまでに決定された配置データを消去し（ステップＳ１
２３）、さらにセルデータを変更して（ステップＳ１２
４）、適当な前の（途中の）繰り返しステップに戻って
配置のやり直しをするようにしている。どのステップま
で戻るかは配線リソースのアンバランスの程度による。
なお、ステップＳ１２４におけるセルデータの変更とし
ては、みかけの接続情報やみかけのセル幅変更等があ
る。セルデータを変更して処理をやり直すことにより、
配置結果が異なり、配線リソースのばらつきが解消され
ることが期待できる。

【００６５】さらに、図１５に示されるように、いずれ
かの前のステップに戻る必要は必ずしもない。すなわ
ち、ステップＳ１２２で残存配線リソースのアンバラン
スが発見された場合、これまでの配置データを消去する
ことなく、変更されたセルデータを用いて次のステップ
へ進むこともできる。

【００６６】図１６は配線リソース残存量のバランスを
回復するための第２の手法を採用した本発明のセル自動
配置方法の第４の実施の形態を示すフローチャートであ
る。この方法によれば、初期配置（ステップＳ２０１）
および初期化（ステップＳ２０２）の後、図２のステッ
プＳ０３〜Ｓ０６（ステップＳ２１０）とステップＳ０
７〜Ｓ１０（ステップＳ２２０）が交互に選択され（ス
テップＳ２０３）、実行される。そして、ステップＳ２
１０あるいはＳ２２０の終了後、行と列が最終値に達し
ていないときには配線リソースのバランスが良好である
かどうかが調べられ（ステップＳ２３１）、良好である
ときにはそのまま処理が続行されるが、良好でないとき
には交互選択機能が一時停止される。この結果、縦と横
のいずれかが繰り返されるため、配線リソースのバラン
スが解消されることが期待できる。

【００６７】なお、以上の説明では、行及び列の２次元
についてセルを配置したが、座標パラメータを増やすこ
とにより、さらに３次元以上に配置することも可能であ
る。特に３次元とすれば、複数層を有する半導体装置の
設計に適用することができる。

【００６８】また、実施例ではセル配置領域は正方形あ
るいは長方形であったが、これに限ることなく、他の任
意の形状であってもセルを配置することができる。

【００６９】さらに、実施例では処理の容易さから分割
を２分割としていたが、これに限ることなく、自然数に
分割することができる。

【００７０】

【発明の効果】本発明のようなセル自動配置方法によれ
ば、スタンダードセル方式の配置設計において集積度を
向上させ、且つ、１回の設計作業で所望の配置設計を完
了することにより、生産コスト、設計期間及び設計コス
トを大幅に低減させることができる。

【００７１】また、本発明のようなセル自動配置方法に
おいては、単純な１次元配列を基本として分割及びマー
ジの作業を繰り返しているため、半導体装置全体のフロ
アプランの影響を受けにくく、且つ、回路中のフリップ
フロップ間の信号遅延時間に制約を与え、又は１次元の
セル配列制約を与える等のパス制約を満たすのに非常に
適している。

【００７２】さらに、信号の流れに沿った配置を行うこ
とができ、配線混雑度が緩和され、配線の偏りが少なく
なる。

【００７３】また、配線リソース残量によりセルデータ
の変更を行ったり、縦と横の処理の順を変えるようにし
た場合には配線の集中を適切に避けることができ、より
良好なセル配置を実現することができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路チップの配置概観図。

【図２】本発明のセル自動配置方法の一実施例にかかる
動作フローチャート。

【図３】縦方向１次元配列を行った半導体集積回路の概
観図。

【図４】縦方向１次元配列について縦方向分割を行った
半導体集積回路の概観図。

【図５】横方向１次元配列について横方向セル群マージ
及び横方向１次元配列改善を行った半導体集積回路の概
観図。

【図６】横方向分割を行った半導体集積回路の概観図。

【図７】縦方向のセル群マージ、配列及び分割を行った
半導体集積回路の概観図。

【図８】横方向のセル群マージ、配列及び分割を行った
半導体集積回路の概観図。

【図９】本発明に係る処理動作により配置された半導体
集積回路の概観図。

【図１０】本発明のセル自動配置方法の他の実施例の動
作フローチャート。

【図１１】横方向１次元配列及び横方向分割を行った半
導体集積回路の概観図。

【図１２】縦方向１次元配列及び縦方向分割を行った半
導体集積回路の概観図。

【図１３】横方向１次元配列及び横方向分割を行った半
導体集積回路の概観図。

【図１４】本発明と従来技術による配線結果を比較する
配線密度分布図。

【図１５】配線リソース残存量のバランスを回復するた
めの第１の手法を採用した本発明のセル自動配置方法の
第３の実施例を示すフローチャート。

【図１６】配線リソース残存量のバランスを回復するた
めの第２の手法を採用した本発明のセル自動配置方法の
第４の実施例を示すフローチャート。

【図１７】従来のスタンダードセル方法による配置設計
および配線された半導体装置のレイアウト図。

【符号の説明】

１〜１６外部端子１７〜２０セル群２２、２７まとめられた外部端子２３〜２６端子３１、３２、４１、４２、５１〜５４、６０〜６９、７
１〜７４、１０１〜１０８セル群

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 G06F 17/50

Claims

(57)【特許請求の範囲】

【請求項１】各セルの接続情報に基づいて、列毎又は行
毎に、外部端子の縦方向又は横方向成分のみにより、複
数の前記セルを１次元縦方向又は横方向に配列してセル
群を形成する配列手順と、前記配列手順により形成された前記セル群を、列毎又は
行毎に、縦方向又は横方向の所定数に分割する分割手順
と、前記分割手順により縦方向又は横方向に分割された複数
のセル群を、所定数の１次元横方向又は縦方向にマージ
することにより他のセル群を形成するマージ手順とを備
え、前記配列手順及び前記分割手順による各処理動作を、縦
方向成分及び横方向成分に関して交互に繰り返すことに
より、複数の前記セルを所定の行数及び列数になるよう
に２次元以上に配置するようにしたスタンダードセル方
式によるセル自動配置方法。
【請求項２】前記配列手順は、各セルの接続情報に基づき、配列順序をソートして配置
改善するソート手順をさらに備えたことを特徴とする請
求項１に記載のセル自動配置方法。
【請求項３】前記分割手順は、各々のセルの面積比、中心位置又は左右上下の端点のい
ずれかの位置に基づいて、所定数に分割するものである
ことを特徴とする請求項１に記載のセル自動配置方法。
【請求項４】前記分割手順は、所定数に分割する際、最初は２分割とし、以降順次、前
記分割手順による処理動作を経る際に２ｎ分割（ｎは処
理動作の回数で、２以上の整数）とするように分割数を
設定する手順を含むことを特徴とする請求項１に記載の
セル自動配置方法。
【請求項５】各セルの接続情報に基づいて、各列毎に外
部端子の縦方向成分のみにより、複数の前記セルを１次
元縦方向に配列して第１のセル群を形成する縦方向１次
元配列手順と、前記縦方向１次元配列手順により形成された前記縦方向
セル群を、各列毎に２ｎ分割（ｎは処理動作の回数で整
数）して第２のセル群を形成する縦方向分割手順と、前記縦方向分割手順により分割されたセル群を、各行毎
に各横方向毎にマージして第３のセル群を形成する横方
向マージ手順と、前記横方向マージ手順によりマージされた前記第３のセ
ル群を、各行毎に外部端子の横方向成分のみにより、１
次元横方向に配列して第４のセル群を形成する横方向１
次元配列手順と、前記横方向１次元配列手順により形成された第４のセル
群を、各行毎に２ｎ分割（ｎは処理動作の回数で整数）
して第５のセル群を形成する横方向分割手順と、前記横方向分割手順により分割されたセル群を、各列毎
にマージして第５のセル群を形成する縦方向マージ手順
とを備え、以下、前記縦方向マージ手順、前記縦方向１次元配列手
順、前記縦方向分割手順による縦方向一連動作処理と、
前記横方向マージ手順、前記横方向１次元配列手順、前
記横方向分割手順による横方向一連処理動作とを、所定
の行数及び列数に応じて縦方向又は横方向について適宜
繰り返すことにより、複数の前記セルを２次元以上に配
置するようにしたスタンダードセル方式により半導体装
置の配置設計を行うセル自動配置方法。
【請求項６】スタンダードセル方式により半導体装置の
配置設計を行うセル自動配置方法において、各セルの接続情報に基づいて、各行毎に外部端子の横方
向成分のみにより、複数の前記セルを１次元横方向に配
列して第１のセル群を形成する横方向１次元配列手順
と、前記横方向１次元配列手順により形成された前記横方向
セル群を、各行毎に２ｎ分割（ｎは処理動作の回数で整
数）して第２のセル群を形成する横方向分割手順と、前記横方向分割手順により分割されたセル群を、各列毎
に各縦方向毎にマージして第３のセル群を形成する縦方
向マージ手順と、前記縦方向マージ手順によりマージされた前記第３のセ
ル群を、各列毎に外部端子の縦方向成分のみにより、１
次元縦方向に配列して第４のセル群を形成する縦方向１
次元配列手順と、前記縦方向１次元配列手順により形成された第４のセル
群を、各列毎に２ｎ分割（ｎは処理動作の回数で整数）
して第５のセル群を形成する縦方向分割手順と、前記縦方向分割手順により分割されたセル群を、各行毎
にマージして第５のセル群を形成する横方向マージ手順
とを備え、以下、前記横方向マージ手順、前記横方向１次元配列手
順、前記横方向分割手順による縦方向一連動作処理と、
前記縦方向マージ手順、前記縦方向１次元配列手順、前
記縦方向分割手順による横方向一連処理動作とを、所定
の行数及び列数に応じて縦方向又は横方向について適宜
繰り返すことにより、複数の前記セルを２次元以上に配
置するようにしたセル自動配置方法。
【請求項７】配線リソースの残存量のバランスを調べる
手順と、このバランスが良好であるときには前記縦方向でのマー
ジ、配列改善、分割の第１の一連動作処理と前記横方向
でのマージ、配列改善、分割の第２の一連動作処理を交
互に選択し、バランスが不良であるときには交互選択処
理を停止させる手順を含むことを特徴とする請求項６に
記載のセル自動配置方法。
【請求項８】縦方向でのマージ、配列改善、分割の第１
の一連動作処理と横方向でのマージ、配列改善、分割の
第２の一連動作処理を単位繰り返しステップとして、所
定数の繰り返し後に配線リソースの残存量のバランスを
調べる手順と、このバランスが良好でないときにはセル
データを変更する手順と、適当な繰り返し単位へ移行す
る手順を含むことを特徴とする請求項７に記載のセル自
動配置方法。
【請求項９】前記配線リソースの残存量のバランスが良
好でないときには、単にセルデータの一部を変更して次
の繰り返し処理に移行することを特徴とする請求項８に
記載のセル自動配置方法。
【請求項１０】前記配線リソースの残存量のバランスが
良好でないときには、これまでの配置データを消去し、
適当な前の繰り返しステップに戻ることを特徴とする請
求項９に記載のセル自動配置方法。