JP3451825B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP3451825B2
JP3451825B2 JP04093896A JP4093896A JP3451825B2 JP 3451825 B2 JP3451825 B2 JP 3451825B2 JP 04093896 A JP04093896 A JP 04093896A JP 4093896 A JP4093896 A JP 4093896A JP 3451825 B2 JP3451825 B2 JP 3451825B2
Authority
JP
Japan
Prior art keywords
film
semiconductor device
manufacturing
silazane
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04093896A
Other languages
Japanese (ja)
Other versions
JPH09232307A (en
Inventor
拓 森澤
政良 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP04093896A priority Critical patent/JP3451825B2/en
Publication of JPH09232307A publication Critical patent/JPH09232307A/en
Application granted granted Critical
Publication of JP3451825B2 publication Critical patent/JP3451825B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Local Oxidation Of Silicon (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、表面に段差を有す
る基体、特に半導体集積回路製造に於けるパターンによ
り表面に凹凸を有する基体上に平坦化した絶縁膜を形成
する技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for forming a flattened insulating film on a substrate having a step on the surface thereof, and particularly on a substrate having an uneven surface due to a pattern in the manufacture of semiconductor integrated circuits.

【0002】[0002]

【従来の技術】半導体集積回路構造の立体化と微細構造
化により、光リソグラフィにおける焦点深度不足等の問
題が引き起こされるため、半導体基体の段差を低減する
方法が必要とされている。特に、多層構造の配線等を行
うためには、配線パターンの粗密に起因する段差を低減
する事が必要である。
2. Description of the Related Art A three-dimensional and fine structure of a semiconductor integrated circuit structure causes problems such as insufficient depth of focus in photolithography. Therefore, there is a need for a method of reducing steps of a semiconductor substrate. In particular, in order to perform wiring of a multi-layered structure, it is necessary to reduce the step due to the density of the wiring pattern.

【0003】上記問題の解決策としては、配線間の間隔
が広い部分に金属のダミーパターンを配置した後、SO
Gをリフローさせる方法等が提案されている。これらの
従来技術については、アドバンスト メタライゼ−ショ
ン アンド インタ−コネクト システムズ フォ−
ユ−エルエスアイ アプリケ−ションズ イン 199
5 第41ペ−ジ(Advanced Metaliz
ation andInterconnect Sys
tems for ULSI Application
s in 1995(p41))等の資料に記載されて
いる。
As a solution to the above problem, a metallic dummy pattern is arranged in a portion where the distance between wirings is wide, and then SO
A method of reflowing G has been proposed. For these conventional technologies, see Advanced Metallization and Interconnect Systems
USII Applications In 199
5 Page 41 (Advanced Metaliz)
ation and Interconnect Sys
tems for ULSI Application
Sin 1995 (p41)) and the like.

【0004】[0004]

【発明が解決しようとする課題】配線間の凹部を平坦化
する際、上記金属ダミーパターンを用いる方法では配線
間の容量が大きくなる。
In flattening the recesses between the wirings, the method using the above-mentioned metal dummy pattern increases the capacitance between the wirings.

【0005】本発明の目的は、上記従来技術の課題を克
服し、工程数が少なく、信頼性のある平坦化技術を提供
することにある。
An object of the present invention is to overcome the above-mentioned problems of the prior art and to provide a reliable flattening technique with a small number of steps.

【0006】[0006]

【課題を解決するための手段】上記の課題は、パターン
に起因する凹凸を有する基体上に、シリコン系感応物の
膜を形成し、エネルギー線を選択的に照射した後、該膜
を選択的に除去する平坦化絶縁膜形成方法を用いること
により達成される。
Means for Solving the Problems The above-mentioned problems are formed by forming a film of a silicon-based sensitive material on a substrate having irregularities caused by a pattern, selectively irradiating an energy ray, and then selectively etching the film. This is achieved by using the planarization insulating film forming method of removing the above.

【0007】上記平坦化絶縁膜形成法を用いることによ
り、上記金属のダミーパターンを用いた場合に比べて、
配線間の容量が低減できる。また、従来検討されてい
る、セルエッチバック等の平坦化工程に比べて工程数が
少なく、また信頼性に優れる利点がある。
By using the flattening insulating film forming method, as compared with the case of using the metal dummy pattern,
The capacitance between wirings can be reduced. In addition, there are advantages in that the number of steps is smaller and the reliability is excellent as compared with the conventionally flattening step such as cell etch back.

【0008】上記感応性シリコン含有材料としては、S
i−N結合を含む材料(シラザン系材料)、又はSi−
Si(シラン系材料)結合を含む材料、又はSi−O
(シロキサン系材料)結合を含む材料、又はSi−H結
合を含む材料等の1つ、又は2つ以上を含む材料を主た
る構成材料として用いることが好ましい。特に、化3、
又は化4に示した化学構造を持つ材料を用いると回転塗
布による薄膜形成が容易である。
As the above-mentioned sensitive silicon-containing material, S
Material containing i-N bond (silazane-based material), or Si-
Material containing Si (silane-based material) bond, or Si-O
(Siloxane-based material) It is preferable to use a material containing one or two or more materials such as a material containing a bond or a material containing a Si—H bond as a main constituent material. In particular,
Alternatively, if a material having the chemical structure shown in Chemical formula 4 is used, it is easy to form a thin film by spin coating.

【0009】[0009]

【化3】 [Chemical 3]

【0010】[0010]

【化4】 [Chemical 4]

【0011】上記シラザン系材料や上記ポリシラン系材
料は、含有するSi−N結合やSi−Si結合が短波長
光を吸収して高効率で光化学反応を起こす。特にデバイ
ス中に残した場合信頼性に優れる完全無機材料を上記感
応性材料として用いることが好ましい。特に、シラザン
系材料は割れ又は変質等の問題が起こり難く信頼性に優
れる。
In the silazane-based material and the polysilane-based material, Si-N bonds and Si-Si bonds contained therein absorb short-wavelength light to cause a photochemical reaction with high efficiency. Particularly, it is preferable to use a completely inorganic material, which is highly reliable when left in the device, as the sensitive material. In particular, silazane-based materials have excellent reliability because problems such as cracking or alteration are unlikely to occur.

【0012】パラヒドロシラザンを用いた例を用いて本
発明の作用を説明する。金属配線パターンによる凹凸を
有する基体上に、回転塗布により上記パラヒドロキシシ
ラザンの膜を形成し(図6a)、凹部を選択的にArF
エキシマレーザー(波長193nm)を露光した後(図
6b)、アルカリ又は有機現像により未露光部を除去す
ること(図6c)により、SiO2化パターンが形成さ
れる。上記SiO2化パターンは、リフローして形を整
えた後(図6d)、蒸気中で熱処理することにより稠密
なSiO2(図6e)になるため、平坦化絶縁膜として
利用できる。
The action of the present invention will be described with reference to an example using parahydrosilazane. The parahydroxysilazane film is formed by spin coating on a substrate having irregularities formed by a metal wiring pattern (FIG. 6a), and the concave portions are selectively ArF.
After exposure to an excimer laser (wavelength 193 nm) (FIG. 6b), an unexposed portion is removed by alkali or organic development (FIG. 6c) to form a SiO 2 pattern. The SiO 2 pattern is reflowed to adjust its shape (FIG. 6 d), and then heat-treated in steam to become dense SiO 2 (FIG. 6 e), which can be used as a planarization insulating film.

【0013】上記パラヒドロシラザンはキシレン等様々
な溶媒に可溶である。また、回転塗布法により所望の基
板上に薄膜形成が容易に可能であり、濃度と回転数を最
適化することにより、所望の膜厚を得ることができる。
また、上記パラヒドロシラザンは少なくとも膜厚1.4
μm以上のクラックのない薄膜が形成できるため、少な
くとも1.4μmの凹凸を平坦化することが可能であ
る。
The parahydrosilazane is soluble in various solvents such as xylene. Moreover, a thin film can be easily formed on a desired substrate by the spin coating method, and a desired film thickness can be obtained by optimizing the concentration and the number of rotations.
In addition, the above-mentioned parahydrosilazane has a film thickness of at least 1.4.
Since it is possible to form a crack-free thin film having a size of not less than μm, it is possible to flatten unevenness of at least 1.4 μm.

【0014】上記パラヒドロシラザン102を構成する
シラザン結合103は、波長220nm以下の短波長光
101を吸収して活性化され(図1a)、酸素分子や水
等104と光酸化反応を起こす(図1b)。ArF(1
93nm)エキシマレーザー露光による上記パラヒドロ
シラザンのフーリエ赤外吸収スペクトル(図2)の変化
を調べることにより、化学反応の情報が得られた。上記
露光により、シラザン結合由来の吸収201が減少して
シロキサン結合由来の吸収202が増大する事は、上記
光酸化反応によりSiO2化する架橋反応を示している
と考えられる。また、上記露光により水酸基由来の吸収
が増大203しており、上記光酸化反応により、水酸基
も生成105していると考えられる。
The silazane bond 103 constituting the parahydrosilazane 102 is activated by absorbing short-wavelength light 101 having a wavelength of 220 nm or less (FIG. 1a), and causes a photooxidation reaction with oxygen molecules, water, etc. 104 (FIG. 1). 1b). ArF (1
Information on the chemical reaction was obtained by examining the change in Fourier infrared absorption spectrum (FIG. 2) of the above-mentioned parahydrosilazane upon exposure to the excimer laser (93 nm). It is considered that the decrease in the absorption 201 derived from the silazane bond and the increase in the absorption 202 derived from the siloxane bond due to the above-mentioned exposure indicate a cross-linking reaction to form SiO 2 by the photooxidation reaction. Further, it is considered that the above-mentioned exposure increases absorption 203 derived from a hydroxyl group, and the photo-oxidation reaction also produces 105 a hydroxyl group.

【0015】上記パラヒドロシラザンは0.5μm以下
の解像度を持つため、平坦化絶縁膜の形成には十分な微
細性を持つ。また、有機現像を用いる場合、ArF露光
により50mJ/cm2以下の露光量で現像後、厚さ1
μmの膜を残せる。また、上記パラヒドロシラザンは、
電子線照射やイオン線照射等に適用しても、アルカリ現
像を行うとネガ型レジストとして作用する。
Since the above-mentioned parahydrosilazane has a resolution of 0.5 μm or less, it has sufficient fineness for forming a planarization insulating film. When organic development is used, a thickness of 1 is obtained after development by ArF exposure with an exposure amount of 50 mJ / cm 2 or less.
Can leave a film of μm. In addition, the above-mentioned parahydrosilazane,
Even if it is applied to electron beam irradiation, ion beam irradiation, etc., it works as a negative resist when alkali development is performed.

【0016】上記現像後、リフロー、又はエッチバック
等の工程によりパターン形状を変化することが可能であ
る。一般にリフローの温度は、硝子転移温度に関係す
る。上記パラヒドロシラザンのガラス転移温度は分子量
によって制御可能であるので、リフロー条件の最適化が
容易である。
After the above development, the pattern shape can be changed by a process such as reflow or etch back. Generally, the reflow temperature is related to the glass transition temperature. Since the glass transition temperature of parahydrosilazane can be controlled by the molecular weight, it is easy to optimize the reflow conditions.

【0017】上記パターンは広域平坦化に利用可能な
上、絶縁膜としても優れており、上記蒸気中加熱による
膜質改善後の誘電率εは4.3以下にすることができる。
The above pattern can be used for wide area flattening and is also excellent as an insulating film. The dielectric constant ε after the film quality is improved by heating in steam can be 4.3 or less.

【0018】一方、上記シロキサン系や上記シルセスキ
オキサン系材料用いた場合には、上記材料自体がSiO
2の前駆体であるので、上記平坦化絶縁膜形成法により
得た絶縁膜の耐熱性や絶縁性に問題はない。また、シロ
キサン結合が波長130nm以上の光に透明で感光性を
持たないため、露光波長に応じた感光官能基又は感光剤
等を導入又は添加する事ができる。但し、露光波長等の
条件により、主たるシリコン含有材料、添加する感光性
材料等の最適化が必要である。
On the other hand, when the siloxane-based or silsesquioxane-based material is used, the material itself is SiO 2.
Since it is the precursor of 2, there is no problem in heat resistance and insulating property of the insulating film obtained by the above-mentioned planarization insulating film forming method. Further, since the siloxane bond is transparent to light having a wavelength of 130 nm or more and has no photosensitivity, it is possible to introduce or add a photosensitive functional group, a photosensitizer or the like depending on the exposure wavelength. However, depending on conditions such as the exposure wavelength, it is necessary to optimize the main silicon-containing material, the photosensitive material to be added, and the like.

【0019】例えば、高圧水銀灯のg線を用いて露光す
る場合、メチルシルセスキオキサンにペリレンとジフェ
ニルヨード塩の混合物を用いる事もできる。この場合、
上記露光光は上記ペリレンに吸収されて、上記ジフェニ
ルヨード塩にエネルギーが移動すると酸が発生する。こ
の酸により、上記メチルシルセスキオキサンの末端のシ
ラノールが縮重合反応を起こすとネガ型のレジストとし
て振る舞う。上記感光性材料は、露光後に加熱する事に
より化学増幅型の反応を起こすので高感度化が容易であ
る。
For example, when the exposure is carried out using the g-line of a high pressure mercury lamp, a mixture of perylene and a diphenyliodo salt can be used in methylsilsesquioxane. in this case,
The exposure light is absorbed by the perylene, and when energy is transferred to the diphenyliodo salt, an acid is generated. When the silanol at the terminal of the methylsilsesquioxane causes a polycondensation reaction by this acid, it behaves as a negative resist. Since the photosensitive material causes a chemical amplification type reaction by heating after exposure, it is easy to increase the sensitivity.

【0020】上記の方法と同じように、上記シラザン系
材料、または上記シラン系の材料の場合も、吸収率が低
いため感度の低い比較的長い波長領域の光源を用いて露
光しても、適切な増感剤や酸発生剤を用いることにより
SiO2化パターンの形成が可能である。
Similarly to the above-mentioned method, in the case of the silazane-based material or the silane-based material, it is suitable to perform exposure by using a light source in a relatively long wavelength region having low sensitivity because of its low absorptance. A SiO2 pattern can be formed by using a different sensitizer or acid generator.

【0021】上述の材料に限らず、本発明の趣旨に沿う
シリコン含有感応性材料なら何を用いても構わない。ま
た、上記感応性材料中にフッ素を導入することができれ
ばさらに誘電率を下げることが可能であり、層間絶縁膜
としての性能が向上する。
Not limited to the above-mentioned materials, any silicon-containing sensitive material in accordance with the spirit of the present invention may be used. Further, if fluorine can be introduced into the sensitive material, the dielectric constant can be further lowered, and the performance as an interlayer insulating film is improved.

【0022】上記膜形成にはプラズマCVD法、又は回
転塗布法等を用いて薄膜形成できる。回転塗布法を用い
た膜形成の場合、コストを抑制できる利点がある。一
方、プラズマCVDを用いた場合、任意の組成の膜が形
成しやすい、被覆性が良い等の利点がある。
For the film formation, a thin film can be formed by using a plasma CVD method, a spin coating method or the like. The film formation using the spin coating method has an advantage that cost can be suppressed. On the other hand, when plasma CVD is used, there are advantages that a film having an arbitrary composition can be easily formed and that the coverage is good.

【0023】上記露光は、光、電子線、イオン等のエネ
ルギー線を用いることができる。例えば、高圧水銀灯、
低圧水銀灯、各種エキシマランプ、固体素子レーザ(例
えばYAGレーザーの4倍高調波)等の露光光源を用い
ることができる。また、プラズマX線源やSOR光、さ
らに、電子線露光やFIB(収束イオン線)を用いても
よい。ただし、用いる各エネルギー線種に応じて、上記
の材料、及び感応剤、及び増感剤の最適化が必要であ
る。
For the above-mentioned exposure, energy rays such as light, electron beams and ions can be used. For example, a high pressure mercury lamp,
An exposure light source such as a low-pressure mercury lamp, various excimer lamps, and a solid-state laser (for example, a 4th harmonic of a YAG laser) can be used. Alternatively, a plasma X-ray source, SOR light, electron beam exposure, or FIB (focused ion beam) may be used. However, it is necessary to optimize the above materials, the sensitizer, and the sensitizer according to each energy ray type used.

【0024】上記現像に、ウェット現像を用いた場合に
はコスト、信頼性等に優れる利点がある。一方ドライ現
像を行う場合には、半導体デバイスに於ける配線断線の
原因の1つとなる水分の残留等の問題を避けることがで
きる。また、デバイス構造等の必要性に応じてCVD法
により形成したSiO2膜等と組み合わせる事も可能で
ある。
When wet development is used for the above-mentioned development, there are advantages such as excellent cost and reliability. On the other hand, when dry development is performed, it is possible to avoid the problem of residual moisture, which is one of the causes of disconnection of wiring in a semiconductor device. It is also possible to combine with a SiO2 film or the like formed by the CVD method depending on the needs of the device structure and the like.

【0025】さらに、ArFエキシマレーザーリソグラ
フィやX線リソグラフィ等の光リソグラフィ工程と本平
坦化技術を組み合わせて用いるとプロセスの裕度が広が
るので、歩留まり向上等に有用である。
Further, when the optical lithography process such as ArF excimer laser lithography and X-ray lithography is used in combination with the present flattening technique, the process margin is widened, which is useful for improving the yield.

【0026】[0026]

【発明の実施の形態】DETAILED DESCRIPTION OF THE INVENTION

(実施例1)ポリヒドロシラザンを、段差を有する基体
上301に回転塗布により薄膜形成302した後(図3
a)、窒素中で80℃で60秒間加熱し溶媒を蒸発させ
た。次にArFエキシマレーザー光源303を用いてマ
スクパターン304を露光量40mJ/cm2の転写し
た(図3b)。これを、テトラメチルアンモニウムハイ
ドロオキサイド5%水溶液で現像して(図3c)、パタ
ーン305を得た。その後、80℃3分間、150℃3
分間、250℃3分間の熱処理によりリフローを行った
後、H2Oを添加したO2アニールを400℃〜450℃
で30分行った。これにより稠密でクラック等のない平
坦化絶縁膜306が得られた(図3d)。
Example 1 After forming a thin film 302 of polyhydrosilazane on a substrate 301 having steps by spin coating (FIG. 3).
a), heated in nitrogen at 80 ° C. for 60 seconds to evaporate the solvent. Next, the mask pattern 304 was transferred using an ArF excimer laser light source 303 at an exposure dose of 40 mJ / cm 2 (FIG. 3b). This was developed with a 5% aqueous solution of tetramethylammonium hydroxide (FIG. 3c) to obtain pattern 305. After that, 80 ℃ 3 minutes, 150 ℃ 3
After reflowing by heat treatment for 3 minutes at 250 ° C. for 3 minutes, O 2 annealing with H 2 O added is performed at 400 ° C. to 450 ° C.
It went for 30 minutes. As a result, a dense and flattened insulating film 306 having no cracks was obtained (FIG. 3d).

【0027】上記ポリヒドロシラザンに限らず、本発明
の主旨に沿ったシリコン含有材料なら本実施例にとらわ
れない。この場合使用する材料に応じて、用いる現像液
の種類、濃度、現像時間等の最適化が必要である。現像
液としては、メタノール、ブタノール、エタノール等の
低級アルコールや、キシレンやフェノール等の芳香環
族、アセトン等のその他有機溶媒、または各種アルカリ
溶液等を用いることができる。また、露光光源等は本発
明の主旨に応じて各種用いることが可能で、本実施例に
とらわれるものではない。
Not limited to the above polyhydrosilazane, any silicon-containing material according to the gist of the present invention is not limited to this embodiment. In this case, it is necessary to optimize the type, concentration, development time, etc. of the developing solution used depending on the material used. As the developing solution, lower alcohols such as methanol, butanol and ethanol, aromatic ring compounds such as xylene and phenol, other organic solvents such as acetone, and various alkaline solutions can be used. Further, the exposure light source and the like can be variously used according to the gist of the present invention, and are not limited to this embodiment.

【0028】(実施例2)半導体装置製造において、金
属配線パターン401を形成した基体402の上に、上
記パラヒドロシラザン膜403をスピン塗布により形成
する(図4a)。次に、配線パターンが粗な部分に選択
的に電子線404を照射する(図4b)。その後、テト
ラメチルアンモニウムハイドライドを用いて現像してパ
ターン405形成した後(図4c)、実施例1と同様に
熱処理とリフローを行った(図4d)。その後、CVD
法を用いてSiO2膜406を形成して層間絶縁膜を形
成した(図4e)。
Example 2 In manufacturing a semiconductor device, the parahydrosilazane film 403 is formed by spin coating on a substrate 402 having a metal wiring pattern 401 formed thereon (FIG. 4A). Next, the electron beam 404 is selectively irradiated to the portion where the wiring pattern is rough (FIG. 4B). Then, after development was performed using tetramethylammonium hydride to form a pattern 405 (FIG. 4c), heat treatment and reflow were performed as in Example 1 (FIG. 4d). Then CVD
Method was used to form a SiO2 film 406 to form an interlayer insulating film (FIG. 4e).

【0029】金属配線層に用いる材料としては、タング
ステン系材料、アルミ系材料、銅系材料等がある。用い
る材料によってドライエッチングの各種条件は最適化が
必要である。また、実施例1と同様にプロセスに用いる
露光等の条件、材料等は本実施例にとらわれない。
Materials used for the metal wiring layer include tungsten-based materials, aluminum-based materials, and copper-based materials. Various conditions of dry etching need to be optimized depending on the material used. In addition, conditions such as exposure used in the process, materials, and the like are not limited to the present embodiment as in the first embodiment.

【0030】また、本実施例を用いて形成した金属とS
iO2のパターン上に、通常のSOG407を用いた平
坦化工程を適用することにより、広域且つ良質の平坦化
(図4f)を行うことができた。
Further, the metal and S formed by using this embodiment
By applying the planarization process using the ordinary SOG407 on the iO 2 pattern, it was possible to perform planarization in a wide area and with good quality (FIG. 4f).

【0031】(実施例3)半導体装置製造において、基
体501上に金属配線パターン502を形成した後、プ
ラズマCVD法でSiO2膜503を形成する(図5
a)。その後、該金属パターンの形成されていない領域
の一部に、実施例1と同様にシリコン酸化膜のパターン
504を形成した後(図5b)、SOG505をもちい
て平坦化を行う(図5c)。次に、プラズマCVD法で
SiO2膜506を形成して平坦化された層間絶縁膜形
成をする(図5d)。これにより、信頼性に優れた広域
の平坦化絶縁膜を得ることができた。
(Embodiment 3) In manufacturing a semiconductor device, after forming a metal wiring pattern 502 on a substrate 501, a SiO 2 film 503 is formed by a plasma CVD method (FIG. 5).
a). After that, a silicon oxide film pattern 504 is formed in a part of the region where the metal pattern is not formed (FIG. 5b) as in the first embodiment, and then flattening is performed using SOG 505 (FIG. 5c). Next, a SiO 2 film 506 is formed by plasma CVD to form a flattened interlayer insulating film (FIG. 5d). As a result, a wide-area planarization insulating film having excellent reliability could be obtained.

【0032】(実施例4)半導体製造装置製造において
金属配線層を形成した後、実施例1と同じくSiO2
ターンを形成した後、それをマスクとしてドライエッチ
ングを行い配線金属パターンの形成を行った。上記マス
クに用いたパターンを剥離せずに、実施例1と同様にし
て凹部にSiO2パターンを形成した。これにより、工
程数が少なく、平坦化された絶縁膜が形成できた。
(Embodiment 4) After forming a metal wiring layer in the manufacture of a semiconductor manufacturing apparatus, a SiO 2 pattern was formed in the same manner as in Embodiment 1, and dry etching was performed using the SiO 2 pattern as a mask to form a wiring metal pattern. . A SiO 2 pattern was formed in the recess in the same manner as in Example 1 without removing the pattern used for the mask. As a result, the number of steps was small and a flattened insulating film could be formed.

【0033】(実施例5)実施例1から4の方法を用い
て半導体CPU回路を製造すると、金属ダミー配線を用
いた場合に比べて、高周波特性の優れた回路を製造する
ことが出来た。
(Embodiment 5) When a semiconductor CPU circuit is manufactured by using the method of Embodiments 1 to 4, it is possible to manufacture a circuit having excellent high frequency characteristics as compared with the case where a metal dummy wiring is used.

【0034】本実施例にとらわれずに、本発明の主旨の
範囲内で本工程はメモリ等の様々な半導体集積回路製造
に適用可能であり、適用する回路の工程や構造に応じ
て、材料やプロセスを最適化する事が必要である。
Without being bound to the present embodiment, this step can be applied to the manufacture of various semiconductor integrated circuits such as memories within the scope of the gist of the present invention. It is necessary to optimize the process.

【0035】[0035]

【発明の効果】以上本発明によれば、段差を表面に有す
る基板上に形成したシリコン含有感応性膜に、エネルギ
ー線を選択的に該膜に照射して、その後現像により選択
的に除去する事により、高信頼性を有し、かつ高性能の
平坦化絶縁膜の形成が可能となる。
As described above, according to the present invention, a silicon-containing sensitive film formed on a substrate having a step on its surface is selectively irradiated with energy rays, and then selectively removed by development. This makes it possible to form a highly reliable and high-performance planarizing insulating film.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の作用を表す化学反応図。FIG. 1 is a chemical reaction diagram showing the action of the present invention.

【図2】本発明の作用を表す赤外フーリエ吸収スペクト
ル図。
FIG. 2 is an infrared Fourier absorption spectrum diagram showing the operation of the present invention.

【図3】本発明の実施例の内容を表すプロセス図。FIG. 3 is a process diagram showing the contents of an embodiment of the present invention.

【図4】本発明の実施例の内容を表すプロセス図。FIG. 4 is a process diagram showing the contents of an embodiment of the present invention.

【図5】本発明の実施例の内容を表すプロセス図。FIG. 5 is a process diagram showing the contents of an embodiment of the present invention.

【図6】本発明の工程図。FIG. 6 is a process drawing of the present invention.

【符号の説明】[Explanation of symbols]

101・・短波長光、102・・パラヒドロシラザン、
103・・シラザン結合、104・・水分等、105・
・水酸基、201・・シラザン結合由来の赤外吸収、2
02・・シロキサン結合由来の赤外吸収、203・・水
酸基由来の赤外吸収、301・・段差を有する基体、3
02・・ポリヒドロシラザン、303・・ArFエキシ
マレーザー光、304・・マスクパターン、305・・
ポリヒドロシラザンパターン、306・・平坦化絶縁
膜、401・・金属配線パターン、402・・金属パタ
ーンを有する半導体基体、403・・ポリヒドロシラザ
ン、404・・電子線、405・・ポリヒドロシラザン
パターン、406・・CVD法を用いて形成したSiO
2膜、407・・塗布型絶縁膜、501・・半導体基
体、502・・金属配線パターン、503・・CVD法
を用いて形成したSiO2膜、504・・ポリヒドロシ
ラザンSiO2化パターン、505・・塗布型絶縁膜、
506・・CVD法を用いて形成したSiO2膜。
101 ... Short wavelength light, 102 ... Parahydrosilazane,
103 ··· Silazane binding, 104 · · Water, etc. 105 ·
・ Hydroxyl group, 201 ・ ・ Infrared absorption derived from silazane bond, 2
02 ... Infrared absorption derived from siloxane bond, 203 ... Infrared absorption derived from hydroxyl group, 301 ...
02 ··· Polyhydrosilazane, 303 · · ArF excimer laser light, 304 · · Mask pattern, 305 · ·
Polyhydrosilazane pattern, 306 .. Flattening insulating film, 401 .. Metal wiring pattern, 402 .. Semiconductor substrate having metal pattern, 403 .. Polyhydrosilazane, 404 .. Electron beam, 405 .. Polyhydrosilazane pattern , 406 ··· SiO formed by using the CVD method
2 film, 407..Coating type insulating film, 501..Semiconductor substrate, 502..Metal wiring pattern, 503..SiO 2 film formed by using CVD method, 504..Polyhydrosilazane SiO 2 formation pattern, 505 ..Coating type insulating film,
506 ... An SiO 2 film formed by the CVD method.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−93240(JP,A) 特開 平7−102217(JP,A) 特開 平5−17686(JP,A) 特開 昭63−281432(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/31 H01L 21/312 H01L 21/314 H01L 21/316 H01L 21/318 H01L 21/768 ─────────────────────────────────────────────────── --Continued from the front page (56) Reference JP 58-93240 (JP, A) JP 7-102217 (JP, A) JP 5-17686 (JP, A) JP 63- 281432 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/31 H01L 21/312 H01L 21/314 H01L 21/316 H01L 21/318 H01L 21/768

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】多層配線を有する半導体装置の製造方法で
あって、基板上に形成された配線層上もしくは配線層間
膜上に、シラザン系材料からなる感応性膜を形成する工
程と、前記感応性膜波長220nm以下の光線を選択
的に照射する工程と、現像により所望のパターンを形成
する工程を含むことを特徴とする半導体装置の製造方
法。
1. A method of manufacturing a semiconductor device having a multilayer wiring, the formed wiring layer or wiring interlayer film on a substrate, forming a sensitive film comprising a silazane-based material, the sensitive A method for manufacturing a semiconductor device, comprising: a step of selectively irradiating a light ray having a wavelength of 220 nm or less on the functional film and a step of forming a desired pattern by development.
【請求項2】 請求項1において、前記シラザン系材料
は、主として下記の一般式(図中、Rはそれぞれ独立で
あり、カルボニル基、またはアルキル(炭素数4以下)
基、または水素基、または水酸基のいずれかである。)
で表される化合物、またはこれらの混合物を主たる成分
とすることを特徴とする半導体装置の製造方法。
2. In Claim 1, theSilazane material
Is mainly represented by the following general formula (in the figure, R is independently
Yes, carbonyl group or alkyl (C4 or less)
It is either a group, a hydrogen group, or a hydroxyl group. )
The main component is a compound represented by or a mixture thereof.
A method of manufacturing a semiconductor device, comprising:
【請求項3】請求項1において、前記シラザン系材料
酸発生剤を含むことを特徴とする半導体装置の製造方
法。
3. The method of manufacturing a semiconductor device according to claim 1, wherein the silazane-based material contains an acid generator.
【請求項4】 請求項1において、前記シラザン系材料
F(フッ素)を含むことを特徴とする半導体装置の製造
方法。
4. The method of claim 1, wherein the silazane-based material manufacturing method of a semiconductor device which comprises a F (fluorine).
【請求項5】5. 多層配線を有する半導体装置の製造方法でA method of manufacturing a semiconductor device having multi-layer wiring
あって、基板上に形成された粗密を有する配線層上及びAnd on the wiring layer having a dense and dense structure formed on the substrate and
前記配線層間に、シラザン系材料からなる感応性膜を形A sensitive film made of a silazane-based material is formed between the wiring layers.
成すMake る工程と、前記配線層が粗に形成された前記配線層And a wiring layer in which the wiring layer is roughly formed
間の前記感応性膜に波長220nm以下の光線を選択的Selective light rays with a wavelength of 220 nm or less to the sensitive film between
に照射する工程と、現像により前記配線層間の前記感応And irradiating the photosensitive layer with the photosensitive layer
性膜を残す工程とを含むことを特徴とする半導体装置のOf a semiconductor device, including a step of leaving a conductive film.
製造方法。Production method.
【請求項6】 表面に段差を有する基板上に、シリコン含
有感応性材料からなる膜を形成する工程と、前記膜にエ
ネルギー線を選択的に照射する工程と、前記膜におい
て、前記エネルギー線の照射領域以外の領域を除去する
工程と、第1の熱処理により前記膜の残存領域を流動化
する工程と、流動化した前記膜の残存領域を第2の熱処
理により稠密化する工程とを含むことを特徴とする半導
体装置の製造方法。
On a substrate having a step on 6. surfaces, forming a film made of a silicon-containing sensitive material, a step of selectively irradiating an energy beam to the film, in the film, of the energy beam Including a step of removing an area other than the irradiation area, a step of fluidizing the remaining area of the film by a first heat treatment, and a step of densifying the remaining area of the fluidized film by a second heat treatment A method for manufacturing a semiconductor device, comprising:
JP04093896A 1996-02-28 1996-02-28 Method for manufacturing semiconductor device Expired - Fee Related JP3451825B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP04093896A JP3451825B2 (en) 1996-02-28 1996-02-28 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04093896A JP3451825B2 (en) 1996-02-28 1996-02-28 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH09232307A JPH09232307A (en) 1997-09-05
JP3451825B2 true JP3451825B2 (en) 2003-09-29

Family

ID=12594453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04093896A Expired - Fee Related JP3451825B2 (en) 1996-02-28 1996-02-28 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP3451825B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229900B2 (en) 2003-10-28 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing thereof, and method of manufacturing base material

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199518A (en) 2009-02-27 2010-09-09 Oki Semiconductor Co Ltd Method of manufacturing semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229900B2 (en) 2003-10-28 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing thereof, and method of manufacturing base material
US7595256B2 (en) 2003-10-28 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing thereof, and method of manufacturing base material
US8673739B2 (en) 2003-10-28 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
JPH09232307A (en) 1997-09-05

Similar Documents

Publication Publication Date Title
JP3276963B2 (en) Method of forming dielectric film on substrate
US6898851B2 (en) Electronic device manufacturing method
US7855154B2 (en) Methods of forming intermediate semiconductor device structures using spin-on, photopatternable, interlayer dielectric materials
US8227336B2 (en) Structure with self aligned resist layer on an interconnect surface and method of making same
US8153350B2 (en) Method and material for forming high etch resistant double exposure patterns
TW201839802A (en) Method of semiconductor device fabrication
TWI278915B (en) Pattern forming method, lower layer film forming composition and manufacturing method of semiconductor device
JP2003163265A (en) Wiring structure and its manufacturing method
TW559860B (en) Method for manufacturing semiconductor device
CN100376026C (en) Method for making dual daascence interconnection of microelectronic device
JP3451825B2 (en) Method for manufacturing semiconductor device
US7416990B2 (en) Method for patterning low dielectric layer of semiconductor device
JP5470687B2 (en) Silicon compound, ultraviolet absorber, multilayer wiring device manufacturing method, and multilayer wiring device
JP2001176788A (en) Pattern-forming method and semiconductor device
JP3553897B2 (en) Method of forming fine resist pattern and method of manufacturing semiconductor device
US7087518B2 (en) Method of passivating and/or removing contaminants on a low-k dielectric/copper surface
JP2009105218A (en) Pattern forming method
JPH0722163B2 (en) Contact hole mask pattern forming method
JP3961041B2 (en) Semiconductor integrated circuit device and manufacturing method thereof
KR20240019572A (en) Method for forming resist pattern using euv and method for forming pattern using the same as mask
JPH09260246A (en) Formation of pattern and film-forming device
JP2002083807A (en) Interlayer dielectric and its manufacturing method
JP2002009151A (en) Semiconductor device and its manufacturing method
JP2007234756A (en) Method for forming wiring in semiconductor device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070718

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080718

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees