JP3449099B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、例えば、アナログモジュール（アナログ回路）とデ
ジタルモジュール（デジタル回路）を同一半導体チップ
上に集積して成るアナログ／デジタル混載型の如き多機
能混載型半導体集積回路装置に適用して有効な技術に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, for example, a multifunctional mixed mounting such as an analog / digital mixed mounting type in which an analog module (analog circuit) and a digital module (digital circuit) are integrated on the same semiconductor chip. TECHNICAL FIELD The present invention relates to a technique effectively applied to a semiconductor integrated circuit device.
【０００２】[0002]
【従来の技術】近年、移動体無線やビデオカメラの小型
化が要求されており、それに内蔵される電子部品として
の半導体装置の小型化の要求が大きくなっている。それ
に伴い、アナログ−デジタル変換器（Analog to Digita
l Converter:以下、ADCという）やアンプ等のアナログ
モジュールと、マイコンやメモリ等のデジタルモジュー
ルが同一半導体チップ上に搭載されたアナログ／デジタ
ル混載型半導体集積回路の需要が拡大してきている。さ
らに、最近では上記アナログ／デジタル混載型半導体集
積回路のアナログモジュールの高精度化が要求されてい
る。そのため、上記アナログ／デジタル混載型半導体集
積回路装置の内部において、デジタルモジュールで発生
する雑音（例えば、デジタルクロックの立上り、あるい
は、立ち下がり時に発生する過渡電流による雑音）に起
因するアナログモジュールの性能劣化が大きな問題とな
り、その解決が必要とされている。上記アナログ／デジ
タル混載型半導体集積回路装置に関しては、例えば、特
開昭５８−７０５６５号、特開昭５９−１９３０４６
号、特開平２−２７１５６７号に記載されている。上記
特開昭５８−７０５６５号と特開昭５９−１９３０４６
号には、デジタル回路部で発生した雑音がアナログ回路
部に混入して、アナログ回路が誤動作することを防止す
るために、デジタル回路とアナログ回路の電源配線を独
立して設ける旨が記載されている。また、上記特開平２
−２７１５６７号には、ＳＯＩ(Silicon On Insulator)
構造の基板及び上記ＳＯＩ構造の基板の絶縁層に達する
分離溝を用いて、デジタル回路部とアナログ回路部を絶
縁分離する技術が記載されている。2. Description of the Related Art In recent years, there has been a demand for miniaturization of mobile radios and video cameras, and there is a growing demand for miniaturization of semiconductor devices as electronic components incorporated therein. As a result, analog-to-digital converters (Analog to Digita
l Converter: hereinafter referred to as ADC), analog modules such as amplifiers and digital modules such as microcomputers and memories are mounted on the same semiconductor chip, and demand for analog / digital mixed semiconductor integrated circuits is increasing. Further, recently, there has been a demand for higher precision of the analog module of the analog / digital mixed semiconductor integrated circuit. Therefore, inside the analog / digital mixed type semiconductor integrated circuit device, the performance of the analog module deteriorates due to the noise generated in the digital module (for example, the noise caused by the transient current generated when the digital clock rises or falls). Has become a major problem and needs to be resolved. Regarding the analog / digital mixed type semiconductor integrated circuit device, for example, JP-A-58-70565 and JP-A-59-193046.
And JP-A-2-271567. JP-A-58-70565 and JP-A-59-193046.
The issue states that the power supply wiring for the digital circuit and the analog circuit is provided independently to prevent the analog circuit from malfunctioning due to the noise generated in the digital circuit section entering the analog circuit section. There is. In addition, the above-mentioned JP-A-2
-271567 has SOI (Silicon On Insulator)
A technique for insulating and separating a digital circuit part and an analog circuit part by using a separation groove that reaches the insulating layer of the substrate of the structure and the substrate of the SOI structure is described.
【０００３】[0003]
【発明が解決しようとする課題】本発明が上記アナログ
／デジタル混載型半導体集積回路の電気的信頼性を検討
した結果を以下に述べる。上記従来技術のアナログ／デ
ジタル混載型半導体集積回路においては、半導体チップ
表面に形成された電源配線、接地（ＧＮＤ）配線は、ア
ナログ回路とデジタル回路で各々独立して形成されてお
り、電源配線、接地（ＧＮＤ）配線から直接雑音が相互
に影響することは少ない。また、プリント配線基板等の
実装基板上に封止体（ＬＳＩパッケージ）が実装された
状態では、アナログ回路とデジテル回路の各接地（ＧＮ
Ｄ）配線は、封止体（ＬＳＩパッケージ）外部において
上記実装基板上で共通の接地（ＧＮＤ）配線に接続され
るが、実装基板状の共通の接地（ＧＮＤ）配線は、半導
体チップ上に形成された接地（ＧＮＤ）配線よりも非常
に低インピーダンスであるので雑音の影響は小さい。し
かしながら、上記従来技術では、半導体チップ内部を伝
わる雑音、さらには、半導体チップを搭載する金属製の
リードフレームを伝わる雑音、さらには、半導体チップ
を搭載する金属性のリードフレームを伝わる雑音に関し
ては考慮されていなく、雑音の低減、防止には不十分で
ある。The results of examination of the electrical reliability of the analog / digital hybrid semiconductor integrated circuit according to the present invention will be described below. In the above-mentioned conventional analog / digital mixed semiconductor integrated circuit, the power supply wiring and the ground (GND) wiring formed on the surface of the semiconductor chip are formed independently of the analog circuit and the digital circuit. It is unlikely that noise is directly influenced by the ground (GND) wiring. Further, in a state where the sealing body (LSI package) is mounted on a mounting board such as a printed wiring board, each grounding (GN) of the analog circuit and the digital circuit is performed.
D) The wiring is connected to a common ground (GND) wiring on the mounting board outside the sealing body (LSI package), but the common ground (GND) wiring on the mounting board is formed on the semiconductor chip. The influence of noise is small because the impedance is much lower than that of the grounded (GND) wiring. However, in the above-mentioned conventional technology, the noise transmitted inside the semiconductor chip, the noise transmitted through the metal lead frame mounting the semiconductor chip, and the noise transmitted through the metal lead frame mounting the semiconductor chip are taken into consideration. It is not sufficient to reduce or prevent noise.
【０００４】図１に示すように、通常、半導体チップ１
は、金属製のリードフレーム上に搭載され、銀ペ−スト
等の導電性材料３によって、リードフレームのチップ支
持部（ダイパッド）２に接続される。尚、リードフレー
ムのリード部、樹脂等の封止材料は説明の便宜上省略す
る。アナログモジュール４とデジタルモジュール５を半
導体チップ１上に混載した場合、半導体チップ１が搭載
されたチップ支持部（ダイパッド）２は、全面が非常に
低い抵抗の導電体であるため、デジタルモジュール５で
発生した雑音は、チップ支持部（ダイパッド）２を介す
る経路でアナログモジュール４ヘ容易に伝達され、アナ
ログモジュール４の性能劣化、誤動作を引き起こすと言
う問題が本発明者の検討により明らかになった。すなわ
ち、図１に示す寸法のシリコンからなる半導体チップ
（シリコン基板）１を考えた場合、シリコン基板１の各
抵抗Ｒを試算すると、シリコン基板１の縦方向の抵抗
は、デジタルモジュール５の下部で約５Ω、アナログモ
ジュール４の下部で約１０Ωであり、一方、シリコン基
板１の横方向の抵抗は、デジタルモジュール部５で約１
００Ω、アナログモジュール４とデジタルモジュール５
の間で約５０Ωである。以上の試算値をもとに、デジタ
ルモジュール５で発生した雑音がシリコン基板１を介し
てアナログモジュール４へ伝搬する経路を考慮すると、
シリコン基板内部を横方向に伝わる経路６の抵抗は約１
６５Ωである。これに対して、デジタルモジュール５で
発生した雑音が縦方向へ伝わり、一旦チップ支持部（ダ
イパッド）２に到達してから、このチップ支持部（ダイ
パッド）２を伝搬し、アナログモジュール４の下部より
再びシリコン基板１中に進入して縦方向にアナログモジ
ュールに伝わる経路７の全抵抗は、金属製のチップ支持
部（ダイパッド）２の抵抗がシリコン基板１の抵抗に比
べて十分に小さいので、約１５Ωとなる。これは、経路
６の抵抗の１／１０以下である。従って図１の半導体チ
ップにおいては、デジタルモジュールで発生した雑音
は、シリコン基板の内部を伝わるよりも、金属製のチッ
プ支持部（ダイパッド）２を伝わるものが大部分を占め
る。金属製のチップ支持部（ダイパッド）２が半導体チ
ップの下部全面にある封止体（ＬＳＩパッケージ）構造
では、デジタルモジュールで発生した雑音がアナログモ
ジュールに影響を及ぼすことを十分に防止することはで
きない。さらに、金属製のチップ支持部（ダイパッド）
が封止体（ＬＳＩパッケージ）内において、電気的にフ
ローティング状態で封止されている場合には、デジタル
モジュールからチップ支持部（ダイパッド）に伝わった
雑音は、シリコン基板の表面に戻っていく確率が高く、
アナログ／デジタル混載型半導体集積回路の電気的信頼
性がさらに低下するという問題がある。また、エピタキ
シャル層を用いた半導体チップにおいては、図１のシリ
コン基板１に相当する、エピタキシャル層の厚さが薄い
ため、横方向に対して縦方向の抵抗は更に小さくなる。
また、通常エピタキシャル層の底面は低抵抗の不純物半
導体に接しており、これが図１のシリコン基板１の金属
製のチップ支持部（ダイパッド）２の役割を果してい
る。この構造の半導体チップでは、デジタルモジュール
で発生した雑音は更にアナログモジュールに伝搬されや
すく、アナログ／デジタル混載型半導体集積回路装置の
信頼性が低下するという問題がある。ＳＯＩ構造基板は
絶縁膜での分離するために、低周波信号の結合防止には
有効である。しかし、デジタルモジュールの発生する比
較的高周波の雑音に対しては薄い絶縁膜では容量結合に
より雑音を十分に遮断できないという問題がある。例え
ば、半導体ウェーハプロセスで用いられるシリコン酸化
膜の厚さを１μｍとして、絶縁膜のインピーダンスＺ
（＝１／２πｆＣ）を試算すると、雑音の周波数が１０
０ＭＨｚの場合、絶縁膜のインピーダンスは１０Ω以下
となり、高周波的には十分な絶縁ができない。また、Ｓ
ＯＩ構造基板は絶縁膜形成のために特殊なプロセスを必
要とする等、経済的に不利である。さらに、ＳＯＩ構造
基板は、その構造上、基板の裏面側から、接地電位（Ｇ
ＮＤ）を供給することができないので、雑音の吸収効率
の点で不利であり、また精度的に厳しいアナログモジュ
ールの基板電位の安定化においても不利である。このた
め、ＳＯＩ構造基板を用いた場合にはアナログ／デジタ
ル混載型半導体集積回路装置の電気的信頼性が低下する
という問題がある。As shown in FIG. 1, a semiconductor chip 1 is usually used.
Is mounted on a lead frame made of metal and is connected to a chip support portion (die pad) 2 of the lead frame by a conductive material 3 such as silver paste. The lead portion of the lead frame and the sealing material such as resin are omitted for convenience of explanation. When the analog module 4 and the digital module 5 are mixedly mounted on the semiconductor chip 1, the chip support portion (die pad) 2 on which the semiconductor chip 1 is mounted is entirely a conductor having a very low resistance. The inventor has clarified the problem that the generated noise is easily transmitted to the analog module 4 through the path through the chip support portion (die pad) 2 and causes performance deterioration and malfunction of the analog module 4. That is, when the semiconductor chip (silicon substrate) 1 made of silicon having the dimensions shown in FIG. 1 is considered, when the respective resistances R of the silicon substrate 1 are calculated, the vertical resistance of the silicon substrate 1 is below the digital module 5. It is about 5Ω and about 10Ω at the bottom of the analog module 4, while the lateral resistance of the silicon substrate 1 is about 1Ω at the digital module section 5.
00Ω, analog module 4 and digital module 5
Is about 50Ω. Based on the above calculated values, considering the path through which the noise generated in the digital module 5 propagates to the analog module 4 through the silicon substrate 1,
The resistance of the path 6 which is laterally transmitted in the silicon substrate is about 1
It is 65Ω. On the other hand, the noise generated in the digital module 5 is propagated in the vertical direction and once reaches the chip support portion (die pad) 2 and then propagates through the chip support portion (die pad) 2 from the bottom of the analog module 4. The total resistance of the path 7 that penetrates into the silicon substrate 1 again and is vertically transmitted to the analog module is approximately the same because the resistance of the metal chip supporting portion (die pad) 2 is sufficiently smaller than the resistance of the silicon substrate 1. It becomes 15Ω. This is less than 1/10 of the resistance of path 6. Therefore, in the semiconductor chip of FIG. 1, most of the noise generated in the digital module propagates through the metal chip supporting portion (die pad) 2 rather than through the inside of the silicon substrate. With the structure of the sealing body (LSI package) in which the metal chip support (die pad) 2 is on the entire lower surface of the semiconductor chip, it is not possible to sufficiently prevent the noise generated in the digital module from affecting the analog module. . Furthermore, metal chip support (die pad)
When is encapsulated in an electrically floating state within the encapsulant (LSI package), the noise transmitted from the digital module to the chip support (die pad) is likely to return to the surface of the silicon substrate. Is high,
There is a problem that the electrical reliability of the analog / digital mixed type semiconductor integrated circuit is further reduced. Further, in the semiconductor chip using the epitaxial layer, since the thickness of the epitaxial layer corresponding to the silicon substrate 1 of FIG. 1 is thin, the resistance in the vertical direction becomes smaller than that in the horizontal direction.
Further, the bottom surface of the epitaxial layer is usually in contact with the low-resistance impurity semiconductor, and this plays the role of the metal chip supporting portion (die pad) 2 of the silicon substrate 1 of FIG. In the semiconductor chip having this structure, noise generated in the digital module is more likely to be propagated to the analog module, and there is a problem that the reliability of the analog / digital mixed type semiconductor integrated circuit device decreases. Since the SOI structure substrate is separated by the insulating film, it is effective in preventing low frequency signal coupling. However, there is a problem that the relatively high frequency noise generated by the digital module cannot be sufficiently blocked by a thin insulating film due to capacitive coupling. For example, assuming that the thickness of the silicon oxide film used in the semiconductor wafer process is 1 μm, the impedance Z of the insulating film is
When (= 1 / 2πfC) is calculated, the noise frequency is 10
In the case of 0 MHz, the impedance of the insulating film is 10Ω or less, and sufficient insulation cannot be achieved at high frequencies. Also, S
The OI structure substrate is economically disadvantageous because it requires a special process for forming an insulating film. Further, the SOI structure substrate has a ground potential (G
ND) cannot be supplied, which is disadvantageous in terms of noise absorption efficiency and is also disadvantageous in stabilizing the substrate potential of the analog module which is strict in terms of accuracy. Therefore, when the SOI structure substrate is used, there is a problem that the electrical reliability of the analog / digital mixed type semiconductor integrated circuit device is lowered.
【０００５】[0005]
【課題を解決するための手段】アナログ／デジタル混載
型半導体集積回路装置の電気的信頼性を向上させるた
め、本発明においては以下のうちいずれかの手段を採用
することができる。まず、アナログ／デジタル混載型半
導体集積回路を含む半導体装置はチップ支持部（ダイパ
ッド）とチップ支持部上に搭載された半導体基板（半導
体チップ）とを具備してなり、半導体基板の主面の第一
の領域にはデジタルモジュールが形成され、第一の領域
と異なる上記半導体基板の主面の第二の領域にはアナロ
グモジュールが形成され、上記チップ支持部と上記半導
体基板とは上記第二の領域の下部において電気的に接続
され、上記第一の領域の下部において上記チップ支持部
と上記半導体基板とは電気的に接続されていない。この
ために、例えば上記第一の領域の下部において、上記チ
ップ支持部と上記半導体基板との間に、絶縁層が形成さ
れる。また、アナログ／デジタル混載型半導体集積回路
を含む半導体装置はチップ支持部（ダイパッド）とチッ
プ支持部上に搭載された半導体基板（半導体チップ）と
を具備してなり、半導体基板の主面の第一の領域にはデ
ジタルモジュールが形成され、第一の領域と異なる上記
半導体基板の主面の第二の領域にはアナログモジュール
が形成され、上記第二の領域の下部に上記チップ支持部
を設け、上記チップ支持部と上記半導体基板とは上記第
二の領域の下部において電気的に接続され、上記第一の
領域の下部に上記チップ支持部は設けられず、上記チッ
プ支持部と上記半導体基板とは上記第一の領域の下部に
おいては電気的に接続されていないものである。さら
に、アナログ／デジタル混載型半導体集積回路を含む半
導体装置はチップ支持部（ダイパッド）とチップ支持部
上に搭載された半導体基板（半導体チップ）とを具備し
てなり、半導体基板の主面の第一の領域にはデジタルモ
ジュールが形成され、第一の領域と異なる上記半導体基
板の主面の第二の領域にはアナログモジュールが形成さ
れ、上記半導体基板の第一、第二の領域の下部には独立
した第一、第二のチップ支持部を形成し、それぞれ第
一、第二の領域の下部に電気的に接続する。上記第一、
第二のチップ支持部自身は互いに電気的に絶縁される。In order to improve the electrical reliability of the analog / digital mixed type semiconductor integrated circuit device, any one of the following means can be adopted in the present invention. First, a semiconductor device including an analog / digital mixed type semiconductor integrated circuit includes a chip supporting portion (die pad) and a semiconductor substrate (semiconductor chip) mounted on the chip supporting portion, and a semiconductor substrate on the main surface of the semiconductor substrate A digital module is formed in one area, an analog module is formed in a second area of the main surface of the semiconductor substrate, which is different from the first area, and the chip support and the semiconductor substrate are the second area. The lower part of the region is electrically connected, and the lower part of the first region is not electrically connected to the chip support part and the semiconductor substrate. For this purpose, an insulating layer is formed between the chip support and the semiconductor substrate, for example, below the first region. Further, a semiconductor device including an analog / digital mixed type semiconductor integrated circuit includes a chip supporting portion (die pad) and a semiconductor substrate (semiconductor chip) mounted on the chip supporting portion, and the semiconductor substrate on the main surface of the semiconductor substrate A digital module is formed in one area, an analog module is formed in a second area of the main surface of the semiconductor substrate that is different from the first area, and the chip support is provided below the second area. The chip support part and the semiconductor substrate are electrically connected to each other in the lower part of the second region, the chip support part is not provided in the lower part of the first region, and the chip support part and the semiconductor substrate are not provided. Means that the lower part of the first region is not electrically connected. Further, a semiconductor device including an analog / digital mixed type semiconductor integrated circuit includes a chip supporting portion (die pad) and a semiconductor substrate (semiconductor chip) mounted on the chip supporting portion, and the semiconductor substrate on the main surface of the semiconductor substrate is provided. A digital module is formed in one area, an analog module is formed in a second area of the main surface of the semiconductor substrate different from the first area, and the analog module is formed under the first and second areas of the semiconductor substrate. Form independent first and second chip supports, and are electrically connected to the lower portions of the first and second regions, respectively. First, above
The second chip supports themselves are electrically isolated from each other.
【０００６】上述した手段のうちいずれによっても、半
導体基板のアナログモジュールとデジタルモジュールの
それぞれの下部は金属製のチップ支持部を介して電気的
に相互に接続されることがないため、デジタルモジュー
ルで発生した雑音が導電体であるチップ支持部を介し
て、アナログモジュールに伝達する経路を遮断できる。
従って、アナログモジュールへの雑音の影響が低減でき
る。また、アナログモジュールの下部をチップ支持部を
介して単独に接地（ＧＮＤ）できるため、アナログモジ
ュールの基板電位の安定化が図れる。これにより、アナ
ログ／デジタル混載型半導体集積回路装置を含む半導体
装置の電気的信頼性を向上できる。また、本発明は、半
導体基板とアナログモジュール下部のチップ支持部との
間に所望の厚さの絶縁層を形成すること、または、チッ
プ支持部の一部を削除する、あるいは所望の形に打ち抜
くなどの簡単なプロセスによって実現できるので、アナ
ログ／デジタル混載型半導体集積回路装置を含む半導体
装置の電気的信頼性を向上するとともに、低コスト化を
図ることが可能である。With any of the above-mentioned means, since the respective lower portions of the analog module and the digital module on the semiconductor substrate are not electrically connected to each other via the metal chip supporting portion, the digital module is used. It is possible to block the path through which the generated noise is transmitted to the analog module via the chip support portion which is a conductor.
Therefore, the influence of noise on the analog module can be reduced. Further, since the lower portion of the analog module can be grounded (GND) independently via the chip support portion, the substrate potential of the analog module can be stabilized. As a result, the electrical reliability of the semiconductor device including the analog / digital mixed type semiconductor integrated circuit device can be improved. Further, according to the present invention, an insulating layer having a desired thickness is formed between the semiconductor substrate and the chip supporting portion below the analog module, or a part of the chip supporting portion is deleted or punched into a desired shape. Since it can be realized by a simple process such as, it is possible to improve the electrical reliability of the semiconductor device including the analog / digital mixed type semiconductor integrated circuit device and to reduce the cost.
【０００７】[0007]
【発明の実施の形態】以下、本発明の構成について、ア
ナログ／デジタル混載型半導体集積回路装置を含む半導
体装置に本発明を適用した実施例により、具体的に説明
する。尚、実施例を説明するための全図において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION The structure of the present invention will be described in detail below with reference to an embodiment in which the present invention is applied to a semiconductor device including an analog / digital mixed type semiconductor integrated circuit device. In all the drawings for explaining the embodiments, parts having the same function are designated by the same reference numerals, and repeated description thereof will be omitted.
【０００８】本発明の第１実施例である半導体装置を図
２、図３、図４に示す。図４は、図２、図３の破線Ａ−
Ａにおける断面図である。半導体装置１００は、ＱＦＰ
(Quad Flat Package)であり、金属リードフレーム２
ａ，２ｂ，８ａ，８ｂ，８ｃを用いた樹脂封止型パッケ
ージである。同図２，４に示すように、アナログモジュ
ール４とデジタルモジュール５が同一半導体チップ（半
導体基板）１上に混載されており、この半導体チップ１
は金属リードフレームの基板支持部（ダイパッドまたは
タブ）２ａ，２ｂの上面に搭載されている。半導体チッ
プ１と基板支持部（ダイパッドまたはタブ）２ａ，２ｂ
は銀ペ−スト等の導電性接着剤３により固定されてい
る。上記半導体チップ１には、例えば、単結晶シリコン
基板が用いられ、上記金属リードフレームには、鉄−ニ
ッケル合金（４２アロイ）が用いられる。また、半導体
チップ１周囲上には、電源供給または外部装置と電気信
号の入出力を行なうための複数の外部端子（ボンディン
グパッド）９が形成され、この外部端子９と金属リード
フレームのリード部８ａが金（Ａｕ）等の複数の金属ワ
イヤ１０により電気的に接続されている。上記金属リー
ドフレーム上に半導体チップ１が搭載された構造体は、
エポキシ系樹脂１１によって封止されている。なお、図
２においては図面を判り易くするため、リード８ａの一
部は、点線により省略し、エポキシ系樹脂１１は、その
外形線のみを示す。また、半導体装置１００は、図３の
ようにＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｂ，８ａ，８ｂ，８ｃを用いた積層セラミック型パッケ
ージでもよい。上記リード部８ａの内、アナログモジュ
ール４に半導体チップ１の表面側から接地電位を供給す
るためのリードは、ＡＧＮＤで示され、デジタルモジュ
ール５に半導体チップ１の表面側から接地電位を供給す
るためのリードは、ＤＧＮＤで示されている。さらに、
基板支持部２ａ，２ｂの角部において一体形成されたリ
ード部８ｂ，８ｃは、半導体チップ１の裏面から接地電
位を供給するためのリードであり、支持基板ＧＮＤ，支
持基板ＡＧＮＤで示されている。上記ＡＧＮＤ，ＤＧＮ
Ｄ，支持基板ＡＧＮＤ，支持基板ＧＮＤは、半導体装置
１００の外部の図示しない実装基板の共通接地配線（実
装基板ＧＮＤ）に接続される。この共通接地配線は、半
導体チップ１上に通常のフォトリソグラフィおよびエッ
チング技術によって形成される接地配線よりも十分に広
い面積で形成された低インピーダンスの配線であるの
で、上記ＡＧＮＤ，ＤＧＮＤに共通に接続されている場
合にも、デジタルモジュール５において発生する雑音の
アナログモジュール４への影響は小さい。本発明の第１
実施例において特徴的なことは、アナログモジュール４
の下部に位置する基板支持部２ｂをデジタルモジュール
の下部に位置する基板支持部２ａから分離し、電気的に
絶縁状態としたことにある。あるいは、独立した基板支
持部２ａ，基板支持部２ｂからなる形状の金属リードフ
レームを用いて、アナログモジュール４の下部を基板支
持部２ｂに、デジタルモジュールの下部を基板支持部２
ａに電気的にそれぞれ接続したことにある。上記本発明
の第１実施例の構成によれば、アナログモジュール４の
下部の基板支持部２ｂとデジタルモジュールの下部の基
板支持部２ａが別々であるため、図１に示した金属リー
ドフレームを介してデジタルモジュールからアナログモ
ジュールに雑音が進入する経路７を遮断することができ
る。即ち、デジタルモジュールから発生する雑音は金属
リードフレームを介する経路において、アナログモジュ
ールへの伝達が遮断され、アナログモジュールはこの雑
音の影響を受けない。さらに、アナログモジュール４の
下部を電気的に接続した、金属リードフレームの基板支
持部２ｂをリード部８ｃによって、低インピーダンスの
実装基板の共通接地配線（実装基板ＧＮＤ）に接続する
ことにより、半導体チップ１のアナログモジュール４の
領域の基板電位の安定化が図れる。さらに、デジタルモ
ジュール５から発生する雑音は、基板支持部２ａおよび
リード８ｂを介して半導体装置１００の外部の実装基板
の共通接地配線に逃がすことが可能となる。従って、ア
ナログ／デジタル混載型半導体集積回路装置を含む半導
体装置の電気的特性を向上することができる。さらに、
本発明の構成は、金属リードフレームの形状を一部変え
ることによって達成できるので、低コスト化に有利であ
る。次に、上述した半導体チップ１の具体的な構成につ
いて、図５を用いて説明する。同図に示すように、単結
晶シリコンからなる半導体チップ１の主面上に、アナロ
グモジュール４とデジタルモジュール５がそれぞれ異な
る領域に形成されている。アナログモジュール４は、ア
ナログ／デジタル変換器(Analog to DigitalConverter)
ＡＤＣを含む。上記アナログ／デジタル変換器ＡＤＣ
は、クロックタイミングでデ−タをサンプルリングす
る。また、仕様により、アナログモジュールは、アン
プ、デジタル／アナログ変換器(Digital to Analog Con
verter)、スイッチドキャパシタ等が搭載されることも
ある。一方、デジタルモジュール５は、リード・オンリ
・メモリ(Read Only Memory)ＲＯＭ、ランダム・アクセ
ス・メモリ(Random Access Memory)ＲＡＭ、セントラル
・プロセッシング・ユニット(Central Processing Uni
t)ＣＰＵ、タイマおよびシリアル・コミュニケ−ション
・インタフェ−ス等が搭載されたＣＰＵ周辺モジュー
ル、ゲ−トアレイで構成される論理回路を含む。つま
り、半導体チップ１は、ＡＳＩＣ（特定用途向けＩＣ）
で構成される。またアナログモジュール４用の電源配線
１２、接地配線１３は、デジタルモジュール５用の電源
配線１４、接地配線１５と、それぞれ独立して形成され
ている。この構成によって、電源配線ＡＶＣＣ／ＤＶＣ
Ｃ間および接地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動
に基づくアナログモジュール／デジタルモジュール間の
相互干渉を低減している。上記電源配線１２，１４に
は、例えば、３．３Ｖが供給され、上記接地配線１３，
１５には、例えば、０Ｖが供給される。さらに、半導体
チップ１の表面領域におけるアナログモジュール４への
クロスト−クを低減する目的で、電源配線１２、接地配
線１３はアナログモジュール／デジタルモジュール間の
領域１６にレイアウトしてもよい。A semiconductor device according to a first embodiment of the present invention is shown in FIGS. 2, 3 and 4. 4 is a broken line A- in FIG. 2 and FIG.
It is a sectional view in A. The semiconductor device 100 is a QFP
(Quad Flat Package), metal lead frame 2
This is a resin-sealed package using a, 2b, 8a, 8b, 8c. As shown in FIGS. 2 and 4, the analog module 4 and the digital module 5 are mixedly mounted on the same semiconductor chip (semiconductor substrate) 1.
Are mounted on the upper surfaces of the substrate supporting portions (die pads or tabs) 2a and 2b of the metal lead frame. Semiconductor chip 1 and substrate supporting portion (die pad or tab) 2a, 2b
Are fixed by a conductive adhesive 3 such as silver paste. For example, a single crystal silicon substrate is used for the semiconductor chip 1, and an iron-nickel alloy (42 alloy) is used for the metal lead frame. A plurality of external terminals (bonding pads) 9 for supplying power or inputting / outputting electric signals to / from an external device are formed around the semiconductor chip 1. The external terminals 9 and the lead portion 8a of the metal lead frame are formed. Are electrically connected by a plurality of metal wires 10 such as gold (Au). The structure in which the semiconductor chip 1 is mounted on the metal lead frame is
It is sealed with epoxy resin 11. In addition, in FIG. 2, in order to make the drawing easy to understand, a part of the lead 8a is omitted by a dotted line, and the epoxy resin 11 shows only its outline. In addition, the semiconductor device 100 may include a QFN (Quad Flat Nonleaded Package) as shown in FIG.
Leadless Chip Carrier) and metallized layers 2a, 2
A laminated ceramic type package using b, 8a, 8b and 8c may be used. The lead for supplying the ground potential from the front surface side of the semiconductor chip 1 to the analog module 4 among the lead portions 8a is indicated by AGND, and supplies the ground potential from the front surface side of the semiconductor chip 1 to the digital module 5. Lead is designated as DGND. further,
The lead portions 8b and 8c integrally formed at the corners of the substrate supporting portions 2a and 2b are leads for supplying the ground potential from the back surface of the semiconductor chip 1, and are indicated by the supporting substrate GND and the supporting substrate AGND. . Above AGND, DGN
D, the support substrate AGND, and the support substrate GND are connected to a common ground wiring (mounting substrate GND) of a mounting substrate (not shown) outside the semiconductor device 100. Since this common ground wiring is a low-impedance wiring formed on the semiconductor chip 1 with a sufficiently larger area than the ground wiring formed by the ordinary photolithography and etching techniques, it is commonly connected to the above AGND and DGND. Even when the noise is generated, the influence of the noise generated in the digital module 5 on the analog module 4 is small. First of the present invention
The characteristic of the embodiment is that the analog module 4
The board supporting portion 2b located under the digital module is separated from the board supporting portion 2a located under the digital module to be electrically insulated. Alternatively, the lower part of the analog module 4 is used as the substrate support part 2b and the lower part of the digital module is used as the substrate support part 2 by using a metal lead frame having a shape composed of independent substrate support parts 2a and 2b.
They are electrically connected to a. According to the configuration of the first embodiment of the present invention, since the lower substrate supporting portion 2b of the analog module 4 and the lower substrate supporting portion 2a of the digital module are separate, the metal lead frame shown in FIG. The path 7 through which noise enters from the digital module to the analog module can be blocked. That is, the noise generated from the digital module is blocked from being transmitted to the analog module in the path through the metal lead frame, and the analog module is not affected by this noise. Further, by connecting the substrate supporting portion 2b of the metal lead frame, which is electrically connected to the lower portion of the analog module 4, to the common ground wiring (mounting substrate GND) of the low impedance mounting substrate by the lead portion 8c, the semiconductor chip It is possible to stabilize the substrate potential in the area of the analog module 4 of No. 1. Further, the noise generated from the digital module 5 can be released to the common ground wiring of the mounting board outside the semiconductor device 100 via the board supporting portion 2a and the leads 8b. Therefore, the electrical characteristics of the semiconductor device including the analog / digital mixed type semiconductor integrated circuit device can be improved. further,
The structure of the present invention can be achieved by partially changing the shape of the metal lead frame, which is advantageous for cost reduction. Next, a specific configuration of the semiconductor chip 1 described above will be described with reference to FIG. As shown in the figure, the analog module 4 and the digital module 5 are formed in different regions on the main surface of the semiconductor chip 1 made of single crystal silicon. The analog module 4 is an analog-to-digital converter.
Includes ADC. Analog / digital converter ADC
Samples data at clock timing. Depending on the specifications, the analog module may be an amplifier or a digital-to-analog converter.
verter), switched capacitors, etc. may be installed. On the other hand, the digital module 5 includes a read-only memory (Read Only Memory) ROM, a random access memory (Random Access Memory) RAM, and a central processing unit (Central Processing Uni).
t) It includes a CPU, a timer, a CPU peripheral module equipped with a serial communication interface and the like, and a logic circuit composed of a gate array. That is, the semiconductor chip 1 is an ASIC (application-specific IC).
Composed of. The power supply wiring 12 and the ground wiring 13 for the analog module 4 are formed independently of the power supply wiring 14 and the ground wiring 15 for the digital module 5, respectively. With this configuration, the power supply wiring AVCC / DVC
Mutual interference between analog modules / digital modules based on potential fluctuations between C and between ground lines AGND / DGND is reduced. For example, 3.3V is supplied to the power supply wirings 12 and 14, and the ground wirings 13 and
For example, 0V is supplied to 15. Further, in order to reduce crosstalk to the analog module 4 in the surface area of the semiconductor chip 1, the power supply wiring 12 and the ground wiring 13 may be laid out in the area 16 between the analog modules / digital modules.
【０００９】次に、本発明の第２実施例である半導体装
置を図６、図７、図８および図５を用いて説明する。な
お、図７、図８は図６の破線Ｂ−Ｂにおける断面図であ
る。本発明の第２実施例の半導体装置２００については
上述した半導体装置１００と異なる部分のみを説明す
る。同図に示すように、金属リードフレームの基板支持
部２については、デジタルモジュールの下部は、図６お
よび図７のように除去されて目空きパターン２４となっ
て半導体チップ１が搭載されているか、または図６およ
び図８のように全面的に存在するが、目空きパターン２
４と同じ形状の絶縁フィルム２２を介して半導体チップ
１が搭載されている。この絶縁フィルム２２には、例え
ば、厚さが０．１ｍｍ以上のプラスチックフィルムが用
いられる。第２実施例の半導体装置２００には、図５を
用いて説明した第１の実施例の半導体装置１００の場合
と同じ具体的な構成の半導体チップ１が搭載される。上
記本発明の第２実施例の構成によれば、デジタルモジュ
ールの下部において、半導体チップ１と基板支持部２と
が電気的に接続されていないので、図１に示した金属リ
ードフレームを介してデジタルモジュールからアナログ
モジュールに雑音が進入する経路７を遮断することがで
きる。即ち、デジタルモジュールから発生する雑音は金
属リードフレームを介する経路において、アナログモジ
ュールへの伝達が遮断され、アナログモジュールはこの
雑音の影響を受けない。また、アナログモジュール４の
下部を電気的に接続した、金属リードフレームの基板支
持部２ｂをリード部８ｂによって、低インピーダンスの
実装基板の共通接地配線（実装基板ＧＮＤ）に接続する
ことにより、半導体チップ１のアナログモジュール４の
領域の基板電位の安定化が図れる。従って、アナログ／
デジタル混載型半導体集積回路装置を含む半導体装置の
電気的特性を向上することができる。さらに、本発明の
構成は、金属リードフレームの形状を一部変えることに
よって達成でき、または絶縁フィルムを貼り付ける、絶
縁物を付着するという簡単な作業によって達成出来るの
で、低コスト化に有利である。Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. 6, 7, 8 and 5. 7 and 8 are sectional views taken along the broken line BB in FIG. Regarding the semiconductor device 200 of the second embodiment of the present invention, only the parts different from the above-described semiconductor device 100 will be described. As shown in the figure, with respect to the substrate supporting portion 2 of the metal lead frame, is the lower portion of the digital module removed as shown in FIGS. , Or as shown in FIG. 6 and FIG.
The semiconductor chip 1 is mounted via the insulating film 22 having the same shape as that of the semiconductor chip 4. As the insulating film 22, for example, a plastic film having a thickness of 0.1 mm or more is used. The semiconductor device 200 of the second embodiment is mounted with the semiconductor chip 1 having the same specific configuration as that of the semiconductor device 100 of the first embodiment described with reference to FIG. According to the configuration of the second embodiment of the present invention, since the semiconductor chip 1 and the substrate supporting portion 2 are not electrically connected to each other in the lower part of the digital module, the metal lead frame shown in FIG. The path 7 through which noise enters from the digital module to the analog module can be blocked. That is, the noise generated from the digital module is blocked from being transmitted to the analog module in the path through the metal lead frame, and the analog module is not affected by this noise. Further, by connecting the substrate supporting portion 2b of the metal lead frame, which is electrically connected to the lower portion of the analog module 4, to the common ground wiring (mounting substrate GND) of the low impedance mounting substrate by the lead portion 8b, the semiconductor chip It is possible to stabilize the substrate potential in the area of the analog module 4 of No. 1. Therefore, analog /
The electrical characteristics of a semiconductor device including a digital embedded semiconductor integrated circuit device can be improved. Further, the configuration of the present invention can be achieved by partially changing the shape of the metal lead frame, or can be achieved by a simple operation of attaching an insulating film or attaching an insulating material, which is advantageous for cost reduction. .
【００１０】次に、本発明の第３実施例である半導体装
置を図９、図１０を用いて説明する。半導体装置３００
は、ＱＦＮ(Quad Flat Nonleaded Package、または、Le
adless Chip Carrier)であり、メタライズ層２ａ，２
ｂ，８ａ，８ｂ，８ｃを用いた積層セラミック型パッケ
ージである。同図に示すようにアナログモジュール４と
デジタルモジュール５が同一半導体チップ（半導体基
板）１上に混載されており、この半導体チップ１はメタ
ライズ層２ａ，２ｂの基板支持部（ダイパッドまたはタ
ブ）の上面に搭載されている。半導体チップ１と基板支
持部（ダイパッドまたはタブ）２ａ，２ｂは銀ペ−スト
等の導電性接着剤３により固定されている。基板支持部
は４分割されており、２つのアナログモジュール４の下
部は、それぞれ基板支持部２ｂに搭載され、デジタルモ
ジュール５の下部は基板支持部２ａに搭載されている。
次に、上述した半導体チップ１の具体的な構成は、図１
０に示すように、単結晶シリコンからなる半導体チップ
１の主面上に、アナログモジュール４とデジタルモジュ
ール５がそれぞれ異なる領域に形成されている。アナロ
グモジュール４は、アナログ／デジタル変換器(Analog
to Digital Converter)ＡＤＣとデジタル／アナログ変
換器(Digital to Analog Converter)ＤＡＣからなる。
デジタルモジュール５は、リード・オンリ・メモリ(Rea
d Only Memory)ＲＯＭ、ランダム・アクセス・メモリ(R
andom Access Memory)ＲＡＭ、セントラル・プロセッシ
ング・ユニット(Central Processing Unit)ＣＰＵ、Ｃ
ＰＵ周辺モジュール、ゲ−トアレイで構成される論理回
路を含む。またアナログモジュール４用の電源配線１
２、接地配線１３は、デジタルモジュール５用の電源配
線１４、接地配線１５と、それぞれ独立して形成されて
いる。この構成によって、電源配線ＡＶＣＣ／ＤＶＣＣ
間および接地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動に
基づくアナログモジュール／デジタルモジュール間の相
互干渉を低減している。上記本発明の第３実施例の構成
によれば、半導体チップ１のデジタルモジュールの下部
の基板支持部２ａとアナログモジュールの下部の基板支
持部２ｂが電気的に接続されていないので、図１に示し
た金属リードフレームを介してデジタルモジュールから
アナログモジュールに雑音が進入する経路７を遮断する
ことができる。即ち、デジタルモジュールから発生する
雑音は金属リードフレームを介する経路において、アナ
ログモジュールへの伝達が遮断され、アナログモジュー
ルはこの雑音の影響を受けない。また、アナログモジュ
ールであるＡＤＣとＤＡＣの下部の基板支持部２ｂはそ
れぞれ独立に形成され、電気的に接続されていないの
で、各基板支持部２ｂをリード部８ｃによって、低イン
ピーダンスの実装基板の共通接地配線（実装基板ＧＮ
Ｄ）に接続することにより、アナログモジュールのＡＤ
ＣとＤＡＣに対して、各領域の基板電位の安定化が独立
に図ることもできる。従って、アナログ／デジタル混載
型半導体集積回路装置を含む半導体装置の電気的特性を
向上することができる。さらに、本発明の構成は、メタ
ライズ層のパターンを一部変えることによって達成でき
るので、低コスト化に有利である。Next, a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS. 9 and 10. Semiconductor device 300
Is a QFN (Quad Flat Nonleaded Package or Le
adless chip carrier) and metallized layers 2a, 2
It is a laminated ceramic type package using b, 8a, 8b and 8c. As shown in the figure, an analog module 4 and a digital module 5 are mixedly mounted on the same semiconductor chip (semiconductor substrate) 1, and this semiconductor chip 1 has an upper surface of a substrate supporting portion (die pad or tab) of the metallization layers 2a and 2b. It is installed in. The semiconductor chip 1 and the substrate supporting portions (die pads or tabs) 2a and 2b are fixed by a conductive adhesive 3 such as silver paste. The board supporting portion is divided into four parts, the lower portions of the two analog modules 4 are mounted on the substrate supporting portion 2b, and the lower portion of the digital module 5 is mounted on the substrate supporting portion 2a.
Next, the specific configuration of the above-mentioned semiconductor chip 1 is shown in FIG.
As shown in 0, the analog module 4 and the digital module 5 are formed in different regions on the main surface of the semiconductor chip 1 made of single crystal silicon. The analog module 4 is an analog / digital converter (Analog
to Digital Converter) ADC and Digital to Analog Converter (Digital to Analog Converter) DAC.
The digital module 5 is a read-only memory (Rea
d Only Memory) ROM, Random Access Memory (R
andom Access Memory) RAM, Central Processing Unit CPU, C
It includes a PU peripheral module and a logic circuit composed of a gate array. Also, the power supply wiring 1 for the analog module 4
2. The ground wiring 13 is formed independently of the power wiring 14 and the ground wiring 15 for the digital module 5. With this configuration, the power supply wiring AVCC / DVCC
Mutual interference between the analog module / digital module based on the potential fluctuation between the ground line and between the ground lines AGND / DGND is reduced. According to the configuration of the third embodiment of the present invention described above, since the lower substrate support portion 2a of the digital module and the lower substrate support portion 2b of the analog module of the semiconductor chip 1 are not electrically connected, It is possible to block the path 7 through which noise enters from the digital module to the analog module via the metal lead frame shown. That is, the noise generated from the digital module is blocked from being transmitted to the analog module in the path through the metal lead frame, and the analog module is not affected by this noise. In addition, since the board supporting portions 2b below the ADC and the DAC, which are analog modules, are formed independently of each other and are not electrically connected to each other, each board supporting portion 2b is connected to the lead portion 8c so as to be shared by the low impedance mounting board. Ground wiring (mounting board GN
AD) of analog module by connecting to D)
It is also possible to stabilize the substrate potential in each region independently of C and DAC. Therefore, the electrical characteristics of the semiconductor device including the analog / digital mixed type semiconductor integrated circuit device can be improved. Further, the structure of the present invention can be achieved by partially changing the pattern of the metallized layer, which is advantageous for cost reduction.
【００１１】次に、本発明の第４実施例である半導体装
置を図１１、図１２を用いて説明する。半導体装置４０
０は、ＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｄ，２ｅ，８ａ，８ｂ，８ｄを用いた積層セラミック型
パッケージである。同図に示すように、半導体チップ１
を搭載する基板支持部（ダイパッドまたはタブ）は、メ
タライズ層２ａ，２ｄ，２ｅから形成され、５つの独立
した基板支持部から構成される。半導体装置４００の半
導体チップ１の具体的な構成は、図１２に示すように、
単結晶シリコンからなる半導体チップ１の主面上に、ア
ナログモジュール４、デジタルモジュール５、入出力部
モジュール５ａ（Ｉ／Ｏモジュール）がそれぞれ異なる
領域に形成されている。アナログモジュール４は、アナ
ログ／デジタル変換器(Analog to Digital Converter)
ＡＤＣ、およびデジタル／アナログ変換器(Digital to
Analog Converter)ＤＡＣから構成され、デジタルモジ
ュール５は、リード・オンリ・メモリ(Read Only Memor
y)ＲＯＭ、ランダム・アクセス・メモリ(Random Access
Memory)ＲＡＭ、セントラル・プロセッシング・ユニッ
ト(Central Processing Unit)ＣＰＵ、および周辺モジ
ュール、や論理回路等を含む。また、Ｉ／Ｏモジュール
５ａは半導体チップ１と外部回路との間で信号を入出力
する部分であり、外部回路の大きな負荷を駆動するた
め、半導体チップ１のモジュールのうちでも、大電力を
消費し、雑音を発生しやすい。このために、Ｉ／Ｏモジ
ュール５ａには専用の電源配線ＤＶＣＣ１４ａと接地配
線ＤＧＮＤ１５ａを形成して、電力が供給される。この
構成によって、電源配線ＡＶＣＣ／ＤＶＣＣ間および接
地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動に基づくアナ
ログモジュール／デジタルモジュール（あるいはＩ／Ｏ
モジュール）間の相互干渉を低減している。上記本発明
の第４実施例の構成によれば、において、半導体チップ
１のデジタルモジュールの下部の基板支持部２ａと、Ｉ
／Ｏモジュール５ａの下部の基板支持部２ｅと、アナロ
グモジュールの下部の基板支持部２ｄとは、メタライズ
層によって、互いに電気的に接続されていない。従っ
て、図１に示した金属リードフレームを介してデジタル
モジュール（あるいはＩ／Ｏモジュール）からアナログ
モジュールに雑音が進入する経路７を遮断することがで
きる。即ち、デジタルモジュールから発生する雑音は金
属リードフレームを介する経路において、アナログモジ
ュールへの伝達が遮断され、アナログモジュールはこの
雑音の影響を受けない。また、アナログモジュールであ
るＡＤＣとＤＡＣの下部の基板支持部２ｅはそれぞれ独
立に形成され、電気的に接続されていないので、各基板
支持部２ｅをリード部８ｄによって、低インピーダンス
の実装基板の共通接地配線（実装基板ＧＮＤ）に接続す
ることにより、アナログモジュールのＡＤＣとＤＡＣに
対して、各領域の基板電位の安定化を独立に図ることも
できる。さらに、Ｉ／Ｏモジュール５ａから発生する雑
音は、基板支持部２ｅおよびリード８ｄを介して半導体
装置１００の外部の実装基板の共通接地配線に逃がすこ
とが可能となる。この場合、Ｉ／Ｏモジュール５ａから
発生する雑音がデジタルモジュール５へ伝達する経路も
遮断することができるため、デジタルモジュール５に含
まれるＲＯＭ／ＲＡＭなどの比較的精度の高い回路を雑
音から守ることが可能となる。従って、アナログ／デジ
タル混載型半導体集積回路装置を含む半導体装置の電気
的特性を向上することができる。さらに、本発明の構成
は、メタライズ層のパターンを一部変えることによって
達成できるので、低コスト化に有利である。Next, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIGS. Semiconductor device 40
0 is QFN (Quad Flat Nonleaded Package, or
Leadless Chip Carrier) and metallized layers 2a, 2
This is a laminated ceramic type package using d, 2e, 8a, 8b and 8d. As shown in FIG.
The substrate supporting portion (die pad or tab) for mounting is formed of the metallized layers 2a, 2d, 2e and is composed of five independent substrate supporting portions. The specific configuration of the semiconductor chip 1 of the semiconductor device 400 is as shown in FIG.
An analog module 4, a digital module 5, and an input / output module 5a (I / O module) are formed in different regions on the main surface of the semiconductor chip 1 made of single crystal silicon. The analog module 4 is an analog to digital converter.
ADC and digital-to-analog converter (Digital to
Analog Converter) DAC, digital module 5 is a read-only memory (Read Only Memor)
y) ROM, Random Access Memory
Memory) RAM, central processing unit (Central Processing Unit) CPU, peripheral modules, logic circuits and the like. The I / O module 5a is a part that inputs and outputs signals between the semiconductor chip 1 and an external circuit, and drives a large load of the external circuit. However, noise is likely to occur. For this reason, the I / O module 5a is formed with a dedicated power supply wiring DVCC14a and a ground wiring DGND15a to be supplied with electric power. With this configuration, an analog module / digital module (or I / O) based on potential fluctuations between the power supply wirings AVCC / DVCC and between the ground wirings AGND / DGND is provided.
Mutual interference between modules) is reduced. According to the configuration of the fourth embodiment of the present invention described above, in the lower substrate support portion 2a of the digital module of the semiconductor chip 1, and I
The lower substrate support 2e of the / O module 5a and the lower substrate support 2d of the analog module are not electrically connected to each other by the metallization layer. Therefore, the path 7 through which noise enters from the digital module (or I / O module) to the analog module can be blocked via the metal lead frame shown in FIG. That is, the noise generated from the digital module is blocked from being transmitted to the analog module in the path through the metal lead frame, and the analog module is not affected by this noise. Further, since the board supporting portions 2e below the analog modules ADC and DAC are formed independently and are not electrically connected to each other, each board supporting portion 2e is connected to the common low-impedance mounting board by the lead portion 8d. By connecting to the ground wiring (mounting substrate GND), it is possible to independently stabilize the substrate potential of each region with respect to the ADC and the DAC of the analog module. Further, the noise generated from the I / O module 5a can be released to the common ground wiring of the mounting substrate outside the semiconductor device 100 via the substrate supporting portion 2e and the lead 8d. In this case, the path through which the noise generated from the I / O module 5a is transmitted to the digital module 5 can be cut off, so that a relatively accurate circuit such as ROM / RAM included in the digital module 5 can be protected from the noise. Is possible. Therefore, the electrical characteristics of the semiconductor device including the analog / digital mixed type semiconductor integrated circuit device can be improved. Further, the structure of the present invention can be achieved by partially changing the pattern of the metallized layer, which is advantageous for cost reduction.
【００１２】次に、本発明の第５実施例である半導体装
置を図１３、図１４を用いて説明する。半導体装置５０
０は、ＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｃ，８ａ，８ｂ，８ｅを用いた積層セラミック型パッケ
ージである。同図に示すように、半導体チップ１を搭載
する基板支持部（ダイパッドまたはタブ）は、メタライ
ズ層２ａ，２ｃから形成され、３つの独立した基板支持
部から構成される。半導体装置５００の半導体チップ１
の具体的な構成は、図１４に示すように、単結晶シリコ
ンからなる半導体チップ１の主面上に、リード・オンリ
・メモリ(Read Only Memory)ＲＯＭ、ランダム・アクセ
ス・メモリ(Random Access Memory)ＲＡＭを含むメモリ
モジュール５ｂとデジタルモジュールとが、それぞれ異
なる領域に形成されている。デジタルモジュールには、
セントラル・プロセッシング・ユニット(Central Proce
ssing Unit)ＣＰＵ、および周辺モジュール、入出力部
モジュール（Ｉ／Ｏ）および論理回路等が含まれる。デ
ジタルモジュール用の電源配線１４、接地配線１５と、
メモリモジュール用の電源配線１４ｂ、接地配線１５ｂ
がそれぞれ独立して形成されている。各モジュールの接
地配線ＤＧＮＤは低インピーダンスの実装基板の共通電
源配線に接続する。これにより、電源配線ＤＶＣＣ間お
よび接地配線間ＤＧＮＤ間の電位変動に基づくメモリモ
ジュール／デジタルモジュール間の相互干渉を低減して
いる。上記本発明の第５実施例の構成によれば、半導体
チップ１のメモリモジュール５ｂの下部の基板支持部２
ｃは、デジタルモジュールの下部の基板支持部２ａと、
メタライズ層によって電気的に接続されていない。従っ
て、図１に示した金属リードフレームを介してデジタル
モジュールからメモリモジュール５ｂに雑音が進入する
経路７を遮断することができる。即ち、デジタルモジュ
ールから発生する雑音は金属リードフレームを介する経
路において、メモリモジュールへの伝達が遮断され、メ
モリモジュールはこの雑音の影響を受けない。また、メ
モリモジュール５ｂの下部の基板支持部２ｃは独立に形
成され、リード部８ｅによって、低インピーダンスの実
装基板の共通接地配線（実装基板ＧＮＤ）に接続するこ
とにより、メモリモジュール５ｂの領域の基板電位の安
定化を独立に図ることができる。さらに、デジタルモジ
ュール５から発生する雑音は、基板支持部２ａおよびリ
ード８ｂを介して半導体装置１００の外部の実装基板の
共通接地配線に逃がすことが可能となる。この場合、デ
ジタルモジュールら発生する雑音がメモリモジュール５
bへ伝達する経路も遮断することができる。従って、Ｒ
ＯＭ／ＲＡＭなどの比較的精度の高い回路を雑音から守
ることが可能となる。Next, a semiconductor device according to a fifth embodiment of the present invention will be described with reference to FIGS. 13 and 14. Semiconductor device 50
0 is QFN (Quad Flat Nonleaded Package, or
Leadless Chip Carrier) and metallized layers 2a, 2
It is a laminated ceramic type package using c, 8a, 8b and 8e. As shown in the figure, the substrate supporting portion (die pad or tab) on which the semiconductor chip 1 is mounted is formed of the metallized layers 2a and 2c and is composed of three independent substrate supporting portions. Semiconductor chip 1 of semiconductor device 500
As shown in FIG. 14, a specific configuration of the above is a read-only memory (Read Only Memory) ROM, a random access memory (Random Access Memory) on the main surface of the semiconductor chip 1 made of single crystal silicon. The memory module 5b including the RAM and the digital module are formed in different areas. Digital modules include
Central Processing Unit
ssing unit) CPU, peripheral modules, input / output module (I / O), logic circuit, and the like. Power supply wiring 14 and ground wiring 15 for the digital module,
Power supply wiring 14b and ground wiring 15b for the memory module
Are formed independently of each other. The ground wiring DGND of each module is connected to the common power supply wiring of the low-impedance mounting board. As a result, mutual interference between the memory modules / digital modules due to potential fluctuations between the power supply wirings DVCC and between the ground wirings DGND is reduced. According to the configuration of the fifth embodiment of the present invention described above, the substrate supporting portion 2 below the memory module 5b of the semiconductor chip 1 is provided.
c is the lower substrate support 2a of the digital module,
Not electrically connected by the metallization layer. Therefore, it is possible to block the path 7 through which noise enters the memory module 5b from the digital module through the metal lead frame shown in FIG. That is, the noise generated from the digital module is blocked from being transmitted to the memory module in the path through the metal lead frame, and the memory module is not affected by this noise. Further, the substrate supporting portion 2c below the memory module 5b is formed independently, and is connected to the common ground wiring (mounting substrate GND) of the low impedance mounting substrate by the lead portion 8e, so that the substrate in the region of the memory module 5b is connected. The potential can be stabilized independently. Further, the noise generated from the digital module 5 can be released to the common ground wiring of the mounting board outside the semiconductor device 100 via the board supporting portion 2a and the leads 8b. In this case, the noise generated from the digital module is caused by the memory module 5.
The route to b can also be blocked. Therefore, R
It is possible to protect a relatively accurate circuit such as OM / RAM from noise.
【００１３】従って、この第５実施例によればメモリ／
デジタル混載型半導体集積回路装置を含む半導体装置の
電気的特性を向上することができる。さらに、本発明の
第５実施例の構成は、メタライズ層のパターンを一部変
えることによって実現できるので、低コスト化に有利で
ある。Therefore, according to the fifth embodiment, the memory /
The electrical characteristics of a semiconductor device including a digital embedded semiconductor integrated circuit device can be improved. Further, the structure of the fifth embodiment of the present invention can be realized by partially changing the pattern of the metallized layer, which is advantageous for cost reduction.
【００１４】以上、本発明によってなされた発明を上記
実施例によって具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能であることは勿論である。例え
ば、アナログモジュールとデジタルモジュールを同一の
単結晶シリコンからなる半導体チップに混載した半導体
チップ１の代わりに、複数の半導体チップを本発明の金
属リードフレームに搭載してもよい。各半導体チップの
基板電位を独立の基板支持部から供給することにより、
安定化し、雑音の伝搬の防止、クロスト−クの防止を図
ることができる。Although the invention made by the present invention has been specifically described with reference to the above embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course. For example, instead of the semiconductor chip 1 in which an analog module and a digital module are mixedly mounted on the same semiconductor chip made of single crystal silicon, a plurality of semiconductor chips may be mounted on the metal lead frame of the present invention. By supplying the substrate potential of each semiconductor chip from an independent substrate support,
It is possible to stabilize, prevent the propagation of noise, and prevent crosstalk.
【００１５】[0015]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００１６】アナログ／デジタル混載型の如き多機能混
載型半導体集積回路装置を含む半導体装置の電気的信頼
性を向上することができ、高性能な多機能混載型半導体
集積回路装置を含む半導体装置の実現が可能となる。It is possible to improve the electrical reliability of a semiconductor device including a multi-function embedded semiconductor integrated circuit device such as an analog / digital mixed type, and to provide a high performance semiconductor device including a multi-function embedded semiconductor integrated circuit device. Realization is possible.
【図１】本発明者が本発明をなす過程において検討した
アナログ／デジタル混載型半導体集積回路装置を含む半
導体装置のシミュレ−ション図。FIG. 1 is a simulation diagram of a semiconductor device including an analog / digital mixed type semiconductor integrated circuit device examined by the inventor in the process of forming the present invention.
【図２】本発明の第１実施例であるアナログ／デジタル
混載型半導体集積回路を含む半導体装置の平面図。FIG. 2 is a plan view of a semiconductor device including an analog / digital hybrid semiconductor integrated circuit according to a first embodiment of the present invention.
【図３】本発明の第１実施例であるアナログ／デジタル
混載型半導体集積回路を含む半導体装置の他の平面図。FIG. 3 is another plan view of the semiconductor device including the analog / digital mixed semiconductor integrated circuit according to the first embodiment of the present invention.
【図４】図２、図３の破線Ａ−Ａに対応する半導体装置
の断面図。FIG. 4 is a cross-sectional view of the semiconductor device corresponding to the dashed line AA in FIGS. 2 and 3.
【図５】本発明の半導体装置に搭載される半導体チップ
の一例を示すアナログ／デジタル混載型半導体集積回路
の平面レイアウト図。FIG. 5 is a plan layout view of an analog / digital mixed type semiconductor integrated circuit showing an example of a semiconductor chip mounted on the semiconductor device of the present invention.
【図６】本発明の第２実施例であるアナログ／デジタル
混載型半導体集積回路を含む半導体装置の平面図。FIG. 6 is a plan view of a semiconductor device including an analog / digital hybrid semiconductor integrated circuit according to a second embodiment of the present invention.
【図７】図６の破線Ｂ−Ｂに対応する半導体装置の断面
図。FIG. 7 is a cross-sectional view of the semiconductor device corresponding to broken line BB in FIG.
【図８】図６の破線Ｂ−Ｂに対応する半導体装置の他の
断面図。FIG. 8 is another cross-sectional view of the semiconductor device corresponding to the broken line BB of FIG.
【図９】本発明の第３実施例であるアナログ／デジタル
混載型半導体集積回路を含む半導体装置の平面図。FIG. 9 is a plan view of a semiconductor device including an analog / digital hybrid semiconductor integrated circuit according to a third embodiment of the present invention.
【図１０】図９の半導体装置に搭載される半導体チップ
の一例を示すアナログ／デジタル混載型半導体集積回路
の平面レイアウト図。10 is a plan layout view of an analog / digital mixed type semiconductor integrated circuit showing an example of a semiconductor chip mounted on the semiconductor device of FIG.
【図１１】本発明の第４実施例であるアナログ／デジタ
ル混載型半導体集積回路を含む半導体装置の平面図。FIG. 11 is a plan view of a semiconductor device including an analog / digital hybrid semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図１２】図１１の半導体装置に搭載される半導体チッ
プの一例を示すアナログ／デジタル混載型半導体集積回
路の平面レイアウト図。12 is a plan layout view of an analog / digital hybrid semiconductor integrated circuit showing an example of a semiconductor chip mounted on the semiconductor device of FIG.
【図１３】本発明の第５実施例である半導体集積回路を
含む半導体装置の平面図。FIG. 13 is a plan view of a semiconductor device including a semiconductor integrated circuit according to a fifth embodiment of the present invention.
【図１４】図１３の半導体装置に搭載される半導体チッ
プの一例を示す半導体集積回路の平面レイアウト図。14 is a plan layout view of a semiconductor integrated circuit showing an example of a semiconductor chip mounted on the semiconductor device of FIG.
１…半導体チップ、２，２ａ，２ｂ…チップ支持部、３
…導電性接着剤、４…アナログモジュール、５…デジタ
ルモジュール、５ａ…Ｉ／Ｏモジュール、５ｂ…メモリ
モジュール、６…基板内を伝搬するノイズ経路、７…チ
ップ支持部を伝搬するノイズ経路、８ａ，８ｂ，８ｃ，
８ｄ，８ｅ…リード、９…ボンディングパッド、１０…
金属ワイヤ、１１…モールド樹脂、１２…アナログモジ
ュール用電源配線、１３…アナログモジュール用接地配
線、１４…デジタルモジュール用電源配線、１５…デジ
タルモジュール用接地配線、１４ａ…Ｉ／Ｏモジュール
用電源配線、１５ａ…Ｉ／Ｏモジュール用接地配線、１
４ｂ…メモリモジュール用電源配線、１５ｂ…メモリモ
ジュール用接地配線、１６…アナログモジュール／デジ
タルモジュール間分離領域、２２…絶縁フィルム、２４
…基板支持部の目空きパターン、１００…第１実施例の
半導体装置、２００…第２実施例の半導体装置、３００
…第３実施例の半導体装置、４００…第４実施例の半導
体装置、５００…第５実施例の半導体装置。DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 2, 2a, 2b ... Chip support part, 3
... conductive adhesive, 4 ... analog module, 5 ... digital module, 5a ... I / O module, 5b ... memory module, 6 ... noise path propagating in substrate, 7 ... noise path propagating in chip supporting portion, 8a , 8b, 8c,
8d, 8e ... Lead, 9 ... Bonding pad, 10 ...
Metal wire, 11 ... Mold resin, 12 ... Analog module power wiring, 13 ... Analog module ground wiring, 14 ... Digital module power wiring, 15 ... Digital module ground wiring, 14a ... I / O module power wiring, 15a ... Ground wiring for I / O module, 1
4b ... Memory module power supply wiring, 15b ... Memory module ground wiring, 16 ... Analog module / digital module separation area, 22 ... Insulating film, 24
... vacant pattern of substrate supporting portion, 100 ... semiconductor device of the first embodiment, 200 ... semiconductor device of the second embodiment, 300
The semiconductor device of 3rd Example, 400 ... The semiconductor device of 4th Example, 500 ... The semiconductor device of 5th Example.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 麻殖生 健二 東京都小平市上水本町５丁目20番１号 株式会社日立製作所半導体事業部内 (56)参考文献 特開 平６−350010（ＪＰ，Ａ) 特開 平６−85151（ＪＰ，Ａ) 特開 平６−21132（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/52 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Kenji Asakusei Kenji Asakusei 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Inside the Semiconductor Business Division, Hitachi, Ltd. (56) References JP-A-6-350010 (JP, A) ) JP-A-6-85151 (JP, A) JP-A-6-21132 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/52
Claims (11)
備してなり、 上記半導体基板の主面の第１領域にはデジタルモジュー
ルが形成され、 上記第１領域と異なる上記半導体基板の主面の第２領域
にはアナログモジュールが形成され、 上記半導体基板支持部と上記半導体基板とは上記第２領
域の下部において電気的に接続され、上記第１領域の下
部において上記半導体基板支持部と上記半導体基板とは
電気的に接続されていないことを特徴とする半導体装
置。1. A semiconductor module supporting part comprising a conductive layer and a semiconductor substrate mounted on the semiconductor substrate supporting part, wherein a digital module is provided in a first area of a main surface of the semiconductor substrate.
An analog module is formed in a second region of the main surface of the semiconductor substrate, which is different from the first region, and the semiconductor substrate supporting portion and the semiconductor substrate are electrically connected to each other below the second region. A semiconductor device, wherein the semiconductor substrate support portion is connected, and the semiconductor substrate support portion and the semiconductor substrate are not electrically connected in a lower portion of the first region.
基板支持部と上記半導体基板との間に、絶縁層が形成さ
れていることを特徴とする請求項１に記載の半導体装
置。2. The semiconductor device according to claim 1, wherein an insulating layer is formed below the first region, between the semiconductor substrate supporting portion and the semiconductor substrate.
基板支持部と上記半導体基板とは、互いに離隔されてい
ることを特徴とする請求項１または請求項２に記載の半
導体装置。3. The semiconductor device according to claim 1, wherein the semiconductor substrate supporting portion and the semiconductor substrate are separated from each other below the first region.
備してなり、 上記半導体基板の主面の第１領域にはデジタルモジュー
ルが形成され、 上記第１領域と異なる上記半導体基板の主面の第２領域
にはアナログモジュールが形成され、 上記半導体基板支持部は、前記第１領域の下部と接続さ
れた第１半導体基板支持部と前記第２領域の下部と接続
された第２半導体基板支持部とに分割され、 前記第１半導体基板支持部は、前記第２半導体基板支持
部とは分離されていることを特徴とする半導体装置。4. A semiconductor substrate supporting part made of a conductive layer, and a semiconductor substrate mounted on the semiconductor substrate supporting part, wherein a digital module is provided in a first region of the main surface of the semiconductor substrate.
An analog module is formed in a second region of the main surface of the semiconductor substrate, which is different from the first region, and the semiconductor substrate support is connected to a lower portion of the first region. A support part and a second semiconductor substrate support part connected to a lower part of the second region, wherein the first semiconductor substrate support part is separated from the second semiconductor substrate support part. Semiconductor device.
れることを特徴とする請求項１から請求項４のいずれか
に記載の半導体装置。5. The semiconductor device according to claim 1, wherein a ground potential is supplied to the semiconductor substrate supporting portion.
なり、上記導電層からなる半導体基板支持部のシート抵
抗は上記単結晶シリコン基板のシート抵抗より低いこと
を特徴とする請求項１から請求項５のいずれかに記載の
半導体装置。6. The semiconductor substrate is made of a single crystal silicon substrate, and the sheet resistance of the semiconductor substrate supporting portion made of the conductive layer is lower than the sheet resistance of the single crystal silicon substrate. 6. The semiconductor device according to any one of 5 above.
は導電性接着剤により接着されていることを特徴とする
請求項１から請求項６のいずれかに記載の半導体装置。7. The semiconductor device according to claim 1, wherein the semiconductor substrate supporting portion and the semiconductor substrate are bonded to each other with a conductive adhesive.
備してなり、 上記半導体基板の主面の第１領域には入出力部モジュー
ルが形成され、 上記第１領域と異なる上記半導体基板の主面の第２領域
にはアナログモジュールが形成され、 上記半導体基板支持部と上記半導体基板とは上記第２領
域の下部において電気的に接続され、上記第１領域の下
部において上記半導体基板支持部と上記半導体基板とは
電気的に接続されていないことを特徴とする 半導体装
置。8. A semiconductor substrate supporting portion made of a conductive layer, and a semiconductor substrate mounted on the semiconductor substrate supporting portion.
In addition , the input / output module is provided in the first area of the main surface of the semiconductor substrate.
Le is formed, the second region of the main surface of the different said semiconductor substrate and said first region
An analog module is formed on the semiconductor module, and the semiconductor substrate supporting portion and the semiconductor substrate are arranged in the second region.
Electrically connected at the bottom of the area, below the first area
In the section, the semiconductor substrate supporting portion and the semiconductor substrate are
A semiconductor device characterized in that it is not electrically connected .
備してなり、 上記半導体基板の主面の第１領域には入出力部モジュー
ルが形成され、 上記第１領域と異なる上記半導体基板の主面の第２領域
にはデジタルモジュールが形成され、 上記半導体基板支持部と上記半導体基板とは上記第２領
域の下部において電気的に接続され、上記第１領域の下
部において上記半導体基板支持部と上記半導体基板とは
電気的に接続されていないことを特徴とする 半導体装
置。9. A semiconductor substrate supporting portion made of a conductive layer, and a semiconductor substrate mounted on the semiconductor substrate supporting portion.
In addition , the input / output module is provided in the first area of the main surface of the semiconductor substrate.
Le is formed, the second region of the main surface of the different said semiconductor substrate and said first region
A digital module is formed in the semiconductor module, and the semiconductor substrate supporting portion and the semiconductor substrate are in the second area.
Electrically connected at the bottom of the area, below the first area
In the section, the semiconductor substrate supporting portion and the semiconductor substrate are
A semiconductor device characterized in that it is not electrically connected .
備してなり、 上記半導体基板の主面の第１領域にはデジタルモジュー
ルが形成され、 上記第１領域と異なる上記半導体基板の主面の第２領域
にはメモリモジュールが形成され、 上記半導体基板支持部と上記半導体基板とは上記第２領
域の下部において電気的に接続され、上記第１領域の下
部において上記半導体基板支持部と上記半導体基板とは
電気的に接続されていないことを特徴とする 半導体装
置。10. A semiconductor substrate supporting portion made of a conductive layer, and a semiconductor substrate mounted on the semiconductor substrate supporting portion.
The digital module is provided in the first area of the main surface of the semiconductor substrate.
Le is formed, the second region of the main surface of the different said semiconductor substrate and said first region
A memory module is formed in the semiconductor module, and the semiconductor substrate support and the semiconductor substrate are in the second area.
Electrically connected at the bottom of the area, below the first area
In the section, the semiconductor substrate supporting portion and the semiconductor substrate are
A semiconductor device characterized in that it is not electrically connected .
ることを特徴とする請求項１から請求項１０のいずれか
に記載の半導体装置。11. The semiconductor device according to any one of claims 1 to 10, wherein said semiconductor substrate support is a die pad.
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