JP3447328B2 - CMOS type static semiconductor memory device and method of manufacturing the same - Google Patents
CMOS type static semiconductor memory device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳ型の半導体記
憶装置及びその製造方法に係り、特に、完全ＣＭＯＳ型
のスタティック半導体記憶装置及びその製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS type semiconductor memory device and a manufacturing method thereof, and more particularly to a complete CMOS type static semiconductor memory device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, there were the following.
【０００３】図６はかかる従来のＣＭＯＳ型のスタティ
ック半導体記憶装置の平面パターンを示す図、図７はそ
の半導体記憶装置の回路図である。FIG. 6 is a diagram showing a plane pattern of such a conventional CMOS type static semiconductor memory device, and FIG. 7 is a circuit diagram of the semiconductor memory device.
【０００４】これらの図において、Ｑ1 ，Ｑ2 はドライ
バトランジスタ、Ｑ3 ，Ｑ4 は負荷用トランジスタ、Ｑ
5 ，Ｑ6 はアクセストランジスタである。In these figures, Q 1 and Q 2 are driver transistors, Q 3 and Q 4 are load transistors, and Q is a load transistor.
5 and Q 6 are access transistors.
【０００５】負荷用トランジスタＱ3 のソース領域と、
ドライバトランジスタＱ1 のドレイン領域とは、コンタ
クトＣ1 ，Ｃ3 をメタル配線Ｍ1 を介して結ばれ、同様
に、負荷トランジスタＱ4 のソース領域とドライバトラ
ンジスタＱ2 のドレイン領域とは、コンタクトＣ2 ，Ｃ
4 をメタル配線Ｍ2 を介して結ばれている。The source region of the load transistor Q 3 and
The drain region of the driver transistor Q 1 is connected with contacts C 1 and C 3 via a metal wiring M 1 , and similarly, the source region of the load transistor Q 4 and the drain region of the driver transistor Q 2 are contact C 2 , C
4 are connected via a metal wiring M 2 .
【０００６】図において、ＶDDは電源電圧、ＷＬはワー
ドライン、ＢＬはビットラインを示している。In the figure, V DD indicates a power supply voltage, WL indicates a word line, and BL indicates a bit line.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、前述し
た従来の完全ＣＭＯＳ型のスタティック半導体記憶装置
では、微細化するにつれて、次のような欠点の影響が大
きくなる。However, in the above-described conventional complete CMOS type static semiconductor memory device, the following drawbacks are more affected as the device is miniaturized.
【０００８】（１）コンタクトＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4
のように、アクティブ領域内にコンタクトをとるため、
アクティブ領域−コンタクト余裕を、ある程度見込まな
ければならない。(1) Contacts C 1 , C 2 , C 3 , C 4
To make contact in the active area,
Active area-contact margin must be expected to some extent.
【０００９】（２）同様に、例えば、コンタクトＣ1 と
負荷用トランジスタＱ3 、コンタクトＣ2 と負荷用トラ
ンジスタＱ4 のように、ゲート電極とコンタクトの短絡
を防ぐため、ゲート電極とコンタクトとの間隔をある程
度見込まなければならない。(2) Similarly, for example, like the contact C 1 and the load transistor Q 3 , and the contact C 2 and the load transistor Q 4 , in order to prevent a short circuit between the gate electrode and the contact, the gate electrode and the contact are shorted. You must allow some space.
【００１０】（３）負荷用トランジスタと、ドライバト
ランジスタとの接続を、その上層のメタル層でとってい
るため、上層であるメタル層のレイアウトの自由度が減
少する。これらの欠点により、十分な微細化を行うこと
が困難となる。(3) Since the load transistor and the driver transistor are connected by the upper metal layer, the degree of freedom in layout of the upper metal layer is reduced. Due to these drawbacks, it becomes difficult to perform sufficient miniaturization.
【００１１】本発明は、以上述べた
（１）アクティブ領域内コンタクト余裕を見込む必要が
ある。In the present invention, it is necessary to allow for (1) the contact margin in the active area described above.
【００１２】（２）ゲート電極とコンタクトとの間隔を
見込む必要がある。(2) It is necessary to allow for the distance between the gate electrode and the contact.
【００１３】（３）メタル層レイアウトの自由度などに
より、十分な微細化が進まないという欠点を除去するた
め、高融点金属シリサイドを配線層に用いて、セル／面
積の縮小を図り得るＣＭＯＳ型のスタティック半導体記
憶装置及びその製造方法を提供することを目的とする。[0013] (3) due to flexibility of the metal layer layouts, to eliminate the disadvantage of sufficient miniaturization can not proceed using the refractory metal silicide in the wiring layers, CMOS type to obtain achieving reduction in cell / area Static semiconductor description
An object is to provide a storage device and a manufacturing method thereof.
【００１４】[0014]
【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕ＣＭＯＳ型のスタティック
半導体記憶装置におい
て、（ａ）第１の負荷用トランジスタ（Ｑ 13 ）のソース領域
に設けられる第１のコンタクト部（Ｃ 11 ）と、 （ｂ）第１のドライバトランジスタ（Ｑ 11 ）のドレイン
領域に設けられる第２のコンタクト部（Ｃ 12 ）と、 （ｃ）第２のドライバトランジスタ（Ｑ 12 ）のゲート電
極に設けられる第３のコンタクト部（Ｃ 13 ）と、 （ｄ）第２の負荷用トランジスタ（Ｑ 14 ）のソース領域
に設けられる第４のコンタクト部（Ｃ 14 ）と、 （ｅ）第２のドライバトランジスタ（Ｑ 12 ）のドレイン
領域に設けられる第５のコンタクト部（Ｃ 15 ）と、 （ｆ）第１のドライバトランジスタ（Ｑ 11 ）のゲート電
極に設けられる第６のコンタクト部（Ｃ 16 ）と、 （ｇ）前記第１、第５及び第３のコンタクト部（Ｃ 11 ，
Ｃ 15 ，Ｃ 13 ）とを接続する高融点金属シリサイドからな
る第１の局所配線（Ｍ 11 ）と、 （ｈ）前記第４、第２及び第６（Ｃ 16 ）のコンタクト部
（Ｃ 14 ，Ｃ 12 ，Ｃ 16 ）とを接続する高融点金属シリサイ
ドからなる第２の局所配線（Ｍ 12 ）と、 （ｉ）前記ゲート電極にある程度オーバーラップさせる
ように、前記第１のドライバトランジスタ（Ｑ 11 ）と前
記第２のドライバトランジスタ（Ｑ 12 ）で挟まれ た領域
に形成される接地用コンタクト部（Ｓ 1 ）と、 （ｊ）前記ゲート電極にある程度オーバーラップさせる
ように、第１のアクセストランジスタ（Ｑ 15 ）と第２の
アクセストランジスタ（Ｑ 16 ）で挟まれた領域に形成さ
れるビット信号引き出し用コンタクト部（Ｓ 3 ，Ｓ 4 ）
と、 （ｋ）前記接地用コンタクト部（Ｓ 1 ）とビット信号引
き出し用コンタクト部（Ｓ 3 ，Ｓ 4 ）に接続される上層
金属配線とを具備
するようにしたものである。Means for Solving the Problems The present invention, in order to achieve the above object, (1) Te placed <br/> a CMOS static semiconductor memory device, (a) a first load transistor (Q 13 ) Source area
A first contact portion (C 11 ) provided in the first driver transistor (Q 11 ) and (b ) a drain of the first driver transistor (Q 11 ).
A second contact portion (C 12 ) provided in the region, and (c ) a gate voltage of the second driver transistor (Q 12 ).
A third contact portion (C 13 ) provided on the pole, and (d ) a source region of the second load transistor (Q 14 ).
A fourth contact portion (C 14 ) provided in the second driver transistor (Q 12 ) and (e ) a drain of the second driver transistor (Q 12 ).
A fifth contact portion (C 15 ) provided in the region, and (f ) a gate voltage of the first driver transistor (Q 11 ).
A sixth contact portion (C 16 ) provided on the pole, and (g) the first, fifth and third contact portions (C 11 ,
C 15, C 13) a refractory metal silicide to connect the Tona
That the first local wiring (M 11), the contact portion of the (h) said fourth, second and 6 (C 16)
(C 14 , C 12 , C 16 ) refractory metal silicon
Second local wiring (M 12 ) composed of a gate , and (i) overlapping with the gate electrode to some extent.
As before with the first driver transistor (Q 11 ).
Area sandwiched by the second driver transistor (Q 12 )
The ground contact portion (S 1 ) formed in ( 1 ) and (j) the gate electrode to some extent.
The first access transistor (Q 15 ) and the second access transistor
Formed in the area sandwiched by access transistors (Q 16 ).
Bit signal extraction contact (S 3 , S 4 )
If, (k) the ground contact portion (S 1) and the bit signal arguments
Upper layer connected to the contact part (S 3 , S 4 ) for drawing
The metal wiring is provided .
【００１５】〔２〕ＣＭＯＳ型のスタティック半導体記
憶装置の製造方法において、 （ａ）フィールド領域にフィールド酸化膜（２）を形成
し、アクティブ領域との素子分離を行う工程と、 （ｂ）該アクティブ領域及びフィールド領域上に延びる
ゲート電極（４）を形成する工程と、 （ｃ）該ゲート電極（４）を酸化シリコン膜（５）で被
う工程と、 （ｄ）前記フィールド領域上に延びるゲート電極（４）
の所望の箇所にのみコンタクトホール（７）を形成する
工程と、 （ｅ）該コンタクトホール（７）に局所的なシリサイド
配線（８）に接続されるＴｉＮ膜（９）を形成する工程
と、 （ｆ）前記ゲート電極（４）にある程度オーバーラップ
させるように前記ＴｉＮ膜（９）をパターニングし、そ
の上に層間絶縁膜（１２）を形成し、該層間絶縁膜（１
２）に上層金属配線とのコンタクトホール（１３）を形
成する工程とを施すようにしたものである。 [2] CMOS type static semiconductor memory
Forming in the manufacturing method of憶apparatus, the (a) a field oxide film in the field area (2)
And (b) extending over the active region and the field region.
A step of forming a gate electrode (4), and (c) covering the gate electrode (4) with a silicon oxide film (5).
And (d) a gate electrode (4) extending over the field region.
Forming the contact hole (7) only at the desired location
And (e) silicide locally in the contact hole (7)
Step of forming TiN film (9) connected to wiring (8)
If, overlap to some extent in (f) the gate electrode (4)
The TiN film (9) is patterned so that
An interlayer insulating film (12) is formed on the
2) Form a contact hole (13) with the upper metal wiring
And the process of forming.
【００１６】[0016]
【作用】本発明によれば、上記したように、フィールド
領域にフィールド酸化膜を形成し、アクティブ領域との
素子分離を行う工程と、そのアクティブ領域及びフィー
ルド領域上に延びるゲート電極を形成する工程と、その
ゲート電極を酸化シリコン膜で被う工程と、前記フィー
ルド領域上に延びるゲート電極の所望の箇所にのみコン
タクトホールを形成する工程と、そのコンタクトホール
に局所的なシリサイド配線に接続されるＴｉＮ膜を形成
する工程と、前記ゲート電極にある程度オーバーラップ
させるように前記ＴｉＮ膜をパターニングし、その上に
層間絶縁膜を形成し、その層間絶縁膜に上層金属配線と
のコンタクトホールを形成する工程とを施す。 According to the present invention, as described above, the step of forming the field oxide film in the field region to perform element isolation from the active region, and the step of forming the gate electrode extending on the active region and the field region. When a step of covering the <br/> gate electrode of a silicon oxide film, the fee
Forming a contact hole only a desired portion of the gate electrode extending over field region, the contact hole
Patterning and forming a TiN film that is connected to the station plant specific silicide wiring, the TiN film so as to some extent overlap with the gate electrode, on which
Forming an interlayer insulating film, and forming a contact hole with the upper metal wiring in the interlayer insulating film .
【００１７】また、負荷用トランジスタのソース領域
と、ドライバトランジスタのドレイン領域、及びもう一
方のドライバトランジスタとを高融点金属シリサイドを
用い、ドライバトランジスタを跨いだ形で接続し、接地
用コンタクトをとるため、ドライバトランジスタ同士で
挟まれた領域、及びビット信号引き出し用コンタクトを
とるため、アクセストランジスタ同士で挟まれた領域に
おいて、ゲート電極にある程度オーバーラップさせるよ
うに高融点金属シリサイドをパターニングし、その上
に、上層金属配線とのコンタクトホールを形成する。In addition, the source region of the load transistor, the drain region of the driver transistor, and the other driver transistor are connected to each other by using refractory metal silicide so as to straddle the driver transistors to form a ground contact. , The region sandwiched between the driver transistors and the region for sandwiching the bit signal are formed by patterning the refractory metal silicide so that the region sandwiched between the access transistors overlaps the gate electrode to some extent. , Forming a contact hole with the upper metal wiring.
【００１８】したがって、ゲート電極上を跨いだ形で、
アクティブ領域とアクティブ領域、及びアクティブ領域
とゲート電極との間に配線を形成することが可能とな
る。Therefore, in the form of straddling over the gate electrode,
Wiring can be formed between the active region and the active region, and between the active region and the gate electrode.
【００１９】また、ゲート電極とゲート電極で挟まれた
領域で、上層金属配線とのコンタクトホールを形成する
ような箇所に、ゲート電極とある程度オーバーラップす
るように、シリサイド配線を形成するようにしたので、
アクティブ領域−コンタクト余裕の低減、ゲート電極層
のレイアウトの自由度の向上、ゲート電極−コンタクト
間隔が増加するといった各種のレイアウトにおける自由
度を増加させることができる。Further, in the region sandwiched between the gate electrode and the gate electrode, the silicide wiring is formed so as to overlap the gate electrode to some extent at a position where a contact hole with the upper metal wiring is formed. So
It is possible to increase the degree of freedom in various layouts such as reduction of the active region-contact margin, improvement of the degree of freedom of layout of the gate electrode layer, and increase of the gate electrode-contact spacing.
【００２０】[0020]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.
【００２１】図１は本発明の実施例を示すＣＭＯＳ型の
スタティック半導体記憶装置の平面パターンを示す図、
図２はその半導体記憶装置の製造工程断面図である。FIG. 1 is a diagram showing a plane pattern of a CMOS type static semiconductor memory device showing an embodiment of the present invention.
2A to 2D are cross-sectional views of manufacturing steps of the semiconductor memory device.
【００２２】以下、本発明の実施例を示すＣＭＯＳ型の
スタティック半導体記憶装置の製造方法について説明す
る。A method of manufacturing a CMOS type static semiconductor memory device showing an embodiment of the present invention will be described below.
【００２３】（１）まず、図２（ａ）に示すように、通
常行われている選択酸化法により、半導体基板１のフィ
ールド領域にフィールド酸化膜２を形成し、アクティブ
領域との素子分離を行う。その後、ゲート酸化膜３、ゲ
ート電極（ポリシリコンあるいはポリサイド）４を形成
し、その後、ＣＶＤ法により酸化シリコン膜５をゲート
電極４上に形成する。その後、酸化シリコン膜５と一緒
にゲート電極４をパターニングする。(1) First, as shown in FIG. 2A, a field oxide film 2 is formed in a field region of a semiconductor substrate 1 by a commonly used selective oxidation method to isolate an element from an active region. To do. After that, the gate oxide film 3 and the gate electrode (polysilicon or polycide) 4 are formed, and then the silicon oxide film 5 is formed on the gate electrode 4 by the CVD method. Then, the gate electrode 4 is patterned together with the silicon oxide film 5.
【００２４】（２）その後、図２（ｂ）に示すように、
通常行われているＬＤＤ構造を形成するためのイオン注
入を行った後、ゲート電極４側壁にサイドウォール６を
形成する。これにより、ゲート電極４は、酸化シリコン
膜により覆われた構造となる。(2) After that, as shown in FIG.
After performing the ion implantation for forming the LDD structure which is usually performed, the sidewall 6 is formed on the side wall of the gate electrode 4 . As a result, the gate electrode 4 has a structure covered with the silicon oxide film.
【００２５】（３）その後、図２（ｃ）に示すように、
通常のホトリソ・エッチング工程により、フィールド酸
化膜２上のポリシリコン４上に、部分的にコンタクトホ
ール７を形成する。(3) After that, as shown in FIG.
A contact hole 7 is partially formed on the polysilicon 4 on the field oxide film 2 by a normal photolithography etching process.
【００２６】（４）その後、図２（ｄ）に示すように、
Ｔｉ等の高融点金属を形成し、通常行われているサリサ
イドプロセスを用いて、高融点金属シリサイドを形成す
る。その際、Ｓｉ上、及びポリシリコン上には、ＴｉＳ
ｉ2 膜８が形成され、酸化シリコン膜上、Ｓｉ及びポリ
シリコン上には、サリサイド化の際、Ｎ2 雰囲気中でＲ
ＴＡ（急速熱処理）を行っているため、Ｔｉが窒化さ
れ、ＴｉＮ膜９等が形成される。(4) After that, as shown in FIG.
A refractory metal such as Ti is formed, and a refractory metal silicide is formed by using a commonly used salicide process. At that time, TiS is deposited on Si and polysilicon.
The i 2 film 8 is formed, and R is formed on the silicon oxide film, Si and polysilicon in a N 2 atmosphere during salicide.
Since TA (rapid heat treatment) is performed, Ti is nitrided and the TiN film 9 and the like are formed.
【００２７】（５）その後、図２（ｅ）に示すように、
このＴｉＮ膜９をホトリソ・エッチング工程により、所
望のパターンに形成する。ここで、所望のパターンとい
うのは、アクティブ領域とフィールド酸化膜２上のポリ
シリコン４とを結ぶ領域１０、ゲート電極４で挟まれた
領域で、上層金属配線層とのコンタクトホール７を形成
するような領域１１に、ゲート電極にある程度オーバー
ラップをするように形成する。(5) After that, as shown in FIG.
This TiN film 9 is formed into a desired pattern by a photolithographic etching process. Here, the desired pattern is a region 10 that connects the active region and the polysilicon 4 on the field oxide film 2 and a region sandwiched by the gate electrodes 4, and forms a contact hole 7 with the upper metal wiring layer. The region 11 is formed so as to overlap the gate electrode to some extent.
【００２８】（６）その後は、図２（ｆ）に示すよう
に、通常に行われているように、層間絶縁膜１２をＣＶ
Ｄ法により形成する。(6) After that, as shown in FIG. 2 (f), the interlayer insulating film 12 is subjected to CV as usual.
It is formed by the D method.
【００２９】（７）その後、図２（ｇ）に示すように、
ホトリソ・エッチング工程により、アクティブ領域上、
及びフィールド領域上のポリシリコン４上に、コンタク
トホール１３を形成し、上層メタル層との接続を行う。(7) Then, as shown in FIG.
By photolitho etching process, on the active area,
Then, a contact hole 13 is formed on the polysilicon 4 on the field region to connect to the upper metal layer.
【００３０】すなわち、本発明のＣＭＯＳ型のスタティ
ック半導体記憶装置の製造方法は、半導体基板上にフィ
ールド酸化膜を形成し、アクティブ領域の分離を行う工
程と、第１ゲート電極と、前記第１ゲート電極に隣り合
う第２ゲート電極とを前記アクティブ領域に形成する工
程と、前記第１ゲート電極と前記第２ゲート電極との間
に第１拡散層を形成する工程と、前記第１ゲート電極の
側壁及び上部と第２ゲート電極の側壁及び上部を覆う酸
化膜を形成する工程と、前記第１ゲート電極上の前記酸
化膜から、前記第２ゲート電極上の前記酸化膜に亘っ
て、前記第１拡散層を覆うように高融点金属層を形成す
る工程と、前記高融点金属層を覆う層間絶縁膜を形成す
る工程と、前記第１拡散層上の前記高融点金属層を露出
させるように、前記層間絶縁膜内に第１開口部を形成す
る工程とを有する。That is, the CMOS type static of the present invention.
A method for manufacturing a semiconductor memory device includes a step of forming a field oxide film on a semiconductor substrate to separate an active region, a first gate electrode, and a second gate electrode adjacent to the first gate electrode. Forming in the active region, forming a first diffusion layer between the first gate electrode and the second gate electrode, sidewalls of the first gate electrode and upper portions and sidewalls of the second gate electrode And a step of forming an oxide film covering the upper part, and a refractory metal covering the first diffusion layer from the oxide film on the first gate electrode to the oxide film on the second gate electrode. A step of forming a layer, a step of forming an interlayer insulating film covering the refractory metal layer, and a first opening in the interlayer insulating film so as to expose the refractory metal layer on the first diffusion layer. Forming a part.
【００３１】次に、以上の工程の応用として、実際の完
全ＣＭＯＳ型半導体メモリセルの平面図（図３〜図５）
で見てみる。Next, as an application of the above steps, plan views of an actual complete CMOS type semiconductor memory cell (FIGS. 3 to 5 ).
Take a look at.
【００３２】（１）まず、図３（Ａ）に示すように、選
択酸化法によりアクティブ領域２１以外に、フィールド
酸化膜２２を形成し、素子分離を行う。(1) First, as shown in FIG. 3A, a field oxide film 22 is formed in a region other than the active region 21 by a selective oxidation method to perform element isolation.
【００３３】（２）その後、図３（Ｂ）に示すように、
ゲート電極２３，２４（ＳｉＯ2 ／ポリシリコンあるい
はＳｉＯ2 ／ポリサイド構造）をパターニングする。そ
の後、サイドウォールを形成することにより、ゲート電
極２３，２４は酸化シリコン膜２５〔図３（Ｃ）参照〕
で覆われた構造となる。(2) After that, as shown in FIG.
The gate electrodes 23 and 24 (SiO 2 / polysilicon or SiO 2 / polycide structure) are patterned. After that, by forming sidewalls, the gate electrodes 23 and 24 are formed into a silicon oxide film 25 [see FIG. 3 (C)].
The structure is covered with.
【００３４】（３）その後、図３（Ｃ）に示すように、
フィールド領域上のゲート電極２３（ポリシリコン）上
の所望のパターンに、コンタクトホール２６をホトリソ
・エッチング工程により形成する。ここで、図３（Ｄ）
に示すように、コンタクトホール２６は、フィールド領
域のフィールド酸化膜２７上に、ある程度オーバーラッ
プするようにする。なお、２８はフィールド酸化膜上オ
ーバーラップ部、２９はコンタクトホール２６を形成す
るためのレジストである。(3) Then, as shown in FIG.
A contact hole 26 is formed in a desired pattern on the gate electrode 23 (polysilicon) on the field region by a photolithographic etching process. Here, FIG. 3 (D)
As shown in FIG. 5, the contact hole 26 is formed to overlap the field oxide film 27 in the field region to some extent. Reference numeral 28 is a field oxide film overlap portion, and 29 is a resist for forming the contact hole 26.
【００３５】（４）その後、Ｔｉ等の高融点金属をスパ
ッタ法等を用いて形成した後、通常行われているサリサ
イド工程により、高融点／金属シリサイドを形成する。(4) After that, a refractory metal such as Ti is formed by a sputtering method or the like, and then a refractory / metal silicide is formed by a salicide process which is usually performed.
【００３６】その際、Ｓｉ上、及びポリシリコン上に
は、ＴｉＳｉ2 膜が形成され、酸化シリコン膜上には、
ＴｉＮ膜等が形成される。At this time, a TiSi 2 film is formed on Si and polysilicon, and a TiSi 2 film is formed on the silicon oxide film.
A TiN film or the like is formed.
【００３７】その後、図４（Ａ）に示すように、このＴ
ｉＮ膜をホトリソ・エッチング工程により、所望のパタ
ーンに形成する。ここで、所望のパターンとは、（イ）
アクティブ領域と、フィールド酸化膜上のポリシリコン
とを結ぶと共に、アクティブ領域とアクティブ領域とを
結ぶ領域３１、（ロ）ゲート電極で挟まれた領域で、上
層メタル層とのコンタクトホールを形成するような箇所
に、ゲート電極にある程度オーバーラップするように形
成する領域３２を形成するパターンである。Then, as shown in FIG.
The iN film is formed into a desired pattern by a photolithographic etching process. Here, the desired pattern is (a)
A contact hole is formed between the active region and the polysilicon on the field oxide film, and a region 31 connecting the active region and the active region, and a region sandwiched by (b) the gate electrode, to the upper metal layer. In this pattern, a region 32 is formed at a certain position so as to overlap the gate electrode to some extent.
【００３８】（５）その後は、図４（Ｂ）に示すよう
に、通常行われているように、層間絶縁膜をＣＶＤ法に
より形成した後、ホトリソ・エッチング工程により、ア
クティブ領域上にコンタクトホール３３を形成する。(5) After that, as shown in FIG. 4B, after the interlayer insulating film is formed by the CVD method as usual, a contact hole is formed on the active region by a photolithography etching step. 33 is formed.
【００３９】（６）次に、図４（Ｃ）に示すように、電
源電圧供給ライン３４、グランドライン供給ライン３５
及び、ビット線とのコンタクトを取るためのＰａｄとし
ての役割を担うパターン３６を、いずれも、メタル層を
用い、ホトリソ・エッチング工程により形成する。(6) Next, as shown in FIG. 4C, the power supply voltage supply line 34 and the ground line supply line 35.
Also, the pattern 36 that plays the role of a pad for making contact with the bit line is formed by a photolithography etching process using a metal layer.
【００４０】（７）次に、図５（Ａ）に示すように、前
記メタルパターン３６と、最上層メタル層３８とを接続
するための、コンタクトホール３７を形成し、図５
（Ｂ）に示すように、ビット線となる最上層メタル層３
８を形成する。(7) Next, as shown in FIG. 5A, a contact hole 37 for connecting the metal pattern 36 and the uppermost metal layer 38 is formed, and FIG.
As shown in (B), the uppermost metal layer 3 to be the bit line
8 is formed.
【００４１】その後の工程は、省略するが、最終的なセ
ルの平面パターンの一例を、図１に示す。Although the subsequent steps are omitted, an example of the final plane pattern of the cell is shown in FIG.
【００４２】図１において、Ｑ11，Ｑ12は第１及び第２
ドライバトランジスタ、Ｑ13，Ｑ14は第１及び第２負荷
用トランジスタ、Ｑ15，Ｑ16は第１及び第２アクセスト
ランジスタである。In FIG. 1, Q 11 and Q 12 are the first and second
Driver transistors, Q 13 and Q 14, are first and second load transistors, and Q 15 and Q 16 are first and second access transistors.
【００４３】第１の負荷用トランジスタＱ13のソース領
域と、第１のドライバトランジスタＱ11のドレイン領
域、及び第２のトランジスタとのコンタクト部とは、高
融点金属シリサイドによる第１の局所配線Ｍ11を介して
コンタクトＣ11，Ｃ13，Ｃ15を通じて結ばれ、同様に、
第２の負荷用トランジスタＱ14のソース領域と、第２の
ドライバトランジスタＱ12のドレイン領域、及び第１の
トランジスタとのコンタクト部とは、高融点金属シリサ
イドによる第２の局所配線Ｍ12を介してコンタクト
Ｃ12，Ｃ14，Ｃ16を通じて結ばれている。The source region of the first load transistor Q 13 , the drain region of the first driver transistor Q 11 , and the contact portion with the second transistor are formed by the first local wiring M made of refractory metal silicide. 11 through contacts C 11 , C 13 , C 15 and similarly,
The source region of the second load transistor Q 14 , the drain region of the second driver transistor Q 12 , and the contact portion with the first transistor are connected via a second local wiring M 12 made of refractory metal silicide. Are connected through contacts C 12 , C 14 and C 16 .
【００４４】また、前記ゲート電極にある程度オーバー
ラップさせるように、前記第１のドライバトランジスタ
Ｑ11と前記第２のドライバトランジスタＱ12で挟まれた
領域に形成される接地用コンタクト部Ｓ1 と、前記ゲー
ト電極にある程度オーバーラップさせるように、第１の
アクセストランジスタＱ15と第２のアクセストランジス
タＱ16で挟まれた領域に形成されるビット信号引き出し
用コンタクト部Ｓ3 ，Ｓ4 と、前記接地用コンタクト部
Ｓ1 とビット信号引き出し用コンタクト部Ｓ3，Ｓ4 に
接続される上層金属配線とを具備する。A ground contact portion S 1 formed in a region sandwiched by the first driver transistor Q 11 and the second driver transistor Q 12 so as to overlap the gate electrode to some extent, Bit signal extraction contact portions S 3 and S 4 formed in a region sandwiched by the first access transistor Q 15 and the second access transistor Q 16 so as to overlap the gate electrode to some extent, and the ground. use contact portion S 1 and the bit signal lead-out contact section S 3, comprises an upper layer metal wiring connected to S 4.
【００４５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above embodiments, and various modifications can be made within the scope of the present invention, and these modifications are not excluded from the scope of the present invention.
【００４６】[0046]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＣＭＯＳ型のスタティック半導体記憶装置にお
いて、ゲート電極を酸化シリコン膜で覆った後に、所望
の箇所にのみ、コンタクトホールを形成し、その後、高
融点金属による局所的なシリサイド配線層を形成するよ
うにしたので、ゲート電極上を跨いだ形で、アクティブ
領域とアクティブ領域、及びアクティブ領域とゲート電
極との間に配線を形成することが可能となる。As described above in detail, according to the present invention, a CMOS type static semiconductor memory device is provided.
Then , after covering the gate electrode with a silicon oxide film, a contact hole is formed only at a desired portion, and then a local silicide wiring layer made of a refractory metal is formed. In the elliptic shape, it becomes possible to form wiring between the active region and the active region and between the active region and the gate electrode.
【００４７】また、ゲート電極とゲート電極で挟まれた
領域で、上層金属配線とのコンタクトホールを形成する
ような箇所に、ゲート電極とある程度オーバーラップす
るように、シリサイド配線を形成するようにしたので、
アクティブ領域−コンタクト余裕の低減、ゲート電極層
のレイアウトの自由度の向上、ゲート電極−コンタクト
間隔が増加するといった各種のレイアウトにおける自由
度を増加させることができるため、特に、完全ＣＭＯＳ
型のスタティック半導体記憶装置に本発明を適用した場
合に、大幅なセル面積の縮小化を図ることができる。Further, a silicide wiring is formed in a region between the gate electrode and the gate electrode where a contact hole with the upper metal wiring is formed so as to overlap the gate electrode to some extent. So
Since it is possible to increase the degree of freedom in various layouts such as reduction of the active region-contact margin, improvement of the degree of freedom in the layout of the gate electrode layer, and increase in the distance between the gate electrode-contact, in particular, a complete CMOS
When the present invention is applied to a static semiconductor memory device of the type , it is possible to significantly reduce the cell area.
【図１】本発明の実施例を示すＣＭＯＳ型のスタティッ
ク半導体記憶装置の平面パターンを示す図である。FIG. 1 is a diagram showing a plane pattern of a CMOS type static semiconductor memory device showing an embodiment of the present invention.
【図２】本発明の実施例を示すＣＭＯＳ型のスタティッ
ク半導体記憶装置の製造工程断面図である。FIG. 2 is a sectional view of a manufacturing process of a CMOS type static semiconductor memory device showing an embodiment of the present invention.
【図３】本発明の実施例を示すＣＭＯＳ型のスタティッ
ク半導体記憶装置の工程図（その１）である。FIG. 3 is a process diagram (1) of a CMOS type static semiconductor memory device showing an embodiment of the present invention.
【図４】本発明の実施例を示すＣＭＯＳ型のスタティッ
ク半導体記憶装置の工程図（その２）である。FIG. 4 is a process diagram (2) of a CMOS type static semiconductor memory device showing an embodiment of the present invention.
【図５】本発明の実施例を示すＣＭＯＳ型のスタティッ
ク半導体記憶装置の工程図（その３）である。FIG. 5 is a process diagram (3) of a CMOS type static semiconductor memory device showing an embodiment of the present invention.
【図６】従来のＣＭＯＳ型のスタティック半導体記憶装
置の平面パターンを示す図である。FIG. 6 is a view showing a plane pattern of a conventional CMOS type static semiconductor memory device.
【図７】従来のＣＭＯＳ型のスタティック半導体記憶装
置の回路図である。FIG. 7 is a circuit diagram of a conventional CMOS static semiconductor memory device.
１ 半導体基板
２，２２，２７ フィールド酸化膜
３ ゲート酸化膜
４ ２３，２４ ゲート電極（ポリシリコンあるいは
ポリサイド）
５，２５ 酸化シリコン膜
６ サイドウォール
７，１３，２６，３３，３７ コンタクトホール
８ ＴｉＳｉ2 膜
９ ＴｉＮ膜
１２ 層間絶縁膜
２１ アクティブ領域
２８ フィールド酸化膜上オーバーラップ部
２９ レジスト
３４ 電源電圧供給ライン ３５
グランドライン供給ライン ３８
最上層メタル層
Ｑ11，Ｑ12 ドライバトランジスタ
Ｑ13，Ｑ14 負荷用トランジスタ
Ｑ15，Ｑ16 アクセストランジスタ
Ｍ11，Ｍ12 高融点金属シリサイドによる局所配線
Ｃ11，Ｃ12，Ｃ13，Ｃ14，Ｃ15，Ｃ16 コンタクト
Ｓ1 接地用コンタクト部
Ｓ3 ，Ｓ4 ビット信号引き出し用コンタクト部1 semiconductor substrate 2, 22, 27 field oxide film 3 gate oxide film 4 23, 24 gate electrode (polysilicon or polycide) 5, 25 silicon oxide film 6 sidewall 7 , 13 , 26 , 33 , 37 contact hole 8 TiSi 2 Film 9 TiN film 12 Interlayer insulating film 21 Active area 28 Overlapping part of field oxide film 29 Resist 34 Power supply voltage supply line 35 Ground line supply line 38 Top metal layer Q 11 , Q 12 Driver transistor Q 13 , Q 14 For load transistors Q 15, Q 16 access transistors M 11, M 12 local wiring C 11 by a refractory metal silicide, C 12, C 13, C 14, C 15, C 16 contacts S 1 ground contact portion S 3, S 4 bits Contact part for signal extraction
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−119961（ＪＰ，Ａ) 特開 平４−218956（ＪＰ，Ａ) 特開 平５−198774（ＪＰ，Ａ) 特開 平６−13576（ＪＰ，Ａ) 欧州特許出願公開517408（ＥＰ，Ａ １) 欧州特許出願公開469215（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/28 301 H01L 21/768 H01L 27/11 ─────────────────────────────────────────────────── ───Continued from the front page (56) Reference JP-A-62-119961 (JP, A) JP-A-4-218956 (JP, A) JP-A-5-198774 (JP, A) JP-A-6- 13576 (JP, A) European patent application publication 517408 (EP, A 1) European patent application publication 469215 (EP, A 1) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/8244 H01L 21 / 28 301 H01L 21/768 H01L 27/11
Claims (2)
置において、 （ａ）第１の負荷用トランジスタのソース領域に設けら
れる第１のコンタクト部と、 （ｂ）第１のドライバトランジスタのドレイン領域に設
けられる第２のコンタクト部と、 （ｃ）第２のドライバトランジスタのゲート電極に設け
られる第３のコンタクト部と、 （ｄ）第２の負荷用トランジスタのソース領域に設けら
れる第４のコンタクト部と、 （ｅ）第２のドライバトランジスタのドレイン領域に設
けられる第５のコンタクト部と、 （ｆ）第１のドライバトランジスタのゲート電極に設け
られる第６のコンタクト部と、 （ｇ）前記第１、第５及び第３のコンタクト部とを接続
する高融点金属シリサイドからなる第１の局所配線と、 （ｈ）前記第４、第２及び第６のコンタクト部とを接続
する高融点金属シリサイドからなる第２の局所配線と、 （ｉ）前記ゲート電極にある程度オーバーラップさせる
ように、前記第１のドライバトランジスタと前記第２の
ドライバトランジスタで挟まれた領域に形成される接地
用コンタクト部と、 （ｊ）前記ゲート電極にある程度オーバーラップさせる
ように、第１のアクセストランジスタと第２のアクセス
トランジスタで挟まれた領域に形成されるビット信号引
き出し用コンタクト部と、 （ｋ）前記接地用コンタクト部とビット信号引き出し用
コンタクト部に接続される上層金属配線とを具備 するこ
とを特徴とするＣＭＯＳ型のスタティック半導体記憶装
置。 1. A CMOS type static semiconductor memory device.
In location, et al provided the source region of (a) a first load transistor
And a first contact portion provided in (b) a drain region of the first driver transistor.
And a second contact portion that is removed, and (c) is provided on the gate electrode of the second driver transistor.
And a third contact portion (d) provided in the source region of the second load transistor.
And a fourth contact portion provided in (e) a drain region of the second driver transistor.
Provided on the gate electrode of the first driver transistor, and
A sixth contact portion, and (g) the first, fifth and third contact portions are connected.
Connecting the first local wiring made of refractory metal silicide, and (h) the fourth, second and sixth contact portions.
The second local wiring made of refractory metal silicide, which is used, and (i) overlaps the gate electrode to some extent.
So that the first driver transistor and the second driver transistor
Ground formed in the area sandwiched by driver transistors
And use the contact portion, to some extent overlap (j) the gate electrode
So that the first access transistor and the second access
Bit signal subtraction formed in the area sandwiched by transistors
A contact part for taking out, (k) a contact part for grounding and for extracting a bit signal
A CMOS type static semiconductor memory device comprising: an upper layer metal wiring connected to a contact portion .
置の製造方法において、（ａ）フィールド領域に フィールド酸化膜を形成し、ア
クティブ領域との素子分離を行う工程と、（ｂ）該アクティブ領域及びフィールド領域上に延びる
ゲート電極 を形成する工程と、（ｃ）該ゲート電極を酸化シリコン膜で被う 工程と、（ｄ）前記フィールド領域上に延びるゲート電極の所望
の箇所にのみコンタクトホール を形成する工程と、（ｅ）該コンタクトホールに局所的なシリサイド配線に
接続されるＴｉＮ膜を形成する工程と、 （ｆ）前記ゲート電極にある程度オーバーラップさせる
ように前記ＴｉＮ膜をパターニングし、その上に層間絶
縁膜を形成し、該層間絶縁膜に上層金属配線とのコンタ
クトホール を形成する工程とを施すことを特徴とするＣ
ＭＯＳ型のスタティック半導体記憶装置の製造方法。2. A method of manufacturing a CMOS type static semiconductor memory device, comprising: (a) forming a field oxide film in a field region,
And performing isolation of the active region, extending (b) said active region and a field region
A step of forming a gate electrode , (c) a step of covering the gate electrode with a silicon oxide film, and (d) a desired gate electrode extending on the field region.
The step of forming a contact hole only in the area of (e), and (e) forming a silicide wiring local to the contact hole.
Forming a TiN film to be connected, and (f) overlapping the gate electrode to some extent
Pattern the TiN film and
An edge film is formed, and a contact with the upper metal wiring is formed on the interlayer insulating film.
C, characterized by performing the steps of forming a Kutohoru
A method of manufacturing a MOS type static semiconductor memory device.
Priority Applications (1)
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|---|---|---|---|
| JP16459493A JP3447328B2 (en) | 1993-07-02 | 1993-07-02 | CMOS type static semiconductor memory device and method of manufacturing the same |
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