JP3440383B2 - Card interface device - Google Patents
Card interface deviceInfo
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- JP3440383B2 JP3440383B2 JP07744894A JP7744894A JP3440383B2 JP 3440383 B2 JP3440383 B2 JP 3440383B2 JP 07744894 A JP07744894 A JP 07744894A JP 7744894 A JP7744894 A JP 7744894A JP 3440383 B2 JP3440383 B2 JP 3440383B2
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Description
【0001】[0001]
【産業上の利用分野】本発明はカードインタフェース装
置に関し、特に演算部に供給されている第1の電源が供
給された後に停止され、再度供給されたときのカード挿
抜検出に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a card interface device, and more particularly to detection of card insertion / removal when the first power supplied to the arithmetic unit is stopped after being supplied and then supplied again.
【0002】[0002]
【従来の技術】一般にメモリカードは、ROMカード、
フラッシュROMカード、バッテリ内蔵のSRAMカー
ド等の種類がある。このようなメモリカードは、カード
インタフェース部に挿入されることによって内部のデー
タが読込まれて、本体部にそのデータが転送されるもの
である。そして、カードインタフェース部は、カードコ
ントローラ、カード挿抜監視回路及びCPU並びにメモ
リとメモリカードと電気的に接続するデータ用コネクタ
及び電源用コネクタ等から構成されている。例えば、メ
モリカードを駆動するための電源がVcc1として決め
られている場合は、Vcc1を電源コネクタに接続する
と共に、メモリカードからデータを読み出したときに、
読み出し誤りがないように、カードコントローラ、カー
ド挿抜監視回路、CPUの電源はVcc1にされてい
た。また、メモリへの電源は、電源がOFFにされて
も、CPUのセーブ処理のために要する時間を考慮し
て、Vcc1より低い電源電圧Vcc0にされ、メイン
スイッチがONの間は、Vcc0が供給されていた。2. Description of the Related Art Generally, a memory card is a ROM card,
There are types such as a flash ROM card and a SRAM card with a built-in battery. Such a memory card is one in which internal data is read by being inserted into the card interface section and the data is transferred to the main body section. The card interface unit includes a card controller, a card insertion / removal monitoring circuit, a CPU, and a data connector and a power connector that electrically connect the memory and the memory card. For example, when the power supply for driving the memory card is determined as Vcc1, when Vcc1 is connected to the power supply connector and data is read from the memory card,
The power supplies of the card controller, the card insertion / removal monitoring circuit, and the CPU are set to Vcc1 so that there is no read error. Even when the power is turned off, the power supply to the memory is set to a power supply voltage Vcc0 lower than Vcc1 even when the power is turned off, and Vcc0 is supplied while the main switch is on. It had been.
【0003】[0003]
【発明が解決しようとする課題】上記のようなカードイ
ンタフェースは、Vcc1とVcc0の2系統の電源で
もって動作するようにされているが、Vcc1というの
は、メモリカードのデータを読込むための電源であり、
例えば携帯用のパソコン等においては、電力消費を押さ
えるために、メモリカードのデータを読取った後は、V
cc1の供給が停止される場合がある。このようなとき
は、カードインタフェース部は、メモリカードのアトビ
ュート領域に書込まれている属性情報とデータをメモリ
にセーブするのが一般的である。そして、メモリカード
が新たに挿入された場合は、カードコントローラ、カー
ド挿抜監視回路、CPUにはVcc1が供給されていな
いため、カードの挿入を検出できないことになる。特
に、異なるメモリカードが挿入された状態で、再びVc
c1が供給された場合は、カードインタフェース部は先
のメモリカードの属性とデータをセーブしているため、
このセーブしたデータを優先して処理させるようにされ
ているので、新たにメモリカードが挿入されても、カー
ド挿入の割込みを受付ないようにしている。この為、V
cc1の供給が停止された後、メモリカードが挿入さ
れ、再びVcc1が供給されたときは、メモリカードの
挿入を検出できないと共に、先のメモリカードのデータ
を本体部側に転送させるため、本体部側が先のメモリカ
ードが挿入されているものとして、次のデータを読込ん
で処理した場合は、本体側では誤動作したり、本体側の
プログラムが暴走することがある。従って、Vcc1の
停止又は供給に関係なく、メモリカードの挿脱を検出で
きることが望ましい。The card interface as described above is designed to operate with a power supply of two systems of Vcc1 and Vcc0. Vcc1 is a power supply for reading data from a memory card. Yes,
For example, in a portable personal computer, in order to reduce power consumption, after reading the data of the memory card, V
The supply of cc1 may be stopped. In such a case, the card interface unit generally saves the attribute information and data written in the attributive area of the memory card in the memory. When the memory card is newly inserted, Vcc1 is not supplied to the card controller, the card insertion / removal monitoring circuit, and the CPU, so that the insertion of the card cannot be detected. Especially when a different memory card is inserted, Vc
When c1 is supplied, the card interface unit saves the attributes and data of the previous memory card,
Since the saved data is preferentially processed, even if a new memory card is inserted, the interruption of card insertion is not accepted. Therefore, V
When the memory card is inserted after the supply of cc1 is stopped and the Vcc1 is supplied again, the insertion of the memory card cannot be detected and the data of the previous memory card is transferred to the main body side. If the next memory card is inserted and the next data is read and processed, the main body may malfunction or the main body program may run out of control. Therefore, it is desirable to be able to detect the insertion / removal of the memory card regardless of whether Vcc1 is stopped or supplied.
【0004】[0004]
【課題を解決するための手段】本発明は、第1の電源を
メモリカード、カードコントローラ及び演算部に供給
し、第1の電源とは異なる電圧の第2の電源をカード監
視部及びメモリに供給するカードインタフェース装置に
係わる。演算部は、第1及び第2の電源が供給されたと
き、初期設定の後に、カードコントローラを制御してメ
モリカードの情報を読み取らせる手段と、第2の電源の
供給中に第1の電源の供給が停止されたとき、メモリの
所定領域にメモリカードの情報をセーブしてマスクする
手段と、第1の電源の供給が再度供給されたとき、カー
ドコントローラにセーブした情報を書込みする手段と、
第1の電源の供給が再度供給されたとき、メモリの所定
領域のマスクを解除し、メモリの所定領域に新たなカー
ドコントローラの情報が書込まれるようにする手段と、
カード割込があったとき、メモリの所定領域の情報に基
づくカード読取り処理を実施する手段とを有している。
また、カード監視部は、第2の電源の供給に基づいて動
作状態になり、メモリカードの挿入又は抜きを検出し、
挿抜があったときカード割込信号を発生する手段を有し
ている。According to the present invention, a first power source is supplied to a memory card, a card controller and an arithmetic section, and a second power source having a voltage different from the first power source is supplied to a card monitoring section and a memory. It is related to the card interface device to be supplied. The arithmetic unit controls the card controller to read the information of the memory card after the initial setting when the first and second power supplies are supplied, and the first power supply while the second power is being supplied. Means for saving and masking the information of the memory card in a predetermined area of the memory when the supply of power is stopped, and means for writing the saved information to the card controller when the supply of the first power is supplied again. ,
Means for unmasking a predetermined area of the memory when the first power supply is supplied again so that new card controller information is written in the predetermined area of the memory;
And a means for executing a card reading process based on information in a predetermined area of the memory when there is a card interruption.
Further, the card monitoring unit is activated based on the supply of the second power source, detects insertion or removal of the memory card,
It has means for generating a card interrupt signal when the card is inserted or removed.
【0005】[0005]
【作用】本発明においては、第1の電源をメモリカー
ド、カードコントローラ及び演算部に供給し、第1の電
源とは異なる電圧の第2の電源をカード監視部及びメモ
リに供給する。演算部は、第1及び第2の電源が供給さ
れたとき、初期設定の後に、カードコントローラを制御
してメモリカードの情報を読み取らせ、第1の電源の供
給が停止されたとき、メモリの所定領域にカードの情報
をセーブしてマスクし、第1の電源の供給が再度供給さ
れたとき、カードコントローラにセーブした情報を書込
み、マスクを解除し、メモリの所定領域に新たなカード
コントローラの情報が書込まれるようにし、カード割込
があったとき、メモリの所定領域の情報に基づくカード
読取り処理を実施する。また、カード監視部は、第2の
電源の供給に基づいて動作状態になり、カードの挿入又
は抜きを検出し、挿抜があったときカード割込信号を発
生する。In the present invention, the first power source is supplied to the memory card, the card controller and the arithmetic section, and the second power source having a voltage different from the first power source is supplied to the card monitoring section and the memory. The arithmetic unit controls the card controller to read the information of the memory card after initial setting when the first and second power supplies are supplied, and when the supply of the first power supply is stopped, When the information of the card is saved and masked in a predetermined area, and when the first power supply is supplied again, the saved information is written to the card controller, the mask is released, and the new card controller is saved in a predetermined area of the memory. Information is written, and when a card is interrupted, a card reading process is performed based on information in a predetermined area of the memory. Further, the card monitoring unit is activated based on the supply of the second power source, detects insertion or removal of the card, and generates a card interrupt signal when the card is inserted or removed.
【0006】[0006]
【実施例】一般に携帯用パソコン等は主電源からの電源
を数種類の電源に別けて供給するようにされており、特
にカードインタフェース部には、例えばVcc1とVc
c0(Vcc1>Vcc0)がそれぞれ別に供給され
る。そして、初めにVcc1とVcc0が同時に供給さ
れたときは、コールドスタート、Vcc0が供給されて
いるときVcc1の供給が停止されたときはサスペンド
状態、サスペンド状態から再びVcc1が供給されたと
きはリジュームと呼ばれるものである。図1は実施例の
概略構成図である。1はメモリカードである。メモリカ
ード1はROM、フラッシュROM、SRAM等の種類
があり、いずれもアトビュート領域にその属性情報が書
込まれている。1aはメモリカード1の制御アドレス及
びデータ端子、1bはメモリカード1の電源端子であ
る。3はカードインタフェース部である。カードインタ
フェース部3は、少なくとも以下の構成を備えている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Generally, a portable personal computer or the like is designed to supply power from a main power supply separately to several kinds of power supplies. Particularly, in the card interface section, for example, Vcc1 and Vc are provided.
c0 (Vcc1> Vcc0) is supplied separately. Then, when Vcc1 and Vcc0 are first supplied simultaneously, a cold start is performed, when Vcc0 is supplied, a suspend state is supplied when Vcc1 is stopped, and when Vcc1 is supplied from the suspended state again, resume is performed. It is called. FIG. 1 is a schematic configuration diagram of the embodiment. 1 is a memory card. The memory card 1 has various types such as ROM, flash ROM, and SRAM, and the attribute information is written in the attobute area in each of them. Reference numeral 1a is a control address and data terminal of the memory card 1, and 1b is a power supply terminal of the memory card 1. 3 is a card interface unit. The card interface unit 3 has at least the following configuration.
【0007】5aはカードインタフェース部3の制御ア
ドレス及びデータ端子、5bはメモリカード1に対して
電源を供給するための電源端子である。7はカードコン
トローラである。カードコントローラ7は、Vcc1電
源の供給によって動作状態となり、内部に書込み可能な
メモリレジスタを有し、CPUからのリード命令の入力
に伴って、メモリカード1の属性情報、データ等を読み
取りメモリレジスタに書込みする。9はVcc0の供給
によって動作状態となるメモリであり、メモリ9は少な
くとも後述するVcc1用初期設定処理、Vcc0用初
期設定処理、マスタカードBIOS、コールドBIO
S、サスペンドBIOS、リジュームBIOS、アプリ
ケーションソフト(以下APという)等を備えている。
11はVcc1の供給によって動作状態となり、メモリ
9のプログラムによって所定の演算処理をするCPUで
ある。Reference numeral 5a is a control address and data terminal of the card interface unit 3, and 5b is a power supply terminal for supplying power to the memory card 1. 7 is a card controller. The card controller 7 is activated by the supply of Vcc1 power and has an internally writable memory register. The attribute information, data, etc. of the memory card 1 are read into the memory register in response to the input of a read command from the CPU. Write. Reference numeral 9 denotes a memory that is activated by the supply of Vcc0. The memory 9 is at least the Vcc1 initial setting process, Vcc0 initial setting process, master card BIOS, and cold BIOS that will be described later.
S, Suspend BIOS, Resume BIOS, application software (hereinafter referred to as AP) and the like are provided.
Reference numeral 11 denotes a CPU which is activated by the supply of Vcc1 and which performs predetermined arithmetic processing according to a program in the memory 9.
【0008】13はVcc0の供給に伴って動作状態と
なるカード監視部である。カード監視部13はデコータ
14及びカード挿抜検出回路15を備えている。デコー
ダ14はVcc0の供給に伴って動作状態となり、CP
U11からの読取指示、I/Oリード及びカード挿抜デ
ータ読込完了信号を解読し、読取指示をカードステータ
スリード信号、I/Oリードを割込クリアライト信号、
カード挿抜データ読込完了信号をマスクコントロールラ
イト信号としてカード挿抜検出回路15に出力する。カ
ード挿抜検出回路15は、Vcc0の供給に伴って動作
状態となり、デコーダ14からのカードステータスリー
ド信号、割込クリアライト信号及びマスクコントロール
ライト信号を入力し、メモリカード1の挿抜状態に変化
があったとき、内部のフリップフロップに保持している
割込みを、リジューム時に、CPU11が割込処理可能
となった後に、割込マスクを解除する。20は主電源で
あり、例えばバッテリ等を使用している。22はメイン
スイッチ、24はメインスイッチ22がONにされたと
き、Vcc1を供給するVcc1用電源である。26は
メインスイッチ22がONにされたとき、Vcc0を供
給するVcc0用電源である。28はパワートランジス
タである。パワートランジスタ28はメインコントロー
ル部30によってオンオフ制御され、Vcc1を停止又
は供給する。Reference numeral 13 denotes a card monitoring unit which is activated when Vcc0 is supplied. The card monitoring unit 13 includes a decoder 14 and a card insertion / removal detection circuit 15. The decoder 14 becomes operative with the supply of Vcc0, and CP
Decode the read instruction from U11, the I / O read and the card insertion / removal data read completion signal, read the card status read signal, I / O read the interrupt clear write signal,
The card insertion / removal data read completion signal is output to the card insertion / removal detection circuit 15 as a mask control write signal. The card insertion / removal detection circuit 15 enters the operating state with the supply of Vcc0, receives the card status read signal, the interrupt clear write signal and the mask control write signal from the decoder 14, and the insertion / removal state of the memory card 1 is changed. In this case, the interrupt mask held in the internal flip-flop is released after the CPU 11 becomes ready for interrupt processing at the time of resume. Reference numeral 20 denotes a main power source, which uses, for example, a battery. Reference numeral 22 is a main switch, and 24 is a Vcc1 power supply that supplies Vcc1 when the main switch 22 is turned on. Reference numeral 26 is a Vcc0 power supply that supplies Vcc0 when the main switch 22 is turned on. 28 is a power transistor. The power transistor 28 is on / off controlled by the main control unit 30 to stop or supply Vcc1.
【0009】次に、メモリ9のメモリフォーマットにつ
いて説明する。図2はメモリフォーマットの説明図であ
る。図において、33はVcc1用初期設定処理であ
る。Vcc1用初期設定処理33は、Vcc1が供給さ
れたとき、各部の動作チェック等の初期設定処理を実施
した後に、Vcc1が供給されていることを示すVcc
1パワーONリセット信号を出力する。35はVcc0
用初期設定処理である。Vcc0用初期設定処理35
は、Vcc0が供給されていることをメモリ9の動作状
態によって分かったときは、Vcc0の供給に伴って、
マスタカードBIOSに基づいてメモリ領域の作成等の
初期設定処理をした後に、Vcc0パワーONリセット
信号を出力する。37はマスタカードBIOSである。
マスタカードBIOS37は、Vcc0及びVcc1が
共に供給され、メモリカード1の挿抜を受付られる状態
になったときは、アドレス端子の論理をカードの挿抜を
読取りするための組み合わせ(以下読取指示という)に
する。Next, the memory format of the memory 9 will be described. FIG. 2 is an explanatory diagram of the memory format. In the figure, 33 is a Vcc1 initialization process. The Vcc1 initial setting process 33 indicates that when Vcc1 is supplied, Vcc1 is supplied after performing initial setting processes such as operation check of each unit.
1 Output the power-on reset signal. 35 is Vcc0
Initial setting process. Initial setting process 35 for Vcc0
When it is found from the operating state of the memory 9 that Vcc0 is being supplied, the
After performing initial setting processing such as creation of a memory area based on the master card BIOS, a Vcc0 power ON reset signal is output. 37 is a master card BIOS.
When both Vcc0 and Vcc1 are supplied and the master card BIOS 37 is ready to accept insertion / removal of the memory card 1, the logic of the address terminal is set to a combination for reading insertion / removal of the card (hereinafter referred to as a read instruction). .
【0010】また、マスタカードBIOS37は、メモ
リカード1が挿入されたと判定するまでは、初期設定処
理を優先して処理させるために、I/Oリード信号の出
力を停止して割込禁止とし、メモリカード1が挿入され
たときにI/Oリード信号を出力して割込許可状態とす
る。39はコールドBIOSである。コールドBIOS
39は、Vcc0及びVcc1が共に供給され、CPU
11が割込許可状態となったとき、読取指示を出力し
て、カードコントローラ7のメモリレジスタにカード情
報を書込む。41はサスペンドBIOSである。サスペ
ンドBIOS41は、Vcc1の供給が停止されたと
き、カードコントローラ7のメモリレジスタに書込まれ
ているカード情報をメモリ11のカードBIOSのユー
ザメモリ領域45にセーブしてマスクする。43はリジ
ュームBIOSである。リジュームBIOS43は、V
cc1が再び供給されると、ユーザメモリ領域のカード
情報をカードコントローラ7のメモリレジスタに書込み
すると共に、カードBIOSのユーザメモリ領域45の
マスクを解除し新たにカード情報が書込まれるようにす
る。Further, the master card BIOS 37 suspends the output of the I / O read signal and disables the interrupt until the memory card 1 is determined to have been inserted in order to prioritize the initial setting process. When the memory card 1 is inserted, an I / O read signal is output to enter the interrupt enable state. Reference numeral 39 is a cold BIOS. Cold BIOS
39 is supplied with both Vcc0 and Vcc1, and the CPU
When 11 is in the interrupt enable state, a read instruction is output and the card information is written in the memory register of the card controller 7. 41 is a suspend BIOS. When the supply of Vcc1 is stopped, the suspend BIOS 41 saves and masks the card information written in the memory register of the card controller 7 in the user memory area 45 of the card BIOS of the memory 11. 43 is a resume BIOS. Resume BIOS 43 is V
When cc1 is supplied again, the card information of the user memory area is written in the memory register of the card controller 7, and the mask of the user memory area 45 of the card BIOS is released so that new card information is written.
【0011】47はAPである。AP47は、Vcc1
が供給され、上記のカードBIOS処理をした後に起動
して、カードコントローラ7のメモリレジスタのフラグ
に基づいて所定の処理を実施する。次にフローチャート
を用いて説明する。図3は本発明の動作を説明するフロ
ーチャートである。例えばサスペンドからリジュームに
なったときはCPU11はリジューム時のBIOS43
のプログラムに基づいて、ユーザメモリ領域45のカー
ド情報を示すレジスタ値をカードコントローラ7のメモ
リレジスタへ書込みする(S1)。そして、割込みを受
付けられる状態になったとき、カード割込みマスクを解
除する(S3)。次に、カード監視部13から割込みが
あるかどうかを判定し(S5)、割込みがあったとき
は、カードコントローラ7のメモリレジスタに書き込ま
れたレジスタ値を読込んでメモリカード1があるかどう
かを判定する(S7)。次に、メモリカード1があると
判定されたときは、そのレジスタ値よりカード情報を参
照し(S9)、前と同じメモリカード1かどうかを判定
する(S11)。次に、同じメモリカード1ではないと
判定したときは、カードコントローラ7及びメモリカー
ド1を初期化する(S13)。また、ステップS11で
同じメモリカード1であると判定されたときは、処理を
終了する。Reference numeral 47 is an AP. AP47 is Vcc1
Is supplied, the card BIOS is started after the card BIOS processing, and predetermined processing is executed based on the flag of the memory register of the card controller 7. Next, a flow chart will be described. FIG. 3 is a flow chart for explaining the operation of the present invention. For example, when the suspend mode is resumed, the CPU 11 controls the BIOS 43
Based on the program, the register value indicating the card information in the user memory area 45 is written in the memory register of the card controller 7 (S1). Then, when it is ready to accept an interrupt, the card interrupt mask is released (S3). Next, it is determined whether or not there is an interrupt from the card monitoring unit 13 (S5), and when there is an interrupt, the register value written in the memory register of the card controller 7 is read to check whether or not there is the memory card 1. A determination is made (S7). Next, when it is determined that the memory card 1 is present, the card information is referred to from the register value (S9), and it is determined whether the memory card 1 is the same as before (S11). Next, when it is determined that they are not the same memory card 1, the card controller 7 and the memory card 1 are initialized (S13). If it is determined in step S11 that they are the same memory card 1, the process ends.
【0012】つまり、同じメモリカード1のときは、A
P47がカードコントローラ7のレジスタ値に基づい
て、所定の処理をするため、プログラムが暴走したりし
ない。図4はカード挿抜検出回路15の概略構成図であ
る。図において、51はVcc0を一方に加え他方をカ
ード用のGND端子50に接続したプルアップ抵抗、5
2は入力側がGND端子50に接続されたNOT回路で
ある。54はトライステートバッファである。トライス
テートバッファ54は入力側がNOT回路52の出力側
に、出力側がCPU11のデータ端子0に接続され、デ
コーダ14からのカードステータスリード信号の入力に
よって低インピーダンスとなる。56は入力側がNOT
回路52の出力側及びトライステートバッファ54の入
力側に接続されたNOT回路である。58は一方がNO
T回路56の出力側に接続された抵抗、60は抵抗58
の他方に入力側が接続されたNOT回路、62は一方が
抵抗58の他方及びNOT回路60の入力側に、他方が
GNDに接続された所定容量のコンデンサである。64
は排他的論理和である。排他的論理和64は入力側の一
方がNOT回路60の出力側に、かつ入力側の他方がN
OT回路52の出力側に接続され、両方の入力が一致し
たときに出力をLレベルに、不一致のときはHレベルに
する。66はAND回路である。AND回路66は、C
PU11からVcc0パワーONリセット信号と割込ク
リア信号とを入力側に入力し、両信号の論理積を出力す
る。That is, when the same memory card 1 is used, A
Since P47 performs a predetermined process based on the register value of the card controller 7, the program does not run away. FIG. 4 is a schematic configuration diagram of the card insertion / removal detection circuit 15. In the figure, 51 is a pull-up resistor in which Vcc0 is added to one and the other is connected to a GND terminal 50 for a card.
Reference numeral 2 is a NOT circuit whose input side is connected to the GND terminal 50. 54 is a tri-state buffer. The tri-state buffer 54 has an input side connected to the output side of the NOT circuit 52 and an output side connected to the data terminal 0 of the CPU 11, and has a low impedance when a card status read signal is input from the decoder 14. 56 is NOT on the input side
It is a NOT circuit connected to the output side of the circuit 52 and the input side of the tri-state buffer 54. One of 58 is NO
A resistor connected to the output side of the T circuit 56, a resistor 58
The input side is connected to the other side of the NOT circuit, and 62 is a capacitor having a predetermined capacity, one side is connected to the other side of the resistor 58 and the input side of the NOT circuit 60, and the other side is connected to GND. 64
Is an exclusive OR. The exclusive OR 64 has one input side on the output side of the NOT circuit 60 and the other input side on the N side.
It is connected to the output side of the OT circuit 52, and when both inputs match, the output is set to L level, and when they do not match, H level is set. 66 is an AND circuit. The AND circuit 66 has a C
The Vcc0 power ON reset signal and the interrupt clear signal are input from the PU 11 to the input side, and the logical product of both signals is output.
【0013】70はDフリップフロップ(以下D−FF
という)である。D−FF70はクロック端子に排他的
論理和64の出力を入力、リセット端子にAND回路6
6の出力を入力し、かつD端子にVcc0の電圧を抵抗
を介して入力し、クロック端子に信号があったとき、そ
のD端子の状態を出力し、かつリセット端子に信号があ
ったとき出力をリセット状態にする。71はD−FFで
ある。D−FF71はCPU11からVcc1とVcc
0が伴に供給されたとき、所定後に信号(データ1)を
D端子に入力し、リセット端子にVcc1パワーONリ
セット信号、クロック端子にマスクコントロールライト
信号を入力し、クロック端子に信号があったとき、その
D端子の状態を出力し、かつリセット端子に信号があっ
たとき出力をリセット状態にする。72はAND回路で
ある。AND回路72はD−FF40とD−FF71の
出力を入力して、両信号の論理積をカード挿抜に伴う割
込信号として出力する。Reference numeral 70 denotes a D flip-flop (hereinafter referred to as D-FF).
That is). The D-FF 70 inputs the output of the exclusive OR 64 to the clock terminal and the AND circuit 6 to the reset terminal.
When the output of 6 is input and the voltage of Vcc0 is input to the D terminal through a resistor and there is a signal at the clock terminal, the state of the D terminal is output and when there is a signal at the reset terminal, it is output. To the reset state. 71 is a D-FF. The D-FF 71 receives Vcc1 and Vcc from the CPU 11.
When 0 was supplied together, a signal (data 1) was input to the D terminal after a predetermined time, the Vcc1 power ON reset signal was input to the reset terminal, the mask control write signal was input to the clock terminal, and the signal was present at the clock terminal. At that time, the state of the D terminal is output, and when there is a signal at the reset terminal, the output is reset. 72 is an AND circuit. The AND circuit 72 inputs the outputs of the D-FF 40 and the D-FF 71 and outputs a logical product of both signals as an interrupt signal associated with card insertion / removal.
【0014】上記のように構成されたカードインタフェ
ース装置について動作を以下に説明する。初めにカード
挿抜検出回路15の動作を説明する。図5はカード挿抜
検出回路15の動作を説明するタイミングチャートであ
る。例えば、メインスイッチ22の押下に伴って、Vc
c0とVcc1とが共に供給開始されたコールドスター
トのとき、カードコントローラ7及びCPU11には、
図1に示すようにVcc1が、CPU11とメモリカー
ド1に供給され、Vcc0がカード監視部10とメモリ
9に供給される。そして、CPU11はVcc0とVc
c1の供給に伴う初期設定処理をする時間taの経過後
にVcc0パワーONリセット信号Fを出力(FをHレ
ベルにする)すると共に、Vcc1パワーONリセット
信号Kを出力(KをHレベルにする)する。従って、コ
ールドスタート時の時間taの間は、両信号FとKとは
LレベルであるのでVcc0、Vcc1パワーONリセ
ット信号となって出力される。また、コールドスタート
時には、カード挿抜検出回路15の抵抗51には、Vc
c0が供給されるため、メモリカード1がないときは、
NOT回路52の入力AはHレベルとなり、出力BがL
レベルとなるからNOT回路56の入力及び排他的論理
和64の他方の入力はLレベルとなる。The operation of the card interface device configured as described above will be described below. First, the operation of the card insertion / removal detection circuit 15 will be described. FIG. 5 is a timing chart for explaining the operation of the card insertion / removal detection circuit 15. For example, when the main switch 22 is pressed, Vc
At the cold start when both c0 and Vcc1 are supplied, the card controller 7 and the CPU 11 are
As shown in FIG. 1, Vcc1 is supplied to the CPU 11 and the memory card 1, and Vcc0 is supplied to the card monitoring unit 10 and the memory 9. Then, the CPU 11 makes Vcc0 and Vc
Vcc0 power ON reset signal F is output (F is set to H level) and Vcc1 power ON reset signal K is output (K is set to H level) after the lapse of time ta for performing the initial setting process accompanying the supply of c1. To do. Therefore, since both signals F and K are at the L level during the time ta at the cold start, they are output as Vcc0 and Vcc1 power ON reset signals. At the cold start, Vc is applied to the resistor 51 of the card insertion / removal detection circuit 15.
c0 is supplied, so when there is no memory card 1,
The input A of the NOT circuit 52 goes high and the output B goes low.
Since it becomes the level, the input of the NOT circuit 56 and the other input of the exclusive OR 64 become the L level.
【0015】また、カードステータス信号は、コールド
スタート時点ではCPU11が初期設定動作を終了して
いないため、CPU11のアドレスデータがオール0で
あるからデコーダ14からのカードステータスリード信
号はHレベルにされている。つまり、コールドスタート
時点ではカードステータスリード信号はトライステート
バッファ54に出力されない。すなわち、カードステー
タスリード信号がトライステートバッファ54に入力し
ない間は、メモリカード1とCPU11とは電気的に絶
縁状態となる。そして、CPU11は初期設定が終了す
ると、所定の時間ta経過したときに、所定時間、カー
ドステータスリード信号をLレベルにする。つまり、カ
ードステータス信号の出力である。また、NOT回路5
6の出力D1はコールドスタート時点でメモリカード1
が挿入されていないときは、その間は入力側がLレベル
であるから、出力D1はHレベルで、NOT回路60の
出力D2はLレベルとなる。従って、メモリカード1の
挿入がないときは、排他的論理和64はBとD2とが共
にLレベルとなるので、出力EはLレベルとなる。つま
り、メモリカード1の挿入がない間はD−FF70のク
ロック端子にはクロック信号が出力されないことにな
る。As for the card status signal, since the CPU 11 has not completed the initial setting operation at the time of cold start, the address data of the CPU 11 is all 0, so the card status read signal from the decoder 14 is set to H level. There is. That is, the card status read signal is not output to the tri-state buffer 54 at the cold start time. That is, while the card status read signal is not input to the tri-state buffer 54, the memory card 1 and the CPU 11 are electrically insulated. When the initial setting is completed, the CPU 11 sets the card status read signal to the L level for a predetermined time when the predetermined time ta has elapsed. That is, it is the output of the card status signal. Also, the NOT circuit 5
6 output D1 is memory card 1 at cold start
When is not inserted, the input side is at L level during that time, so the output D1 is at H level and the output D2 of the NOT circuit 60 is at L level. Therefore, when the memory card 1 is not inserted, both the B and D2 of the exclusive OR 64 are at the L level, and the output E is at the L level. That is, the clock signal is not output to the clock terminal of the D-FF 70 while the memory card 1 is not inserted.
【0016】また、コールドスタート時点では、CPU
11は、例えメモリカード1の挿入があったとしても、
初期設定を最優先して処理するため、カード割込みIR
Qが出力されないように、割込みクリア信号Gを出力
(Hレベル)し、以後はカード割込み受付状態になっ
て、カード挿抜データCが出力される毎に所定後に割込
みクリア信号Gの出力を停止(Lレベル)する。従っ
て、コールドスタートになってメモリカード1が挿入さ
れていない間は、割込みクリア信号Gは出力されている
ことになり、この割込みクリア信号GとVcc0パワー
ONリセット信号Fとの論理積がAND回路66の出力
Hとなって出力されることになるので、CPU11の初
期設定処理に伴う時間taの間は出力HがLレベルとな
って、時間taの経過後は、出力HがHレベルとなって
D−FF70のリセット端子に出力される。つまり、D
−FF70は、Vcc0の電圧がD端子に加わっていて
も、そのD−FF70の出力IはLレベルとなる。At the time of cold start, the CPU
11 is, even if the memory card 1 is inserted,
Card interrupt IR because the initial setting has the highest priority for processing
The interrupt clear signal G is output (H level) so that Q is not output, and thereafter, the card interrupt acceptance state is entered, and every time the card insertion / removal data C is output, the output of the interrupt clear signal G is stopped after a predetermined time ( L level). Therefore, the interrupt clear signal G is output while the memory card 1 is not inserted after the cold start, and the logical product of the interrupt clear signal G and the Vcc0 power ON reset signal F is the AND circuit. Since the output H of 66 is output, the output H is at the L level during the time ta associated with the initialization processing of the CPU 11, and the output H is at the H level after the elapse of the time ta. And is output to the reset terminal of the D-FF 70. That is, D
In the -FF 70, the output I of the D-FF 70 becomes the L level even if the voltage of Vcc0 is applied to the D terminal.
【0017】また、コールドスタート時の初期設定に伴
う処理時間taの間及び割込み受付状態になってカード
挿抜データCが出力されるまでは、CPU11はデータ
端子をオール0にしているため、データ1をLレベルに
してD−FF71のD端子に出力し、カード挿抜データ
Cを読込んだ後に、データ1をHレベルにする。また、
コールドスタート時点からデータ1がHレベルにされ、
所定時間経過するまでは、メモリの最低必要なプログラ
ム又はデータ等の領域をマスクしていることを知らせる
マスクコントロールライト信号Lを、D−FF71のク
ロック端子に出力(Hレベル)する。つまり、マスクコ
ントロールライト信号LがHレベルの間は、D−FF7
1の出力MはLレベルとなってAND回路72に出力さ
れる。従って、AND回路72の入力には信号I及び信
号MがLレベルで入力するため、出力IRQはLレベル
のままであるから、コールドスタートに伴う初期設定処
理の時間taの間とメモリカード1が挿入されていない
ときはAND回路72からはIRQがCPU11に出力
されない。Further, since the CPU 11 keeps all the data terminals 0 during the processing time ta accompanying the initial setting at cold start and until the card insertion / removal data C is output in the interrupt acceptance state, the data 1 Is set to the L level and is output to the D terminal of the D-FF 71, the card insertion / removal data C is read, and then the data 1 is set to the H level. Also,
Data 1 is set to H level from the cold start,
Until a predetermined time elapses, the mask control write signal L indicating that the minimum required program or data area of the memory is masked is output (H level) to the clock terminal of the D-FF 71. That is, while the mask control write signal L is at H level, the D-FF 7
The output M of 1 becomes L level and is output to the AND circuit 72. Therefore, since the signal I and the signal M are input at the L level to the input of the AND circuit 72, the output IRQ remains at the L level, so that the memory card 1 is not operated during the time ta of the initialization process accompanying the cold start. When it is not inserted, the IRQ is not output from the AND circuit 72 to the CPU 11.
【0018】次に、Vcc0及びVcc1が共に供給さ
れ続け、メモリカード1が挿入されたときについて説明
する。このような状態で、メモリカード1が挿入される
と、カード挿抜検出回路15の抵抗51の他方は、メモ
リカード1のGNDに接続されるため、メモリカード1
の挿入がある間は、NOT回路52の入力AはLレベル
で出力BがHレベルとなる。また、NOT回路56の出
力D1はメモリカード1の挿入に伴ってLレベルになろ
うとするが、抵抗58及びコンデンサ62の放電が始ま
るため、この放電時間経過してからLレベルになる。ま
た、NOT回路60の出力D2はNOT回路56の出力
D1がLレベルになってからHレベルになる。つまり、
メモリカード1の挿入があるときは、NOT回路60の
出力D2は直ぐにLレベルとはならないで、放電が終了
してからLレベルとなって排他的論理和64の一方に入
力する。従って、排他的論理和64はNOT回路52の
出力BとNOT回路60の出力D2を入力しているた
め、放電している間は、出力EをHレベルにして、その
後にLレベルになってD−FF70のクロック端子に出
力される。Next, a case will be described in which both Vcc0 and Vcc1 are continuously supplied and the memory card 1 is inserted. When the memory card 1 is inserted in such a state, the other of the resistors 51 of the card insertion / removal detection circuit 15 is connected to the GND of the memory card 1, so the memory card 1
The input A of the NOT circuit 52 is at the L level and the output B is at the H level while the signal is inserted. Further, the output D1 of the NOT circuit 56 tends to become L level as the memory card 1 is inserted, but since the discharge of the resistor 58 and the capacitor 62 starts, it becomes L level after the elapse of this discharge time. Further, the output D2 of the NOT circuit 60 becomes H level after the output D1 of the NOT circuit 56 becomes L level. That is,
When the memory card 1 is inserted, the output D2 of the NOT circuit 60 does not immediately go to the L level, but goes to the L level after the discharge is completed and is input to one of the exclusive OR 64. Therefore, since the exclusive OR 64 receives the output B of the NOT circuit 52 and the output D2 of the NOT circuit 60, the output E is set to H level during discharging, and then becomes L level. It is output to the clock terminal of the D-FF 70.
【0019】また、CPU11はカードステータスリー
ド信号を放電が終了して所定時間経過後に出力し、トラ
イステートバッファ54を低インピーダンスにしてCP
U11とメモリカード1とを電気的に接続状態にする。
この場合は、メモリカード1が挿入されているため、カ
ード挿抜データCがHレベルで出力される。また、CP
U11はIRQ発生に伴うカード割込処理を終了してい
ないため、依然として割込みクリア信号GをHレベルに
する。このため、AND回路66の出力Hは依然として
HレベルでD−FF70のリセット端子に出力されるの
で、D−FF70はリセット状態とはならない。従っ
て、D−FF70はメモリカード1の挿入に伴ってクロ
ック端子の状態がHレベルに変化したとき、D端子の状
態を出力する。この場合はD端子にVcc0の電位が加
わっているため、出力IはHレベルである。また、デー
タ1がLレベルで、マスクコントロールライト信号Lが
Hレベルであるため、D−FF71の出力MはHレベル
のままである。Further, the CPU 11 outputs a card status read signal after a lapse of a predetermined time after the discharge is completed, and sets the tristate buffer 54 to a low impedance CP.
U11 and the memory card 1 are electrically connected.
In this case, since the memory card 1 is inserted, the card insertion / removal data C is output at H level. Also, CP
Since U11 has not completed the card interrupt process associated with the generation of IRQ, it still sets the interrupt clear signal G to the H level. Therefore, the output H of the AND circuit 66 is still at the H level and is output to the reset terminal of the D-FF 70, so that the D-FF 70 does not enter the reset state. Therefore, the D-FF 70 outputs the state of the D terminal when the state of the clock terminal changes to the H level with the insertion of the memory card 1. In this case, since the potential Vcc0 is applied to the D terminal, the output I is at H level. Since the data 1 is at L level and the mask control write signal L is at H level, the output M of the D-FF 71 remains at H level.
【0020】従って、AND回路72はHレベルの出力
IとHレベルの出力Mとの論理積を出力するため、メモ
リカード1の挿入に伴ってIRQがCPU11に出力さ
れる。そして、CPU11がカードステータスリード信
号を出力して、トライステートバッファ54を低インピ
ーダンスにしてメモリカード1とCPU11とを電気的
に接続したときに、カード挿抜データCがHレベルのと
きは、CPU11はメモリカード1有りと判断した後
に、カード割込みを受け付けるためにカード割込クリア
信号Gの出力を所定の間停止(Lレベル)する。この、
カード割込みクリア信号Gが停止されると、その間はA
ND回路66の出力HはLレベルになってD−FF70
のリセット端子に出力される。つまり、D−FF70が
リセット状態になるので、D−FF70の出力IがLレ
ベルになってAND回路72に出力される。従って、A
ND回路72の出力IRQはLレベルになる。つまり、
CPU11がカード割込みの発生を知り、かつメモリカ
ード1が挿入されたことを知って所定の処理を終了した
ことになる。次に、Vcc0及びVcc1が共に供給さ
れ続け、メモリカード1が抜きとられたときについて説
明する。Therefore, since the AND circuit 72 outputs the logical product of the output I of H level and the output M of H level, the IRQ is output to the CPU 11 when the memory card 1 is inserted. When the CPU 11 outputs the card status read signal to set the tristate buffer 54 to a low impedance and electrically connects the memory card 1 and the CPU 11, when the card insertion / removal data C is at the H level, the CPU 11 After determining that the memory card 1 is present, the output of the card interrupt clear signal G is stopped (L level) for a predetermined period in order to accept a card interrupt. this,
When the card interrupt clear signal G is stopped, A
The output H of the ND circuit 66 becomes L level and the D-FF 70
It is output to the reset terminal of. That is, since the D-FF 70 is in the reset state, the output I of the D-FF 70 becomes L level and is output to the AND circuit 72. Therefore, A
The output IRQ of the ND circuit 72 becomes L level. That is,
When the CPU 11 knows that a card interrupt has occurred and that the memory card 1 has been inserted, it ends the predetermined processing. Next, a case will be described in which both Vcc0 and Vcc1 are continuously supplied and the memory card 1 is removed.
【0021】このような状態で、メモリカード1が抜か
れると、カード挿抜検出回路15の抵抗51には、Vc
c0が供給されるため、メモリカード1が抜かれている
間は、NOT回路52の入力AはHレベルで出力BがL
レベルとなる。また、NOT回路56の出力D1はメモ
リカード1が抜かれるのに伴ってHレベルになろうとす
るが、抵抗58及びコンデンサ62の充電が始まるた
め、この充電時間経過してからHレベルになる。また、
NOT回路60の出力D2はNOT回路56の出力D1
がHレベルになってからLレベルになる。つまり、メモ
リカード1が抜かれたときは、NOT回路60の出力D
2は直ぐにHレベルとはならないで、充電が終了してか
らHレベルとなって排他的論理和64の一方に入力す
る。従って、排他的論理和60はNOT回路52の出力
BとNOT回路60の出力D2を入力しているため、充
電している間は、出力EをLレベルからHレベルにし
て、その後にLレベルになってD−FF40のクロック
端子に出力される。従って、D−FF70の出力Iはメ
モリカード1が抜かれたときに、LレベルからHレベル
に変化し、AND回路72からはHレベルのIRQが出
力される。When the memory card 1 is removed in this state, Vc is applied to the resistor 51 of the card insertion / removal detection circuit 15.
Since c0 is supplied, the input A of the NOT circuit 52 is at H level and the output B is at L level while the memory card 1 is removed.
It becomes a level. Further, the output D1 of the NOT circuit 56 tends to become H level as the memory card 1 is removed, but since the charging of the resistor 58 and the capacitor 62 starts, it becomes H level after the elapse of this charging time. Also,
The output D2 of the NOT circuit 60 is the output D1 of the NOT circuit 56.
Becomes H level and then becomes L level. That is, when the memory card 1 is removed, the output D of the NOT circuit 60
2 does not reach the H level immediately, but goes to the H level after charging is completed and is input to one of the exclusive ORs 64. Therefore, since the exclusive OR 60 receives the output B of the NOT circuit 52 and the output D2 of the NOT circuit 60, the output E is changed from the L level to the H level during charging, and then the L level is output. Is output to the clock terminal of the D-FF 40. Therefore, the output I of the D-FF 70 changes from the L level to the H level when the memory card 1 is removed, and the AND circuit 72 outputs the IRQ of the H level.
【0022】そして、CPU11がカードステータスリ
ード信号を出力して、トライステートバッファ54を低
インピーダンスにしてメモリカード1とCPU11とを
電気的に接続したときに、カード挿抜データCがLレベ
ルのときは、CPU11はメモリカード1が抜かれたと
判断した後に、カード割込みを受け付けるためにカード
割込クリア信号Gの出力を所定の間停止(Lレベル)す
る。この、カード割込みクリア信号Gが停止されると、
その間はAND回路66の出力HはLレベルになってD
−FF70のリセット端子に出力される。つまり、D−
FF70がリセット状態になるので、D−FF70の出
力IがLレベルになってAND回路72に出力される。
従って、AND回路72の出力IRQはLレベルにな
る。つまり、CPU11がカード割込みの発生を知り、
かつメモリカード1が抜かれたことを知って所定の処理
を終了したことになる。次に、Vcc1の供給が停止さ
れた場合(サスペンド状態)について説明する。メモリ
カード1が抜かれた状態でサスペンド状態になると、カ
ードコントローラ7とCPU11へのVcc1の供給が
停止されるため、CPU11はカードコントローラ7の
メモリレジスタに書込まれているカード情報をメモリ1
1のカードBIOSのユーザメモリ領域45にセーブし
てマスクすると共に、カードコントローラ7にデータセ
ーブフラグを書込んでおく。When the CPU 11 outputs a card status read signal to set the tristate buffer 54 to a low impedance and electrically connects the memory card 1 and the CPU 11, when the card insertion / removal data C is at the L level. After determining that the memory card 1 has been removed, the CPU 11 stops the output of the card interrupt clear signal G for a predetermined period (L level) to accept a card interrupt. When the card interrupt clear signal G is stopped,
During that time, the output H of the AND circuit 66 becomes L level and D
-It is output to the reset terminal of FF70. That is, D-
Since the FF 70 is in the reset state, the output I of the D-FF 70 becomes L level and is output to the AND circuit 72.
Therefore, the output IRQ of the AND circuit 72 becomes L level. In other words, the CPU 11 knows that a card interrupt has occurred,
Moreover, the predetermined processing is ended by knowing that the memory card 1 has been removed. Next, a case where the supply of Vcc1 is stopped (suspend state) will be described. When the memory card 1 is pulled out and becomes the suspend state, the supply of Vcc1 to the card controller 7 and the CPU 11 is stopped, so that the CPU 11 writes the card information written in the memory register of the card controller 7 to the memory 1
The data is saved in the user memory area 45 of the first card BIOS and masked, and the data save flag is written in the card controller 7.
【0023】また、カード挿抜検出回路15にはVcc
0を供給しているため、D−FF70の出力Iには、メ
モリカード1が抜かれているときと変化がなくLレベル
である。しかし、Vcc1の供給が停止されたので、V
cc1パワーONリセット信号KはVcc1の供給停止
に伴って、直ちにLレベルにされる。デコーダ14には
Vcc0が供給されているため、依然としてマスクコン
トロール信号Lが出力されている。つまり、D−FF7
1のリセット端子にLレベルのVcc1パワーONリセ
ット信号Kが入力するため、出力Mが直ちにLレベルに
なり、AND回路72の出力IRQはLレベルのままと
なる。従って、Vcc1の供給が停止され、メモリカー
ド1の挿入又は抜きに変化がなければ、カード割込み信
号IRQは出力されない。そして、サスペンド状態のと
き、メモリカード1が挿入されると、カード挿抜検出回
路15の抵抗51の他方は、メモリカード1のGNDに
接続されるため、メモリカード1の挿入がある間は、N
OT回路52の入力AはLレベルで出力BがHレベルと
なる。また、NOT回路56の出力D1はメモリカード
1の挿入に伴ってLレベルになろうとするが、抵抗58
及びコンデンサ62の放電が始まるため、この放電時間
経過してからLレベルになる。また、NOT回路60の
出力D2はNOT回路56の出力D1がLレベルになっ
てからHレベルになる。The card insertion / removal detection circuit 15 has Vcc
Since 0 is supplied, the output I of the D-FF 70 is at the L level, which is the same as when the memory card 1 is removed. However, since the supply of Vcc1 was stopped, Vcc1
The cc1 power-on reset signal K is immediately set to the L level when the supply of Vcc1 is stopped. Since Vcc0 is supplied to the decoder 14, the mask control signal L is still output. That is, D-FF7
Since the Vcc1 power ON reset signal K of L level is input to the reset terminal of 1, the output M immediately becomes L level, and the output IRQ of the AND circuit 72 remains L level. Therefore, if the supply of Vcc1 is stopped and there is no change in the insertion or removal of the memory card 1, the card interrupt signal IRQ is not output. Then, when the memory card 1 is inserted in the suspend state, the other of the resistors 51 of the card insertion / removal detection circuit 15 is connected to the GND of the memory card 1, so that N is maintained while the memory card 1 is inserted.
The input A of the OT circuit 52 becomes L level and the output B becomes H level. Further, the output D1 of the NOT circuit 56 tends to become L level as the memory card 1 is inserted, but the resistor 58
Also, since the discharge of the capacitor 62 starts, it becomes L level after this discharge time has elapsed. Further, the output D2 of the NOT circuit 60 becomes H level after the output D1 of the NOT circuit 56 becomes L level.
【0024】つまり、メモリカード1の挿入があるとき
は、NOT回路60の出力D2は直ぐにLレベルとはな
らないで、放電が終了してからLレベルとなって排他的
論理和64の一方に入力する。従って、排他的論理和6
4はNOT回路52の出力BとNOT回路60の出力D
2を入力しているため、放電している間は、出力EをH
レベルにして、その後にLレベルになってD−FF70
のクロック端子に出力されるため、D−FF70の出力
はHレベルになってAND回路72に出力される。しか
し、Vcc1の供給の停止に伴って、Vcc1パワーO
Nリセット信号Kが停止(Lレベル)されているため、
D−FF71の出力Mには変化がない。つまり、Vcc
1の供給が停止されているときに、メモリカード1が挿
入された場合は、カード割込み信号IRQを発生しない
ようにしている。そして、時間が経過して再びVcc1
が供給されると、Vcc1パワーONリセット信号Kが
直ちにHレベルになるが、D−FF71の出力Mは変化
せず、またD−FF70の出力IはHレベルで変化がな
い。That is, when the memory card 1 is inserted, the output D2 of the NOT circuit 60 does not immediately go to the L level, but goes to the L level after the discharge is completed and is input to one of the exclusive OR 64. To do. Therefore, exclusive OR 6
4 is the output B of the NOT circuit 52 and the output D of the NOT circuit 60
Since 2 is input, output E is set to H while discharging.
Set to level and then to L level D-FF70
Since it is output to the clock terminal of, the output of the D-FF 70 becomes H level and is output to the AND circuit 72. However, when the supply of Vcc1 is stopped, Vcc1 power O
Since the N reset signal K is stopped (L level),
The output M of the D-FF 71 does not change. That is, Vcc
When the memory card 1 is inserted while the supply of 1 is stopped, the card interrupt signal IRQ is not generated. Then, after a lapse of time, Vcc1 again
Is supplied, the Vcc1 power ON reset signal K immediately goes to the H level, but the output M of the D-FF 71 does not change, and the output I of the D-FF 70 does not change at the H level.
【0025】そこで、本発明はサスペンドからリジュー
ムになったときに、CPU11が初期設定をした後に、
割込みを受け付ける状態になっていなくともサスペンド
/リジュームを司どるリジューム時のBIOS43によ
って、データ1をHレベル(割込み許可信号を出力す
る)にすると共に、マスクコントロールライト信号Lを
出力する。従って、D−FF71の出力MがLレベルか
らHレベルに変化してAND回路72に出力されること
になるため、AND回路72からはIRQが出力され、
上記の図3のフローチャートに従って処理がされるた
め、Vcc1の停止又は供給に関係なく、メモリカード
1の挿脱を検出できる。すなわち、サスペンド状態でカ
ードの挿抜をされても、リジューム時、アクセス不可に
なったりすることがない。また、ソフトウェアがカード
コントロールを司どるBIOSとサスペンド/リジュー
ムを司どるBIOSに分割した場合は、サスペンド/リ
ジュームBIOSがセーブとリカバリとマスク解除を行
う。Therefore, according to the present invention, when the CPU 11 initializes when the suspend mode is resumed,
The data 43 is set to H level (interrupt enable signal is output) and the mask control write signal L is output by the BIOS 43 at the time of resume controlling the suspend / resume even if the interrupt is not accepted. Therefore, the output M of the D-FF 71 changes from the L level to the H level and is output to the AND circuit 72, so that the AND circuit 72 outputs IRQ,
Since the process is performed according to the flowchart of FIG. 3 described above, the insertion / removal of the memory card 1 can be detected regardless of whether the Vcc1 is stopped or supplied. That is, even if the card is inserted / removed in the suspended state, the access will not be disabled during the resume. Further, when the software is divided into the BIOS controlling the card control and the BIOS controlling the suspend / resume, the suspend / resume BIOS saves, recovers and unmasks.
【0026】[0026]
【発明の効果】以上のように本発明によれば、第1の電
源をメモリカード、カードコントローラ及び演算部に供
給し、第2の電源をカード監視部及びメモリに供給す
る。演算部は、第1及び第2の電源が供給されたとき、
初期設定の後に、カードコントローラを制御してメモリ
カードの情報を読み取らせ、第1の電源の供給が停止さ
れたとき、メモリの所定領域にメモリカードの情報をセ
ーブしてマスクし、第1の電源の供給が再度供給された
とき、カードコントローラにセーブした情報を書込み、
マスクを解除し、メモリの所定領域に新たなカードコン
トローラの情報が書込まれるようにし、カード割込があ
ったとき、メモリの所定領域の情報に基づくカード読取
り処理を実施する。また、カード監視部は、第2の電源
の供給に基づいて動作状態になり、メモリカードの挿入
又は抜きを検出し、挿抜があったときカード割込信号を
発生する。従って、メモリカードが交換されてもアクセ
ス不可になったり、プログラムが暴走することがないと
いう効果が得られている。As described above, according to the present invention, the first power source is supplied to the memory card, the card controller and the arithmetic section, and the second power source is supplied to the card monitoring section and the memory. The arithmetic unit, when the first and second power supplies are supplied,
After the initial setting, the card controller is controlled to read the information of the memory card, and when the supply of the first power supply is stopped, the information of the memory card is saved and masked in a predetermined area of the memory. When the power is supplied again, write the saved information to the card controller,
The mask is released so that the information of the new card controller is written in a predetermined area of the memory, and when there is a card interruption, the card reading process is executed based on the information of the predetermined area of the memory. In addition, the card monitoring unit is activated based on the supply of the second power supply, detects insertion or removal of the memory card, and generates a card interrupt signal when the memory card is inserted or removed. Therefore, even if the memory card is exchanged, it is not possible to access the program, and the program does not run out of control.
【図1】実施例の概略構成図である。FIG. 1 is a schematic configuration diagram of an embodiment.
【図2】メモリフォーマットの説明図である。FIG. 2 is an explanatory diagram of a memory format.
【図3】本発明の動作を説明するフローチャートであ
る。FIG. 3 is a flowchart explaining the operation of the present invention.
【図4】カード挿抜検出回路の概略構成図である。FIG. 4 is a schematic configuration diagram of a card insertion / removal detection circuit.
【図5】カード挿抜検出回路の動作を説明するタイミン
グチャートである。FIG. 5 is a timing chart for explaining the operation of the card insertion / removal detection circuit.
1 メモリカード 7 カードコントローラ 9 メモリ 11 CPU 13 カード監視部 14 デコーダ 15 カード挿抜検出回路 1 memory card 7 card controller 9 memory 11 CPU 13 Card monitoring section 14 Decoder 15 Card insertion / removal detection circuit
Claims (2)
トローラ及び演算部に供給し、前記第1の電源とは異な
る電圧の第2の電源をカード監視部及びメモリに供給す
るカードインタフェース装置であって、 前記演算部は前記第1及び第2の電源が供給されたと
き、初期設定の後に、前記カードコントローラを制御し
て前記メモリカードの情報を読み取らせる手段と、 前記第2の電源の供給中に前記第1の電源の供給が停止
されたとき、前記メモリの所定領域に前記メモリカード
の情報をセーブしてマスクする手段と、 前記第1の電源の供給が再度供給されたとき、前記カー
ドコントローラに前記セーブした情報を書込みする手段
と、 前記第1の電源の供給が再度供給されたとき、前記メモ
リの所定領域のマスクを解除し、前記メモリの所定領域
に新たな前記カードコントローラの情報が書込まれるよ
うにする手段と、 カ ード割込があったとき、前記メモリの所定領域の情報
に基づくカード読取り処理を実施する手段とを有し、 前記カード監視部は、前記第2の電源の供給に基づいて
動作状態になり、前記メモリカードの挿入又は抜きを検
出し、挿抜があったときカード割込信号を発生する手段
を有することを特徴とするカードインタフェース装置。1. A card interface device for supplying a first power supply to a memory card, a card controller and a computing unit, and supplying a second power supply having a voltage different from the first power supply to a card monitoring unit and a memory. Te, before Symbol arithmetic unit when said first and second power source is supplied, after the initial setting, and means for controlling the card controller reads the information of the memory card, the second power supply Means for saving and masking information of the memory card in a predetermined area of the memory when supply of the first power supply is stopped during supply, and when supply of the first power supply is supplied again, means for writing the saved information to the card controller, when the supply of the first power source is supplied again to release the mask of a predetermined area of the memory, where the memory Area
A new piece of the card controller of the information write Murrell to
Means for sea urchin, when a card interrupt, and means for implementing the card reading processing based on the information of a predetermined area of the memory, the card monitoring unit, the supply of the second power supply A card interface device comprising means for detecting the insertion or removal of the memory card, and generating a card interrupt signal when the memory card is inserted or removed.
とき、前記カードコントローラに前記セーブした情報を
書込みする手段と、前記第1の電源の供給が再度供給さ
れたとき、前記メモリの所定領域のマスクを解除し、前
記メモリの所定領域に新たな前記カードコントローラの
情報が書込まれるようにする手段とはカードBIOSに
よって実施することを特徴とする請求項1記載のカード
インタフェース装置。Wherein when the supply of the first power source is supplied again, and means for writing the information the saved to the card controller, when the supply of the first power is supplied again, the memory unmask predetermined region, before
Serial card interface device of claim 1, wherein the the means for new information of the card controller in a predetermined area to write Murrell so carried by the card BIOS memory.
Priority Applications (1)
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---|---|---|---|
JP07744894A JP3440383B2 (en) | 1994-04-15 | 1994-04-15 | Card interface device |
Applications Claiming Priority (1)
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---|---|---|---|
JP07744894A JP3440383B2 (en) | 1994-04-15 | 1994-04-15 | Card interface device |
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-
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- 1994-04-15 JP JP07744894A patent/JP3440383B2/en not_active Expired - Fee Related
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