JP3437274B2 - Reference voltage circuit - Google Patents

Reference voltage circuit

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JP3437274B2
JP3437274B2 JP19067694A JP19067694A JP3437274B2 JP 3437274 B2 JP3437274 B2 JP 3437274B2 JP 19067694 A JP19067694 A JP 19067694A JP 19067694 A JP19067694 A JP 19067694A JP 3437274 B2 JP3437274 B2 JP 3437274B2
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resistor
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npn
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公利 韮塚
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体集積回路に使用
される基準電圧回路に関する。特に、基準電圧回路の基
準電圧の温度特性が平坦で、しかも、電圧を可変にする
ことのできる改良に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage circuit used in a semiconductor integrated circuit. In particular, it relates to an improvement in which the temperature characteristic of the reference voltage of the reference voltage circuit is flat and the voltage can be made variable.

【0002】[0002]

【従来の技術】半導体集積回路においてよく使用される
基準電圧回路の代表例を図4に示す。
2. Description of the Related Art A typical example of a reference voltage circuit often used in a semiconductor integrated circuit is shown in FIG.

【0003】図4参照 図4において、VCCは正の電圧源であり、VBGR はバン
ドギャップ基準電圧であり、Iは電流源であり、Q11
12、Q13はNPNトランジスタであり、R11、R12
13は抵抗である。
Referring to FIG. 4, V CC is a positive voltage source, V BGR is a bandgap reference voltage, I is a current source, Q 11 ,
Q 12 , Q 13 are NPN transistors, and R 11 , R 12 ,
R 13 is a resistance.

【0004】二つのNPNトランジスタQ11とQ12と抵
抗R13とからなるカレントミラー回路において、NPN
トランジスタQ12のエミッタに接続されている抵抗R13
の両端電圧ΔVBE
In a current mirror circuit composed of two NPN transistors Q 11 and Q 12 and a resistor R 13 ,
A resistor R 13 connected to the emitter of the transistor Q 12.
The voltage across ΔV BE is

【0005】[0005]

【数1】ΔVBE=VBE(Q11)−VBE(Q12) 但し、VBE(Q11)はNPNトランジスタQ11のベース
・エミッタ間電圧であり、VBE(Q12)はNPNトラン
ジスタQ12のベース・エミッタ間電圧である。となり、
BE(Q11)とVBE(Q12)とはそれぞれ
## EQU1 ## ΔV BE = V BE (Q 11 ) −V BE (Q 12 ) where V BE (Q 11 ) is the base-emitter voltage of the NPN transistor Q 11 , and V BE (Q 12 ) is the NPN. This is the base-emitter voltage of the transistor Q 12 . Next to
V BE (Q 11 ) and V BE (Q 12 ) are respectively

【0006】[0006]

【数2】 VBE(Q11)≒kT・1n(IE (Q11)/IS )/q VBE(Q12)≒kT・1n(IE (Q12)/IS )/q 但し、kはボルツマン定数であり、Tは絶対温度であ
り、IE (Q11)はNPNトランジスタQ11のエミッタ
電流であり、IE (Q12)はNPNトランジスタQ12
エミッタ電流であり、IS は接合の飽和電流であり、q
は電子の電荷量である。と表されるから、抵抗R13の両
端電圧ΔVBE
[Equation 2] V BE (Q 11 ) ≈kT · 1n ( IE (Q 11 ) / I S ) / q V BE (Q 12 ) ≈kT · 1n ( IE (Q 12 ) / I S ) / q Where k is the Boltzmann constant, T is the absolute temperature, I E (Q 11 ) is the emitter current of the NPN transistor Q 11 , and I E (Q 12 ) is the emitter current of the NPN transistor Q 12 . I S is the saturation current of the junction and q
Is the electron charge. Therefore, the voltage across resistor R 13 is ΔV BE

【0007】[0007]

【数3】 ΔVBE=kT・1n(IE (Q11)/IE (Q12))/q ・・・(式1) となる。また、バンドギャップ基準電圧VBGR は、## EQU3 ## ΔV BE = kT1n ( IE (Q 11 ) / IE (Q 12 )) / q (Equation 1) The bandgap reference voltage V BGR is

【0008】[0008]

【数4】VBGR =VBE(Q13)+R12・I12 となり、電流I12はエミッタ電流IE (Q12)にほぼ近
く、
## EQU4 ## V BGR = V BE (Q 13 ) + R 12 · I 12 , and the current I 12 is almost close to the emitter current I E (Q 12 ).

【0009】[0009]

【数5】I12≒IE (Q12)=ΔVBE/R13 と表されるから、バンドギャップ基準電圧VBGR は、Equation 5] Since denoted I 12 ≒ I E (Q 12 ) = ΔV BE / R 13, the bandgap reference voltage V BGR,

【0010】[0010]

【数6】 VBGR =VBE(Q13)+ΔVBE・R12/R13 ・・・(式2) となる。周知の通りトランジスタのベース・エミッタ間
電圧VBE(Q13)は負の温度係数を持ち、ΔVBEは(式
1)より絶対温度Tに比例するから正の温度係数を持
つ。従って、R12とR13との比を選択することにより温
度特性が平坦な電圧VBGR が得られる。
[Equation 6] V BGR = V BE (Q 13 ) + ΔV BE · R 12 / R 13 (Equation 2) As is well known, the base-emitter voltage V BE (Q 13 ) of a transistor has a negative temperature coefficient, and ΔV BE has a positive temperature coefficient because it is proportional to the absolute temperature T from (Equation 1). Therefore, the voltage V BGR having a flat temperature characteristic can be obtained by selecting the ratio of R 12 and R 13 .

【0011】[0011]

【発明が解決しようとする課題】ところで、図4に示す
従来技術に係る基準電圧回路において、電圧VBGR は、
(式2)によって、1.2V程度に規制され、自由な値
に設定することは困難である。
By the way, in the conventional reference voltage circuit shown in FIG. 4, the voltage V BGR is
By (Equation 2), it is regulated to about 1.2 V, and it is difficult to set it to a free value.

【0012】本発明の目的は、この問題を解消すること
にあり、温度特性が平坦で、基準電圧を自由な値に設定
できる基準電圧回路を提供することにある。
An object of the present invention is to solve this problem, and it is an object of the present invention to provide a reference voltage circuit having a flat temperature characteristic and capable of setting a reference voltage to a free value.

【0013】[0013]

【課題を解決するための手段】上記の目的は、エミッタ
が第1の電源に接続された第1のNPNトランジスタ
と、エミッタが第1の抵抗を介して第1の電源に接続さ
れた第2のNPNトランジスタとを有する第1のカレン
トミラー回路と、少なくとも1個の順方向に接続された
PN接合を有する第5のNPNトランジスタと、エミッ
タが第5のNPNトランジスタを介して第1の電源に接
続され第3のNPNトランジスタと、エミッタが第2
の抵抗を介して第1の電源に接続され第4のNPNト
ランジスタとを有する第2のカレントミラー回路とを備
え、第2のNPNトランジスタのコレクタと第4のNP
Nトランジスタのコレクタとが第3の抵抗を介して第2
の電源に接続され、第1のNPNトランジスタと第5の
NPNトランジスタとが互いに独立に形成されている
準電源回路によっても、また、第1の電源に接続された
第1のトランジスタと、第1の抵抗を介して第1の電源
に接続された第2のトランジスタとを有し、第1の抵抗
から正の温度係数を有する電圧降下を得る第1のカレン
トミラー回路と、ダイオード接続された第5のNPNト
ランジスタと、第5のトランジスタを介して第1の電源
に接続された第3のトランジスタと、第2の抵抗を介し
て第1の電源に接続された第4のトランジスタとを有
し、第2の抵抗から負の温度係数を有する電圧降下を得
る第2のカレントミラー回路とを備え、第2のトランジ
スタのコレクタと第4のトランジスタのコレクタとが第
3の抵抗を介して第2の電源に接続され、第1のトラン
ジスタと第5のトランジスタとが互いに独立に形成され
ている基準電源回路によっても達成される。
The above object is to provide a first NPN transistor having an emitter connected to a first power supply and a second NPN transistor having an emitter connected to a first power supply through a first resistor. A first current mirror circuit having an NPN transistor, and a fifth NPN transistor having at least one forward-connected PN junction ;
A third NPN transistor having data is connected to the first power supply through a fifth NPN transistor, the emitter and the second
And a fourth NPN transistors through a resistor connected to the first power supply and a second current mirror circuit having the collector and the fourth NP of the second NPN transistor
The collector of the N transistor is connected to the second via the third resistor.
Connected to the power supply of the first NPN transistor and the fifth
Also connected to the first power supply by a reference power supply circuit in which the NPN transistor and the NPN transistor are formed independently of each other .
A first power source through a first transistor and a first resistor;
A first transistor having a second transistor connected to
Karen to obtain a voltage drop with a positive temperature coefficient from
Mirror circuit and a fifth NPN diode-connected transistor
The first power supply via the transistor and the fifth transistor
Via a third transistor connected to the
And a fourth transistor connected to the first power supply.
And obtain a voltage drop with a negative temperature coefficient from the second resistor.
And a second current mirror circuit
The collector of the transistor and the collector of the fourth transistor are
Connected to the second power supply through a resistor of 3
The transistor and the fifth transistor are formed independently of each other.
Is also achieved by the reference power supply circuit .

【0014】上記の技術思想は、また、エミッタが第1
の電源に接続される第1のNPNトランジスタと、エミ
ッタが第1の抵抗を介して前記の第1の電源に接続され
る第2のNPNトランジスタとを有する第1のカレント
ミラー回路と、エミッタが前記の第1のNPNトランジ
スタを介して前記の第1の電源に接続される第3のNP
Nトランジスタと、エミッタが第2の抵抗を介して前記
の第1の電源に接続される第4のNPNトランジスタと
を有する第2のカレントミラー回路とを備え、前記の第
2のNPNトランジスタのコレクタと前記の第4のNP
Nトランジスタのコレクタとが第3の抵抗を介して第2
の電源に接続されている基準電圧回路、または、エミッ
タが第1の電源に接続される第1のPNPトランジスタ
と、エミッタが第1の抵抗を介して前記の第1の電源に
接続される第2のPNPトランジスタとを有する第1の
カレントミラー回路と、エミッタが第1の抵抗を介して
前記の第1の電源に接続される第2のPNPトランジス
タとを有する第1のカレントミラー回路と、エミッタが
前記の第1のPNPトランジスタを介して前記の第1の
電源に接続される第3のNPNトランジスタと、エミッ
タが第2の抵抗を介して前記の第1の電源に接続される
第4のPNPトランジスタとを有する第2のカレントミ
ラー回路とを備え、前記の第2のPNPトランジスタの
コレクタと前記の第4のPNPトランジスタのコレクタ
とが第3の抵抗を介して第2の電源に接続されている基
準電圧回路として実現することができる。
According to the above technical idea, the emitter is the first
A first NPN transistor connected to the power supply of the
Is connected to the first power supply via the first resistor.
A first current having a second NPN transistor
The mirror circuit and the first NPN transistor whose emitter is
A third NP connected to the first power supply via a
The N-transistor and the emitter are connected through the second resistor to
A fourth NPN transistor connected to the first power supply of
And a second current mirror circuit having
2 NPN transistor collector and the fourth NP
The collector of the N transistor is connected to the second via the third resistor.
Reference voltage circuit connected to the power supply of
A first PNP transistor having a power supply connected to a first power supply
And the emitter is connected to the first power source through the first resistor.
A first PNP transistor with a second PNP transistor connected
The current mirror circuit and the emitter via the first resistor
A second PNP transistor connected to said first power supply
And a first current mirror circuit having
Via the first PNP transistor, the first
A third NPN transistor connected to the power supply and an emitter
Is connected to the first power supply via a second resistor
A second current source having a fourth PNP transistor
Of the second PNP transistor
Collector and collector of the fourth PNP transistor
And are connected to a second power supply via a third resistor
It can be realized as a quasi-voltage circuit.

【0015】上記の技術思想は、さらに、第1の電源に
接続される第1のトランジスタと、第1の抵抗を介して
前記の第1の電源に接続される第2のトランジスタとを
有し、この第1の抵抗から正の温度係数を有する電圧降
下を得る第1のカレントミラー回路と、前記の第1の電
源に接続される第3のトランジスタと、第2の抵抗を介
して前記の第1の電源に接続される第4のトランジスタ
とを有し、この第2の抵抗から負の温度係数を有する電
圧降下を得る第4のカレントミラー回路とを備え、前記
の第2のトランジスタと前記の第4のトランジスタとが
第3の抵抗を介して第2の電源に接続されている基準電
圧回路として実現することもできる。
The above technical idea is further applied to the first power source.
Via the first transistor connected and the first resistor
A second transistor connected to the first power supply,
Having a positive temperature coefficient from the first resistor.
And a first current mirror circuit for obtaining
Through a third transistor connected to the source and a second resistor
And a fourth transistor connected to the first power supply
And having a negative temperature coefficient from this second resistance.
A fourth current mirror circuit for obtaining a pressure drop,
The second transistor of and the fourth transistor of
A reference voltage connected to the second power source through the third resistor.
It can also be realized as a pressure circuit.

【0016】[0016]

【作用】本発明に係る基準電圧回路は二つのカレントミ
ラー回路を有し、第1のNPNトランジスタQ1 と第2
のNPNトランジスタQ2 と第1の抵抗R1 とからなる
第1のカレントミラー回路は、図4に示すカレントミラ
ー回路と同一の構成とされている。そこで、第2のNP
NトランジスタQ2 のコレクタに流れる電流I2は、
The reference voltage circuit according to the present invention has two current mirror circuits, the first NPN transistor Q 1 and the second NPN transistor Q 1 .
The first current mirror circuit including the NPN transistor Q 2 and the first resistor R 1 has the same configuration as the current mirror circuit shown in FIG. Therefore, the second NP
The current I 2 flowing through the collector of the N-transistor Q 2 is

【0017】[0017]

【数7】I2 ≒IE (Q2 )=(VBE(Q1 )−V
BE(Q2 ))/R1 となり、二つのベース・エミッタ電圧VBE(Q1 )とV
BE(Q2 )とはそれぞれ
[Equation 7] I 2 ≒ I E (Q 2 ) = (V BE (Q 1) -V
BE (Q 2 )) / R 1 and two base-emitter voltages V BE (Q 1 ) and V
What is BE (Q 2 )

【0018】[0018]

【数8】 VBE(Q1 )≒kT・1n(IE (Q1 )/IS )/q VBE(Q2 )≒kT・1n(IE (Q2 )/IS )/q と表されるから、V BE (Q 1 ) ≈kT · 1n ( IE (Q 1 ) / IS ) / q V BE (Q 2 ) ≈kT · 1n ( IE (Q 2 ) / I S ) / q Is expressed as

【0019】[0019]

【数9】 I2 =kT・1n(IE (Q1 )/IE (Q2 ))/q・R1 ・・・(式 3) となる。I 2 = kT · 1n ( IE (Q 1 ) / IE (Q 2 )) / q · R 1 (Equation 3)

【0020】そして、第3のNPNトランジスタQ3
第4のNPNトランジスタQ4 と第2の抵抗R2 と少な
くとも1個のPN接合Q5 とからなる第2のカレントミ
ラー回路は、図4に示すカレントミラー回路に対して、
少なくとも1個のPN接合Q 5 が第3のNPNトランジ
スタQ3 のエミッタと負電源との間に順方向に接続され
ている点だけが異なる。そこで、第4のNPNトランジ
スタQ4 のコレクタに流れる電流I4 は、
The third NPN transistor Q3When
Fourth NPN transistor QFourAnd the second resistance R2And few
At least one PN junction QFiveThe second current instrument consisting of
The error circuit is different from the current mirror circuit shown in FIG.
At least one PN junction Q FiveIs the third NPN transition
Star Q3Is connected in the forward direction between the emitter of the
The only difference is that. Therefore, the fourth NPN transition
Star QFourCurrent I flowing in the collector ofFourIs

【0021】[0021]

【数10】I4 ≒IE (Q4 )=(VBE(Q3 )+nV
BE(Q5 )−VBE(Q4 ))/R2 但し、nはPN接合Q5 の個数であり、n≧1である。
となる。ベース・エミッタ電圧VBE(Q3 )とVBE(Q
5 )とVBE(Q4 )とは比例関係にあるから、
[Number 10] I 4 ≒ I E (Q 4 ) = (V BE (Q 3) + nV
BE (Q 5 ) −V BE (Q 4 )) / R 2 where n is the number of PN junctions Q 5 and n ≧ 1.
Becomes Base-emitter voltage V BE (Q 3 ) and V BE (Q
5 ) and V BE (Q 4 ) have a proportional relationship,

【0022】[0022]

【数11】 I4 =mVBE(Q5 )/R2 ・・・(式4) 但し、mは定数である。となる。I 4 = mV BE (Q 5 ) / R 2 (Equation 4) where m is a constant. Becomes

【0023】本発明に係る基準電圧回路では、第2のN
PNトランジスタQ2 のコレクタ電流I2 と第4のNP
NトランジスタQ4 のコレクタ電流I4 とが共に第3の
抵抗R3 に流れる。この第3の抵抗R3 に流れて生ずる
電圧降下をVBGR とすると、この電圧VBGR は、
In the reference voltage circuit according to the present invention, the second N
The collector current I 2 of the PN transistor Q 2 and the fourth NP
N and the collector current I 4 of the transistor Q 4 are both flowing through the third resistor R 3. Assuming that the voltage drop caused by flowing through the third resistor R 3 is V BGR , this voltage V BGR is

【0024】[0024]

【数12】VBGR =R3 (I2 +I4 ) となり、電流I2 と電流I4 とは(式3)と(式4)と
により与えられるから、
[Formula 12] V BGR = R 3 (I 2 + I 4 ), and the currents I 2 and I 4 are given by (Equation 3) and (Equation 4).

【0025】[0025]

【数13】 VBGR =R3 (kT・1n(IE (Q1 )/IE (Q2 ))/q・R1 + mVBE(Q5 )/R2 ) ・・・(式5) となる。(式5)において、第1項は絶対温度Tに比例
するから正の温度係数を持ち、第2項は負の温度係数を
持つ。従って、R1 とR2 との比を選択することにより
温度係数を0に近づけ、温度特性が平坦な基準電圧V
BGR を得ることができる。さらに、基準電圧VBGR は、
(式5)より判るように、第3の抵抗R3 を変えること
により、その値を自由に変えることができる。
[ Expression 13] V BGR = R 3 (kT · 1n ( IE (Q 1 ) / IE (Q 2 )) / q · R 1 + mV BE (Q 5 ) / R 2 ) (Equation 5 ). In (Equation 5), the first term has a positive temperature coefficient because it is proportional to the absolute temperature T, and the second term has a negative temperature coefficient. Therefore, by selecting the ratio of R 1 and R 2 , the temperature coefficient can be brought close to 0, and the reference voltage V with a flat temperature characteristic can be obtained.
You can get BGR . Further, the reference voltage V BGR is
As can be seen from (Equation 5), the value can be freely changed by changing the third resistance R 3 .

【0026】[0026]

【実施例】以下、図面を参照して、本発明に係る基準電
圧回路についてさらに詳細に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The reference voltage circuit according to the present invention will be described in more detail below with reference to the drawings.

【0027】第1実施例(請求項1に対応) 図1参照 図1は本発明の第1実施例に係る基準電圧回路の回路図
である。図1において、Q1 とQ2 とQ3 とQ4 とはそ
れぞれ第1乃至第4のNPNトランジスタであり、Q5
はコレクタとベースとが短絡されたNPNトランジスタ
等からなるPN接合であり、R1 とR2 とR3 とR4
5 とはそれぞれ第1乃至第5の抵抗である。PN接合
5 は図1では1個にされているが複数個直列接続され
ていてもよい。
First Embodiment (corresponding to claim 1) Refer to FIG. 1. FIG. 1 is a circuit diagram of a reference voltage circuit according to a first embodiment of the present invention. In FIG. 1, Q 1 , Q 2 , Q 3, and Q 4 are first to fourth NPN transistors, respectively, and Q 5
Is a PN junction including an NPN transistor whose collector and base are short-circuited, and R 1 , R 2 , R 3 , R 4, and R 5 are first to fifth resistors, respectively. Although the number of the PN junction Q 5 is one in FIG. 1, a plurality of PN junctions Q 5 may be connected in series.

【0028】第1のNPNトランジスタQ1 のエミッタ
は直接接地され、コレクタとベースとは短絡され、さら
に、第2のNPNトランジスタQ2 のベースに接続され
ている。第2のNPNトランジスタQ2 のエミッタは第
1の抵抗R1 を介して接地(GND)され、コレクタは
第3の抵抗R3 を介して電源VCCに接続されている。第
1のNPNトランジスタQ1 と第2のNPNトランジス
タQ2 と第1の抵抗R 1 とにより第1のカレントミラー
回路が構成されている。なお、第1のNPNトランジス
タQ1 のコレクタは第4の抵抗R4 を介して電源VCC
接続されている。
First NPN transistor Q1The emitter of
Is directly grounded, the collector and base are shorted, and
And the second NPN transistor Q2Connected to the base of
ing. Second NPN transistor Q2The emitter of is
1 resistance R1It is grounded (GND) through
Third resistance R3Power through VCCIt is connected to the. First
1 NPN transistor Q1And the second NPN Transis
Q2And the first resistance R 1With the first current mirror
The circuit is configured. The first NPN transistor
Q1Is the fourth resistor RFourPower through VCCTo
It is connected.

【0029】第3のNPNトランジスタQ3 のエミッタ
は、PN接合Q5 を介して接地され、コレクタとベース
とは短絡され、さらに、第4のNPNトランジスタQ4
のベースに接続されている。第4のNPNトランジスタ
4 のエミッタは第2の抵抗R2 を介して接地され、コ
レクタは第2のNPNトランジスタQ2 のコレクタに接
続されている。第3のNPNトランジスタQ3 と第4の
NPNトランジスタQ 4 とPN接合Q5 と第2の抵抗R
2 とにより第2のカレントミラー回路が構成されてい
る。なお、第3のNPNトランジスタQ3 のコレクタは
第5の抵抗R5 を介して電源VCCに接続されている。
Third NPN transistor Q3The emitter of
Is the PN junction QFiveGrounded through the collector and base
Are short-circuited with the fourth NPN transistor QFour
Connected to the base of. Fourth NPN transistor
QFourThe emitter of the second resistor R2Grounded through
The inductor is the second NPN transistor Q2Contact the collector of
Has been continued. Third NPN transistor Q3And the fourth
NPN transistor Q FourAnd PN junction QFiveAnd the second resistance R
2Constitutes a second current mirror circuit
It The third NPN transistor Q3Collector of
Fifth resistor RFivePower through VCCIt is connected to the.

【0030】前述したように、第2のNPNトランジス
タQ2 のコレクタに流れる電流I2は、
As described above, the current I 2 flowing through the collector of the second NPN transistor Q 2 is

【0031】[0031]

【数14】 I2 =kT・1n(IE (Q1 )/IE (Q2 ))/q・R1 ・・・(式 3) で示され、第4のNPNトランジスタQ4 のコレクタに
流れる電流I4 は、PN接合Q5 が1個であるから、
(式4)においてm=1より
[Equation 14] I 2 = kT · 1n ( IE (Q 1 ) / IE (Q 2 )) / q · R 1 (Equation 3), and the collector of the fourth NPN transistor Q 4 The current I 4 flowing through the pn junction Q 5 is one,
Since m = 1 in (Equation 4)

【0032】[0032]

【数15】 I4 =VBE(Q5 )/R2 ・・・(式4A) で示される。そして、第3の抵抗R3 にはコレクタ電流
2 とコレクタ電流I4とが共に流れるので、第3の抵
抗R3 の両端電圧を基準電圧VBGR とすると、基準電圧
BGR は、
## EQU15 ## I 4 = V BE (Q 5 ) / R 2 ... (Equation 4A) Then, since the third resistor R 3 collector current I 2 and the collector current I 4 and flows both when the third voltage across the resistor R 3 and the reference voltage V BGR, the reference voltage V BGR is

【0033】[0033]

【数16】 VBGR =R3 (kT・1n(IE (Q1 )/IE (Q2 ))/q・R1 + VBE(Q5 )/R2 ) ・・・(式5A) で示される。この(式5A)において、第1項は絶対温
度Tに比例するから正の温度係数を持ち、第2項は負の
温度係数を持つので、第2のNPNトランジスタQ2
エミッタ抵抗R1 と第4のNPNトランジスタQ4 のエ
ミッタ抵抗R2 との比を選択することにより温度係数を
0に近づけることができる。そして、基準電圧V
BGR は、第3の抵抗R3 を変えることにより、その値を
自由に変えることができる。
[ Formula 16] V BGR = R 3 (kT · 1n ( IE (Q 1 ) / IE (Q 2 )) / q · R 1 + V BE (Q 5 ) / R 2 ) (Equation 5A ). In this (Equation 5A), the first term has a positive temperature coefficient because it is proportional to the absolute temperature T, and the second term has a negative temperature coefficient, so that the emitter resistance R 1 of the second NPN transistor Q 2 is The temperature coefficient can be brought close to 0 by selecting the ratio of the fourth NPN transistor Q 4 to the emitter resistance R 2 . And the reference voltage V
The value of BGR can be freely changed by changing the third resistance R 3 .

【0034】第2実施例(請求項2に対応) 図2参照 図2は本発明の第2実施例に係る基準電圧回路の回路図
である。図2において、PN接合Q5 と第1のNPNト
ランジスタQ1 とが一体にされ、抵抗R1 を介して供給
されていた第1のNPNトランジスタQ1 のコレクタ電
流が第2のNPNトランジスタQ2 を介してそのエミッ
タから供給される点で異なるだけである。従って、基準
電圧VBGR を与える式は(式5A)で変わらず、温度特
性が平坦で電圧値を自由に選択できる基準電圧VBGR
得ることができる。
Second Embodiment (corresponding to claim 2) See FIG. 2. FIG. 2 is a circuit diagram of a reference voltage circuit according to a second embodiment of the present invention. In FIG. 2, the PN junction Q 5 and the first NPN transistor Q 1 are integrated, and the collector current of the first NPN transistor Q 1 supplied via the resistor R 1 is changed to the second NPN transistor Q 2 It is only different in that it is supplied from its emitter via. Therefore, the equation for giving the reference voltage V BGR does not change in (Equation 5A), and it is possible to obtain the reference voltage V BGR with a flat temperature characteristic and a freely selectable voltage value.

【0035】第3実施例(請求項3に対応) 図3参照 図3は本発明の第3実施例に係る基準電圧回路の回路図
である。第2実施例の図2において、NPNトランジス
タQ1 とQ2 とQ3 とQ4 とをすべて反対導電型である
PNPトランジスタQ21とQ22とQ23とQ24とし、同時
に電源の極性を反転してある。動作ならびに基準電圧の
特性については第3実施例と同一である。
Third Embodiment (corresponding to claim 3) See FIG. 3. FIG. 3 is a circuit diagram of a reference voltage circuit according to a third embodiment of the present invention. In FIG. 2 of the second embodiment, the NPN transistors Q 1 , Q 2 , Q 3, and Q 4 are all PNP transistors Q 21 , Q 22 , Q 23, and Q 24 of opposite conductivity type, and the polarities of the power sources are set at the same time. It has been inverted. The operation and the characteristics of the reference voltage are the same as those in the third embodiment.

【0036】[0036]

【発明の効果】以上説明したように、本発明に係る基準
電源回路は、エミッタが第1の電源に接続された第1の
NPNトランジスタと、エミッタが第1の抵抗を介して
第1の電源に接続された第2のNPNトランジスタとを
有する第1のカレントミラー回路と、少なくとも1個の
順方向に接続されたPN接合を有する第5のNPNトラ
ンジスタと、エミッタが第5のNPNトランジスタを介
して第1の電源に接続された第3のNPNトランジスタ
と、エミッタが第2の抵抗を介して第1の電源に接続さ
れた第4のNPNトランジスタとを有する第2のカレン
トミラー回路とを備え、第2のNPNトランジスタのコ
レクタと第4のNPNトランジスタのコレクタとが第3
の抵抗を介して第2の電源に接続され、第1のNPNト
ランジスタと第5のNPNトランジスタとが互いに独立
に形成されている基準電源回路、または、第1の電源に
接続された第1のトランジスタと、第1の抵抗を介して
第1の電源に接続された第2のトランジスタとを有し、
第1の抵抗から正の温度係数を有する電圧降下を得る第
1のカレントミラー回路と、ダイオード接続された第5
のNPNトランジスタと、第5のトランジスタを介して
第1の電源に接続された第3のトランジスタと、第2の
抵抗を介して第1の電源に接続された第4のトランジス
タとを有し、第2の抵抗から負の温度係数を有する電圧
降下を得る第2のカレントミラー回路とを備え、第2の
トランジスタのコレクタと第4のトランジスタのコレク
タとが第3の抵抗を介して第2の電源に接続され、第1
のトランジスタと第5のトランジスタとが互いに独立に
形成されている基準電源回路とされているので、二つの
エミッタ抵抗の比を選択することにより温度特性を平坦
にし、コレクタ回路にある抵抗の値を変更することによ
り、基準電圧の値を自由に変更することができる。さら
に、前者においては、「第1のNPNトランジスタと第
5のNPNトランジスタとが互いに独立に形成されてい
る」ことの効果として、また、後者においては、「第1
のトランジスタと第5のトランジスタとが互いに独立に
形成されている」ことの効果として、第1のカレントミ
ラー回路内の第1のNPNトランジスタの特性と第2の
カレントミラー回路内の第5のNPNトランジスタの特
性と は相互に独立に制御することが可能になるので、
(式5A)において、第1のカレントミラー回路にもと
づく第1項の正の温度係数と第2のカレントミラー回路
にもとづく第2項の負の温度係数とが互いに相殺される
ように回路特性を精密に制御することが可能になる。そ
の結果、回路全体として、基準電圧の温度依存性をより
完全に零(0)に近づけることができるという特有の効
果を奏することができる。全く同様に、後者において
は、第1のカレントミラー回路内の第1のトランジスタ
の特性と第2のカレントミラー回路内の第5のトランジ
スタの特性とは相互に独立に制御することが可能になり
ますので、本願明細書記載の(式5A)において、第1
のカレントミラー回路にもとづく第1項の正の温度係数
と第2のカレントミラー回路にもとづく第2項の負の温
度係数とが互いに相殺されるように回路特性を精密に制
御することが可能になる。その結果、前者においては、
回路全体として、基準電圧の温度依存性をより零(0)
に近づけることができるという特有の効果を奏すること
ができる。また、全く同様に、後者においては、回路全
体として、基準電圧の温度依存性をより零(0)に近づ
けることができるという特有の効果を奏することができ
る。
As described above, in the reference power supply circuit according to the present invention, the first power supply whose emitter is connected to the first power supply is used.
NPN transistor and emitter via the first resistor
A second NPN transistor connected to the first power supply
A first current mirror circuit having at least one
Fifth NPN tiger with forward-connected PN junction
Transistor and emitter through the fifth NPN transistor
And a third NPN transistor connected to the first power supply
And the emitter is connected to the first power supply through the second resistor.
Second curren having a fourth NPN transistor
And a mirror circuit of the second NPN transistor.
And the collector of the fourth NPN transistor is the third
Connected to the second power supply through the resistor of
The transistor and the fifth NPN transistor are independent of each other.
To the reference power supply circuit or the first power supply
Via the connected first transistor and the first resistor
A second transistor connected to the first power supply,
Obtaining a voltage drop having a positive temperature coefficient from the first resistor,
No. 1 current mirror circuit and diode-connected fifth
Via the NPN transistor and the fifth transistor
A third transistor connected to the first power supply and a second transistor
A fourth transistor connected to the first power supply through a resistor
And a voltage having a negative temperature coefficient from the second resistance
A second current mirror circuit for obtaining a drop,
The collector of the transistor and the collector of the fourth transistor
Is connected to a second power source via a third resistor,
Transistor and the fifth transistor are independent of each other
Since it is formed as a reference power supply circuit, the temperature characteristic is flattened by selecting the ratio of the two emitter resistors, and the value of the reference voltage can be set freely by changing the value of the resistor in the collector circuit. Can be changed. Furthermore
In the former, "the first NPN transistor and the first NPN transistor
And the NPN transistor 5 are formed independently of each other.
The effect of "
Transistor and the fifth transistor are independent of each other
The effect of being formed is that the first current
Characteristics of the first NPN transistor and the second
Features of the fifth NPN transistor in the current mirror circuit
Since it is possible to control the sex independently of each other,
In (Equation 5A), the first current mirror circuit is
Positive temperature coefficient of the first term and second current mirror circuit
The negative temperature coefficient of the second term based on
Thus, it becomes possible to precisely control the circuit characteristics. So
As a result, the temperature dependence of the reference voltage can be improved for the entire circuit.
Unique effect of being able to approach zero (0) completely
You can play the fruit. Just as in the latter
Is a first transistor in the first current mirror circuit
Characteristics and the fifth transition in the second current mirror circuit
It is possible to control the characteristics independently of each other.
Therefore, in (Formula 5A) described in this specification, the first
Positive temperature coefficient of the first term based on the current mirror circuit of
And the negative temperature of the second term based on the second current mirror circuit
The circuit characteristics are precisely controlled so that the frequency coefficient and the frequency coefficient cancel each other out.
It becomes possible to control. As a result, in the former,
For the circuit as a whole, the temperature dependence of the reference voltage is reduced to zero (0).
The unique effect of being close to
You can Similarly, in the latter case, the circuit
As a body, the temperature dependence of the reference voltage becomes closer to zero (0).
It has the unique effect of being able to kick
It

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施例に係る基準電圧回路の回路
図である。
FIG. 1 is a circuit diagram of a reference voltage circuit according to a first embodiment of the present invention.

【図2】本発明の第2実施例に係る基準電圧回路の回路
図である。
FIG. 2 is a circuit diagram of a reference voltage circuit according to a second embodiment of the present invention.

【図3】本発明の第3実施例に係る基準電圧回路の回路
図である。
FIG. 3 is a circuit diagram of a reference voltage circuit according to a third embodiment of the present invention.

【図4】従来技術に係る基準電圧回路の回路図である。FIG. 4 is a circuit diagram of a reference voltage circuit according to a conventional technique.

【符号の説明】[Explanation of symbols]

1 第1のNPNトランジスタ Q2 第2のNPNトランジスタ Q3 第3のNPNトランジスタ Q4 第4のNPNトランジスタ Q5 PN接合 Q11、Q12、Q13、 NPNトランジスタ R1 第1の抵抗 R2 第2の抵抗 R3 第3の抵抗 R4 、R5 抵抗 R11、R12、R13 抵抗 VCC 正の電圧源 VBGR バンドギャップ基準電圧 I 電流源 I2 、I4 コレクタ電流Q 1 first NPN transistor Q 2 second NPN transistor Q 3 third NPN transistor Q 4 fourth NPN transistor Q 5 PN junction Q 11 , Q 12 , Q 13 , NPN transistor R 1 first resistor R 2 Second resistor R 3 Third resistor R 4 , R 5 Resistors R 11 , R 12 , R 13 Resistor V CC Positive voltage source V BGR Bandgap reference voltage I Current sources I 2 , I 4 Collector current

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G05F 3/30 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) G05F 3/30

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 エミッタが第1の電源に接続され第1
のNPNトランジスタと、エミッタが第1の抵抗を介し
て前記第1の電源に接続され第2のNPNトランジス
タとを有する第1のカレントミラー回路と、 少なくとも1個の順方向に接続されPN接合を有する
第5のNPNトランジスタと、エミッタが前記第5のN
PNトランジスタを介して前記第1の電源に接続され
第3のNPNトランジスタと、エミッタが第2の抵抗を
介して前記第1の電源に接続され第4のNPNトラン
ジスタとを有する第2のカレントミラー回路とを備え、 前記第2のNPNトランジスタのコレクタと前記第4の
NPNトランジスタのコレクタとが第3の抵抗を介して
第2の電源に接続され、前記第1のNPNトランジスタと前記第5のNPNトラ
ンジスタとが互いに独立に形成されてなる ことを特徴と
する基準電源回路。
1. A first having an emitter connected to the first power supply
And NPN transistors, PN emitter, which is connected to the first current mirror circuit and a second NPN transistor connected to said via a first resistor first power source, at least one forward Have a bond
A fifth NPN transistor and the emitter of the fifth NPN transistor
A <br/> third NPN transistor connected to said first power supply through a PN transistor and a fourth NPN transistor having an emitter connected to said first power supply through a second resistor having a second current mirror circuit, the collector of the second NPN transistor and the collector of the fourth NPN transistor is connected to the second power supply through the third resistor, the first NPN Transistor and the fifth NPN transistor
A reference power supply circuit characterized in that it is formed independently of each other .
【請求項2】 第1の電源に接続され第1のトランジ
スタと、第1の抵抗を介して前記第1の電源に接続され
第2のトランジスタとを有し、前記第1の抵抗から正
の温度係数を有する電圧降下を得る第1のカレントミラ
ー回路と、ダイオード接続された第5のトランジスタと、前記第5
のトランジスタを介して 前記第1の電源に接続され
3のトランジスタと、第2の抵抗を介して前記第1の電
源に接続され第4のトランジスタとを有し、前記第2
の抵抗から負の温度係数を有する電圧降下を得る第
カレントミラー回路とを備え、 前記第2のトランジスタのコレクタと前記第4のトラン
ジスタのコレクタとが第3の抵抗を介して第2の電源に
接続され、前記第1のトランジスタと前記第5のトランジスタとが
互いに独立に形成されてなる ことを特徴とする基準電源
回路。
2. A first transistor connected to a first power supply, and a first transistor connected to the first power supply via a first resistor.
Second and a transistor, a first current mirror circuit to obtain the voltage drop with a positive temperature coefficient from said first resistor, and a fifth transistor which is diode-connected, the fifth
It has a third transistor connected to said first power supply through the transistor, and a fourth transistor connected to said via a second resistor first power source, the second
Second current mirror circuit that obtains a voltage drop having a negative temperature coefficient from the resistance of the second transistor, the collector of the second transistor and the collector of the fourth transistor are connected to the second resistor via the third resistor. The first transistor and the fifth transistor are connected to a power supply and
A reference power supply circuit characterized by being formed independently of each other .
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