JP3428665B2 - アスペクト比変換回路 - Google Patents
アスペクト比変換回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アスペクト比変換回路
に関する。
に関する。
【０００２】
【従来の技術】時間軸アスペクト比変換回路は、アスペ
クト比が１６：９のＣＲＴ用のテレビジョン信号を、ア
スペクト比が４：３のＣＲＴ画面に対応したテレビジョ
ン信号に変換するためのものであり、輝度信号（Ｙ信
号）および色差信号（（Ｒ−Ｙ）信号および（Ｂ−Ｙ）
信号）を垂直フィルタ処理回路によって画面の垂直方向
の変換を行い、次いで、輝度信号（Ｙ信号）および色差
信号（（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号）をメモリ
に順次書き込んだ後、読み出しを行う事によって水平方
向の変換および時間軸変換を行う。
クト比が１６：９のＣＲＴ用のテレビジョン信号を、ア
スペクト比が４：３のＣＲＴ画面に対応したテレビジョ
ン信号に変換するためのものであり、輝度信号（Ｙ信
号）および色差信号（（Ｒ−Ｙ）信号および（Ｂ−Ｙ）
信号）を垂直フィルタ処理回路によって画面の垂直方向
の変換を行い、次いで、輝度信号（Ｙ信号）および色差
信号（（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号）をメモリ
に順次書き込んだ後、読み出しを行う事によって水平方
向の変換および時間軸変換を行う。
【０００３】
【発明が解決しようとする課題】従来の時間軸アスペク
ト比変換回路は、Ｙ信号、（Ｒ−Ｙ）信号および（Ｂ−
Ｙ）信号の標本周波数比が４：１：１であるＮＴＳＣ、
ＰＡＬおよびＭＵＳＥ信号等のテレビジョン信号しか扱
えなかった。従って、従来の時間軸アスペクト比変換回
路では、Ｙ信号、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号
の標本周波数比がの４：２：２のＤ２ＭＡＣ等のテレビ
ジョン信号には対応できなかった。
ト比変換回路は、Ｙ信号、（Ｒ−Ｙ）信号および（Ｂ−
Ｙ）信号の標本周波数比が４：１：１であるＮＴＳＣ、
ＰＡＬおよびＭＵＳＥ信号等のテレビジョン信号しか扱
えなかった。従って、従来の時間軸アスペクト比変換回
路では、Ｙ信号、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号
の標本周波数比がの４：２：２のＤ２ＭＡＣ等のテレビ
ジョン信号には対応できなかった。
【０００４】本発明は、このような状況に鑑みてなされ
たものであり、Ｙ信号、（Ｒ−Ｙ）信号および（Ｂ−
Ｙ）信号の標本周波数比がの４：２：２のＤ２ＭＡＣ等
のテレビジョン信号にも対応できるアスペクト比変換回
路を提供することを目的とする。
たものであり、Ｙ信号、（Ｒ−Ｙ）信号および（Ｂ−
Ｙ）信号の標本周波数比がの４：２：２のＤ２ＭＡＣ等
のテレビジョン信号にも対応できるアスペクト比変換回
路を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１に記載のアスペ
クト比変換回路は、第１のアスペクト比のテレビジョン
信号の２ｎビットにデジタル化された色差信号を入力す
る入力手段と、入力手段により入力された色差信号を、
輝度信号の伝送に係るクロック信号の１クロック時間遅
延させる遅延手段と、遅延手段により遅延された色差信
号の上位ｎビットか、または入力手段により入力された
色差信号の上位ｎビットかのいずれか一方を切り替えて
出力する第１の切替手段と、遅延手段により遅延された
色差信号の下位ｎビットか、または入力手段により入力
された色差信号の下位ｎビットかのいずれか一方を切り
替えて出力する第２の切替手段と、第１の切替手段から
出力される色差信号の上位ｎビットか、または第２の切
替手段から出力される色差信号の下位ｎビットかのいず
れか一方を切り替えて出力する第３の切替手段と、第２
の切替手段より出力される色差信号が上位ｎビットとさ
れ、第３の切替手段より出力される色差信号が下位ｎビ
ットとされる２ｎビットの色差信号を記憶する記憶手段
とを備えることを特徴とする。前記ｎは、４とするよう
にすることができる。
クト比変換回路は、第１のアスペクト比のテレビジョン
信号の２ｎビットにデジタル化された色差信号を入力す
る入力手段と、入力手段により入力された色差信号を、
輝度信号の伝送に係るクロック信号の１クロック時間遅
延させる遅延手段と、遅延手段により遅延された色差信
号の上位ｎビットか、または入力手段により入力された
色差信号の上位ｎビットかのいずれか一方を切り替えて
出力する第１の切替手段と、遅延手段により遅延された
色差信号の下位ｎビットか、または入力手段により入力
された色差信号の下位ｎビットかのいずれか一方を切り
替えて出力する第２の切替手段と、第１の切替手段から
出力される色差信号の上位ｎビットか、または第２の切
替手段から出力される色差信号の下位ｎビットかのいず
れか一方を切り替えて出力する第３の切替手段と、第２
の切替手段より出力される色差信号が上位ｎビットとさ
れ、第３の切替手段より出力される色差信号が下位ｎビ
ットとされる２ｎビットの色差信号を記憶する記憶手段
とを備えることを特徴とする。前記ｎは、４とするよう
にすることができる。
【０００６】
【０００７】
【作用】請求項１に記載のアスペクト比変換回路におい
ては、第１のアスペクト比のテレビジョン信号の２ｎビ
ットにデジタル化された色差信号が入力され、入力され
た色差信号が、輝度信号の伝送に係るクロック信号の１
クロック時間遅延させられ、遅延された色差信号の上位
ｎビットか、または入力された色差信号の上位ｎビット
かのいずれか一方が切り替えられて出力され、遅延され
た色差信号の下位ｎビットか、または入力された色差信
号の下位ｎビットかのいずれか一方が切り替えられて出
力され、出力される色差信号の上位ｎビットか、または
出力される色差信号の下位ｎビットかのいずれか一方が
切り替えられて出力され、遅延された色差信号の上位ｎ
ビットか、または入力された色差信号の上位ｎビットか
のいずれか一方が切り替えられて出力される色差信号が
上位ｎビットとされ、遅延された色差信号の上位ｎビッ
トか、入力された色差信号の上位ｎビットか、遅延され
た色差信号の下位ｎビットか、または入力された色差信
号の下位ｎビットかのいずれかが下位ｎビットとされる
２ｎビットの色差信号が記憶される。
ては、第１のアスペクト比のテレビジョン信号の２ｎビ
ットにデジタル化された色差信号が入力され、入力され
た色差信号が、輝度信号の伝送に係るクロック信号の１
クロック時間遅延させられ、遅延された色差信号の上位
ｎビットか、または入力された色差信号の上位ｎビット
かのいずれか一方が切り替えられて出力され、遅延され
た色差信号の下位ｎビットか、または入力された色差信
号の下位ｎビットかのいずれか一方が切り替えられて出
力され、出力される色差信号の上位ｎビットか、または
出力される色差信号の下位ｎビットかのいずれか一方が
切り替えられて出力され、遅延された色差信号の上位ｎ
ビットか、または入力された色差信号の上位ｎビットか
のいずれか一方が切り替えられて出力される色差信号が
上位ｎビットとされ、遅延された色差信号の上位ｎビッ
トか、入力された色差信号の上位ｎビットか、遅延され
た色差信号の下位ｎビットか、または入力された色差信
号の下位ｎビットかのいずれかが下位ｎビットとされる
２ｎビットの色差信号が記憶される。
【０００８】
【０００９】
【実施例】図１は、ＭＵＳＥ信号処理回路からのＹ，
（Ｒ−Ｙ）および（Ｂ−Ｙ）信号を入力とする本発明の
アスペクト比変換回路の一実施例を示す。この実施例
は、ＭＵＳＥ−ＮＴＳＣコンバータの一部として使用す
る例である。まず、ＭＵＳＥ信号は、ＭＵＳＥ信号処理
回路２によって水平同期周波数１５．８ｋＨｚのＹ信
号、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号に変換され
る。Ｙ信号、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号の標
本化周波数の比は４：１：１である。これらの信号が、
時間軸アスペクト比変換回路４に入力される。時間軸ア
スペクト比変換回路４は、これらの信号を第１の態様で
（すなわち、色差信号について、８ビット中、下位４ビ
ットに全情報が含まれるように）メモリ６に書き込み、
メモリ６から信号を読み出し、読み出した信号を第３の
態様の信号に変換して（すなわち、（Ｒ−Ｙ）信号およ
び（Ｂ−Ｙ）信号が、並列に出力され、かつ同一情報が
Ｙ信号の４クロック分継続するようにして）、水平同期
周波数１５．７５ｋＨｚの信号に変換（時間軸変換）す
るとともに、図１０に示された３つの画面モードのいず
れかに変換し、現行ＮＴＳＣ方式のアスペクト比が４：
３ＣＲＴ用の信号として、４：３ＮＴＳＣテレビジョン
受像機８に供給する。
（Ｒ−Ｙ）および（Ｂ−Ｙ）信号を入力とする本発明の
アスペクト比変換回路の一実施例を示す。この実施例
は、ＭＵＳＥ−ＮＴＳＣコンバータの一部として使用す
る例である。まず、ＭＵＳＥ信号は、ＭＵＳＥ信号処理
回路２によって水平同期周波数１５．８ｋＨｚのＹ信
号、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号に変換され
る。Ｙ信号、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号の標
本化周波数の比は４：１：１である。これらの信号が、
時間軸アスペクト比変換回路４に入力される。時間軸ア
スペクト比変換回路４は、これらの信号を第１の態様で
（すなわち、色差信号について、８ビット中、下位４ビ
ットに全情報が含まれるように）メモリ６に書き込み、
メモリ６から信号を読み出し、読み出した信号を第３の
態様の信号に変換して（すなわち、（Ｒ−Ｙ）信号およ
び（Ｂ−Ｙ）信号が、並列に出力され、かつ同一情報が
Ｙ信号の４クロック分継続するようにして）、水平同期
周波数１５．７５ｋＨｚの信号に変換（時間軸変換）す
るとともに、図１０に示された３つの画面モードのいず
れかに変換し、現行ＮＴＳＣ方式のアスペクト比が４：
３ＣＲＴ用の信号として、４：３ＮＴＳＣテレビジョン
受像機８に供給する。
【００１０】図１０に示された３つの画面モードのう
ち、フルモードとは、アスペクト比が１６：９の信号全
てをアスペクト比が４：３のＣＲＴにそのまま映すモー
ドであり、画面には横方向に圧縮された映像が表示され
る。ワイドモードとは、アスペクト比４：３の画面の上
部および下部に何も表示せずに（すなわちカットして）
１６：９の映像を表示するモードである。ズームモード
とは、アスペクト比が１６：９の信号の画面の左右部分
の表示を省略することによって、１６：９の信号の映像
を４：３ＣＲＴの画面全体に表示するモードである。
ち、フルモードとは、アスペクト比が１６：９の信号全
てをアスペクト比が４：３のＣＲＴにそのまま映すモー
ドであり、画面には横方向に圧縮された映像が表示され
る。ワイドモードとは、アスペクト比４：３の画面の上
部および下部に何も表示せずに（すなわちカットして）
１６：９の映像を表示するモードである。ズームモード
とは、アスペクト比が１６：９の信号の画面の左右部分
の表示を省略することによって、１６：９の信号の映像
を４：３ＣＲＴの画面全体に表示するモードである。
【００１１】図２は、ＮＴＳＣまたはＰＡＬ１６：９用
信号を入力とする本発明のアスペクト比変換回路の一実
施例を示す。この実施例は、ＮＴＳＣまたはＰＡＬ方式
の１６：９ＣＲＴ用の信号を変換する例である。この場
合時間軸変換は、行わず、入力信号に応じた出力信号を
取り出す。すなわち、ＮＴＳＣ信号が入力されたとき
は、出力もＮＴＳＣ信号であり、ＰＡＬ信号が入力され
たときは、出力もＰＡＬ信号となる。よって、この実施
例の場合、時間軸アスペクト比変換回路４は、アスペク
ト比変換回路として動作する。
信号を入力とする本発明のアスペクト比変換回路の一実
施例を示す。この実施例は、ＮＴＳＣまたはＰＡＬ方式
の１６：９ＣＲＴ用の信号を変換する例である。この場
合時間軸変換は、行わず、入力信号に応じた出力信号を
取り出す。すなわち、ＮＴＳＣ信号が入力されたとき
は、出力もＮＴＳＣ信号であり、ＰＡＬ信号が入力され
たときは、出力もＰＡＬ信号となる。よって、この実施
例の場合、時間軸アスペクト比変換回路４は、アスペク
ト比変換回路として動作する。
【００１２】図２の実施例の場合も、図１の実施例と同
様に、時間軸アスペクト比変換回路に入力される信号の
標本化周波数の比はＹ：Ｒ−Ｙ：Ｂ−Ｙ＝４：１：１で
ある。時間軸アスペクト比変換回路４は、入力信号を第
１の態様で（すなわち、色差信号について、８ビット
中、下位４ビットに全情報が含まれるように）メモリ６
に書き込み、メモリ６から信号を読み出し、読み出した
信号を第３の態様の信号に変換して（すなわち、（Ｒ−
Ｙ）信号および（Ｂ−Ｙ）信号が、並列に出力され、か
つ同一情報がＹ信号の４クロック分継続するようにし
て）、図１０に示された３つの画面モードのいずれかに
変換し、現行ＮＴＳＣ方式またはＰＡＬ方式のアスペク
ト比が４：３ＣＲＴ用の信号として、４：３ＮＴＳＣま
たはＰＡＬテレビジョン受像機８Ａに供給する。
様に、時間軸アスペクト比変換回路に入力される信号の
標本化周波数の比はＹ：Ｒ−Ｙ：Ｂ−Ｙ＝４：１：１で
ある。時間軸アスペクト比変換回路４は、入力信号を第
１の態様で（すなわち、色差信号について、８ビット
中、下位４ビットに全情報が含まれるように）メモリ６
に書き込み、メモリ６から信号を読み出し、読み出した
信号を第３の態様の信号に変換して（すなわち、（Ｒ−
Ｙ）信号および（Ｂ−Ｙ）信号が、並列に出力され、か
つ同一情報がＹ信号の４クロック分継続するようにし
て）、図１０に示された３つの画面モードのいずれかに
変換し、現行ＮＴＳＣ方式またはＰＡＬ方式のアスペク
ト比が４：３ＣＲＴ用の信号として、４：３ＮＴＳＣま
たはＰＡＬテレビジョン受像機８Ａに供給する。
【００１３】図３は、Ｄ２ＭＡＣ１６：９用信号を入力
とする本発明のアスペクト比変換回路の一実施例を示
す。この実施例の場合、時間軸スペクト比変換回路４に
入力されるＹ信号、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信
号は、１６：９ＣＲＴ用で、標本化周波数の比は４：
２：２である。時間軸アスペクト比変換回路４は、入力
信号を第２の態様で（すなわち、入力された色差信号を
そのまま）メモリ６に書き込み、メモリ６から信号を読
み出し、読み出した信号を第４の態様の信号に変換して
（すなわち、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号が、
並列に出力され、かつ同一情報がＹ信号の２クロック分
継続するようにして）、図１０に示された３つの画面モ
ードのいずれかに変換し、現行Ｄ２ＭＡＣ方式のアスペ
クト比が４：３ＣＲＴ用の信号として、４：３Ｄ２ＭＡ
Ｃテレビジョン受像機８Ｂに供給する。この実施例の場
合、色差信号のデータ量が、図１および図２の実施例の
２倍に増えたことに対応して、メモリ６の記憶容量がそ
の分多く必要になる。
とする本発明のアスペクト比変換回路の一実施例を示
す。この実施例の場合、時間軸スペクト比変換回路４に
入力されるＹ信号、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信
号は、１６：９ＣＲＴ用で、標本化周波数の比は４：
２：２である。時間軸アスペクト比変換回路４は、入力
信号を第２の態様で（すなわち、入力された色差信号を
そのまま）メモリ６に書き込み、メモリ６から信号を読
み出し、読み出した信号を第４の態様の信号に変換して
（すなわち、（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号が、
並列に出力され、かつ同一情報がＹ信号の２クロック分
継続するようにして）、図１０に示された３つの画面モ
ードのいずれかに変換し、現行Ｄ２ＭＡＣ方式のアスペ
クト比が４：３ＣＲＴ用の信号として、４：３Ｄ２ＭＡ
Ｃテレビジョン受像機８Ｂに供給する。この実施例の場
合、色差信号のデータ量が、図１および図２の実施例の
２倍に増えたことに対応して、メモリ６の記憶容量がそ
の分多く必要になる。
【００１４】図４は、図１乃至図３に示された時間軸ア
スペクト比変換回路４のうちメモリ６への書き込み回路
部分、すなわちＹ信号、（Ｒ−Ｙ）信号および（Ｂ−
Ｙ）信号の標本化周波数の比が４：１：１の場合および
４：２：２の場合の双方に対応するための回路部分の一
構成例を示す。入力された８ビットの色差信号すなわち
（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号は、１クロック遅
延回路１０によって１クロック時間遅延され、上位４ビ
ットが、スイッチ１２の入力端子１２Ａに供給され、下
位４ビットが、スイッチ１４の入力端子１４Ａに供給さ
れる。また、入力された８ビットの色差信号の上位４ビ
ットは、スイッチ１２の入力端子１２Ｂに供給され、下
位４ビットは、スイッチ１４の入力端子１４Ｂに供給さ
れる。
スペクト比変換回路４のうちメモリ６への書き込み回路
部分、すなわちＹ信号、（Ｒ−Ｙ）信号および（Ｂ−
Ｙ）信号の標本化周波数の比が４：１：１の場合および
４：２：２の場合の双方に対応するための回路部分の一
構成例を示す。入力された８ビットの色差信号すなわち
（Ｒ−Ｙ）信号および（Ｂ−Ｙ）信号は、１クロック遅
延回路１０によって１クロック時間遅延され、上位４ビ
ットが、スイッチ１２の入力端子１２Ａに供給され、下
位４ビットが、スイッチ１４の入力端子１４Ａに供給さ
れる。また、入力された８ビットの色差信号の上位４ビ
ットは、スイッチ１２の入力端子１２Ｂに供給され、下
位４ビットは、スイッチ１４の入力端子１４Ｂに供給さ
れる。
【００１５】スイッチ１２は、遅延回路１０から出力さ
れる色差信号の上位４ビットと入力色差信号の上位４ビ
ットとを、制御信号に従って切り換えて出力する。スイ
ッチ１４は、遅延回路１０から出力される色差信号の下
位４ビットと入力色差信号の下位４ビットとを、制御信
号に従って切り換えて出力する。スイッチ１２の出力端
子１２Ｃは、図４の回路の出力端子に接続されていると
ともに、スイッチ１６の入力端子１６Ａに接続されてい
る。スイッチ１４の出力端子１４Ｃは、スイッチ１６の
入力端子１６Ｂに接続されている。スイッチ１６は、ス
イッチ１２から出力される４ビットおよびスイッチ１４
から出力される４ビットのいずれかを、制御信号に従っ
て選択して出力する。図４の回路の最終出力信号は、ス
イッチ１２の出力信号を上位４ビットとし、スイッチ１
６の出力信号を下位４ビットとする８ビットの信号であ
り、メモリ６に書き込まれる。
れる色差信号の上位４ビットと入力色差信号の上位４ビ
ットとを、制御信号に従って切り換えて出力する。スイ
ッチ１４は、遅延回路１０から出力される色差信号の下
位４ビットと入力色差信号の下位４ビットとを、制御信
号に従って切り換えて出力する。スイッチ１２の出力端
子１２Ｃは、図４の回路の出力端子に接続されていると
ともに、スイッチ１６の入力端子１６Ａに接続されてい
る。スイッチ１４の出力端子１４Ｃは、スイッチ１６の
入力端子１６Ｂに接続されている。スイッチ１６は、ス
イッチ１２から出力される４ビットおよびスイッチ１４
から出力される４ビットのいずれかを、制御信号に従っ
て選択して出力する。図４の回路の最終出力信号は、ス
イッチ１２の出力信号を上位４ビットとし、スイッチ１
６の出力信号を下位４ビットとする８ビットの信号であ
り、メモリ６に書き込まれる。
【００１６】図５は、図４の書き込み回路部分に、標本
化周波数が４：１：１のＹ、（Ｒ−Ｙ）および（Ｂ−
Ｙ）信号の色差信号（（Ｒ−Ｙ）および（Ｂ−Ｙ）信
号）が入力された場合の出力信号を示す。図５には、８
ビットのＹ信号の４クロック分に対応する信号が示され
ている。標本化周波数が４：１：１のＹ，（Ｒ−Ｙ）お
よび（Ｂ−Ｙ）信号を選択したことにより発生する制御
信号によって、スイッチ１２、１４および１６が、それ
ぞれ入力端子１２Ｂ、１４Ｂおよび１６Ｂを接続状態に
しているものとする。まず、８ビットの（Ｒ−Ｙ1）信
号が入力されると、この信号の上位４ビットが、スイッ
チ１２を介して、最終出力信号の上位４ビットとして出
力されて、メモリ６に書き込まれるとともに、入力され
た８ビットの（Ｒ−Ｙ1）信号の下位４ビットが、スイ
ッチ１４および１６を介して、最終出力信号の下位４ビ
ットとして出力されて、メモリ６に書き込まれる。
化周波数が４：１：１のＹ、（Ｒ−Ｙ）および（Ｂ−
Ｙ）信号の色差信号（（Ｒ−Ｙ）および（Ｂ−Ｙ）信
号）が入力された場合の出力信号を示す。図５には、８
ビットのＹ信号の４クロック分に対応する信号が示され
ている。標本化周波数が４：１：１のＹ，（Ｒ−Ｙ）お
よび（Ｂ−Ｙ）信号を選択したことにより発生する制御
信号によって、スイッチ１２、１４および１６が、それ
ぞれ入力端子１２Ｂ、１４Ｂおよび１６Ｂを接続状態に
しているものとする。まず、８ビットの（Ｒ−Ｙ1）信
号が入力されると、この信号の上位４ビットが、スイッ
チ１２を介して、最終出力信号の上位４ビットとして出
力されて、メモリ６に書き込まれるとともに、入力され
た８ビットの（Ｒ−Ｙ1）信号の下位４ビットが、スイ
ッチ１４および１６を介して、最終出力信号の下位４ビ
ットとして出力されて、メモリ６に書き込まれる。
【００１７】次に、制御信号によって、スイッチ１２、
１４および１６が、それぞれ、入力端子１２Ａ、１４Ｂ
および１６Ａを接続状態にする。このとき、８ビットの
（Ｂ−Ｙ1）信号が入力されるが、この信号は、入力端
子１２Ｂおよび１６Ｂが非接続状態にあるので、出力さ
れない。他方、遅延回路１０から出力される（Ｒ−
Ｙ1）信号の上位４ビットが、スイッチ１２を介して、
最終出力信号の上位４ビットとして出力されて、メモリ
６に書き込まれるとともに、遅延回路１０から出力され
る（Ｒ−Ｙ1）信号の上位４ビットが、スイッチ１２お
よび１６を介して、最終出力信号の下位４ビットとして
出力されて、メモリ６に書き込まれる。
１４および１６が、それぞれ、入力端子１２Ａ、１４Ｂ
および１６Ａを接続状態にする。このとき、８ビットの
（Ｂ−Ｙ1）信号が入力されるが、この信号は、入力端
子１２Ｂおよび１６Ｂが非接続状態にあるので、出力さ
れない。他方、遅延回路１０から出力される（Ｒ−
Ｙ1）信号の上位４ビットが、スイッチ１２を介して、
最終出力信号の上位４ビットとして出力されて、メモリ
６に書き込まれるとともに、遅延回路１０から出力され
る（Ｒ−Ｙ1）信号の上位４ビットが、スイッチ１２お
よび１６を介して、最終出力信号の下位４ビットとして
出力されて、メモリ６に書き込まれる。
【００１８】次に、制御信号によって、スイッチ１２、
１４および１６が、それぞれ、入力端子１２Ａ、１４Ａ
および１６Ｂを接続状態にする。このとき、８ビットの
（Ｒ−Ｙ1）信号が入力されるが、この信号は、入力端
子１２Ｂおよび１４Ｂが非接続状態にあるので、出力さ
れない。他方、遅延回路１０から出力される（Ｂ−
Ｙ 1）信号の上位４ビットが、スイッチ１２を介して、
最終出力信号の上位４ビットとして出力されて、メモリ
６に書き込まれるとともに、遅延回路１０から出力され
る（Ｂ−Ｙ1）信号の下位４ビットが、スイッチ１２お
よび１６を介して、最終出力信号の下位４ビットとして
出力されて、メモリ６に書き込まれる。
１４および１６が、それぞれ、入力端子１２Ａ、１４Ａ
および１６Ｂを接続状態にする。このとき、８ビットの
（Ｒ−Ｙ1）信号が入力されるが、この信号は、入力端
子１２Ｂおよび１４Ｂが非接続状態にあるので、出力さ
れない。他方、遅延回路１０から出力される（Ｂ−
Ｙ 1）信号の上位４ビットが、スイッチ１２を介して、
最終出力信号の上位４ビットとして出力されて、メモリ
６に書き込まれるとともに、遅延回路１０から出力され
る（Ｂ−Ｙ1）信号の下位４ビットが、スイッチ１２お
よび１６を介して、最終出力信号の下位４ビットとして
出力されて、メモリ６に書き込まれる。
【００１９】次に、制御信号によって、スイッチ１２、
１４および１６が、それぞれ、入力端子１２Ｂ、１４Ａ
および１６Ａを接続状態にする。このとき、遅延回路１
０から８ビットの（Ｒ−Ｙ1）信号が出力されるが、こ
の信号は、入力端子１２Ａおよび１６Ｂが非接続状態に
あるので、出力されない。他方、このとき入力された
（Ｂ−Ｙ1）信号の上位４ビットが、スイッチ１２を介
して、最終出力信号の上位４ビットとして出力されて、
メモリ６に書き込まれるとともに、入力された（Ｂ−Ｙ
1）信号の上位４ビットが、スイッチ１２および１６を
介して、最終出力信号の下位４ビットとして出力され
て、メモリ６に書き込まれる。
１４および１６が、それぞれ、入力端子１２Ｂ、１４Ａ
および１６Ａを接続状態にする。このとき、遅延回路１
０から８ビットの（Ｒ−Ｙ1）信号が出力されるが、こ
の信号は、入力端子１２Ａおよび１６Ｂが非接続状態に
あるので、出力されない。他方、このとき入力された
（Ｂ−Ｙ1）信号の上位４ビットが、スイッチ１２を介
して、最終出力信号の上位４ビットとして出力されて、
メモリ６に書き込まれるとともに、入力された（Ｂ−Ｙ
1）信号の上位４ビットが、スイッチ１２および１６を
介して、最終出力信号の下位４ビットとして出力され
て、メモリ６に書き込まれる。
【００２０】従って、図４の回路の４クロック間の下位
４ビットの出力信号は、入力（Ｒ−Ｙ1）の下位４ビッ
ト、入力（Ｒ−Ｙ1）の上位４ビット、入力（Ｂ−Ｙ1）
の下位４ビットおよび入力（Ｂ−Ｙ1）の上位４ビット
となり、入力された信号のすべての情報を含むことにな
る。
４ビットの出力信号は、入力（Ｒ−Ｙ1）の下位４ビッ
ト、入力（Ｒ−Ｙ1）の上位４ビット、入力（Ｂ−Ｙ1）
の下位４ビットおよび入力（Ｂ−Ｙ1）の上位４ビット
となり、入力された信号のすべての情報を含むことにな
る。
【００２１】図６は、図４の書き込み回路部分に、標本
化周波数が４：２：２のＹ，（Ｒ−Ｙ）および（Ｂ−
Ｙ）信号の色差信号（（Ｒ−Ｙ）および（Ｂ−Ｙ）信
号）が入力された場合の出力信号を示すタイミング図で
ある。図６には、８ビットのＹ信号の４クロック分が示
されている。このの場合、標本化周波数が４：２：２の
Ｙ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号を選択したことに
より発生する制御信号によって、スイッチ１２、１４お
よび１６が、常に、それぞれ入力端子１２Ｂ、１４Ｂお
よび１６Ｂを接続状態にする。従って、８ビットの入力
信号の上位４ビットが、スイッチ１２を介して、そのま
ま、最終出力信号の上位４ビットとなって、メモリ８に
書き込まれるとともに、８ビットの入力信号の下位４ビ
ットが、スイッチ１４および１６を介して、そのまま、
最終出力信号の下位４ビットとなって、メモリ８に書き
込まれる。
化周波数が４：２：２のＹ，（Ｒ−Ｙ）および（Ｂ−
Ｙ）信号の色差信号（（Ｒ−Ｙ）および（Ｂ−Ｙ）信
号）が入力された場合の出力信号を示すタイミング図で
ある。図６には、８ビットのＹ信号の４クロック分が示
されている。このの場合、標本化周波数が４：２：２の
Ｙ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号を選択したことに
より発生する制御信号によって、スイッチ１２、１４お
よび１６が、常に、それぞれ入力端子１２Ｂ、１４Ｂお
よび１６Ｂを接続状態にする。従って、８ビットの入力
信号の上位４ビットが、スイッチ１２を介して、そのま
ま、最終出力信号の上位４ビットとなって、メモリ８に
書き込まれるとともに、８ビットの入力信号の下位４ビ
ットが、スイッチ１４および１６を介して、そのまま、
最終出力信号の下位４ビットとなって、メモリ８に書き
込まれる。
【００２２】図７は、図１乃至図３に示された時間軸ア
スペクト比変換回路４のうちメモリ６からの読み出し回
路部分の一構成例を示す。メモリ６から読み出された８
ビットの色差信号の下位４ビットは、Ｙ、（Ｒ−Ｙ）お
よび（Ｂ−Ｙ）信号の標本化周波数が４：１：１の場合
の（Ｒ−Ｙ）信号用クロック（以下、４：１：１（Ｒ−
Ｙ）用クロックと略称）に従って（Ｒ−Ｙ）用ラッチ２
２にラッチされ、Ｙ、（Ｒ−Ｙ）および（Ｂ−Ｙ）信号
の標本化周波数が４：１：１の場合の（Ｂ−Ｙ）信号用
クロック（以下、４：１：１（Ｂ−Ｙ）用クロックと略
称）に従って（Ｂ−Ｙ）用ラッチ２４にラッチされる。
スペクト比変換回路４のうちメモリ６からの読み出し回
路部分の一構成例を示す。メモリ６から読み出された８
ビットの色差信号の下位４ビットは、Ｙ、（Ｒ−Ｙ）お
よび（Ｂ−Ｙ）信号の標本化周波数が４：１：１の場合
の（Ｒ−Ｙ）信号用クロック（以下、４：１：１（Ｒ−
Ｙ）用クロックと略称）に従って（Ｒ−Ｙ）用ラッチ２
２にラッチされ、Ｙ、（Ｒ−Ｙ）および（Ｂ−Ｙ）信号
の標本化周波数が４：１：１の場合の（Ｂ−Ｙ）信号用
クロック（以下、４：１：１（Ｂ−Ｙ）用クロックと略
称）に従って（Ｂ−Ｙ）用ラッチ２４にラッチされる。
【００２３】また、メモリ６から読み出された８ビット
の色差信号の下位４ビットは、１クロック遅延回路２０
によって、１クロック時間分遅延された後、４：１：１
（Ｒ−Ｙ）用クロックに従って（Ｒ−Ｙ）用ラッチ２２
にラッチされるとともに、４：１：１（Ｂ−Ｙ）用クロ
ックに従って（Ｂ−Ｙ）用ラッチ２４にラッチされる。
の色差信号の下位４ビットは、１クロック遅延回路２０
によって、１クロック時間分遅延された後、４：１：１
（Ｒ−Ｙ）用クロックに従って（Ｒ−Ｙ）用ラッチ２２
にラッチされるとともに、４：１：１（Ｂ−Ｙ）用クロ
ックに従って（Ｂ−Ｙ）用ラッチ２４にラッチされる。
【００２４】（Ｒ−Ｙ）用ラッチ２２の８ビットの出力
は、スイッチ２６の入力端子２６Ａに供給され、スイッ
チ２６の出力は、図７の回路の最終的な８ビットの（Ｒ
−Ｙ）出力となる。（Ｂ−Ｙ）用ラッチ２４の８ビット
の出力は、スイッチ３２の入力端子３２Ａに供給され、
スイッチ３２の出力は、図７の回路の最終的な８ビット
の（Ｂ−Ｙ）出力となる。
は、スイッチ２６の入力端子２６Ａに供給され、スイッ
チ２６の出力は、図７の回路の最終的な８ビットの（Ｒ
−Ｙ）出力となる。（Ｂ−Ｙ）用ラッチ２４の８ビット
の出力は、スイッチ３２の入力端子３２Ａに供給され、
スイッチ３２の出力は、図７の回路の最終的な８ビット
の（Ｂ−Ｙ）出力となる。
【００２５】図７の回路中、上述の１クロック遅延回路
２０、（Ｒ−Ｙ）用ラッチ２２および（Ｂ−Ｙ）用ラッ
チ２４は、標本化周波数の比が４：１：１のＹ、（Ｒ−
Ｙ）および（Ｂ−Ｙ）信号のためのものである。
２０、（Ｒ−Ｙ）用ラッチ２２および（Ｂ−Ｙ）用ラッ
チ２４は、標本化周波数の比が４：１：１のＹ、（Ｒ−
Ｙ）および（Ｂ−Ｙ）信号のためのものである。
【００２６】メモリ６から読み出された８ビットの色差
信号は、Ｙ、（Ｒ−Ｙ）および（Ｂ−Ｙ）信号の標本化
周波数が４：２：２の場合の（Ｒ−Ｙ）信号用クロック
（以下、４：２：２（Ｒ−Ｙ）用クロックと略称）に従
って（Ｒ−Ｙ）用ラッチ２８にラッチされ、Ｙ、（Ｒ−
Ｙ）および（Ｂ−Ｙ）信号の標本化周波数が４：２：２
の場合の（Ｂ−Ｙ）信号用クロック（以下、４：２：２
（Ｂ−Ｙ）用クロックと略称）に従って（Ｂ−Ｙ）用ラ
ッチ３０にラッチされる。（Ｒ−Ｙ）用ラッチ２８の８
ビットの出力は、スイッチ２６の入力端子２６Ｂに供給
され。（Ｂ−Ｙ）用ラッチ３０の８ビットの出力は、ス
イッチ３２の入力端子３２Ｂに供給される。図７の回路
中、（Ｒ−Ｙ）用ラッチ２８および（Ｂ−Ｙ）用ラッチ
３０は、標本化周波数の比が４：２：２のＹ、（Ｒ−
Ｙ）および（Ｂ−Ｙ）信号のためのものである。
信号は、Ｙ、（Ｒ−Ｙ）および（Ｂ−Ｙ）信号の標本化
周波数が４：２：２の場合の（Ｒ−Ｙ）信号用クロック
（以下、４：２：２（Ｒ−Ｙ）用クロックと略称）に従
って（Ｒ−Ｙ）用ラッチ２８にラッチされ、Ｙ、（Ｒ−
Ｙ）および（Ｂ−Ｙ）信号の標本化周波数が４：２：２
の場合の（Ｂ−Ｙ）信号用クロック（以下、４：２：２
（Ｂ−Ｙ）用クロックと略称）に従って（Ｂ−Ｙ）用ラ
ッチ３０にラッチされる。（Ｒ−Ｙ）用ラッチ２８の８
ビットの出力は、スイッチ２６の入力端子２６Ｂに供給
され。（Ｂ−Ｙ）用ラッチ３０の８ビットの出力は、ス
イッチ３２の入力端子３２Ｂに供給される。図７の回路
中、（Ｒ−Ｙ）用ラッチ２８および（Ｂ−Ｙ）用ラッチ
３０は、標本化周波数の比が４：２：２のＹ、（Ｒ−
Ｙ）および（Ｂ−Ｙ）信号のためのものである。
【００２７】図８は、Ｙ，（Ｒ−Ｙ）および（Ｂ−Ｙ）
信号の標本化周波数が４：１：１の場合の図４の書き込
み回路部分の入力信号および図７の読み出し回路部分の
出力信号を示す（図８には、Ｙ信号の４クロック分の信
号が示されている）。この場合、標本化周波数が４：
１：１がＹ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号が選択さ
れることによって発生される制御信号によって、スイッ
チ２６および３２は、それぞれ、入力端子２６Ａおよび
３２Ａを接続状態にする。
信号の標本化周波数が４：１：１の場合の図４の書き込
み回路部分の入力信号および図７の読み出し回路部分の
出力信号を示す（図８には、Ｙ信号の４クロック分の信
号が示されている）。この場合、標本化周波数が４：
１：１がＹ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号が選択さ
れることによって発生される制御信号によって、スイッ
チ２６および３２は、それぞれ、入力端子２６Ａおよび
３２Ａを接続状態にする。
【００２８】まず、（Ｒ−Ｙ）用ラッチ２２は、最初の
４：１：１（Ｒ−Ｙ）用クロックに従って、図４の入力
（Ｒ−Ｙ1）信号の下位４ビットをラッチし、次の４：
１：１（Ｒ−Ｙ）用クロックに従って、図４の入力（Ｒ
−Ｙ1）信号の上位４ビットをラッチし、８ビットの
（Ｒ−Ｙ1）信号を出力する。また、（Ｂ−Ｙ）用ラッ
チ２２は、最初の４：１：１（Ｂ−Ｙ）用クロックに従
って、図４の入力（Ｂ−Ｙ1）信号の下位４ビットをラ
ッチし、次の４：１：１（Ｂ−Ｙ）用クロックに従っ
て、図４の入力（Ｂ−Ｙ1）信号の上位４ビットをラッ
チし、８ビットの（Ｂ−Ｙ1）信号を出力する。
４：１：１（Ｒ−Ｙ）用クロックに従って、図４の入力
（Ｒ−Ｙ1）信号の下位４ビットをラッチし、次の４：
１：１（Ｒ−Ｙ）用クロックに従って、図４の入力（Ｒ
−Ｙ1）信号の上位４ビットをラッチし、８ビットの
（Ｒ−Ｙ1）信号を出力する。また、（Ｂ−Ｙ）用ラッ
チ２２は、最初の４：１：１（Ｂ−Ｙ）用クロックに従
って、図４の入力（Ｂ−Ｙ1）信号の下位４ビットをラ
ッチし、次の４：１：１（Ｂ−Ｙ）用クロックに従っ
て、図４の入力（Ｂ−Ｙ1）信号の上位４ビットをラッ
チし、８ビットの（Ｂ−Ｙ1）信号を出力する。
【００２９】図９は、Ｙ、（Ｒ−Ｙ）および（Ｂ−Ｙ）
信号の標本化周波数が４：２：２の場合の図４の書き込
み回路部分の入力信号および図７の読み出し回路部分の
出力信号の動作例を示す（図８には、Ｙ信号の４クロッ
ク分の信号が示されている）。この場合、標本化周波数
が４：２：２がＹ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号が
選択されることによって発生される制御信号によって、
スイッチ２６および３２は、それぞれ、入力端子２６Ｂ
および３２Ｂを接続状態にする。
信号の標本化周波数が４：２：２の場合の図４の書き込
み回路部分の入力信号および図７の読み出し回路部分の
出力信号の動作例を示す（図８には、Ｙ信号の４クロッ
ク分の信号が示されている）。この場合、標本化周波数
が４：２：２がＹ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号が
選択されることによって発生される制御信号によって、
スイッチ２６および３２は、それぞれ、入力端子２６Ｂ
および３２Ｂを接続状態にする。
【００３０】まず、（Ｒ−Ｙ）用ラッチ２８は、最初の
４：２：２（Ｒ−Ｙ）用クロックに従って、図４の入力
（Ｒ−Ｙ1）信号の８ビットをラッチして、この信号を
スイッチ２６を介して出力し、次の４：２：２（Ｒ−
Ｙ）用クロックに従って、図４の入力（Ｒ−Ｙ3）信号
の８ビットをラッチして、この信号をスイッチ２６を介
して出力する。また、（Ｂ−Ｙ）用ラッチ３０は、最初
の４：２：２（Ｂ−Ｙ）用クロックに従って、図４の入
力（Ｂ−Ｙ1）信号の８ビットをラッチして、この信号
をスイッチ３２を介して出力し、次の４：２：２（Ｂ−
Ｙ）用クロックに従って、図４の入力（Ｂ−Ｙ3）信号
の８ビットをラッチし、この信号をスイッチ３２を介し
て出力する。
４：２：２（Ｒ−Ｙ）用クロックに従って、図４の入力
（Ｒ−Ｙ1）信号の８ビットをラッチして、この信号を
スイッチ２６を介して出力し、次の４：２：２（Ｒ−
Ｙ）用クロックに従って、図４の入力（Ｒ−Ｙ3）信号
の８ビットをラッチして、この信号をスイッチ２６を介
して出力する。また、（Ｂ−Ｙ）用ラッチ３０は、最初
の４：２：２（Ｂ−Ｙ）用クロックに従って、図４の入
力（Ｂ−Ｙ1）信号の８ビットをラッチして、この信号
をスイッチ３２を介して出力し、次の４：２：２（Ｂ−
Ｙ）用クロックに従って、図４の入力（Ｂ−Ｙ3）信号
の８ビットをラッチし、この信号をスイッチ３２を介し
て出力する。
【００３１】図８および図９の比較により明かなよう
に、図４および図７の回路によれば、標本化周波数が
４：２：２のＹ、（Ｒ−Ｙ）および（Ｂ−Ｙ）信号が入
力されたときには、標本化周波数が４：１：１のＹ、
（Ｒ−Ｙ）および（Ｂ−Ｙ）信号が入力されたときに比
較して、２倍の周波数の（Ｒ−Ｙ）および（Ｂ−Ｙ）信
号を得ることができ、標本化周波数が４：１：１および
４：２：２のＹ、（Ｒ−Ｙ）および（Ｂ−Ｙ）信号に対
応することができる。
に、図４および図７の回路によれば、標本化周波数が
４：２：２のＹ、（Ｒ−Ｙ）および（Ｂ−Ｙ）信号が入
力されたときには、標本化周波数が４：１：１のＹ、
（Ｒ−Ｙ）および（Ｂ−Ｙ）信号が入力されたときに比
較して、２倍の周波数の（Ｒ−Ｙ）および（Ｂ−Ｙ）信
号を得ることができ、標本化周波数が４：１：１および
４：２：２のＹ、（Ｒ−Ｙ）および（Ｂ−Ｙ）信号に対
応することができる。
【００３２】
【発明の効果】請求項１に記載のアスペクト比変換回路
においては、第１のアスペクト比のテレビジョン信号の
２ｎビットにデジタル化された色差信号を入力し、入力
した色差信号を、輝度信号の伝送に係るクロック信号の
１クロック時間遅延させ、遅延させた色差信号の上位ｎ
ビットか、または入力された色差信号の上位ｎビットか
のいずれか一方を切り替えて出力し、遅延させた色差信
号の下位ｎビットか、または入力した色差信号の下位ｎ
ビットかのいずれか一方を切り替えて出力し、出力する
色差信号の上位ｎビットか、または出力する色差信号の
下位ｎビットかのいずれか一方を切り替えて出力し、遅
延させた色差信号の上位ｎビットか、または入力した色
差信号の上位ｎビットかのいずれか一方を切り替えて出
力する色差信号を上位ｎビットとし、遅延させた色差信
号の上位ｎビットか、入力した色差信号の上位ｎビット
か、遅延させた色差信号の下位ｎビットか、または入力
した色差信号の下位ｎビットかのいずれかを下位ｎビッ
トとする２ｎビットの色差信号を記憶するようにしたの
で、第１のテレビジョン信号だけでなく、第２のテレビ
ジョン信号にも対応できる。従って、現存のすべてのテ
レビジョン信号のアスペクト比変換を行うことができ
る。
においては、第１のアスペクト比のテレビジョン信号の
２ｎビットにデジタル化された色差信号を入力し、入力
した色差信号を、輝度信号の伝送に係るクロック信号の
１クロック時間遅延させ、遅延させた色差信号の上位ｎ
ビットか、または入力された色差信号の上位ｎビットか
のいずれか一方を切り替えて出力し、遅延させた色差信
号の下位ｎビットか、または入力した色差信号の下位ｎ
ビットかのいずれか一方を切り替えて出力し、出力する
色差信号の上位ｎビットか、または出力する色差信号の
下位ｎビットかのいずれか一方を切り替えて出力し、遅
延させた色差信号の上位ｎビットか、または入力した色
差信号の上位ｎビットかのいずれか一方を切り替えて出
力する色差信号を上位ｎビットとし、遅延させた色差信
号の上位ｎビットか、入力した色差信号の上位ｎビット
か、遅延させた色差信号の下位ｎビットか、または入力
した色差信号の下位ｎビットかのいずれかを下位ｎビッ
トとする２ｎビットの色差信号を記憶するようにしたの
で、第１のテレビジョン信号だけでなく、第２のテレビ
ジョン信号にも対応できる。従って、現存のすべてのテ
レビジョン信号のアスペクト比変換を行うことができ
る。
【００３３】
【図１】ＭＵＳＥ信号処理回路からのＹ，（Ｒ−Ｙ）お
よび（Ｂ−Ｙ）信号を入力とする本発明のアスペクト比
変換回路の一実施例を示すブロック図である。
よび（Ｂ−Ｙ）信号を入力とする本発明のアスペクト比
変換回路の一実施例を示すブロック図である。
【図２】ＮＴＳＣまたはＰＡＬ１６：９用信号を入力と
する本発明のアスペクト比変換回路の一実施例を示すブ
ロック図である。
する本発明のアスペクト比変換回路の一実施例を示すブ
ロック図である。
【図３】Ｄ２ＭＡＣ１６：９用信号を入力とする本発明
のアスペクト比変換回路の一実施例を示すブロック図で
ある。
のアスペクト比変換回路の一実施例を示すブロック図で
ある。
【図４】図１乃至図３に示された時間軸アスペクト比変
換回路４の一実施例のうちメモリ６への書き込み回路部
分の一構成例を示すブロック図である。
換回路４の一実施例のうちメモリ６への書き込み回路部
分の一構成例を示すブロック図である。
【図５】図４の書き込み回路部分に、標本化周波数が
４：１：１のＹ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号の色
差信号（（Ｒ−Ｙ）および（Ｂ−Ｙ）信号）が入力され
た場合の出力信号を示すタイミング図である。
４：１：１のＹ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号の色
差信号（（Ｒ−Ｙ）および（Ｂ−Ｙ）信号）が入力され
た場合の出力信号を示すタイミング図である。
【図６】図４の書き込み回路部分に、標本化周波数が
４：２：２のＹ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号の色
差信号（（Ｒ−Ｙ）および（Ｂ−Ｙ）信号）が入力され
た場合の出力信号を示すタイミング図である。
４：２：２のＹ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号の色
差信号（（Ｒ−Ｙ）および（Ｂ−Ｙ）信号）が入力され
た場合の出力信号を示すタイミング図である。
【図７】図１乃至図３に示された時間軸アスペクト比変
換回路４の一実施例のうちメモリ６からの読み出し回路
部分の一構成例を示すブロック図である。
換回路４の一実施例のうちメモリ６からの読み出し回路
部分の一構成例を示すブロック図である。
【図８】Ｙ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号の標本化
周波数が４：１：１の場合の図４の書き込み回路部分の
入力信号および図７の読み出し回路部分の出力信号を示
すタイミング図である。
周波数が４：１：１の場合の図４の書き込み回路部分の
入力信号および図７の読み出し回路部分の出力信号を示
すタイミング図である。
【図９】Ｙ，（Ｒ−Ｙ）および（Ｂ−Ｙ）信号の標本化
周波数が４：２：２の場合の図４の書き込み回路部分の
入力信号および図７の読み出し回路部分の出力信号の動
作例を示す図である。
周波数が４：２：２の場合の図４の書き込み回路部分の
入力信号および図７の読み出し回路部分の出力信号の動
作例を示す図である。
【図１０】本発明のアスペクト比変換回路の実施例によ
って実現できる画面モードの例を示す図である。
って実現できる画面モードの例を示す図である。
４ 時間軸アスペクト比変換回路
６ メモリ
１０ １クロック遅延回路
１２，１４，１６ スイッチ
２０ １クロック遅延回路
２２ Ｒ−Ｙ用ラッチ
２４ Ｂ−Ｙ用ラッチ
２６ スイッチ
２８ Ｒ−Ｙ用ラッチ
３０ Ｂ−Ｙ用ラッチ
３２ スイッチ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−181591（ＪＰ，Ａ)
特開 平２−285897（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/38 - 5/46
H04N 7/00 - 7/088
Claims (2)
- 【請求項１】 第１のアスペクト比のテレビジョン信号
を、前記第１のアスペクト比とは異なる第２のアスペク
ト比の画面に対応したテレビジョン信号に変換して、出
力するアスペクト比変換回路であって、前記第１のアスペクト比のテレビジョン信号の２ｎビッ
トにデジタル化された色差信号を入力する入力手段と、 前記入力手段により入力された前記色差信号を、輝度信
号の伝送に係るクロック信号の１クロック時間遅延させ
る遅延手段と、 前記遅延手段により遅延された前記色差信号の上位ｎビ
ットか、または前記入力手段により入力された前記色差
信号の上位ｎビットかのいずれか一方を、切り替えて出
力する第１の切替手段と、 前記遅延手段により遅延された前記色差信号の下位ｎビ
ットか、または前記入力手段により入力された前記色差
信号の下位ｎビットかのいずれか一方を切り替えて出力
する第２の切替手段と、 前記第１の切替手段から出力される前記色差信号の前記
上位ｎビットか、または前記第２の切替手段から出力さ
れる前記色差信号の前記下位ｎビットかのいずれか一方
を切り替えて出力する第３の切替手段と、 前記第２の切替手段より出力される前記色差信号が上位
ｎビットとされ、前記第３の切替手段より出力される前
記色差信号が下位ｎビットとされる２ｎビットの色差信
号を記憶する記憶手段と を備える ことを特徴とするアス
ペクト比変換回路。 - 【請求項２】 前記ｎは、４であることを特徴とする請
求項１に記載のアスペクト比変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14637592A JP3428665B2 (ja) | 1992-05-13 | 1992-05-13 | アスペクト比変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14637592A JP3428665B2 (ja) | 1992-05-13 | 1992-05-13 | アスペクト比変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05316449A JPH05316449A (ja) | 1993-11-26 |
| JP3428665B2 true JP3428665B2 (ja) | 2003-07-22 |
Family
ID=15406297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14637592A Expired - Fee Related JP3428665B2 (ja) | 1992-05-13 | 1992-05-13 | アスペクト比変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3428665B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489947A (en) * | 1994-06-17 | 1996-02-06 | Thomson Consumer Electronics, Inc. | On screen display arrangement for a digital video signal processing system |
-
1992
- 1992-05-13 JP JP14637592A patent/JP3428665B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05316449A (ja) | 1993-11-26 |
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