JP3425961B2 - Control circuit device - Google Patents
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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Description
【発明の詳細な説明】
本発明は制御回路装置、特に制御回路に対して僅かな
残留電圧ときわめて小さな電圧降下とを有するダーリン
トン構造の制御回路装置に関する。The present invention relates to a control circuit arrangement, and more particularly to a Darlington structure control circuit arrangement having a small residual voltage and a very small voltage drop for the control circuit.
制御回路は例えば出力電圧または出力電流の目標値の
安定化に用いられる。制御素子は通常の場合トランジス
タの形の（パワー用）半導体素子であり、制御量によっ
て作用される。この制御量は実際値例えば出力電圧また
は出力電流の所定の部分と、例えば基準電圧の形の目標
値との間の差から導出される。The control circuit is used, for example, for stabilizing the target value of the output voltage or the output current. The control element is usually a semiconductor element (for power) in the form of a transistor and is actuated by a controlled variable. This controlled variable is derived from the difference between the actual value, for example a predetermined part of the output voltage or output current, and the desired value, for example in the form of a reference voltage.
安定した制御回路は、制御素子を直列形制御回路また
は縦形制御回路または並列形制御回路として配置する仕
方に応じて構成することができる。直列形制御回路は実
際には並列形制御回路よりもはるかに頻繁に使用され
る。直列形の制御ないし直列形の安定化の際には制御素
子は負荷に直列に配置され、一方並列形の制御ないし並
列形の安定化の際には制御素子は負荷に並列に配置され
る。並列形制御回路は直列形制御回路よりも低い効率を
有するが、これは並列形制御回路が無負荷動作時にも完
全な電力消費を有するためである。並列形制御回路の直
列形制御回路に対する別の欠点は、制御素子として使用
されるトランジスタが完全な出力電圧を吸収してしまう
点である。A stable control circuit can be constructed depending on how the control elements are arranged as a series control circuit or a vertical control circuit or a parallel control circuit. Series control circuits are actually much more frequently used than parallel control circuits. During series control or series stabilization, the control element is arranged in series with the load, whereas during parallel control or parallel stabilization the control element is arranged in parallel with the load. The parallel type control circuit has a lower efficiency than the series type control circuit, because the parallel type control circuit has complete power consumption even under no load operation. Another drawback of the parallel control circuit over the serial control circuit is that the transistor used as the control element absorbs the complete output voltage.
図１には通常の安定した直列形制御回路の基本的な構
造が示されている。制御回路は入力側Ｉおよび出力側Ｑ
を有している。入力側Ｉと出力側Ｑとの間に制御素子と
して、制御可能な第１の半導体素子T1がpnpトランジス
タの形で接続されており、このトランジスタのエミッタ
E1は入力側Ｉに接続され、コレクタC1は出力側Ｑに接続
されている。半導体素子T1の制御素子ないしベース端子
B1は第２の半導体素子T2のコレクタC2に接続されてい
る。第２の半導体素子T2は第１の半導体素子T1に対して
相補的にnpnトランジスタとして構成されている。第２
の半導体素子T2のエミッタE2はアースＭに接続されてい
る。第２の半導体素子T2の制御端子ないしベース端子B2
は演算増幅器Opの形の比較回路の出力側に接続されてい
る。この演算増幅器は第１のプラス入力側に印加される
目標値基準電圧Vrefと、分圧器の抵抗R1、R2間で取り出
される実際値電圧とを比較する。分圧器R1、R2により出
力側Ｑに印加される電圧の一部が実際値として比較回路
の第２のマイナス入力側へ帰還結合される。比較回路は
帰還結合された実際値と目標値すなわち第１のプラス入
力側に印加される基準電圧とを比較し、相応の制御信号
を第２の半導体素子T2の制御端子B2へ送出する。第２の
半導体素子T2はドライバとして用いられ、比較回路Opの
２つの入力側での差信号に依存して第１の半導体素子T1
の制御端子ないしベース端子の制御電流を増幅する。FIG. 1 shows the basic structure of a conventional stable series control circuit. The control circuit has an input side I and an output side Q.
have. A controllable first semiconductor element T1 is connected between the input side I and the output side Q as a control element in the form of a pnp transistor.
E1 is connected to the input side I and the collector C1 is connected to the output side Q. Control element or base terminal of semiconductor element T1
B1 is connected to the collector C2 of the second semiconductor element T2. The second semiconductor element T2 is constructed as an npn transistor complementary to the first semiconductor element T1. Second
The emitter E2 of the semiconductor element T2 is connected to the ground M. Control terminal or base terminal B2 of the second semiconductor element T2
Is connected to the output of a comparison circuit in the form of an operational amplifier Op. This operational amplifier compares the target value reference voltage V ref applied to the first positive input with the actual value voltage taken between the resistors R1 and R2 of the voltage divider. A part of the voltage applied to the output side Q by the voltage dividers R1 and R2 is feedback-coupled to the second negative input side of the comparison circuit as an actual value. The comparator circuit compares the feedback-coupled actual value with the target value, i.e. the reference voltage applied to the first positive input, and delivers a corresponding control signal to the control terminal B2 of the second semiconductor element T2. The second semiconductor element T2 is used as a driver, and depends on the difference signal at the two inputs of the comparison circuit Op, the first semiconductor element T1.
Amplifies the control current of the control terminal or the base terminal of.
これにより制御回路の出力側Ｑでの出力電圧VQは基準
電圧Vrefと抵抗R1、R2とに依存して安定化される。すな
わち
VQ＝Vref＊（R1＋R2）/R2
である。As a result, the output voltage VQ on the output side Q of the control circuit is stabilized depending on the reference voltage V ref and the resistors R1 and R2. That is, VQ = Vref * (R1 + R2) / R2.
図１に示されているバイポーラベースで製造された制
御回路ではpnpトランジスタが第１の半導体素子T1とし
て使用されている。この素子は通常ラテラル型pnpトラ
ンジスタとして構成されている。つまりエミッタ、ベー
ス、コレクタが水平方向ないしラテラル方向に配置さ
れ、注入電流がエミッタからコレクタへラテラル方向で
基板の表面に沿って流れるバイポーラトランジスタとし
て構成されている。In the bipolar-based control circuit shown in FIG. 1, a pnp transistor is used as the first semiconductor element T1. This element is usually constructed as a lateral pnp transistor. That is, the emitter, the base, and the collector are arranged in the horizontal direction or the lateral direction, and the injection current is configured to flow from the emitter to the collector in the lateral direction along the surface of the substrate.
この種のラテラル型pnpトランジスタの製造は通常の
場合ダブルISO−PNP技術DOPL（Doppel−ISO−PNP−Tech
nologie）で行われる。This type of lateral pnp transistor is usually manufactured by double ISO-PNP technology DOPL (Doppel-ISO-PNP-Tech
nologie).
ただしラテラル型pnpトランジスタは比較的小さな電
流増幅度しか有さず、このために制御素子として使用さ
れる第１の半導体素子T1の制御電流が特に入力電圧が高
い場合に高い損失電力を生じさせる。効率の悪さとこれ
に関連する高い損失電力とにより、この種の制御回路に
電力用ケーシングを備えた冷却装置を設ける必要があ
る。必要とされる電力用ケーシングはコストが高く大き
なスペースを要するので、制御回路の微細化が阻害され
る。However, the lateral pnp transistor has a relatively small current amplification factor, so that the control current of the first semiconductor element T1 used as a control element causes a high power loss especially when the input voltage is high. Due to the inefficiency and the high power dissipation associated therewith, it is necessary to provide a control device of this type with a cooling device with a power casing. The required power casing is expensive and requires a large space, which hinders miniaturization of the control circuit.
したがってこうした欠点を回避するために、最近では
ラテラル型構造に代えて第１の半導体素子T1に対してヴ
ァーティカル型pnpトランジスタが使用されるようにな
っている。このトランジスタは特に高い電流ではラテラ
ル型pnpトランジスタよりもはるかに高い電流増幅度を
有する。Therefore, in order to avoid such a defect, recently, a vertical type pnp transistor has been used for the first semiconductor element T1 in place of the lateral type structure. This transistor has a much higher current gain than lateral pnp transistors, especially at high currents.
ダーリントン構造を導入することはきわめて高い電圧
降下ないし電圧ドロップのために、すなわちダーリント
ントランジスタのエミッタとコレクタとの間の電圧差が
高いため実用的ではない。The introduction of the Darlington structure is not practical because of the very high voltage drop or voltage drop, ie the high voltage difference between the emitter and collector of the Darlington transistor.
ヴァーティカル型pnpトランジスタを使用する場合の
欠点は、製造に際してコストの高いプロセスが必要にな
る点である。このプロセスはラテラル型pnpトランジス
タの製造プロセスよりも約20％〜30％高価である。さら
にヴァーティカル型pnpトランジスタはラテラル型pnpト
ランジスタに比べて周囲の影響例えばESD影響に対して
はるかに敏感であり、ローバスト性も低い。A disadvantage of using vertical pnp transistors is that they require expensive manufacturing processes. This process is about 20% to 30% more expensive than the manufacturing process for lateral pnp transistors. Further, the vertical pnp transistor is much more sensitive to ambient influences such as the ESD influence than the lateral pnp transistor, and has low robustness.
したがって本発明の課題は、わずかな損失電力しか有
さず、ローバスト性でかつ低コストに製造できる制御回
路装置を提供することである。Therefore, an object of the present invention is to provide a control circuit device which has a small power loss, is robust, and can be manufactured at low cost.
この課題は本発明の請求項１記載の制御回路装置によ
り解決される。すなわち制御可能な第１の半導体素子
と、この第１の半導体素子の制御端子に接続されている
第２の半導体素子と、比較装置と、ドライバ装置とを有
しており、前記第１の半導体素子は制御回路入力側に接
続された入力端子と制御回路出力側に接続された出力端
子と制御端子とを有しており、前記第２の半導体素子は
入力端子、出力端子および制御端子を有しており、前記
比較装置は第１の入力側、第２の入力側、および第２の
半導体素子の制御素子に接続された出力側を有してお
り、第１の入力側に基準電圧が印加され、第２の入力側
に制御回路出力側が接続されており、前記ドライバ装置
は予め定められた閾値が上方超過された場合に制御回路
入力側に印加される入力信号により電流を第１の半導体
素子の制御端子から部分的に制御回路出力側へ供給する
構成により解決される。This problem is solved by the control circuit device according to claim 1 of the present invention. That is, the semiconductor device includes a controllable first semiconductor element, a second semiconductor element connected to a control terminal of the first semiconductor element, a comparison device, and a driver device. The element has an input terminal connected to the control circuit input side, an output terminal connected to the control circuit output side, and a control terminal, and the second semiconductor element has an input terminal, an output terminal, and a control terminal. Therefore, the comparison device has a first input side, a second input side, and an output side connected to the control element of the second semiconductor element, and the reference voltage is applied to the first input side. The control device output side is connected to the second input side of the control circuit, and the driver device supplies the first current to the first side by the input signal applied to the control circuit input side when the predetermined threshold value is exceeded above. Control circuit partially from the control terminal of the semiconductor device It is solved by and supplied to the power side.
本発明の基礎とする概念は、制御回路入力側に印加さ
れる予め定められた限界電圧ないし閾値電圧から第１の
半導体素子をダーリントン構造として駆動し、制御回路
の電流増幅度および効率を著しく上昇させる点にある。The concept on which the present invention is based is that the first semiconductor element is driven as a Darlington structure from a predetermined limit voltage or threshold voltage applied to the input side of the control circuit, and the current amplification degree and efficiency of the control circuit are significantly increased. There is a point to let.
従属請求項に本発明の制御回路装置の有利な実施形態
が記載されている。Advantageous embodiments of the control circuit arrangement according to the invention are described in the dependent claims.
有利な実施形態によればドライバ装置はカレントミラ
ー回路を有する。これにより制御ループが安定に動作す
る値に電流増幅度が制限される格別な利点が得られる。According to an advantageous embodiment, the driver device comprises a current mirror circuit. This has the particular advantage that the current gain is limited to a value at which the control loop operates stably.
別の有利な実施形態によれば、カレントミラー回路は
制御可能な第３の半導体素子および制御可能な第４の半
導体素子を有しており、この素子の第１の主端子は相互
接続されて第１の半導体素子の制御素子に接続されてお
り、かつ制御端子は相互接続されており、第３の半導体
素子の第２の主端子は制御回路出力側に接続されてお
り、第４の半導体素子の第２の主端子は第２の半導体素
子の一方の主端子に接続されている。According to another advantageous embodiment, the current mirror circuit comprises a controllable third semiconductor element and a controllable fourth semiconductor element, the first main terminal of which is interconnected. The first semiconductor element is connected to the control element, the control terminals are connected to each other, the second main terminal of the third semiconductor element is connected to the control circuit output side, and the fourth semiconductor element is connected to the control circuit output side. The second main terminal of the element is connected to one main terminal of the second semiconductor element.
別の有利な実施形態によれば、逆電流阻止装置が第１
の半導体素子の出力端子とカレントミラー回路との間に
接続されている。これによりカレントミラー回路が制御
回路入力側の入力電圧の低い場合および負の場合に逆方
向動作することが阻止され、第１の半導体素子のダーリ
ントン動作から通常動作への切換が可能となる格別の利
点が得られる。According to another advantageous embodiment, the reverse current blocking device is first
Is connected between the output terminal of the semiconductor element and the current mirror circuit. This prevents the current mirror circuit from operating in the reverse direction when the input voltage on the input side of the control circuit is low or when the input voltage is negative, and makes it possible to switch from the Darlington operation of the first semiconductor element to the normal operation. Benefits are obtained.
別の有利な実施形態によれば、逆電流阻止装置はダイ
オードとして構成されている。これにより他の半導体構
造部との集積化が簡単になる格別の利点が得られる。According to another advantageous embodiment, the reverse current blocking device is configured as a diode. This has the particular advantage of simplifying integration with other semiconductor structures.
別の有利な実施形態によれば、カレントミラー回路の
接続された制御端子は第１の半導体素子の制御端子と、
第２の半導体素子の一方の主端子とに接続されている。According to another advantageous embodiment, the connected control terminal of the current mirror circuit is the control terminal of the first semiconductor element,
It is connected to one main terminal of the second semiconductor element.
別の有利な実施形態によれば、カレントミラー回路の
接続された制御端子と第１の半導体素子の制御端子との
間に抵抗または能動の電流源が接続されている。According to another advantageous embodiment, a resistive or active current source is connected between the connected control terminal of the current mirror circuit and the control terminal of the first semiconductor element.
別の有利な実施形態によれば、第１の半導体素子の制
御端子と制御回路入力側との間に抵抗または能動の電流
源が接続されている。According to another advantageous embodiment, a resistive or active current source is connected between the control terminal of the first semiconductor element and the control circuit input side.
別の有利な実施形態によれば、第１の半導体素子はラ
テラル型pnpトランジスタである。According to another advantageous embodiment, the first semiconductor element is a lateral pnp transistor.
別の有利な実施形態によれば、例えばカレントミラー
回路の２つの半導体素子はpnpトランジスタであり、第
２の半導体素子はnpnトランジスタである。According to another advantageous embodiment, for example, the two semiconductor elements of the current mirror circuit are pnp transistors and the second semiconductor element is an npn transistor.
別の有利な実施形態によれば、比較装置は差動増幅器
である。According to another advantageous embodiment, the comparison device is a differential amplifier.
別の有利な実施形態によれば、差動増幅器は演算増幅
器である。According to another advantageous embodiment, the differential amplifier is an operational amplifier.
別の有利な実施形態によれば、比較装置の第２の入力
側は分圧器を介して制御回路出力側に接続されている。According to another advantageous embodiment, the second input side of the comparison device is connected to the control circuit output side via a voltage divider.
別の有利な実施形態によれば、基準電圧は調製可能で
ある。According to another advantageous embodiment, the reference voltage is adjustable.
以下に本発明を有利な実施例に即して添付の図面を参
照しながら詳細に説明する。Hereinafter, the present invention will be described in detail with reference to the accompanying drawings with reference to advantageous embodiments.
図１には通常の安定した直列形制御回路の構造が示さ
れている。FIG. 1 shows the structure of a conventional stable series control circuit.
図２には本発明の制御回路の有利な実施例の構造が示
されている。FIG. 2 shows the structure of an advantageous embodiment of the control circuit according to the invention.
図３には図１の周知の通常の直列形制御回路の損失電
力と本発明の制御回路の損失電力とが制御回路入力側に
印加される電圧に依存して示されている。FIG. 3 shows the power loss of the well-known conventional series type control circuit of FIG. 1 and the power loss of the control circuit of the present invention depending on the voltage applied to the input side of the control circuit.
図２には本発明の制御回路の有利な実施例の構造が示
されている。この制御回路は制御回路入力側１および制
御回路出力側２を有している。制御回路入力側１と制御
回路出力側２との間に制御可能な半導体素子３が接続さ
れている。図２に示された制御可能な第１の半導体素子
３はバイポーラのラテラル型pnpトランジスタである。
第１の半導体素子３は制御回路入力側１に接続された入
力端子４と、制御回路出力側２に接続された出力端子５
とを有する。半導体素子３は制御端子６を介して制御さ
れる。制御端子６はpnpトランジスタ３のベース端子で
あり、入力端子４はエミッタであり、出力端子はコレク
タである。FIG. 2 shows the structure of an advantageous embodiment of the control circuit according to the invention. The control circuit has a control circuit input 1 and a control circuit output 2. A controllable semiconductor element 3 is connected between a control circuit input side 1 and a control circuit output side 2. The controllable first semiconductor element 3 shown in FIG. 2 is a bipolar lateral pnp transistor.
The first semiconductor element 3 has an input terminal 4 connected to the control circuit input side 1 and an output terminal 5 connected to the control circuit output side 2.
Have and. The semiconductor element 3 is controlled via the control terminal 6. The control terminal 6 is the base terminal of the pnp transistor 3, the input terminal 4 is the emitter, and the output terminal is the collector.
第１の半導体素子３の制御端子６にカレントミラー回
路７の形のドライバ回路40が接続されており、このカレ
ントミラー回路は制御可能な第３の半導体素子８と制御
可能な第４の半導体素子12とから形成されている。第３
の半導体素子８は制御端子９、入力端子10、出力端子11
を有している。第４の半導体素子12は制御端子13、入力
端子14、出力端子15を有している。第３の半導体素子８
の制御端子９および第４の半導体素子12の制御端子13は
結合点16で相互接続されている。第３の半導体素子８お
よび第４の半導体素子12はそれぞれpnpトランジスタに
より形成されている。pnpトランジスタ８、12の制御端
子９、13はそれぞれベース端子であり、入力端子10、14
はそれぞれエミッタ端子であり、出力端子11、15はそれ
ぞれコレクタ端子である。A driver circuit 40 in the form of a current mirror circuit 7 is connected to the control terminal 6 of the first semiconductor element 3, which current mirror circuit comprises a controllable third semiconductor element 8 and a controllable fourth semiconductor element. It is formed from 12 and. Third
The semiconductor element 8 has a control terminal 9, an input terminal 10, and an output terminal 11.
have. The fourth semiconductor element 12 has a control terminal 13, an input terminal 14, and an output terminal 15. Third semiconductor element 8
The control terminal 9 and the control terminal 13 of the fourth semiconductor element 12 are interconnected at a connection point 16. The third semiconductor element 8 and the fourth semiconductor element 12 are each formed of a pnp transistor. The control terminals 9 and 13 of the pnp transistors 8 and 12 are base terminals, respectively, and the input terminals 10 and 14
Are emitter terminals, and output terminals 11 and 15 are collector terminals.
第１の半導体素子３の制御素子６は抵抗または能動の
電流源17を介して制御回路入力側１と第１の半導体素子
３の入力端子４とに接続されている。制御端子６はさら
に抵抗または能動の電流源18を介して結合点16に接続さ
れており、また直接にカレントミラー回路７の第３の半
導体素子８の入力端子10と第４の半導体素子12の入力端
子14とに接続されている。The control element 6 of the first semiconductor element 3 is connected to the control circuit input side 1 and the input terminal 4 of the first semiconductor element 3 via a resistor or an active current source 17. The control terminal 6 is further connected to a coupling point 16 via a resistor or an active current source 18, and directly connected to the input terminal 10 of the third semiconductor element 8 of the current mirror circuit 7 and the fourth semiconductor element 12 of the current mirror circuit 7. It is connected to the input terminal 14.
出力端子11はダイオードとして構成された逆電流阻止
装置19に接続されている。ダイオード19のアノードは出
力端子11すなわち第３の半導体素子８のコレクタに接続
されており、ダイオード19のカソードは出力端子５すな
わちラテラル型pnpトランジスタ３のコレクタと制御回
路出力側２とに接続されている。逆電流阻止装置19は制
御回路入力側１での入力電圧が低い場合または負の場合
に第３の半導体素子８の逆方向動作を阻止し、制御回路
のダーリントン動作から通常動作への切換を可能にす
る。The output terminal 11 is connected to a reverse current blocking device 19 configured as a diode. The anode of the diode 19 is connected to the output terminal 11, that is, the collector of the third semiconductor element 8, and the cathode of the diode 19 is connected to the output terminal 5, that is, the collector of the lateral pnp transistor 3 and the control circuit output side 2. There is. The reverse current blocking device 19 blocks the reverse operation of the third semiconductor element 8 when the input voltage on the control circuit input side 1 is low or negative, and allows the control circuit to switch from the Darlington operation to the normal operation. To
第４の半導体素子12の出力端子15およびカレントミラ
ー回路７の結合点16は第２の半導体素子20の入力端子21
に接続されている。第２の半導体素子20は入力端子21の
他に制御端子22および出力端子23を有している。The output terminal 15 of the fourth semiconductor element 12 and the connection point 16 of the current mirror circuit 7 are connected to the input terminal 21 of the second semiconductor element 20.
It is connected to the. The second semiconductor element 20 has a control terminal 22 and an output terminal 23 in addition to the input terminal 21.
第２の半導体素子20はバイポーラnpnトランジスタと
して第１の半導体素子３に相補的に構成されている。入
力端子21はバイポーラnpnトランジスタのコレクタによ
り形成され、制御端子22はベースにより形成され、出力
端子23はエミッタにより形成されている。出力端子23は
アースに接続されている。The second semiconductor element 20 is configured as a bipolar npn transistor so as to be complementary to the first semiconductor element 3. The input terminal 21 is formed by the collector of a bipolar npn transistor, the control terminal 22 is formed by the base, and the output terminal 23 is formed by the emitter. The output terminal 23 is connected to ground.
第２の半導体素子20の制御端子22は制御線路24を介し
て比較回路25の出力側26に接続されている。この比較回
路は演算増幅器により形成される。比較回路25は第１の
非反転入力側27（＋）と第２の反転入力側28（−）とを
有しており、第１の入力側27に基準電圧Vrefが印加さ
れ、第２の入力側28はフィードバック線路29を介して分
圧器30のタップ結合点31に接続されている。タップ結合
点31は直列に接続された２つの抵抗32、33の間に配置さ
れている。分圧器抵抗33はタップ結合点31とアースとの
間に配置されており、分圧器抵抗32はタップ結合点31と
制御回路出力側２との間に配置されている。The control terminal 22 of the second semiconductor element 20 is connected to the output side 26 of the comparison circuit 25 via the control line 24. This comparison circuit is formed by an operational amplifier. The comparison circuit 25 has a first non-inverting input side 27 (+) and a second inverting input side 28 (-), to which the reference voltage V ref is applied and the second The input side 28 of is connected to a tap connection point 31 of a voltage divider 30 via a feedback line 29. The tap connection point 31 is arranged between two resistors 32 and 33 connected in series. The voltage divider resistor 33 is arranged between the tap connection point 31 and the ground, and the voltage divider resistor 32 is arranged between the tap connection point 31 and the control circuit output side 2.
分圧器30を通って、制御回路出力側２に印加される電
圧の一部がフィードバック線路29を介して比較回路25の
第２の入力側28へ帰還結合される。A part of the voltage applied to the control circuit output 2 through the voltage divider 30 is feedback-coupled via the feedback line 29 to the second input 28 of the comparison circuit 25.
比較回路25は差動増幅器として構成されており、帰還
結合された実際値電圧と第１の入力側27に印加された基
準電圧値ないし目標電圧値とを比較して、これらの入力
側27、28に印加される電圧の差に依存して制御線路24を
介して第２の半導体素子20の制御端子22を制御する。第
２の半導体素子20は電流増幅器ないしドライバとして機
能し、第１の半導体素子３の制御端子６のベース電流を
基準電圧Vrefと取り出され帰還結合された制御回路の出
力電圧との間の電圧差に依存して制御する。The comparison circuit 25 is configured as a differential amplifier, compares the actual value voltage feedback-coupled with the reference voltage value or the target voltage value applied to the first input side 27, and inputs the input side 27, The control terminal 22 of the second semiconductor element 20 is controlled via the control line 24 depending on the difference in voltage applied to 28. The second semiconductor element 20 functions as a current amplifier or a driver, and the base current of the control terminal 6 of the first semiconductor element 3 is a voltage between the reference voltage V ref and the output voltage of the extracted and feedback-coupled control circuit. Control depending on the difference.
カレントミラー回路７は基準電流から定電流を形成
し、電流増幅度を制御ループが安定に動作する値へ制限
する。The current mirror circuit 7 forms a constant current from the reference current and limits the current amplification to a value at which the control loop operates stably.
制御入力側１に印加される入力電圧Viが予め定められ
た閾値ないし予め定められた限界電圧Vgを上回った場
合、第１の半導体素子の制御端子６に印加される電流の
一部は第１の半導体素子３と第２の半導体素子20との間
に配置されたドライバ装置40を介して直接に制御出力側
２へ供給される。限界電圧Vgが上方超過された後、第１
の半導体素子３は通常動作からダーリントン動作へ切り
換えられ、第３の半導体素子８とともに２つのトランジ
スタから成るダーリントン回路を形成する。これにより
電流増幅度全体が高められる。When the input voltage V i applied to the control input side 1 exceeds a predetermined threshold value or a predetermined limit voltage V g , part of the current applied to the control terminal 6 of the first semiconductor element is It is directly supplied to the control output side 2 via a driver device 40 arranged between the first semiconductor element 3 and the second semiconductor element 20. After the upper limit voltage V g is exceeded, the first
The semiconductor device 3 is switched from the normal operation to the Darlington operation, and together with the third semiconductor device 8, the Darlington circuit composed of two transistors is formed. This enhances the overall current amplification.
制御可能な第２の半導体素子20における電力損失Pvは
入力電圧が限界電圧Vgを越えて存在する場合にも従来の
技術による一般的な制御回路に比べて著しく低減され
る。このように本発明の制御回路では複雑でスペースを
取る冷却装置ないし電力用ケーシングに対する必要性が
省略される。The power loss P v in the controllable second semiconductor element 20 is significantly reduced compared to the general control circuit according to the prior art even when the input voltage exceeds the limit voltage V g . Thus, the control circuit of the present invention obviates the need for complex and space-consuming cooling devices or power casings.
図３には従来の制御回路の電力損失特性と本発明の制
御回路の電力損失特性とが比較されて示されている。電
力損失Pvは入力電圧Viと、図３のラテラル型pnpトラン
ジスタまたは図１のトランジスタT1の制御素子６での電
流強度との積により求められ、従来の制御回路（Ｉ）で
は入力電圧Viが増加するにつれて線形に上昇する。本発
明による制御回路（II）では、損失電力は限界電圧Vgま
では同様に線形に上昇する。限界電圧Vgに達すると本発
明の制御回路は通常動作からダーリントン動作へ切り換
えられ、必然的にベース電流ひいては損失電力がまず強
く低下し、さらに入力電圧Viが増加すると線形に上昇す
るものの従来の制御回路よりも上昇の程度が小さい。FIG. 3 shows the power loss characteristics of the conventional control circuit and the power loss characteristics of the control circuit of the present invention in comparison. The power loss P v is obtained by the product of the input voltage V i and the current intensity in the control element 6 of the lateral pnp transistor of FIG. 3 or the transistor T1 of FIG. 1, and the input voltage V i in the conventional control circuit (I). It rises linearly as i increases. In the control circuit (II) according to the present invention, the power loss also rises linearly up to the limit voltage V g . When the limit voltage V g is reached, the control circuit of the present invention is switched from the normal operation to the Darlington operation, inevitably the base current and hence the power loss are first strongly reduced, and are linearly increased as the input voltage V i is increased. The degree of rise is smaller than that of the control circuit.
本発明は説明した実施例に限定されるものではなく、
以下の請求項の権利範囲内で種々の手段により修正可能
である。例えば図２に示されたバイポーラトランジスタ
を電界効果トランジスタまたは他の制御可能な半導体素
子によって置換することができる。さらに制御回路の構
造は図２に示した構造に対して相補的であることができ
る。つまり第１の半導体素子３、第３の半導体素子８、
第４の半導体素子12をnpnトランジスタにより形成し、
第２の半導体素子20をpnpトランジスタにより形成して
もよい。基準電圧Vrefは別の実施形態によれば調整可能
である。またドライバ回路40はカレントミラー回路に限
定されるものではなく、それぞれ適切な能動ドライバ回
路または受動ドライバ回路により形成することができ
る。The invention is not limited to the embodiments described,
It can be modified by various means within the scope of the following claims. For example, the bipolar transistor shown in FIG. 2 can be replaced by a field effect transistor or other controllable semiconductor device. Furthermore, the structure of the control circuit can be complementary to the structure shown in FIG. That is, the first semiconductor element 3, the third semiconductor element 8,
The fourth semiconductor element 12 is formed by an npn transistor,
The second semiconductor element 20 may be formed by a pnp transistor. The reference voltage V ref is adjustable according to another embodiment. Further, the driver circuit 40 is not limited to the current mirror circuit, but can be formed by an appropriate active driver circuit or passive driver circuit, respectively.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−315852（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/565 G05F 1/575 ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-5-315852 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G05F 1/565 G05F 1/575
Claims (14)
第１の半導体素子（３）の制御端子（６）に接続されて
いる第２の半導体素子（20）と、比較装置（25）と、ド
ライバ装置（40）とを有しており、 前記第１の半導体素子は制御回路入力側（１）に接続さ
れた入力端子（４）と制御回路出力側（２）に接続され
た出力端子（５）と制御端子（６）とを有しており、 前記第２の半導体素子は入力端子（21）、出力端子（2
3）および制御端子（22）を有しており、 前記比較装置は第１の入力側（27）、第２の入力側（2
8）、および前記第２の半導体素子（20）の制御端子（2
2）に接続された出力側（26）を有しており、前記第１
の入力側（27）に基準電圧（Vref）が印加され、前記第
２の入力側（28）が制御回路出力側（２）に接続されて
おり、 前記ドライバ装置は予め定められた閾値（Vg）が上方超
過された場合に制御回路入力側（１）に印加される入力
信号により電流を第１の半導体素子（３）の制御端子
（６）から部分的に制御回路出力側（２）へ供給する、 ことを特徴とする制御回路装置。1. A controllable first semiconductor element (3), a second semiconductor element (20) connected to a control terminal (6) of the first semiconductor element (3), and a comparison device. (25) and a driver device (40), wherein the first semiconductor element is connected to an input terminal (4) connected to the control circuit input side (1) and a control circuit output side (2). The second semiconductor element has an input terminal (21) and an output terminal (2).
3) and a control terminal (22), the comparison device has a first input side (27) and a second input side (2).
8) and the control terminal (2) of the second semiconductor element (20).
2) having an output side (26) connected to said first side
A reference voltage (V ref ) is applied to the input side (27) of the control circuit, the second input side (28) is connected to the control circuit output side (2), and the driver device has a predetermined threshold ( When V g ) exceeds the upper limit, a current is partially supplied from the control terminal (6) of the first semiconductor element (3) to the control circuit output side (2) by the input signal applied to the control circuit input side (1). ) Is supplied to the control circuit device.
回路（７）を有する、請求項１記載の制御回路装置。2. The control circuit device according to claim 1, wherein the driver device (40) has a current mirror circuit (7).
導体素子および第４の半導体素子（８、12）を有してお
り、該素子の第１の主端子（10、14）は相互接続されて
第１の半導体素子（３）の制御端子（６）に接続されて
おり、かつ該素子の制御端子（９、10）は相互接続され
ており、第３の半導体素子（８）の第２の主端子（11）
は制御回路出力側（２）に接続されており、第４の半導
体素子（12）の第２の主端子（15）は第２の半導体素子
（20）の一方の主端子（21）に接続されている、請求項
２記載の制御回路装置。3. The current mirror circuit (7) has a third semiconductor element and a fourth semiconductor element (8, 12), the first main terminals (10, 14) of which are mutually connected. Connected to the control terminal (6) of the first semiconductor element (3), and the control terminals (9, 10) of the element are interconnected, and of the third semiconductor element (8) Second main terminal (11)
Is connected to the output side (2) of the control circuit, and the second main terminal (15) of the fourth semiconductor element (12) is connected to one main terminal (21) of the second semiconductor element (20). The control circuit device according to claim 2, which is provided.
（３）の出力端子（５）とカレントミラー回路（７）と
の間に接続されている、請求項１から３までのいずれか
１項記載の制御回路装置。4. The reverse current blocking device (19) according to claim 1, wherein the reverse current blocking device (19) is connected between the output terminal (5) of the first semiconductor element (3) and the current mirror circuit (7). The control circuit device according to claim 1.
ある、請求項４記載の制御回路装置。5. The control circuit arrangement according to claim 4, wherein the reverse current blocking device (19) is a diode.
の半導体素子（３）の制御端子（６）と、第２の半導体
素子（20）の一方の主端子（21）とに接続されている、
請求項３から５までのいずれか１項記載の制御回路装
置。6. The control terminal (9, 13) connected is the first
Connected to a control terminal (6) of the semiconductor element (3) and one main terminal (21) of the second semiconductor element (20),
The control circuit device according to any one of claims 3 to 5.
子（３）の制御端子（６）との間に抵抗（18）または能
動の電流源が接続されている、請求項３から６までのい
ずれか１項記載の制御回路装置。7. A resistor (18) or an active current source is connected between the control terminal (9, 13) and the control terminal (6) of the first semiconductor element (3). 7. The control circuit device according to claim 1.
（６）と制御回路入力側（１）との間に抵抗（17）また
は能動の電流源が接続されている、請求項１から７まで
のいずれか１項記載の制御回路装置。8. A resistor (17) or an active current source is connected between the control terminal (6) of the first semiconductor element (3) and the control circuit input side (1). 8. The control circuit device according to any one of 1 to 7.
pnpトランジスタまたはDMOSトランジスタである、請求
項１から８までのいずれか１項記載の制御回路装置。9. The first semiconductor element (3) is of lateral type.
The control circuit device according to any one of claims 1 to 8, which is a pnp transistor or a DMOS transistor.
半導体素子（８、12）はpnpトランジスタであり、前記
第２の半導体素子（20）はnpnトランジスタである、請
求項３から９までのいずれか１項記載の制御回路装置。10. The two semiconductor elements (8, 12) of the current mirror circuit (7) are pnp transistors and the second semiconductor element (20) is an npn transistor. The control circuit device according to claim 1.
る、請求項１から10までのいずれか１項記載の制御回路
装置。11. The control circuit device according to claim 1, wherein the comparison device (25) is a differential amplifier.
求項11記載の制御回路装置。12. The control circuit device according to claim 11, wherein the differential amplifier is an operational amplifier.
圧器（30）を介して制御回路出力側（２）に接続されて
いる、請求項１から12までのいずれか１項記載の制御回
路装置。13. The second input side (28) of the comparison device is connected to the control circuit output side (2) via a voltage divider (30), according to claim 1. The control circuit device described.
１から13までのいずれか１項記載の制御回路装置。14. The control circuit device according to claim 1, wherein the reference voltage is adjustable.
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