JP3422012B2 - 情報復号装置および方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報復号装置およ
び方法に関し、特に、畳込み符号とビダビ復号を用いて
デジタル伝送を行う場合に用いて好適な情報復号装置お
よび方法に関する。

【０００２】

【従来の技術】誤り訂正符号として畳込み符号を用い、
ビタビ復号を行ってデータを復号するデジタルデータ伝
送システムにおいて、符号系列をある終結系列で終結す
ることによって復号の信頼性を高めるとともに、複数の
情報源から供給されるデータを単一の符号化器で連続し
て符号化、復号が行える技術が知られている。これは終
結系列を用いることにより、複数のまったく関係のない
符号化されるべきデータを連結し、１つの符号系列とし
て扱うことができるようになるためである。

【０００３】図５は、２系列のデータをマルチプレクス
して伝送する情報伝送システムの一例の構成を示すブロ
ック図である。送信側の送信装置において、入力端子
１，４はそれぞれ異なる情報源からのデジタル系列を入
力するようになされている。畳込み符号化器２は、入力
端子１より入力されたデータに対して畳込み符号化を行
うようになされている。ビット消去部３は、ビット消去
回路と直列化回路より構成され、畳込み符号化されたデ
ータの所定のビットを、消去マップ３ａに従って消去す
るとともに、入力されたデータを直列化するようになさ
れている。畳込み符号化器５は、入力端子４より入力さ
れたデータに対して畳込み符号化を行うようになされて
いる。ビット消去部６は、畳込み符号化されたデータの
所定のビットを、消去マップ６ａに従って消去するとと
もに、入力されたデータを直列化するようになされてい
る。

【０００４】マルチプレクス情報生成回路７は、入力さ
れたデータをマルチプレクスする場合の規則に対応する
情報（マルチプレクス情報）を生成するようになされて
いる。マルチプレクサ（ＭＵＸ）８は、入力されたデー
タをマルチプレクスし、後述するデータフレームを構成
し、出力するようになされている。

【０００５】また、受信側の受信装置において、デマル
チプレクサ（Ｄｅ−ＭＵＸ）１０は、伝送路９を介して
送信されてきたデータからマルチプレクス情報の識別子
を検出し、マルチプレクス情報をマルチプレクス情報生
成回路１１に供給し、符号系列をビット挿入回路１２に
供給するようになされている。マルチプレクス情報生成
回路１１は、入力されたマルチプレクス情報から、入力
端子１より入力された第１符号系列の符号化率と符号系
列の長さ（Ｌ１）、および入力端子４より入力された第
２符号系列の符号化率と符号系列の長さ（Ｌ２）を解読
し、ビット挿入回路１２およびデマルチプレクサ１４に
対応するものを供給するようになされている。

【０００６】ビット挿入回路１２においては、ビット消
去部３および６における場合とは逆の操作が行われ、ど
のビットが消去されているかを解読し、消去されている
ビット位置にダミービット（例えば０）を挿入し、２系
列のビットストリームに変換し、出力するようになされ
ている。ビタビ復号器１３は、後述する図７の状態遷移
図に従って、ビタビ復号を行うようになされている。

【０００７】デマルチプレクサ１４は、マルチプレクス
情報生成回路１１より供給される第１符号系列の長さ
（Ｌ１）および第２符号系列の長さ（Ｌ２）に従って、
ビタビ復号器１３より入力された復号系列を振り分け、
２系列の復号データにして出力端子１５および１６より
それぞれ出力するようになされている。

【０００８】図６は、畳込み符号化器２の構成例を示す
ブロック図である。遅延素子２２は、入力端子２１より
入力されたデータを所定の時間だけ遅延して出力する。
遅延素子２３は、遅延素子２２より供給されたデータを
所定の時間だけ遅延して出力するようになされている。
演算器２４は、入力端子２１、遅延素子２２、および遅
延素子２３より供給されたデータの排他的論理和を演算
し、その演算結果を出力端子２６より出力するようにな
されている。演算器２５は、入力端子２１、および遅延
素子２３より供給されたデータの排他的論理和を演算
し、その演算結果を出力端子２７より出力するようにな
されている。従って、畳込み符号化器２は、拘束長３、
内部遅延素子数２、状態数４の畳込み符号化器であり、
出力端子２６，２７より畳込み符号化された符号系列が
出力される。畳込み符号化器５は、基本的に畳込み符号
器２の場合と同様の構成とすることができるので、その
説明は省略する。

【０００９】次に、図５を参照してその動作について説
明する。入力端子１には、所定の情報源より、長さＬ１
のデジタルデータと、データの最後に連接される既知の
終結系列が入力される。このデジタルデータと終結系列
は、畳込み符号化器２に入力され、畳込み符号化が行わ
れる。

【００１０】畳込み符号化器２において、最初、遅延素
子２２，２３は、定められた値で初期化されている。こ
こでは、００（遅延素子２２＝０，遅延素子２３＝０）
に初期化されているものとする。この畳込み符号化器２
の状態遷移図を図７に示す。

【００１１】図７に示した状態遷移図によれば、状態０
０において０が入力されると、００が出力され、状態０
０に遷移し、状態００において１が入力されると、１１
が出力され、状態１０に遷移する。また、状態０１にお
いて０が入力されると、１１が出力され、状態００に遷
移し、状態０１において１が入力されると、００が出力
され、状態１０に遷移することがわかる。同様に、状態
１０において０が入力されると、１０が出力され、状態
０１に遷移し、状態１０において１が入力されると、０
１が出力され、状態１１に遷移する。また、状態１１に
おいて０が入力されると、０１が出力され、状態０１に
遷移し、状態１１において１が入力されると、１０が出
力され、状態１１に遷移することがわかる。

【００１２】図６に示した畳込み符号化器２を用いた場
合、終結系列として例えば００を用いることによって、
全く異なる２つの系列を１つの系列として扱うことが可
能となる。なぜなら、入力端子１から入力されるデータ
の最後に終結系列００を入力することによって、畳込み
符号化器２の遅延素子は００に初期化された場合と同様
の状態（遅延素子２２の値＝０、遅延素子２３の値＝
０）になり、終結系列のあとに全く異なるデータ系列が
入力されても、前のデータ系列に影響されることなく符
号化されるためである。同じ理由によって、復号もあた
かも１つの符号系列であるかのように復号することがで
きる。これは、入力系列が２系列ということに限定され
ない。

【００１３】ビット消去部３においては、図５に示すよ
うな消去マップ３ａに従って、ビットが消去される。図
中の消去マップ３ａにおいて、１に対応するビットは伝
送され、０に対応するビットは伝送されない。

【００１４】従って、消去マップ３ａによれば、例え
ば、ある時点での畳込み符号化器２の出力Ｘ（＝Ｘ１）
とＹ（＝Ｙ１）はＸ１Ｙ１の順で伝送され、次の時点で
は、畳込み符号化器２の出力Ｘ（＝Ｘ２）とＹ（＝Ｙ
２）のうち、Ｘ（＝Ｘ２）は消去されて伝送されず、Ｙ
（＝Ｙ２）のみ伝送されることになる。すなわち、この
２つの時点で伝送されるビットは、Ｘ１Ｙ１Ｙ２とな
る。この操作で畳込み符号化器２に入力されるビット数
は２ビットであり、ビット消去部３から出力されるビッ
ト数は３ビットとなるので、符号化率Ｒ１は２／３（入
力ビット数／出力ビット数）となる。この操作は２単位
時間毎に繰り返される。

【００１５】入力端子４より入力されたデータに対して
も同様の手順で符号化が行われる。すなわち、入力端子
４からは、所定の情報源より、長さＬ２のデジタルデー
タとデータの最後に連接される既知の終結系列（００）
が入力される。このデータは、畳込み符号化器５におい
て畳込み符号化が行われる。ここで、復号装置が１種類
で済むように、入力端子４より入力されたこのデータに
関しても、図６に示した畳込み符号化器２を用いるよう
にすることができる。畳込み符号化器５の出力はビット
消去部６に供給される。

【００１６】ビット消去部６においては、消去マップ６
ａに従って、ビット消去部３の場合と同様の手順で所定
のビットが消去される。消去マップ６ａによれば、ある
時点での畳込み符号化器５の出力Ｘ（＝Ｘ１）とＹ（＝
Ｙ１）はＸ１Ｙ１の順で伝送され、次の時点では、畳込
み符号化器５の出力Ｘ（＝Ｘ２）とＹ（＝Ｙ２）のう
ち、Ｘ（＝Ｘ２）は消去されて伝送されず、Ｙ（＝Ｙ
２）のみ伝送されることになる。さらにその次の時点で
は、符号化器の出力Ｘ（＝Ｘ３）とＹ（＝Ｙ３）のう
ち、Ｘ（＝Ｘ３）は伝送されるが、Ｙ（＝Ｙ３）は消去
されて伝送されない。

【００１７】すなわち、この３つの時点で伝送されるビ
ットは、Ｘ１Ｙ１Ｙ２Ｘ３となる。この操作で畳込み符
号化器５に入力されるビット数は３ビットであり、ビッ
ト消去部６から出力されるビット数は４ビットとなるの
で、符号化率Ｒ２は３／４となる。この操作は３単位時
間ごとに繰り返される。

【００１８】ここで、入力端子１から入力されたデータ
と入力端子４から入力されたデータの誤り率特性を比較
してみると、上述したように、入力端子１より入力され
たデータの符号化率Ｒ１は２／３であり、入力端子４よ
り入力されたデータの符号化率Ｒ２は３／４であるの
で、入力端子１より入力されたデータの方が、入力端子
４より入力されたデータより符号化率が小さく、誤り率
特性が良好であることが予想される。逆に、入力端子４
より入力されたデータは入力端子１より入力されたデー
タより符号化率が大きいので、伝送効率が良いことが予
想される。

【００１９】入力端子１から入力されたデータ系列と入
力端子４から入力されたデータ系列のそれぞれの符号系
列は、ある規則に従ってマルチプレクスされるが、マル
チプレクス情報生成回路７においては、その規則に対応
する情報（マルチプレクス情報）が生成され、出力され
る。ここでは簡単のため、マルチプレクス情報は、図８
に示したような構成をなしているものとする。即ち、マ
ルチプレクス情報の識別子、第１符号系列の符号化率、
符号系列の長さ（Ｌ１）、第２符号系列の符号化率、お
よび符号系列の長さ（Ｌ２）からなるものとする。

【００２０】ビット消去部３，６、およびマルチプレク
ス情報生成回路７の出力は、それぞれマルチプレクサ８
に供給される。マルチプレクサ８においては、これらの
入力がマルチプレクスされ、例えば、簡単のため、図９
に示したようなデータフレームが構成された後、伝送路
９に供給される。

【００２１】伝送路９は、例えば変調器を通した無線伝
送やメディアへの記録等が考えられるが、いずれもなん
らかの雑音が付加されて受信器（図５において、デマル
チプレクサ１０以降）に到達する。

【００２２】デマルチプレクサ１０においては、マルチ
プレクス情報の識別子を検出し、マルチプレクス情報と
符号化系列をそれぞれ抽出し、マルチプレクス情報をマ
ルチプレクス情報生成回路１１に、符号系列をビット挿
入回路１２にそれぞれ振り分ける。

【００２３】マルチプレクス情報生成回路１１において
は、デマルチプレクサ１０より供給されたマルチプレク
ス情報から、第１符号系列の符号化率と符号系列の長さ
（Ｌ１）、第２符号系列の符号化率と符号系列の長さ
（Ｌ２）を解読し、第１符号系列の符号化率と符号系列
の長さ（Ｌ１）、第２符号系列の符号化率と符号系列の
長さ（Ｌ２）をビット挿入回路１２に、第１符号系列の
符号系列の長さ（Ｌ１）、第２符号系列の符号系列の長
さ（Ｌ２）をデマルチプレクサ１４に供給する。

【００２４】ビット挿入回路１２では、ビット消去部３
および６において行われる操作と丁度逆の操作が行われ
る。即ち、マルチプレクス情報生成回路１１から供給さ
れたマルチプレクス情報に含まれる符号化率から、どの
ビットが消去されているかを解読し、消去されているビ
ット位置にダミービット（例えば０）を挿入し、２系列
のビットストリームＸ₂、Ｙ₂に変換し、次段のビタビ復
号器１３に供給する。例えば、第１符号系列におけるビ
ット挿入では、ビットストリームＸ₂、Ｙ₂に対応する最
初の２ビット（Ｘ₂１、Ｙ₂１）を受信したあと、ビット
消去部３において消去されたＸ２に対応する部分に０を
挿入し、Ｙ２に対応する１ビット（Ｙ₂２）を受信す
る。結果としてビット挿入回路１２の出力は、（Ｘ
₂１、Ｙ₂１）、（０、Ｙ₂２）となる。同様にして、第
２符号系列に対するビット挿入回路１２の出力は、（Ｘ
₂１、Ｙ₂１）、（０、Ｙ₂２）、（Ｘ₂３、０）となる。

【００２５】ビタビ復号器１３には、これらのデータと
ともにどのビットが消去されたかを示す挿入フラグも併
せて供給される。ビタビ復号器１３においては、図７に
示した状態遷移図に基づいたビタビ復号が行われ、デマ
ルチプレクサ１４に供給される。デマルチプレクサ１４
においては、マルチプレクサ情報生成回路１１より供給
される第１符号系列の長さ（Ｌ１）と第２符号系列の長
さ（Ｌ２）に従って復号系列が振り分けられ、２系列の
復号データとされ、出力端子１５および出力端子１６よ
りそれぞれ出力される。

【００２６】

【発明が解決しようとする課題】このように、複数系列
のデータを符号化する場合において、各系列を終結する
ことによって、それらをあたかも１つの系列のデータと
見なし、その符号化および復号を同一の符号化器、およ
び復号器で連続して行うことができるが、実際には復号
するときに、系列の切れ目毎に元々の複数の系列のうち
の１つの系列として復号することが可能である。この要
求は、元々の複数系列ごとに誤り率特性が異なり、ある
系列が一つ前の系列の誤り率特性に影響される場合に起
こると考えられる。

【００２７】しかしながら、例えば、受信側では元々の
複数系列のうちの１つの系列しか必要としない場合、伝
送路上で雑音の影響を受けた復号器（具体的にはステー
トメトリックの値が雑音に応じた値を持っていることに
対応する）を継続的に用いて、対象となる系列の復号を
行うことは、誤り率特性を劣化させる原因となる。

【００２８】また、複数系列すべてを復号する必要があ
る場合でも、パンクチャド符号のように、系列ごとに誤
り率特性の異なる符号系列を連続して復号する場合、対
象となる系列の前の系列の誤り率特性が悪い場合は、そ
の対象となる系列の誤り率特性をも劣化させてしまう原
因となる場合がある課題があった。

【００２９】本発明はこのような状況に鑑みてなされた
ものであり、符号を終結することによって、連接された
複数の符号系列の復号時に、前の系列の復号結果に影響
されずに復号することができるようにするものである。

【００３０】

【課題を解決するための手段】本発明の情報符号装置
は、畳込み符号化データが、所定の終結系列を用いて連
結された複数の符号系列を含む場合に、一の符号化系列
がビタビ復号器に入力された後であって、次の符号化系
列のビタビ復号器への入力が開始される前に、ビタビ復
号器のステートメトリックを初期化するためのダミーデ
ータを、畳込み符号化データと共に入力された制御信号
に基づき、ビタビ復号器に入力する手段を備えることを
特徴とする。

【００３１】前記ダミーデータは、少なくとも、ビタビ
復号器におけるビタビ復号の打ち切り長の長さを有する
ようにすることができる。

【００３２】本発明の情報復号方法は、畳込み符号化デ
ータが、所定の終結系列を用いて連結された複数の符号
系列を含む場合に、一の符号化系列がビタビ復号器に入
力された後であって、次の符号化系列のビタビ復号器へ
の入力が開始される前に、畳込み符号化データと共に入
力された制御信号に基づき、ビタビ復号器にダミーデー
タを入力する工程と、ダミーデータによってビタビ復号
器のステートメトリックの初期化を行う工程とを備える
ことを特徴とする。

【００３３】本発明の情報符号装置においては、畳込み
符号化データが、所定の終結系列を用いて連結された複
数の符号系列を含む場合に、一の符号化系列がビタビ復
号器に入力された後であって、次の符号化系列のビタビ
復号器への入力が開始される前に、畳込み符号化データ
と共に入力された制御信号に基づき、ビタビ復号器のス
テートメトリックを初期化するためのダミーデータがビ
タビ復号器に入力される。従って、符号系列毎にパスメ
トリックが初期化された状態で、ビダビ復号を開始する
ことができる。

【００３４】ダミーデータは、少なくとも、ビタビ復号
器におけるビタビ復号の打ち切り長の長さを有するよう
にすることにより、符号系列毎にパスメトリックが初期
化された状態で、ビダビ復号を開始することができる。

【００３５】本発明の情報復号方法においては、畳込み
符号化データが、所定の終結系列を用いて連結された複
数の符号系列を含む場合に、一の符号化系列がビタビ復
号器に入力された後であって、次の符号化系列のビタビ
復号器への入力が開始される前に、畳込み符号化データ
と共に入力された制御信号に基づき、ビタビ復号器にダ
ミーデータが入力され、ダミーデータによってビタビ復
号器のステートメトリックの初期化が行なわれる。従っ
て、符号系列毎にパスメトリックが初期化された状態
で、ビダビ復号を開始することができる。

【００３６】

【発明の実施の形態】図１は、本発明の情報伝送システ
ムの一実施例の構成を示すブロック図である。送信側の
送信装置に関しては、図５に示した従来のものと同一の
ものを仮定する。従って、ここでは、送信装置の構成に
ついての説明は省略する。

【００３７】図１の受信側の受信装置において、デマル
チプレクサ（Ｄｅ−ＭＵＸ）３１は、伝送路９を介して
送信されてきたデータからマルチプレクス情報の識別子
を検出し、マルチプレクス情報をマルチプレクス情報生
成回路３２に供給し、符号系列をビット挿入回路３３に
供給するようになされている。

【００３８】マルチプレクス情報生成回路３２は、入力
されたマルチプレクス情報から、入力端子１より入力さ
れた第１符号系列の符号化率と符号系列の長さ（Ｌ
１）、および入力端子４より入力された第２符号系列の
符号化率と符号系列の長さ（Ｌ２）を解読し、例えば、
ビット挿入回路３３にビット挿入のための制御信号を供
給し、バッファメモリ３４にリード（読み出し）イネー
ブル信号を供給し、ビタビ復号器３５にステートメトリ
ック初期化信号を供給し、さらにデマルチプレクサ３６
に復号系列を振り分けるためのデマルチプレクス信号を
供給するようになされている。

【００３９】ビット挿入回路３３は、ビット消去部３お
よび６における場合とは逆の操作が行われ、どのビット
が消去されているかを解読し、消去されているビット位
置にダミービット（例えば０）を挿入し、２系列のビッ
トストリームに変換し、出力するようになされている。
ビタビ復号器３５は、後述する図７の状態遷移図に従っ
て、ビタビ復号を行うようになされている。

【００４０】デマルチプレクサ３６は、マルチプレクス
情報生成回路３２より供給される第１符号系列の長さお
よび第２符号系列の長さに従って、ビタビ復号器３５よ
り入力された復号系列を振り分け、２系列の復号データ
にして出力端子３７および３８よりそれぞれ出力するよ
うになされている。

【００４１】次に、その動作について説明する。送信側
の送信装置においては、図５を参照して上述した場合と
基本的に同様であるので、その詳細な説明は省略する
が、入力された２系統のデータが畳込み符号化され、ビ
ット消去され、さらにマルチプレクスされて、伝送路９
に供給される。伝送路９では何らかの雑音が付加され、
受信装置のデマルチプレクサ３１に到達する。

【００４２】デマルチプレクサ３１においては、マルチ
プレクス情報の識別子が検出され、マルチプレクス情報
はマルチプレクス情報生成回路３２に、符号系列はビッ
ト挿入回路３３にそれぞれ振り分けられる。

【００４３】マルチプレクス情報生成回路３２において
は、マルチプレクス情報から第１符号系列の符号化率と
符号系列の長さ（Ｌ１）、第２符号系列の符号化率と符
号系列の長さ（Ｌ２）が解読され、ビット挿入回路３３
に対しては、ビット挿入回路３３が後述する機能を満た
すような制御信号が供給される。また、バッファメモリ
３４に対しては、バッファメモリ３４が後述する機能を
満たすような制御信号が供給される。ビタビ復号器３５
に対しては、ビタビ復号器３５が後述する機能を満たす
ような初期化信号が供給される。さらにデマルチプレク
サ３６に対しては、デマルチプレクサ３６が後述する機
能を満たすような制御信号が供給される。

【００４４】ビット挿入回路３３においては、図５にお
いて上述したビット挿入回路１２の場合と基本的に同様
の操作が行われるが、マルチプレクス情報生成回路３２
より供給される制御信号との関係についてもう少し詳し
く説明する。デマルチプレクサ３１によって受信された
受信データにおいては、マルチプレクス情報識別子によ
って、そこに含まれるマルチプレクス情報の位置を知る
ことができる。これによって、第１符号系列の先頭位置
を認識することができる。また、第１符号系列の先頭位
置と第１符号系列の長さから、第２符号系列の先頭位置
を認識することができる。第１符号系列の先頭位置から
第１符号系列の長さ分だけ前述の方法でビット挿入を行
い、その後、第２符号系列の先頭位置から第２符号系列
の長さ分だけ前述の方法でビット挿入を行う。

【００４５】逆に、この機能が実現できるようにマルチ
プレクス情報生成回路３２は、第１符号系列のビット挿
入開始位置とビット挿入区間、第２符号系列のビット挿
入開始位置とビット挿入区間を出力すればよい。ビット
挿入回路３３の出力は、次段のバッファメモリ３４に供
給される。

【００４６】バッファメモリ３４は、次段のビタビ復号
器３５が後述の機能を実現するためのデータの速度変換
とダミーデータの出力を行う。デマルチプレクス情報生
成回路３２より供給される制御信号は、バッファメモリ
３４の入力（書き込み）イネーブル信号と出力（読みだ
し）イネーブルの信号である。読みだしイネーブル信号
がディセーブルのときは常に（０，０）を出力する。こ
れは終結された符号系列間に、入力が００００・・・・
で、出力が（０，０）、（０，０）、（０，０）・・・
となるような符号系列が連結された場合と同様の意味を
持つ。

【００４７】ビタビ復号器３５においては、図７に示し
た状態遷移図に従ってビタビ復号が行われる。ビタビ復
号器３５の回路構成を図２に示す。

【００４８】図２に示したビタビ復号器３５において、
入力端子４１，４２は、それぞれ所定の受信系列のデー
タを入力するようになされている。ブランチメトリック
演算回路４３は、入力されたデータ（Ｄ１，Ｄ２）と
（０，０）との距離（例えばハミング距離）を演算し、
出力するようになされている。ブランチメトリック演算
回路４４は、入力されたデータ（Ｄ１，Ｄ２）と（０，
１）との距離を演算し、出力するようになされている。
ブランチメトリック演算回路４３は、入力されたデータ
（Ｄ１，Ｄ２）と（１，０）との距離を演算し、出力す
るようになされている。さらに、ブランチメトリック演
算回路４３は、入力されたデータ（Ｄ１，Ｄ２）と
（１，１）との距離を演算し、出力するようになされて
いる。

【００４９】ＡＣＳ回路（ステートメトリック演算回
路）（ＡＣＳ）４７には、ブランチメトリック演算回路
４３，４６からの出力データと、後述するステートメト
リック記憶装置５１，５２からの出力データが供給され
るようになされており、図７に示した状態遷移図に従っ
て、所定の演算を行い、尤度の大きい方、即ち計算結果
の小さい方を選択し、選択情報をパスメモリ５６に供給
するとともに、選択した計算結果をステートメトリック
記憶装置５１に供給するようになされている。また、Ａ
ＣＳ回路４８には、ブランチメトリック演算回路４５，
４４からの出力データと、ステートメトリック記憶装置
５３，５４からの出力データが供給されるようになされ
ており、図７に示した状態遷移図に従って、所定の演算
を行い、尤度の大きい方、即ち計算結果の小さい方を選
択し、選択情報をパスメモリ５６に供給するとともに、
選択した計算結果をステートメトリック記憶装置５２に
供給するようになされている。

【００５０】ＡＣＳ回路４９には、ブランチメトリック
演算回路４６，４４からの出力データと、ステートメト
リック記憶装置５１，５２からの出力データが供給され
るようになされており、図７に示した状態遷移図に従っ
て、所定の演算を行い、尤度の大きい方、即ち計算結果
の小さい方を選択し、選択情報をパスメモリ５６に供給
するとともに、選択した計算結果をステートメトリック
記憶装置５３に供給するようになされている。ＡＣＳ回
路５０には、ブランチメトリック演算回路４４，４５か
らの出力データと、ステートメトリック記憶装置５３お
よび５４からの出力データが供給されるようになされて
おり、図７に示した状態遷移図に従って、所定の演算を
行い、尤度の大きい方、即ち計算結果の小さい方を選択
し、選択情報をパスメモリ５６に供給するとともに、選
択した計算結果をステートメトリック記憶装置５４に供
給するようになされている。

【００５１】パスメトリック（ステートメトリック）記
憶装置（ＳＭ）５１は、ＡＣＳ回路４７の演算結果を記
憶し、所定のタイミングで、出力するようになされてい
る。ステートメトリック記憶装置５２は、ＡＣＳ回路４
８の演算結果を記憶し、所定のタイミングで出力するよ
うになされている。ステートメトリック記憶装置５３
は、ＡＣＳ回路４９の演算結果を記憶し、所定のタイミ
ングで出力するようになされている。ステートメトリッ
ク記憶装置５４は、ＡＣＳ回路５０の演算結果を記憶
し、所定のタイミングで出力するようになされている。

【００５２】パスメモリ５６は、ＡＣＳ回路４７乃至５
０より供給された選択情報およびステートメトリック記
憶装置５１乃至５４より供給されたデータを記憶し、最
も尤度の大きいパスに対応するデータを復号データとし
て出力端子５７より出力するようになされている。初期
化制御端子５５（初期化手段）は、ステートメトリック
記憶装置５１乃至５４を初期化するための制御信号（リ
セット信号（ＲＳＴ））を入力するようになされてい
る。

【００５３】次に、その動作について説明する。ブラン
チメトリック演算回路４３においては、入力データ（例
えばＤ１，Ｄ２）と（０，０）との距離、例えばハミン
グ距離が計算され、計算結果が次段のＡＣＳ回路４７，
４９に供給される。同様にブランチメトリック演算回路
４４においては、入力データ（Ｄ１，Ｄ２）と（０，
１）との距離が計算され、計算結果がＡＣＳ回路４８，
５０に供給される。ブランチメトリック演算回路４５に
おいては、入力データ（Ｄ１，Ｄ２）と（１，０）との
距離が計算され、計算結果がＡＣＳ回路４８，５０に供
給される。ブランチメトリック演算回路４６において
は、入力データ（Ｄ１，Ｄ２）と（１，１）との距離が
計算され、計算結果がＡＣＳ回路４７，４９に供給され
る。

【００５４】ここで、ビット挿入回路３３より供給され
る挿入フラグに従って、挿入されたビットに関する距離
計算が省略される。即ち、挿入されたビットと、比較す
べきビットとの距離をすべて同一（例えば０）とする。

【００５５】ＡＣＳ回路４７においては、図７の状態遷
移図に従って次の２つの式（１）および式（２）が計算
され、尤度の大きい方、即ち、計算結果の小さい方が選
択され、その選択情報が次段のパスメモリ５６に供給さ
れ、その計算結果がステートメトリック記憶装置５１に
供給される。

【００５６】ＳＭ００＋ＢＭ００ ・・・（式１）

【００５７】ＳＭ０１＋ＢＭ１１ ・・・（式２）

【００５８】ここで、ＳＭ００は１単位時間前のステー
トメトリック記憶装置５１の値であり、ＳＭ０１は１単
位時間前のステートメトリック記憶装置５２の値であ
る。また、ＢＭ００はブランチメトリック演算回路４３
の演算結果、ＢＭ１１はブランチメトリック演算回路４
６の演算結果である。

【００５９】即ち、式（１）の計算結果の方が小さけれ
ば選択情報（ＳＥＬ００）として値０が次段のパスメモ
リ５６に供給され、式（２）の計算結果の方が小さけれ
ば選択情報（ＳＥＬ００）として値１がパスメモリ５６
に供給される。

【００６０】次に、式（１）および式（２）で表された
計算の意味について、図７に示した状態遷移図に沿って
説明する。図７の状態遷移図より、状態００に到達する
パスは２本ある。１本目は、状態００において０が入力
され、００を出力するパスであり、比較される計算式は
式（１）のようになる。一方、２本目は、状態０１にお
いて０が入力され、１１を出力するパスで、比較される
計算式は式（２）のようになる。計算結果のうち小さい
ほうが新たなステートメトリック記憶装置５１の値ＳＭ
００としてステートメトリック記憶装置５１に供給され
る。ＡＣＳ回路４８乃至５０においても、ＡＣＳ回路４
７の場合と基本的に同様である。

【００６１】即ち、ＡＣＳ回路４８においては、図７の
状態遷移図より、状態０１に到達するパスは２本ある。
１本目は、状態１０において０が入力され、１０を出力
するパスであり、比較される計算式は式（３）のように
なる。一方、２本目は、状態１１において０が入力さ
れ、０１を出力するパスで、比較される計算式は式
（４）のようになる。計算結果のうち小さい方が新たな
ＳＭ０１としてステートメトリック記憶装置５２に供給
される。

【００６２】ＳＭ１０＋ＢＭ１０ ・・・（式３）

【００６３】ＳＭ１１＋ＢＭ０１ ・・・（式４）

【００６４】ＡＣＳ回路４９においては、図７の状態遷
移図より、状態１０に到達するパスは２本ある。１本目
は、状態００において１が入力され、１１を出力するパ
スであり、比較される計算式は式（５）のようになる。
一方、２本目は、状態０１において１が入力され、００
を出力するパスで、比較される計算式は式（６）のよう
になる。計算結果のうち小さい方が新たなＳＭ１０とし
てステートメトリック記憶装置５３に供給される。

【００６５】ＳＭ００＋ＢＭ１１ ・・・（式５）

【００６６】ＳＭ０１＋ＢＭ００ ・・・（式６）

【００６７】ＡＣＳ回路５０においては、図７の状態遷
移図より、状態１１に到達するパスは２本ある。１本目
は、状態１０において１が入力され、０１を出力するパ
スであり、比較される計算式は式（７）のようになる。
一方、２本目は、状態１１において１が入力され、１０
を出力するパスで、比較される計算式は式（８）のよう
になる。計算結果のうち小さい方が新たなＳＭ１１とし
てステートメトリック記憶装置５４に供給される。

【００６８】ＳＭ１０＋ＢＭ０１ ・・・（式７）

【００６９】ＳＭ１１＋ＢＭ１０ ・・・（式８）

【００７０】ステートメトリック記憶装置５１乃至５４
は、システムが動作する初期段階で値０にリセットされ
る。この制御は、図には示していない制御装置から、初
期化制御端子５５を介して行われる。パスメモリ５６に
おいては、図７の状態遷移図に従って、ＡＣＳ回路４７
乃至５０からの選択情報を用いて、入力データ、即ち復
号データの選択、記憶、および伝搬が行われる。

【００７１】図３にパスメモリ５６のブロック図を示
す。セレクタ６１は２入力１出力のセレクタであり、そ
こにはＡＣＳ回路４７からの選択情報（パス選択情報：
ＳＥＬ００）と、２つの入力データ（それぞれのパスに
対応する復号データ（復号情報））が入力されるように
なされており、この選択情報に従って、これら２つの入
力データのうちのいずれか１つを選択し、出力するよう
になされている。セレクタ６１の場合、状態００に到達
するパスは、図７の状態遷移図より２本あり、ともに入
力データが０のときであるので、２つの入力データはと
もに０とされる。レジスタ（記憶装置）６５は、セレク
タ６１より出力されたデータを記憶するようになされて
いる。

【００７２】同様に、セレクタ６２は２入力１出力のセ
レクタであり、ＡＣＳ回路４８からの選択情報（ＳＥＬ
０１）と、２つの入力データが入力されるようになされ
ており、選択情報に従って、これら２つの入力データの
うちのいずれか１つを選択し、出力するようになされて
いる。セレクタ６２の場合、状態０１に到達するパス
は、図７の状態遷移図より２本あり、ともに入力データ
が０のときであるので、２つの入力データはともに０と
される。レジスタ６６は、セレクタ６２より出力された
データを記憶するようになされている。

【００７３】また、セレクタ６３は２入力１出力のセレ
クタであり、ＡＣＳ回路４９からの選択情報（ＳＥＬ１
０）と、２つの入力データが入力されるようになされて
おり、選択情報に従って、これら２つの入力データのう
ちのいずれか１つを選択し、出力するようになされてい
る。セレクタ６３の場合、状態１０に到達するパスは、
図７の状態遷移図より２本あり、ともに入力データが１
のときであるので、２つの入力データはともに１とされ
る。レジスタ６７は、セレクタ６３より出力されたデー
タを記憶するようになされている。

【００７４】さらに、セレクタ６４は２入力１出力のセ
レクタであり、ＡＣＳ回路５０からの選択情報（ＳＥＬ
１１）と、２つの入力データが入力されるようになされ
ており、選択情報に従って、これら２つの入力データの
うちのいずれか１つを選択し、出力するようになされて
いる。セレクタ６４の場合、状態１１に到達するパス
は、図７の状態遷移図より２本あり、ともに入力データ
が１のときであるので、２つの入力データはともに１と
される。レジスタ６８は、セレクタ６４より出力された
データを記憶するようになされている。

【００７５】セレクタ７１においても、基本的にセレク
タ６１の場合と同様の構成であり、選択情報ＳＥＬ００
と、レジスタ６５，６６からの入力データが供給される
ようになされており、選択情報ＳＥＬ００に従って２つ
の入力データのうちのいずれか１つを選択し、出力する
ようになされている。

【００７６】セレクタ７２においては、選択情報ＳＥＬ
０１と、レジスタ６７，６８からの入力データが供給さ
れるようになされており、選択情報ＳＥＬ０１に従って
２つの入力データのうちのいずれか１つを選択し、出力
するようになされている。セレクタ７３においては、選
択情報ＳＥＬ１０と、レジスタ６５，６６からの入力デ
ータが供給されるようになされており、選択情報ＳＥＬ
１０に従って２つの入力データのうちのいずれか１つを
選択し、出力するようになされている。セレクタ７４に
おいては、選択情報ＳＥＬ１１と、レジスタ６７，６８
からの入力データが供給されるようになされており、選
択情報ＳＥＬ１１に従って２つの入力データのうちのい
ずれか１つを選択し、出力するようになされている。

【００７７】セレクタ７１乃至７４より出力された入力
データは、レジスタ７５乃至７８にそれぞれ供給され、
記憶される。

【００７８】図３に示したように、セレクタ８１乃至８
４、９１乃至９４、およびレジスタ８５乃至８８、９５
乃至９８についても、セレクタ７１乃至７４、およびレ
ジスタ７５乃至７８の場合と基本的に同様の構成である
ので、ここではその説明は省略する。

【００７９】最小値比較回路９９は、図２に示したステ
ートメトリック記憶装置５１乃至５４よりそれぞれ供給
されるステートメトリックの値ＳＭ００乃至ＳＭ１１を
比較し、例えばＳＭ００が最小である場合、選択情報と
して００を出力し、ＳＭ０１が最小である場合、選択情
報として０１を出力する。また、ＳＭ１０が最小である
場合、選択情報として１０を出力し、ＳＭ１１が最小で
ある場合、選択情報として１１を出力するようになされ
ている。

【００８０】セレクタ１００は、４入力１出力のセレク
タであり、最小値比較回路９９より供給された選択情報
が００の場合、レジスタ９５より供給されたデータを復
号データとして出力する。最小値比較回路９９より供給
された選択情報が０１の場合、レジスタ９６より供給さ
れたデータを復号データとして出力する。最小値比較回
路９９より供給された選択情報が１０の場合、レジスタ
９７より供給されたデータを復号データとして出力す
る。また、最小値比較回路９９より供給された選択情報
が１１の場合、レジスタ９８より供給されたデータを復
号データとして出力するようになされている。

【００８１】パスメモリ５６の結線は、図７に示した状
態遷移図に基づいている。即ち、最上行は状態００に対
応し、２行目は状態０１に対応している。また、３行目
は状態１０に対応し、最下行は状態１１に対応してい
る。第１列目は復号情報の取り込みを行う。状態００に
おける第１列において、図７の状態遷移図によれば、状
態００に到達するパスは状態００、状態０１からの２本
存在する。それぞれのパスに対応する入力ビットすなわ
ち復号情報は、それぞれ、０，０である。

【００８２】パスメモリ５６においては、選択情報（Ｓ
ＥＬ００）によってそれに対応する復号情報が選択され
るようにセレクタの入力端子に配線される。第１列目に
関して、状態０１、状態１０、および状態１１に対して
も同様にして結線される。

【００８３】第２列目以降は、復号系列の選択、伝搬、
および記憶が行われる。状態００における第２列は、図
７の状態遷移図によれば、状態００に到達するパスは状
態００、状態０１からの２本存在する。パスメモリ５６
では選択情報によって、それに対応する状態からのデー
タが選択されるようにセレクタの入力端子に配線され
る。第２列目以降に関して、状態０１、状態１０、およ
び状態１１に対しても同様にして結線される。パスメモ
リ５６の最終列では、記憶された４つの復号データから
最も尤度の大きいパスに対応するデータが最終的な復号
データとして出力される。

【００８４】ここで、「最も尤度の大きいパス」とは、
４つのステートメトリック（ＳＭ００乃至ＳＭ１１）の
うち、最小の値を持つ状態に対応するパスであり、セレ
クタ１００において、その時点におけるステートメトリ
ックの最小値すなわち、最も尤度の大きいパスが選択さ
れることになる。

【００８５】復号データは、図１のデマルチプレクサ３
６に供給され、マルチプレクス情報生成回路３２から供
給される第１符号系列の長さ（Ｌ１）と第２符号系列の
長さ（Ｌ２）に従って復号系列が振り分けられ、２系列
の復号データとされ、出力端子３７および３８よりそれ
ぞれ出力される。

【００８６】次に、図２に示したビタビ復号器３５の動
作について、初期化制御端子５５より入力される入力ス
テートメトリック初期化信号（ＲＳＴ）を中心に説明す
る。

【００８７】ステートメトリック記憶装置５１乃至５４
は、復号の開始時、すなわち、マルチプレクス情報に続
いて、ビット挿入回路３３によってビット挿入された第
１符号系列の先頭データが入力されるのと同時に０に初
期化される。

【００８８】その後、ビタビ復号器３５は、図５に示し
たビタビ復号器１３の場合と同様の動作を行い、第１符
号系列の最後のデータが入力され、それがパスメモリ５
６の打ち切り長（図３のパスメモリ５６の列の数）だけ
伝搬されるまで、すなわち、第１符号系列の最後のデー
タに対応するデータがパスメモリ５６を出るまで、ダミ
ーのデータ（０，０）、（０，０）、（０，０）・・・
が入力される。

【００８９】これは、図１のマルチプレクス情報生成回
路３２が、バッファメモリ３４に対する制御信号（読み
出し（出力）イネーブル信号）を制御することにより実
現される。ここ制御信号に従って、上述したように、バ
ッファメモリ３４より出力された上記ダミーデータがビ
タビ復号器３５に入力される。

【００９０】第１符号系列の最後のデータがパスメモリ
５６を出た後、第２符号系列の最初のデータが入力され
るとき、再びステートメトリック記憶装置５１乃至５４
に記憶されているＳＭ００乃至ＳＭ１１値が０に初期化
され、第１符号系列の場合と同様にして復号される。す
なわち、ビタビ復号器３５は、図５に示したビタビ復号
器１３の場合と同様の動作を行い、第２符号系列の最後
のデータが入力され、それがパスメモリ打ち切り長（図
３のパスメモリ５６の列の数）だけ伝搬されるまで、す
なわち、第２符号系列の最後のデータに対応するデータ
がパスメモリ５６を出るまで、ダミーのデータ（０，
０）、（０，０）、（０，０）・・・をバッファメモリ
３４より入力する。

【００９１】上述したように、これは、マルチプレクス
情報生成回路３２が、バッファメモリ３４に対する制御
信号（読み出し（出力）イネーブル信号）を制御するこ
とにより実現される。この制御により、バッファメモリ
３４より出力された上記ダミーデータがビタビ復号器３
５に入力される。デマルチプレクサ３６は、マルチプレ
クス情報生成回路３２からの制御信号に従って、第１符
号系列の復号データを出力端子３７に、符号系列２の復
号データを出力端子３８にそれぞれ振り分けて出力す
る。

【００９２】図４にタイミングチャートの例を示す。こ
こで、ビタビ復号器３５の打ち切り長はＬとする。図示
せぬ制御装置より供給されるクロック信号（Ｄｃｋ）に
同期して、デマルチプレクサ３１にデータ（Ｄｉｎ）が
入力される。デマルチプレクサ３１においては、Ｄｉｎ
がマルチプレクス情報の識別子と合致するか否かが判定
され、合致する場合、それに続く符号化率およびデータ
長を示すビット長だけ遅延して、開始フラグＳｔａｒｔ
が立つ。

【００９３】Ｓｔａｒｔが立つと同時に、ビット挿入回
路３３の動作が開始される。Ｄｉｎに同期して、第１符
号系列に相当する数のデータ（Ｄ１，Ｄ２，・・・）が
速度調整用の図示せぬＦＩＦＯ（First-In First-Out）
に入力される。引き続き、同様に第２符号系列に相当す
る数のデータ（ｄ１，ｄ２，・・・）が入力される。こ
れらのデータの入力は、クロック信号（Ｗｃｋ）に従っ
て行われる。このときのＦＩＦＯのデータ入力段のデー
タがＦＩＦＯ（０）である。

【００９４】第１符号系列の最初の３つのデータＤ１、
Ｄ２、Ｄ３がＦＩＦＯに入力されると、クロック信号
（Ｒｃｋ）に従ってＦＩＦＯからデータが読み出され
る。このときの３という数値は、第１符号系列の符号化
率Ｒ１（＝２／３）の分母である３に相当し、Ｒｃｋの
パターンは第１符号系列のビット消去パターン（ビット
消去マップ３ａ）に従っている。図４に示す通り、Ｒｃ
ｋが立たない位置にはデータ０が挿入され、ビット挿入
フラグが立つ。このデータに関しては、後段のビタビ復
号器３５においてブランチメトリックの計算が行われな
い。

【００９５】第１符号系列に対応するデータ系列の読み
出しに続いて、同様の手順で第２符号系列に対応するデ
ータ系列の読み出しが行われる。ビット挿入回路３３の
最終段では、直並列変換が行われ、Ｓ（Serial）／Ｐ
（Parallel）出力としてバッファメモリ３４に供給され
る。

【００９６】バッファメモリ３４には、クロック信号
（ＢＷｃｋ）に従って上記データが書き込まれる。バッ
ファメモリ３４内のデータ数が復号に必要な数に達した
ところで、クロック信号（ＢＲｃｋ）に従ってデータの
読み出し（出力）が開始される。このとき、ステートメ
トリック初期化信号（ＳＭＲＳＴ）がローレベルにな
り、ビタビ復号器３５のステートメトリック記憶装置５
１乃至５４が初期化され、第１符号系列に対する新たな
復号が開始される。

【００９７】バッファメモリ３４は、第１符号系列に対
応するＬ１個のデータが読み出された後、ビタビ復号器
３５の打ち切り長Ｌだけ、符号化器入力０００・・・に
対する符号化器出力であるデータ（００）（００）（０
０）・・・をダミーデータとして出力する。引き続き、
バッファメモリ３４内のデータ数が復号に必要な数に達
したところで、同様の手順でＢＲｃｋに従って第２符号
系列のデータの読み出し（出力）が行われる。

【００９８】ビタビ復号器３５においては、ＢＲｃｋを
動作クロックとし、前述のステートメトリック初期化信
号を制御信号としてこの第２符号系列の復号が行われ
る。復号の手順は上述した通りである。このようにして
復号された第１符号系列の復号データと第２符号系列の
復号データは、それぞれデマルチプレクサ３６に供給さ
れる。デマルチプレクサ３６においては、上述したよう
に、第１符号系列の復号データが出力端子３７に、第２
符号系列の復号データが出力端子３８に振り分けられて
出力される。

【００９９】このようにして、入力された２つの符号系
列の復号を行うことができる。

【０１００】欧州のデジタル音声放送に関して、ＥＴＳ
Ｉ（European Telecommunication Standards Institut
e）で標準化されたＤＡＢ（Digital Audio Broadcast）
において、複数の音楽プログラムまたはデータの伝送に
関する規格が定められている。ここでも、送信側におい
て、複数のデータ系列がそれぞれ終結系列を含んだかた
ちで畳込み符号化され、ビット消去されたパンクチャド
符号が用いられている。各パンクチャド符号系列は後段
でマルチプレクスされ、フレームが構成された後、直交
周波数分割多重（ＯＦＤＭ）変調方式で受信側に伝送さ
れる。伝送される情報の中には符号化された系列のフレ
ーム内の開始アドレス、系列長などが含まれている。

【０１０１】受信側では送られてきたすべてのプログラ
ムまたはデータを復号することも、希望するプログラム
またはデータのみを復号することも選択が可能である。
いずれの場合でも復号しようとするプログラムまたはデ
ータに対応する系列の先頭アドレスに従って、ビタビ復
号器のステートメトリックを初期化することにより、前
のプログラムまたはデータに対応する符号系列の復号の
影響を考慮することなく、いま復号しようとする符号系
列の誤り訂正能力のみに依存した復号を行うことができ
る。

【０１０２】以上のように、符号を所定の終結系列で終
結することによって連接された複数の符号系列を復号す
る場合において、元々の各符号系列の先頭のデータを復
号するとき、ステートメトリックを初期化することによ
り、前の符号系列の復号の影響を取り除くことができ
る。従って、例えば、前の符号系列の誤り率特性が劣悪
な場合であっても、いま対象としている符号系列の誤り
率特性に影響を与えることなく、良好な復号を行うこと
ができ、誤り訂正能力を向上させることが可能となる。

【０１０３】なお、上記実施例においては、終結系列で
終結された２つの符号系列をそれぞれ復号する場合につ
いて説明したが、３以上の符号系列を復号するようにす
ることも可能である。

【０１０４】

【発明の効果】本発明の情報符号装置および方法によれ
ば、所定の終結系列を用いて連結された複数の符号系列
を含む場合に、一の符号化系列がビタビ復号器に入力さ
れた後であって、次の符号化系列のビタビ復号器への入
力が開始される前に、畳込み符号化データと共に入力さ
れた制御信号に基づき、ビタビ復号器のステートメトリ
ックを初期化するためのダミーデータをビタビ復号器に
入力するようにしたので、符号系列毎にパスメトリック
が初期化された状態で、ビダビ復号を開始することがで
きる。従って、前の符号系列の影響を受けることなくビ
ダビ復号を行うことができ、誤り率特性を向上させるこ
とができる。

【０１０５】

【図面の簡単な説明】

【図１】本発明を応用した情報伝送システムの構成例を
示すブロック図である。

【図２】図１のビタビ復号器３５の構成例を示すブロッ
ク図である。

【図３】図２のパスメモリ５６の構成例を示すブロック
図である。

【図４】図１の受信側の受信装置が動作する場合におけ
るタイミングチャートである。

【図５】従来の情報伝送システムの一例の構成を示すブ
ロック図である。

【図６】図５の畳込み符号化器２の構成例を示すブロッ
ク図である。

【図７】状態遷移図を示す図である。

【図８】マルチプレクス情報の構成例を示す図である。

【図９】データフレームの構成例を示す図である。

【符号の説明】

１，４ 入力端子，２，５ 畳込み符号化器，３，６
ビット消去部，３ａ，６ａ ビット消去マップ，７ マ
ルチプレクス情報生成回路，８ マルチプレクサ，９
伝送路，１０ デマルチプレクサ，１１ マルチプレク
ス情報生成回路，１２ ビット挿入回路，１３ ビタビ
復号器，１４ デマルチプレクサ，１５，１６ 出力端
子，２１ 入力端子，２２，２３ 遅延素子，２４，２
５ 演算器，２６，２７ 出力端子，３１ デマルチプ
レクサ，３２ マルチプレクス情報生成回路，３３ ビ
ット挿入回路，３４ バッファメモリ，３５ ビタビ復
号器，３６ デマルチプレクサ，３７，３８ 出力端
子，４１，４２ 入力端子，４３乃至４６ ブランチメ
トリック演算回路，４７乃至５０ ＡＣＳ回路，５１乃
至５４ ステートメトリック記憶装置，５６ パスメモ
リ，５７ 出力端子，６１乃至６４，７１乃至７４，８
１乃至８４，９１乃至９４ セレクタ，６５乃至６８，
７５乃至７８，８５乃至８８，９５乃至９８ レジス
タ，９９ 最小値比較回路，１００ セレクタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−55932（ＪＰ，Ａ) 特開 平５−183448（ＪＰ，Ａ) 特開 平７−15414（ＪＰ，Ａ) 特開 平７−95097（ＪＰ，Ａ) 特開 平７−111047（ＪＰ，Ａ) 特開 平９−130437（ＪＰ，Ａ) 特公 平１−52937（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 H04L 1/00 H04B 14/00 H04L 25/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 畳込み符号化データをビタビ復号器を用
   いて復号する情報復号装置において、 前記畳込み符号化データが、所定の終結系列を用いて連
   結された複数の符号系列を含む場合に、一の前記符号化
   系列が前記ビタビ復号器に入力された後であって、次の
   前記符号化系列の前記ビタビ復号器への入力が開始され
   る前に、前記ビタビ復号器のステートメトリックを初期
   化するためのダミーデータを、前記畳込み符号化データ
   と共に入力された制御信号に基づき、前記ビタビ復号器
   に入力する手段を備えることを特徴とする情報復号装
   置。
2. 【請求項２】 前記ダミーデータは、少なくとも、前記
   ビタビ復号器におけるビタビ復号の打ち切り長の長さを
   有することを特徴とする情報復号装置。
3. 【請求項３】 畳込み符号化データをビタビ復号器を用
   いてビタビ復号する情報復号方法において、 前記畳込み符号化データが、所定の終結系列を用いて連
   結された複数の符号系列を含む場合に、一の前記符号化
   系列が前記ビタビ復号器に入力された後であって、次の
   前記符号化系列の前記ビタビ復号器への入力が開始され
   る前に、前記畳込み符号化データと共に入力された制御
   信号に基づき、前記ビタビ復号器にダミーデータを入力
   する工程と、 前記ダミーデータによって前記ビタビ復号器のステート
   メトリックの初期化を行う工程とを備えることを特徴と
   する情報復号方法。