JP3417799B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、素子分離領域の形
成工程を含む半導体装置の製造方法に係わり、特に、各
素子の絶縁膜を均一に形成し、各素子の均一性を向上し
得る半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device including a step of forming an element isolation region, and more particularly, a semiconductor which can uniformly form an insulating film of each element and improve the uniformity of each element. The present invention relates to a method of manufacturing a device.
【０００２】[0002]
【従来の技術】一般に半導体装置では、多数の微細な素
子からなる構造を有し、各素子が形成される複数の素子
形成領域と、各素子を分離する複数の素子分離領域とが
個別に交互に配置されている。また、半導体装置が、互
いに同一構造の各素子を集積化させてなる構造の場合、
各素子特性を均一にする関係上、各素子形成領域が均一
に形成されることが必要となっている。2. Description of the Related Art Generally, a semiconductor device has a structure composed of a large number of fine elements, and a plurality of element forming regions in which each element is formed and a plurality of element separating regions for separating each element are individually alternated. It is located in. When the semiconductor device has a structure in which elements having the same structure are integrated,
In order to make each element characteristic uniform, it is necessary that each element formation region be formed uniformly.
【０００３】図４はこの種の半導体装置の製造方法を示
す製造工程図である。図４（ａ）に示すように、半導体
基板１１上にシリコン酸化膜１２が形成される。シリコ
ン酸化膜１２上には、ＣＶＤ法により、非晶質シリコン
膜１３、シリコン窒化膜１４及び多結晶シリコン膜１５
が順次堆積される。なお、後述するが、このとき０．８
μｍ厚を越える自然酸化膜１０が非晶質シリコン膜１３
とシリコン窒化膜１４との界面に存在している。FIG. 4 is a manufacturing process diagram showing a method of manufacturing a semiconductor device of this type. As shown in FIG. 4 (a), a silicon oxide film 12 is formed on the semiconductor substrate 11. An amorphous silicon film 13, a silicon nitride film 14, and a polycrystalline silicon film 15 are formed on the silicon oxide film 12 by a CVD method.
Are sequentially deposited. As will be described later, at this time 0.8
The native oxide film 10 having a thickness of more than μm is an amorphous silicon film 13.
Exists at the interface between the silicon nitride film 14 and the silicon nitride film 14.
【０００４】次に、図４（ｂ）に示すように、リソグラ
フィー法により、多結晶シリコン膜１５が選択的にエッ
チングされ、しかる後、酸化工程により、多結晶シリコ
ン膜１５が多結晶シリコン酸化膜１６に改質され、この
多結晶シリコン酸化膜１６をマスクとして、シリコン窒
化膜１４が選択的にエッチングされる。[0004] Next, as shown in FIG. 4 (b), by lithography, the polycrystalline silicon film 15 is selectively etched, thereafter, the oxidation step, the polycrystalline silicon film 15 is polycrystalline silicon oxide film 16 is modified, and the silicon nitride film 14 is selectively etched using the polycrystalline silicon oxide film 16 as a mask.
【０００５】次に、図４（ｃ）に示すように、多結晶シ
リコン酸化膜１６が緩衝ＨＦ(Bufferd-HF)溶液にて除去
され、しかる後、フィールド酸化が施される。次に、ド
ライエッチング法により、シリコン窒化膜１４及び非晶
質シリコン膜１３が除去される。その後、緩衝ＨＦ溶液
により、シリコン酸化膜１２が除去され、新たに所定の
厚さのゲート酸化膜１２ａが形成される。Next, as shown in FIG. 4 (c), the polycrystalline silicon oxide film 16 is removed by a buffered HF (Buffered-HF) solution, and then field oxidation is performed. Next, the silicon nitride film 14 and the amorphous silicon film 13 are removed by a dry etching method. Then, the buffered HF solution removes the silicon oxide film 12 and newly forms a gate oxide film 12a having a predetermined thickness.
【０００６】よって、図４（ｄ）に示すように、素子分
離領域１７と素子形成領域（チャネル幅）１８とが形成
される。[0006] Therefore, as shown in FIG. 4 (d), the isolation region 17 and the element formation region (channel width) 18 and are formed.
【０００７】ＮＡＮＤ型 Ｅ2 ＰＲＯＭにおいては、前
述した半導体基板１１が、例えばｐ型不純物層が表面に
選択的に形成されたｎ型半導体基板に対応する。なお、
このｐ型不純物層の表面領域には、ソース・ドレイン領
域としてのｎ型不純物層が選択的に形成されている。In the NAND type E 2 PROM, the above-mentioned semiconductor substrate 11 corresponds to, for example, an n-type semiconductor substrate having a p-type impurity layer selectively formed on its surface. In addition,
An n-type impurity layer as a source / drain region is selectively formed in the surface region of the p-type impurity layer.
【０００８】また、このＥ2 ＰＲＯＭでは、ｐ型不純物
層とその両側のｎ型不純物層の一部上とには、第１ゲー
ト絶縁膜を介してフローティングゲートが形成されてい
る。ここで、前述したゲート絶縁膜１２ａは、この第１
ゲート絶縁膜に対応する。Further, in this E 2 PROM, a floating gate is formed on the p-type impurity layer and a part of the n-type impurity layer on both sides of the p-type impurity layer via the first gate insulating film. Here, the gate insulating film 12a described above is
Corresponds to the gate insulating film.
【０００９】さらに、フローティングゲート上には第２
ゲート絶縁膜を介してコントロールゲートが形成され
る。また、以上のようなＮＡＮＤ型 Ｅ2 ＰＲＯＭのデ
ータ書込について述べる。まず、ｎ型半導体基板にｐ型
不純物層とソース・ドレイン領域のｎ型不純物層とを接
地した状態で、正のプログラム電圧Ｖppw がコントロー
ルゲートに印加される。Further, a second gate is provided on the floating gate.
A control gate is formed via the gate insulating film. Further, the data writing of the above NAND type E 2 PROM will be described. First, a positive program voltage V ppw is applied to the control gate while the p-type impurity layer and the n-type impurity layer in the source / drain regions are grounded on the n-type semiconductor substrate.
【００１０】このとき、フローティングゲート・コント
ロールゲート間に形成されるキャパシタの容量ＣFCと、
フローティングゲート・ｐ型不純物層間に形成されるキ
ャパシタの容量ＣFWとが生じる。At this time, the capacitance C FC of the capacitor formed between the floating gate and the control gate,
The capacitance C FW of the capacitor formed between the floating gate and the p-type impurity layer is generated.
【００１１】プログラム電圧Ｖppw は、各容量ＣFC、Ｃ
FWにより、次の（１）式に示すフローティングゲート・
コントロールゲート間の電圧ＶFCと、次の（２）式に示
すフローティングゲート・ｐ型不純物層間の電圧ＶFWと
に分割される。The program voltage V ppw is the capacitance C FC , C
Depending on FW , the floating gate shown in the following equation (1)
It is divided into a voltage V FC between the control gates and a voltage V FW between the floating gate and the p-type impurity layer represented by the following formula (2).
【００１２】[0012]
【数１】 [Equation 1]
【００１３】これにより、第１ゲート絶縁膜に電圧ＶFW
が印加されるため、フローティングゲートの下方におけ
るｐ型不純物層の表面にはｎ型反転層が形成される。そ
して、ソース領域とドレイン領域とは同電位となり、ソ
ース・ドレイン領域のｎ型不純物層が接地されているた
め、ｎ型反転層は接地電位となる。As a result, the voltage V FW is applied to the first gate insulating film.
Is applied, an n-type inversion layer is formed on the surface of the p-type impurity layer below the floating gate. The source region and the drain region have the same potential, and the n-type impurity layer in the source / drain region is grounded, so that the n-type inversion layer has the ground potential.
【００１４】この結果、見かけ上、ｎ型半導体基板上に
ゲート絶縁膜を介して形成されたゲートに正の電圧を印
加した状態と等価になる。従って、ゲート絶縁膜の膜厚
をＴOXとすると、次の（３）式に示す電流密度Ｊの電流
がフローティングゲートに流れる。すなわち、Ｆ−Ｎ
(Fowler-Nordheim)形のトンネル機構により、ｎ型反転
層から第１ゲート絶縁膜を介してフローティングゲート
に電子が注入され、データが書込まれる。As a result, it is apparently equivalent to a state in which a positive voltage is applied to the gate formed on the n-type semiconductor substrate via the gate insulating film. Therefore, assuming that the film thickness of the gate insulating film is T ox , a current having a current density J shown in the following equation (3) flows through the floating gate. That is, F-N
By the (Fowler-Nordheim) type tunnel mechanism, electrons are injected from the n-type inversion layer to the floating gate through the first gate insulating film, and data is written.
【００１５】[0015]
【数２】 [Equation 2]
【００１６】なお、Ｆ−Ｎ形のトンネル電流は、酸化膜
の三角形状のバリアを越えて流れるものであり、直接ト
ンネル電流に比べ、急峻な電圧依存性をもっている。こ
のため、各素子のゲート絶縁膜が互いに均一に形成され
ることが、しきい値電圧Ｖthのバラツキを抑制する観点
から重要となっている。The FN type tunnel current flows over the triangular barrier of the oxide film, and has a steeper voltage dependency than the direct tunnel current. Therefore, it is important that the gate insulating films of the respective elements are uniformly formed from the viewpoint of suppressing the variation in the threshold voltage V th .
【００１７】[0017]
【発明が解決しようとする課題】しかしながら以上のよ
うな半導体装置の製造方法では、非晶質シリコン膜１３
とシリコン窒化膜１４との界面にバーズビークが発生
し、図４（ｄ）に破線で示すように、各素子分離領域１
７の幅が不均一になるという問題がある。なお、素子分
離領域１７の幅が不均一になると、当然、素子形成領域
１８の幅も不均一になってしまう。However, in the method of manufacturing a semiconductor device as described above, the amorphous silicon film 13 is used.
Bird's beaks are generated at the interface between the silicon nitride film 14 and the silicon nitride film 14, and as shown by the broken line in FIG.
There is a problem that the width of 7 becomes uneven. When the element isolation regions 17 have non-uniform widths, the element formation regions 18 also naturally have non-uniform widths.
【００１８】従って、これにより製造されたＮＡＮＤ型
Ｅ2 ＰＲＯＭでは、Ｖthの値が各素子毎に不均一にな
ってしまう問題がある。また、Ｅ2 ＰＲＯＭ以外のデバ
イスを製造しても、同様に、特性が不均一になる問題が
ある。Therefore, in the NAND type E 2 PROM manufactured by this, there is a problem that the value of V th becomes non-uniform for each element. Further, even if a device other than the E 2 PROM is manufactured, there is a problem that the characteristics become nonuniform.
【００１９】本発明は上記実情を考慮してなされたもの
で、素子形成領域幅及び素子分離領域幅のバラツキを阻
止し、各素子の均一性を向上し得る半導体装置の製造方
法を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and provides a method of manufacturing a semiconductor device capable of preventing variations in widths of element formation regions and element isolation regions and improving uniformity of each element. With the goal.
【００２０】[0020]
【課題を解決するための手段】本発明の骨子は、非晶質
シリコン膜とシリコン窒化膜との界面にバーズビークが
発生する原因を、この界面に存在する自然酸化膜が素子
分離領域の形成の際に酸化物質を侵入させてバーズビー
ク状に成長するため、とした本発明者による知見に基づ
いている。The essence of the present invention is that the cause of bird's beaks at the interface between the amorphous silicon film and the silicon nitride film is that the natural oxide film present at this interface causes the formation of the element isolation region. It is based on the finding by the present inventor that the oxide substance penetrates at this time to grow like a bird's beak.
【００２１】すなわち、本発明の骨子は、図３から得ら
れるように、素子分離領域を形成する工程にて、非晶質
シリコン膜とシリコン窒化膜との界面の自然酸化膜の厚
さを０．８ｎｍ以下に抑制して、バーズビークの発生を
阻止することにより、素子形成領域幅及び素子分離領域
幅のバラツキを阻止し、各素子の均一性の向上を図るも
のである。That is, according to the essence of the present invention, as shown in FIG. 3, the thickness of the natural oxide film at the interface between the amorphous silicon film and the silicon nitride film is set to 0 in the step of forming the element isolation region. By suppressing the occurrence of bird's beak by suppressing the width to 0.8 nm or less, variations in the width of the element formation region and the width of the element isolation region are prevented, and the uniformity of each element is improved.
【００２２】具体的には例えば、素子分離領域を形成す
る工程にて、非晶質シリコン膜の堆積時のシリコンウェ
ハ搬出温度、及びシリコン窒化膜の堆積時のシリコンウ
ェハ搬入温度の両方を低温にして、非晶質シリコン膜と
シリコン窒化膜との界面の自然酸化膜厚を所定の値以下
にすることにより、チャネル幅のバラツキを阻止するこ
とができる。Specifically, for example, in the step of forming the element isolation region, both the temperature of unloading the silicon wafer when depositing the amorphous silicon film and the temperature of unloading the silicon wafer when depositing the silicon nitride film are set to low temperatures. By setting the natural oxide film thickness at the interface between the amorphous silicon film and the silicon nitride film to a predetermined value or less, it is possible to prevent the channel width from varying.
【００２３】さて、以上のような本発明の骨子に基づい
て具体的には以下のような手段が講じられる。請求項１
に対応する発明は、半導体基板上にシリコン酸化膜を形
成する工程と、前記シリコン酸化膜上にシリコン膜を形
成する工程と、前記シリコン膜上にシリコン窒化膜を形
成する工程と、前記シリコン窒化膜を選択的に除去する
工程と、前記シリコン窒化膜の選択的に除去された半導
体基板を酸化性雰囲気で加熱してフィールド酸化膜を形
成する工程とを含んでいる半導体装置の製造方法におい
て、前記シリコン膜と前記シリコン窒化膜との界面の自
然酸化膜としては、０．８ｎｍ以下の膜厚に抑制されて
おり、前記シリコン膜と前記シリコン窒化膜とを形成す
る工程としては、互いに同一装置内で連続的に実行され
る半導体装置の製造方法である。また、請求項２に対応
する発明は、半導体基板上にシリコン酸化膜を形成する
工程と、前記シリコン酸化膜上にシリコン膜を形成する
工程と、前記シリコン膜上にシリコン窒化膜を形成する
工程と、前記シリコン窒化膜を選択的に除去する工程
と、前記シリコン窒化膜の選択的に除去された半導体基
板を酸化性雰囲気で加熱してフィールド酸化膜を形成す
る工程とを含んでいる半導体装置の製造方法において、
前記シリコン膜と前記シリコン窒化膜との界面の自然酸
化膜としては、０．８ｎｍ以下の膜厚に抑制されてお
り、前記シリコン膜と前記シリコン窒化膜とを形成する
工程としては、前記シリコン膜の形成の後、当該シリコ
ン膜の形成された半導体基板を４００℃乃至５００℃の
範囲内の搬出温度で成長装置から搬出する工程と、前記
搬出された半導体基板を他の成長装置内に３５０℃乃至
６００℃の範囲内の搬入温度で搬入する工程とを含んで
いる半導体装置の製造方法である。 Based on the essence of the present invention as described above, the following means are specifically taken. Claim 1
The invention corresponding to, the step of forming a silicon oxide film on a semiconductor substrate, the step of forming a silicon film on the silicon oxide film, the step of forming a silicon nitride film on the silicon film, A method of manufacturing a semiconductor device, comprising: a step of selectively removing a film; and a step of heating a semiconductor substrate from which the silicon nitride film is selectively removed in an oxidizing atmosphere to form a field oxide film, The natural oxide film at the interface between the silicon film and the silicon nitride film is suppressed to a thickness of 0.8 nm or less.
To form the silicon film and the silicon nitride film.
The steps are performed continuously in the same device.
And a method for manufacturing a semiconductor device. Also, it corresponds to claim 2.
Invention of forming a silicon oxide film on a semiconductor substrate
Steps and forming a silicon film on the silicon oxide film
Step and forming a silicon nitride film on the silicon film
And a step of selectively removing the silicon nitride film
And a semiconductor substrate from which the silicon nitride film is selectively removed.
Heat the plate in an oxidizing atmosphere to form a field oxide film
In a method for manufacturing a semiconductor device, including the steps of:
Natural acid at the interface between the silicon film and the silicon nitride film
The thickness of the oxide film is suppressed to 0.8 nm or less.
To form the silicon film and the silicon nitride film.
As a process, after the formation of the silicon film, the silicon
The semiconductor substrate on which the silicon film is formed at 400 ° C. to 500 ° C.
Carrying out from the growth apparatus at a carry-out temperature within the range, and
The semiconductor substrate carried out is placed in another growth apparatus at 350 ° C. or
Including the step of loading at a loading temperature in the range of 600 ° C.
And a method of manufacturing a semiconductor device.
【００２４】また、請求項３に対応する発明は、請求項
１又は請求項２に対応する半導体装置の製造方法におい
て、前記シリコン窒化膜を除去する工程としては、前記
シリコン窒化膜上に選択的に他のシリコン酸化膜を形成
する工程と、当該他のシリコン酸化膜をマスクとしてエ
ッチングする工程とを含んでいる半導体装置の製造方法
である。The invention according to claim 3 is the method for manufacturing a semiconductor device according to claim 1 or 2 , wherein the step of removing the silicon nitride film selectively removes the silicon nitride film. And a step of forming another silicon oxide film, and a step of etching using the other silicon oxide film as a mask.
【００２５】さらに、請求項４に対応する発明は、請求
項１乃至請求項３のいずれか１項に対応する半導体装置
の製造方法において、前記シリコン酸化膜上の前記シリ
コン膜が多結晶である半導体装置の製造方法である。Further, the invention according to claim 4 is the method for manufacturing a semiconductor device according to any one of claims 1 to 3 , wherein the silicon film on the silicon oxide film is polycrystalline. It is a method of manufacturing a semiconductor device.
【００２６】また、請求項５に対応する発明は、請求項
１乃至請求項３のいずれか１項に対応する半導体装置の
製造方法において、前記シリコン酸化膜上の前記シリコ
ン膜が非晶質である半導体装置の製造方法である。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to any one of the first to third aspects, the silicon film on the silicon oxide film is amorphous. A method for manufacturing a semiconductor device.
【００２７】[0027]
【００２８】[0028]
【００２９】[0029]
【００３０】[0030]
【００３１】[0031]
【００３２】（作用）
従って、請求項１，２に対応する発明は以上のような手
段を講じたことにより、シリコン膜とシリコン窒化膜と
の界面の自然酸化膜を０．８ｎｍ以下の膜厚に抑制する
ことにより、フィールド酸化膜の形成時に、同界面にお
けるバーズビークの発生を阻止したので、素子形成領域
幅及び素子分離領域幅のバラツキを阻止でき、各素子の
均一性を向上させることができる。また、請求項１に対
応する発明は、シリコン膜とシリコン窒化膜とを形成す
る工程が、互いに同一装置内で連続的に実行されるの
で、シリコン膜上の自然酸化膜の発生を阻止できる。ま
た、請求項２に対応する発明は、シリコン膜の形成後の
ウェハ搬出温度及びシリコン窒化膜の形成前のウェハ搬
入温度の両者を低温にすることにより、自然酸化膜の膜
厚を所定値以下に抑制できる。 (Operation) Therefore, the inventions corresponding to claims 1 and 2 have taken the above-mentioned means, so that the natural oxide film at the interface between the silicon film and the silicon nitride film has a film thickness of 0.8 nm or less. By suppressing the occurrence of bird's beaks at the same interface when the field oxide film is formed, it is possible to prevent variations in the width of the element formation region and the width of the element isolation region and improve the uniformity of each element. . In addition, as opposed to claim 1.
The corresponding invention forms a silicon film and a silicon nitride film.
The steps are performed continuously in the same device.
Therefore, the generation of a natural oxide film on the silicon film can be prevented. Well
In addition, the invention corresponding to claim 2 is the invention after the formation of the silicon film.
Wafer unloading temperature and wafer unloading before silicon nitride film formation
By lowering both the input temperature, the natural oxide film
The thickness can be suppressed to a predetermined value or less.
【００３３】また、請求項３に対応する発明は、窒化膜
を除去する工程としては、従来の多結晶シリコンの酸化
を含む工程とは異なり、始めからシリコン酸化膜を形成
するので、請求項１又は請求項２に対応する作用に加
え、工程を短縮することができる。Further, in the invention corresponding to claim 3 , the step of removing the nitride film forms a silicon oxide film from the beginning unlike the step of oxidizing the polycrystalline silicon in the related art. Alternatively , the process can be shortened in addition to the effect corresponding to claim 2 .
【００３４】さらに、請求項４に対応する発明は、シリ
コン酸化膜上のシリコン膜が多結晶であるので、請求項
１乃至請求項３のいずれかに対応する作用と同様の作用
を奏することができる。Further, in the invention according to claim 4 , since the silicon film on the silicon oxide film is polycrystalline, the same operation as the operation according to any one of claims 1 to 3 can be obtained. it can.
【００３５】また、請求項５に対応する発明は、シリコ
ン酸化膜上のシリコン膜が非晶質であるので、請求項１
乃至請求項３のいずれかに対応する作用と同様の作用を
奏することができる。The invention according to claim 5 is that the silicon film on the silicon oxide film is amorphous.
It is possible to achieve the same effect as that corresponding to any one of claims 3 to 3 .
【００３６】[0036]
【００３７】[0037]
【００３８】[0038]
【００３９】[0039]
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。図１は本発明の一実施の
形態に係る半導体装置の製造方法を説明するための製造
工程図である。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a manufacturing process diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【００４０】図１（ａ）に示すように、半導体基板２１
上にはシリコン酸化膜２２が形成される。続いて、ＣＶ
Ｄ法により、シリコン酸化膜２２上には非晶質シリコン
膜２３が堆積される。非晶質シリコン膜２３の堆積の
後、半導体基板２１は５００℃の温度にてＣＶＤ炉から
搬出される。As shown in FIG. 1A, the semiconductor substrate 21
A silicon oxide film 22 is formed on top. Then, CV
An amorphous silicon film 23 is deposited on the silicon oxide film 22 by the D method. After depositing the amorphous silicon film 23, the semiconductor substrate 21 is unloaded from the CVD furnace at a temperature of 500 ° C.
【００４１】次に、この半導体基板２１は、別のＣＶＤ
炉に、６００℃の温度にて搬入される。このＣＶＤ炉に
より、非晶質シリコン膜２３上にシリコン窒化膜２４が
堆積される。さらに、ＣＶＤ法により、シリコン窒化膜
２４上には多結晶シリコン酸化膜２５が堆積される。Next, this semiconductor substrate 21 is subjected to another CVD.
It is loaded into the furnace at a temperature of 600 ° C. With this CVD furnace, the silicon nitride film 24 is deposited on the amorphous silicon film 23. Further, a polycrystalline silicon oxide film 25 is deposited on the silicon nitride film 24 by the CVD method.
【００４２】続いて、図１（ｂ）に示すように、リソグ
ラフィー法により、多結晶シリコン酸化膜２５が選択的
にエッチングされ、この多結晶シリコン酸化膜２５をマ
スクとして、シリコン窒化膜２４が選択的にエッチング
される。Subsequently, as shown in FIG. 1B, the polycrystalline silicon oxide film 25 is selectively etched by a lithography method, and the polycrystalline silicon oxide film 25 is used as a mask to select the silicon nitride film 24. Etched.
【００４３】以下、前述同様に、図１（ｃ）に示すよう
に、多結晶シリコン酸化膜２５が緩衝ＨＦ溶液にて除去
され、しかる後、フィールド酸化が施される。また同様
に、ドライエッチング法により、シリコン窒化膜２４及
び非晶質シリコン膜２３が除去される。その後、緩衝Ｈ
Ｆ溶液により、シリコン酸化膜２２が除去され、新たに
所定の厚さのゲート酸化膜２２ａが形成される。Thereafter, similarly to the above, as shown in FIG. 1C, the polycrystalline silicon oxide film 25 is removed with a buffered HF solution, and then field oxidation is performed. Similarly, the silicon nitride film 24 and the amorphous silicon film 23 are removed by the dry etching method. Then buffer H
The F solution removes the silicon oxide film 22 and newly forms a gate oxide film 22a having a predetermined thickness.
【００４４】これにより、図１（ｄ）に示すように、素
子分離領域２６と素子形成領域（チャネル幅）２７とが
形成される。
（評価）次に、図２に示すように、非晶質シリコン膜２
３とシリコン窒化膜２４との界面における自然酸化膜の
膜厚と、素子形成領域２７におけるチャネル幅のウェハ
面内バラツキとの関係を調べた。なお、チャネル幅は
０．４μｍとした。また、同図において、自然酸化膜の
膜厚が０．８ｎｍ以下のものは本実施形態に係る製造方
法により形成されている。一方、自然酸化膜の膜厚が
０．８ｎｍを越えるものは従来製法により形成されてい
る。As a result, an element isolation region 26 and an element formation region (channel width) 27 are formed as shown in FIG. 1 (d). (Evaluation) Next, as shown in FIG.
The relationship between the film thickness of the native oxide film at the interface between the silicon nitride film 24 and the silicon nitride film 24 and the variation of the channel width in the element formation region 27 within the wafer surface was examined. The channel width was 0.4 μm. Further, in the figure, the natural oxide film having a thickness of 0.8 nm or less is formed by the manufacturing method according to the present embodiment. On the other hand, a natural oxide film having a thickness of more than 0.8 nm is formed by the conventional manufacturing method.
【００４５】結果は図２に示す通り、本実施形態では、
非晶質シリコン膜２３の形成後の基板搬出温度を５００
℃とし、シリコン窒化膜の形成前の基板搬入温度を６０
０℃としたことにより、界面の自然酸化膜の膜厚を抑制
したので、チャネル幅のバラツキが０．０５μｍで一定
となっている。As shown in FIG. 2, the result is as follows.
The substrate unloading temperature after forming the amorphous silicon film 23 is set to 500.
℃, the substrate loading temperature before the formation of the silicon nitride film is 60
By setting the temperature to 0 ° C., the film thickness of the natural oxide film at the interface was suppressed, so that the variation in the channel width was constant at 0.05 μm.
【００４６】一方、従来製法では、界面の自然酸化膜の
膜厚が厚いことにより、バーズビークが発生するので、
チャネル幅のバラツキが０．０５μｍを越えると共に自
然酸化膜の膜厚に比例して増大している。On the other hand, in the conventional manufacturing method, the bird's beak is generated due to the large thickness of the natural oxide film at the interface,
The variation of the channel width exceeds 0.05 μm and increases in proportion to the thickness of the natural oxide film.
【００４７】次に、図３に示すように、半導体基板から
切り出される試料内の各素子のＶthを集計して調べた。
また、従来製法に係る試料も比較のために各素子のＶth
を集計して調べた。なお、各素子はＮＡＮＤ型 Ｅ2 Ｐ
ＲＯＭであり、ＶthはＮＡＮＤ型 Ｅ2 ＰＲＯＭにおけ
るデータ書込後のしきい値電圧である。Next, as shown in FIG. 3, the V th of each element in the sample cut out from the semiconductor substrate was tabulated and examined.
In addition, the samples according to the conventional manufacturing method also have V th of each element for comparison.
Was totaled and investigated. Each element is a NAND type E 2 P
This is a ROM, and V th is a threshold voltage after data writing in the NAND type E 2 PROM.
【００４８】結果は図示するように、本実施形態に係る
各素子は、Ｖthが３Ｖのものを中心に２〜４Ｖの範囲内
に集中的に分布していた。すなわち本実施形態に係る製
造方法はＶthを２Ｖのバラツキに収めて各素子を製造す
ることができた。As shown in the results, the elements according to the present embodiment were concentratedly distributed within the range of 2 to 4 V centering on the one having V th of 3 V. That is, the manufacturing method according to the present embodiment was able to manufacture each element while keeping V th within a variation of 2V.
【００４９】一方、従来製法に係る各素子は、Ｖthが３
Ｖのものを中心に１〜５Ｖの範囲内に幅広く分布してい
た。すなわち本実施形態に係る製造方法はＶthを４Ｖの
バラツキに収めて各素子を製造していた。On the other hand, each element according to the conventional manufacturing method has V th of 3
It was widely distributed in the range of 1 to 5 V centering on V. That is, in the manufacturing method according to the present embodiment, each element is manufactured by keeping Vth within a variation of 4V.
【００５０】上述したように本実施形態によれば、非晶
質シリコン膜２３とシリコン窒化膜２４との界面の自然
酸化膜を０．８ｎｍ以下の膜厚に抑制することにより、
フィールド酸化を施す時における同界面におけるバーズ
ビークの発生を阻止したので、素子形成領域２７の幅と
素子分離領域２６の幅とのバラツキを阻止でき、各素子
の均一性を向上させることができる。As described above, according to the present embodiment, the natural oxide film at the interface between the amorphous silicon film 23 and the silicon nitride film 24 is suppressed to a film thickness of 0.8 nm or less,
Since the occurrence of bird's beaks at the same interface during field oxidation is prevented, it is possible to prevent variations in the width of the element formation region 27 and the width of the element isolation region 26, and improve the uniformity of each element.
【００５１】具体的には従来製法に比べ、図２に示すよ
うに、各素子間において、チャネル幅のウェハ面内バラ
ツキを０．０５μｍに改善できた。また、図３に示すよ
うに、各ＮＡＮＤ型 Ｅ2 ＰＲ０Ｍの書込後のＶthのバ
ラツキを、従来製法の約４Ｖに対し、約２Ｖに減少でき
た。Specifically, as compared with the conventional manufacturing method, as shown in FIG. 2, the variation in the channel width within the wafer surface between the elements can be improved to 0.05 μm. Further, as shown in FIG. 3, the variation in V th after writing of each NAND type E 2 PR0M could be reduced to about 2 V, compared to about 4 V in the conventional manufacturing method.
【００５２】具体的には、非晶質シリコン膜２３の形成
後のウェハ搬出温度及びシリコン窒化膜２４の形成前の
ウェハ搬入温度の両者を低温にすることにより、界面の
自然酸化膜の膜厚を所定値以下に抑制でき、もって、前
述した効果を容易且つ確実に奏することができる。Specifically, both the wafer carry-out temperature after the formation of the amorphous silicon film 23 and the wafer carry-in temperature before the formation of the silicon nitride film 24 are set to be low, whereby the film thickness of the natural oxide film at the interface is reduced. Can be suppressed to a predetermined value or less, and thus the above-mentioned effects can be easily and reliably exhibited.
【００５３】また、シリコン窒化膜２４を除去する工程
としては、従来の多結晶シリコンの酸化を含む工程とは
異なり、始めから多結晶シリコン酸化膜２５を形成する
ので、工程を短縮することができる。
（他の実施形態）なお、上記実施形態では、多結晶シリ
コン酸化膜２５をマスクとしてシリコン窒化膜２４をエ
ッチングした工程について説明したが、これに限らず、
多結晶シリコン酸化膜２５に代えて、フォトレジストを
マスクとしてシリコン窒化膜２４をエッチングする工程
としても、本発明を同様に実施して同様の効果を得るこ
とができる。Further, the step of removing the silicon nitride film 24 is different from the conventional step including the oxidation of polycrystalline silicon, and since the polycrystalline silicon oxide film 25 is formed from the beginning, the step can be shortened. . Other Embodiments In the above embodiment, the process of etching the silicon nitride film 24 using the polycrystalline silicon oxide film 25 as a mask has been described, but the present invention is not limited to this.
Even if the step of etching the silicon nitride film 24 using a photoresist as a mask instead of the polycrystalline silicon oxide film 25, the same effects can be obtained by implementing the present invention in the same manner.
【００５４】また、上記実施形態では、非晶質シリコン
膜２３の堆積後の基板搬出温度を５００℃に設定した場
合について説明したが、これに限らず、例えば４００℃
〜５００℃の範囲内の如き、５００℃以下の任意の温度
としても、本発明を同様に実施して同様の効果を得るこ
とができる。In the above embodiment, the case where the substrate carry-out temperature after the deposition of the amorphous silicon film 23 is set to 500 ° C. has been described, but the present invention is not limited to this, and the temperature is 400 ° C., for example.
The same effect can be obtained by carrying out the present invention in the same manner even at an arbitrary temperature of 500 ° C. or lower, such as within a range of up to 500 ° C.
【００５５】また同様に、上記実施形態では、シリコン
窒化膜２４の堆積前の基板搬入温度を６００℃に設定し
た場合について説明したが、これに限らず、例えば３５
０℃〜６００℃の範囲内の如き、６００℃以下の任意の
温度としても、本発明を同様に実施して同様の効果を得
ることができる。Similarly, in the above embodiment, the case where the substrate carry-in temperature before the deposition of the silicon nitride film 24 is set to 600 ° C. has been described, but the present invention is not limited to this, and for example, 35.
The same effect can be obtained by carrying out the present invention in the same manner even at an arbitrary temperature of 600 ° C. or lower, such as within a range of 0 ° C. to 600 ° C.
【００５６】さらに、上記実施形態では、非晶質シリコ
ン膜２３とシリコン窒化膜２４とが互いに異なるＣＶＤ
炉で堆積される場合について説明したが、これに限ら
ず、非晶質シリコン膜２３とシリコン窒化膜２４とを同
一装置内で連続して堆積しても、非晶質シリコン膜２３
上の自然酸化膜の発生を容易且つ確実に阻止でき、本発
明を同様に実施して同様の効果を得ることができる。な
お、この変形例の場合、基板搬入／搬出時の巻込み酸素
による非晶質シリコン膜２３上の自然酸化膜の形成が無
いので、基板搬出温度が５００℃を越えてもよく、ま
た、これとは独立して基板搬入温度が６００℃を越えて
もよい。Further, in the above embodiment, the amorphous silicon film 23 and the silicon nitride film 24 are different from each other in CVD.
Although the case where the amorphous silicon film 23 and the silicon nitride film 24 are continuously deposited in the same apparatus has been described, the amorphous silicon film 23 is not limited to this.
Generation of the upper natural oxide film can be prevented easily and surely, and the same effects can be obtained by carrying out the present invention in the same manner. In this modified example, since the natural oxide film on the amorphous silicon film 23 is not formed by the entrained oxygen during the substrate loading / unloading, the substrate unloading temperature may exceed 500 ° C. Independently of, the substrate loading temperature may exceed 600 ° C.
【００５７】また、上記実施形態では、非晶質シリコン
膜２３の堆積後の基板搬出温度及びシリコン窒化膜２４
の堆積前の基板搬入温度を設定して、両膜２３，２４間
の界面の自然酸化膜の膜厚を抑制しているが、これに限
らず、シリコン窒化膜２４の堆積前に、希ＮＨ4 Ｆガス
雰囲気あるいはＮＨ3 ガス雰囲気にて６００℃〜１１０
０℃、好ましくは７５０℃〜１１００℃の範囲内の温度
で３０分以上加熱する窒化処理等を施すことにより、非
晶質シリコン膜２３とシリコン窒化膜２４との界面の自
然酸化膜の膜厚を０．８ｎｍ以下に低減させる方法を用
いても、本発明を同様に実施して同様の効果を得ること
ができる。また、この変形例の場合、シリコン窒化膜２
４の堆積前の前処理は、必ずしも希ＮＨ4 Ｆ処理、ある
いはＮＨ3 窒化処理に限定されない。In the above embodiment, the substrate unloading temperature after the deposition of the amorphous silicon film 23 and the silicon nitride film 24 are carried out.
The substrate carry-in temperature before deposition is set to suppress the film thickness of the native oxide film at the interface between the two films 23 and 24, but the present invention is not limited to this. 600 ° C to 110 in 4 F gas atmosphere or NH 3 gas atmosphere
The native oxide film at the interface between the amorphous silicon film 23 and the silicon nitride film 24 is subjected to a nitriding treatment by heating for 30 minutes or more at a temperature of 0 ° C., preferably 750 ° C. to 1100 ° C. The same effect can be obtained by implementing the present invention in the same manner by using a method of reducing the value to 0.8 nm or less. In the case of this modification, the silicon nitride film 2
The pretreatment before deposition of No. 4 is not necessarily limited to dilute NH 4 F treatment or NH 3 nitriding treatment.
【００５８】また、上記実施形態及び各変形例では、非
晶質シリコン膜２３を用いた場合について説明したが、
これに限らず、非晶質シリコン膜２３に代えて、多結晶
シリコン膜を用いた構成としても、本発明を同様に実施
して同様の効果を得ることができる。その他、本発明は
その要旨を逸脱しない範囲で種々変形して実施できる。Further, in the above-mentioned embodiment and each modification, the case where the amorphous silicon film 23 is used has been described.
The present invention is not limited to this, and the same effect can be obtained by implementing the present invention in the same manner even if a polycrystalline silicon film is used instead of the amorphous silicon film 23. In addition, the present invention can be modified in various ways without departing from the scope of the invention.
【００５９】[0059]
【発明の効果】以上説明したように本発明によれば、素
子形成領域幅及び素子分離領域幅のバラツキを阻止し、
各素子の均一性を向上させることができる半導体装置の
製造方法を提供できる。As described above, according to the present invention, it is possible to prevent variations in the width of the element formation region and the width of the element isolation region,
A method for manufacturing a semiconductor device that can improve the uniformity of each element can be provided.
【図１】本発明の一実施の形態に係る半導体装置の製造
方法を説明するための製造工程図FIG. 1 is a manufacturing process diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】同実施の形態における非晶質シリコン膜とシリ
コン窒化膜との界面における自然酸化膜の膜厚とチャネ
ル幅のウェハ面内バラツキとの関係を示す図FIG. 2 is a diagram showing a relationship between a film thickness of a natural oxide film at an interface between an amorphous silicon film and a silicon nitride film and variation in a channel width within a wafer surface in the same embodiment.
【図３】同実施の形態における各ＮＡＮＤ型 Ｅ2 ＰＲ
ＯＭのＶthを集計して示す分布図FIG. 3 is a diagram of each NAND type E 2 PR according to the same embodiment.
Distribution chart showing V th of OM
【図４】従来の半導体装置の製造方法を示す製造工程図FIG. 4 is a manufacturing process diagram illustrating a conventional semiconductor device manufacturing method.
２１…半導体基板 ２２…シリコン酸化膜 ２２ａ…ゲート酸化膜 ２３…非晶質シリコン膜 ２４…シリコン窒化膜 ２５…多結晶シリコン酸化膜 ２６…素子分離領域 ２７…素子形成領域（チャネル幅） 21 ... Semiconductor substrate 22 ... Silicon oxide film 22a ... Gate oxide film 23 ... Amorphous silicon film 24 ... Silicon nitride film 25 ... Polycrystalline silicon oxide film 26 ... Element isolation region 27 ... Element formation region (channel width)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒木 仁 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 成田 一仁 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝横浜事業所内 (56)参考文献 特開 平９−8023（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hitoshi Araki 580-1 Horikawa-cho, Kawasaki-shi, Kanagawa Kanagawa Prefecture Semiconductor System Technology Center (72) Inventor Kazuhito Narita Shinsugita, Isogo-ku, Yokohama-shi, Kanagawa 8th Town, Yokohama Co., Ltd. (56) References JP-A-9-8023 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29/788
Claims (5)
る工程と、 前記シリコン酸化膜上にシリコン膜を形成する工程と、 前記シリコン膜上にシリコン窒化膜を形成する工程と、 前記シリコン窒化膜を選択的に除去する工程と、 前記シリコン窒化膜の選択的に除去された半導体基板を
酸化性雰囲気で加熱してフィールド酸化膜を形成する工
程とを含んでいる半導体装置の製造方法において、 前記シリコン膜と前記シリコン窒化膜との界面の自然酸
化膜は、０．８ｎｍ以下の膜厚に抑制されており、 前記シリコン膜と前記シリコン窒化膜とを形成する工程
は、互いに同一装置内で連続的に実行される ことを特徴
とする半導体装置の製造方法。1. A step of forming a silicon oxide film on a semiconductor substrate, a step of forming a silicon film on the silicon oxide film, a step of forming a silicon nitride film on the silicon film, and the silicon nitride film. In the method for manufacturing a semiconductor device, the method further includes the step of selectively removing a field oxide film by heating the semiconductor substrate from which the silicon nitride film is selectively removed in an oxidizing atmosphere. natural oxide film at the interface between the silicon film and the silicon nitride film is suppressed to a thickness of less 0.8 nm, forming with said silicon nitride film and the silicon film
Is continuously performed in the same device as each other .
る工程と、 前記シリコン酸化膜上にシリコン膜を形成する工程と、 前記シリコン膜上にシリコン窒化膜を形成する工程と、 前記シリコン窒化膜を選択的に除去する工程と、 前記シリコン窒化膜の選択的に除去された半導体基板を
酸化性雰囲気で加熱してフィールド酸化膜を形成する工
程とを含んでいる半導体装置の製造方法において、 前記シリコン膜と前記シリコン窒化膜との界面の自然酸
化膜は、０．８ｎｍ以下の膜厚に抑制されており、 前記シリコン膜と前記シリコン窒化膜とを形成する工程
は、 前記シリコン膜の形成の後、当該シリコン膜の形成され
た半導体基板を４００℃乃至５００℃の範囲内の搬出温
度で成長装置から搬出する工程と、 前記搬出された半導体基板を他の成長装置内に３５０℃
乃至６００℃の範囲内の搬入温度で搬入する工程とを含
んで いることを特徴とする半導体装置の製造方法。2. A step of forming a silicon oxide film on a semiconductor substrate, a step of forming a silicon film on the silicon oxide film, a step of forming a silicon nitride film on the silicon film, and the silicon nitride film. In the method for manufacturing a semiconductor device, the method further includes the step of selectively removing a field oxide film by heating the semiconductor substrate from which the silicon nitride film is selectively removed in an oxidizing atmosphere. natural oxide film at the interface between the silicon film and the silicon nitride film is suppressed to a thickness of less 0.8 nm, forming with said silicon nitride film and the silicon film
Is formed after the formation of the silicon film.
Temperature of semiconductor substrate in the range of 400 ℃ to 500 ℃
The step of unloading the semiconductor substrate from the growth apparatus at a temperature of 350 ° C.
To the loading temperature within the range of 600 ° C.
A method for manufacturing a semiconductor device, which is characterized in that
置の製造方法において、 前記シリコン窒化膜を除去する工程は、 前記シリコン窒化膜上に選択的に他のシリコン酸化膜を
形成する工程と、 当該他のシリコン酸化膜をマスクとしてエッチングする
工程とを含んでいることを特徴とする半導体装置の製造
方法。3. The method of manufacturing a semiconductor device according to claim 1 , wherein the step of removing the silicon nitride film is a step of selectively forming another silicon oxide film on the silicon nitride film. And a step of etching using the other silicon oxide film as a mask.
記載の半導体装置の製造方法において、 前記シリコン酸化膜上の前記シリコン膜は、多結晶であ
ることを特徴とする半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1 , wherein the silicon film on the silicon oxide film is polycrystalline. Production method.
記載の半導体装置の製造方法において、 前記シリコン酸化膜上の前記シリコン膜は、非晶質であ
ることを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1 , wherein the silicon film on the silicon oxide film is amorphous. Manufacturing method.
Priority Applications (1)
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| JP13378097A JP3417799B2 (en) | 1997-05-23 | 1997-05-23 | Method for manufacturing semiconductor device |
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