JP3415606B2

JP3415606B2 - 表示装置

Info

Publication number: JP3415606B2
Application number: JP2001214625A
Authority: JP
Inventors: 舜平山崎; 晃間瀬; 正明 ▲ひろ▼木; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-07-16
Filing date: 2001-07-16
Publication date: 2003-06-09
Anticipated expiration: 2018-06-09
Also published as: JP2002131769A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素の存在する部
分に薄膜トランジスタが存在し、これら薄膜トランジス
タが画素の駆動装置として機能する表示装置、およびこ
のような形態の表示装置を利用した各種装置に関する。
すなわち、本発明は、ネマチック、コレスチック、スメ
クチック等の方式を利用した液晶ディスプレーや、液晶
ディスプレーと同様な表示装置を有する投射型装置（液
晶プロジェクター等）、あるいは液晶以外に電気的な信
号によって、光学特性を制御できる材料を用いて静的
な、あるいは動的な映像や信号を表示する装置に関す
る。

【０００２】

【従来の技術】上記に列挙した表示装置は各画素ごとに
薄膜トランジスタ等の駆動装置が存在し、画素を制御す
るという、いわゆるアクティブマトリックス方式を採用
している。各画素に割り当てられる薄膜トランジスタの
数は図１に示されるものでは１個であり、また図２ない
し図４に示されるものでは、２個もしくは必要によって
はそれ以上の数の薄膜トランジスタが使用される。ま
た、方式によっては、複数の画素を１つもしくはそれ以
上の数の薄膜トランジスタが使用される場合もある。い
ずれの場合でも、各画素は縦方向と横方向に複数の信号
線を配置し、これらの交点に液晶素子のごとき電気光学
素子を配置し、薄膜トランジスタによって、縦横の信号
線によって送られたデータをもとに電気光学素子を制御
する。

【０００３】図１にはこのようなアクティブマトリック
ス方式の回路を説明するために、１画素の回路を示し
た。縦方向のデータ駆動回路１０１からは、複数の信号
線１０３ａ〜ｄが延びている。また、横方向のデータ駆
動回路１０２からも、同様に、複数の信号線１０４ａ〜
ｄが延びている。図１には信号線１０３ａと１０４ａが
交差する部分の電気光学素子を駆動する回路について書
かれている。すなわち、両信号線の交差する部分の近傍
に薄膜トランジスタが設けられ、信号線１０３ａは薄膜
トランジスタのゲイト電極１０５に接続され、また、信
号線１０４ａは薄膜トランジスタのドレイン電極１０６
に接続されている。そして、薄膜トランジスタのソース
電極１０７は、液晶のごとき電気光学素子１０８に接続
されている。図１では、薄膜トランジスタは、Ｎチャネ
ル型薄膜トランジスタを使用しているが、Ｐチャネル型
薄膜トランジスタを使用しても構わない。

【０００４】図２はＣＭＯＳインバータ型のアクティブ
マトリックス方式で、図１のアクティブマトリックス方
式と同様に、縦方向のデータ駆動回路２０１からは、複
数の信号線２０３ａ〜ｄが延びている。また、横方向の
データ駆動回路２０２からも、同様に、複数の信号線２
０４ａ〜ｄが延びている。図１の場合とは異なり、信号
線２０４に平行して、配線２０４’が走っている。そし
て、図１と同様に、両信号線の交差する部分の電気光学
素子を駆動するために２個の薄膜トランジスタが使用さ
れる。図に示されているように薄膜トランジスタはＰチ
ャネル型トランジスタとＮチャネル型トランジスタであ
り、信号線２０３ａは、両トランジスタのゲイト電極２
０５ｐおよび２０５ｎに接続されている。また、Ｐチャ
ネル薄膜トランジスタのドレイン電極２０６ｐは信号線
２０４ａに接続され、Ｎチャネル薄膜トランジスタのド
レイン電極２０６ｎは配線２０４’に接続されている。
さらに、ＰおよびＮチャネル型薄膜トランジスタのソー
ス電極２０７ｐおよびｎはどちらも液晶等の電気光学素
子２０８に接続されている。

【０００５】図２はＣＭＯＳバッファー型のアクティブ
マトリックス方式で、図２のアクティブマトリックス方
式と同様に、縦方向のデータ駆動回路３０１からは、複
数の信号線３０３ａ〜ｄが延びている。また、横方向の
データ駆動回路３０２からも、同様に、複数の信号線３
０４ａ〜ｄおよび配線２０４’ａ〜ｄが走っている。そ
して、図２と同様に、両信号線の交差する部分の電気光
学素子を駆動するためにＰチャネル型トランジスタとＮ
チャネル型トランジスタが使用され、信号線３０３ａ
は、両トランジスタのゲイト電極３０５ｐおよび３０５
ｎに接続されている。また、Ｎチャネル薄膜トランジス
タのドレイン電極３０６ｎは信号線３０４ａに接続さ
れ、Ｐチャネル薄膜トランジスタのドレイン電極３０６
ｐは配線３０４’に接続されている。さらに、Ｐおよび
Ｎチャネル型薄膜トランジスタのソース電極３０７ｐお
よびｎはどちらも液晶等の電気光学素子３０８に接続さ
れている。

【０００６】図４はＣＭＯＳトランスファーゲイト型の
アクティブマトリックス方式で、図１のアクティブマト
リックス方式と同様に、縦方向のデータ駆動回路４０１
からは、複数の信号線４０３ａ〜ｄが延びている。ま
た、横方向のデータ駆動回路４０２からも、同様に、複
数の信号線４０４ａ〜ｄが延びている。そして、図２お
よび図３と同様に、両信号線の交差する部分の電気光学
素子を駆動するためにＰチャネル型トランジスタとＮチ
ャネル型トランジスタが設けられ、信号線４０３ａは、
両トランジスタのソース電極４０６ｐおよび４０６ｎに
接続されている。また、両薄膜トランジスタのゲイト電
極４０５ｐおよび４０５ｎは信号線４０４ａに接続さ
れ、両薄膜トランジスタのドレイン電極４０７ｐおよび
ｎはどちらも液晶等の電気光学素子４０８に接続されて
いる。

【０００７】これらの回路に共通の問題点は各駆動回路
と薄膜トランジスタの間にサージ（静電気）電圧が発生
した場合に、薄膜トランジスタを保護する為の回路が設
けられていないことである。特に、薄膜トランジスタの
ゲイト電極に高い電圧が加わると、ゲイト絶縁膜が破壊
され、素子として機能しなくなる。

【０００８】また、薄膜トランジスタのソース・ドレイ
ン間に過大な電圧がかかることによっても、それはゲイ
ト電極とチャネル形成領域との間の電圧が大きくなり、
間接的にゲイト絶縁膜の破壊につながるため、薄膜トラ
ンジスタは大きなダメージを受け、場合によっては破壊
に到る。このような過大な電圧の源泉としては何らかの
理由によって生じた静電気が主な理由であり、電流量自
体は決して大きくないことがほとんどであり、過大な電
圧が発生した場合には速やかに取り除くことが望まれ
る。

【０００９】

【発明が解決しようとする課題】本発明は薄膜トランジ
スタを保護するための回路を適切な位置に適切な作製方
法によって設け、薄膜トランジスタを保護し、上記表示
素子の信頼性、寿命を高めることを目的とする。

【００１０】

【課題を解決しようとする手段】薄膜トランジスタの保
護回路は、装置の表示部分の周辺に設けられることが望
まれ、また、表示部分の薄膜トランジスタの作製と同時
に作製されることが望まれる。さらに、正常な駆動電圧
は通過させるが、過大な電圧は通過させず、適切にバイ
パスさせる必要がある。薄膜トランジスタにおいて過大
な電圧とは通常、ゲイト電圧のしきい値電圧の１０倍程
度であり、５０Ｖ以上を指すが、この値は薄膜トランジ
スタの構造によって大きく変化する。一方、通常の駆動
電圧は、大きくてもゲイト電圧のしきい値電圧の数倍で
あり、大抵の場合、１０〜４０Ｖであるが、この値も薄
膜トランジスタの構造によって大きく変化する。

【００１１】以上のような条件を満たすために、本発明
では、図５に示すように、表示素子部とその周辺の駆動
回路部に保護回路を設ける。保護回路としては、例え
ば、図８および図９に示されるダイオードの持つツェナ
ー特性を利用して回路を用いることができる。ダイオー
ドとしては、Ｐ型とＮ型の接合であるＰＮ接合以外に、
Ｉ型（真性）とＰ型（もしくはＮ型）の接合であるＰＩ
接合（ＮＩ接合）、あるいはＰ型、Ｉ型、Ｎ型の接合で
あるＰＩＮ接合、さらにこれらを複数組み合わせて得ら
れる、ＰＩＰＩ・・・接合やＮＩＮＩ・・・接合、ＰＩ
ＮＩＰＩＮ・・・接合等を用いることができる。また、
半導体と金属とのショットキー接合を利用したダイオー
ドを使用することも可能である。

【００１２】図８（Ａ）にはダイオードを用いた保護回
路の例を示す。この例ではＶ_DDは正であり、例えば５〜
５０Ｖの電圧である。一般にダイオードは図８（Ｂ）で
示されるような電流ー電圧特性を示し、一定以上の逆方
向電圧を加えることによって、急激に電流が流れるよう
になる。このときの特性をツェナー特性という。この急
激に電流が流れるようになるしきい電圧Ｖ_thの値は、例
えば５〜２０Ｖである。また、ダイオードを複数個直列
に接続することによって、Ｖ_thの値をより大きくするこ
とが可能である。

【００１３】図中のＡ点の電位が適切な正の値であると
きには、ダイオードのうち、Ｄ１とＤ３は通常の導体に
近い抵抗として機能し、一方、Ｄ２とＤ４は極めて高い
抵抗として機能する。したがって、Ｂ点の電位はＶ_DDと
ほぼ同じ電位となる。同様にＡ点の電位が適切な負の値
であるときには、Ｂ点の電位は接地電位と同じ電位とな
る。

【００１４】しかしながら、Ｖ_thを越えるような過大な
正の電圧がかかった場合には、いずれのダイオードも低
い抵抗として機能する。そして、Ｄ１とＤ２の抵抗値が
ほぼ同じで、Ｒ１よりもはるかに小さければ、この電流
はほとんどがＤ２の方向に流れてゆく。過大な負の電圧
がかかった場合も同様で、ほとんどの電流がＤ１を経由
し、Ｂ点の電位は低く保たれる。このような回路を複数
直列に接続することによってより効果的に過大電流を阻
止することができる。

【００１５】図９（Ａ）には、ダイオードを使用した別
の例を示す。図中に示されるダイオードはツェナーダイ
オードと呼ばれ、構造としては２つの互いに逆向きのダ
イオードをつないだもので、例えば、ＰＮＰ（ＮＰＮ）
接合、ＮＩＮ（ＰＩＰ）接合、ＰＩＮＩＰ（ＮＩＰＩ
Ｎ）接合、あるいはこれらを組み合わせた接合によって
作られる。ツェナーダイオードの特性は図９（Ｂ）に示
すように、−Ｖ_th以上＋Ｖ_th以下の電圧では極めて大き
な抵抗として機能するが、それを越えるような過大な電
圧がかかった場合には、抵抗値が下がるというものであ
る。

【００１６】今、Ａ点の電位がＶ_th以下の正または負で
あるとすれば、このツェナーダイオードＤ１は極めて大
きな抵抗として機能し、Ｂ点の電位はＡ点の電位とほと
んどかわらない。しかしながら、Ａ点の電位がＶ_thを越
える過大な正または負の値であれば、Ｄ１は大きな抵抗
として機能し、その抵抗がＲ１に比べて、十分大きけれ
ば、電流はほとんどがＤ１を経由して流れ、Ｂ点の電位
は低いままに保たれる。このような回路を複数直列に接
続することによって、より効果的に過大電圧を阻止する
ことができる。

【００１７】同じ効果を有する保護回路は薄膜トランジ
スタを利用しても作製することが可能である。その例を
図６および図７に示す。図６（Ａ）は、正の過大電圧が
かかったときにのみ動作して過大電圧をバイパスする回
路である。抵抗Ｒ１およびＲ２を選択することによっ
て、Ｎチャネル型薄膜トランジスタのゲイト電圧およ
び、ソース・ドレイン間の電圧を適当な値となるように
設計する。例えば、Ｒ１／Ｒ２＝１０とすれば、図中の
Ａ点における電位が（Ｂ点における電位を基準として）
＋５０Ｖであるときに、ゲイトの電位を＋５Ｖとするこ
とができる。そして、この薄膜トランジスタのしきい値
電圧が＋５Ｖならば、この薄膜トランジスタは動作し、
ソース・ドレイン間に電流が流れる。Ａ点における電位
が＋５０Ｖ以上であれば、ゲイト電極の電位は＋５Ｖ以
上であるので、薄膜トランジスタは動作して、過大な電
圧を除去する効果を示す。ここで、薄膜トランジスタと
して、Ｐチャネル型トランジスタとすれば、負の過大電
圧がかかった場合にのみ動作する。一方、Ａ点における
電位が＋５０Ｖ以下であれば、薄膜トランジスタは高い
抵抗として機能し、電圧はあまり低下しない。したがっ
て、正常な信号電圧はバイパスされない。

【００１８】図６（Ａ）の回路は正の過大電圧がかかっ
た場合にのみ動作し、負の過大電圧がかかった場合には
動作しなかった。しかしながら、実際には正の過大電圧
がかかる場合もあれば、負の過大電圧がかかる場合もあ
り、どの場合にも対応できる必要がある。図６（Ｂ）
は、そのための回路を示し、８つの抵抗Ｒ１、Ｒ２、Ｒ
３およびＲ４の値を選択することによって、２つのＮチ
ャネル型トランジスタのソース・ドレイン間電圧および
ゲイト電極の電圧を適切に制御できる。例えば、Ｒ１／
Ｒ２＝１０、Ｒ４／Ｒ３＝１０とすれば、Ａ点の電位が
＋５０Ｖであれば、薄膜トランジスタＴ１のゲイト電極
の電位は＋５Ｖであり、Ｔ２の電位は＋４５Ｖである。
このとき、Ｔ１にはソース・ドレイン電流が流れること
は先に示した通りであるが、Ｔ２では、ゲイト絶縁膜を
はさんで、チャネル形成領域の電位の方がゲイト電極の
電位よりも低いため、バイパス電流は流れない。

【００１９】逆に、Ａ点の電位が−５０Ｖであれば、Ｔ
１のゲイト電極の電位は−５Ｖであり、チャネル形成領
域の電位（０Ｖ）よりも低いため、バイパス電流は流れ
ない。しかしながら、Ｔ２のゲイト電極の電位は−４５
Ｖであり、チャネル形成領域の電位（−５０Ｖ）よりも
高いため、バイパス電流が流れる。そして、Ａ点の電位
が−５０Ｖと＋５０Ｖの間であれば、電流はどちらの薄
膜トランジスタも電流は流れず、したがって、正常な信
号電流はほとんど障害を受けない。

【００２０】図６（Ｃ）は、以上の回路を複合させたも
のであり、第１の保護回路（図上部）において減衰した
過大電圧を抵抗Ｒ５を経たのちに、さらに第２の保護回
路（図下部）によって減衰せしめる。

【００２１】図６は、Ｎチャネル型薄膜トランジスタも
しくはＰチャネル型薄膜トランジスタのどちらか一方を
使用して構成された保護回路に関するものであった。Ｐ
チャネル型薄膜トランジスタとＮチャネル型薄膜トラン
ジスタを両方とも用いることによっても図７に示すよう
に保護回路を構成することができる。図７（Ａ）を用い
て、この方法による保護回路の基本動作を説明する。

【００２２】図６で示したものと同様に、適切な抵抗Ｒ
１、Ｒ２を選択することによって、ソース・ドレイン間
の電圧とゲイト電極の電位を適切な値にすることができ
る。例えば、Ｒ１／Ｒ２＝１０とすることによって、Ａ
点における電位が、Ｂ点を基準としたときに＋５０であ
ったとすると、薄膜トランジスタのゲイト電極の電圧は
いずれも＋５Ｖとである。そして、薄膜トランジスタの
うち、Ｎチャネル薄膜トランジスタであるＴ１のみがバ
イパスとして機能する。

【００２３】逆に、Ａ点の電位が−５０Ｖであった場合
には、両薄膜トランジスタのゲイト電極の電位は−５Ｖ
であるが、このときにはＰチャネル型薄膜トランジスタ
であるＴ２のみがバイパスとして機能する。図７（Ｂ）
は、以上の回路を組み合わせたものである。

【００２４】このような方式を採用する場合には、保護
回路で使用される薄膜トランジスタの耐圧が保護回路の
耐圧を決定する。薄膜トランジスタにおいて、ゲイト電
極とソース電極との電圧の許容値が５０Ｖであれば、以
上の回路は±５００Ｖまでの電圧に対して耐えることが
でき、かつ、保護回路として機能する。もちろん、抵抗
の値を選択することによってこの値を変えることは容易
にできる。

【００２５】図６および図７ではソース・ドレイン間の
抵抗については何ら記述がないが、この値を考慮するこ
とはソース・ドレイン間の電圧を決定する上で重要であ
る。一般的な薄膜型トランジスタにおける値としては、
例えば、チャネル長が１０μｍ、チャネル幅が１０μｍ
のＮチャネル型薄膜トランジスタで１０⁸〜１０¹¹Ωが
得られている。この値はかなり大きいように思えるが、
抵抗率１０⁶Ω・ｃｍの高抵抗多結晶シリコン、あるい
はアモルファス（セミアモルファス）シリコンを用い
て、長さ１０μｍ、幅１μｍ、厚さ０．１μｍの線状体
の抵抗は１０¹²Ωとなり、上記の薄膜トランジスタの抵
抗はほとんど無視できる。

【００２６】これらの保護回路で使用される抵抗として
は、このように珪素を主とする材料を用いてもよいし、
金属材料や金属と珪素との合金、各種化合物半導体（例
えば酸化錫、酸化インジウム、酸化錫インジウム等）を
用いてもよい。

【００２７】次に、本発明の表示装置駆動回路の保護回
路の作製方法について述べる。本発明の保護回路の特色
としては、回路の作製が、駆動回路（図１〜図４で示さ
れる薄膜トランジターを含む回路）の作製と平行してお
こなえるということであり、その例を以下に示す。

【００２８】図１０は、駆動回路に用いられる薄膜トラ
ンジスターと、周辺に設けられるツェナーダイオードの
作製方法の１例を示す。まず、表示素子を実装するため
の適切な基板上に、厚さ１０ｎｍ〜１０μｍ、このまし
くは５０ｎｍ〜１μｍの半導体被膜を設け、これを選択
的にエッチングして、半導体領域１００１と１００２を
形成する。半導体領域の大きさは、後に形成される素子
の大きさによって決定される。通常の薄膜トランッジス
タの場合であれば、１辺の長さは１００ｎｍ〜１００μ
ｍが使用される。このときの基板の材料としては石英ガ
ラス、ＡＮガラス等のガラス材料が選択され、また、必
要によっては、基板上に別な被膜が形成されたものが使
用される。さらに、半導体被膜の形成方法としては、減
圧ＣＶＤ（ＬＰＣＶＤ）法、プラズマＣＶＤ法、光ＣＶ
Ｄ法等が使用される。さらに、この成膜の終了直後、も
しくは他のプロセスを経たのち、半導体膜は、４００〜
８００度Ｃ、好ましくは５００〜６５０度Ｃにおいて、
熱処理され、あるいは、レーザー光等の強光を照射する
ことによって結晶性を高め、半導体としての特性の向上
を計ってもよい。

【００２９】次に、このようにして形成された半導体領
域上にゲイト絶縁膜として機能する被膜１００３と１０
０４が、厚さ１０ｎｍ〜１μｍ、このましくは１０ｎｍ
〜２００ｎｍ形成される。この被膜としては酸化珪素、
窒化珪素等が使用され、その作製方法は、ＬＰＣＶＤ
法、プラズマＣＶＤ法、光ＣＶＤ法、熱酸化（窒化）
法、光照射酸化（窒化）法、プラズマ酸化（窒化）法等
の方法が目的とする被膜の厚さ、特性に応じて選択され
る。最後にゲイト電極の材料となる厚さ５０ｎｍ〜１０
μｍ、好ましくは１００ｎｍ〜２μｍの被膜１００５が
これらを覆って形成される。ゲイト電極の材料として
は、アモルファスシリコン（ゲルマニウム）、セミアモ
ルファスシリコン（ゲルマニウム）、多結晶シリコン
（ゲルマニウム）等の半導体材料、タングステンシリサ
イド、アルミニウムシリサイド、モリブテンシリサイド
等の珪化物、タングステンやモリブテン、アルミニウム
といった金属あるいは合金の単層、もしくはこれらの材
料を多層に構成したものが用いられる。例えば、厚さ１
０〜１００ｎｍのリンがドープされたアモルファスシリ
コン層の上に厚さ１００ｎｍ〜２μｍのタングステン層
が設けられた構造とすることも可能である。このように
して図１０（Ａ）を得る。

【００３０】次に、被膜１００５を選択的に絶縁膜の上
に残置せしめ、領域１００６および１００７を形成す
る。この領域は後にゲイト電極となる場合がある。さら
に、公知の不純物導入方法、例えばイオン打ち込み法、
熱拡散法、によって半導体領域１００１および１００２
内に選択的に不純物を多く含有し、導電率の大きな領
域、いわゆる不純物領域１００８〜１０１１を形成す
る。このとき、領域１００６および１００７あるいはそ
の上に存在するフォトレジスト等が、不純物導入の際の
マスクとして機能するため、その下部には不純物はあま
り侵入しない。これは、通常、セルフアライン工程とよ
ばれる工程である。さらに、イオン打ち込み法によって
不純物が導入された場合には、半導体領域の結晶性が著
しく損なわれるので、４００〜８００度Ｃ、好ましくは
５００〜６５０度Ｃにおいて、熱処理され、あるいは、
レーザー光等の強光を表面から、あるいは裏面から照射
することによって結晶性を高め、半導体としての特性の
向上を計る必要がある。このようにして図１０（Ｂ）を
得る。

【００３１】最後に領域１００６および１００７を覆っ
て絶縁膜を形成したのち、領域１００７および不純物領
域１００８〜１０１１に電極形成用の穴を開け、電極１
０１２〜１０１６を形成する。このようにして、ツェナ
ーダイオード１０１７およびＮチャネル型薄膜トランジ
スタ１０１８が作製される。このようにして図１０
（Ｃ）を得る。このような、ツェナーダイオードと薄膜
トランジスタの混在した装置は、例えば図９で示される
保護回路を有する装置である。

【００３２】さて、図１０（Ｃ）においては、領域１０
０６には電極が設けられず、外部からの信号によって、
半導体領域１００２の導電性が制御されることがないの
で、素子１０１７は薄膜トランジスタとしては機能しな
いが、最後の工程で電極を設ければ薄膜トランジスタと
なる。したがって、図１０（Ｂ）で示される（未完成）
素子を多量に基板上に作製しておき、後に必要に応じ
て、表示装置領域あるいは周辺領域のこれら素子に電極
を設け、あるものは薄膜トランジスタとして、あるもの
はダイオードとして機能するように設計できる自由度が
ある。

【００３３】図１１は、駆動回路に用いられる薄膜トラ
ンジスターと、周辺に設けられる薄膜トランジスタの作
製方法の１例を示す。まず、基板上に、厚さ１０ｎｍ〜
１０μｍ、好ましくは５０ｎｍ〜１μｍの半導体被膜を
設け、これを選択的にエッチングして、半導体領域１１
０１〜１１０４を形成する。

【００３４】次に、このようにして形成された半導体領
域上にゲイト絶縁膜として機能する被膜１１０５が形成
される。最後にゲイト電極の材料となる被膜１００６が
これらを覆って形成される。このようにして図１１
（Ａ）を得る。

【００３５】次に、被膜１１０６を選択的に絶縁膜の上
に残置せしめ、ゲイト電極１１０７〜１１１０を形成す
る。このようにして図１１（Ｂ）を得る。

【００３６】さらに、半導体領域１１０１および１１０
４はフォトレッジスト等によってマスクし、半導体領域
１１０２および１１０３のみを露出させ、公知の不純物
導入方法によって半導体領域１１０２と１１０３にセル
フアライン的にＰ型の不純物領域１１１１〜１１１４を
形成する（図１１（Ｃ））。さらに、同様に今度は半導
体領域１１０２と１１０３にマスクをし、半導体領域１
１０１と１１０４を露出させ、不純物の導入をおこな
い、Ｎ型の不純物領域１１１５〜１１１８を形成する。
こうして図１１（Ｄ）を得る。

【００３７】最後にゲイト電極１１０７〜１１１０を覆
って絶縁膜を形成したのち、各ゲイト電極および不純物
領域に電極形成用の穴を開け、電極１１１９〜１１１２
８形成する。このようにして、Ｐチャネル型薄膜トラン
ジスタとＮチャネル型薄膜トランジスタの混在した回路
が作製される。このようにして図１１（Ｅ）を得る。こ
のような、Ｐチャネル型薄膜トランジスタとＮチャネル
型薄膜トランジスタの混在した回路は、例えば図７で示
される保護回路を有する装置で使用される。

【００３８】図１３は、以上のような作製方法によって
作製される保護回路の例である。この作製方法として
は、まず、半導体領域１３０１と１３０２を形成し、ゲ
イト絶縁膜として機能する被膜（図には示されていな
い）を形成したあと、両半導体領域にまたがるゲイト電
極１３０３を形成し、半導体領域１３０１にＰ型不純物
領域を、半導体領域１３０２にＮ型不純物をそれぞれ形
成した後、さらに層間絶縁膜（図には示されていない）
を形成する。そして、良導電体であるアルミニウム等の
金属材料によって、両半導体領域にまたがる金属電極１
３０４と１３０５、および信号線１３０６とを同時に形
成する。その後、例えば酸化錫・インジウム等の抵抗性
材料、あるいは高抵抗アモルファスシリコ等によって抵
抗として機能する配線１３０７と１３０８を形成して、
保護回路が形成される。

【００３９】図１２は、駆動回路に用いられる薄膜トラ
ンジスターと、周辺に設けられるダイオードの作製方法
の１例を示す。まず、基板上に半導体被膜を設け、これ
を選択的にエッチングして、半導体領域１２０１〜１２
０４を形成する。

【００４０】次に、このようにして形成された半導体領
域上にゲイト絶縁膜として機能する被膜１２０５が形成
される。最後にゲイト電極の材料となる被膜１２０６が
これらを覆って形成される。このようにして図１２
（Ａ）を得る。

【００４１】次に、被膜１２０６を選択的に絶縁膜の上
に残置せしめ、ゲイト電極１２０７と１２０８を形成す
る。このようにして図１２（Ｂ）を得る。

【００４２】さらに、半導体領域１２０１および１２０
２の一部、および１２０４の全部はフォトレジスト等に
よってマスクし、半導体領域１２０１および１２０２の
他の一部、および１２０３のみを露出させ、公知の不純
物導入方法によって、半導体領域１２０１と１２０２の
一部にＰ型の不純物領域１２０９および１２１０、さら
に半導体領域１２０３にセルフアライン的にＰ型の不純
物領域１２１１と１２１２を形成する（図１２
（Ｃ））。さらに、同様に今度は半導体領域１２０１と
１２０２の不純物領域を含む領域と１２０３の全部にマ
スクをし、半導体領域１２０１と１２０２の他の一部と
１２０４全部を露出させ、不純物の導入をおこない、Ｎ
型の不純物領域１２１３〜１２１６を形成する。こうし
て図１２（Ｄ）を得る。

【００４３】最後にゲイト電極１２０７と１２０８を覆
って絶縁膜を形成したのち、各ゲイト電極および不純物
領域に電極形成用の穴を開け、電極１２１７〜１１２４
を形成する。このようにして、ＰＩＮダイオード１２２
５と１２２６、Ｐチャネル型薄膜トランジスタ１２２
７、Ｎチャネル型薄膜トランジスタ１２２８の混在した
回路が作製される。このようにして図１２（Ｅ）を得
る。このような、ダイオードとＰチャネル型薄膜トラン
ジスタとＮチャネル型薄膜トランジスタの混在した回路
は、例えば図８で示される保護回路を有する装置で使用
される。特に電極１２１８はそれを延在せしめることに
よって、図８において示される抵抗を含む配線として使
用できる。

【００４４】図１４には、積層化されたＰチャネル型薄
膜トランジスタとＮチャネル型薄膜トランジスタとを有
する装置の作製方法を示す。図１０〜図１２に示した方
法を利用して、まず、基板上にＮ型の不純物領域を有す
る半導体領域１４０５、１４０６、さらに、それらの上
にゲイト絶縁膜を介して設けられたゲイト電極１４０
３、１４０４を作製し、Ｎチャネル型薄膜トランジスタ
１４０１と１４０２を得る。この薄膜トランジスタのゲ
イト電極になる部分を電気的に外部と接続しなかった場
合にはこれらの素子はダイオードとして機能することは
先に述べたとおりである。こうして、図１４（Ａ）を得
る。

【００４５】ついで層間絶縁膜１４０７を形成し、その
上にＰ型の不純物領域を有する半導体領域１４０８、１
４０９、さらに、それらの上にゲイト絶縁膜を介して設
けられたゲイト電極１４１０、１４１１を作製し、Ｐチ
ャネル型薄膜トランジスタ１４１２と１４１３を得る。
こうして、図１４（Ｂ）を得る。

【００４６】最後に全体に層間絶縁膜を形成した後、必
要な電極、例えば１４１４〜１４２３を形成する。こう
して図１４（Ｃ）に示されるような、Ｐチャネル型薄膜
トランジスタとＮチャネル型薄膜トランジスタの混在し
た回路が得られる。

【００４７】

【実施例】〔実施例１〕本実施例では、薄膜トランジス
タの作製方法を中心に説明する。作製方法は図１１をも
とに説明する。まず、石英ガラス等の高価でない７００
度Ｃ以下、例えば約６００度Ｃの熱処理に耐えうるガラ
ス基板上に、マグネトロンＲＦ（高周波）スパッタ法を
用いてブロッキングとしての酸化珪素膜を基板上に、１
００〜３００ｎｍの厚さに作製する。プロセス条件は実
質的に酸素１００％、９９．９％以上の酸素雰囲気、成
膜温度１５度Ｃ、出力４００〜８００Ｗ、圧力０．５Ｐ
ａとした。ターゲットに石英または単結晶シリコンを用
いた成膜速度は３〜１０ｎｍ／分であった。

【００４８】この上にシリコン膜をＬＰＣＶＤ法、スパ
ッタ法またはプラズマＣＶＤ法によって形成した。ＬＰ
ＣＶＤ法で形成する場合、結晶化温度よりも１００〜２
００度Ｃ低い４５０〜５５０度Ｃ、例えば５３０度Ｃで
ジシラン（Ｓｉ₂Ｈ₆）またはトリシラン（Ｓｉ₃Ｈ₈）を
ＣＶＤ装置に供給して成膜した。反応炉内圧力は３０〜
３００Ｐａとした。成膜速度は５〜２５ｎｍ／分であっ
た。Ｎチャネル型薄膜トランジスタとＰチャネル型薄膜
トランジスタのスレシュホールド電圧（Ｖ_th）を概略同
一に制御するためにホウソをジボランを混入して１×１
０¹⁵〜１×１０ ¹⁸ｃｍ^-3の濃度として成膜中に添加して
もよい。

【００４９】スパッタ法でおこなう場合、スパッタの背
圧を１×１０^-5Ｐａ以下とし、単結晶シリコンをターゲ
ットとして、アルゴンに水素を２０〜８０％混入した雰
囲気でおこなった。例えばアルゴン２０％、水素８０％
とした。成膜温度は１５０度Ｃ、周波数は１３．５６Ｍ
Ｈｚ、スパッタ出力は４００〜８００Ｗ、成膜時圧力は
０．５Ｐａであった。

【００５０】プラズマＣＶＤ法によって珪素膜を形成す
る場合、温度は例えば３００度Ｃとし、モノシラン（Ｓ
ｉＨ₄）またはジシラン（Ｓｉ₂Ｈ₆）を用いた。これら
をＰＣＶＤ装置内に導入し、１３．５６ＭＨｚの高周波
電力を加えて成膜した。

【００５１】これらの方法によって形成された被膜は、
酸素が５×１０²¹ｃｍ^-3以下であることが好ましい。こ
の酸素濃度が高いと結晶化させにくく、熱アニール温度
を高く、または熱アニール時間を長くしなければならな
い。また、少なすぎると、バックライト（表示素子の後
方に配置された光源）により、薄膜トランジスタがオフ
状態であるにも関わらず、ソース・ドレイン間に電流が
流れるというリークが発生する。そのため、酸素の濃度
は４×１０¹⁹〜４×１０²⁰ｃｍ^-3の範囲とした。水素の
濃度は４×１０²⁰ｃｍ^-3り、珪素の４×１０²²ｃｍ^-3と
比較すると、１原子％であった。また、ソース、ドレイ
ンに対してより結晶化を助長させるため、酸素濃度を７
×１０¹⁹ｃｍ^-3以下、好ましくは１×１０¹⁹ｃｍ^-3以下
とし、表示素子を構成する薄膜トランジスタのチャネル
形成領域にのみ酸素をイオン注入法によって５×１０²⁰
〜５×１０²¹ｃｍ^-3となるように添加してもよい。その
とき、周辺回路を構成する薄膜トランジスタには光照射
がされないため、この酸素の混入をより少なくし、より
大きいキャリヤ移動度を得ることによって、装置の高周
波動作をさせることが可能である。

【００５２】次にアモルファス状態の珪素膜を５０〜５
００ｎｍ、例えば１５０ｎｍの厚さに作製の後、４５０
〜７００度Ｃの温度にて１２〜７０時間非酸化性雰囲気
にて中温度の加熱処理、例えば水素雰囲気下にて６００
度Ｃの温度で保持した。珪素膜の下の基板表面にアモル
ファス構造の酸化珪素膜が形成されているため、この熱
処理で特定の核が発生せず、全体に均一に加熱アニール
される。すなわち、成膜時はアモルファス構造を有し、
また水素は単に混入しているのみである。

【００５３】アニールにより、珪素膜はアモルファス構
造から秩序性の高い状態に移り、一部には結晶状態を呈
する。特にシリコンの成膜後の状態で比較的秩序性の高
い領域では特に結晶化して結晶状態になろうとする。し
かしこれらの領域間に存在する珪素により互いの結合が
なされるため、珪素同士は互いにひっぱりあう。レーザ
ーラマン分光法による測定の結果、単結晶の珪素のラマ
ンピーク５２１ｃｍ^-1より低波数がわいシフトした、例
えば、５１５ｃｍ^-1程度に中心を有するピークが得られ
る。それの見掛け上の結晶粒径は、ラマンピークの半値
幅から計算すると５〜５０ｎｍで、マイクロクリスタル
と同じ程度であるが、実際にはこの結晶性の高い領域は
多数存在して、クラスタ状の構造を形成し、各クラスタ
間は互いに珪素同士で結合（アンカリング）されたセミ
アモルファス構造の被膜を形成させることができた。

【００５４】結果として、被膜は実質的に粒界（グレイ
ンバウンダリー、以下ＧＢという）がない状態となる。
キャリヤは各クラスタ間をアンカリングされた箇所を通
じて互いに容易に移動しうるため、いわゆるＧＢの明確
に存在する多結晶珪素よりも高いキャリヤ移動度を呈す
る。すなわち、ホール移動度として、１０〜２００ｃｍ
²／Ｖｓ、電子移動度として、１５〜３００ｃｍ²／Ｖｓ
が得られた。

【００５５】他方、上記のごとき中温度でのアニールで
はなく、９００〜１２００度Ｃの高温でのアニールによ
り被膜を多結晶化すると、核からの固相成長により被膜
中の不純物の偏析がおきて、ＧＢには酸素、窒素、炭素
等の不純物が多くなり、結晶中の移動度は大きいが、Ｇ
Ｂでのバリヤ（障壁）を作ってそこでのキャリヤの移動
を阻害し、あるいはキャリヤをトラップし、結果として
１０ｃｍ²／Ｖｓ以下のキャリヤ移動度しか得られな
い。すなわち、本実施例ではかくのごとき理由により、
セミアモルファスまたはセミクリスタル構造を有するシ
リコン半導体を用いている。して、この半導体膜を第１
のフォトマスクを用いてパターニングし、半導体領域１
１０１〜１１０４を形成した。１つの半導体領域の大き
さとしては、例えば１０μｍ×５０μｍとした。

【００５６】この上に酸化珪素膜１１０５をゲイト絶縁
膜として５０〜２００ｎｍ、例えば１００ｎｍの厚さに
形成した。これはブロッキング層としての酸化珪素膜の
作製と同じ条件で作製した。この成膜時にフッ素もしく
はその化合物（フッ化水素やフッ化珪素等）を混入する
ことにより、被膜中に、１０¹⁵〜１０¹⁹ｃｍ^-3、例えば
５×１０¹⁶ｃｍ^-3の濃度のフッ素を添加し、ナトリウム
イオン等の固定化をさせてもよい。

【００５７】この後、この上側にリンが１〜５×１０²¹
ｃｍ^-3の濃度に入ったシリコン膜またはこのシリコン膜
とその上にモリブテン、タングステン、モリブテンシリ
サイド、タングステンシリサイドとの多層構造膜１１０
６を形成した。これを第２のフォトマスクにてパターニ
ングし、ゲイト電極１１０７〜１１１０を形成した。こ
のときのゲイト電極の幅は、例えば１０μｍとし、その
厚さは、リンドープされた珪素膜０，２μｍとモリブテ
ン膜０．３μｍの計０．５μｍとした。

【００５８】さらに、全体にフォトレジストを塗布し、
第３のフォトマスクを用いて、フォトレジストのパター
ニングをおこない、イオン注入をした際に半導体領域１
１０２と１１０３のみにイオンが注入されるように、半
導体領域１１０１と１１０４を隠し、ホウソを１〜５×
１０¹⁵ｃｍ^-2のドーズ量でイオン注入法によって添加し
てＰ型の不純物領域１１１１〜１１１４を形成した。同
じく、新たに全体にフォトレジストを塗布し、第４のフ
ォトマスクを用いて、フォトレジストのパターニングを
おこない、イオン注入をした際に半導体領域１１０１と
１１０４のみにイオンが注入されるように、半導体領域
１１０２と１１０３を隠し、リンを１〜５×１０¹⁵ｃｍ
^-2のドーズ量でイオン注入法によって添加して、Ｎ型の
不純物領域１１１５〜１１１８を形成した。

【００５９】これらの不純物の導入は酸化珪素膜を通じ
ておこなった。しかし、ゲイト電極をマスクとしてシリ
コン上の酸化珪素膜を取り除き、その後、ホウソ、リン
を直接珪素膜中にイオン注入してもよい。

【００６０】次に６００度Ｃにて１０〜５０時間で再び
加熱アニールをおこなった。各薄膜トランジスタのソー
ス、ドレイン領域の不純物を活性化して、Ｐ⁺、Ｎ⁺とし
て作製した。また、ゲイト電極の下にはチャネル形成領
域が実質的に真性（Ｉ型）のセミアモルファス半導体と
して形成されている。

【００６１】かくすると、セルフアライン方式でありな
がらも、７００度Ｃ以上に全ての工程で温度を加えるこ
となく、Ｐチャネル型あるいはＮチャネル型、あるいは
その両方の薄膜トランジスタを作製することができる。
そのため、基板材料として高価な石英等を用いることな
く装置を作製することができる。よって、例えば、液晶
の大型表示装置には極めて適したプロセスであるといえ
る。

【００６２】本実施例でが熱アニールは、半導体領域形
成時（図１１（Ａ））およびソース、ドレイン領域への
イオン注入後（図１１（Ｄ））の２回おこなった。しか
し、半導体領域形成前後でのアニールは、求める薄膜ト
ランジスターの特性によって省略し、また、この２回の
アニールをイオン注入工程の後の１回で兼ねることによ
り、製造工程の簡略化、製造時間の短縮を図ってもよ
い。

【００６３】さて、その後、図１１（Ｅ）において示す
ように、全体に前記したスパッタ法により酸化珪素膜を
形成し、これを層間絶縁膜とした。この層間絶縁膜は、
酸化珪素以外にも、リンガラス、ボロガタラス、あるい
はリン・ボロンガラス等を用いてもよい。また、その形
成方法はＬＰＣＶＤ法、光ＣＶＤ法、常圧ＣＶＤ法のご
とき気相成長法が適していたが、ゾルゲル法のごとき、
液体・固体の化学反応を利用する方法によって十分な特
性を示す材料が得られた。特に後者の方法は、コストの
低減と、大面積化に適していることが判明した。この層
間絶縁膜の厚さとしては、例えば、０．２〜０．６μｍ
を形成したが、これは、薄膜トランジスタの大きさによ
って決定されるため、これより厚い場合も、また薄い場
合もあり得る。

【００６４】その後、前記層間絶縁膜に、第５のフォト
マスクを用いて、電極用の窓を形成し、さらに、これら
全体にアルミニウムをスパッタ法によって形成した。ア
ルミニウムのかわりにクロムのような耐熱性の金属を用
いることも可能である。そして、第６のフォトマスクに
よって、アルミニウムをパターニングし、電極・リード
１１１９〜１１２８を形成した。こうして、図１１
（Ｅ）が得られた。このとき、図１１には示されていな
いが、駆動回路と薄膜トランジスタとを結ぶ、信号線も
同時に形成することが可能である。

【００６５】さらに、その上に抵抗率が１０²〜１０¹²
Ωｃｍ、好ましくは１０⁴〜１０⁸Ωｃｍのアモルファス
シリコン膜を、例えば、３０〜２００ｎｍの厚さで形成
した。そして、第７のフォトマスクを用いてパターニン
グをおこない、抵抗として機能する配線１３０７、１３
０８を形成した。図１３において、斜線部は配線間のコ
ンタクトの有ることを示す。図１５には、上記の工程に
よって作製された素子の断面が示されている。図１５
（Ａ）において、１５０２は上記のアモルファスシリコ
ンによって形成された抵抗配線を示す。

【００６６】その後、表面を平坦化用有機樹脂１５０
１、例えば透光性ポリイミド樹脂を塗布形成し、表示素
子領域の必要な部分に第８のフォトマスクによって電極
用穴を形成し、さらに、透明導電性材料の被膜、例え
ば、酸化錫、酸化インジウム、酸化ニッケル、酸化亜
鉛、あるいはそれらの合金・化合物、例えば、酸化イン
ジウム・錫（ＩＴＯ）の被膜を、スパッタ法によって形
成した。そして、これをフォトマスクを使用しない、例
えば、レーザースクライブ（レーザーエッチング）法に
よってパターニングをおこなった。もちろん、通常のよ
うにマスクを用いて、パターニングをおこなうことも可
能であるが、特に表示装置の面積が大きな場合にはマス
ク合わせは高度の技術を要し、マスク合わせの回数が増
えることは歩留りの低下につながるため出来れば避ける
ことが望ましい。レーザースクライブ法ではマスク合わ
せは不必要であり、また、透明導電膜のパターニングは
レーザースクライブ法によって可能な最小パターン幅の
０．３μｍに比べればその１０倍以上であるため、歩留
りを低下させずにパターニングできる理想的な方法であ
る。このようにしてパターニングして、画素電極１５０
３を形成した。

【００６７】そして、このＩＴＯは室温〜１５０度Ｃで
成膜し、２００〜４００度Ｃの酸素、または大気中での
アニールをおこなった。

【００６８】その後、表示装置、例えば液晶表示装置の
作製に必要な各種の工程、例えば対向電極の形成や、液
晶表示装置であれば液晶の注入等、を経て、表示装置が
作製されたが、本発明とは直接関係ないので詳細につい
ては述べない。

【００６９】〔実施例２〕実施例１と同様な手法によっ
て、図１１（Ｅ）を得た。その後、図１５（Ｂ）に示さ
れるように表面に平坦化用有機樹脂１５０４、例えば透
光性ポリイミド樹脂を塗布形成し、周辺の保護回路を含
む領域、および表示素子領域の必要な部分に第８のフォ
トマスクによって電極用穴を形成し、さらに、透明導電
性材料の被膜、例えば、酸化錫、酸化インジウム、酸化
ニッケル、酸化亜鉛、あるいはそれらの合金・化合物、
例えば、酸化インジウム・錫（ＩＴＯ）の被膜を、スパ
ッタ法によって形成した。そして、これを第９のフォト
マスクを使用して、パターニングをおこなった。そし
て、表示素子領域において、画素電極１５０５を、周辺
領域において、抵抗として機能する配線（図１３におい
ては、１３０７や１３０８に対応する）を形成した。

【００７０】そして、このＩＴＯは室温〜１５０度Ｃで
成膜し、２００〜４００度Ｃの酸素、または大気中での
アニールをおこなった。

【００７１】その後、表示装置、例えば液晶表示装置の
作製に必要な各種の工程、例えば対向電極の形成や、液
晶表示装置であれば液晶の注入等、を経て、表示装置が
作製されたが、本発明とは直接関係ないので詳細につい
ては述べない。

【００７２】

【発明の効果】本発明を用いることによって、液晶、強
誘電体、その他、電気光学的な効果を有する材料を用い
た表示装置で、表示素子を薄膜トランジスタを用いた方
法によって駆動するものにおいて、薄膜トランジスタ等
の素子をサージ電圧から保護することができ、よって、
上記表示装置の信頼性の向上、耐久性の向上、および長
寿命化を達成することができた。

【図面の簡単な説明】

【図１】表示素子部の構造の例を示す。

【図２】表示素子部の構造の例を示す。

【図３】表示素子部の構造の例を示す。

【図４】表示素子部の構造の例を示す。

【図５】本発明の保護回路の利用例を示す。

【図６】本発明の保護回路の例を示す。

【図７】本発明の保護回路の例を示す。

【図８】本発明の保護回路の例を示す。

【図９】本発明の保護回路の例を示す。

【図１０】本発明の保護回路の作製方法を示す。

【図１１】本発明の保護回路の作製方法を示す。

【図１２】本発明の保護回路の作製方法を示す。

【図１３】本発明の保護回路の例を示す。

【図１４】本発明の保護回路の作製方法を示す。

【図１５】本発明の保護回路の例を示す。

【符号の説明】

１３０１・・・Ｎ型の不純物領域を含む半導体領域１３０２・・・Ｐ型の不純物領域を含む半導体領域１３０３・・・ゲイト電極１３０４・・・不純物領域間を接続する金属電極・リー
ド１３０５・・・不純物領域間を接続する金属電極・リー
ド１３０６・・・信号線１３０７、１３０８・・・抵抗として機能する配線

フロントページの続き (56)参考文献特開昭60−39710（ＪＰ，Ａ) 特開平６−187832（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1343 G02F 1/1362 G09F 9/30

Claims

(57)【特許請求の範囲】

【請求項１】薄膜トランジスタ及び該薄膜トランジスタ
に電気的に接続された画素電極を有する表示装置におい
て、前記薄膜トランジスタ及び前記画素電極は、該画素電極
に接した金属電極を介して電気的に接続され、前記画素電極は、前記薄膜トランジスタ上に塗布形成さ
れた平坦化用有機樹脂膜の上に設けられた、酸化インジ
ウムと酸化亜鉛の化合物を含む酸化物導電膜であること
を特徴とする表示装置。
【請求項２】薄膜トランジスタ及び該薄膜トランジスタ
に電気的に接続された画素電極を有する表示装置におい
て、前記薄膜トランジスタ及び前記画素電極は、該画素電極
に接したアルミニウムを含む金属電極を介して電気的に
接続され、前記画素電極は、前記薄膜トランジスタ上に塗布形成さ
れた平坦化用有機樹脂膜の上に設けられた、酸化インジ
ウムと酸化亜鉛の化合物を含む酸化物導電膜であること
を特徴とする表示装置。
【請求項３】薄膜トランジスタ及び該薄膜トランジスタ
に電気的に接続された画素電極を有する表示装置におい
て、前記薄膜トランジスタ及び前記画素電極は、該画素電極
に接した金属電極を介して電気的に接続され、前記金属電極は、アルミニウムを含む金属膜を含み、前記画素電極は、前記薄膜トランジスタ上に塗布形成さ
れた平坦化用有機樹脂膜の上に設けられた、酸化インジ
ウムと酸化亜鉛の化合物を含む酸化物導電膜であること
を特徴とする表示装置。
【請求項４】請求項１乃至請求項３のいずれか一におい
て、前記有機樹脂膜は、ポリイミド膜であることを特徴
とする表示装置。
【請求項５】請求項１乃至請求項４のいずれか一におい
て、前記表示装置は、液晶ディスプレイであることを特
徴とする表示装置。
【請求項６】請求項１乃至請求項４のいずれか一におい
て、前記表示装置は、電気的な信号によって光学特性を
制御できる材料を用いた表示装置であることを特徴とす
る表示装置。
【請求項７】請求項１乃至請求項６のいずれか一に記載
の表示装置を用いたことを特徴とする投写型装置。
【請求項８】請求項１乃至請求項６のいずれか一に記載
の表示装置を用いたことを特徴とするプロジェクター。