JP3409134B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置の製
造方法、特に素子間分離領域の好適な形成工程を含む半
導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a suitable step of forming element isolation regions.
【０００２】[0002]
【従来の技術】従来、半導体装置の素子間の電気的な隔
離を図るために、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはトレンチ（Ｔ
ｒｅｎｃｈ）構造による素子間分離領域の形成が行われ
ていた。ＬＯＣＯＳによる形成では、素子間分離領域に
バーズビークが形成される等の問題が生じた。そのた
め、素子間分離領域の小型化に限界があり、半導体装置
の集積度向上の大きな障害となっていた。そこで、提案
されたのがトレンチ構造を利用した素子間分離領域の形
成である。例えば、文献Ｉ（Ｔｒｅｎｃｈ Ｉｓｏｌａ
ｔｉｏｎ ｆｏｒ０．４５μｍ ａｃｔｉｖｅ ｐｉｔ
ｃｈ ａｎｄ ｂｅｌｏｗ，０−７８０３−２７００−
４§４．００，ＩＥＥＥ，ＩＥＤＭ９５−６７９〜６８
２）に開示されている素子間分離領域の形成方法があ
る。2. Description of the Related Art Conventionally, in order to electrically isolate elements of a semiconductor device, LOCOS (Local Oxida) is used.
Tion of Silicon) or trench (T
The inter-element isolation region has been formed by the rench) structure. The formation by LOCOS has a problem that bird's beaks are formed in the element isolation region. Therefore, there is a limit to miniaturization of the element isolation region, which has been a major obstacle to improving the degree of integration of the semiconductor device. Therefore, it has been proposed to form an element isolation region using a trench structure. For example, Document I (Trench Isola)
Tion for 0.45 μm active pit
ch and below, 0-7803-2700-
4 §4.00, IEEE, IEDM 95-679-68
There is a method of forming an element isolation region disclosed in 2).
【０００３】図７は、文献Ｉに開示されている素子間分
離領域の形成工程を概略的に示した図である。図７に示
すように、シリコン基板１０１の表面にパッド（ｐａ
ｄ）酸化膜１０３およびシリコン窒化膜１０５を順次に
形成したのち、フォトリソグラフィによって素子間分離
領域に相当する領域外にレジスト膜を形成し、更にレジ
スト膜を介するエッチングにより素子間分離領域に相当
する開口をそれらの膜１０３および１０５に形成する
（図７（Ａ））。ｐａｄ酸化膜１０３は、シリコン基板
１０１の熱酸化等によって形成される膜であって、シリ
コン基板１０１への窒化物等の不純物の混入の抑制、お
よび、シリコン窒化膜１０５とシリコン基板１０１との
熱酸化時の応力差の緩和等を目的として設けられる。続
いてパターニングされたシリコン窒化膜１０５をエッチ
ングマスクとして用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）法を用いてトレンチ１０７を形
成する。そののち一般的には、ＲＩＥ法によってトレン
チ１０７の内壁に生じた欠陥等のダメージの影響を低減
するために、トレンチ１０７の側壁および底面を酸化し
て酸化膜１０８（一般には側壁酸化膜と呼ばれる。）を
形成する（図７（Ｂ））。FIG. 7 is a diagram schematically showing a process of forming an element isolation region disclosed in Document I. As shown in FIG. 7, pads (pa) are formed on the surface of the silicon substrate 101.
d) After the oxide film 103 and the silicon nitride film 105 are sequentially formed, a resist film is formed outside the region corresponding to the element isolation region by photolithography, and the element isolation region is further etched by etching through the resist film. Openings are formed in those films 103 and 105 (FIG. 7A). The pad oxide film 103 is a film formed by thermal oxidation or the like of the silicon substrate 101, and suppresses mixing of impurities such as nitride into the silicon substrate 101, and heat treatment of the silicon nitride film 105 and the silicon substrate 101. It is provided for the purpose of relaxing the stress difference during oxidation. Subsequently, RIE (Reactive I) using the patterned silicon nitride film 105 as an etching mask is performed.
on Etching) method is used to form the trench 107. After that, generally, in order to reduce the influence of damage such as a defect generated on the inner wall of the trench 107 by the RIE method, the side wall and bottom surface of the trench 107 are oxidized to form an oxide film 108 (generally called a side wall oxide film). .) Are formed (FIG. 7B).
【０００４】続いて、トレンチ１０７が形成されたシリ
コン基板１０１に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって誘電体ここで
はシリコン酸化膜１０９を埋め込む（図７（Ｃ））。そ
の後、埋め込まれたシリコン酸化膜１０９は、ＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈ）法によって平坦化される（図７（Ｄ））。平坦化
の後、ｐａｄ酸化膜１０３およびシリコン窒化膜１０５
を除去して、素子間分離領域１１１を得る（図７
（Ｅ））。Then, a CVD (Chemical Vap) is formed on the silicon substrate 101 in which the trench 107 is formed.
or deposition method is used to fill the dielectric, here the silicon oxide film 109 (FIG. 7C). After that, the embedded silicon oxide film 109 is subjected to CMP.
(Chemical Mechanical Poli
It is flattened by the sh) method (FIG. 7D). After the planarization, the pad oxide film 103 and the silicon nitride film 105
Are removed to obtain an element isolation region 111 (see FIG. 7).
(E)).
【０００５】[0005]
【発明の解決しようとする課題】しかしながら、以上の
ようにして素子間分離領域１１１を形成すると、トレン
チ１０７の縁の部分に、フィールド酸化膜であるシリコ
ン酸化膜１０９ｘと、シリコン基板１０１の側壁酸化膜
１０８とにＶ字状に挟まれる微細な溝１１３（一般にこ
の溝はディボットと称される。）が形成されることが知
られている。このときの様子を図８に示す。なお、図８
（Ａ）は、図７（Ｅ）の破線の円で囲まれた領域を拡大
して模式的に示す図である。図８（Ａ）に示すように、
トレンチ１０７内のシリコン酸化膜１０９ｘの裾は、ト
レンチ１０７の縁すなわちシリコン基板１０１の基板面
とトレンチ１０７の側壁面との境にあるコーナ部分１１
７よりも低い位置となってしまう。このように、コーナ
部分１１７が突出していることによって以下のような二
つの現象が生じる。However, when the element isolation region 111 is formed as described above, the silicon oxide film 109x which is a field oxide film and the sidewall oxidation of the silicon substrate 101 are formed at the edge portion of the trench 107. It is known that a fine groove 113 (generally referred to as a divot) sandwiched in a V-shape with the film 108 is formed. The state at this time is shown in FIG. Note that FIG.
FIG. 7A is an enlarged schematic view of a region surrounded by a dashed circle in FIG. As shown in FIG. 8 (A),
The hem of the silicon oxide film 109x in the trench 107 has a corner portion 11 at the edge of the trench 107, that is, at the boundary between the substrate surface of the silicon substrate 101 and the sidewall surface of the trench 107.
The position will be lower than 7. The protrusion of the corner portion 117 causes the following two phenomena.
【０００６】ここで図８（Ｂ）は、図８（Ａ）に示す工
程後、シリコン基板１０１およびシリコン酸化膜１０９
ｘの表面を覆うように熱酸化法を用いてゲート酸化膜１
１９を形成したのち、ゲート電極１２１を形成した後の
様子を概略的に示す図である。Here, FIG. 8B shows the silicon substrate 101 and the silicon oxide film 109 after the step shown in FIG.
gate oxide film 1 using a thermal oxidation method so as to cover the surface of x
It is a figure which shows roughly the mode after forming the gate electrode 121 after forming 19.
【０００７】第１の現象として、熱酸化法によってゲー
ト酸化膜１１９を形成する際、図８（Ｂ）に示すよう
に、コーナ部分１１７のゲート酸化膜１１９の膜厚が薄
くなる。なぜなら、ゲート酸化膜１１９を形成する際、
一般にコーナ部分１１７には強いストレスが生じるため
である。特に、コーナ部分１１７のゲート酸化膜１１９
が薄膜化すると、コーナ部分１１７におけるシリコン基
板１０１とゲート電極１２１との間の絶縁膜の厚さが不
足してしまう。よって、構造上、元々電界の集中しやす
いコーナ部分１１７へ電界が更に集中する。したがっ
て、実効的なしきい値電圧が低下するため、ドレイン
電流にキンクと呼ばれる折れ曲がりが現れるという問題
と、ゲート酸化膜の耐性が劣化するという問題との二
つの問題が生じる。As a first phenomenon, when the gate oxide film 119 is formed by the thermal oxidation method, as shown in FIG. 8B, the gate oxide film 119 in the corner portion 117 becomes thin. This is because when the gate oxide film 119 is formed,
This is because the corner portion 117 is generally subjected to strong stress. In particular, the gate oxide film 119 of the corner portion 117
If the thickness is reduced, the thickness of the insulating film between the silicon substrate 101 and the gate electrode 121 in the corner portion 117 becomes insufficient. Therefore, due to the structure, the electric field is further concentrated in the corner portion 117 where the electric field originally tends to concentrate. Therefore, since the effective threshold voltage is lowered, there arise two problems, that is, a problem that the drain current has a bend called a kink, and that the resistance of the gate oxide film is deteriorated.
【０００８】また、第２の現象として、コーナ部分１１
７近傍のキャリア密度の低下が生じる。なぜなら、突出
したコーナ部分１１７へのキャリア形成用イオン注入は
困難であり、更にキャリア形成用イオン注入後のアニー
ルの際、注入されたドナーやアクセプタがコーナ部分１
１７から他の部分へ拡散するためである。このようにコ
ーナ部分１１７の近傍におけるキャリア密度が低下する
と、上述と同様に、実効的なしきい値電圧が低下する
ため、ドレイン電流にキンクが発生する。As a second phenomenon, the corner portion 11
A decrease in carrier density near 7 occurs. This is because it is difficult to implant ions for forming carriers into the protruding corner portions 117, and the implanted donors and acceptors are not easily injected into the corner portions 1 during annealing after implantation of ions for forming carriers.
This is to diffuse from 17 to other parts. When the carrier density in the vicinity of the corner portion 117 is reduced in this way, the effective threshold voltage is lowered as in the above case, so that a kink occurs in the drain current.
【０００９】したがって、第１の現象の発生を抑制する
ことにより、上述のおよびの問題を解決できる半導
体装置の製造方法が望まれていた。好ましくは、第２の
現象の発生を抑制することにより、の問題を解決でき
る半導体装置の製造方法が望まれていた。Therefore, there has been a demand for a method of manufacturing a semiconductor device capable of solving the above-mentioned problems (1) and (2) by suppressing the occurrence of the first phenomenon. It has been desired to provide a method for manufacturing a semiconductor device, which can solve the above problem by suppressing the occurrence of the second phenomenon.
【００１０】[0010]
【課題を解決するための手段】したがって、この出願の
第１発明である半導体装置の製造方法によれば、シリコ
ン基板の上に順次に保護酸化膜および加工選択膜を形成
し、この保護酸化膜およびこの加工選択膜のトレンチ形
成予定領域に開口を形成することにより、トレンチ形成
用マスクを形成する工程と、ゲート電極形成予定領域に
対向する前述のシリコン基板の領域であって、かつ、前
述のトレンチ形成用マスクのエッジの直下に位置するト
レンチ縁形成予定領域である特定部分にシリコンイオン
がくるように、このシリコン基板の基板面の法線に対し
て斜め方向から当該シリコンイオンを、飛程距離が２０
ｎｍ〜５０ｎｍとなる深さで注入することにより、この
特定部分をアモルファスに変える工程と、前述のトレン
チ形成用マスクを介して前述のシリコン基板をエッチン
グすることにより、トレンチの縁に前述のアモルファス
が現れるように当該トレンチを形成する工程と、このト
レンチに素子間分離用の誘電体を形成する工程と、この
誘電体を平坦化したのち前述のトレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、この素子間
分離領域形成後のシリコン基板の上に、熱酸化法によっ
てゲート酸化膜を形成する工程とを含むことを特徴とす
る。Therefore, according to the semiconductor device manufacturing method of the first invention of the present application, a protective oxide film and a processing selection film are sequentially formed on a silicon substrate, and the protective oxide film is formed. And a step of forming a trench forming mask by forming an opening in the trench formation planned region of the processing selection film, and a region of the silicon substrate facing the gate electrode formation planned region, and The silicon ions are projected from an oblique direction with respect to the normal line of the substrate surface of the silicon substrate so that the silicon ions come to a specific portion which is a trench edge formation planned region located immediately below the edge of the trench formation mask. Distance is 20
The step of changing the specific portion into an amorphous state by implanting it at a depth of nm to 50 nm and the above-mentioned amorphous silicon at the edge of the trench by etching the above-mentioned silicon substrate through the above-mentioned trench-forming mask. A step of forming the trench so as to appear, a step of forming a dielectric for element isolation in the trench, and a step of flattening the dielectric and then removing the above-mentioned trench forming mask to form an element isolation region. The method is characterized by including a step of forming and a step of forming a gate oxide film on the silicon substrate after the formation of the element isolation region by a thermal oxidation method.
【００１１】この構成によれば、特定部分にシリコンイ
オンを飛程距離が２０ｎｍ〜５０ｎｍとなる深さで注入
することにより、この特定部分にアモルファスを形成で
きる。特定部分とは、上述のコーナ部分を少なくとも含
み、ゲート電極形成予定領域に対向するシリコン基板の
領域であって、および、トレンチの縁を形成する領域を
意味する。このように、コーナ部分を含む特定部分にシ
リコンイオンを飛程距離が２０ｎｍ〜５０ｎｍとなる深
さで注入することにより、この特定部分にアモルファス
を形成することができる。よって、ゲート酸化膜を熱酸
化で形成する際、シリコン基板の特定部分を効率よく酸
化できる。したがって、コーナ部分近傍のゲート酸化膜
の薄膜化（前述の第１の現象）が抑制できる。According to this structure, by implanting silicon ions into a specific portion at a depth such that the range distance is 20 nm to 50 nm, amorphous can be formed in this specific portion. The specific portion means a region of the silicon substrate that includes at least the above-mentioned corner portion and faces the gate electrode formation planned region, and a region that forms the edge of the trench. In this way, by implanting silicon ions into a specific portion including the corner portion at a depth such that the range distance is 20 nm to 50 nm, amorphous can be formed in this specific portion. Therefore, when the gate oxide film is formed by thermal oxidation, a specific portion of the silicon substrate can be efficiently oxidized. Therefore, thinning of the gate oxide film near the corner portion (first phenomenon described above) can be suppressed.
【００１２】ここでは、この特定部分へのイオン注入に
際して、イオンのトレンチ形成用マスクによる阻害を抑
制するために、シリコン基板の基板面の法線に対して斜
め方向からシリコンイオンを注入する。Here, in the ion implantation to this specific portion, in order to suppress the inhibition of the ions by the mask for forming the trench, the silicon ions are implanted obliquely with respect to the normal to the substrate surface of the silicon substrate.
【００１３】なお、保護酸化膜とは、一般にｐａｄ酸化
膜とも称される膜であって、シリコン基板および加工選
択膜の間の応力緩和、或いは、シリコン基板への不純物
混入の抑制を目的として設けられる膜を意味する。典型
的には、このような保護酸化膜はシリコン酸化膜として
形成される。また、加工選択膜とは、シリコン基板やト
レンチ中の誘電体に対して選択的な加工が可能である膜
を意味する。典型的には、加工選択膜はシリコン窒化膜
として形成される。また、ゲート電極形成予定領域と
は、ゲート電極を形成する予定の領域を意味する。ま
た、トレンチ縁形成予定領域とは、トレンチの縁となる
領域を意味しており、その領域はトレンチ形成用マスク
の開口に隣接するエッジ（端部）の直下に位置する。The protective oxide film is a film generally called a pad oxide film, and is provided for the purpose of relaxing stress between the silicon substrate and the processing selection film or suppressing impurities from being mixed into the silicon substrate. Means the membrane that is applied. Typically, such a protective oxide film is formed as a silicon oxide film. Further, the processing selection film means a film which can be selectively processed with respect to the dielectric substance in the silicon substrate or the trench. Typically, the processing selection film is formed as a silicon nitride film. The gate electrode formation planned region means a region where the gate electrode is to be formed. Further, the trench edge formation planned region means a region which becomes an edge of the trench, and the region is located immediately below an edge (end portion) adjacent to the opening of the mask for trench formation.
【００１４】以上の構成では、トレンチを形成する前に
シリコンイオンの注入を行うことにより、トレンチ縁形
成予定領域にアモルファスを形成しているが、以下に述
べるように、トレンチを形成したのちシリコンイオンの
注入を行っても良い。In the above structure, the amorphous silicon is formed in the region where the trench edge is to be formed by implanting silicon ions before forming the trench. However, as described below, the silicon ion is formed after the trench is formed. May be injected.
【００１５】すなわち、この出願の第２発明である半導
体装置の製造方法によれば、シリコン基板の上に順次に
保護酸化膜および加工選択膜を形成し、この保護酸化膜
およびこの加工選択膜のトレンチ形成予定領域に開口を
形成することにより、トレンチ形成用マスクを形成する
工程と、このトレンチ形成用マスクを介して前述のシリ
コン基板をエッチングすることによってトレンチを形成
する工程と、前述のトレンチの内壁に酸化膜を形成する
工程と、ゲート電極形成予定領域に対向する前述のシリ
コン基板の領域であって、かつ、前述のトレンチ形成用
マスクのエッジの直下に位置する前述のトレンチの縁の
領域である特定部分にシリコンイオンがくるように、こ
のシリコン基板の基板面の法線に対して斜め方向から当
該シリコンイオンを注入することにより、この特定部分
をアモルファスに変える工程と、前述のトレンチに素子
間分離用の誘電体を形成する工程と、この誘電体を平坦
化したのち前述のトレンチ形成用マスクを除去して素子
間分離領域を形成する工程と、この素子間分離領域形成
後のシリコン基板の上に、熱酸化法によってゲート酸化
膜を形成する工程とを含むことを特徴とする。That is, according to the method of manufacturing a semiconductor device of the second invention of this application, a protective oxide film and a processing selection film are sequentially formed on a silicon substrate, and the protective oxide film and the processing selection film are formed. A step of forming a trench formation mask by forming an opening in the trench formation planned region; a step of forming the trench by etching the silicon substrate described above through the trench formation mask; A step of forming an oxide film on the inner wall, and a region of the above-mentioned silicon substrate facing the gate electrode formation planned region, and a region of the above-mentioned trench edge located immediately below the edge of the above-mentioned trench formation mask So that the silicon ions come to a specific portion, the silicon ions are obliquely directed to the normal line of the substrate surface of the silicon substrate. By implanting, the step of changing this specific portion to amorphous, the step of forming a dielectric for element isolation in the trench described above, and the step of flattening the dielectric and then removing the trench formation mask described above The method is characterized by including a step of forming an element isolation region and a step of forming a gate oxide film on the silicon substrate after the element isolation region is formed by a thermal oxidation method.
【００１６】この第２発明の構成によれば、上述の第１
発明と同様に、特定部分にシリコンイオンを注入するこ
とにより、この特定部分にアモルファスを形成できる。
よって、ゲート酸化膜を熱酸化で形成する際、シリコン
基板の特定部分を効率よく酸化できる。したがって、コ
ーナ部分近傍におけるゲート酸化膜の薄膜化（前述の第
１の現象）が抑制できる。しかも、この第２発明の構成
では、第１発明とは異なり、トレンチを形成し、トレン
チの内壁に酸化膜を形成したのちに、シリコンイオンを
斜め方向からイオン注入しているため、より確実に特定
部分にアモルファスを形成できる。よって、注入エネル
ギーの設定等が容易になる。According to the configuration of the second invention, the above-mentioned first invention is provided.
Similar to the invention, by implanting silicon ions into a specific portion, an amorphous can be formed in this specific portion.
Therefore, when the gate oxide film is formed by thermal oxidation, a specific portion of the silicon substrate can be efficiently oxidized. Therefore, it is possible to suppress the thinning of the gate oxide film in the vicinity of the corner portion (the above-mentioned first phenomenon). Moreover, in the configuration of the second aspect of the invention, unlike the first aspect of the invention, since the trench is formed and the oxide film is formed on the inner wall of the trench, silicon ions are ion-implanted from an oblique direction, so that it is more reliable. Amorphous can be formed in a specific portion. Therefore, setting of the implantation energy becomes easy.
【００１７】なお、この第２発明においても、第１発明
と同様に、この特定部分へのイオン注入に際して、トレ
ンチ形成用マスクによるイオンの阻害を抑制するため
に、シリコン基板の基板面の法線に対して斜め方向から
シリコンイオンを注入する。Also in the second invention, as in the first invention, in order to suppress the inhibition of ions by the mask for forming trenches at the time of ion implantation into this specific portion, the normal line of the substrate surface of the silicon substrate is suppressed. Then, silicon ions are implanted obliquely.
【００１８】また、上述の第１または第２発明の実施に
当たり、前述のシリコンイオンを希ガスの一群から選ば
れる元素のイオンに代えることができる。このように、
シリコンイオンに代えてこの希ガス元素イオンをシリコ
ン基板に注入しても、注入された部分にアモルファスが
形成できる。また、希ガス元素イオンの中でも特にアル
ゴンイオンは、確実にアモルファスを形成できるため好
適である。なお、以下では、シリコンイオン、アルゴン
イオンおよびその他の希ガス元素イオンを、アモルファ
ス形成用イオンと称することもある。Further, in carrying out the above-mentioned first or second invention, the above-mentioned silicon ions can be replaced with ions of an element selected from a group of rare gases. in this way,
Even if this rare gas element ion is implanted into the silicon substrate instead of silicon ion, an amorphous can be formed in the implanted portion. Of the rare gas element ions, argon ions are particularly preferable because they can surely form an amorphous state. In the following, silicon ions, argon ions and other rare gas element ions may be referred to as amorphous forming ions.
【００１９】また、第１発明または第２発明の実施に当
たり、より好適には、前述の特定部分の近傍であって、
該特定部分よりもシリコン基板中のイオン注入方向への
深さが深い位置に、当該位置がｎ型予定領域の場合にあ
ってはドナーのイオン、ｐ型予定領域の場合にあっては
アクセプタのイオンがくるように、前述のシリコン基板
の基板面の法線に対して斜め方向から当該ドナーのイオ
ンまたはアクセプタのイオンを注入する工程を更に含む
のが良い。Further, in carrying out the first invention or the second invention, more preferably, in the vicinity of the above-mentioned specific portion,
At a position where the depth in the ion implantation direction in the silicon substrate is deeper than the specific portion, when the position is an n-type planned region, donor ions are obtained. It is preferable to further include a step of implanting ions of the donor or ions of the acceptor from an oblique direction with respect to the normal line of the substrate surface of the silicon substrate so that the ions come.
【００２０】このようにすれば、少なくとも上述のコー
ナ部分を含む特定部分の近傍であって、該特定部分より
も深い位置に、その位置に形成されるべきｐ−ｎ極性に
合わせてアクセプタまたはドナーのいずれか一方を注入
できるため、前述したコーナ部分の近傍でのキャリア密
度の低下（前述の第２の現象）が抑制できる。しかも、
このアクセプタまたはドナーのイオン注入は、アモルフ
ァス形成用イオンを注入する工程とほぼ同様な工程（た
だし、注入するイオンと、その注入エネルギーは異な
る）によって実施できる。According to this structure, the acceptor or the donor is formed at a position deeper than the specific portion including at least the above-mentioned corner portion and deeper than the specific portion according to the pn polarity to be formed at that position. Since either one of the above can be injected, it is possible to suppress the decrease in carrier density (the above-mentioned second phenomenon) near the corner portion. Moreover,
The ion implantation of the acceptor or the donor can be performed by a step substantially similar to the step of implanting the amorphous-forming ions (however, the implanting ion and its implanting energy are different).
【００２１】また、このドナーイオンまたはアクセプタ
イオンを注入する工程は、トレンチ形成用マスクを形成
する工程とトレンチを形成する工程との間、もしくは、
トレンチを形成する工程と誘電体を形成する工程との間
に実施できる。また、典型的には、この工程をアモルフ
ァス形成用イオンを注入する工程の直前または直後に行
うのが良い。それにより、イオン注入装置からの出し入
れを行う必要が無くなる。The step of implanting the donor ions or the acceptor ions may be performed between the step of forming the trench forming mask and the step of forming the trench, or
It can be performed between the step of forming the trench and the step of forming the dielectric. In addition, it is typically preferable to perform this step immediately before or after the step of implanting amorphous-forming ions. As a result, it is not necessary to move in and out of the ion implanter.
【００２２】また、第１発明または第２発明の実施に当
たり、より好適には、前述の特定部分に酸素イオンがく
るように、前述のシリコン基板の基板面の法線に対して
斜め方向から当該酸素イオンを注入する工程を更に含む
のが良い。Further, in carrying out the first invention or the second invention, it is more preferable that the oxygen ions come to the specific portion from an oblique direction with respect to a normal line to the substrate surface of the silicon substrate. The method may further include the step of implanting oxygen ions.
【００２３】このように、特定部分に酸素イオンを注入
すると、熱酸化法によるゲート酸化膜形成の際、注入さ
れた酸素イオンが反応するためシリコン基板の特定部分
をより効率良く酸化できる。In this way, when the oxygen ions are implanted into the specific portion, the implanted oxygen ions react during the formation of the gate oxide film by the thermal oxidation method, so that the specific portion of the silicon substrate can be more efficiently oxidized.
【００２４】また、この酸素イオンを注入する工程は、
前述のドナーまたはアクセプタを注入する工程と同様
に、トレンチ形成用マスクを形成する工程とトレンチを
形成する工程との間、もしくは、トレンチを形成する工
程と誘電体を形成する工程との間に実施できる。また、
典型的には、この工程をアモルファス形成用のイオン注
入工程、もしくは、ドナーまたはアクセプタを注入する
工程のいずれか一方の工程の直前または直後に行うのが
良い。それにより、イオン注入装置からの出し入れを行
う必要が無くなる。Further, the step of implanting oxygen ions is as follows.
Similar to the step of implanting the donor or acceptor described above, performed between the step of forming a trench formation mask and the step of forming a trench, or between the step of forming a trench and the step of forming a dielectric. it can. Also,
Typically, this step may be performed immediately before or after either the ion implantation step for forming an amorphous layer or the step of implanting a donor or an acceptor. As a result, it is not necessary to move in and out of the ion implanter.
【００２５】また、第１発明または第２発明の実施に当
たり、より好適には、前述のトレンチ形成予定領域また
は前述のトレンチに囲まれる島状素子領域に接する二つ
の特定部分に、それぞれ前記アモルファスを形成するの
が良い。Further, in carrying out the first invention or the second invention, it is more preferable that the amorphous material is applied to two specific portions in contact with the trench formation planned region or the island-shaped element region surrounded by the trench. Good to form.
【００２６】このようにすれば、通常、半導体装置中の
一つの半導体素子が形成される島状素子領域に接する二
つの特定部分に、アモルファスが形成できる。よって、
それぞれの半導体素子毎に、コーナ部分におけるゲート
電極の薄膜化が抑制できる。By doing so, usually, an amorphous can be formed in two specific portions in contact with the island-shaped element region in which one semiconductor element is formed in the semiconductor device. Therefore,
For each semiconductor element, it is possible to suppress the thinning of the gate electrode in the corner portion.
【００２７】[0027]
【００２８】また、第２発明の実施に当たり、より好適
には、前述のシリコンイオンを、射影飛程が１０ｎｍ〜
２０ｎｍとなる深さで注入するのが良い。Further, in carrying out the second invention, more preferably, the above-mentioned silicon ions have a projection range of 10 nm to
It is preferable to inject at a depth of 20 nm.
【００２９】第１および第２発明の実施に当たり、それ
らの射影飛程に関してこのようにすれば、熱酸化法によ
るゲート酸化膜形成の際に消費されるシリコン基板中の
アモルファスを、必要かつ充分な量だけ供給できる。も
し、それぞれの場合において、２０ｎｍまたは１０ｎｍ
よりも飛程距離が小さいと、特定部分に形成されるアモ
ルファスが少なくなるため、必要なゲート酸化膜の膜厚
が得られない場合がある。また、５０ｎｍまたは２０ｎ
ｍよりも飛程距離が大きいと、ゲート電極下のチャネル
に悪影響を及ぼす場合がある。また、希ガス元素イオン
の場合も同様の深さで注入するのが好ましい。In carrying out the first and second aspects of the invention, the projection ranges thereof are set as described above, and it is necessary and sufficient for the amorphous substance in the silicon substrate consumed during the formation of the gate oxide film by the thermal oxidation method. We can supply only quantity. If in each case 20nm or 10nm
When the range is smaller than that, the amorphous film formed in a specific portion is reduced, and thus the required film thickness of the gate oxide film may not be obtained. Also, 50 nm or 20 n
If the range is larger than m, the channel under the gate electrode may be adversely affected. Also, in the case of rare gas element ions, it is preferable to implant at the same depth.
【００３０】[0030]
【発明の実施の形態】以下、図を参照して、この出願に
係る半導体装置の製造方法に関する発明の実施の形態に
つき、説明する。なお、この説明に用いる各図は、この
発明を理解できる程度に各構成成分の形状、大きさおよ
び配置関係を概略的に示してあるに過ぎない。また、各
図において同様な構成成分については、同一の番号を付
して示し、その重複する説明を省略することがある。ま
た、この実施の形態にて記載する使用装置、数値条件等
は、この発明の製造方法の一例に過ぎず、従って、この
発明を以下の実施の形態に限定するものではない。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the invention relating to a method for manufacturing a semiconductor device according to this application will be described below with reference to the drawings. It should be noted that the drawings used in this description merely schematically show the shapes, sizes, and positional relationships of the respective constituent components to the extent that the present invention can be understood. In addition, in each drawing, the same components are denoted by the same reference numerals, and the duplicate description thereof may be omitted. Further, the use device, numerical conditions, etc. described in this embodiment are merely examples of the manufacturing method of the present invention, and therefore, the present invention is not limited to the following embodiments.
【００３１】（第１の実施の形態）図１および図２は、
実施の形態の半導体装置の製造方法のうち、その方法の
一形態の代表的な工程を、それぞれゲート電極の長手方
向に沿って切って取った断面で以て模式的に示す図であ
る。すなわち、図１および図２は、後述の図３のＡ−Ａ
に沿って切って取った断面の様子を模式的に示す図であ
る。以下、図１および図２を参照して、この実施の形態
の半導体装置の製造方法につき説明する。(First Embodiment) FIG. 1 and FIG.
FIG. 6 is a diagram schematically showing a representative step of one form of the method of manufacturing the semiconductor device of the embodiment, with cross sections taken along the longitudinal direction of the gate electrode. That is, FIG. 1 and FIG. 2 show AA of FIG.
It is a figure which shows typically the mode of the cross section cut | disconnected along and taken. Hereinafter, a method of manufacturing the semiconductor device of this embodiment will be described with reference to FIGS.
【００３２】この実施の形態の半導体装置の製造方法に
よれば、先ず、シリコン基板１１の上に保護酸化膜とし
て例えばｐａｄ（パッド）酸化膜１３を形成したのち、
加工選択膜として例えばＳｉ3 Ｎ4 膜（シリコン窒化
膜）１５を形成する（図１（Ａ））。続いて、このｐａ
ｄ酸化膜１３およびＳｉ3 Ｎ4 膜１５のトレンチ形成予
定領域１７に開口１９を形成することにより、このｐａ
ｄ酸化膜１３（１３ａ、１３ｂ）およびＳｉ3 Ｎ4 膜１
５（１５ａ、１５ｂ）をトレンチ形成用マスク２１（２
１ａ、２１ｂ）とする（図１（Ｂ）。なお、図１（Ａ）
および（Ｂ）を参照して説明した工程を、以下、第１工
程と称することもある。）。According to the method of manufacturing a semiconductor device of this embodiment, first, for example, a pad (pad) oxide film 13 is formed as a protective oxide film on the silicon substrate 11, and then,
For example, a Si 3 N 4 film (silicon nitride film) 15 is formed as a processing selection film (FIG. 1A). Then, this pa
By forming an opening 19 in the trench formation planned region 17 of the d oxide film 13 and the Si 3 N 4 film 15, the opening 19 is formed.
d oxide film 13 (13a, 13b) and Si 3 N 4 film 1
5 (15a, 15b) as a mask 21 (2
1a and 21b) (FIG. 1B. Note that FIG. 1A)
Hereinafter, the process described with reference to (B) may be referred to as a first process. ).
【００３３】このとき、ｐａｄ酸化膜１３は、シリコン
基板１１を酸素含有雰囲気または水蒸気含有雰囲気中で
熱酸化することにより、シリコン酸化膜として形成して
も良い。例えば、この熱酸化法は、基板温度を８５０℃
程度として、かつ、水蒸気および酸素を含む雰囲気中に
て行う。また、例えばこのＳｉ3 Ｎ4 膜１５は、減圧Ｃ
ＶＤ法によって、膜厚１５００Å〜２０００Åで形成す
る。ここでは、加工選択膜を、シリコン基板１１（シリ
コン）およびｐａｄ酸化膜１３（酸化シリコン）に対し
て選択的な加工ができる膜であるＳｉ3 Ｎ4 膜１５で形
成した。At this time, the pad oxide film 13 may be formed as a silicon oxide film by thermally oxidizing the silicon substrate 11 in an oxygen-containing atmosphere or a water vapor-containing atmosphere. For example, this thermal oxidation method uses a substrate temperature of 850 ° C.
It is performed in an atmosphere containing water vapor and oxygen to a certain degree. Further, for example, this Si 3 N 4 film 15 is formed under reduced pressure C
The film is formed with a film thickness of 1500Å to 2000Å by the VD method. Here, the processing selection film is formed of the Si 3 N 4 film 15 that is a film that can be selectively processed with respect to the silicon substrate 11 (silicon) and the pad oxide film 13 (silicon oxide).
【００３４】また、この開口１９は例えばフォトリソグ
ラフィ法を用いて形成する。具体的には、Ｓｉ3 Ｎ4 膜
１５の表面にレジストを塗布したのち、トレンチ形成予
定領域１７に相当するネガパターンを有するフォトマス
クを介して露光して選択的にレジストを硬化させて、そ
の後、レジストの不要部分を除去してレジストパターン
を形成し、更にこのレジストパターンを介してエッチン
グすることにより、この開口１９を形成する。図示例で
は、開口１９を形成したのちレジストパターンを除去し
て、以下に説明するアモルファス形成工程や第２工程を
行っているが、このレジストパターンが設けられた状態
でこれらアモルファス形成工程や第２工程を行うことも
できる。すなわち、以下に述べるトレンチ形成用マスク
２１（２１ａ、２１ｂ）が、Ｓｉ3 Ｎ4 膜１５（１５
ａ、１５ｂ）の上側に形成されたレジストパターンを含
む場合があってもよい。The opening 19 is formed by using, for example, the photolithography method. Specifically, after applying a resist on the surface of the Si 3 N 4 film 15, the resist is selectively cured by exposure through a photomask having a negative pattern corresponding to the trench formation planned region 17, and thereafter, The opening 19 is formed by removing unnecessary portions of the resist to form a resist pattern and further etching through the resist pattern. In the illustrated example, the resist pattern is removed after the opening 19 is formed, and the amorphous forming step and the second step described below are performed. However, with the resist pattern provided, the amorphous forming step and the second step are performed. The steps can also be performed. That is, the trench forming mask 21 (21a, 21b) described below is the Si 3 N 4 film 15 (15
It may include a resist pattern formed on the upper side of a, 15b).
【００３５】第１工程ののち、ゲート電極形成予定領域
２３ａ、２３ｂに対向するシリコン基板１１の領域であ
って、かつ、トレンチ形成用マスク２１ａ、２１ｂのエ
ッジ２５ａ、２５ｂの直下に位置するトレンチ縁形成予
定領域２７ａ、２７ｂである特定部分２９ａ、２９ｂ１
にシリコンイオンがくるように、このシリコン基板１１
の基板面の法線に対して斜め方向から当該シリコンイオ
ンを注入することにより、この特定部分２９ａ、２９ｂ
１をアモルファスに変える工程（以下、アモルファス形
成工程と称することもある。）を行う（図１（Ｃ））。After the first step, the trench edges located in the regions of the silicon substrate 11 facing the gate electrode formation-scheduled regions 23a, 23b and immediately below the edges 25a, 25b of the trench forming masks 21a, 21b. Specific portions 29a, 29b1 which are the planned formation areas 27a, 27b
This silicon substrate 11 so that silicon ions come to
By implanting the silicon ions from an oblique direction with respect to the normal to the substrate surface of
A step of changing 1 into amorphous (hereinafter also referred to as an amorphous forming step) is performed (FIG. 1C).
【００３６】ここで、図３を参照して、この特定部分に
つき説明する。図３は、図１（Ｃ）と同一工程における
基板１１の基板面の法線方向から見た平面図である。こ
の特定部分２９ａ、２９ｂ１とは、トレンチの縁となる
予定の領域すなわちトレンチ縁形成予定領域２７ａ、２
７ｂであって、かつ、トレンチ縁形成予定領域２７ａ、
２７ｂの一つの辺の長手方向に直交する長手方向を有す
るゲート電極形成予定領域２３ａ、２３ｂに対向するシ
リコン基板１１の領域である。Here, this specific part will be described with reference to FIG. FIG. 3 is a plan view seen from the direction normal to the substrate surface of the substrate 11 in the same step as FIG. The specific portions 29a and 29b1 are regions that are to be the edges of the trench, that is, regions 27a and 2 where the trench edges are to be formed.
7b, and a trench edge formation planned region 27a,
27b is a region of the silicon substrate 11 facing the gate electrode formation planned regions 23a and 23b having a longitudinal direction orthogonal to the longitudinal direction of one side of 27b.
【００３７】また、通常、前述のトレンチ形成予定領域
または前述のトレンチに囲まれる島状素子領域（図３で
は、例えばＳｉ3 Ｎ4 膜１５ｂで覆われた領域を指
す。）に一つの半導体素子が形成されるが、一つの長方
形を成す島状素子領域にはその対辺に接するように二つ
の特定部分２９ｂ１および２９ｂ２が存在する。これら
二つの特定部分２９ｂ１および２９ｂ２の双方に、それ
ぞれアモルファスを形成するのが好ましい。また、矢印
βの方向にシリコンイオンを注入すると、別の島状素子
領域（例えば、Ｓｉ3 Ｎ4 膜１５ａに覆われた領域を指
す。）の特定部分２９ａにアモルファスが形成される
が、必然的に島状素子領域（Ｓｉ3 Ｎ4 膜１５ｂに覆わ
れた領域を指す。）の特定部分２９ｂ２にもアモルファ
スが形成される。そのため、便宜上、実施の形態では特
定部分２９ｂ２にイオン注入することと、２９ａにイオ
ン注入することとは等価であるとして説明する。Further, normally, one semiconductor device is provided in the above-mentioned trench formation planned region or the island-shaped device region surrounded by the above-mentioned trench (in FIG. 3, for example, a region covered with the Si 3 N 4 film 15b). However, two specific portions 29b1 and 29b2 are present in contact with the opposite sides of the island-shaped element region forming one rectangle. It is preferable to form an amorphous material in both of these two specific portions 29b1 and 29b2. Further, when silicon ions are implanted in the direction of the arrow β, amorphous is formed in a specific portion 29a of another island-shaped element region (for example, a region covered with the Si 3 N 4 film 15a). Amorphous is also formed in the specific portion 29b2 of the island-shaped element region (referred to as the region covered with the Si 3 N 4 film 15b). Therefore, for convenience, in the embodiment, it will be described that the ion implantation into the specific portion 29b2 is equivalent to the ion implantation into 29a.
【００３８】ここで、図１（Ｃ）にも示すように、これ
らの特定部分２９ａ、２９ｂ１にシリコンイオンを注入
するために、シリコン基板１１の基板面の法線に対して
斜め方向からシリコンイオンの注入を行う。もちろん、
この斜め方向は、ゲート電極形成予定領域２３ａ、２３
ｂの長手方向に沿う方向成分を少なくとも有する方向で
ある。ここでは斜め方向を、ゲート電極形成予定領域２
３ａ、２３ｂの長手方向と、シリコン基板１１の基板面
の法線方向とを含む面内の方向としてある（図１および
図３の矢印α、βに示す方向）。このようにすれば、ト
レンチ形成用マスク２１ａ、２１ｂに実質的に阻害され
ることなく、特定部分２９ａ、２９ｂ１にシリコンイオ
ンを注入できる。例えばこの方向は、一般的なトレンチ
形成用マスク２１ａ，２１ｂのエッジ２５ａ，２５ｂの
間隔およびトレンチ形成用マスク２１ａ，２１ｂの厚さ
を考慮すると、法線方向に７度〜３０度の角度を成す方
向とすればよい。Here, as also shown in FIG. 1C, in order to implant silicon ions into these specific portions 29a and 29b1, the silicon ions are obliquely inclined with respect to the normal to the substrate surface of the silicon substrate 11. Injection. of course,
This diagonal direction is the gate electrode formation planned regions 23a, 23
It is a direction having at least a directional component along the longitudinal direction of b. Here, the diagonal direction is the gate electrode formation planned region 2
These are in-plane directions including the longitudinal direction of 3a and 23b and the normal direction of the substrate surface of the silicon substrate 11 (directions indicated by arrows α and β in FIGS. 1 and 3). In this way, silicon ions can be implanted into the specific portions 29a and 29b1 without being substantially obstructed by the trench forming masks 21a and 21b. For example, this direction forms an angle of 7 to 30 degrees in the normal direction in consideration of the distance between the edges 25a and 25b of the general trench forming masks 21a and 21b and the thickness of the trench forming masks 21a and 21b. It should be the direction.
【００３９】また、同一基板上に設けられて、かつ、ゲ
ート電極形成予定領域の長手方向が様々な方向を有して
いる半導体装置のそれぞれの素子の特定部分２９ｂ１お
よび２９ｂ２にアモルファスを形成したい場合、上述の
斜め方向からの注入を行ったのち、更に、この斜め方向
をシリコン基板１１の基板面の法線を中心に９０度ずつ
回転させた残りの三方向のそれぞれからイオン注入する
のがよい。より好適には、この斜め方向からの注入を行
ったのち、更に、この斜め方向をシリコン基板１１の基
板面の法線を中心に４５度ずつ回転させた七方向のそれ
ぞれから注入するのがよい。通常、イオンの注入方向
は、基板１１を回転させることによって変化させる。Further, when it is desired to form amorphous on specific portions 29b1 and 29b2 of respective elements of a semiconductor device which are provided on the same substrate and in which the longitudinal direction of the gate electrode formation planned region has various directions After performing the above-mentioned oblique directions, it is preferable that the oblique directions are further rotated by 90 degrees about the normal to the substrate surface of the silicon substrate 11 and the remaining three directions are preferably ion-implanted. . More preferably, after performing this oblique direction, it is preferable to further perform this oblique direction from each of the seven directions rotated by 45 degrees about the normal to the substrate surface of the silicon substrate 11. . Usually, the ion implantation direction is changed by rotating the substrate 11.
【００４０】また、このシリコンイオンは、シリコン基
板１１の表面からの射影飛程が、２０ｎｍ〜５０ｎｍと
なる深さで注入すればよい。このような飛程とすると、
熱酸化法によるゲート酸化膜形成の際に消費されるシリ
コン基板中のアモルファスを、必要かつ充分な量だけ供
給できる。もし２０ｎｍよりも飛程が小さいと、特定部
分２９ａ，２９ｂ１に形成されるアモルファスが少なく
なるため、必要なゲート酸化膜の膜厚が得られない場合
がある。また、５０ｎｍよりも飛程が大きいと、ゲート
電極のチャネルに悪影響を及ぼす場合がある。The silicon ions may be implanted at a depth such that the projected range from the surface of the silicon substrate 11 is 20 nm to 50 nm. With such a range,
It is possible to supply a necessary and sufficient amount of amorphous material in the silicon substrate, which is consumed when the gate oxide film is formed by the thermal oxidation method. If the range is smaller than 20 nm, the amount of amorphous film formed in the specific portions 29a and 29b1 is reduced, and thus the required film thickness of the gate oxide film may not be obtained. If the range is larger than 50 nm, the channel of the gate electrode may be adversely affected.
【００４１】また、このシリコンイオンの注入量は例え
ば１０12〜１０15（ｉｏｎｓ／ｃｍ2 ）と設定できる。The implantation amount of silicon ions can be set to, for example, 10 12 to 10 15 (ions / cm 2 ).
【００４２】また、ここではアモルファスを形成するた
めのアモルファス形成用イオンとしてシリコンイオンを
用いているが、アルゴンイオンやその他の希ガス元素イ
オンを用いてもよい。なお、周知のごとくアルゴンイオ
ンをシリコン基板１１中に注入すると、その注入された
領域にアモルファスが形成される。また、この出願に係
る発明者等によれば、アルゴンイオン以外の他の希ガス
元素イオンを用いても、アルゴンイオンと同様にアモル
ファスが形成されると推定されている。また、希ガス元
素イオンの場合も２０ｎｍ〜５０ｎｍの深さで注入する
のが好ましいと考えられる。Although silicon ions are used here as amorphous-forming ions for forming amorphous, argon ions or other rare gas element ions may be used. As is well known, when argon ions are implanted into the silicon substrate 11, amorphous is formed in the implanted region. According to the inventors of the present application, it is presumed that even if the rare gas element ion other than the argon ion is used, the amorphous is formed similarly to the argon ion. Also, in the case of rare gas element ions, it is considered preferable to implant at a depth of 20 nm to 50 nm.
【００４３】なお、シリコンイオン等のアモルファス形
成用イオンが注入された特定部分２９ａ，２９ｂ１に
は、未結合手を高密度に含む非晶質（アモルファス）が
形成される。In the specific portions 29a and 29b1 into which the ions for forming an amorphous material such as silicon ions are implanted, an amorphous material having a high density of dangling bonds is formed.
【００４４】以上のアモルファス形成工程ののち、トレ
ンチ形成用マスク２１ａ、２１ｂを介してシリコン基板
１１をエッチングすることにより、トレンチ３１の縁に
アモルファスが現れるようにトレンチ３１を形成する工
程（以下、第２工程と称することもある。）を行う（図
１（Ｄ））。特に図示例では、第２工程の一部として、
トレンチ３１の側壁および底面を酸化する工程（以下、
トレンチ側壁酸化工程と称することもある。）を行って
いる。After the above amorphous forming step, the step of forming the trench 31 so that amorphous appears on the edge of the trench 31 by etching the silicon substrate 11 through the trench forming masks 21a and 21b (hereinafter, referred to as the first step). It may be referred to as two steps.) (FIG. 1D). Particularly in the illustrated example, as a part of the second step,
A step of oxidizing the side wall and the bottom surface of the trench 31 (hereinafter, referred to as
It may be referred to as a trench sidewall oxidation step. )It is carried out.
【００４５】この第２工程では、トレンチ形成用マスク
２１ａ，２１ｂの開口１９に対応するトレンチ３１を形
成する。このとき、例えばＲＩＥ法を用いて形成する。
トレンチ３１を形成すると、トレンチ３１の縁の特定部
分２９ａ、２９ｂ１には、アモルファスが露出する。既
に説明したように、後述のゲート酸化膜形成のための熱
酸化の際、特定部分２９ａ、２９ｂ１にアモルファスが
形成されていると、この特定部分での酸化速度が増して
ゲート酸化膜の薄膜化が抑制できる。In the second step, the trench 31 corresponding to the opening 19 of the trench forming masks 21a and 21b is formed. At this time, it is formed by using, for example, the RIE method.
When the trench 31 is formed, amorphous is exposed in the specific portions 29a and 29b1 of the edge of the trench 31. As described above, when amorphous is formed in the specific portions 29a and 29b1 during the thermal oxidation for forming the gate oxide film, which will be described later, the oxidation rate at the specific portions increases and the gate oxide film becomes thin. Can be suppressed.
【００４６】また、トレンチ側壁酸化工程、すなわちト
レンチ３１を形成したのち熱酸化法によって側壁酸化膜
３０を形成する工程によって、エッチングの際にトレン
チ３１内の側壁および底面に発生したダメージを取り除
くことができるため、トレンチ３１に囲まれた領域に形
成される接合に対する悪影響が低減できる。Further, the trench side wall oxidation step, that is, the step of forming the side wall oxide film 30 by the thermal oxidation method after forming the trench 31 can remove damages generated on the side wall and the bottom surface in the trench 31 during etching. Therefore, the adverse effect on the junction formed in the region surrounded by the trench 31 can be reduced.
【００４７】この第２工程ののち、トレンチ３１に素子
間分離用の誘電体（ここでは、シリコン酸化膜３３）を
形成する工程（以下、第３工程と称することもある。）
を行う（図２（Ａ））。After the second step, a step of forming a dielectric for isolation between elements (here, the silicon oxide film 33) in the trench 31 (hereinafter also referred to as a third step).
(FIG. 2 (A)).
【００４８】この素子間分離用のシリコン酸化膜３３
は、例えばＣＶＤ法によって形成してもよい。一般に、
この素子間分離用の誘電体は誘電率の低い膜であれば良
い。一般に用いられているシリコン酸化膜３３は、ＴＥ
ＯＳ（テトラエトキシシラン）を原料ガスに用いた減圧
ＣＶＤ法により形成したシリコン酸化膜の上に、Ｏ3 雰
囲気でＴＥＯＳを主原料ガスに用いたＢＰＳＧ膜（ボロ
ンおよびリンを含んだシリコン酸化膜）を有する積層膜
として、或いは、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ
Ｐｌａｓｍａ）ＣＶＤ法により形成したシリコン酸化膜
の単層膜として形成される。This silicon oxide film 33 for element isolation
May be formed by, for example, a CVD method. In general,
The dielectric for separating elements may be a film having a low dielectric constant. The commonly used silicon oxide film 33 is TE
On a silicon oxide film formed by a low pressure CVD method using OS (tetraethoxysilane) as a source gas, a BPSG film using TEOS as a main source gas in an O 3 atmosphere (silicon oxide film containing boron and phosphorus) Or a HDP (High Density)
It is formed as a single layer film of a silicon oxide film formed by the Plasma) CVD method.
【００４９】第３工程ののち、この誘電体（シリコン酸
化膜３３）を平坦化して（図２（Ｂ））、そののちトレ
ンチ形成用マスク２１ａ，２１ｂを除去して素子間分離
領域３４を形成する工程（以下、第４工程と称すること
もある。）を行う（図２（Ｃ））。After the third step, the dielectric (silicon oxide film 33) is flattened (FIG. 2B), and then the trench forming masks 21a and 21b are removed to form the element isolation region 34. The step (hereinafter, sometimes referred to as the fourth step) is performed (FIG. 2C).
【００５０】シリコン酸化膜３３を平坦化するには、例
えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈ）を用いる。このＣＭＰでは、被研磨面
を、スラリ（ｓｌｕｒｒｙ）で化学的に研磨しつつ、パ
ッドで物理的に研磨する。このとき、研磨後の素子間分
離用のシリコン酸化膜３３ｘが所定の高さとなるよう
に、Ｓｉ3 Ｎ4 膜１５とこのシリコン酸化膜３３とを研
磨する。また、このＳｉ3 Ｎ4 膜１５をＣＭＰのストッ
パ膜として用いても良い。また、このような平坦化は、
ＲＩＥ法を用いた異方性エッチングによっても可能であ
る。To flatten the silicon oxide film 33, for example, CMP (Chemical Mechanical) is used.
Polish) is used. In this CMP, the surface to be polished is physically polished by a pad while being chemically polished by a slurry. At this time, the Si 3 N 4 film 15 and the silicon oxide film 33 are polished so that the silicon oxide film 33x for element isolation after polishing has a predetermined height. Further, the Si 3 N 4 film 15 may be used as a CMP stopper film. In addition, such flattening is
Anisotropic etching using the RIE method is also possible.
【００５１】また、平坦化後、トレンチ形成用マスク２
１ａ、２１ｂのうちＳｉ3 Ｎ4 膜１５ａ、１５ｂを除去
するには、例えば熱リン酸を用いればよい。また、酸化
シリコンで形成されるｐａｄ酸化膜１３ａ、１３ｂを除
去するには、例えばフッ酸を用いればよい。Further, after planarization, the trench forming mask 2 is formed.
To remove the Si 3 N 4 films 15a and 15b of 1a and 21b, for example, hot phosphoric acid may be used. Further, in order to remove the pad oxide films 13a and 13b made of silicon oxide, for example, hydrofluoric acid may be used.
【００５２】このように素子間分離領域３４を形成した
のち、シリコン基板１１の表面に生じたダメージを低減
するために、第４工程の一部として、犠牲酸化膜をシリ
コン基板１１の露出した部分に形成したのち除去する犠
牲酸化工程を行っても良い。この犠牲酸化は、シリコン
基板表面の窒化物等の不純物やその他のダメージを取り
除くために行う。シリコン酸化膜の除去には、例えば上
述と同様にフッ酸が用いられる。After forming the inter-element isolation region 34 in this way, in order to reduce the damage generated on the surface of the silicon substrate 11, the sacrificial oxide film is exposed on the exposed portion of the silicon substrate 11 as a part of the fourth step. You may perform the sacrificial oxidation process which removes after forming in. This sacrificial oxidation is performed to remove impurities such as nitrides and other damages on the surface of the silicon substrate. For removing the silicon oxide film, hydrofluoric acid is used, for example, as described above.
【００５３】以上の第４工程ののち、素子間分離領域３
４形成後のシリコン基板１１の上に、熱酸化法によって
ゲート酸化膜３５ａ、３５ｂを形成する工程（以下、第
５工程と称することもある。）を行う（図２（Ｄ））。After the above-mentioned fourth step, the element isolation region 3
4 The step of forming the gate oxide films 35a and 35b by the thermal oxidation method on the silicon substrate 11 after formation (hereinafter sometimes referred to as the fifth step) is performed (FIG. 2D).
【００５４】図４は、図２（Ｄ）の破線で囲んだ部分を
拡大して模式的に示す断面図である。なお、図４では、
熱酸化法によってゲート酸化膜３５ａを形成したのち更
にゲート電極３７を形成したときの様子を示してある。FIG. 4 is an enlarged schematic sectional view of a portion surrounded by a broken line in FIG. 2 (D). In addition, in FIG.
It shows a state in which the gate electrode 37 is further formed after the gate oxide film 35a is formed by the thermal oxidation method.
【００５５】既に説明したように、熱酸化法によってゲ
ート酸化膜３５ａを形成すると、ゲート酸化膜３５ａが
特定部分２９ａにおいて厚く形成される。よって、図４
に示すように、従来構成と同様のディボット３９が形成
されたとしても、ゲート電極３７と、シリコン基板１１
の活性領域との間に充分な厚さの絶縁膜が形成できる。
したがって、図４に示すように、コーナ部分を含む特定
部分２９ａにおけるゲート酸化膜３５ａの薄膜化（すな
わち第１の現象）が抑制できるため、キンクの発生、お
よび、ゲート酸化膜の耐性劣化の双方が抑制できる。As described above, when the gate oxide film 35a is formed by the thermal oxidation method, the gate oxide film 35a is thickly formed in the specific portion 29a. Therefore, FIG.
As shown in FIG. 3, even if the divot 39 similar to the conventional structure is formed, the gate electrode 37 and the silicon substrate 11 are not formed.
An insulating film having a sufficient thickness can be formed between the active layer and the active region.
Therefore, as shown in FIG. 4, since it is possible to suppress the thinning of the gate oxide film 35a (that is, the first phenomenon) in the specific portion 29a including the corner portion, both the occurrence of kinks and the deterioration of the resistance of the gate oxide film occur. Can be suppressed.
【００５６】（第２の実施の形態）以上説明した第１の
実施の形態では、アモルファス形成工程を第１工程およ
び第２工程の間に行った。しかし、以下に示すように、
アモルファス形成工程を第２工程および第３工程の間に
行っても良い。(Second Embodiment) In the first embodiment described above, the amorphous forming step is performed between the first step and the second step. However, as shown below,
The amorphous forming step may be performed between the second step and the third step.
【００５７】図５は、図１に代えて図２に続く、この第
２の実施の形態の半導体装置の製造方法の代表的な工程
を、それぞれゲート電極の長手方向に沿って切って取っ
た断面の様子で模式的に示す図である。以下、図５およ
び図２を参照して第２の実施の形態の半導体装置の製造
工程を説明する。FIG. 5 shows a representative step of the semiconductor device manufacturing method according to the second embodiment, which is continued from FIG. 1 in place of FIG. 1, and is cut along the longitudinal direction of the gate electrode. It is a figure which shows typically the state of a cross section. Hereinafter, the manufacturing process of the semiconductor device of the second embodiment will be described with reference to FIGS.
【００５８】この第２の実施の形態では、先ず、第１の
実施の形態にて説明した第１工程を行う（図５（Ａ）お
よび図５（Ｂ））。In the second embodiment, first, the first step described in the first embodiment is performed (FIGS. 5 (A) and 5 (B)).
【００５９】そして第１工程ののち、トレンチ形成用マ
スク２１ａ，２１ｂを介してシリコン基板１１をエッチ
ングすることにより、トレンチ３１を形成する第２工程
を行う（図５（Ｃ））。この第２工程は、第１の実施の
形態の第２工程と同様に行える。After the first step, the second step of forming the trench 31 is performed by etching the silicon substrate 11 through the trench forming masks 21a and 21b (FIG. 5C). This 2nd process can be performed like the 2nd process of 1st Embodiment.
【００６０】そして、第２の実施の形態では、この第２
工程を行ったのち、アモルファス形成工程を行う。すな
わち、ゲート電極形成予定領域２３ａ，２３ｂに対向す
るシリコン基板１１の領域であって、かつ、トレンチ形
成用マスク２１ａ，２１ｂのエッジ２５ａ、２５ｂの直
下に位置するトレンチ３１の縁の領域である特定部分２
９ａ、２９ｂ１にシリコンイオンがくるように、シリコ
ン基板１１の基板面の法線に対して斜め方向からシリコ
ンイオンを注入することにより、この特定部分２９ａ、
２９ｂ１にアモルファスを形成するアモルファス形成工
程を行う（図５（Ｄ））。なお、第１の実施の形態と同
様に、この特定部分２９ａ、２９ｂ１にシリコンイオン
を注入するために、シリコン基板１１の基板面の法線に
対して斜め方向からシリコンイオンの注入を行う。In the second embodiment, the second
After performing the process, an amorphous forming process is performed. That is, it is a region of the silicon substrate 11 that faces the gate electrode formation-scheduled regions 23a and 23b and is a region of the edge of the trench 31 located immediately below the edges 25a and 25b of the trench formation masks 21a and 21b. Part 2
By injecting silicon ions from an oblique direction with respect to the normal line of the substrate surface of the silicon substrate 11 so that the silicon ions come to 9a and 29b1, the specific portions 29a,
An amorphous forming step of forming an amorphous film on 29b1 is performed (FIG. 5D). As in the case of the first embodiment, in order to implant silicon ions into the specific portions 29a and 29b1, the silicon ions are implanted obliquely with respect to the normal to the substrate surface of the silicon substrate 11.
【００６１】このときシリコンイオンを注入する特定部
分２９ａ、２９ｂ１は、第１の実施の形態におけるトレ
ンチ縁形成予定領域２７ａ、２７ｂの代わりに、トレン
チ３１の縁の領域に位置する。トレンチ縁形成予定領域
２７ａ，２７ｂと、トレンチ３１の縁の領域との間に
は、実質的な位置的相違が無いため、この特定部分２９
ａ，２９ｂ１の位置に関する説明は省略する。また、こ
の第２の実施の形態のアモルファス形成工程において
も、斜め方向を第１の実施の形態と同様の斜め方向とで
きる。更に、シリコンイオンに代えて、アルゴンイオン
やその他の希ガス元素イオンを用いても良い。At this time, the specific portions 29a and 29b1 into which the silicon ions are implanted are located in the edge regions of the trench 31 instead of the trench edge formation-scheduled regions 27a and 27b in the first embodiment. Since there is no substantial positional difference between the trench edge formation planned regions 27a and 27b and the edge region of the trench 31, this specific portion 29
A description of the positions of a and 29b1 will be omitted. Further, also in the amorphous forming step of the second embodiment, the oblique direction can be the same as that of the first embodiment. Further, instead of silicon ions, argon ions or other rare gas element ions may be used.
【００６２】また、第２の実施の形態では、シリコンイ
オンは、シリコン基板１１の表面からの射影飛程が、１
０ｎｍ〜２０ｎｍとなる深さで注入すればよい。このと
き、もし１０ｎｍよりも飛程が小さいと、特定部分２９
ａ、２９ｂ１に形成されるアモルファスが少なくなるた
め、必要なゲート酸化膜の膜厚が得られない場合があ
る。また、２０ｎｍよりも飛程が大きいと、ゲート電極
下のチャネルに悪影響を及ぼす場合がある。Further, in the second embodiment, the projection range of silicon ions from the surface of the silicon substrate 11 is 1
The implantation may be performed at a depth of 0 nm to 20 nm. At this time, if the range is smaller than 10 nm, the specific portion 29
Since the amount of amorphous formed on a and 29b1 is reduced, the required thickness of the gate oxide film may not be obtained. If the range is larger than 20 nm, the channel under the gate electrode may be adversely affected.
【００６３】以上のアモルファス形成工程、すなわちト
レンチ３１を形成したのちイオン注入する（第２の実施
の形態）構成では、トレンチ３１を形成する前にイオン
注入する（第１の実施の形態）構成よりも、注入エネル
ギーが小さくて済み、および、注入位置の精度が高くな
るため、好適である。In the above amorphous forming step, that is, in the structure in which the ions are implanted after forming the trenches 31 (second embodiment), the ion implantation is performed before the formation of the trenches 31 (first embodiment). Also, it is preferable because the injection energy is small and the accuracy of the injection position is high.
【００６４】このアモルファス形成工程ののち、素子間
分離用の誘電体（ここでは、シリコン酸化膜３３）を形
成する第３工程を行う（図２（Ａ））。この第３工程
は、第１の実施の形態にて説明した第３工程と同様に実
施できる。After the amorphous forming step, a third step of forming a dielectric (here, the silicon oxide film 33) for element isolation is performed (FIG. 2A). This 3rd process can be implemented like the 3rd process demonstrated in 1st Embodiment.
【００６５】この第３工程ののち、この誘電体（シリコ
ン酸化膜３３）を平坦化して（図２（Ｂ））、そののち
トレンチ形成用マスク２１ａ、２１ｂを除去して素子間
分離領域３４を形成する第４工程を行う（図２
（Ｃ））。この第４工程は、第１の実施の形態にて説明
した第４工程と同様に実施できる。After the third step, the dielectric (silicon oxide film 33) is flattened (FIG. 2B), and then the trench forming masks 21a and 21b are removed to form the element isolation region 34. The fourth step of forming is performed (FIG. 2
(C)). This 4th process can be implemented like the 4th process demonstrated in 1st Embodiment.
【００６６】この第４工程ののち、素子間分離領域３４
形成後のシリコン基板１１の上に、熱酸化法によってゲ
ート酸化膜３５ａ，３５ｂを形成する第５工程を行う
（図２（Ｄ））。この第５工程も、第１の実施の形態に
て説明した第５工程と同様に実施できる。After the fourth step, the element isolation region 34
A fifth step of forming gate oxide films 35a and 35b by a thermal oxidation method is performed on the formed silicon substrate 11 (FIG. 2D). This fifth step can also be performed in the same manner as the fifth step described in the first embodiment.
【００６７】以上説明した第２の実施の形態の半導体装
置の製造方法によれば、第１の実施の形態と同様に、熱
酸化法によってゲート酸化膜３５ａを形成すると、ゲー
ト酸化膜３５ａが特定部分２９ａにおいて厚く形成され
る。よって、ゲート電極３７と、シリコン基板１１の活
性領域との間に充分な厚さの絶縁膜が形成できる（図４
参照）。したがって、図４に示すように、コーナ部分を
含む特定部分２９ａにおけるゲート酸化膜３５ａの薄膜
化（すなわち第１の現象）が抑制できるため、キンクの
発生、および、ゲート酸化膜の耐性劣化の双方が抑制で
きる。According to the method of manufacturing the semiconductor device of the second embodiment described above, when the gate oxide film 35a is formed by the thermal oxidation method, the gate oxide film 35a is identified as in the first embodiment. The portion 29a is formed thick. Therefore, an insulating film having a sufficient thickness can be formed between the gate electrode 37 and the active region of the silicon substrate 11 (FIG. 4).
reference). Therefore, as shown in FIG. 4, since it is possible to suppress the thinning of the gate oxide film 35a (that is, the first phenomenon) in the specific portion 29a including the corner portion, it is possible to prevent the occurrence of kinks and the deterioration of the resistance of the gate oxide film. Can be suppressed.
【００６８】（第３の実施の形態）続いて、第３の実施
の形態として、第１または第２の実施の形態の工程間に
行うことのできる、ドナーまたはアクセプタを注入する
工程につき説明する。(Third Embodiment) Next, as a third embodiment, a step of injecting a donor or an acceptor, which can be performed between the steps of the first or second embodiment, will be described. .
【００６９】図６（Ａ）および（Ｂ）は、第３の実施の
形態のドナーまたはアクセプタのイオンを注入する工程
（以下、キャリア形成用イオン注入工程と称することも
ある。）を、図１と同様の断面の様子で模式的に示す図
である。図６（Ａ）には第１工程および第２工程の間に
この工程を行う場合、一方、図６（Ｂ）には第２工程お
よび第３工程の間にこの工程を行う場合をそれぞれ示し
てある。FIGS. 6A and 6B show the step of implanting the donor or acceptor ions of the third embodiment (hereinafter also referred to as the carrier formation ion implantation step), with reference to FIG. It is a figure which shows typically the mode of the cross section similar to. FIG. 6A shows the case where this step is performed between the first step and the second step, while FIG. 6B shows the case where this step is performed between the second step and the third step. There is.
【００７０】図６（Ａ）および図６（Ｂ）に示すよう
に、キャリア形成用イオン注入工程では、特定部分２９
ａ、２９ｂ１の近傍であって、この特定部分２９ａ、２
９ｂ１よりもシリコン基板１１中のイオン注入方向への
深さが深い位置に、当該位置がｎ型予定領域の場合にあ
ってはドナー、ｐ型予定領域の場合にあってはアクセプ
タのイオンがくるように、シリコン基板１１の基板面の
法線に対して斜め方向から当該ドナーまたはアクセプタ
のイオンを注入する。As shown in FIGS. 6A and 6B, in the carrier forming ion implantation step, the specific portion 29 is formed.
a, 29b1 and the specific portions 29a, 2b
At a position deeper in the ion implantation direction in the silicon substrate 11 than 9b1, the ions of the donor come when the position is the n-type planned region and the acceptor ions when the position is the p-type planned region. In this manner, the ions of the donor or acceptor are implanted obliquely with respect to the normal to the substrate surface of the silicon substrate 11.
【００７１】既に説明したように、このキャリア形成用
イオン注入工程は、第１の実施の形態の第１工程（図１
（Ａ）および図１（Ｂ））および第２工程（図１
（Ｄ））の間であって、かつ、アモルファス形成工程
（図１（Ｃ））の前または後のいずれにも実施できる。
このときのキャリア形成用イオン注入工程を図６（Ａ）
に示す。As already described, this carrier forming ion implantation step is the first step (FIG. 1) of the first embodiment.
(A) and FIG. 1 (B)) and the second step (FIG. 1)
(D)) and before or after the amorphous forming step (FIG. 1C).
FIG. 6 (A) shows the ion implantation step for carrier formation at this time.
Shown in.
【００７２】また、このキャリア形成用イオン注入工程
は、第２の実施の形態の第２工程（図５（Ｃ））および
第３工程（図２（Ａ））の間であって、かつ、アモルフ
ァス形成工程（図５（Ｄ））の前または後のいずれにも
実施できる。このときのキャリア形成用イオン注入工程
を図６（Ｂ）に示す。The carrier forming ion implantation step is between the second step (FIG. 5C) and the third step (FIG. 2A) of the second embodiment, and It can be performed either before or after the amorphous forming step (FIG. 5D). The carrier forming ion implantation step at this time is shown in FIG.
【００７３】図６（Ａ）および図６（Ｂ）のいずれに示
すキャリア形成用イオン注入工程においても、特定部分
２９ａ、２９ｂ１よりもシリコン基板中のイオン注入方
向への深さが深い位置（以下、この位置を深特定部分４
１ａ、４１ｂ１と称することもある。）に、ドーパント
を注入している。図６（Ａ）および図６（Ｂ）に示すよ
うに、深特定部分４１ａ、４１ｂ１は、それぞれ特定部
分２９ａ、２９ｂ１の近傍であって、特定部分２９ａ、
２９ｂ１よりもシリコン基板１１中のイオン注入方向へ
の深さが深い位置となっている。In any of the carrier forming ion implantation steps shown in FIGS. 6A and 6B, a position deeper in the ion implantation direction in the silicon substrate than the specific portions 29a and 29b1 (hereinafter , This position is the depth specific part 4
It may also be referred to as 1a or 41b1. ) Is doped with a dopant. As shown in FIGS. 6A and 6B, the depth specifying portions 41a and 41b1 are in the vicinity of the specifying portions 29a and 29b1, respectively.
The depth of the silicon substrate 11 in the ion implantation direction is deeper than that of 29b1.
【００７４】深特定部分４１ａ、４１ｂ１にドナーまた
はアクセプタのイオンを注入するには、例えば、アモル
ファス形成工程における注入方向と同一の斜め方向か
ら、かつ、前述のシリコンイオンの射影飛程よりも大き
い射影飛程となるように、ドナーまたはアクセプタのイ
オンを注入すればよい。また、第１の実施の形態のよう
にシリコンイオンの射影飛程が２０ｎｍ〜５０ｎｍの場
合、例えば、ドナーまたはアクセプタのイオンの射影飛
程を５０ｎｍよりも大きくするのが良い。具体的には、
この射影飛程は５０ｎｍ〜１５０ｎｍと設定できる。ま
た、ドナーイオンまたはアクセプタイオンの注入量は、
例えば、１０14〜１０15（ｉｏｎｓ／ｃｍ2 ）と設定で
きる。To implant the donor or acceptor ions into the deep specific portions 41a and 41b1, for example, a projection which is larger than the projection range of the silicon ions described above and from the same oblique direction as the implantation direction in the amorphous forming step. Ions of a donor or an acceptor may be implanted so as to reach the range. When the projected range of silicon ions is 20 nm to 50 nm as in the first embodiment, for example, the projected range of donor or acceptor ions is preferably larger than 50 nm. In particular,
This projective range can be set to 50 nm to 150 nm. In addition, the implantation amount of donor ions or acceptor ions is
For example, it can be set to 10 14 to 10 15 (ions / cm 2 ).
【００７５】また、このドナーイオンまたはアクセプタ
イオンを、アモルファス形成工程と同様、深特定部分４
１ａ、４１ｂ１の双方の深特定部分４１ａおよび４１ｂ
１に注入するのが良い。Further, this donor ion or acceptor ion is added to the depth specific portion 4 as in the amorphous forming step.
Depth specific portions 41a and 41b of both 1a and 41b1
It is better to inject 1.
【００７６】この深特定部分４１ａ、４１ｂ１がｎチャ
ネルとなる予定である場合、例えば砒素（Ａｓ）イオン
または燐（Ｐ）イオン等のドナーイオンを、この深特定
部分４１ａ、４１ｂ１に注入する。また、この深特定部
分４１ａ、４１ｂ１がｐチャネルとなる予定である場
合、例えばボロン（Ｂ）イオン等のアクセプタイオン
を、この深特定部分４１ａ、４１ｂ１に注入する。な
お、通常、ボロンイオンは、その飛程を制御しやすくす
るために、ＢＦ2 イオンのかたちで注入される。When the depth specifying portions 41a and 41b1 are to be n-channels, donor ions such as arsenic (As) ions or phosphorus (P) ions are implanted into the depth specifying portions 41a and 41b1. When the depth specifying portions 41a and 41b1 are to be p-channels, acceptor ions such as boron (B) ions are implanted into the depth specifying portions 41a and 41b1. Incidentally, boron ions are usually implanted in the form of BF 2 ions in order to make it easier to control the range.
【００７７】以上説明したキャリア形成用イオン注入工
程を、前述の第１または第２の実施の形態の途中で行う
ことにより、コーナ部分の近傍でのキャリア密度の低下
（第２の現象）が抑制できる。したがって、キンクの発
生が抑制できる。また、このキャリア形成用イオン注入
工程は、アモルファス形成工程と同一のイオン注入装置
を用いて実施できる。もちろん、イオン注入装置からの
出し入れを行うことなく、連続してそれらの工程を行う
こともできる。By carrying out the above-described carrier forming ion implantation step in the middle of the first or second embodiment described above, it is possible to suppress a decrease in carrier density (second phenomenon) near the corner portion. it can. Therefore, the generation of kinks can be suppressed. Further, this ion-implanting step for carrier formation can be carried out by using the same ion-implanting device as the amorphous-forming step. Needless to say, those steps can be continuously performed without taking in and out from the ion implantation device.
【００７８】（第４の実施の形態）ここで、第４の実施
の形態として、第１または第２の実施の形態の工程間に
行うことのできる、酸素イオンを注入する工程（以下、
酸素イオン注入工程と称することもある。）につき説明
する。(Fourth Embodiment) Here, as a fourth embodiment, a step of implanting oxygen ions, which can be performed between the steps of the first or second embodiment (hereinafter, referred to as
It may be referred to as an oxygen ion implantation step. ) Will be explained.
【００７９】この第４の実施の形態の酸素イオンを注入
する工程は、第１または第２の実施の形態のシリコンイ
オンのイオン注入工程の様子を示す図１（Ｃ）または図
５（Ｄ）と同様に示されるため、以下、これらの図面を
参照して説明する。The step of implanting oxygen ions in the fourth embodiment is shown in FIG. 1 (C) or FIG. 5 (D) showing the state of the ion implantation step of silicon ions in the first or second embodiment. Therefore, the following description will be given with reference to these drawings.
【００８０】この酸素イオン注入工程は、第３の実施の
形態のキャリア形成用イオン注入工程と同様、第１の実
施の形態の第１工程（図１（Ａ）および図１（Ｂ））お
よび第２工程（図１（Ｄ））の間であって、かつ、アモ
ルファス形成工程（図１（Ｃ））の前または後のいずれ
にも実施できて、更に、キャリア形成用イオン注入工程
（図６（Ａ））の前または後のいずれにも実施できる。This oxygen ion implantation step is similar to the carrier formation ion implantation step of the third embodiment, and the first step (FIGS. 1 (A) and 1 (B)) of the first embodiment and It can be performed between the second step (FIG. 1 (D)) and before or after the amorphous forming step (FIG. 1 (C)), and further, the carrier forming ion implantation step (FIG. It can be carried out either before or after 6 (A)).
【００８１】また、この酸素イオン注入工程は、第２の
実施の形態の第２工程（図５（Ｃ））および第３工程
（図２（Ａ））の間であって、かつ、アモルファス形成
工程（図５（Ｄ））の前または後のいずれにも実施で
き、更に、キャリア形成用イオン注入工程（図６
（Ｂ））の前または後のいずれにも実施できる。This oxygen ion implantation step is between the second step (FIG. 5 (C)) and the third step (FIG. 2 (A)) of the second embodiment, and the amorphous formation is performed. It can be performed before or after the step (FIG. 5D), and further, an ion implantation step for carrier formation (FIG. 6).
It can be carried out either before or after (B)).
【００８２】この酸素イオン注入工程では、図１（Ｃ）
または図５（Ｄ）に示すように、特定部分２９ａ、２９
ｂ１に酸素イオンがくるように、シリコン基板１１の基
板面に対して斜め方向から当該酸素イオンを注入する。In this oxygen ion implantation step, FIG.
Alternatively, as shown in FIG. 5D, the specific portions 29a, 29a
The oxygen ions are implanted obliquely to the substrate surface of the silicon substrate 11 so that the oxygen ions come to b1.
【００８３】このように酸素イオンを注入する特定部分
２９ａ、２９ｂ１は、第１または第２の実施の形態の特
定部分２９ａ、２９ｂ１と同一であってよい。よって、
酸素イオンの射影飛程をシリコンイオンの射影飛程と実
質的に同一としてよい。例えば、酸素イオンの射影飛程
２０ｎｍ〜５０ｎｍとできる。また、この酸素イオンの
注入量は、シリコンイオンの注入量が前述の値の場合、
例えば１０18（ｉｏｎｓ／ｃｍ2 ）に設定すればよい。The specific portions 29a, 29b1 into which oxygen ions are implanted in this way may be the same as the specific portions 29a, 29b1 of the first or second embodiment. Therefore,
The projected range of oxygen ions may be substantially the same as the projected range of silicon ions. For example, the projection range of oxygen ions can be 20 nm to 50 nm. Further, when the implantation amount of silicon ions is the above-mentioned value, the implantation amount of oxygen ions is
For example, it may be set to 10 18 (ions / cm 2 ).
【００８４】また、この酸素イオンを、アモルファス形
成工程と同様、特定部分２９ａ、２９ｂ１の双方の特定
部分２９ａおよび２９ｂ１に注入するのが良い。Further, it is preferable to implant the oxygen ions into the specific portions 29a and 29b1 of the specific portions 29a and 29b1 as in the amorphous forming step.
【００８５】以上説明した酸素イオン注入工程を、前述
の第１または第２の実施の形態の途中で行うことによ
り、コーナ部分を含む特定部分２９ａ、２９ｂ１におけ
るゲート酸化膜３５ａ、３５ｂの薄膜化（第１の現象）
が抑制できる（図４参照）。したがって、キンクの発生
およびゲート酸化膜の耐性劣化が抑制できる。また、こ
の酸素イオン注入工程は、アモルファス形成工程と同一
のイオン注入装置を用いて実施できる。もちろん、イオ
ン注入装置からの出し入れを行うことなく、連続してそ
れらの工程を行うこともできる。By performing the oxygen ion implantation step described above in the middle of the first or second embodiment, the gate oxide films 35a and 35b in the specific portions 29a and 29b1 including the corner portions are thinned ( First phenomenon)
Can be suppressed (see FIG. 4). Therefore, generation of kinks and deterioration of resistance of the gate oxide film can be suppressed. Further, this oxygen ion implantation step can be carried out using the same ion implantation apparatus as used in the amorphous formation step. Needless to say, those steps can be continuously performed without taking in and out from the ion implantation device.
【００８６】[0086]
【発明の効果】上述した説明から明らかなように、この
第１発明および第２発明の半導体装置の製造方法によれ
ば、特定部分にシリコンイオンがくるように、このシリ
コン基板の基板面の法線に対して斜め方向から当該シリ
コンイオンを注入することにより、この特定部分にアモ
ルファスが形成できる。よって、熱酸化法によってゲー
ト酸化膜を形成する際、コーナ部分を含む特定部分を効
率良く酸化できる。よって、コーナ部分近傍のゲート酸
化膜の薄膜化（第１の現象）が抑制できる。したがっ
て、キンクの発生およびゲート酸化膜の耐性劣化の双方
を抑制することができる。As is apparent from the above description, according to the method for manufacturing a semiconductor device of the first and second aspects of the present invention, the method of forming the substrate surface of the silicon substrate so that the silicon ions come to a specific portion. By implanting the silicon ions from a direction oblique to the line, amorphous can be formed in this specific portion. Therefore, when the gate oxide film is formed by the thermal oxidation method, the specific portion including the corner portion can be efficiently oxidized. Therefore, thinning of the gate oxide film near the corner portion (first phenomenon) can be suppressed. Therefore, both generation of kinks and deterioration of resistance of the gate oxide film can be suppressed.
【００８７】また、このとき、更にこの特定部分に酸素
イオンがくるように、斜め方向から当該酸素イオンを注
入すると、熱酸化法によってゲート酸化膜を形成する
際、この特定部分が更に効率よく酸化できる。よって、
コーナ部分近傍のゲート酸化膜の薄膜化（第１の現象）
をより抑制することができる。したがって、キンクの発
生およびゲート酸化膜の耐性劣化の双方を抑制すること
ができる。Further, at this time, if the oxygen ions are implanted from an oblique direction so that the oxygen ions come to the specific portion, the specific portion is more efficiently oxidized when the gate oxide film is formed by the thermal oxidation method. it can. Therefore,
Thinning of the gate oxide film near the corner (first phenomenon)
Can be further suppressed. Therefore, both generation of kinks and deterioration of resistance of the gate oxide film can be suppressed.
【００８８】また、このとき、更にこの特定部分の近傍
であって、この特定部分よりもシリコン基板中のイオン
注入方向への深さが深い位置に、ドナーまたはアクセプ
タがくるように、当該ドナーまたはアクセプタのイオン
を注入すると、コーナ部分の近傍でのキャリア密度の低
下（第２の現象）が抑制できる。したがって、キンクの
発生が抑制できる。At this time, the donor or acceptor is placed so that the donor or acceptor is located near the specific portion and at a position deeper in the ion implantation direction in the silicon substrate than the specific portion. By implanting the acceptor ions, it is possible to suppress a decrease in carrier density (second phenomenon) near the corners. Therefore, the generation of kinks can be suppressed.
【図１】第１の実施の形態の半導体装置の製造方法をそ
の代表的な製造工程の断面で模式的に示す図（その１）
である。FIG. 1 is a view schematically showing a cross section of a typical manufacturing process of the method for manufacturing a semiconductor device of the first embodiment (No. 1).
Is.
【図２】第１および第２の実施の形態の半導体装置の製
造方法をその代表的な製造工程の断面で模式的に示す図
（その２）である。FIG. 2 is a view (No. 2) schematically showing a cross section of a typical manufacturing process of the method for manufacturing a semiconductor device of the first and second embodiments.
【図３】実施の形態の半導体装置の製造工程において上
面から見た模式図である。FIG. 3 is a schematic view seen from above in a manufacturing process of the semiconductor device of the embodiment.
【図４】実施の形態の半導体装置（ゲート酸化膜および
ゲート電極を形成したもの）の特定部分の近傍のみの断
面を模式的に示す拡大図である。FIG. 4 is an enlarged view schematically showing a cross section only in the vicinity of a specific portion of the semiconductor device (having a gate oxide film and a gate electrode) of the embodiment.
【図５】第２の実施の形態の半導体装置の製造方法をそ
の代表的な製造工程の断面で模式的に示す図（その１）
である。FIG. 5 is a view schematically showing a cross section of a typical manufacturing process of the method of manufacturing the semiconductor device of the second embodiment (No. 1).
Is.
【図６】第３の実施の形態のキャリア形成用イオン注入
工程をその断面で模式的に示す図である。FIG. 6 is a view schematically showing in cross section the ion implantation step for carrier formation of the third embodiment.
【図７】従来の半導体装置の形成工程の断面図である。FIG. 7 is a sectional view of a conventional process for forming a semiconductor device.
【図８】従来の半導体装置のコーナ部分の近傍を拡大し
た断面図である。FIG. 8 is an enlarged sectional view of the vicinity of a corner portion of a conventional semiconductor device.
１１：シリコン基板
１３（１３ａ、１３ｂ）：ｐａｄ酸化膜
１５（１５ａ、１５ｂ、１５ｃ）：Ｓｉ3 Ｎ4 膜（シリ
コン窒化膜）
１７：トレンチ形成予定領域
１９：開口
２１ａ、２１ｂ：トレンチ形成用マスク
２３ａ、２３ｂ：ゲート電極形成予定領域
２５ａ、２５ｂ：トレンチ形成用マスクのエッジ
２７ａ、２７ｂ：トレンチ縁形成予定領域
２９ａ、２９ｂ１、２９ｂ２、２９ｃ：特定部分
３０：側壁酸化膜
３１：トレンチ
３３、３３ｘ：素子間分離用のシリコン酸化膜
３４：素子間分離領域
３５ａ、３５ｂ：ゲート酸化膜
３７：ゲート電極
３９：ディボット
４１ａ、４１ｂ１：深特定部分11: silicon substrate 13 (13a, 13b): Pad oxide layer 15 (15a, 15b, 15c) : Si 3 N 4 film (silicon nitride film) 17: trench forming region 19: opening 21a, 21b: a trench-forming mask 23a, 23b: Gate electrode formation planned regions 25a, 25b: Trench formation mask edges 27a, 27b: Trench edge formation planned regions 29a, 29b1, 29b2, 29c: Specific portion 30: Side wall oxide film 31: Trench 33, 33x: Silicon oxide film 34 for element isolation: element isolation regions 35a, 35b: gate oxide film 37: gate electrode 39: divot 41a, 41b1: depth specific portion
Claims (12)
よび加工選択膜を形成し、該保護酸化膜および該加工選
択膜のトレンチ形成予定領域に開口を形成することによ
り、トレンチ形成用マスクを形成する工程と、 ゲート電極形成予定領域に対向する前記シリコン基板の
領域であって、かつ、前記トレンチ形成用マスクのエッ
ジの直下に位置するトレンチ縁形成予定領域である特定
部分に、該シリコン基板の基板面の法線に対して斜め方
向から当該シリコンイオンを、飛程距離が２０ｎｍ〜５
０ｎｍとなる深さで注入することにより、該特定部分を
アモルファスに変える工程と、 前記トレンチ形成用マスクを介して前記シリコン基板を
エッチングすることにより、トレンチの縁に前記アモル
ファスが現れるように当該トレンチを形成する工程と、 該トレンチに素子間分離用の誘電体を形成する工程と、 該誘電体を平坦化したのち前記トレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、 該素子間分離領域形成後のシリコン基板の上に、熱酸化
法によってゲート酸化膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。1. A trench forming mask is formed by sequentially forming a protective oxide film and a processing selection film on a silicon substrate, and forming an opening in a region where a trench is to be formed in the protective oxide film and the processing selection film. A step of forming the silicon substrate in a specific portion which is a region of the silicon substrate facing the gate electrode formation planned region and is a trench edge formation planned region located immediately below the edge of the trench formation mask. The silicon ions from an oblique direction with respect to the normal line of the substrate surface at a range of 20 nm to 5 nm.
A step of changing the specific portion into an amorphous state by implanting at a depth of 0 nm, and etching the silicon substrate through the trench forming mask so that the amorphous state appears at the edge of the trench. A step of forming a dielectric for element isolation in the trench, a step of planarizing the dielectric and removing the trench forming mask to form an element isolation region, A step of forming a gate oxide film on the silicon substrate after the formation of the element isolation region by a thermal oxidation method.
よび加工選択膜を形成し、該保護酸化膜および該加工選
択膜のトレンチ形成予定領域に開口を形成することによ
り、トレンチ形成用マスクを形成する工程と、 該トレンチ形成用マスクを介して前記シリコン基板をエ
ッチングすることによってトレンチを形成する工程と、 前記トレンチの内壁に酸化膜を形成する工程と、 ゲート電極形成予定領域に対向する前記シリコン基板の
領域であって、かつ、前記トレンチ形成用マスクのエッ
ジの直下に位置する前記トレンチの縁の領域である特定
部分に、該シリコン基板の基板面の法線に対して斜め方
向から当該シリコンイオンを注入することにより、該特
定部分をアモルファスに変える工程と、 前記トレンチに素子間分離用の誘電体を形成する工程
と、 該誘電体を平坦化したのち前記トレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、 該素子間分離領域形成後のシリコン基板の上に、熱酸化
法によってゲート酸化膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。2. A mask for forming a trench is formed by sequentially forming a protective oxide film and a processing selection film on a silicon substrate, and forming an opening in a region where a trench is to be formed in the protective oxide film and the processing selection film. A step of forming a trench by etching the silicon substrate through the trench forming mask; a step of forming an oxide film on an inner wall of the trench; In a specific portion which is a region of the silicon substrate and which is a region of the edge of the trench located immediately below the edge of the mask for forming the trench, the specific portion is oblique from the normal to the substrate surface of the silicon substrate. A step of converting the specific portion into an amorphous state by implanting silicon ions, and forming a dielectric for element isolation in the trench. A step of flattening the dielectric and removing the trench forming mask to form an element isolation region, and a gate oxidation by a thermal oxidation method on the silicon substrate after the element isolation region formation. And a step of forming a film.
製造方法において、 前記シリコンイオンを、希ガスの一群から選ばれる元素
のイオンに代えたことを特徴とする半導体装置の製造方
法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the silicon ions are replaced with ions of an element selected from a group of rare gases.
において、 前記希ガスの一群から選ばれる元素のイオンを、アルゴ
ンイオンとしたことを特徴とする半導体装置の製造方
法。4. The method of manufacturing a semiconductor device according to claim 3, wherein the ions of the element selected from the group of rare gases are argon ions.
よび加工選択膜を形成し、該保護酸化膜および該加工選
択膜のトレンチ形成予定領域に開口を形成することによ
り、トレンチ形成用マスクを形成する工程と、 ゲート電極形成予定領域に対向する前記シリコン基板の
領域であって、かつ、前記トレンチ形成用マスクのエッ
ジの直下に位置するトレンチ縁形成予定領域である特定
部分に、該シリコン基板の基板面の法線に対して斜め方
向から当該シリコンイオンを注入することにより、該特
定部分をアモルファスに変える工程と、 前記トレンチ形成用マスクを介して前記シリコン基板を
エッチングすることにより、トレンチの縁に前記アモル
ファスが現れるように当該トレンチを形成する工程と、 該トレンチに素子間分離用の誘電体を形成する工程と、 該誘電体を平坦化したのち前記トレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、 該素子間分離領域形成後のシリコン基板の上に、熱酸化
法によってゲート酸化膜を形成する工程とを含む半導体
装置の製造方法において、 前記特定部分の近傍であって該特定部分よりも前記シリ
コン基板中のイオン注入方向への深さが深い位置に、当
該位置がｎ型予定領域の場合、前記シリコン基板の基板
面の法線に対して斜め方向からドナーイオンを注入する
工程を更に含むことを特徴とする半導体装置の製造方
法。5. A trench formation mask is formed by sequentially forming a protective oxide film and a processing selection film on a silicon substrate and forming an opening in a trench formation planned region of the protective oxide film and the processing selection film. A step of forming the silicon substrate in a specific portion which is a region of the silicon substrate facing the gate electrode formation planned region and is a trench edge formation planned region located immediately below the edge of the trench formation mask. The step of changing the specific portion into an amorphous state by injecting the silicon ions from an oblique direction with respect to the normal line of the substrate surface, and etching the silicon substrate through the trench forming mask Forming the trench so that the amorphous material appears at the edge, and forming a dielectric for element isolation in the trench And a step of planarizing the dielectric and then removing the trench forming mask to form an element isolation region, and a gate on the silicon substrate after the element isolation region is formed by a thermal oxidation method. In the method of manufacturing a semiconductor device, including the step of forming an oxide film, at a position near the specific portion and deeper in the ion implantation direction in the silicon substrate than the specific portion, the position is n. The method for manufacturing a semiconductor device further comprises the step of implanting donor ions from an oblique direction with respect to a normal line of the substrate surface of the silicon substrate in the case of the planned region.
よび加工選択膜を形成し、該保護酸化膜および該加工選
択膜のトレンチ形成予定領域に開口を形成することによ
り、トレンチ形成用マスクを形成する工程と、 該トレンチ形成用マスクを介して前記シリコン基板をエ
ッチングすることによってトレンチを形成する工程と、 ゲート電極形成予定領域に対向する前記シリコン基板の
領域であって、かつ、前記トレンチ形成用マスクのエッ
ジの直下に位置する前記トレンチの縁の領域である特定
部分に、該シリコン基板の基板面の法線に対して斜め方
向から当該シリコンイオンを注入することにより、該特
定部分をアモルファスに変える工程と、 前記トレンチに素子間分離用の誘電体を形成する工程
と、 該誘電体を平坦化したのち前記トレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、 該素子間分離領域形成後のシリコン基板の上に、熱酸化
法によってゲート酸化膜を形成する工程とを含む半導体
装置の製造方法において、 前記特定部分の近傍であって該特定部分よりも前記シリ
コン基板中のイオン注入方向への深さが深い位置に、当
該位置がｎ型予定領域の場合、前記シリコン基板の基板
面の法線に対して斜め方向からドナーイオンを注入する
工程を更に含むことを特徴とする半導体装置の製造方
法。6. A mask for forming a trench is formed by sequentially forming a protective oxide film and a processing selection film on a silicon substrate, and forming an opening in a region where a trench is formed in the protective oxide film and the processing selection film. A step of forming a trench by etching the silicon substrate through the trench forming mask; a region of the silicon substrate facing a gate electrode formation planned region, and the trench formation By implanting the silicon ions from a diagonal direction with respect to a normal line of the substrate surface of the silicon substrate to a specific portion, which is an edge region of the trench located immediately below an edge of the mask for masking, the amorphous portion is formed. And a step of forming a dielectric for element isolation in the trench, and a step of flattening the dielectric and then performing the trench. A method of manufacturing a semiconductor device, comprising: a step of removing a formation mask to form an element isolation region; and a step of forming a gate oxide film on a silicon substrate after the element isolation region is formed by a thermal oxidation method. In the vicinity of the specific portion and at a position where the depth in the ion implantation direction in the silicon substrate is deeper than the specific portion, and the position is an n-type planned region, the method of the substrate surface of the silicon substrate A method of manufacturing a semiconductor device, further comprising a step of implanting donor ions from a direction oblique to a line.
よび加工選択膜を形成し、該保護酸化膜および該加工選
択膜のトレンチ形成予定領域に開口を形成することによ
り、トレンチ形成用マスクを形成する工程と、 ゲート電極形成予定領域に対向する前記シリコン基板の
領域であって、かつ、前記トレンチ形成用マスクのエッ
ジの直下に位置するトレンチ縁形成予定領域である特定
部分に、該シリコン基板の基板面の法線に対して斜め方
向から当該シリコンイオンを注入することにより、該特
定部分をアモルファスに変える工程と、 前記トレンチ形成用マスクを介して前記シリコン基板を
エッチングすることにより、トレンチの縁に前記アモル
ファスが現れるように当該トレンチを形成する工程と、 該トレンチに素子間分離用の誘電体を形成する工程と、 該誘電体を平坦化したのち前記トレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、 該素子間分離領域形成後のシリコン基板の上に、熱酸化
法によってゲート酸化膜を形成する工程とを含む半導体
装置の製造方法において、 前記特定部分の近傍であって該特定部分よりも前記シリ
コン基板中のイオン注入方向への深さが深い位置に、当
該位置がｐ型予定領域の場合、前記シリコン基板の基板
面の法線に対して斜め方向からアクセプタイオンを注入
する工程を更に含むことを特徴とする半導体装置の製造
方法。7. A mask for forming a trench is formed by sequentially forming a protective oxide film and a processing selection film on a silicon substrate and forming an opening in a trench formation planned region of the protective oxide film and the processing selection film. A step of forming the silicon substrate in a specific portion which is a region of the silicon substrate facing the gate electrode formation planned region and is a trench edge formation planned region located immediately below the edge of the trench formation mask. The step of changing the specific portion into an amorphous state by injecting the silicon ions from an oblique direction with respect to the normal line of the substrate surface, and etching the silicon substrate through the trench forming mask Forming the trench so that the amorphous material appears at the edge, and forming a dielectric for element isolation in the trench And a step of planarizing the dielectric and then removing the trench forming mask to form an element isolation region, and a gate on the silicon substrate after the element isolation region is formed by a thermal oxidation method. In the method of manufacturing a semiconductor device, including the step of forming an oxide film, at a position near the specific portion and deeper in the ion implantation direction in the silicon substrate than the specific portion, the position is p. The method for manufacturing a semiconductor device further includes the step of implanting acceptor ions from an oblique direction with respect to a normal line of the substrate surface of the silicon substrate in the case of the planned region.
よび加工選択膜を形成し、該保護酸化膜および該加工選
択膜のトレンチ形成予定領域に開口を形成することによ
り、トレンチ形成用マスクを形成する工程と、 該トレンチ形成用マスクを介して前記シリコン基板をエ
ッチングすることによってトレンチを形成する工程と、 ゲート電極形成予定領域に対向する前記シリコン基板の
領域であって、かつ、前記トレンチ形成用マスクのエッ
ジの直下に位置する前記トレンチの縁の領域である特定
部分に、該シリコン基板の基板面の法線に対して斜め方
向から当該シリコンイオンを注入することにより、該特
定部分をアモルファスに変える工程と、 前記トレンチに素子間分離用の誘電体を形成する工程
と、 該誘電体を平坦化したのち前記トレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、 該素子間分離領域形成後のシリコン基板の上に、熱酸化
法によってゲート酸化膜を形成する工程とを含む半導体
装置の製造方法において、 前記特定部分の近傍であって該特定部分よりも前記シリ
コン基板中のイオン注入方向への深さが深い位置に、当
該位置がｐ型予定領域の場合、前記シリコン基板の基板
面の法線に対して斜め方向からアクセプタイオンを注入
する工程を更に含むことを特徴とする半導体装置の製造
方法。8. A mask for forming a trench is formed by sequentially forming a protective oxide film and a processing selection film on a silicon substrate and forming an opening in a region where a trench is formed in the protective oxide film and the processing selection film. A step of forming a trench by etching the silicon substrate through the trench forming mask; a region of the silicon substrate facing a gate electrode formation planned region, and the trench formation By implanting the silicon ions from a diagonal direction with respect to a normal line of the substrate surface of the silicon substrate to a specific portion, which is an edge region of the trench located immediately below an edge of the mask for masking, the amorphous portion is formed. And a step of forming a dielectric for element isolation in the trench, and a step of flattening the dielectric and then performing the trench. A method of manufacturing a semiconductor device, comprising: a step of removing a formation mask to form an element isolation region; and a step of forming a gate oxide film by a thermal oxidation method on a silicon substrate after the element isolation region is formed. In the vicinity of the specific portion and at a position where the depth in the ion implantation direction in the silicon substrate is deeper than the specific portion and the position is a p-type planned region, the method of the substrate surface of the silicon substrate A method of manufacturing a semiconductor device, further comprising a step of implanting acceptor ions from a direction oblique to a line.
よび加工選択膜を形成し、該保護酸化膜および該加工選
択膜のトレンチ形成予定領域に開口を形成することによ
り、トレンチ形成用マスクを形成する工程と、 ゲート電極形成予定領域に対向する前記シリコン基板の
領域であって、かつ、前記トレンチ形成用マスクのエッ
ジの直下に位置するトレンチ縁形成予定領域である特定
部分に、該シリコン基板の基板面の法線に対して斜め方
向から当該シリコンイオンを注入することにより、該特
定部分をアモルファスに変える工程と、 前記トレンチ形成用マスクを介して前記シリコン基板を
エッチングすることにより、トレンチの縁に前記アモル
ファスが現れるように当該トレンチを形成する工程と、 該トレンチに素子間分離用の誘電体を形成する工程と、 該誘電体を平坦化したのち前記トレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、 該素子間分離領域形成後のシリコン基板の上に、熱酸化
法によってゲート酸化膜を形成する工程とを含む半導体
装置の製造方法において、 前記特定部分に、前記シリコン基板の基板面の法線に対
して斜め方向から酸素イオンを注入する工程を更に含む
ことを特徴とする半導体装置の製造方法。9. A trench formation mask is formed by sequentially forming a protective oxide film and a processing selection film on a silicon substrate and forming an opening in a trench formation planned region of the protective oxide film and the processing selection film. A step of forming the silicon substrate in a specific portion which is a region of the silicon substrate facing the gate electrode formation planned region and is a trench edge formation planned region located immediately below the edge of the trench formation mask. The step of changing the specific portion into an amorphous state by injecting the silicon ions from an oblique direction with respect to the normal line of the substrate surface, and etching the silicon substrate through the trench forming mask Forming the trench so that the amorphous material appears at the edge, and forming a dielectric for element isolation in the trench And a step of planarizing the dielectric and then removing the trench forming mask to form an element isolation region, and a gate on the silicon substrate after the element isolation region is formed by a thermal oxidation method. A method of manufacturing a semiconductor device, including the step of forming an oxide film, further comprising a step of implanting oxygen ions into the specific portion from an oblique direction with respect to a normal line to the substrate surface of the silicon substrate. Manufacturing method of semiconductor device.
および加工選択膜を形成し、該保護酸化膜および該加工
選択膜のトレンチ形成予定領域に開口を形成することに
より、トレンチ形成用マスクを形成する工程と、 該トレンチ形成用マスクを介して前記シリコン基板をエ
ッチングすることによってトレンチを形成する工程と、 ゲート電極形成予定領域に対向する前記シリコン基板の
領域であって、かつ、前記トレンチ形成用マスクのエッ
ジの直下に位置する前記トレンチの縁の領域である特定
部分に、該シリコン基板の基板面の法線に対して斜め方
向から当該シリコンイオンを注入することにより、該特
定部分をアモルファスに変える工程と、 前記トレンチに素子間分離用の誘電体を形成する工程
と、 該誘電体を平坦化したのち前記トレンチ形成用マスクを
除去して素子間分離領域を形成する工程と、 該素子間分離領域形成後のシリコン基板の上に、熱酸化
法によってゲート酸化膜を形成する工程とを含む半導体
装置の製造方法において、 前記特定部分に、前記シリコン基板の基板面の法線に対
して斜め方向から酸素イオンを注入する工程を更に含む
ことを特徴とする半導体装置の製造方法。10. A mask for forming a trench is formed by sequentially forming a protective oxide film and a processing selection film on a silicon substrate, and forming an opening in a region where a trench is to be formed in the protective oxide film and the processing selection film. A step of forming a trench by etching the silicon substrate through the trench forming mask; a region of the silicon substrate facing a gate electrode formation planned region, and the trench formation By implanting the silicon ions from a diagonal direction with respect to a normal line of the substrate surface of the silicon substrate to a specific portion, which is an edge region of the trench located immediately below an edge of the mask for masking, the amorphous portion is formed. And a step of forming a dielectric for element isolation in the trench, and a step of flattening the dielectric and then performing the above-mentioned process. Manufacturing of a semiconductor device including a step of removing a mask for forming a trench to form an element isolation region and a step of forming a gate oxide film on a silicon substrate after the element isolation region is formed by a thermal oxidation method. The method of manufacturing a semiconductor device, further comprising a step of implanting oxygen ions into the specific portion from an oblique direction with respect to a normal line to the substrate surface of the silicon substrate.
の製造方法において、 前記トレンチ形成予定領域または前記トレンチに囲まれ
る島状素子領域に接する二つの特定部分に、それぞれ前
記アモルファスを形成することを特徴とする半導体装置
の製造方法。11. The method of manufacturing a semiconductor device according to claim 1, wherein the amorphous is formed in each of two specific portions in contact with the trench formation planned region or the island-shaped element region surrounded by the trench. A method for manufacturing a semiconductor device, comprising:
法において、 前記シリコンイオンを、飛程距離が１０ｎｍ〜２０ｎｍ
となる深さで注入することを特徴とする半導体装置の製
造方法。12. The method of manufacturing a semiconductor device according to claim 2, wherein the silicon ions have a range of 10 nm to 20 nm.
A method for manufacturing a semiconductor device, characterized in that the implantation is carried out at a depth of
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