JP3407232B2 - The semiconductor memory device and an operating method thereof - Google Patents

The semiconductor memory device and an operating method thereof

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    • H01L27/108Dynamic random access memory structures
    • H01L27/10802Dynamic random access memory structures comprising floating-body transistors, e.g. floating-body cells

Description

【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は半導体記憶装置及びその動作方法に関し、特に、電荷蓄積用のキャパシタを不要とした1トランジスタメモリセルからなる多値記憶が可能なダイナミックランダムアクセス型の半導体記憶装置及びその動作方法に関するものである。 BACKGROUND OF THE INVENTION [0001] BACKGROUND OF THE INVENTION This invention relates to a semiconductor memory device and its method of operation, in particular, multi-valued memory consisting of one transistor memory cells unnecessary capacitors for charge storage possible relates dynamic random access semiconductor memory device and its operation method. 【0002】 【従来の技術】従来、半導体記憶装置としては、ダイナミックランダムアクセスメモリ(DRAM)やスタティックランダムアクセスメモリ(SRAM)等の半導体装置が用いられており、特に、MISFETをスイッチング素子として用いた半導体記憶装置が多く用いられている。 [0002] Conventionally, a semiconductor memory device, a dynamic random access memory (DRAM) and static random access memory (SRAM) semiconductor devices such as have been used, in particular, using a MISFET as a switching element the semiconductor memory device is widely used. 【0003】このうち、典型的なDRAMのメモリセルは、スイッチング素子としての一個のMISFETと電荷を蓄積するための一個のキャパシタから構成されており、キャパシタに電荷が蓄えられてビット線の電位が高い状態と電荷がなくてビット線の電位が低い状態とで、 [0003] Among them, the typical memory cell of the DRAM, the potential of one of the MISFET and is composed of a single capacitor for storing charges, and charges the capacitor is stored bit line as a switching element the potential of the bit line without charge as a high state is in a low state,
夫々の状態を“0”と“1”に記憶している。 Respectively of the state stored in the "0" and "1". 【0004】近年、半導体記憶装置の集積度の向上に伴って、スイッチング素子と共にキャパシタの2次元的面積を小さくすることが要請されているが、面積が小さくなると蓄積電荷量が少なくなるためキャパシタが保持できる電位が低下する。 [0004] In recent years, with the improvement of integration of the semiconductor memory device, but to reduce the two-dimensional area of ​​the capacitor with the switching element is requested, the capacitor since the accumulated charge amount area is reduced is reduced holding it potential decreases. そうすると、ビット線の電位の高低差が小さくなるため記憶データの読出が困難となり、 Then, read the stored data for the height difference between the potential of the bit line is small, it becomes difficult,
また、α線等に起因するソフトエラーに対しても弱くなる問題があった。 Further, there is a problem that becomes weaker against soft errors due to α rays. 【0005】このような問題を改善するために、キャパシタの面積を3次元的に大きくしてキャパシタの蓄積電荷量を多くするスタック型キャパシタ、フィン型キャパシタ、或いは、トレンチ型キャパシタ等が開発され、さらに、誘電率を大きくして蓄積電荷量を多くするために、高誘電率の絶縁膜を用いたキャパシタも開発されている。 [0005] In order to solve this problem, a stacked capacitor, a fin-type capacitor to increase the amount of charges stored in the capacitor by increasing the area of ​​the capacitor three-dimensionally, or a trench type capacitor or the like have been developed, Furthermore, in order to increase the accumulated charge amount by increasing the dielectric constant, it has been developed capacitor using an insulating film having a high dielectric constant. 【0006】しかし、微細化がさらに進行すると、3次元的キャパシタを用いた場合には、素子の段差が大きくなり平坦化が困難になると共に、キャパシタにかかる応力が大きくなり、絶縁破壊の影響により製造歩留りが低下し、また、信頼性が低下するという問題が生じている。 However, if further progress miniaturization, in the case of using a three-dimensional capacitor, along with flattening increases step of the device becomes difficult, stress applied to the capacitor is increased, the influence of the dielectric breakdown It reduces the manufacturing yield also a problem that the reliability is lowered occurs. 一方、高誘電率の絶縁膜を用いた場合には、絶縁膜の薄膜化に伴ってリーク電流が増大するという問題があった。 On the other hand, in the case of using an insulating film having a high dielectric constant, there is a problem that the leakage current increases with the thinning of the insulating film. 【0007】そこで、本出願人は、このような問題を解決するために、以下に示す種々の提案を行っている。 [0007] Therefore, the present applicant, in order to solve such a problem, we have been various proposals below. 第1の提案(特開昭54−5635号公報)は、絶縁分離されたSOS(Silicon on Sapphir The first proposal (JP 54-5635 discloses) is insulated isolated SOS (Silicon on Sapphir
e)構造の島状領域に形成したnチャネル型のMISF MISF of n-channel type formed in an island-shaped region of e) Structure
ETのみを用いて、データを記憶する半導体記憶装置に関するものである。 Using ET alone, to a semiconductor memory device for storing data. 【0008】この半導体記憶装置は、ゲートに正電圧を印加してチャネルを生成したのち、正電圧を急激に遮断してチャネル内に流れていた電子を半導体基板内に注入するチャージポンプ現象を用いて電荷をMISFETのみで書込・保持するものであり、また、半導体基板のチャネルコンダクタンスの変化を読み取ることによって、 [0008] The semiconductor memory device, after generating the channel by applying a positive voltage to the gate, using a charge pump phenomenon of injecting electrons flowing in the channel to block the positive voltage rapidly in a semiconductor substrate only MISFET charge Te in is intended to write-held, also, by reading a change in the channel conductance of the semiconductor substrate,
保持データの読出を行うものである。 And performs reading of data held. 【0009】また、第2の提案(特開昭56−1506 [0009] In addition, the second of the proposed (JP-A-56-1506
3号公報)は、第1の提案を改良したもので、サファイア基板上に高不純物濃度シリコン層を介して低不純物濃度シリコン層をエピタキシャル成長させ、この低不純物濃度シリコン層内にソース・ドレイン領域を形成するものであり、第1の提案に比べてソース・ドレイン領域を設ける低不純物濃度シリコン層の結晶欠陥が少なくなることにより、注入された電荷のライフタイムは長くなり、リフレッシュ動作を減らすことができる。 3 JP) is an improvement of the first proposal, the low impurity concentration silicon layer is epitaxially grown over a heavily doped silicon layer on a sapphire substrate, the source and drain regions in the lightly doped silicon layer It is intended to form, by crystal defects of the low impurity concentration silicon layer providing the source and drain regions compared to the first proposal is reduced, the lifetime of the injected charge increases, to reduce the refresh operation it can. 【0010】さらに、第3の提案(特開平6−1638 [0010] In addition, the third proposal (JP-A-6-1638
95号公報)は、SOI(Silicon on In 95 No.) is, SOI (Silicon on In
sulator)構造のnチャネル型MISFETを用いたものであり、半導体支持基板と半導体層を分離する埋込酸化膜中に多結晶シリコン層を埋め込み、このフローティングゲートとして作用する多結晶シリコン層中にドレイン・アバランシェブレークダウンによって生成した電子を注入するものであり、蓄積電荷の有無によってMISFETのしきい値電圧を変化させるものである。 Are those in which an n-channel type MISFET of Sulator) structure, embedded polycrystalline silicon layer in the buried oxide film for separating the semiconductor supporting substrate and the semiconductor layer, the drain on the polysilicon layer which acts as the floating gate - is intended to inject electrons generated by avalanche breakdown, thereby changing the threshold voltage of the MISFET by the presence or absence of stored charge. 【0011】この第3の提案は、半導体記憶装置のメモリセルを構成するものとしては意図されていないが、原理的には、EPROM或いはEEPROM的な半導体記憶装置として使用し得るものである。 [0011] The third proposal is not intended as constituting a memory cell of a semiconductor memory device, in principle, it is capable of use as a EPROM or EEPROM independent semiconductor memory device. 【0012】 【発明が解決しようとする課題】しかし、第1の提案及び第2の提案の場合には、蓄積される電荷がソース・ドレイン領域の導電型と同導電型の電荷であるため、ソース・ドレイン領域と反対導電型の蓄積領域中において、 [0012] SUMMARY OF THE INVENTION However, in the case of the first proposal, and the second proposal, since charge stored is charge conductivity type the same conductivity type source and drain regions, during storage region of the source-drain region and the opposite conductivity type,
この蓄積領域の多数キャリアである正孔と再結合して消滅するので、電荷の保持時間は約100μ秒程度と短く、頻繁なリフレッシュ動作を必要とする問題があり、 Since disappear recombine with holes which are majority carriers in the accumulation region, there is a problem that the retention time of the charge is as short as about 100μ sec, and require frequent refresh operation,
保持時間を長くするためには液体窒素温度に冷却して使用する必要があった。 In order to increase the retention time it is necessary to use cooled to liquid nitrogen temperature. 【0013】また、第3の提案は、EPROM或いはE [0013] In addition, the third proposal, EPROM or E
EPROM的な構成であるため、半導体記憶装置として使用した場合には、紫外線照射や加熱によってデータを消去するか、或いは、高電圧を印加して電気的に消去する必要があるため、消去時間が長くなったり、或いは、 Because it is EPROM configuration, when used as a semiconductor memory device, or to erase the data by ultraviolet irradiation or heating, or it is necessary to electrically erased by applying a high voltage, the erase time or longer, or,
高電圧を必要とする問題がある。 There is a problem that requires a high voltage. 【0014】したがって、本発明は、一個のMISFE [0014] Accordingly, the present invention is, one of MISFE
Tのみを用いてメモリセルを構成する際に、液体窒素温度に冷却することなく電荷の保持時間を長くし、且つ、 When a memory cell using a T only, a longer retention time of the charge without cooling the liquid nitrogen temperature, and,
消去時間を大幅に短縮し、さらに、多値記憶を可能にすることを目的とする。 Greatly reducing the erase time, further, an object of allowing multi-level storage. 【0015】 【課題を解決するための手段】図1は本発明の半導体記憶装置を構成するメモリセルの原理的構成の説明図であり、この図1を参照して本発明における課題を解決するための手段を説明する。 [0015] Means for Solving the Problems] FIG. 1 is a diagram for explaining the basic configuration of a memory cell constituting the semiconductor memory device of the present invention, to solve the problems in the present invention with reference to FIG. 1 a means for explaining. なお、図1(a)はメモリセルの断面図であり、図1(b)は図1(a)のメモリセルの等価回路であり、また、図1(c)は図1(a)のメモリセルのV d −I d特性を示す特性曲線である。 Incidentally, a sectional view of FIG. 1 (a) is a memory cell, an equivalent circuit of the memory cell of FIG. 1 (b) 1 (a), also, FIG. 1 (c) Figure 1 (a) it is a characteristic curve showing the V d -I d characteristics of the memory cell. 【0016】図1(a)参照本発明は、半導体記憶装置において、支持基板1上に絶縁膜2を介して設けられ、且つ、隣接する領域から完全に電気的に絶縁分離された厚さ0.1μm以上の複数の半導体島状領域3に夫々1つのMISFETを設け、且つ、MISFETのソース・ドレイン領域7,8と反対導電型の電荷からなるデータ記憶のための電荷12をM [0016] see FIG. 1 (a) The present invention is a semiconductor memory device, provided via the insulating film 2 on the support substrate 1, and the thickness was completely electrically insulated and isolated from the adjacent regions 0 respectively one MISFET provided in a plurality of semiconductor island region 3 above .1Myuemu, and a charge 12 for data storage of opposite conductivity type charge source and drain regions 7,8 of the MISFET M
ISFETのソース・ドレイン領域7,8間の電気的に浮遊した領域11に蓄積することを特徴とする。 Characterized in that it accumulates in electrically floating region 11 between the source and drain regions 7,8 of the ISFET. 【0017】図1(b)参照また、本発明は、支持基板1上に絶縁膜2を介して設けられ、且つ、隣接する領域から完全に電気的に絶縁分離された厚さ0.1μm以上の複数の半導体島状領域3に夫々1つのnチャネル型MISFETを設け、且つ、M [0017] see FIG. 1 (b) Further, the present invention is provided via the insulating film 2 on the support substrate 1, and, completely electrically thickness 0.1μm or more, which is insulated and separated from the adjacent regions respectively one n-channel type MISFET provided in a plurality of semiconductor island region 3, and, M
ISFETのソース・ドレイン領域7,8と反対導電型の電荷からなるデータ記憶のための電荷12をMISF MISF charge 12 for data storage of opposite conductivity type charge source and drain regions 7, 8 of the ISFET
ETのソース・ドレイン領域7,8間の電気的に浮遊した領域11に蓄積するようにした半導体記憶装置の動作方法において、ホールド線13に接続されているソース領域7に対し、ビット線14に接続されているドレイン領域8の電圧が正になるように電圧を印加すると共に、 In operation method of a semiconductor memory device which is adapted to accumulate the electrically floating region 11 between the source and drain regions 7,8 of ET, with respect to the source region 7 connected to the hold line 13, the bit line 14 with the voltage of the drain region 8 is connected to apply a voltage so that positive,
ワード線15に接続されているゲート電極6にチャネル領域9の表面がn型に反転するような電位を選択的に印加してデータの書込みを行うことを特徴とする。 Surface of the channel region 9 to the gate electrode 6 connected to the word line 15 and performs the selectively applied to data writing potential as inverted to n-type. 【0018】また、本発明は、半導体記憶装置の動作方法において、支持基板1に正電位を印加した状態でデータの書込みを行うことを特徴とする。 [0018] The present invention also provides a method of operating a semiconductor memory device, and performs writing of data in a state where a positive potential is applied to the supporting substrate 1. また、本発明は、 In addition, the present invention is,
半導体記憶装置の動作方法において、ワード線15に印加する正電位が2つ以上の値を持つことを特徴とする。 In operation method of a semiconductor memory device, a positive potential applied to the word line 15 is characterized by having two or more values. 【0019】また、本発明は、半導体記憶装置の動作方法において、ビット線14とホールド線13とが同一電位で電気的に浮遊した領域11に対して正電位になるように電圧を印加し、且つ、ワード線15を電気的に浮遊した領域11に対して零または正電位となるように電圧を印加してデータの保持を行うことを特徴とする。 [0019] The present invention also provides a method of operating a semiconductor memory device, a voltage is applied so that the positive potential with respect to region 11 and bit line 14 and the hold line 13 is electrically floating in the same potential, and, wherein the applying a voltage such that the zero or positive potential of the word line 15 relative to the electrically floating region 11 for holding data. 【0020】また、本発明は、半導体記憶装置の動作方法において、支持基板1にホールド線13と同一周期で且つ零または同極性の電位を印加してデータの保持を行うことを特徴とする。 Further, the present invention provides a method of operating a semiconductor memory device, characterized in that for holding the data to and zero or same polarity potential with the same period as the hold line 13 to the supporting substrate 1 is applied. 【0021】また、本発明は、半導体記憶装置の動作方法において、ホールド線13に対してビット線14が正電位となるように電圧を印加し、且つ、ワード線15を電気的に浮遊した領域11に対して零または負電位となるように電圧を印加してデータの読出を行うことを特徴とする。 Further, the present invention provides a method of operating a semiconductor memory device, a voltage is applied to the bit line 14 becomes a positive potential with respect to the hold line 13, and, electrically floating region of the word line 15 11 by applying a voltage such that the zero or negative potential with respect to and performing the reading of data. 【0022】また、本発明は、半導体記憶装置の動作方法において、ホールド線13、ビット線14、及び、ワード線15の全てを零電位にしてデータの消去を行うことを特徴とする。 Further, the present invention provides a method of operating a semiconductor memory device, the hold line 13, bit line 14, and is characterized by erasing the data of all the word lines 15 to zero potential. 【0023】 【作用】次に、同じく図1を参照して本発明の作用を説明する。 [0023] [action] Next, similarly described the effects of the present invention with reference to FIG. 図1(a)参照支持基板1上に分離絶縁膜となる絶縁膜2を介して設けられ、且つ、隣接する領域から完全に電気的に絶縁分離された複数の半導体島状領域3の厚さを0.1μm以上にすることによって、この半導体島状領域3に夫々1つのMISFETを設た場合、MISFETのソース・ドレイン領域7,8間のチャネル領域9に発生する空乏層10が及ばない電気的に浮遊した領域11が形成される。 FIGS. 1 (a) provided via the on reference support substrate 1 a separation insulating film insulating film 2, and the thickness of the plurality of semiconductor island region 3 that is completely electrically insulated and isolated from the adjacent regions by the above 0.1μm and when was set respectively one MISFET in the semiconductor island region 3, the depletion layer 10 is beyond electricity generated in the channel region 9 between the source and drain regions 7, 8 of the MISFET floating regions 11 are formed in manner. この電気的に浮遊した領域11にMISFETのソース・ドレイン領域7,8と反対導電型の電荷からなるデータ記憶のための電荷12を蓄積することによって1 By storing charge 12 for this electrically floating region 11 in the MISFET source and drain regions 7, 8 and data storage of opposite conductivity type charge 1
つのMISFETのみによってデータを長く記憶することができる。 One of only by MISFET can store long data. 【0024】また、ホールド線13に接続されているソース領域7に対し、ビット線14に接続されているドレイン領域8の電圧が正になるように電圧を印加すると共に、ワード線15に接続されているゲート電極6にチャネル領域9の表面がn型に反転するような電位を選択的に印加することによって電子(e - )はドレイン領域8 Further, with respect to the source region 7 connected to the hold line 13, with the voltage of the drain region 8 is connected to the bit line 14 applies a voltage to be positive, it is connected to the word line 15 and has an electron by the surface of the channel region 9 to the gate electrode 6 is selectively applied potential, such as inverted to n-type (e -) is a drain region 8
側に走行し、ドレイン領域8近傍において衝突電離を起こして電子−正孔対を形成する。 Traveling to the side, electrons cause impact ionization in the drain region 8 near - to form electron-hole pairs. 【0025】この電子−正孔対の内の移動度の大きな電子はゲート電界とドレイン電界とによってゲート電極6 [0025] The electron - hole pairs large electron gate electrode by the gate field and the drain electric field mobility of the six
及びドレイン領域8に抜けてしまうが、移動度の小さな正孔(e + )12はソース領域7に抜けずにチャネル領域9に発生する空乏層10が及ばない電気的に浮遊した領域11に留まることによって、データが書き込まれることになる。 And although fall out to the drain region 8, remains in a small hole (e +) 12 is a region 11 where the depletion layer 10 is electrically floating beyond that generated in the channel region 9 without omission in the source region 7 of the mobility by, so that the data is written. 【0026】また、支持基板1に正電位を印加した状態でデータの書込みを行うことにより、書込時に正孔12 Further, by writing the data in the state where a positive potential is applied to the supporting substrate 1, a hole 12 at the time of writing
をクーロン斥力によって界面準位の多い支持基板界面から遠ざけることができるので、蓄積されるべき正孔12 It is possible away from the large supporting substrate interface interface state by the Coulomb repulsion, a hole 12 to be accumulated
が界面準位によって減少することを防止することができる。 There can be prevented from being reduced by the interface state. また、ワード線15に印加する正電位を2つ以上の値を持つようにすることによって多値記憶が可能になる。 Further, it is possible to multilevel storage by the positive potential applied to the word line 15 to have more than one value. 【0027】また、ビット線14とホールド線13とが同一電位で且つ電荷蓄積領域である電気的に浮遊した領域11に対して正電位になるように電圧を印加してソース領域7及びドレイン領域8の正孔12に対するポテンシャル・バリアを高くすることによって、蓄積された正孔12がn +型のソース・ドレイン領域7,8に拡散して再結合によって消滅することを防止すると共に、ワード線15を電気的に浮遊した領域11に対して零または正電位となるように電圧を印加することによって、蓄積された正孔12がゲート絶縁膜界面に拡散して消滅することを防止し、保持時間を長くすることができる。 Further, the source region 7 and drain region by applying a voltage to a positive potential with respect electrically floating region 11 and bit line 14 and the hold line 13 is a and the charge accumulation region at the same potential by increasing the 8 potential barrier for holes 12, thereby preventing the accumulated holes 12 disappear by the recombination diffuse the n + -type source and drain regions 7 and 8, the word line by 15 to apply a voltage such that the electrically floating zero or a positive potential with respect to region 11, to prevent the accumulated holes 12 disappears diffused into the gate insulating film interface, retention it is possible to lengthen the time. 【0028】また、支持基板1にホールド線13と同一周期で且つ零または同極性の電位を印加することによって、蓄積された正孔12を界面準位の多い支持基板界面から遠ざけることができるので、さらに、保持時間を長くすることができる。 Further, by applying a and zero or same polarity potential with the same period as the hold line 13 to the supporting substrate 1, since the accumulated holes 12 can be kept away from large supporting substrate interface interface state further, it can be held for a longer time. 【0029】また、ホールド線13に対してビット線1 Further, the bit line with respect to the hold line 13 1
4が正電位となるように電圧を印加し、且つ、ワード線15を電気的に浮遊した領域11に対して零または負電位となるように電圧を印加すると、正孔12の蓄積によりチャネル領域9のソース領域7に対するポテンシャルバリアが低下して正帰還がかかり、ソース領域7をエミッタ、チャネル領域9をベース、及び、ドレイン領域8 4 by applying a voltage such that a positive potential, and, when a voltage is applied so that the zero or negative potential of the word line 15 relative to the electrically floating region 11, the channel region by the accumulation of holes 12 potential barrier to the source region 7 of 9 takes to positive feedback decreases, the base-emitter, a channel region 9 of the source region 7, and the drain region 8
をコレクタとする横型のnpnバイポーラトランジスタが動作し、このBip動作によって流れるコレクタ電流を検出することによってデータの読出を行うことができる。 Was lateral npn bipolar transistor operation to the collector, it is possible to read the data by detecting the collector current flowing through the Bip operation. 【0030】この場合のコレクタ電流I d (I C )は、 The collector current I d in this case (I C) is,
正孔電流量I Bのh FE倍で表され、この正孔電流量I B Expressed in h FE times the hole current amount I B, the hole current amount I B
は蓄積する正孔濃度に依存するものである。 Is to rely on hole concentration to accumulate. なお、このh FE (≡I C /I B )の値は数十〜数百であるが、ベース領域、即ち、チャネル領域の長さと不純物濃度に依存し、また、コレクタ電流I d (I C )は、ドレイン電圧とゲート電圧とに依存する。 Although this value of h FE (≡I C / I B ) is several tens to several hundreds, the base region, i.e., depending on the length and the impurity concentration of the channel region, the collector current I d (I C ) is dependent on the drain voltage and the gate voltage. 【0031】図1(c)参照図1(c)は、V d −I d特性を示したものであり、衝突電離によって発生した正孔はドレイン電圧V dの増加に伴って増加し、チャネル領域のポテンシャルが低下することによってBip動作を開始する。 [0031] FIG. 1 (c) refer to FIG. 1 (c), which shows the V d -I d characteristics, hole increases with increasing drain voltage V d generated by impact ionization, the channel starts Bip operation by the potential of the region is reduced. この場合、ゲート電圧V gが低いと反転層のキャリア濃度が少ないので衝突電離の確率が低下し、正孔の発生量が低下するので、コレクタ電流I d (I C )も制限されて低下する。 In this case, since the carrier concentration of the gate voltage V g is low inversion layer is small reduces the impact ionization probability, since the amount of generated holes decreases, the collector current I d (I C) is also lowered limited . 【0032】また、ホールド線13、ビット線14、及び、ワード線15の全てを零電位にすることによって、 Further, the hold line 13, bit line 14 and, by all the word lines 15 to zero potential,
正孔12を拡散電流としてn +型領域であるソース・ドレイン領域7,8に流し、再結合によって消滅させることによって、データの消去を行うことができる。 Flow holes 12 to the source and drain regions 7,8 are n + -type region as a diffusion current, by extinguished by recombination, it can be erased data. 【0033】 【実施例】本発明の半導体記憶装置の製造方法に関する第1の実施例である、SIMOX(Separatio [0033] a first embodiment relates to a method of manufacturing a semiconductor memory device of the embodiment of the present invention, SIMOX (Separatio
n by IMplanted OXygen)法を用いた製造工程を図2乃至図4を参照して説明する。 n by IMplanted OXygen) method the manufacturing process will be described with reference to FIGS. 2 to 4 with. なお、図3及び図4は、ウェハ状態を示す図2における1 Note that FIG. 3 and FIG. 4 is a 1 in FIG. 2 showing a wafer state
つのメモリセルに対応する一部領域を拡大したものである。 One of the memory cell is an enlarged view of a partial region that corresponds. 【0034】図2(a)参照まず、ボロン濃度が1.35×10 15 cm -3で厚さが6 [0034] FIGS. 2 (a) see First, boron concentration thick at 1.35 × 10 15 cm -3 is 6
00μmのシリコン半導体基板16に、200KeVの加速電圧で、1.8×10 18 cm -2のドーズ量で酸素イオン17を注入することによって、深さ0.4μmの位置にイオン注入層18を形成する。 Formed on a silicon semiconductor substrate 16 of 00Myuemu, at an acceleration voltage of 200 KeV, by injecting oxygen ions 17 in a dose of 1.8 × 10 18 cm -2, an ion-implanted layer 18 at the position of depth 0.4μm to. 【0035】図2(b)参照次いで、アルゴンガス雰囲気中において、基板温度を1 [0035] refer to FIG. 2 (b) Then, in an argon gas atmosphere, the substrate temperature 1
320℃とした状態で6時間熱処理をすることによって、注入した酸素イオン17とSiとを結合させて、厚さ0.4μmのSiO 2層19及び厚さ0.3μmのシリコン半導体層20を形成して、SOI構造を形成する。 By 6 hours heat treatment at the state 320 ° C., implanted with oxygen ions 17 and Si by bonding, forming a SiO 2 layer 19 and the thickness of 0.3μm silicon semiconductor layer 20 having a thickness of 0.4μm and to form the SOI structure. 【0036】図3(c)参照次いで、シリコン半導体層20の表面に熱酸化によって50Åのパッド酸化膜21を形成したのち、CVD法によって0.1μmのSi 34膜22を堆積させ、次いで、レジスト層を塗布しパターニングすることによって形成したレジストマスク23をマスクとして60KeV FIG. 3 (c) refer Next, after forming the 50Å pad oxide film 21 by thermal oxidation on the surface of the silicon semiconductor layer 20, is deposited the Si 3 N 4 film 22 of 0.1μm by CVD, and then , 60 KeV using the resist mask 23 formed by patterning by applying a resist layer as a mask
の加速電圧で、5×10 13 cm -2のドーズ量でBイオン24をイオン注入する。 In the acceleration voltage, the B ions 24 are ion-implanted at a dose of 5 × 10 13 cm -2. 【0037】図3(d)参照次いで、レジストマスクを利用してSi 34膜22をエッチングして、選択酸化用マスクを形成したのち、レジストマスクを除去し、次いで、1000℃のウェット酸化雰囲気中で熱酸化することによって0.6μmの素子分離酸化膜25を形成する。 FIG. 3 (d) see then using the resist mask by etching the the Si 3 N 4 film 22, after forming a mask for selective oxidation, the resist mask is removed, then wet oxidation of 1000 ° C. forming an element isolation oxide film 25 of 0.6μm by thermal oxidation in an atmosphere. この場合、注入したBの一部は素子分離酸化膜25とシリコン半導体層20の界面に析出してチャネル・ストッパー(図示せず)となる。 In this case, part of the injected B is precipitated at the interface of the element isolation oxide film 25 and the silicon semiconductor layer 20 serves as a channel stopper (not shown). 【0038】図3(e)参照次いで、選択酸化用マスク及びパッド酸化膜を除去したのち、熱酸化によって50Åのゲート酸化膜26を形成し、次いで、しきい値V thを制御するために25KeV [0038] FIG. 3 (e) refer Next, after removing the mask for selective oxidation and the pad oxide film, a gate oxide film 26 of 50Å by thermal oxidation, then 25 KeV in order to control the threshold value V th
の加速電圧で、1.5×10 12 cm -2のドーズ量でBイオン27をイオン注入する。 In the acceleration voltage, the B ions 27 are ion-implanted at a dose of 1.5 × 10 12 cm -2. 【0039】図4(f)参照次いで、厚さ0.2μmの多結晶シリコンを堆積させ、 FIG. 4 (f) refer then depositing a polycrystalline silicon having a thickness of 0.2 [mu] m,
Pを1×10 20 cm -3にドープしたのち、所定パターンのレジストマスク(図示せず)をマスクとして多結晶シリコンをパターニングすることによってゲート電極28 After doped with P to 1 × 10 20 cm -3, the gate electrode 28 by patterning the polycrystalline silicon resist mask of a predetermined pattern (not shown) as a mask
を形成する。 To form. 【0040】図4(g)参照次いで、レジストマスクを除去したのち、20KeVの加速電圧で、5×10 [0040] FIG. 4 (g) refer Next, after removing the resist mask at an acceleration voltage of 20 KeV, 5 × 10 15 cm -2のドーズ量でAsイオン29をイオン注入し、窒素雰囲気中で800℃で20分間熱処理をすることによって注入したAsイオンを活性化してソース・ドレイン領域30,31を形成する。 15 cm As ions 29 in a dose of -2 ion implantation of As ions implanted by a 20 min heat treatment at 800 ° C. in a nitrogen atmosphere to activate forming the source and drain regions 30, 31. 【0041】図4(h)参照最後に、PSG(フォスフォシリケート・グラス)膜3 [0041] FIG. 4 (h) see end, PSG (phosphosilicate-glass) film 3
2を堆積させて、このPSG膜32にコンタクトホールを形成し、次いで、全面にアルミニウム層を蒸着したのちパターニングしてソース・ドレイン電極33,34及びそれに接続する配線層(図示せず)を形成してメモリセルが完成する。 2 is deposited, a contact hole is formed in the PSG film 32, then, formed on the entire surface and patterned after the deposition of aluminum layer source and drain electrodes 33 and the wiring layer connected thereto (not shown) the memory cell is completed by. 【0042】従来のDRAMにおいては、MISFET [0042] In the conventional DRAM, MISFET
の占有面積を1とした場合、キャパシタの占有面積は0.5程度であり、メモリセル全体としては1.5の占有面積を必要としていたのに対して、本発明の半導体記憶装置は1つのMISFETのみによって1つのメモリセルを構成することができるので、その占有面積は1となり、記憶密度は1.5倍に向上する。 If the occupied area was 1, the area occupied by the capacitor is about 0.5, whereas the whole memory cell have required the occupied area of ​​1.5, a semiconductor memory device of the present invention is one it is possible to constitute one memory cell only by MISFET, the occupied area becomes 1, the storage density is improved by 1.5 times. 【0043】次に、図5を参照して、基板貼り合わせ法を用いた本発明の第2の実施例の製造工程を説明する。 Next, with reference to FIG. 5, the manufacturing process of the second embodiment of the present invention using a substrate bonding method. 図5(a)参照まず、ボロン濃度が1.35×10 15 cm -3で厚さが6 See FIG. 5 (a) First, the boron concentration is thick at 1.35 × 10 15 cm -3 6
00μmの第1のシリコン半導体基板35をウェットO A first silicon semiconductor substrate 35 of 00μm wet O
2雰囲気中において、1100℃の基板温度で1時間熱処理することによって、表面に0.6μmの厚さのSi In 2 atmosphere, by heat treatment for 1 hour at a substrate temperature of 1100 ° C., of 0.6μm on the surface of the thick Si
2膜36を形成する。 Forming the O 2 film 36. 【0044】図5(b)参照次いで、ボロン濃度が1.35×10 15 cm -3で厚さが600μmの第2のシリコン半導体基板37と第1のシリコン半導体基板35とを重ね合わせ、約50gcm -2 [0044] see FIG. 5 (b) then superimposed boron concentration thick at 1.35 × 10 15 cm -3 is a second silicon semiconductor substrate 37 of 600μm and the first silicon semiconductor substrate 35, about 50gcm -2
の加重をかけた状態でファンデルワールス力によって両者を自然に接合させ、ドライO 2雰囲気中において、1 Weighted naturally are joined to each other by van der Waals forces in a state in which over a period of, in a dry O 2 atmosphere, 1
100℃の基板温度で2時間熱処理することによって、 By 2 hours heat treatment at a substrate temperature of 100 ° C.,
両者を貼り合わせる。 Bonded to each other. 【0045】図5(c)参照次いで、第1のシリコン半導体基板35の表面を研削したのち研磨することによって、第1のシリコン半導体基板35の厚さを0.5μmまで薄層化する。 [0045] FIG. 5 (c) refer then by polishing After grinding the surface of the first silicon semiconductor substrate 35 is thinned until 0.5μm thickness of the first silicon semiconductor substrate 35. 次いで、図3(c)乃至図4(h)と同様の工程を経て、図4 Subsequently, through FIG. 3 (c) through FIG. 4 (h) and the same process, Fig 4
(h)に示す構造と基本的に同様なメモリセルが完成する。 Structure and basically the same memory cell shown in (h) is completed. 【0046】次に、図6を参照して、他の基板貼り合わせ法を用いた本発明の第3の実施例の製造工程を説明する。 Next, with reference to FIG. 6, the manufacturing process of the third embodiment of the present invention using other substrate bonding method. 図6(a)参照まず、ボロン濃度が1.00×10 19 cm -3 (比抵抗: See FIG. 6 (a) First, the boron concentration of 1.00 × 10 19 cm -3 (specific resistance:
0.01Ω・cm)で厚さが600μmの高不純物濃度シリコン半導体基板38の表面に、ボロン濃度が1.3 0.01 Ohm · cm) in thickness at a high impurity concentration surface of the silicon semiconductor substrate 38 of 600 .mu.m, boron concentration 1.3
5×10 15 cm -3 (比抵抗:10Ω・cm)の低不純物濃度シリコン半導体層39を0.3μmエピタキシャル成長させる。 5 × 10 15 cm -3 (specific resistance: 10Ω · cm) 0.3μm epitaxially growing a lightly doped silicon semiconductor layer 39. 【0047】図6(b)参照次いで、表面に0.5μmのSiO 2膜41を形成した不純物濃度が1.35×10 15 cm -3で厚さが600μ [0047] FIG. 6 (b) refer then impurity concentration forming the SiO 2 film 41 of 0.5μm on the surface thickness at 1.35 × 10 15 cm -3 is 600μ
mのシリコン半導体基板40と高不純物濃度シリコン半導体基板38とを重ね合わせ、約50gcm -2の加重をかけた状態でファンデルワールス力によって両者を自然に接合させ、ドライO 2雰囲気中において、1000℃ a silicon semiconductor substrate 40 of the m superimposed a high impurity concentration silicon semiconductor substrate 38, naturally are joined to each other by van der Waals forces while applying a load of about 50Gcm -2, in a dry O 2 atmosphere, 1000 ℃
の基板温度で1時間熱処理することによって、両者を貼り合わせる。 By heat treatment for one hour at a substrate temperature, bonded to both. 【0048】図6(c)参照次いで、低不純物濃度シリコン半導体層39を形成した高不純物濃度シリコン半導体基板38表面を研削して2 [0048] FIG. 6 (c) refer then 2 by grinding a high impurity concentration silicon semiconductor substrate 38 surface forming the low impurity concentration silicon semiconductor layer 39
00μmの厚さにしたのち、HFとHNO 3からなるエッチング液を用いて高不純物濃度シリコン半導体基板3 After the thickness of 00μm, HF and HNO 3 high impurity concentration silicon semiconductor substrate 3 using an etching solution consisting of
8のみを選択的にエッチング除去して0.3μmの厚さの低不純物濃度シリコン半導体層39を残存させる。 8 only is selectively etched away to leave the low impurity concentration silicon semiconductor layer 39 having a thickness of 0.3 [mu] m. 次いで、図3(c)乃至図4(h)と同様の工程を経て、 Subsequently, through FIG. 3 (c) through FIG. 4 (h) and the same process,
図4(h)に示す構造と基本的に同様なメモリセルが完成する。 Structure and basically the same memory cell shown in FIG. 4 (h) are completed. 【0049】なお、上記各実施例において、シリコン層の厚さを0.3μm或いは0.5μmで説明しているが、この厚さは、メモリセルを形成した際に、ソース・ [0049] In the above respective embodiments, the thickness of the silicon layer described in 0.3μm or 0.5 [mu] m, the thickness is, when forming the memory cell, the source
ドレイン領域間のチャネル領域に発生する空乏層10が及ばない電気的に浮遊した領域が形成される厚さ、即ち、0.1μm以上であれば良いものである。 Thickness region the depletion layer 10 is suspended short of electrically generated in the channel region between the drain region is formed, i.e., those may be at 0.1μm or more. 【0050】また、分離用絶縁膜(図2の19、図5の36、図6の41)の厚さとして、0.4μm乃至0. [0050] Further, as the thickness of the isolation insulating film (19 of FIG. 2, 36 in FIG. 5, 41 in FIG. 6), 0.4 .mu.m to 0.
6μmを採用しているが、これらの数値に限られるものではない。 Adopts a 6 [mu] m, it is not limited to these numerical values. また、ゲート絶縁膜及びゲート電極の厚さとしては50Å及び0.2μmで説明しているが、これらの数値に限られるものではなく、夫々45Å乃至55Å Although described with 50Å and 0.2μm as the thickness of the gate insulating film and the gate electrode is not limited to these numerical values, respectively 45Å to 55Å
及び0.18乃至0.22であれば良く、さらに、ゲート電極となる多結晶シリコンにドープするPの濃度は2 And may be a 0.18 to 0.22, further, the P doped polycrystalline silicon as the gate electrode density 2
×10 20 cm -3以下であれば良い。 × may be at 10 20 cm -3 or less. 【0051】また、チャネル領域のB濃度は6×10 16 [0051] Also, B concentration of the channel region 6 × 10 16
cm -3乃至6×10 17 cm -3 、好適には3.3×10 17 cm -3 to 6 × 10 17 cm -3, preferably 3.3 × 10 17
cm -3であれば良く、ソース・ドレイン領域の深さは0.15μm以下、好適には0.1μmであれば良く、 may be any cm -3, the depth of the source and drain regions are 0.15μm or less, preferably may be a 0.1 [mu] m,
ソース・ドレイン領域の不純物濃度は6×10 19乃至5 The impurity concentration of the source and drain regions 6 × 10 19 to 5
×10 20 cm -3 、好適には3.3×10 20 cm -3であれば良く、さらに、チャネル長は0.15μm以上であれば良い。 × 10 20 cm -3, preferably it may be a 3.3 × 10 20 cm -3, further, the channel length may be at 0.15μm or more. 【0052】次に、図7を参照して、本発明のnチャネル型MISFETを用いた半導体記憶装置の動作方法の内の最も基本的な第1の実施例を説明する。 Next, with reference to FIG. 7, the most basic first embodiment of the method of operating the semiconductor memory device using the n-channel type MISFET of the present invention. 図7(a)参照図7(a)は、本発明の半導体記憶装置のデータの書込時、データの保持時、データの読出時、及び、データの消去時における、各ドレイン領域に接続するビット線、 Refer to FIG. 7 (a) FIG. 7 (a), when writing data in the semiconductor memory device of the present invention, when the data retention, when reading data, and, at the time of erasing data, is connected to the drain region the bit line,
ゲート電極に接続するワード線、及び、ソース領域に接続するホールド線に印加する電圧(動作パルス)を示したものであり、上段が正孔を蓄積・保持する“0”の状態における動作パルスを表し、下段が正孔を蓄積していない“1”の状態における動作パルスを表す。 Word line connected to the gate electrode, and, which shows a voltage (operation pulse) applied to the hold line connected to the source region, the operating pulse in the state of the upper is stored and held the hole "0" represents, showing the operation pulses in a state in the lower part does not accumulate hole "1". 【0053】まず、データの書込時には、“0”のデータを書き込むメモリセルのビット線及びワード線に正電圧(図の場合には3V)を印加し、ホールド線を0VにしてMISFETをONさせることによってドレイン近傍において衝突電離を起こし、衝突電離によって発生した電子−正孔対の内の電子をゲート電極及びドレイン領域に逃がすことによって正孔を半導体層内の電気的に浮遊した領域に蓄積する。 Firstly, when writing data, the "0" positive voltage data to the bit lines and the word lines of the memory cell to write the (in the case of figure 3V) is applied to, ON a MISFET by a hold line to 0V cause impact ionization near the drain by, electrons generated by impact ionization - accumulating holes to electrically floating region in the semiconductor layer by releasing the electrons of the hole pairs to the gate electrode and the drain region to. なお、“1”のデータを書き込むメモリセル、即ち、正孔を蓄積させないメモリセルのワード線には反転層が生じないように0Vの電圧を印加することによって、MISFETをOFF状態にすれば良い。 The memory cell for writing data "1", i.e., by applying a voltage of 0V to the word lines of the memory cells not to accumulate holes so inversion layer does not occur, may be a MISFET in OFF state . 【0054】次に、データの保持時には、各メモリセルのワード線の電位を0Vにすると共に、各メモリセルのビット線及びホールド線に正電圧(図の場合には3V) Next, when data held in the potential of the word line of each memory cell as well as to 0V, and positive voltage to the bit lines and hold lines of each memory cell (3V in the case of figure)
を印加して、正孔に対するソース・ドレイン領域のポテンシャル・バリアを高くして正孔がソース・ドレイン領域に拡散することを防止する。 By applying a positive hole by increasing the potential barrier of the source and drain regions for a hole it can be prevented from diffusing into the source and drain regions. なお、この場合の正孔のライフタイムはpn接合面やSi/SiO 2界面の結晶性に強く依存するが、大凡2〜10msecであると推定されるので、リフレッシュ時間としては2〜4mse Since the lifetime of holes in this case depends strongly on the crystallinity of the pn junction plane and the Si / SiO 2 interface is estimated to be approximately 2~10Msec, as the refresh time 2~4mse
c程度の値が設計的に要求される。 Value of about c is designed to request. 【0055】次に、データの読出時には、各メモリセルのワード線及びホールド線の電位を0Vにした状態で、 Next, when reading of data, in a state where the potential of the word line and the hold line of each memory cell to 0V, and
各メモリセルのビット線に正電圧(図の場合には3V) Positive voltage to the bit line of each memory cell (3V in the case of figure)
を印加する。 It is applied to. この場合、メモリセルのチャネル領域は蓄積されている正孔によってソース領域に対してポテンシャル・バリアが低くなっているので、ビット線に正電圧を印加してソース・ドレイン間にポテンシャル勾配をつけることによって電子がソース領域からドレイン領域に向かって流れる。 In this case, since the channel region of the memory cell potential barrier to the source region is lower by a hole that is stored, placing a potential gradient between the source and drain by applying a positive voltage to the bit line electrons flow toward the drain region from the source region by. なお、この場合、ワード線の電位は負電位にしても良い。 In this case, the potential of the word line may be a negative potential. 【0056】このドレイン電流は、チャネル表面の反転層を流れる通常のMIS動作によるものではなく、シリコン半導体基板内を流れるBip動作による電流成分であり、且つ、このドレイン電流は蓄積されている正孔濃度に比例する。 [0056] The hole drain current is not due to normal MIS operation through the inversion layer of the channel surface, a current component due Bip operation flowing through the silicon semiconductor substrate, that and, the drain current is accumulated It is proportional to the concentration. 一方、正孔が蓄積されていないメモリセルにおいては、Bip動作が生ぜず、且つ、ワード線が0VでMISFETがOFFした状態のままであるためドレイン電流は流れないので、この電流の差を検出回路で直接読み取ることによって“0”或いは“1”の読出が可能となる。 On the other hand, in the memory cell in which holes are not accumulated, not occur is Bip operation, and, since the word line is a drain current does not flow because MISFET remains in a state of OFF at 0V, detects a difference between the current by reading directly circuit can read the "0" or "1". 【0057】なお、電流の検出は、ドレインの電位変動量によって行うことも可能である。 [0057] The detection of current can be performed by the potential variation of the drain. 即ち、ドレインに電流が流れるとビット線に流れる電流量に比例した逆起電力が発生し、この逆起電力はドレインの電位を一時的に低下させるので、この低下量を検出回路で検出しても良い。 That is, the drain counter electromotive force is generated in proportion to the amount of current flowing in a current flows bit lines, since the counter electromotive force is temporarily lowered drain potential, the decrease is detected by the detection circuit it may be. この方法は、デバイスの省電力化にとって有効であるが、検出精度は直接電流量を検出する前者の方法に劣るものである。 This method is effective for power saving of the device, the detection accuracy is poor in the former method of detecting a direct current. 【0058】次に、データの消去時には、各メモリセルのビット線、ワード線、及び、ホールド線の電位を全て0Vにすることによって、蓄積されていた正孔はn +型のソース・ドレイン領域に拡散によって流れ込み、電子と再結合して消滅する。 Next, erasing data, the bit lines of each memory cell, word line, and by all the potential of the hold line 0V, holes accumulated in the n + -type source and drain regions of the flows by diffusion to be extinguished electrons and recombine to. この場合の消去時間は、正孔の移動速度(4.3×10 7 cm/sec)及びチャネル長(0.15μm=0.15×10 -4 cm)からみて、 Erase time in this case, the hole of the moving speed (4.3 × 10 7 cm / sec ) and the channel length (0.15μm = 0.15 × 10 -4 cm ) as viewed from,
0.35psec程度と推定される。 It is estimated to be about 0.35psec. 【0059】なお、上記の動作の説明は“0”及び“1”の1ビット/セルとして説明しているが、本発明の半導体記憶装置は多値記憶が可能になるものである。 [0059] Incidentally, the above description of the operation is described as 1-bit / cell for "0" and "1", but the semiconductor memory device of the present invention are those allowing multi-level storage.
この多値記憶方式自体は原理的に知られているものであり、電荷の蓄積状態を3つ以上に設定することによって、“0”或いは“1”以外のデータを記憶できるものであり、例えば、4つの電荷蓄積状態を設定することによって従来の2倍の2ビットの記憶が可能になる。 This multilevel storage system itself are those known in principle, by setting three or more charge accumulation state, which can store data other than "0" or "1", for example, allows storage of two bits of conventional doubled by setting the four charge storage state. 【0060】図7(b)及び(c)参照図7(b)は、通常の1ビット/セルによる記憶方式を示すもので、図7(c)は、2ビット/セルによる多値記憶方式を説明するものである。 [0060] FIG. 7 (b) and (c) refer to FIG. 7 (b), shows a storage system by conventional 1-bit / cell, FIG. 7 (c), the multi-level memory using 2 bits / cell it is intended to describe. 8ビットのデータ(図の場合は、11100100)を記憶する場合に、図7 8 (in the case of FIG., 11100100) bits of data when storing, 7
(b)に示すように従来の1ビット/セルによる記憶方式では8セルが必要であったが、2ビット/セルによる多値記憶方式では各セルが夫々2ビット分記憶するので4セルで充分であるため、単純には集積度は2倍に向上するが、キャパシタの有無を加味すると集積度は3倍に向上する。 Although 8 cells were required in the storage scheme according to the conventional 1-bit / cell (b), the in multilevel memory using 2-bit / cell sufficient 4 cells since each cell is respectively 2 bits storage because it is simply the improved integration density doubled, but the degree of integration and to considering the presence of the capacitor is improved to three times. 【0061】この様に、多値記憶方式は素子を微細化しなくとも記憶密度の向上が可能であるため、超高密度メモリにとって魅力のある方式であるが、従来のキャパシタによって電荷を蓄積する方式では容量が極めて小さいため、4つ以上の蓄積電荷の各蓄積量の差が小さすぎ、 [0061] Thus, since the multi-level memory method is possible to improve the storage density without refining element, is a method that is attractive to ultra-high density memory, a method of storing charge by a conventional capacitor in the capacity is very small, too small a difference in the accumulation of four or more stored charge,
その差を精度良く検出することは困難であるため実用には至っていなかった。 Possible to accurately detect the difference has not been put into practical use because of the difficulty. 【0062】しかしながら、本発明の半導体記憶装置を構成するメモリセルは、正孔の蓄積量が図1(c)に示すように印加するゲート電圧レベルに依存するものであるので、ゲート電極にいくつかのレベルを選択して印加することによって多値記憶が可能になり、また、データの読出においては、ドレイン電流(コレクタ電流)を検出するものであるので、蓄積されている電荷量の差が小さくてもh FE (数十〜数百)倍に増幅して検出するので高精度の検出回路は不要となり、多値記憶の読出が容易に行えるようになる。 [0062] However, the memory cells of the semiconductor memory device of the present invention, since the accumulation amount of holes is dependent on the applied gate voltage level as shown in FIG. 1 (c), a number to the gate electrode allows multilevel storage by applying by selecting Kano level, and in the reading of data, because it detects a drain current (collector current), the difference between the amount of charge that is accumulated small h FE (tens to hundreds) be highly accurate detection circuit and detects and amplifies the multiplied is unnecessary, so that can be easily is read multilevel storage. 【0063】次に、図8乃至図9を参照して、本発明のnチャネル型MISFETを用いた半導体記憶装置の動作方法に関する第2乃至第5の実施例を説明する。 Next, with reference to FIGS. 8 to 9, for explaining the second to fifth embodiments relating to the operation method of a semiconductor memory device using the n-channel type MISFET of the present invention. なお、図8乃至図9は図7(a)と同様に、データの書込時、データの保持時、データの読出時、及び、データの消去時における、ビット線、ワード線、及び、ホールド線に印加する電圧(動作パルス)を示したものであり、 Similar to FIGS. 8 to 9 and FIG. 7 (a), the writing of the data, when the data retention, when reading data, and, at the time of erasing data, the bit lines, word lines, and, Hold and it shows the voltage (operation pulse) applied to the line,
上段が正孔を蓄積・保持する“0”の状態における動作パルスを表し、下段が正孔を蓄積していない“1”の状態における動作パルスを表す。 Upper row of holes represents the operation pulse in the state of storing and holding "0" represents the operation pulses in a state in the lower part does not accumulate hole "1". 【0064】図8(a)参照図8(a)は半導体記憶装置の動作方法に関する第2の実施例の説明図であり、第1の実施例と比較するとデータ保持時にワード線に正電圧(図の場合には3V)を印加する点で相違しているだけで、他のデータの書込時、 [0064] FIG. 8 (a) see FIG. 8 (a) is an explanatory view of a second embodiment of the operation method of the semiconductor memory device, a positive voltage to the word lines during the data retention as compared to the first embodiment ( only differs in that application of 3V) in the case of FIG, writing of other data,
データの読出時、及び、データの消去時の駆動パルスは第1の実施例と同様であるので、データ保持時についてのみ説明する。 When reading data, and, since the drive pulse erasing of data is the same as that of the first embodiment, a description will be given only when the data holding. 【0065】データを保持する際に、第1の実施例と同様に各メモリセルのビット線及びホールド線に正電圧(図の場合には3V)を印加して、正孔に対するソース・ドレイン領域のポテンシャル・バリアを高くしてソース・ドレイン領域に拡散することを防止すると共に、ワード線に3Vの電圧を印加することによって正孔がゲート酸化膜界面に拡散して界面準位等により消滅することを防止するので、第1の実施例と比較して電荷保持時間が向上する。 [0065] When holding the data, similarly to the first embodiment the positive voltage to the bit lines and hold lines of each memory cell (in the case of figure 3V) is applied to the source and drain regions for holes with by increasing the potential barrier to prevent the diffusion in the source and drain regions, a hole by applying a voltage of 3V to the word line disappears due to diffuse into the gate oxide film interface interface state and the like since to prevent, charge retention time is improved in comparison with the first embodiment. 【0066】図8(b)参照次に、図8(b)を参照して半導体記憶装置の動作方法に関する第3の実施例を説明すると、この第3の実施例は、第1の実施例と比較するとデータ保持時に支持基板に正電圧(図の場合には10V)を印加する点、即ち、 [0066] FIG. 8 (b) refer Next, a description will be given of a third embodiment of the operation method of a semiconductor memory device with reference to FIG. 8 (b), this third embodiment, the first embodiment point of application of (10V in the case of the figure) the positive voltage on the supporting substrate at which the data retention compared to, i.e.,
支持基板にホールド線と同周期で電圧を印加する点で相違しているだけであり、他のデータの書込時、データの読出時、及び、データの消去時の駆動パルスは第1の実施例と同様であるので、データ保持時についてのみ説明する。 And only differs in the same period and the hold line to the supporting substrate in terms of applying a voltage, writing of other data, in reading the data, and the drive pulse of erasing data first embodiment is similar to the example, a description will be given only when the data holding. 【0067】データを保持する際に、第1の実施例と同様に各メモリセルのビット線及びホールド線に正電圧(図の場合には3V)を印加して、正孔に対するソース・ドレイン領域のポテンシャル・バリアを高くしてソース・ドレイン領域に拡散することを防止すると共に、支持基板に10Vの電圧を印加することによって正孔が分離酸化膜界面に拡散して界面準位等により消滅することを防止するので、第1の実施例と比較して電荷保持時間が向上し、また、第2の実施例と比較した場合には略同等の効果が得られる。 [0067] When holding the data, similarly to the first embodiment the positive voltage to the bit lines and hold lines of each memory cell (in the case of figure 3V) is applied to the source and drain regions for holes thereby preventing the diffusion of the potential barrier increases the source-drain region of a hole by applying a voltage of 10V to the support substrate disappears by diffused into the isolation oxide film interface interface state and the like since to prevent the first embodiment and improved charge retention time compared, also effects substantially equal is obtained when compared to the second embodiment. 【0068】なお、この支持基板に印加する電圧は、ビット線或いはホールド線に印加する電圧と同じでも良いが、分離酸化膜の膜厚が0.4〜0.6μmと厚く電界が弱められるので、正孔の拡散をより効果的に防止するためには+10V程度の電圧の印加が好ましい。 [0068] The voltage applied to the supporting substrate may be the same as the voltage applied to the bit line or the hold line, but the film thickness of the isolation oxide film is weakened is thick field and 0.4~0.6μm , application of a voltage of about + 10V in order to prevent the hole diffusion more effectively is preferable. 【0069】図9(a)参照次に、図9(a)を参照して半導体記憶装置の動作方法に関する第4の実施例を説明すると、この第4の実施例は、第2の実施例と比較するとデータ保持時に支持基板に正電圧(図の場合には10V)を印加する点、即ち、 [0069] refer to FIG. 9 (a) Next, a description will be given of a fourth embodiment of the operation method of a semiconductor memory device with reference to FIG. 9 (a), an embodiment of the fourth, the second embodiment point of application of (10V in the case of the figure) the positive voltage on the supporting substrate at which the data retention compared to, i.e.,
支持基板にホールド線と同周期で電圧を印加する点で相違しているだけであり、他のデータの書込時、データの読出時、及び、データの消去時の駆動パルスは第2の実施例と同様であるので、データ保持時についてのみ説明する。 And only differ in the hold line at the same period to the supporting substrate in terms of applying a voltage, writing of other data, in reading the data, and the drive pulse of erasing the data to the second embodiment is similar to the example, a description will be given only when the data holding. 【0070】データを保持する際に、第2の実施例と同様に各メモリセルのワード線、ビット線、及び、ホールド線の全てに正電圧(図の場合には3V)を印加して、 [0070] When holding the data, the word line of each memory cell as in the second embodiment, the bit lines, and a positive voltage to all of the hold lines (in the case of figure 3V) is applied to,
正孔に対するソース・ドレイン領域のポテンシャル・バリアを高くしてソース・ドレイン領域に拡散することを防止し、且つ、正孔がゲート酸化膜界面に拡散して界面準位等により消滅することを防止すると共に、支持基板に10Vの電圧を印加することによって正孔が分離酸化膜界面に拡散して界面準位等により消滅することを防止するので、第2及び第3の実施例と比較して電荷保持時間がさらに向上する。 By increasing the potential barrier of the source and drain regions to prevent the diffusion of the source and drain regions for holes, and, prevented from being extinguished by interface state such as holes diffuse into the gate oxide film interface while, since the hole by applying a voltage of 10V to the supporting substrate is prevented from disappearing by diffused into the isolation oxide film interface interface state and the like, as compared with the second and third embodiments charge retention time is further improved. 【0071】図9(b)参照次に、図9(b)を参照して半導体記憶装置の動作方法に関する第5の実施例を説明すると、この第5の実施例は、第4の実施例と比較するとデータ書込時に支持基板に正電圧(図の場合には10V)を印加する点で相違しているだけで、他のデータの保持時、データの読出時、 [0071] see FIG. 9 (b) Next, a description will be given of a fifth embodiment of the operation method of a semiconductor memory device with reference to FIG. 9 (b), an embodiment of the fifth, fourth embodiment compared to only positive voltage to the supporting substrate at the time of data writing (in the case of figure 10V) it is different in that application of, upon retention of other data, in reading the data,
及び、データの消去時の駆動パルスは第4の実施例と同様であるので、データ書込時についてのみ説明する。 And, since the drive pulse erasing of data is the same as in the fourth embodiment, a description will be given only at the time of data writing. なお、図における支持基板電位はワード線の駆動パルスと重ね合わせて記載している。 The support substrate potential in FIG describes superposed with the driving pulse of the word line. 【0072】データを書き込む際には第1乃至第4の実施例と同様に、“0”のデータを書き込むメモリセルのビット線及びワード線に正電圧(図の場合には3V)を印加し、ホールド線を0VにしてMISFETをONさせることによってドレイン近傍において衝突電離を起こし、この衝突電離によって発生した電子−正孔対の内の電子をゲート電極及びドレイン領域に逃がすことによって正孔を半導体層内の電気的に浮遊した領域に蓄積する。 [0072] Similar to the first to fourth embodiments when writing data "0" positive voltage data to the bit lines and the word lines of the memory cell to write the (in the case of figure 3V) is applied to , cause impact ionization near the drain by oN the MISFET and the hold line to 0V, and electrons generated by this impact ionization - semiconductor hole by releasing the electrons of the hole pairs to the gate electrode and the drain region It accumulates electrically floating region in the layer. 【0073】この場合、書込から保持まで支持基板に正電圧(図の場合には10V)を連続して印加することによって、正孔はクーロン斥力によって分離絶縁膜界面から離れ、書込と保持との間の瞬間的な切替え動作中に界面準位によって正孔が消滅するのを防止することができる。 [0073] In this case, by applying continuously (10V in the case of FIG.) Positive voltage to the supporting substrate to the holding from the write, the holes away from the isolation film interface by the Coulomb repulsion, holding a writing that the holes disappear by instantaneous switching interface level during operation between can be prevented. なお、“1”のデータを書き込むメモリセルは、正孔が蓄積されないので、支持基板に正電圧を印加しても特段の効果は生じないものである。 Note that "1" memory cell for writing data, the holes are not accumulated, but does not occur any particular effect even when the positive voltage is applied to the supporting substrate. 【0074】なお、上記の半導体装置の各実施例及びその動作方法の各実施例においては、n型MISFETについて説明しているが原理的には速度が遅くなるだけで、p型MISFETを用いても良いものであり、その場合には、蓄積される電荷は電子となり、各信号線に印加する電圧は上記各実施例において印加する電圧と逆極性の電圧である。 [0074] In each example of Examples and its operation method of the semiconductor device, just has been described n-type MISFET speed decreases in principle, by using a p-type MISFET is intended also good, in this case, charge stored becomes electronic, voltage applied to each signal line is a voltage opposite polarity of the voltage applied in the above embodiments. 【0075】 【発明の効果】本発明によれば、SOI構造のMISF [0075] According to the present invention, the SOI structure MISF
ETからなるメモリセルの電気的に浮遊した領域にソース・ドレイン領域と反対導電型の電荷を蓄積するようにしたので、キャパシタが不要になり、且つ、Bip動作により電荷の蓄積及び読出を行うので多値記憶が可能になるので、従来の1トランジスタ及び1キャパシタからなる半導体記憶装置と比較して集積度を大幅に向上することができ、また、蓄積される電荷がソース・ドレイン領域と反対導電型であり、且つ、その動作において支持基板に適当な電位を印加して蓄積された電荷の再結合による消滅を防止することによって、従来の1トランジスタのみからなる半導体記憶装置と比較して電荷保持時間を長く且つリフレッシュ時間を長くすることができると共に、消去時間を大幅に短縮することが可能になる。 Having the electrically floating region of the memory cell consisting ET to accumulate opposite conductivity type charge source and drain regions, the capacitor is not required, and, since the accumulation and reading of charges by Bip operation since multilevel storage is possible, the degree of integration as compared with the semiconductor memory device comprising a conventional one transistor and one capacitor can be greatly improved, also, opposite conductivity charge stored is the source and drain regions a mold, and, by preventing annihilation by recombination by applying an appropriate potential to the support substrate charges accumulated in its operation, charge retention compared to the conventional semiconductor memory device consisting of only one transistor it is possible to increase the long and refresh time period, it is possible to greatly shorten the erase time.

【図面の簡単な説明】 【図1】本発明の半導体記憶装置を構成するメモリセルの原理的構成の説明図である。 It is an illustration of a basic configuration of a memory cell constituting the semiconductor memory device BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】本発明の半導体記憶装置の製造方法に関する第1の実施例の途中までの製造工程の説明図である。 FIG. 2 is an explanatory view of the manufacturing process up to the middle of the first embodiment relates to a method of manufacturing a semiconductor memory device of the present invention. 【図3】本発明の半導体記憶装置の製造方法に関する第1の実施例の図2以降の途中までの製造工程の説明図である。 3 is an explanatory view of the manufacturing method the first embodiment of FIG. 2 after the midway of the manufacturing steps relating to the semiconductor memory device of the present invention. 【図4】本発明の半導体記憶装置の製造方法に関する第1の実施例の図3以降の製造工程の説明図である。 4 is an explanatory view of FIG. 3 and subsequent manufacturing process of the first embodiment relates to a method of manufacturing a semiconductor memory device of the present invention. 【図5】本発明の半導体記憶装置の製造方法に関する第2の実施例の途中までの製造工程の説明図である。 5 is an explanatory diagram of the manufacturing process up to the middle of the second embodiment relates to a method of manufacturing a semiconductor memory device of the present invention. 【図6】本発明の半導体記憶装置の製造方法に関する第3の実施例の途中までの製造工程の説明図である。 6 is an explanatory view of the manufacturing process up to the middle of the third embodiment relates to a method of manufacturing a semiconductor memory device of the present invention. 【図7】本発明の半導体記憶装置の動作方法の第1の実施例の説明図である。 7 is an explanatory view of a first embodiment of the operation method of the semiconductor memory device of the present invention. 【図8】本発明の半導体記憶装置の動作方法の第2及び第3の実施例の説明図である。 8 is an explanatory view of the second and third embodiment of the operation method of the semiconductor memory device of the present invention. 【図9】本発明の半導体記憶装置の動作方法の第4及び第5の実施例の説明図である。 9 is an explanatory view of a fourth and fifth embodiment of the operation method of the semiconductor memory device of the present invention. 【符号の説明】 1 支持基板2 絶縁膜3 半導体島状領域4 素子分離絶縁膜5 ゲート絶縁膜6 ゲート電極7 ソース領域8 ドレイン領域9 チャネル領域10 空乏層11 電気的に浮遊している領域12 正孔13 ホールド線14 ビット線15 ワード線16 シリコン半導体基板17 酸素イオン18 イオン注入層19 SiO 2層20 シリコン半導体層21 パッド酸化膜22 Si 34膜23 レジストマスク24 Bイオン25 選択酸化膜26 ゲート酸化膜27 Bイオン28 ゲート電極29 Asイオン30 ソース領域31 ドレイン領域32 PSG膜33 ソース電極34 ドレイン電極35 第1のシリコン半導体基板36 SiO 2膜37 第2のシリコン半導体基板38 高不純物濃度シリコン半導体基板39 低不純物濃度シリコン半導体層4 [Description of symbols] 1 support substrate 2 insulating film 3 semiconductor island region 4 the element isolation insulating film 5 a gate insulating film 6 gate electrode 7 a source region 8 drain region 9 the channel region 10 the depletion layer 11 regions 12 are electrically floating The hole 13 silicon hold line 14 bit lines 15 word line 16 semiconductor substrate 17 oxygen ions 18 ion implanted layer 19 SiO 2 layer 20 silicon semiconductor layer 21 pad oxide layer 22 Si 3 N 4 film 23 resist mask 24 B ion 25 selective oxide film 26 a gate oxide film 27 B ions 28 gate electrode 29 As ions 30 source region 31 drain region 32 PSG film 33 source electrode 34 drain electrode 35 first silicon semiconductor substrate 36 SiO 2 film 37 and the second silicon semiconductor substrate 38 heavily doped silicon semiconductor substrate 39 lightly doped silicon semiconductor layer 4 0 シリコン半導体基板41 SiO 2 0 silicon semiconductor substrate 41 SiO 2 film

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 支持基板上に絶縁膜を介して設けられ、 (57) [Claims 1] on the support substrate provided with an insulating film,
    且つ、隣接する領域から完全に電気的に絶縁分離された厚さ0.1μm以上の複数の半導体島状領域に夫々1つのMISFETを設け、且つ、前記MISFETのソース・ドレイン領域と反対導電型の電荷からなるデータ記憶のための電荷を前記MISFETのソース・ドレイン領域間の電気的に浮遊した領域に蓄積することを特徴とする半導体記憶装置。 And, completely electrically respectively single MISFET provided in the insulating separation plurality of semiconductor island regions above thickness 0.1μm was from adjacent regions, and, of opposite conductivity type source and drain regions of the MISFET the semiconductor memory device characterized by storing charge for data storage comprising a charge to electrically floating region between the source and drain regions of the MISFET. 【請求項2】 支持基板上に絶縁膜を介して設けられ、 Wherein on the support substrate provided with an insulating film,
    且つ、隣接する領域から完全に電気的に絶縁分離された厚さ0.1μm以上の複数の半導体島状領域に夫々1つのnチャネル型MISFETを設け、且つ、前記MIS And, completely electrically respectively single n-channel type MISFET provided in the insulating separation plurality of semiconductor island regions above thickness 0.1μm was from adjacent regions, and the MIS
    FETのソース・ドレイン領域と反対導電型の電荷からなるデータ記憶のための電荷をMISFETのソース・ The source of MISFET charges for data storage of opposite conductivity type charge source and drain regions of the FET &
    ドレイン領域間の電気的に浮遊した領域に蓄積するようにした半導体記憶装置の動作方法において、少なくともデータの書込時にホールド線に接続されている前記ソース領域に対し、ビット線に接続されている前記ドレイン領域の電圧が正になるように電圧を印加すると共に、ワード線に接続されているゲート電極にチャネル領域の表面がn型に反転するような電位を選択的に印加してデータの書込みを行うことを特徴とする半導体記憶装置の動作方法。 In operation method of a semiconductor memory device which is adapted to accumulate the electrically floating region between the drain region, to said source region connected to the hold line at the time of writing at least data, and is connected to a bit line with the voltage of the drain region applies a voltage so as positively, selectively applied to the writing of the data potential, such as the surface of the channel region to the gate electrode connected to the word line is inverted to n-type method of operating a semiconductor memory device and performing. 【請求項3】 上記支持基板に正電位を印加した状態でデータの書込みを行うことを特徴とする請求項2記載の半導体記憶装置の動作方法。 3. A method of operating a semiconductor memory device according to claim 2, wherein the writing of data in a state of applying a positive potential to the support substrate. 【請求項4】 上記ワード線に印加する正電位が2つ以上の値を持つことを特徴とする請求項2または3記載の半導体記憶装置の動作方法。 4. A method of operating a semiconductor memory device according to claim 2 or 3, wherein the positive potential applied to the word line is characterized by having two or more values. 【請求項5】 上記ビット線とホールド線とが同一電位で上記電気的に浮遊した領域に対して正電位になるように電圧を印加し、且つ、上記ワード線を前記電気的に浮遊した領域に対して零または正電位となるように電圧を印加してデータの保持を行うことを特徴とする請求項2 5. A voltage is applied to the bit lines and a hold line becomes a positive potential with respect to the electrically floating region at the same potential, and was suspended the word lines the electrical domain and performing application to hold the data voltage such that the zero or positive potential with respect to claim 2
    乃至4のいずれか1項に記載の半導体記憶装置の動作方法。 Method of operating a semiconductor memory device according to to any one of 4. 【請求項6】 上記支持基板にホールド線と同一周期で且つ零または同極性の電位を印加してデータの保持を行うことを特徴とする請求項5記載の半導体記憶装置の動作方法。 6. A method of operating a semiconductor memory device according to claim 5, characterized in that for holding the data by applying and zero or same polarity potential hold line the same period to the support substrate. 【請求項7】 上記ホールド線に対して上記ビット線が正電位となるように電圧を印加し、且つ、上記ワード線を上記電気的に浮遊した領域に対して零または負電位となるように電圧を印加してデータの読出を行うことを特徴とする請求項2乃至6のいずれか1項に記載の半導体記憶装置の動作方法。 7. A voltage is applied to the bit line with respect to the hold line has a positive potential, and, as a zero or negative potential the word line with respect to the electrically floating region method of operating a semiconductor memory device according to any one of claims 2 to 6, characterized in that by applying a voltage perform data reading. 【請求項8】 上記ホールド線、ビット線、及び、ワード線の全てを零電位にしてデータの消去を行うことを特徴とする請求項2乃至7のいずれか1項に記載の半導体記憶装置の動作方法。 8. The hold line, bit lines, and, the semiconductor memory device according to any one of claims 2 to 7, characterized in that to all the word lines to zero potential to erase the data method of operation.
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