JP3397487B2 - マルチファンクションｌｓｉ装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、マルチファンクション
ＬＳＩ装置に関するものである。 【０００２】 【従来の技術】図２は一般的な電子回路システム内の機
能分散構造を示す。どんなシステムでも基本的に階層化
された機能構成となるため、階層化の下位レベルに至る
ほど機能分散が進み、機能回路間の結合が粗になってい
く。その代りに、その専用的な機能を外部に対して提供
するための機能入出力信号の数は増加していく傾向にあ
る。例えばＣＰＵを有するインテリジェントシステムを
例にとると、図２において、外部回路ＡはＣＰＵ部又は
ＣＰＵに直結する信号／バスインタ−フェ−ス回路、外
部回路ＢはＣＰＵに直接管理されたデバイス、外部回路
ＣはメモリシステムやシステムＩ／Ｏ回路、外部回路Ｄ
はＩ／Ｏチャネルや共通Ｉ／Ｏドライバ又はインタ−フ
ェ−ス、外部回路Ｅはシステムバスや共通バスインタ−
フェ−ス回路等に相当する。このようなシステムの場
合、機能回路３０２がメモリコントロ−ラ又は入出力コ
ントロ−ラ、機能回路３０３及び３０４がＩ／Ｏチャネ
ルコントロ−ラ又は共有Ｉ／Ｏバスコントロ−ラ、機能
回路３０５がシステムバス又は共通バスコントロ−ラと
いう機能分担となっている。共通回路部３０１は、ＣＰ
Ｕの動作をモニタして各機能回路で共通に使用する信号
の生成や、ＣＰＵの動作にフィ−ドバックする各機能回
路からの信号を統合して生成する部分であり、ＣＰＵの
バスステ−トやバスサイクルを管理したり、モニタリン
グし、基本的な基準信号やクロックを生成するマシンス
テ−トコントロ−ラ（ＭＳＣ）や、各種システムクロッ
ク及び各機能回路用の各種クロックを生成するクロック
ジェネレ−タ（ＣＬＫＧＴ）等に相当する。 【０００３】従来、図２に示した回路システムをＬＳＩ
化する場合、機能回路３０２〜３０５及び共通回路３０
１をそれぞれ４〜５個（４個の場合は共通回路部を各Ｌ
ＳＩに内蔵する）の異種のＬＳＩとして設計するか、あ
るいは図３のシステム全体を１つの大規模ＬＳＩとして
集積する。 【０００４】 【発明が解決しようとする課題】上記した従来の技術で
は、電子基板やシステムを構築する際、必要な機能回路
毎にＬＳＩ化を行うと、ＬＳＩの種類が増えて、かなり
の量産が可能なアプリケ−ションに対してしか低コスト
でＬＳＩ化を図っていくことができないという問題があ
った。また、１チップのＬＳＩに複数の機能モードを組
み込んでおき、その機能の複数モ−ドの中から１つを選
択するように構成することはあるが、この場合でも、入
出力ピンの基本的な機能は１つに固定されている。そし
て各機能ブロック毎に予め定められた１通りの接続方式
で電子基板上の他の回路ブロックと接続して使用され、
局所的な接続の違いによるバリエ−ションはいくつかあ
ったとしても、基本的には１通りの使用方法又は実装方
法しか許されず、少量生産型のアプリケーションにおい
ては必ずしも低コスト化の問題を解決できるものではな
い。 【０００５】一方、大規模な１チップＬＳＩに、関連す
る複数の機能（システム）を集積してしまう（システム
オンチップ）アプロ−チをとったときには、大規模化に
伴う歩留まりの低下や設計コスト上昇と合わせて、以下
に詳述するピンネックの問題が生じる。図３は、ＬＳＩ
（ＣＭＯＳゲ−トアレイ）のプロセスアップの一例を示
す。両者の場合のダイサイズ（ＬＳＩの回路集積部分の
大きさ）は同じ（約２．５ｍｍ×２．５ｍｍ）であると
仮定し、同図（ａ）の２μｍプロセスル−ルから同図
（ｂ）の１μｍプロセスル−ルにプロセスアップを行っ
たとしている。この配線ルールの微細化の比率であるプ
ロセス向上比率はこの場合２である。これによって、ト
ランジスタ数は４倍に向上している。即ち、いずれもの
場合もダイ上の１マス分のエリアに約６４ゲ−ト、ＣＭ
ＯＳプロセスで約２６０トランジスタ相当分が集積され
ており、２μｍル−ルの場合は１６マス、１μｍル−ル
の場合は６４マス分のトランジスタ数となっている。し
かし外部入出力用の機能ピンを取り出すための信号パッ
ド数は、図３（ａ）の２μｍル−ルで４４パッド、図３
（ｂ）の１μｍル−ルで６０パッドとなっており約１．
４倍程度しか多くなっていない。この理由の第１は、ト
ランジスタは平面的に配置されるのでその増加率はプロ
セス向上比率のほぼ２乗に比例するのに対し、信号パッ
トは線状に配置されるのでその増加率がほぼプロセス向
上比率に比例するからである。更に第２の理由として、
プロセス向上比率２よりも小さくなっているのは、外部
に接続される負荷（主として容量性負荷）をドライブす
るのに必要な電流（瞬時電流）容量がスイッチング特性
の高速化に伴い信号のスル−レ−トが高くなるため同等
かもしくはより大きくなる傾向にあり、パッドの電流密
度の限界から、信号パッドサイズをそれほど小さくでき
ないからである。 【０００６】ところがランダム論理を集積する場合、必
要となるピン数は、トランジスタ数にほぼ比例して増加
することが経験的に知られており、こうしてトランジス
タ数と外部入出力ピン数との間にアンバランスが生じて
しまう。このことは、メモリ回路等を大量に集積しない
かぎり、ランダム論理主体の回路では大幅に入出力ピン
数が不足してしまうことを意味する。すなわち、多数の
機能ピンを確保するためにＬＳＩに集積する回路規模に
比べてかなり大きなチップサイズ（ダイサイズ）のもの
を使用する必要が生じ、この面からも開発費の増大や歩
留まりの低下を招く。すなわち、少量生産システムでの
ＬＳＩ化は逆にコスト上昇を招く可能性が高い。 【０００７】このことを、例えば１０００ゲ−ト規模で
４０〜５０ピン程度の外部入出力信号を必要とする機能
回路（Ｆｕｎｃｔｉｏｎ）を４つ用意し、４０００ゲ−
ト規模のＣＭＯＳゲ−トアレイに集積する場合について
みる。これを従来通り１チップに集積しようとすれば、
必要となる１６０ピン〜２００ピン程度の信号パッド数
を確保するために、１μｍル−ルのプロセスを用いたＣ
ＭＯＳゲ−トアレイで１００００ゲ−ト規模の大きなダ
イサイズのものが必要となり、必要なゲート数で決まる
ダイサイズよりもはるかに大きなものになる。 【０００８】本発明の目的は、ＬＳＩの開発費用及び量
産時の製造コストを低く抑えつつ、ＬＳＩの外部入出力
ピン数を十分多く確保できてピンネックが生じないよう
にしたマルチファンクションＬＳＩ装置を提供すること
にある。 【０００９】 【課題を解決するための手段】本発明は、複数の機能回
路を持ち、そのうち１つを選択して使用するマルチファ
ンクションＬＳＩ装置であって、それぞれが入力端子群
と出力端子群とを持ち、且つ入力端子群相互の中で異な
る数のものがあり出力端子群相互の中で異なる数のもの
がある、複数の機能回路と、入力ピン群と、出力ピン群
と、第１、第２の入出力ピン群と、上記入力ピン群につ
ながる信号入力バッファ群と、上記出力ピン群につなが
る信号出力バッファ群と、上記第１の入出力ピン群につ
ながると共に入力バッファか出力バッファかの選択が可
能な第１の信号入出力バツフア群と、上記第２の入出力
ピン群につながると共に入力バッファか出力バッファか
の選択が可能な第２の信号入出力バツフア群と、複数の
機能回路の１つを指定する選択信号を入力する選択信号
入力回路と、上記選択信号入力回路の出力に応じて、上
記第１の入出力バッファ群と上記第２の入出カバッフア
群とのそれぞれ入力バッファか出力バッファへの選択、
選択された機能回路の出力の、上記信号出力バッファ群
と、上記第１の入出力バッファ群と前記第２の入出力バ
ッファ群のうち出力バッファを選択したバッファと、へ
の接続、上記機能回路の入力の、上記信号入力バッファ
群と、上記第１の入出力バッファ群と前記第２の入出力
バツフア群のうち入力バッファに切換えられたバッファ
と、への接続、を行う接続選択手段と、を備えるマルチ
ファンクションＬＳＩ装置を開示する。 【００１０】 【００１１】 【００１２】 【００１３】 【作用】入力バッファ、出力バッファ、第１、第２の入
出力バッファ、選択信号入力回路、接続選択手段、を用
いることで、複数の機能回路により入出力ピンを共有で
きるから、ピンネックを解消でき、ピン数が少なくてよ
いことからパッケージコストも下げられる。また開発費
用は、必要な機能を内蔵したＬＳＩを１チップ制作すれ
ば良く、個々の機能を持つチップの場合と回路設計量と
してはほとんど変わらないが、初期制作費用は非常に低
く抑えることができると共に、複数機能のどれでも使え
るから非常に高い量産性を確保できる。１チップ当たり
のコストを低く抑えることができる。従ってこのＬＳＩ
装置を利用して演算処理システムを構成すれば、システ
ム価格を低減することができる。 【００１４】 【実施例】以下、本発明を実施例により詳細に説明す
る。図１は、本発明になるマルチファンクションＬＳＩ
装置の一実施例を示すブロック図で、４つの機能回路
（Ｆｕｎｃｔｉｏｎ１〜４の各々は、１μｍル−ルのＣ
ＭＯＳプロセスで作製された１０００ゲート規模、合計
４０００ゲ−ト規模）のゲ−トアレイである。入力ピン
ＩＳ０〜ＩＳｎは信号入力バッファ群７を介して各機能
回路１〜４の入力端子Ｉへ接続され、また各機能回路１
〜４の出力端子Ｏは選択入力バッファ群６により制御さ
れるマルチプレクサ５、及び信号出力バッファ群８を介
して出力ピンＯＳ０〜ＯＳｍと接続されている。 【００１５】この構成において、マルチプレクサ５は選
択ピンＩＳＥＬ０、ＩＳＥＬ１に与えられた選択信号
（以下、この信号もピンに付した信号ＩＳＥＬ０、ＩＳ
ＥＬ１を（）でくくった（ＩＳＥＬ０）、（ＩＳＥＬ
１）等で表す。他のピンについても同様）に応じて出力
ピンＯＳ０、ＯＳ１、---、ＯＳｍに機能回路１〜４の
どの出力を接続するかを切り換える。即ち、マルチプレ
クサ５の選択入力端子Ａ、Ｂには、外部から入力される
選択信号（ＩＳＥＬ０、ＩＳＥＬ１）から生成した信号
が入力され、また、機能回路１〜４の各出力端子Ｏから
の信号が入力端子ＩＤ０〜ＩＤ３に入力される。そして
選択信号（ＩＳＥＬ０、ＩＳＥＬ１）に対応した機能回
路の出力端子Ｏからの出力信号を選択し、出力端子ＯＤ
に出力する。 【００１６】一方、入力ピンＩＳ０〜ＩＳｎから入力さ
れる外部入力信号は、各機能回路１〜４に対応してそれ
ぞれ定められた機能を有する入力信号群として共通に使
用される。すなわち、回路上は共通信号のように記述さ
れ、配置されているが、各機能回路１〜４それぞれでは
互いに異なる機能（それぞれのファンクションに合った
機能）として認識され処理される。従って、マルチプレ
クサ５が外部へ出力すべき出力信号を選択した時点で必
然的にそれらの機能に関連する機能、すなわち、選択さ
れた機能回路に対応する入力信号の機能に設定されるこ
とになる。 【００１７】本実施例に於るピン類を検討してみると、
４０００ゲートを１チップに搭載してマルチプレクサを
用いずに入出力ピンに接続する従来技術では、１６０ピ
ン程度以上を要した。しかし４０００ゲート規模を搭載
するダイサイズでは６０〜７０の信号パッドしか設けら
れなかった。ところが本実施例によると、入、出力ピン
ともに４つの機能を回路１〜４の各々が必要とするピン
数の内の最大の個数があればよく、これは従来例で説明
したように１０００ゲート規模のゲートアレイで４０〜
５０ピン程度である。従って４０００ゲート搭載できる
ダイサイズで確保可能な６０〜７０の信号パッドがあれ
ば十分で、選択信号（ＩＳＥＬ０、ＩＳＥＬ１）用のパ
ッドを付加しても十分に実現可能である。 【００１８】こうして本実施例によると、ピンネックを
解消すると共に４つの機能回路をまとめてＬＳＩ化する
から開発費用が低下する。また大型のダイが不必要であ
ること、複数の機能を持つからその分だけ生産量が増え
て量産効果が向上することから低価格化ができる。更に
パッケ−ジもピン数のそれほど多くない標準レベルのも
ので良く、パッケ−ジコストも非常に低く抑えることが
可能である。 【００１９】図４は、本発明になるマルチファンクショ
ンＬＳＩ装置の別の実施例を示すブロック図である。図
１の実施例では、入力バッファ群７及び出力バッファ群
８が固定であり、従って、入力信号ピン数及び出力信号
ピン数がともに一定で、このためその外部入出力信号数
がほぼ同一であるような機能回路を１チップで組み込む
ように設計する必要があった。本実施例は、入出力信号
数が各機能回路ごとに異なっても、双方向の入出力バッ
ファを用いて選択信号により制御することで、物理的な
入出力バッファ数の制約をそれ程受けることなくマルチ
ファンクションＬＳＩ装置の設計を行うことができるよ
うにしたものである。 【００２０】図４に示したマルチファンクションＬＳＩ
装置は、機能の異なる５つの機能回路（Ｆｕｎｃｔｉｏ
ｎ）４０１〜４０５と、選択入力バッファ群４０９を介
して入力される選択信号（ＩＳＥＬ０、ＩＳＥＬ１、Ｉ
ＳＥＬ２／ＩＳ）の３つの入力で制御されるマルチプレ
クサ４０６〜４０８と、同じく上記３つの入力で制御さ
れ、各々がｍ＋１個及びｋ＋１個の入出力端子を有する
信号入出力バッファ群４１１及び４１３と、ｎ＋１個の
入力端子を有する信号入力バッファ群４１０とｊ＋１個
の出力端子を有する信号出力バッファ群４１２から成っ
ていて、外部から見ると、１チップで５種類のＬＳＩに
変身するＬＳＩである。 【００２１】以下、本実施例の動作を説明する。まず選
択信号（ＩＳＥＬ１、ＩＳＥＬ０）が（０、０）、
（０、１）、又は（１、０）のときは、この順に対応し
て機能回路４０１、４０２、または４０３が選択され
る。この時信号（ＩＳＥＬ２／ＩＳ）は、機能回路４０
１〜４０３の入力信号の１つとして割り付けられてい
る。また、この条件の時アンドゲート４１４出力は常に
「０」であるから、インバータ４１５、４１６を介して
入力され、信号入出力バッファ群４１１の出力バッファ
４１１０をアクティブにするイネーブル入力Ｅは「０」
となり、出力バッファ４１１０がディゼーブル状態、即
ち、ハイインピーダンス出力状態に固定され、各機能回
路４０１〜４０３はバッファ群４１１を入力バッファ群
としてみなして、これらからの入力信号を各入力端子Ｉ
に取り込む。 【００２２】一方、同一条件下で信号入出力バッファ群
４１３の出力バッファ４１３０をアクティブにするイネ
ーブル信号Ｅには「１」が印加されてアクティブ状態と
なり、バッファ群４１３は出力バッファ群とみなされ
る。 【００２３】またこの時、マルチプレクサ４０６及び４
０７では選択信号（ＩＳＥＬ１、ＩＳＥＬ０）の値に対
応して、（０、０）のとき機能回路４０１の出力に接続
された入力端子ＩＤ０が、（０、１）のとき機能回路４
０２の出力に接続された入力端子ＩＤ１が、（１、０）
のとき機能回路４０３の出力に接続された入力端子ＩＤ
２がそれぞれ選択される。そして各マルチプレクサ４０
６、４０７の出力ＯＤに選択された入力信号群が出力さ
れ、マルチプレクサ４０６出力は入出力バッファ群４１
３を介して外部へ出力され、またマルチプレクサ４０７
の出力は続いてマルチプレクサ４０８を介し、さらに出
力バッファ４１２を介して外部へ出力される。なおこの
ときマルチプレクサ４０８の選択入力Ｓには「０」が印
加されており、常に入力端子ＩＤ０側、即ちマルチプレ
クサ４０７の出力が選ばれている。 【００２４】以上のように、選択信号（ＩＳＥＬ１、Ｉ
ＳＥＬ０）が（０、０）、（０、１）、又は（１、０）
の条件下では、外部からみると入力信号ピンとしてＩＯ
Ｓ０〜ＩＯＳｍ、ＩＳ０〜ＩＳｎ及びＩＳＥＬ２／ＩＳ
の合計ｍ＋ｎ＋３本、出力信号ピンとしてＯＩＳ０〜Ｏ
ＩＳｋ、ＯＳ０〜ＯＳｊの合計ｋ＋ｊ＋２本とから構成
されるＬＳＩとして扱うことができる。 【００２５】次に図４において、選択信号（ＩＳＥＬ
１、ＩＳＥＬ０）が（１、１）の場合の動作を説明す
る。このときは選択信号（ＩＳＥＬ２／ＩＳ）が「０」
の場合と「１」の場合で、それぞれ以下のように信号入
出力バッファ群の機能が設定される。 【００２６】（ＩＳＥＬ２／ＩＳ）＝「０」の場合。 このときアンドゲート４１４出力は「０」であるから、
選択信号（ＩＳＥＬ１、ＩＳＥＬ０）が（１、１）以外
の組み合わせの場合とほぼ同様で、ピンＩＯＳ０〜ＩＯ
Ｓｍ及びＩＳ０〜ＩＳｎが入力ピン、ピンＯＩＳ０〜Ｏ
ＩＳｋ及びＯＳ０〜ＯＳｊが出力ピンとなる。信号（Ｉ
ＳＥＬ２／ＩＳ）は選択信号として機能するので、この
場合は入力信号としては用いることができない。マルチ
プレクサ４０６、４０７では入力端子ＩＤ３が選択さ
れ、機能回路４０４が選ばれてその機能信号が出力バッ
ファとして定義されたバッファ４１３及び４１２に出力
される。従ってこのとき、本ＬＳＩ装置は、機能回路４
０４のみをインプリメントしたものと等価であるとみな
すことができる。 【００２７】（ＩＳＥＬ２／ＩＳ）＝「１」の場合。 このときアンドゲート４１４出力は「１」となり、出力
バッファ４１３０が非アクティブ（ハイインピ−ダン
ス）となり、逆に信号入出力バッファ４１１の出力バッ
ファ４１１０がアクティブとなる。従って、外部からの
入力信号としてはピンＩＳ０〜ＩＳｎ及びＯＩＳ０〜Ｏ
ＩＳｋの合計ｎ＋ｋ＋２本がアサインされ、外部への出
力ピンとしてはピンＯＳ０〜ＯＳｊ及びＩＯＳ０〜ＩＯ
Ｓｍの合計ｊ＋ｍ＋２本がアサインされていることにな
る。機能出力信号としては、マルチプレクサ４０８が入
力端子ＩＤ１、すなわち、機能回路４０５の出力ＯＢを
選択してピンＯＳ０〜ＯＳｊに出力し、また機能回路４
０５の出力ＯＡは直接バッファ４１１を介してピンＩＯ
Ｓ０〜ＩＯＳｍに出力される。従ってこのとき、このＬ
ＳＩ装置は、機能回路４０５のみをインプリメントした
ものと等価であるとみなすことができる。 【００２８】このように、双方向入出力バッファ群をい
くつかのグル−プに分割して、選択信号を用いて入出力
機能の設定を行い、専用の入力、出力バッファ群と組み
合わせて用いれば、非常に高い自由度で物理的に必要と
なる入出力ピン数やその物理的な配置を決めることがで
きる。なおここでは、双方向の入出力バッファ群を入力
か出力のいずれか一方に切り換えて用いる場合を示した
が、機能回路によっては、例えばデ−タバスのような双
方向の入出力信号群を扱う場合もある。そのような場合
は、双方向入出力バッファ群の出力イネ−ブル信号Ｅ
を、機能回路によって必要なタイミングでダイナミック
にアクティブ／非アクティブに制御することにより、双
方向の機能をそのまま利用すれば良い。 【００２９】図５は、本発明のより具体的なマルチファ
ンクションＬＳＩの実施例を示すブロック図で、ゆっく
りしたタイミングで入力される８ビット幅のデ−タを２
ビット幅のデ−タに変換して高速なタイミングで出力す
るマルチプレクサ回路５０１と、高速なタイミングで入
力される２ビット幅のデ−タを８ビット幅のデ−タに拡
張してゆっくりしたタイミングで出力する機能を有する
デマルチプレクサ回路５０２との２つの機能回路と、入
出力ピンの切り換えを行うための信号入出力バッファ群
５０４、５０５、信号出力バッファ群５０８、信号バッ
ファ群５０６及び選択入力バッファ５０７からなり、選
択信号（ＩＳＥＬ）によりマルチ／デマルチの機能を切
り換えて用いることで、両方の機能が１つのＬＳＩで実
現できるマルチファンクションＬＳＩ装置である。以下
この動作を説明する。 【００３０】図６は、デマルチプレクサ回路５０２の動
作を示すタイムチャートで、図５で選択信号（ＩＳＥ
Ｌ）を「１」としたときの動作である。このときは選択
信号（ＩＳＥＬ）＝「１」であるから、信号入出力バッ
ファ５０４内の出力バッファはいずれも非アクティブと
なり、信号入出力バッファ群５０５内の出力バッファが
すべてアクティブとなっている。 【００３１】この状態で、ＬＳＩの内部ハ−ドウェアの
リセット処理と変換開始タイミングを決めるための信号
ＩＲＥＳがアクティブレベル「１」になると、そのとき
の信号ＩＣＬＫ（高速クロック）の立ち上がりのタイミ
ング信号から入力デ−タ列がピンＩＯＳ０、ＩＯＳ１か
ら入力され始め、合計４クロック（信号ＩＣＬＫの４周
期）分取り込まれる。この信号ＩＣＬＫ４周期分の合計
２×４＝８ビットのデータは、デマルチプレクサ５０２
で８ビットパラレルの、周期が信号ＩＣＬＫの４倍のデ
ータに変換される。信号ＩＳＹＮＣは、デマルチプレク
サ５０２で変換されたデータを出力ピンＯＩＳ０〜ＯＩ
Ｓ７へ出力するタイミングを決めており、最後の２ビッ
ト分の入力デ−タを内部に取り込んでから、信号ＩＣＬ
Ｋのそれ以後の立ち上がりのタイミング４つ分まで信号
ＩＳＹＮＣの位相を信号ＩＣＬＫに同期して移動するこ
とにより、出力タイミングをずらすことができる。 【００３２】図６では、信号ＩＲＥＳがアクティブにな
り、信号ＩＣＬＫが立ち上がった時刻ｔ₀から４つつの
データａ、ｂ、ｃ、ｄがピンＩＯＳ１から取り込まれて
いる。そして最後のデータｄの取り込みが終了した直後
の信号ＩＣＬＫの立ち上がり時刻ｔ＝ｔ₅から変換デー
タを出力するようにＩＳＹＮＣ信号の位相を定めてい
る。従って、図の時刻ｔ₅は、データ（ａ、ｂ、ｃ、
ｄ）が８ビットパラレルで出力されるタイミングであ
り、時刻ｔ₁は、データ（ａ、ｂ、ｃ、ｄ）より１つ前
に取り込まれたデータ（図示省略）の出力タイミングを
示している。またデータ（ａ、ｂ、ｃ、ｄ）と出力ピン
ＯＩＳ０、ＯＩＳ１、…に出力されるデータ値との対応
は、 【数１】ａ＝（（ＩＯＳ０₀）、（ＩＯＳ１₀）） ｂ＝（（ＩＯＳ０₁）、（ＩＯＳ１₁）） ｃ＝（（ＩＯＳ０₂）、（ＩＯＳ１₂）） ｄ＝（（ＩＯＳ０₃）、（ＩＯＳ１₃）） とすると 【数２】（ＯＩＳ０）＝（ＩＯＳ０₀） （ＯＩＳ１）＝（ＩＯＳ１₀） （ＯＩＳ２）＝（ＩＯＳ０₁） （ＯＩＳ３）＝（ＩＯＳ１₁） （ＯＩＳ４）＝（ＩＯＳ０₂） （ＯＩＳ５）＝（ＩＯＳ１₂） （ＯＩＳ６）＝（ＩＯＳ０₃） （ＯＩＳ７）＝（ＩＯＳ１₃） である。但し（ＩＯＳ０_j）、（ＩＯＳ１_j）は時刻ｔ_j
のタイミングにピンＩＯＳ０、ＩＯＳ１からそれぞれ取
り込まれたビット値である（ｊ＝０〜３）。こうして、
２ビットパラレルで入力されたデータが８ビットづつま
とめられ（拡張変換）、８ビットバラレルデータとして
出力される。 【００３３】図７は、図５のマルチプレクサ回路５０１
の動作を示すタイムチャートで、図５で選択信号（ＩＳ
ＥＬ）を「０」としたときの動作である。このときは選
択信号（ＩＳＥＬ）＝「０」であるから、信号入出力バ
ッファ５０４内の出力バッファはいずれもアクティブと
なり、信号入出力バッファ群５０５内の出力バッファが
すべて非アクティブとなっている。ゆっくりしたタイミ
ングのクロックである信号ＩＳＹＮＣが「１」となって
その直後の信号ＩＣＬＫの立ち上がりのタイミングｔ₁₁
で外部からＯＩＳ０〜ＯＩＳ７を介して８ビットのパラ
レルのデ−タｘが入力されると、次の信号ＩＣＬＫの上
がりのタイミングｔ₁₂から４周期分（信号ＩＣＬＫの周
期で）連続して４つの２ビットの出力デ−タ（ａ、ｂ、
ｃ、ｄ）に変換し、ピンＩＯＳ０、ＩＯＳ１に４つ連続
して出力する。本動作の場合、信号ＩＲＥＳはＬＳＩの
内部回路をリセットする機能のみを実現するものと仮定
しているが、デマルチプレクサの場合と同様、信号ＩＲ
ＥＳの入力タイミングによってＩＯＳ０、ＩＯＳ１に変
換したデ−タを出力し始めるタイミングを決定するよう
な機能を持たせても良い。 【００３４】上記マルチプレクサ動作の入出力関係は以
下のようになる。まず入力ピンＯＩＳ０〜ＯＩＳ７から
の入力信号と信号ａ〜ｄは 【数３】ａ＝（（ＯＩＳ０）、（ＯＩＳ１）） ｂ＝（（ＯＩＳ２）、（ＯＩＳ３）） ｃ＝（（ＯＩＳ４）、（ＯＩＳ５）） ｄ＝（（ＯＩＳ６）、（ＯＩＳ７）） の関係であり、出力ピンＩＯＳ０、ＩＯＳ１へは時刻ｔ
₁₂にａ、時刻ｔ₁₃にｂ、時刻ｔ₁₄にｃ、時刻ｔ₁₅にｄが
それぞれ出力される。 【００３５】図５の実施例では、マルチプレクサ回路を
用いておらず、双方向の信号入出力バッファ群５０４、
５０５の入出力機能を選択入力信号（ＩＳＥＬ）で切り
換えることによりＬＳＩの機能を決定している。これ
は、マルチプレクサとデマルチプレクサとがちょうど逆
の機能を有しており、入力ピン数と出力ピン数が逆にな
るだけで、合計の機能信号のピン数がほぼ同一にできる
ため、マルチファンクションＬＳＩに一緒に集積するの
に好適だからである。このように、一緒に集積する機能
回路をよく検討すれば、非常に効率的、効果的にマルチ
ファンクションＬＳＩが構築できることがわかる。すな
わち、図１及び図４におけるマルチプレクサ回路５、４
０６、４０７、４０８に相当する機能切り換えのための
特別な回路を用いなくても非常に効率的にマルチファン
クションＬＳＩ装置が構成可能な場合があることを示し
た例が図５の実施例であると言える。 【００３６】図５の実施例の応用としては、例えば、図
５中の共通回路（ＣＬＫＧＴ）５０３の機能をマルチプ
レクサ／デマルチプレクサしてクロック生成及び制御用
ＬＳＩを構成したり、更に多くの機能回路がインプリメ
ント可能であれば、演算機能回路等をマルチプレクサ回
路とともにインプリメントし、マルチ／デマルチ回路を
入出力用に用いることによって演算処理用ＬＳＩを実現
することもできる。 【００３７】このような本発明のマルチファンクション
ＬＳＩを用いたシステム構成例を図８の実施例により説
明する。このシステムでは、まず入力端子８０１から入
力されたアナログ信号をアンプで増幅した後サンプリン
グ型のＡＤＣ（アナログ−デジタル変換器）８０２で２
ビット×４＝８ビットのデジタルデ−タに変換し、その
デ−タの各２ビットずつ計４組を４個のデマルチプレク
サ（ＬＳＩ−Ａ）８０３〜８０６に入力する。デマルチ
プレクサ８０３〜８０６は、図５及び図６で説明したデ
マルチプレクサとほぼ同じ動作を行うもので、その２ビ
ット入力を８ビットパラレルのデータに変換する。デマ
ルチプレクサ８０３〜８０６の各出力は２ビットづつの
４組の出力に分けられていて、どのデマルチプレクサに
ついてもその出力の各組は４つの演算回路（ＬＳＩ−
Ｂ）８０７〜８１０に入力される。各演算回路８０７〜
８１０出力も２ビット×４組構成となっており、この出
力がやはり４つのマルチプレクサ（ＬＳＩ−Ｃ）８１１
〜８１４に入力される。このマルチプレクサも図５、図
７で説明したものとほぼ同じである。最後に、各マルチ
プレクサ８１１〜８１４から出力された２ビット幅のシ
リアルデータはサンプリングタイプのＤＡＣ（デジタル
−アナログ変換器）８１５に入力されてアナログデ−タ
に変換され、アンプで増幅されて、アナログ出力端子８
１６に出力される。 【００３８】クロック生成及び制御回路（ＬＳＩ−Ｄ）
８１７は、基準となる高速なシステムクロックをＩＣＫ
入力に、内部回路のリセット及び外部リセット出力信号
ＯＲＥＳの生成を行うためのシステムリセット信号をＩ
ＲＥＳ入力に受けて、デマルチプレクサ８０３〜８０６
それぞれへのリセット信号ＯＲＥＳと、ＡＤＣ８０２へ
のクロック信号ＯＣＫＡＤＣと、デマルチプレクサ８０
３〜８０６それぞれへのクロック信号ＯＣＫＡ０〜３、
演算回路８０７〜８１０それぞれへのクロック信号ＯＣ
ＫＢ０〜ＯＣＫＢ３と、マルチプレクサ８１１〜８１４
それぞれへのクロック信号ＯＣＫＣ０〜ＯＣＫＣ３と、
ＤＡＣ８１５へのクロック信号ＯＣＫＤＡＣとを生成し
ている。 【００３９】デマルチプレクサ８０３〜８０６及びマル
チプレクサ８１１〜８１４は、前述のように図５に示し
たマルチファンクションＬＳＩとほぼ同じであるが、異
なるのは、デマルチプレクサ８０３〜８０６が、入力さ
れた高速な基準クロック信号ＯＣＫＡ０〜ＯＣＫＡ３
（図５におけるＩＣＬＫと等価）を基にして、その４倍
の周期を有する低速な同期用クロックＯＳＹ及びＯＳＹ
０〜３を生成し、クロックＯＳＹを演算回路８０７〜８
１０の入力端子ＩＳＹへ入力し、クロックＯＳＹ０〜Ｏ
ＳＹ３をマルチプレクサ８１１〜８１４の対応する入力
端子ＩＳＹに入力するという方式を採っていることであ
る。また、マルチプレクサもリセット入力を必要とせ
ず、デマルチプレクサからの同期クロックＩＳＹ入力
と、その４倍の周波数の基準クロックＯＣＫＣ０〜ＯＣ
ＫＣ３をクロック生成及び制御回路８１７から得るだけ
のシンプルな構造としている。しかし、図５に示したマ
ルチファンクションＬＳＩのマルチプレクサ／デマルチ
プレクサ機能と本質的な違いは無い。すなわち、マルチ
プレクサ８０３〜８０６とデマルチプレクサ８１１〜８
１４として、図５に示したＬＳＩを用い、その選択信号
（ＩＳＥＬ）を「１」（プルアップＰＵ）に設定してデ
マルチプレクサ８０３〜８０６とし、選択信号（ＩＳＥ
Ｌ）を「０」（プルダウンＰＤ）に設定してマルチプレ
クサ８１１〜８１４とすればよい。データ変換機能とし
ては図６、７に示したものとほぼ同等である。こうし
て、図８に示したシステム全体では、高速に入力される
アナログデ−タを前段のデマルチプレクサによりゆっく
りとしたデジタルデ−タに変換することによって演算処
理に要する時間を確保し、そのデ−タに対して中央の演
算回路で、必要な演算処理（フィルタリングや複雑なデ
−タ変換等）を加え、その出力結果を後段のマルチプレ
クサにより再び高速なアナログデ−タに変換して出力す
る機能を実現している。 【００４０】なお、図８に示した実施例では、デマルチ
プレクサ８０３〜８０６とマルチプレクサ８１１〜８１
４のみをマルチファンクションＬＳＩの対象として説明
したが、前述したように、より多くの機能回路を集積可
能であれば、選択信号と機能を切り替えるマルチプレク
サ回路を追加することによって、クロック生成及び制御
回路８１７や演算回路８０７〜８１０の機能もともに１
チップに集積した形のマルチファンクションＬＳＩを製
作することもできる。この場合、演算回路８０７〜８１
０の入出力ピン数がデマルチプレクサ８０３〜８０６及
びマルチプレクサ８１１〜８１４の入出力ピン数よりも
多くなるため、ピンの総数をデマルチプレクサ又はマル
チプレクサに合わせるならば、演算回路への入出力デ−
タビット数を減らす必要がある。このためには例えば、
現状２ｂｉｔ×４の８ｂｉｔで構成される入出力デ−タ
を１ビット×４の４ビットデ−タにビットスライスする
（その分ＬＳＩ数が増える）。逆に演算回路のピン数に
合わせるならば、デマルチプレクサ及びマルチプレクサ
におけるデマルチプレクス後およびマルチプレクス前の
データ幅を大きくし（例えば１６ビット）、演算回路の
数を増やす（例えば８ＬＳＩにする）構成を採れば非常
に効果的である。なお、クロック生成及び制御回路８１
７は、同種の機能の信号を複数生成するという性格上、
設計時における物理的なピン数の制御は容易であり、ま
た出力が多いのでマルチファンクションＬＳＩとしてデ
マルチプレクサや演算回路など、他の機能回路と一緒に
集積しやすいと言える。また、前述したように、入力ピ
ン数と出力ピン数の設計時における物理的な制御は、双
方向の入出力バッファ群を設けて入出力の状態を細かく
設定できるようにすれば容易に可能である。 【００４１】図９は、図８のシステムの変形例で、ＡＤ
Ｃ９０３及び９０４、ＤＡＣ９４０のサンプリングサイ
クルのレベルで５００ＭＨｚ〜１ＧＨｚ（５００ＭＨｚ
＋αと表現する）程度の超高速アナログ入出力信号を扱
うことを前提としたものである。ただし、ＡＤＣ９０３
及び９０４は、アナログ入力端子９０２から入力される
超高速アナログ入力デ−タ（５００ＭＨｚ＋αでサンプ
リング要）を、十分なサンプルホ−ルド時間を確保して
ＡＤＣ９０３及び９０４で確実にサンプリングするため
に、サイクルスチ−ルを用いている。すなわち、ＡＤＣ
９０３とＡＤＣ９０４へ交互にアナログ入力デ−タを振
り分けることにより、各ＡＤＣ当たり２５０ＭＨｚ＋β
でサンプリングすれば良い様に構成している。このサイ
クルスチ−ルを行うために、ＡＤＣ９０３とＡＤＣ９０
４には互いに反転した２５０ＭＨｚ＋βのサンプリング
のための基準クロックを、クロック生成用ＬＳＩ（ＣＬ
ＫＧＴ−Ａ）９０５から供給している。またこのように
２つのブロックに分割して、各々を２５０ＭＨｚ＋βで
サンプリングする方式を取れば、各々ＡＤＣのサンプリ
ングレ−トを落すことができるため、ＡＤＣ内部のスイ
ッチングノイズや出力バッファが外部の負荷をドライブ
する際のスイッチングノイズを低減することができ、安
定なアナログ−デジタル変換が可能となるばかりか、出
力されるデジタルデ−タの確定時間も長く確保できるた
め、次段のデマルチプレクサＬＳＩ９０６〜９１３への
デ−タラッチ動作においてもセットアップ時間に余裕が
生まれ、以後確実なデジタルデ−タ処理が可能となる。 【００４２】本実施例では、デマルチプレクサＬＳＩ９
０６〜９１３に１：８の変換機能（図５及び図８の例で
は１：４であった）を持たせている。すなわち、２ビッ
ト×１のデ−タを入力し、２ビット×８のデ−タに変換
している。このデマルチプクサＬＳＩ９０６〜９１３で
必要となる同期クロック（ＳＹＮＣ）及び基準クロック
はクロック生成用ＬＳＩ９０５より供給している。ま
た、デマルチプクサＬＳＩ９０６〜９１３は、次段の演
算処理用ＬＳＩ９１４〜９２９への基準クロックも生成
している。この演算用ＬＳＩ９１４〜９２９への基準ロ
ック周波数は、デマルチプレクサＬＳＩ９０３〜９１３
によって、２５０ＭＨｚ＋βのサンプリング周波数が８
分の１に変換されたのと等価となるため、３２ＭＨｚ＋
γとなる。 【００４３】後段のマルチプレクサＬＳＩ９３０〜９３
３及び９３５〜９３８も８：１のものを用い、デマルチ
プレクサＬＳＩとちょうど反対の変換処理を行って、３
２ＭＨｚ＋γのサンプリング周波数で演算処理ＬＳＩ９
１４〜９２９から送り込まれて来るデ−タを２５０ＭＨ
ｚ＋βで変化するデ−タに変換する。そして最終段の
２：１のマルチプレクサＬＳＩ９３９を用いて、サイク
ルスチ−ルによって分離されている２つのブロックから
の８ビットずつのデ−タ計１６ビットを、５００ＭＨｚ
＋αで変化する８ビットのデ−タに変換してＤＡＣ９４
０に出力する。ＤＡＣ９４０はその８ビットのデジタル
入力デ−タをアナログデ−タに変換して、出力端子９４
１に出力する。なお、各デマルチプレクサ及びマルチプ
レクサへの基準クロックや同期用クロック（ＳＹＮＣ）
の供給は、クロック生成用ＬＳＩ（ＣＬＫＧＴ−Ｂ）９
３４によって行う。また、本例では、ＣＬＫＧＴ−Ｂ９
３４への基準クロック及び同期用クロック（ＳＹＮＣ）
の供給はクロック生成用ＬＳＩ（ＣＬＫＧＴ−Ａ）９０
５によって行っている。 【００４４】以上のような構成の本実施例において、非
常に高速なアナログデ−タを扱うため、比較的ゆっくり
としたタイミング（３２ＭＨｚ＋γ）で動作可能な演算
処理ＬＳＩ９１４〜９２９による演算処理ブロックを除
き、他のブロックは１ランク以上高速なＬＳＩまたは高
速スイッチングが可能な製造プロセスを用いたＬＳＩ
（例えばＧａＡｓやＥＣＬプロセスを用いたＬＳＩ）で
構成する必要が生じる可能性が高い。従ってこれらデマ
ルチプレクサ、マルチプレクサ、ブロック生成用のＬＳ
ＩはマルチファンクションＬＳＩとして組み込むことが
できるが、動作速度の異なる演算処理ＬＳＩをマルチフ
ァンクションＬＳＩとして一緒に組み込むように設計で
きない場合もあり得る。なお、演算処理ＬＳＩは、本例
の場合１６ケ用いて構成することになる。その入出力の
ビット長は図８の例と同様であるが、前述したように、
演算周期を原発振器のサンプリング周波数（５００ＭＨ
ｚ＋α）の１６分の１まで低速化することが可能であ
る。但し入出力ピン数はどのＬＳＩもほぼ同じであるた
め、演算処理内容によっては演算処理ＬＳＩ９１４〜９
２９もマルチファンクションＬＳＩとして他のＬＳＩと
同一のチップ上に組み込める場合はより効率的になる。 【００４５】 【発明の効果】本発明によれば、入出力ピン数が機能回
路数倍になったのと等価の効果が得られ、ピンネックを
解消することができる。開発費用は、必要な機能を集積
したＬＳＩを１チップ製作すれば良く、回路設計量とし
てはほとんど変わらないが、初期製作費用は非常に低く
抑えることができる。また、量産時には同一チップを機
能回路数倍の量のＬＳＩを生産することになるため、非
常に高い量産性を確保できる。このため、少量しか生産
しないシステムでも十分ＬＳＩ化を図ることが可能にな
る。また、パッケ−ジは、ピン数のそれほど多くない標
準レベルのもので良く、パッケ−ジコストも非常に低く
抑えることができるという効果がある。

【図面の簡単な説明】 【図１】本発明におけるマルチファンクションＬＳＩ装
置の一実施例を示すブロック図である。 【図２】ロ−カル回路ブロック内の一般的な構成を示す
ブロック図である。 【図３】ＬＳＩ（ＣＭＯＳゲ−トアレイ）の回路実装可
能規模と入出力パッド数との関係説明図である。 【図４】本発明におけるマルチファンクションＬＳＩ装
置の別の実施例を示すブロック図である。 【図５】本発明におけるマルチプレクサ／デマルチプレ
クサＬＳＩ装置の一実施例を示すブロック図である。 【図６】図５の実施例におけるデマルチプレクサ動作の
タイムチャートである。 【図７】図５の実施例におけるマルチプレクサ動作のタ
イムチャートである。 【図８】本発明におけるマルチファンクションＬＳＩ装
置を用いたシステムの一構成例を示すブロック図であ
る。 【図９】図８のシステムの変形例を示すブロック図であ
る。 【符号の説明】 １〜４ 機能回路 ５ マルチプレクサ ６ 選択入力バッファ群 ４０１〜４０５ 機能回路 ４０６〜４０８ マルチプレクサ ４０９ 選択入力バッファ群 ４１１、４１３ 信号入出力バッファ群 ５０１ マルチプレクサ ５０２ デマルチプレクサ ５０４、５０５ 信号入出力バッファ群 ５０７ 選択入力バッファ ８０３〜８０６ デマルチプレクサＬＳＩ ８０７〜８１０ 演算回路ＬＳＩ ８１１〜８１４ マルチプレクサＬＳＩ

フロントページの続き (56)参考文献 特開 平５−308122（ＪＰ，Ａ) 特開 昭62−185337（ＪＰ，Ａ) 特開 昭62−98761（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 G06F 15/78 510 H01L 21/82 H01L 27/04

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 複数の機能回路を持ち、そのうち１つを
   選択して使用するマルチファンクションＬＳＩ装置であ
   って、 それぞれが入力端子群と出力端子群とを持ち、且つ入力
   端子群相互の中で異なる数のものがあり出力端子群相互
   の中で異なる数のものがある、複数の機能回路と、 入力ピン群と、 出力ピン群と、 第１、第２の入出力ピン群と、 上記入力ピン群につながる信号入力バッファ群と、 上記出力ピン群につながる信号出力バッファ群と、 上記第１の入出力ピン群につながると共に入力バッファ
   か出力バッファかの選択が可能な第１の信号入出力バツ
   フア群と、 上記第２の入出力ピン群につながると共に入力バッファ
   か出力バッファかの選択が可能な第２の信号入出力バツ
   フア群と、 複数の機能回路の１つを指定する選択信号を入力する選
   択信号入力回路と、 上記選択信号入力回路の出力に応じて、 上記第１の入出力バッファ群と上記第２の入出カバッフ
   ア群とのそれぞれ入力バッファか出力バッファへの選
   択、 選択された機能回路の出力の、上記信号出力バッファ群
   と、上記第１の入出力バッファ群と前記第２の入出力バ
   ッファ群のうち出力バッファを選択したバッファと、へ
   の接続、 上記機能回路の入力の、上記信号入力バッファ群と、上
   記第１の入出力バッファ群と前記第２の入出力バツフア
   群のうち入力バッファに切換えられたバッファと、への
   接続、 を行う接続選択手段と、 を備えるマルチファンクションＬＳＩ装置。