JP3396605B2 - Limiting circuit of synchronous rectifier circuit - Google Patents

Limiting circuit of synchronous rectifier circuit

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JP3396605B2
JP3396605B2 JP27912597A JP27912597A JP3396605B2 JP 3396605 B2 JP3396605 B2 JP 3396605B2 JP 27912597 A JP27912597 A JP 27912597A JP 27912597 A JP27912597 A JP 27912597A JP 3396605 B2 JP3396605 B2 JP 3396605B2
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Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、スイッチング電源
の同期整流回路に係り、特に整流素子及び転流素子に電
界効果トランジスタ(MOSFET)を用いた同期整流
回路の制限回路に関する。 【0002】 【従来の技術】同期整流回路の整流動作において、電源
の起動/停止時や入出力に変動が生じた場合に、転流素
子制御部の信号遅延等によって整流素子と転流素子が同
時に導通(以下、短絡と記す。)する場合がある。この
短絡期間には、極めて大きな電流が流れ、素子に大きな
ダメージを与える。このような短絡期間を短縮するため
に、同期整流回路の転流素子を駆動する駆動パルスのパ
ルス幅を制限する制限回路が用いられている。 【0003】従来の同期整流回路の制限回路の構成を図
7に示す。同図において、50は同期整流回路を構成す
る転流素子70に駆動パルスを供給する同期整流制御回
路であり、同期整流制御回路50は、駆動パルスを生成
する制御回路52と、制御回路52により生成された駆
動パルスを所定のレベルまで増幅する駆動回路54とか
ら構成されている。 【0004】また60は制限回路であり、制限回路60
は転流素子70(本例ではNチャンネルのMOSFET
である。)のドレイン・ソース間電圧VDSを検出し、ド
レイン・ソース間電圧VDSに基づいて同期整流回路の整
流動作が短絡期間に突入したか否かを検出する検出回路
62と、同期整流制御回路50と転流素子70との間に
接続され検出回路62の検出出力に基づいて転流素子7
0が短絡状態になった際に同期整流制御回路50の駆動
回路54から出力される駆動パルスのパルス幅を制限す
るスイッチ回路64とから構成されている。この場合に
従来の制限回路では同期整流制御回路から出力される駆
動パルスのパルス幅を制限するスイッチ回路の機能をス
イッチ回路に用いるスイッチング素子固有のスレッシュ
ホールド電圧VTHを利用することにより実現していた。 【0005】 【発明が解決しようとする課題】しかしながら、上述し
た従来の同期整流回路の制限回路では単に同期整流制御
回路から出力される駆動パルスのパルス幅を制限するス
イッチ回路の機能をスイッチ回路に用いるスイッチング
素子固有のスレッシュホールド電圧VTHを利用すること
により実現していたため、スイッチ回路に使用するスイ
ッチング素子によって様々な問題が有った。すなわち、
スイッチ回路を構成するスイッチング素子としてバイポ
ーラトランジスタ(BJT)を使用する場合には図7に
示す従来例で転流素子70としてのNチャンネルのMO
SFETが非導通期間においてそのMOSFETのドレ
イン・ソース間電圧VDSは高電位となる。検出回路62
で検出されたドレイン・ソース間電圧VDSはスイッチ回
路を構成するスイッチング素子としてのバイポーラトラ
ンジスタ(BJT)のベース・エミッタ間に供給される
ために、MOSFET70が非導通状態にある期間で
は、スイッチング素子としてのバイポーラトランジスタ
(BJT)に常にベース電流が流れ、大きな電力損失が
発生するという問題が有った。 【0006】またスイッチ回路を構成するスイッチング
素子として電界効果トランジスタ(FET)を使用する
場合には電界効果トランジスタが導通状態になるための
スレッシュホールド電圧VTHは約2〜4Vと高いため、
転流素子70としてのMOSFETが短絡状態となり、
転流素子70のドレイン・ソース間電圧VDSがスレッシ
ュホールド電圧VTH以下となると、スイッチ回路を構成
するスイッチング素子としての電界効果トランジスタが
非導通状態となり、転流素子70を非導通状態にするこ
とができなくなり、制限回路としての機能を果たさなく
なるという問題が有った。 【0007】本発明はこのような事情に鑑みてなされた
ものであり、電力損失の低減及び同期整流回路の転流素
子における短絡期間の短縮化を図った同期整流回路の制
限回路を提供することを目的とする。 【0008】 【課題を解決するための手段】 【0009】 【0010】 【0011】 【0012】 【0013】 【0014】 【0015】 【0016】本発明は、整流素子及び転流素子として電
界効果トランジスタを用いた同期整流回路の前記転流素
子に同期整流制御回路より供給する駆動パルスのパルス
幅を制限する同期整流回路の制限回路において、前記転
流素子としての電界効果トランジスタのドレイン・ソー
ス間電圧を検出する電圧検出手段と、前記電圧検出手段
の検出結果に基づいて前記同期整流回路の整流動作が短
絡期間に突入した際に前記電界効果トランジスタを非導
通状態にする動作電圧の低いスイッチング手段と、前記
同期整流回路の整流動作が短絡期間に突入した際に前記
同期整流制御回路より前記スイッチング手段に流れる出
力電流を制限するコンデンサと、前記電圧検出手段とス
イッチング手段との間に接続され前記電界効果トランジ
スタが非導通状態になり、前記短絡期間が終了した時点
で前記状態検出手段とスイッチング手段との間を切り離
す回路切離し手段と、を有することを特徴とする。 【0017】上記構成の同期整流回路の制限回路では、
電圧検出手段により前記転流素子としての電界効果トラ
ンジスタのドレイン・ソース間電圧が検出されると、動
作電圧の低いスイッチング手段は前記電圧検出手段の検
出結果に基づいて前記同期整流回路の整流動作が短絡期
間に突入した際に前記電界効果トランジスタを非導通状
態にする。 【0018】一方、コンデンサは前記同期整流回路の整
流動作が短絡期間に突入した際に前記同期整流制御回路
より前記スイッチング手段に流れる出力電流を制限し、
前記電圧検出手段とスイッチング手段との間に接続され
た回路切離し手段は前記電界効果トランジスタが非導通
状態になり、前記短絡期間が終了した時点で前記電圧検
出手段とスイッチング手段との間を切り離す。 【0019】本発明によれば、同期整流回路を構成する
転流素子に同期整流制御回路より供給する駆動パルスの
パルス幅が回路素子等の遅延時間により極めて長くなっ
た場合においても、スイッチング動作を行うのに必要な
動作電圧の低いスイッチング手段として例えば、スレッ
シュホールド電圧VTHの低いバイポーラトランジスタを
使用することにより、同期整流回路を構成する転流素子
の短絡状態の検出能力を高めることができ、それ故、前
記転流素子の短絡期間を短時間内に抑制することができ
る。 【0020】また短絡期間終了後に電圧検出手段とスイ
ッチング手段との間の接続を切り離す回路切離し手段
と、前記同期整流回路の整流動作が短絡期間に突入した
際に前記同期整流制御回路より前記スイッチング手段に
流れる出力電流を制限するコンデンサを付加したことに
より電力損失を大幅に低減することができる。 【0021】 【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。本発明の第1の実施の形態に係る
同期整流回路の制限回路の構成を図1に示す。同図にお
いて、同期整流制御回路10は同期整流回路を構成する
転流素子30に駆動パルスを供給する機能を有し、駆動
パルスを生成する制御回路12と、制御回路12から出
力された駆動パルスを電力増幅する駆動回路14とから
構成されている。 【0022】また同期整流制御回路10から出力される
駆動パルスのパルス幅を制限する制限回路20は、転流
素子30としての電界効果トランジスタMOSFET1
のドレイン・ソース間電圧VDSを検出することにより同
期整流回路の整流動作が、同期整流回路を構成する整流
素子及び転流素子が同時に導通状態となる短絡期間に突
入したことを検出する検出回路22(本発明の状態検出
手段または電圧検出手段に相当する。)と、同期整流回
路の整流動作が短絡期間に突入した際に転流素子30を
非導通状態にするスイッチング動作を行うのに必要な動
作電圧の低いスイッチ回路24(本発明のスイッチング
手段に相当する。)と、検出回路22とスイッチ回路2
4との間に接続され上記短絡期間が終了した時点で検出
回路22とスイッチ回路24との間の接続を切り離す切
離し回路26(本発明の回路切離し手段に相当する。)
とを有している。 【0023】上記構成において、制御回路12により駆
動パルスが生成されると、駆動回路14はこの駆動パル
スを電力増幅し、制限回路20のスイッチ回路24を介
して同期整流回路を構成する転流素子30としての電界
効果トランジスタMOSFETlを駆動する。 【0024】検出回路22は電界効果トランジスタMO
SFET1のドレイン・ソース間電圧VDSを検出し、ス
イッチ回路24は短絡期間に入ると直ちに電界効果トラ
ンジスタMOSFET1のゲート電圧を低電位にし、電
界効果トランジスタMOSFET1を非導通状態とす
る。 【0025】切離し回路26は、MOSFET1が非導
通状態になり、短絡期間が終了した時点で検出回路22
とスイッチ回路24との間の接続を切り離すことにより
スイッチ回路24の機能を停止させる。 【0026】次に、図1に示した本発明の第1の実施の
形態に係る同期整流回路の制限回路の具体的構成を図2
に示す。同図において、同期整流制御回路l0の出力端
は転流素子30としての電界効果トランジスタMOSF
ET1のゲート(G)に接続されている。電界効果トラ
ンジスタMOSFET1のソース(S)は、接地されて
いる。検出回路22を構成する抵抗R1の一端は電界効
果トランジスタMOSFET1のドレイン(D)に接続
され、この抵抗R1の他端は切離し回路26を構成する
電界効果トランジスタMOSFET2のドレインに接続
されている。電界効果トランジスタMOSFET2のゲ
ートは、電界効果トランジスタMOSFET1のゲート
に接続されている。電界効果トランジスタMOSFET
2のソースはスイッチ回路24を構成するバイポーラト
ランジスタBJTlのベース(B)と抵抗R2の一端に
接続されている。抵抗R2の他端は接地されている。バ
イポーラトランジスタBJTlのコレクタ(C)は電界
効果トランジスタMOSFET2のゲートに接続され、
またエミッタ(E)は接地されている。 【0027】次に図2に示した同期整流回路の制限回路
の動作を、図3に示す各部の動作波形を参照しながら説
明する。 【0028】転流素子30としての電界効果トランジス
タMOSFET1のゲート・ソース間電圧VGSが高電位
になると、電界効果トランジスタMOSFET1は導通
状態となり(図3(a),(b))、ドレイン電流ID
が電界効果トランジスタMOSFET1のソースからド
レインに流れるため(図3(c))、電界効果トランジ
スタMOSFET1のドレイン・ソース間電圧VDSは僅
かに負電位となる(図3(b))。この時、バイポーラ
トランジスタBJT1のベース・エミッタ間電圧VBEが
約0.7Vであることより、電界効果トランジスタMO
SFET2のゲート・ソース間電圧VGSは電界効果トラ
ンジスタMOSFET1とほぼ同じ電圧となり(図3
(d))、電界効果トランジスタMOSFET2は導通
状態にある(図3(e))。しかし、電界効果トランジ
スタMOSFET1のドレイン・ソース間電圧VDSが負
電位であるため(図3(b))、バイポーラトランジス
タBJTlにはベース電流が流れず(図3(h))、バ
イポーラトランジスタBJT1は非導通状態を維持する
(図3(g))。 【0029】この時、時刻t1で同期整流回路の整流動
作が短絡期間(T1)に突入すると、電界効果トランジ
スタMOSFETlのドレイン電流ID はドレインから
ソースに流れ(図3(c))、電界効果トランジスタM
OSFET1のドレイン・ソース間電圧VDSは約1〜2
Vとなる(図3(b))。電界効果トランジスタMOS
FET2は導通状態にあるため(図3(e))、抵抗R
1、電界効果トランジスタMOSFET2を通ってバイ
ポーラトランジスタBJTlにベース電流が流れ(図3
(h))、バイポーラトランジスタBJTlは導通状
態、すなわちコレクタ・エミッタ間電圧VCEがほぼ零の
状態になる(図3(g))。この結果、電界効果トラン
ジスタMOSFET1のゲート・ソース間電圧VGSは低
電位に固定され(図3(a))、電界効果トランジスタ
MOSFET1は非導通状態となる(図3(b))。 【0030】電界効果トランジスタMOSFET2も遅
延時間のため若干遅れて非導通状態になるため(図3
(d),(e))、バイポーラトランジスタBJT1に
供給されるベース電流はなくなり(図3(h))、バイ
ポーラトランジスタBJTlも非導通状態となる。 【0031】図3において期間T2は、同期整流制御回
路1の出力が本来高電位である期間であり転流素子30
が短絡状態となる短絡期間のうち短縮された期間であ
る。 【0032】本発明の第1の実施の形態に係る同期整流
回路の制限回路によれば、スイッチング動作を行うのに
必要な動作電圧の低いスイッチング手段として例えば、
スレッシュホールド電圧VTHの低いバイポーラトランジ
スタを使用することにより、同期整流回路を構成する転
流素子の短絡状態の検出能力を高めることができ、それ
故、転流素子の短絡期間を極度に短縮することができる
と共に、短絡期間終了後に電圧検出手段とスイッチング
手段との間の接続を切り離す回路切離し手段を設けたの
で、電力損失を大幅に低減することができる。 【0033】次に本発明の第2の実施の形態に係る同期
整流回路の制限回路の構成を図4に示す。本実施の形態
に係る同期整流回路の制限回路が第1の実施の形態に係
る同期整流回路の制限回路と構成上、異なるのは同期整
流回路の整流動作が短絡期間に突入した際に同期整流制
御回路10からスイッチ回路24’に流れる出力電流を
制限する電流制限回路40(本発明の電流制限手段に相
当する。)を同期整流制御回路10を構成する駆動回路
14とスイッチ回路24’との間に付加した点であり、
その他の構成は基本的に同じである。 【0034】上記構成において、制御回路12により駆
動パルスが生成されると、駆動回路14はこの駆動パル
スを電力増幅し、制限回路20の電流制限回路40、ス
イッチ回路24’を介して同期整流回路を構成する転流
素子30としての電界効果トランジスタMOSFETl
を駆動する。 【0035】検出回路22は電界効果トランジスタMO
SFET1のドレイン・ソース間電圧VDSを検出し、ス
イッチ回路24’は短絡期間に入ると直ちに電界効果ト
ランジスタMOSFET1のゲート電圧を低電位にし、
電界効果トランジスタMOSFET1を非導通状態とす
る。この時、電流制限回路40により同期整流制御懐炉
10の出力電流は制限される。この後に切離し回路26
は、電界効果トランジスタMOSFET1が非導通状態
になり、短絡期間が終了した時点で検出回路22とスイ
ッチ回路24’との間の接続を切り離すことによりスイ
ッチ回路24’の機能を停止させる。 【0036】次に、図4に示した本発明の第2の実施の
形態に係る同期整流回路の制限回路の具体的構成を図5
に示す。同図において、同期整流制御回路l0の出力端
は電流制限回路40を構成するコンデンサC1を介して
転流素子30としての電界効果トランジスタMOSFE
T1のゲート(G)に接続されている。電界効果トラン
ジスタMOSFET1のソース(S)は、接地されてい
る。検出回路22を構成する抵抗R1の一端は電界効果
トランジスタMOSFET1のドレイン(D)に接続さ
れ、この抵抗R1の他端は切離し回路26を構成する電
界効果トランジスタMOSFET2のドレインに接続さ
れている。電界効果トランジスタMOSFET2のゲー
トは、同期整流制御回路10の出力端に接続されてい
る。電界効果トランジスタMOSFET2のソースはス
イッチ回路24’を構成するバイポーラトランジスタB
JTlのベース(B)と抵抗R2の一端に接続されてい
る。抵抗R2の他端は接地されている。バイポーラトラ
ンジスタBJTlのコレクタ(C)は電界効果トランジ
スタMOSFET2のゲートに接続され、またエミッタ
(E)は接地されている。またスイッチ回路24’を構
成するクランプ用ダイオードD1のカソードはバイポー
ラトランジスタBJTlのコレクタ(C)に接続され、
アノードは接地されている。 【0037】次に図5に示した同期整流回路の制限回路
の動作を、図6に示す各部の動作波形を参照しながら説
明する。 【0038】転流素子30としての電界効果トランジス
タMOSFET1のゲート・ソース間電圧VGSが高電位
になると、電界効果トランジスタMOSFET1は導通
状態となり(図6(a),(b))、ドレイン電流ID
が電界効果トランジスタMOSFET1のソースからド
レインに流れるため(図6(c))、電界効果トランジ
スタMOSFET1のドレイン・ソース間電圧VDSは僅
かに負電位となる(図6(b))。この時、バイポーラ
トランジスタBJT1のベース・エミッタ間電圧VBEが
約0.7Vであることより、電界効果トランジスタMO
SFET2のゲート・ソース間電圧VGSは電界効果トラ
ンジスタMOSFET1とほぼ同じ電圧となり(図6
(d))、電界効果トランジスタMOSFET2は導通
状態にある(図6(e))。しかし、電界効果トランジ
スタMOSFET1のドレイン・ソース間電圧VDSが負
電位であるため(図6(b))、バイポーラトランジス
タBJTlにはベース電流が流れず(図6(h))、バ
イポーラトランジスタBJT1は非導通状態を維持する
(図6(g))。 【0039】この時、時刻t1で同期整流回路の整流動
作が短絡期間(T1)に突入すると、電界効果トランジ
スタMOSFETlのドレイン電流ID はドレインから
ソースに流れ(図6(c))、電界効果トランジスタM
OSFET1のドレイン・ソース間電圧VDSは約1〜2
Vとなる(図6(b))。電界効果トランジスタMOS
FET2は導通状態にあるため(図6(e))、抵抗R
1、電界効果トランジスタMOSFET2を通ってバイ
ポーラトランジスタBJTlにベース電流が流れ(図6
(h))、バイポーラトランジスタBJTlは導通状
態、すなわちコレクタ・エミッタ間電圧VCEがほぼ零の
状態になる(図6(g))。この結果、電界効果トラン
ジスタMOSFET1のゲート・ソース間電圧VGSは低
電位に固定され(図6(a))、電界効果トランジスタ
MOSFET1は非導通状態となる(図6(b))。同
時に同期整流制御回路10から出力される電流は、コン
デンサC1、バイポーラトランジスタBJT1を通って
コンデンサC1を充電するが、コンデンサC1の充電が
完了すると、同期整流制御回路10からコンデンサC1
を介してバイポーラトランジスタBJT1に電流が流れ
なくなる(図6(i))。 【0040】電界効果トランジスタMOSFET2は電
界効果トランジスタMOSFET1が非導通状態になっ
た時点から時間T2が経過した時点で非導通状態になる
ため(図6(d),(e))、バイポーラトランジスタ
BJT1に供給されるベース電流はなくなり(図6
(h))、バイポーラトランジスタBJTlも非導通状
態となる。 【0041】図6において期間T2は、同期整流制御回
路10の出力が本来高電位である期間であり転流素子3
0が短絡状態となる短絡期間のうち短縮された期間であ
る。 【0042】本発明の第2の実施の形態に係る同期整流
回路の制限回路によれば、同期整流回路を構成する転流
素子に同期整流制御回路より供給する駆動パルスのパル
ス幅が回路素子等の遅延時間により極めて長くなった場
合においても、スイッチング動作を行うのに必要な動作
電圧の低いスイッチング手段として例えば、スレッシュ
ホールド電圧VTHの低いバイポーラトランジスタを使用
することにより、同期整流回路を構成する転流素子の短
絡状態の検出能力を高めることができ、それ故、前記転
流素子の短絡期間を短時間内に抑制することができる。 【0043】尚、本発明の第1、第2の実施の形態では
スイッチ回路を構成するバイポーラトランジスタBJT
1を直接、転流素子としてのMOSFET1のゲートに
接続するように構成しているが、これに限らず、スイッ
チ回路を構成するバイポーラトランジスタBJT1をM
OSFET1のゲートに直接、接続せずに別に追加した
スイッチ等でMOSFET1を非導通状態にするための
制御信号生成素子として構成してもよい。 【0044】また、検出回路22にコンパレータ等を用
いて構成しても第1、第2の実施の形態と同様に動作さ
せることが可能である。 【0045】 【発明の効果】 【0046】 【0047】本発明によれば、同期整流回路を構成する
転流素子に同期整流制御回路より供給する駆動パルスの
パルス幅が回路素子等の遅延時間により極めて長くなっ
た場合においても、スイッチング動作を行うのに必要な
動作電圧の低いスイッチング手段として例えば、スレッ
シュホールド電圧VTHの低いバイポーラトランジスタを
使用することにより、同期整流回路を構成する転流素子
の短絡状態の検出能力を高めることができ、それ故、前
記転流素子の短絡期間を短時間内に抑制することができ
る。 【0048】また短絡期間終了後に電圧検出手段とスイ
ッチング手段との間の接続を切り離す回路切離し手段
と、前記転流素子が短絡期間に突入した際に前記同期整
流制御回路より前記スイッチング手段に流れる出力電流
を制限するコンデンサを付加したことにより電力損失を
大幅に低減することができる。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous rectifier circuit for a switching power supply, and more particularly to a synchronous rectifier circuit using a field effect transistor (MOSFET) for a rectifying element and a commutating element. The limiting circuit. 2. Description of the Related Art In a rectifying operation of a synchronous rectifier circuit, when a power supply is started / stopped or a change occurs in input / output, a rectifying element and a commutating element are separated by a signal delay of a commutating element control section. At the same time, conduction (hereinafter, referred to as short circuit) may occur. During this short-circuit period, an extremely large current flows, causing a large damage to the element. In order to shorten such a short-circuit period, a limiting circuit that limits the pulse width of a driving pulse that drives a commutation element of a synchronous rectifier circuit is used. FIG. 7 shows a configuration of a conventional limiting circuit of a synchronous rectifier circuit. In the figure, reference numeral 50 denotes a synchronous rectification control circuit that supplies a drive pulse to a commutation element 70 that constitutes a synchronous rectification circuit. The synchronous rectification control circuit 50 includes a control circuit 52 that generates a drive pulse, and a control circuit 52. And a drive circuit 54 for amplifying the generated drive pulse to a predetermined level. Reference numeral 60 denotes a limiting circuit.
Is a commutation element 70 (in this example, an N-channel MOSFET
It is. A) a detection circuit 62 for detecting whether the rectification operation of the synchronous rectifier circuit has entered a short-circuit period based on the drain-source voltage VDS, and a synchronous rectification control circuit 50. The commutation element 7 connected between the commutation element 70 and the commutation
And a switch circuit 64 for limiting the pulse width of the drive pulse output from the drive circuit 54 of the synchronous rectification control circuit 50 when 0 is short-circuited. In this case, in the conventional limiting circuit, the function of the switch circuit for limiting the pulse width of the drive pulse output from the synchronous rectification control circuit has been realized by using the threshold voltage VTH unique to the switching element used in the switch circuit. . [0005] However, in the above-described conventional synchronous rectification circuit limiting circuit, the function of the switch circuit for simply limiting the pulse width of the drive pulse output from the synchronous rectification control circuit is added to the switch circuit. Since this is realized by using the threshold voltage VTH specific to the switching element used, there are various problems depending on the switching element used in the switch circuit. That is,
When a bipolar transistor (BJT) is used as a switching element constituting a switch circuit, an N-channel MO as a commutation element 70 in the conventional example shown in FIG.
While the SFET is off, the drain-source voltage VDS of the MOSFET is high. Detection circuit 62
Is supplied between the base and the emitter of a bipolar transistor (BJT) as a switching element constituting a switch circuit, so that during the period when the MOSFET 70 is in a non-conductive state, the voltage VDS is used as a switching element. There is a problem that a base current always flows through the bipolar transistor (BJT) and a large power loss occurs. When a field-effect transistor (FET) is used as a switching element constituting a switch circuit, a threshold voltage VTH for turning on the field-effect transistor is as high as about 2 to 4 V.
The MOSFET as the commutation element 70 is short-circuited,
When the voltage VDS between the drain and the source of the commutation element 70 becomes equal to or lower than the threshold voltage VTH, the field effect transistor as a switching element constituting the switch circuit becomes non-conductive, and the commutation element 70 may be made non-conductive. This makes it impossible to perform the function as a limiting circuit. The present invention has been made in view of such circumstances, and provides a synchronous rectification circuit limiting circuit that reduces power loss and shortens a short circuit period in a commutation element of the synchronous rectification circuit. With the goal. [0010] The present invention provides a field effect transistor as a rectifying element and a commutating element. In a synchronous rectification circuit limiting circuit for limiting a pulse width of a drive pulse supplied from the synchronous rectification control circuit to the commutation element of the synchronous rectification circuit using the rectifier circuit, a drain-source voltage of a field effect transistor as the commutation element A voltage detecting means for detecting the voltage detection means, and a low operating voltage switching means for turning off the field effect transistor when the rectifying operation of the synchronous rectifier circuit enters a short-circuit period based on the detection result of the voltage detecting means. When the rectification operation of the synchronous rectification circuit enters a short-circuit period, the synchronous rectification control circuit performs the switching. And a capacitor for limiting the output current flowing through the stage, the voltage detecting means and connected to said field effect transistor between the switching means becomes nonconductive, said when the short period has ended state detection means and the switching means And a circuit disconnecting means for disconnecting the circuit. In the limiting circuit of the synchronous rectifier circuit having the above configuration,
When the voltage between the drain and the source of the field effect transistor as the commutation element is detected by the voltage detecting means, the switching means having a low operating voltage performs the rectifying operation of the synchronous rectifier circuit based on the detection result of the voltage detecting means. When a short circuit period is entered, the field effect transistor is turned off. On the other hand, the capacitor limits the output current flowing from the synchronous rectification control circuit to the switching means when the rectification operation of the synchronous rectification circuit enters a short circuit period,
Circuit disconnecting means connected between the voltage detecting means and the switching means disconnects the voltage detecting means and the switching means when the field effect transistor becomes non-conductive and the short circuit period ends. According to the present invention , even when the pulse width of the driving pulse supplied from the synchronous rectification control circuit to the commutation element constituting the synchronous rectification circuit becomes extremely long due to the delay time of the circuit element or the like, the switching operation is performed. By using, for example, a bipolar transistor having a low threshold voltage VTH as a switching means having a low operating voltage necessary to perform the operation, it is possible to enhance the ability to detect a short-circuit state of a commutation element constituting a synchronous rectification circuit. Therefore, the short circuit period of the commutation element can be suppressed within a short time. Further, a circuit disconnecting means for disconnecting the connection between the voltage detecting means and the switching means after the short-circuit period ends, and the synchronous rectifying control circuit switches the switching means when the rectifying operation of the synchronous rectifying circuit enters the short-circuit period. The power loss can be greatly reduced by adding a capacitor that limits the output current flowing through the power supply. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration of a limiting circuit of the synchronous rectifier circuit according to the first embodiment of the present invention. In FIG. 1, a synchronous rectification control circuit 10 has a function of supplying a drive pulse to a commutation element 30 constituting the synchronous rectification circuit, a control circuit 12 for generating a drive pulse, and a drive pulse output from the control circuit 12. And a drive circuit 14 for amplifying the power. The limiting circuit 20 for limiting the pulse width of the driving pulse output from the synchronous rectification control circuit 10 includes a field effect transistor MOSFET 1 as a commutation element 30.
The detection circuit 22 detects that the rectification operation of the synchronous rectifier circuit has entered the short-circuit period in which the rectifying element and the commutating element constituting the synchronous rectifier circuit are simultaneously in a conductive state by detecting the drain-source voltage VDS of the synchronous rectifier circuit. (Corresponding to the state detecting means or the voltage detecting means of the present invention), and a switching operation for turning off the commutation element 30 when the rectification operation of the synchronous rectification circuit enters a short-circuit period. A switch circuit 24 having a low operating voltage (corresponding to the switching means of the present invention), a detection circuit 22 and a switch circuit 2
4 and a disconnection circuit 26 for disconnecting the connection between the detection circuit 22 and the switch circuit 24 when the short circuit period ends (corresponding to a circuit disconnecting means of the present invention).
And In the above configuration, when a drive pulse is generated by the control circuit 12, the drive circuit 14 amplifies the power of the drive pulse, and the commutation element constituting the synchronous rectification circuit via the switch circuit 24 of the limiting circuit 20. The field effect transistor MOSFET1 as 30 is driven. The detection circuit 22 includes a field effect transistor MO
The switch circuit 24 detects the drain-source voltage VDS of the SFET 1 and immediately sets the gate voltage of the field-effect transistor MOSFET 1 to a low potential immediately after the short-circuiting period, thereby turning off the field-effect transistor MOSFET 1. When the MOSFET 1 is turned off and the short circuit period ends, the disconnection circuit 26
The function of the switch circuit 24 is stopped by disconnecting the connection between the switch circuit 24 and the switch circuit 24. Next, a specific configuration of the limiting circuit of the synchronous rectifier circuit according to the first embodiment of the present invention shown in FIG. 1 is shown in FIG.
Shown in In the figure, an output terminal of the synchronous rectification control circuit 10 is a field effect transistor MOSF as a commutation element 30.
It is connected to the gate (G) of ET1. The source (S) of the field effect transistor MOSFET1 is grounded. One end of the resistor R1 forming the detection circuit 22 is connected to the drain (D) of the field effect transistor MOSFET1, and the other end of the resistor R1 is connected to the drain of the field effect transistor MOSFET2 forming the separation circuit 26. The gate of the field effect transistor MOSFET2 is connected to the gate of the field effect transistor MOSFET1. Field-effect transistor MOSFET
The source 2 is connected to the base (B) of the bipolar transistor BJT1 forming the switch circuit 24 and one end of the resistor R2. The other end of the resistor R2 is grounded. The collector (C) of the bipolar transistor BJT1 is connected to the gate of the field effect transistor MOSFET2,
The emitter (E) is grounded. Next, the operation of the limiting circuit of the synchronous rectifier circuit shown in FIG. 2 will be described with reference to the operation waveforms of each part shown in FIG. When the gate-source voltage VGS of the field effect transistor MOSFET 1 as the commutation element 30 becomes high potential, the field effect transistor MOSFET 1 becomes conductive (FIGS. 3A and 3B) and the drain current ID.
Flows from the source to the drain of the field-effect transistor MOSFET 1 (FIG. 3C), so that the drain-source voltage VDS of the field-effect transistor MOSFET 1 becomes slightly negative potential (FIG. 3B). At this time, since the base-emitter voltage VBE of the bipolar transistor BJT1 is about 0.7 V, the field-effect transistor MO
The gate-source voltage VGS of the SFET 2 is almost the same as that of the field effect transistor MOSFET 1 (FIG. 3).
(D)), the field effect transistor MOSFET2 is in a conductive state (FIG. 3 (e)). However, since the drain-source voltage VDS of the field effect transistor MOSFET1 is a negative potential (FIG. 3B), no base current flows through the bipolar transistor BJTl (FIG. 3H), and the bipolar transistor BJT1 is non-conductive. The conductive state is maintained (FIG. 3 (g)). At this time, when the rectifying operation of the synchronous rectifier circuit enters the short-circuit period (T1) at time t1, the drain current ID of the field effect transistor MOSFET1 flows from the drain to the source (FIG. 3 (c)), and the field effect transistor M
The drain-source voltage VDS of the OSFET 1 is about 1-2.
V (FIG. 3B). Field-effect transistor MOS
Since the FET 2 is in a conductive state (FIG. 3E), the resistance R
1. A base current flows through the field effect transistor MOSFET2 to the bipolar transistor BJTl (FIG. 3).
(H)), the bipolar transistor BJT1 becomes conductive, that is, the collector-emitter voltage VCE becomes almost zero (FIG. 3 (g)). As a result, the gate-source voltage VGS of the field effect transistor MOSFET 1 is fixed at a low potential (FIG. 3A), and the field effect transistor MOSFET 1 is turned off (FIG. 3B). The field-effect transistor MOSFET2 also becomes non-conductive with a slight delay due to the delay time (FIG. 3).
(D), (e)), the base current supplied to the bipolar transistor BJT1 disappears (FIG. 3 (h)), and the bipolar transistor BJTl also becomes non-conductive. In FIG. 3, a period T2 is a period in which the output of the synchronous rectification control circuit 1 is originally at a high potential, and
Is a shortened period of the short-circuit period in which a short-circuit state occurs. According to the limiting circuit of the synchronous rectifier circuit according to the first embodiment of the present invention, for example, the switching means having a low operating voltage necessary for performing the switching operation includes:
By using a bipolar transistor having a low threshold voltage VTH, the ability to detect the short-circuit state of a commutation element constituting a synchronous rectification circuit can be increased, and therefore, the short-circuit period of the commutation element can be extremely reduced. In addition, since the circuit disconnecting means for disconnecting the connection between the voltage detecting means and the switching means after the short-circuit period is provided, the power loss can be greatly reduced. Next, FIG. 4 shows a configuration of a limiting circuit of a synchronous rectifier circuit according to a second embodiment of the present invention. The limiting circuit of the synchronous rectifier circuit according to the present embodiment is different from the limiting circuit of the synchronous rectifier circuit according to the first embodiment in configuration in that the synchronous rectifier circuit performs synchronous rectification when the rectifying operation enters a short circuit period. A current limiting circuit 40 (corresponding to a current limiting means of the present invention) for limiting the output current flowing from the control circuit 10 to the switch circuit 24 'is connected to the drive circuit 14 and the switch circuit 24' constituting the synchronous rectification control circuit 10. It is a point added between
Other configurations are basically the same. In the above configuration, when the drive pulse is generated by the control circuit 12, the drive circuit 14 amplifies the power of the drive pulse, and the current is limited by the current limit circuit 40 of the limit circuit 20 and the synchronous rectifier circuit via the switch circuit 24 '. Field effect transistor MOSFET1 as a commutation element 30 constituting
Drive. The detection circuit 22 is a field effect transistor MO
The switch circuit 24 'detects the drain-source voltage VDS of the SFET1, and the switch circuit 24' lowers the gate voltage of the field effect transistor MOSFET1 immediately after the short-circuit period,
The field effect transistor MOSFET1 is turned off. At this time, the output current of the synchronous rectification control hand warmer 10 is limited by the current limiting circuit 40. After this, the disconnecting circuit 26
Stops the function of the switch circuit 24 'by disconnecting the connection between the detection circuit 22 and the switch circuit 24' when the field effect transistor MOSFET1 becomes non-conductive and the short circuit period ends. Next, a specific configuration of the limiting circuit of the synchronous rectifier circuit according to the second embodiment of the present invention shown in FIG.
Shown in In the figure, the output terminal of the synchronous rectification control circuit 10 is connected via a capacitor C1 constituting a current limiting circuit 40 to a field effect transistor MOSFE as a commutation element 30.
It is connected to the gate (G) of T1. The source (S) of the field effect transistor MOSFET1 is grounded. One end of the resistor R1 forming the detection circuit 22 is connected to the drain (D) of the field effect transistor MOSFET1, and the other end of the resistor R1 is connected to the drain of the field effect transistor MOSFET2 forming the separation circuit 26. The gate of the field effect transistor MOSFET2 is connected to the output terminal of the synchronous rectification control circuit 10. The source of the field effect transistor MOSFET2 is a bipolar transistor B constituting the switch circuit 24 '.
It is connected to the base (B) of JTl and one end of the resistor R2. The other end of the resistor R2 is grounded. The collector (C) of the bipolar transistor BJT1 is connected to the gate of the field effect transistor MOSFET2, and the emitter (E) is grounded. Further, the cathode of the clamping diode D1 forming the switch circuit 24 'is connected to the collector (C) of the bipolar transistor BJT1,
The anode is grounded. Next, the operation of the limiting circuit of the synchronous rectifier circuit shown in FIG. 5 will be described with reference to the operation waveforms of the respective parts shown in FIG. When the gate-source voltage VGS of the field effect transistor MOSFET 1 as the commutation element 30 becomes high potential, the field effect transistor MOSFET 1 becomes conductive (FIGS. 6A and 6B), and the drain current ID
Flows from the source to the drain of the field-effect transistor MOSFET 1 (FIG. 6C), so that the drain-source voltage VDS of the field-effect transistor MOSFET 1 becomes slightly negative potential (FIG. 6B). At this time, since the base-emitter voltage VBE of the bipolar transistor BJT1 is about 0.7 V, the field-effect transistor MO
The gate-source voltage VGS of the SFET 2 is almost the same as that of the field effect transistor MOSFET 1 (FIG. 6).
(D)), the field effect transistor MOSFET2 is in a conductive state (FIG. 6 (e)). However, since the drain-source voltage VDS of the field effect transistor MOSFET1 is a negative potential (FIG. 6B), no base current flows through the bipolar transistor BJTl (FIG. 6H), and the bipolar transistor BJT1 is non-conductive. The conductive state is maintained (FIG. 6 (g)). At this time, when the rectification operation of the synchronous rectifier circuit enters the short-circuit period (T1) at time t1, the drain current ID of the field effect transistor MOSFET1 flows from the drain to the source (FIG. 6 (c)), and the field effect transistor M
The drain-source voltage VDS of the OSFET 1 is about 1-2.
V (FIG. 6B). Field-effect transistor MOS
Since the FET 2 is in a conductive state (FIG. 6E), the resistance R
1. A base current flows through the field effect transistor MOSFET2 to the bipolar transistor BJTl (FIG. 6).
(H)), the bipolar transistor BJTl becomes conductive, that is, the collector-emitter voltage VCE becomes almost zero (FIG. 6 (g)). As a result, the gate-source voltage VGS of the field-effect transistor MOSFET 1 is fixed at a low potential (FIG. 6A), and the field-effect transistor MOSFET 1 is turned off (FIG. 6B). At the same time, the current output from the synchronous rectification control circuit 10 charges the capacitor C1 through the capacitor C1 and the bipolar transistor BJT1, but when the charging of the capacitor C1 is completed, the capacitor C1 is output from the synchronous rectification control circuit 10.
No current flows through the bipolar transistor BJT1 through the transistor (FIG. 6 (i)). The field effect transistor MOSFET2 becomes non-conductive when the time T2 elapses from the time when the field effect transistor MOSFET1 becomes non-conductive (FIGS. 6 (d) and 6 (e)). The supplied base current disappears (see FIG. 6).
(H)), the bipolar transistor BJTl is also turned off. In FIG. 6, a period T2 is a period in which the output of the synchronous rectification control circuit 10 is originally at a high potential, and
0 is a shortened period of the short-circuit period in which the short circuit occurs. According to the synchronous rectification circuit limiting circuit according to the second embodiment of the present invention, the pulse width of the drive pulse supplied from the synchronous rectification control circuit to the commutation element constituting the synchronous rectification circuit is a circuit element or the like. Even when the switching time becomes extremely long due to the delay time of the synchronous rectifier circuit, for example, a bipolar transistor having a low threshold voltage VTH is used as a switching means having a low operating voltage necessary for performing a switching operation. The ability to detect the short-circuit state of the commutation element can be enhanced, and therefore the short-circuit period of the commutation element can be suppressed within a short time. In the first and second embodiments of the present invention, a bipolar transistor BJT forming a switch circuit is used.
1 is directly connected to the gate of the MOSFET 1 as a commutation element, but is not limited to this, and the bipolar transistor BJT1 forming the switch circuit is connected to the M
A switch or the like added separately without being directly connected to the gate of the OSFET 1 may be configured as a control signal generating element for turning off the MOSFET 1. Further, even if the detection circuit 22 is constituted by using a comparator or the like, it is possible to operate similarly to the first and second embodiments. According to the present invention , the pulse width of the drive pulse supplied from the synchronous rectification control circuit to the commutation element forming the synchronous rectification circuit is determined by the delay time of the circuit element and the like. Even in the case where the commutation element is extremely long, the commutation element constituting the synchronous rectification circuit can be short-circuited by using a bipolar transistor having a low threshold voltage VTH as a switching means having a low operating voltage necessary for performing a switching operation. The state detection ability can be enhanced, and therefore, the short-circuit period of the commutation element can be suppressed within a short time. Further, a circuit disconnecting means for disconnecting the connection between the voltage detecting means and the switching means after the short-circuit period is completed, and an output flowing from the synchronous rectification control circuit to the switching means when the commutation element enters the short-circuit period. By adding a capacitor for limiting the current, power loss can be significantly reduced.

【図面の簡単な説明】 【図1】本発明の第1の実施の形態に係る同期整流回路
の制限回路の構成を示すブロック図。 【図2】本発明の第1の実施の形態に係る同期整流回路
の制限回路の具体的構成を示す回路図。 【図3】図2に示した同期整流回路の制限回路の動作状
態を示す波形図。 【図4】本発明の第2の実施の形態に係る同期整流回路
の制限回路の構成を示すブロック図。 【図5】本発明の第2の実施の形態に係る同期整流回路
の制限回路の具体的構成を示す回路図。 【図6】図5に示した同期整流回路の制限回路の動作状
態を示す波形図。 【図7】従来の同期整流回路の制限回路の構成を示すブ
ロック。 【符号の説明】 10 同期整流制御回路 12 制御回路 14 駆動回路 20 制限回路 22 検出回路 24 スイッチ回路 24’ スイッチ回路 26 切離し回路 30 転流素子 40 電流制限回路 50 同期整流制御回路 60 制限回路
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of a limiting circuit of a synchronous rectifier circuit according to a first embodiment of the present invention. FIG. 2 is a circuit diagram showing a specific configuration of a limiting circuit of the synchronous rectifier circuit according to the first embodiment of the present invention. FIG. 3 is a waveform chart showing an operation state of a limiting circuit of the synchronous rectifier circuit shown in FIG. FIG. 4 is a block diagram showing a configuration of a limiting circuit of a synchronous rectifier circuit according to a second embodiment of the present invention. FIG. 5 is a circuit diagram showing a specific configuration of a limiting circuit of a synchronous rectifier circuit according to a second embodiment of the present invention. FIG. 6 is a waveform chart showing an operation state of the limiting circuit of the synchronous rectifier circuit shown in FIG. FIG. 7 is a block diagram showing a configuration of a conventional limiting circuit of a synchronous rectifier circuit. [Description of Signs] 10 Synchronous rectification control circuit 12 Control circuit 14 Drive circuit 20 Limiting circuit 22 Detection circuit 24 Switch circuit 24 'Switch circuit 26 Isolation circuit 30 Commutation element 40 Current limiting circuit 50 Synchronous rectification control circuit 60 Limiting circuit

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H02M 3/00 - 3/44 H02M 7/00 - 7/40 H03K 17/00 - 17/70 H01L 27/06 - 27/08 G05F 1/00 - 3/30 H02P 6/00 - 6/02 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H02M 3/00-3/44 H02M 7 /00-7/40 H03K 17/00-17/70 H01L 27 / 06-27/08 G05F 1/00-3/30 H02P 6/00-6/02

Claims (1)

(57)【特許請求の範囲】 【請求項1】 整流素子及び転流素子として電界効果ト
ランジスタを用いた同期整流回路の前記転流素子に同期
整流制御回路より供給する駆動パルスのパルス幅を制限
する同期整流回路の制限回路において、 前記転流素子としての電界効果トランジスタのドレイン
・ソース間電圧を検出する電圧検出手段と、 前記電圧検出手段の検出結果に基づいて前記同期整流回
路の整流動作が短絡期間に突入した際に前記電界効果ト
ランジスタを非導通状態にする動作電圧の低いスイッチ
ング手段と、 前記同期整流回路の整流動作が短絡期間に突入した際に
前記同期整流制御回路より前記スイッチング手段に流れ
る出力電流を制限するコンデンサと、 前記電圧検出手段とスイッチング手段との間に接続され
前記電界効果トランジスタが非導通状態になり、前記短
絡期間が終了した時点で前記状態検出手段とスイッチン
グ手段との間の接続を切り離す回路切離し手段と、 を有することを特徴とする同期整流回路の制限回路。
(57) [Claims] 1. A field effect transistor as a rectifying element and a commutating element.
Synchronous with the commutation element of a synchronous rectifier circuit using a transistor
Limit pulse width of drive pulse supplied from rectification control circuit
In the limiting circuit of the synchronous rectifier circuit Drain of a field effect transistor as the commutation element
A voltage detecting means for detecting a source-to-source voltage; The synchronous rectification circuit based on the detection result of the voltage detection means.
When the commutation of the circuit enters the short circuit period, the
A low operating voltage switch that turns off the transistor
Means for When the rectification operation of the synchronous rectification circuit enters a short circuit period
Flow from the synchronous rectification control circuit to the switching means
Limit output currentCapacitorWhen, Connected between the voltage detecting means and the switching means;
The field effect transistor becomes non-conductive, and the short
At the end of the connection period, the state detection means and the switch
Circuit disconnecting means for disconnecting the connection between the A limiting circuit for a synchronous rectifier circuit, comprising:
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