JP3392496B2 - Power semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、電力用半導体装置に係
り、特に過電圧保護機能を備えた電力用半導体装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device, and more particularly to a power semiconductor device having an overvoltage protection function.
【０００２】[0002]
【従来の技術】一般に、電力用半導体装置は、高電圧が
印加されるため、他の半導体装置に比べて、厚い半導体
基板上に形成される。また、アバランシェ降伏を起こす
電圧を定格電圧よりも高く設定するために、その分更に
半導体基板は厚くなる。2. Description of the Related Art Generally, since a high voltage is applied to a power semiconductor device, it is formed on a thicker semiconductor substrate than other semiconductor devices. Further, since the voltage that causes the avalanche breakdown is set higher than the rated voltage, the semiconductor substrate becomes thicker accordingly.
【０００３】しかし、半導体基板の厚板化は、スイッチ
ング時における残留キャリアの増加を招くため、スイッ
チング特性が悪化するという不都合が生じる。したがっ
て、電力用半導体装置の設計においては、如何に半導体
基板を薄くするかが重要な技術的課題となっている。However, increasing the thickness of the semiconductor substrate causes an increase in residual carriers at the time of switching, resulting in a disadvantage that the switching characteristics are deteriorated. Therefore, in designing a power semiconductor device, how to thin the semiconductor substrate has become an important technical issue.
【０００４】半導体基板を薄くする具体的な方法は、例
えば、特開平４−２９１７６７号公報記載に開示されて
いる。これは図５に示すように、ＩＧＢＴのｎ- 型ベー
ス層７３の表面にｐ+ 型拡散層７６を形成することによ
り、ＩＧＢＴと同一の半導体基板内にクランプ用のトラ
ンジスタ９４を設けるというものである。A specific method for thinning a semiconductor substrate is disclosed in, for example, Japanese Patent Application Laid-Open No. 4-291767. This is because, as shown in FIG. 5, IGBT of n - by forming a p + -type diffusion layer 76 on the surface of the mold base layer 73, intended that providing a transistor 94 for clamping the IGBT same semiconductor substrate and is there.
【０００５】なお、図中、７１はｐ+ 型コレクタ層、７
２はｎ+ 型バッファ層、７４はｐ型ベース層、７５はｐ
+ 型ベース層、７７はｎ+ 型エミッタ層、７８はゲート
電極、７９はゲート絶縁膜、８０は絶縁膜、８１はダイ
オードを構成するｐ型半導体層、８２はダイオードを構
成するｎ型半導体層、８３は絶縁膜、８４はエミッタ電
極、８５はゲート金属電極、８６は接続電極を示してい
る。In the figure, 71 is ap + type collector layer, 7
2 is an n + type buffer layer, 74 is a p type base layer, and 75 is p
+ Type base layer, 77 n + type emitter layer, 78 gate electrode, 79 gate insulating film, 80 insulating film, 81 p type semiconductor layer forming diode, 82 n type semiconductor layer forming diode , 83 is an insulating film, 84 is an emitter electrode, 85 is a gate metal electrode, and 86 is a connection electrode.
【０００６】上記トランジスタ９４の降伏電圧は、ＩＧ
ＢＴ本体のバイポーラトランジスタのそれよりも低くな
っている。したがって、過電圧が印加されると、つま
り、ｐ+ 型拡散層７６とｎ- 型ベース層７３との間に逆
バイアス電圧が印加されると、トランジスタ９４の方が
先に降伏し、その降伏電流によってＩＧＢＴ本体のバイ
ポーラトランジスタがオン状態になる。このため、半導
体基板（ｐ+ 型コレクタ層７１、ｎ- 型ベース層７３）
を薄くしても、過電圧による高エネルギーは装置全体で
吸収されるので、大きな耐圧が得られる。The breakdown voltage of the transistor 94 is IG
It is lower than that of the bipolar transistor of the BT body. Therefore, when an overvoltage is applied, that is, when a reverse bias voltage is applied between the p + type diffusion layer 76 and the n − type base layer 73, the transistor 94 breaks down first and its breakdown current increases. This turns on the bipolar transistor of the IGBT body. Therefore, the semiconductor substrate (p + type collector layer 71, n − type base layer 73)
Even if the thickness is reduced, high energy due to overvoltage is absorbed by the entire device, so that a large withstand voltage can be obtained.
【０００７】ところで、電力用半導体装置には接合終端
領域と呼ばれる領域が存在し、この接合終端領域の耐圧
は電力用半導体素子のそれよりも低い。このため、電力
用半導体装置の耐圧は、電力用半導体素子そのものでは
なく、接合終端領域の耐圧で決定される。By the way, the power semiconductor device has a region called a junction termination region, and the breakdown voltage of this junction termination region is lower than that of the power semiconductor element. Therefore, the breakdown voltage of the power semiconductor device is determined not by the power semiconductor element itself but by the breakdown voltage of the junction termination region.
【０００８】したがって、上記の如きに、ＩＧＢＴより
も耐圧の低いトランジスタ９４を用いて過電圧保護をか
けるだけでは、トランジスタ９４が降伏する前に接合終
端領域が降伏する場合があり不充分である。すなわち、
トランジスタ９４の耐圧を接合終端領域のそれよりも低
く設計する必要がある。Therefore, as described above, it is not sufficient to apply overvoltage protection only by using the transistor 94 having a lower breakdown voltage than the IGBT because the junction termination region may break down before the transistor 94 breaks down. That is,
It is necessary to design the breakdown voltage of the transistor 94 to be lower than that of the junction termination region.
【０００９】しかしながら、このような設計は困難であ
る。また、接合終端領域を考慮しなかった場合に比べ
て、接合終端領域とトランジスタ９４との耐圧差分だ
け、半導体基板が厚くなり、半導体基板の薄板化という
本来の目的が十分に達成され難くなるという問題があ
る。更に、トランジスタ９４を形成する分だけ、余分な
製造工程が増え、これにより、コストが上昇したり、不
良発生が増大するという問題がある。However, such a design is difficult. Further, as compared with the case where the junction termination region is not taken into consideration, the semiconductor substrate becomes thicker by the withstand voltage difference between the junction termination region and the transistor 94, and it is difficult to sufficiently achieve the original purpose of thinning the semiconductor substrate. There's a problem. Further, there is a problem in that an extra manufacturing process is added by the amount of forming the transistor 94, which results in an increase in cost and an increase in occurrence of defects.
【００１０】[0010]
【発明が解決しようとする課題】上述の如く、従来の電
力用半導体装置にあっては、そのスイッチング特性の改
善のために半導体基板の薄板化が要求されていた。そこ
で、電力用半導体素子と同一の基板に上記電力用半導体
素子よりも耐圧の低い過電圧保護用の半導体素子を形成
し、逆バイアス電圧が印加されときに装置全体でそのエ
ネルギーを吸収するという過電圧保護機能を備えた電力
用半導体装置が提案された。As described above, in the conventional power semiconductor device, it has been required to thin the semiconductor substrate in order to improve its switching characteristics. Therefore, a semiconductor element for overvoltage protection having a lower breakdown voltage than the power semiconductor element is formed on the same substrate as the power semiconductor element, and the energy is absorbed by the entire device when a reverse bias voltage is applied. A power semiconductor device having a function has been proposed.
【００１１】しかし、電力用半導体装置に固有な領域で
ある接合終端領域の存在によって、過電圧保護用の半導
体素子の設計が困難になったり、接合終端領域と過電圧
保護用の半導体素子との耐圧差分だけ、半導体基板が厚
くなり、半導体基板の薄板化という本来の目的が十分に
達成されないという問題があった。本発明は、上記事情
を考慮してなされたもので、その目的とするところは、
半導体基板の薄板化を容易に図れる電力用半導体装置を
提供することにある。However, the existence of the junction termination region, which is a region peculiar to the power semiconductor device, makes it difficult to design a semiconductor element for overvoltage protection, and a breakdown voltage difference between the junction termination region and the overvoltage protection semiconductor element. However, there is a problem that the semiconductor substrate becomes thick and the original purpose of thinning the semiconductor substrate cannot be sufficiently achieved. The present invention has been made in consideration of the above circumstances, and its purpose is to:
An object of the present invention is to provide a power semiconductor device that can easily reduce the thickness of a semiconductor substrate.
【００１２】[0012]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電力用半導体装置（請求項１）は、半導
体基板に形成され、この半導体基板の表面、裏面にそれ
ぞれ設けられた第１の主端子と第２の主端子との間に流
れる主電流を制御端子により制御する電力用半導体素子
と、前記電力用半導体素子を取り囲むように、前記半導
体基板の表面に形成された接合終端領域と、過電圧によ
り前記接合終端領域が降伏して生じた漏れ電流を検出す
るための検出部と、前記検出部が前記漏れ電流を検出し
た時に前記電力用半導体素子をオン状態にする制御部と
を備えたことを特徴とする。In order to achieve the above-mentioned object, a power semiconductor device of the present invention (claim 1) is formed on a semiconductor substrate and provided on the front surface and the back surface of the semiconductor substrate, respectively. A power semiconductor element for controlling a main current flowing between a first main terminal and a second main terminal by a control terminal, and a bond formed on the surface of the semiconductor substrate so as to surround the power semiconductor element. Detects the leakage current caused by breakdown of the junction termination region due to the termination region and overvoltage .
To detect the leakage current.
And a control unit for turning on the power semiconductor device when the power is turned on .
【００１３】[0013]
【作用】本発明の電力用半導体装置（請求項１〜請求項
５）によれば、漏れ電流を直接接合終端領域から検出し
ているため、従来とは異なり、過電圧保護用の半導体素
子が不要になる。このため、容易に接合終端領域と過電
圧保護用の半導体素子との耐圧差分だけ従来よりも薄い
半導体基板を用いることができる。According to the power semiconductor device of the present invention (claims 1 to 5), since the leakage current is directly detected from the junction termination region, unlike the prior art, a semiconductor element for overvoltage protection is unnecessary. become. Therefore, it is possible to easily use a semiconductor substrate which is thinner than the conventional one by the withstand voltage difference between the junction termination region and the semiconductor element for overvoltage protection.
【００１４】[0014]
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る過電圧保護機
能を備えた電力用半導体装置の概略構成を示す模式図で
ある。Embodiments will be described below with reference to the drawings. 1 is a schematic diagram showing a schematic configuration of a power semiconductor device having an overvoltage protection function according to a first embodiment of the present invention.
【００１５】図中、８はｎ- 型半導体基板を示してお
り、このｎ- 型半導体基板８には、並列接続した複数の
電力用半導体素子からなる電力用半導体素子領域６が設
けられている。In the figure, reference numeral 8 denotes an n -- type semiconductor substrate, and the n -- type semiconductor substrate 8 is provided with a power semiconductor element region 6 composed of a plurality of power semiconductor elements connected in parallel. .
【００１６】ｎ- 型半導体基板８の表面、裏面には、そ
れぞれ、電力用半導体素子の第１の主電極ｔ１、第２の
主電極ｔ２が設けられ、電力用半導体素子は、その制御
電極（不図示）によって、第１の主電極ｔ１と第２の主
電極ｔ２との間に流れる主電流を制御するようになって
いる。上記制御電極は主駆動回路１からオン電圧、オフ
電圧が与えられるようになっている。また、図中、１０
は第２の主電極ｔ２に接続した電極を示している。A first main electrode t1 and a second main electrode t2 of a power semiconductor element are provided on the front and back surfaces of the n -- type semiconductor substrate 8, respectively, and the power semiconductor element has its control electrode ( (Not shown) controls the main current flowing between the first main electrode t1 and the second main electrode t2. An ON voltage and an OFF voltage are applied from the main drive circuit 1 to the control electrodes. Also, in the figure, 10
Indicates an electrode connected to the second main electrode t2.
【００１７】そして、電力用半導体素子領域６を取り囲
むように、ｐ型接合終端層３がｎ-型半導体基板８の表
面に選択的に形成されている。同様に、ｐ型接合終端層
３を取り囲むように、ｐ- 型リサーフ層９が形成され、
更に、このｐ- 型リサーフ層９を取り囲むように、ｎ+
型ストッパ層７が形成されている。A p-type junction termination layer 3 is selectively formed on the surface of the n -- type semiconductor substrate 8 so as to surround the power semiconductor element region 6. Similarly, the p − type RESURF layer 9 is formed so as to surround the p type junction termination layer 3,
Further, n + is formed so as to surround the p − type RESURF layer 9.
The mold stopper layer 7 is formed.
【００１８】このｎ+ 型ストッパ層７にはストッパ電極
２が設けられており、このｎ+ 型ストッパ電極７と主端
子ｔ２とには同レベルの電圧が印加されるようになって
いる。すなわち、ｎ+ 型ストッパ層７によって空乏層の
広がりを阻止できるようになっている。[0018] adapted to the n + is a mold stopper layer 7 is provided with a stopper electrode 2, the voltage of the same level is applied to this n + -type stopper electrode 7 and the main terminal t2. That is, the n + type stopper layer 7 can prevent the depletion layer from spreading.
【００１９】ｐ型接合終端層３には漏れ電流検出回路４
が設けられ、過電圧（逆バイアス電圧）が印加されたと
きに流れる漏れ電流を直接ｐ型接合終端層３から検出で
きるようになっている。A leakage current detection circuit 4 is provided in the p-type junction termination layer 3.
Is provided so that the leakage current flowing when an overvoltage (reverse bias voltage) is applied can be directly detected from the p-type junction termination layer 3.
【００２０】この漏れ電流検出回路４は、補助駆動回路
５を介して、電力用半導体素子の制御端子に接続してい
る。また、漏れ電流検出回路４は検出した漏れ電流をア
ースに逃がすことができるようになっている。The leakage current detection circuit 4 is connected to the control terminal of the power semiconductor element via the auxiliary drive circuit 5. Further, the leakage current detection circuit 4 can release the detected leakage current to the ground.
【００２１】このように構成された電力用半導体装置に
おいて、ｎ- 型半導体基板８と、ｐ型接合終端領層３お
よびｐ- 型リサーフ層９との間に過電圧（逆バイアス電
圧）が印加されると、接合終端領域に電界が集中するた
め、接合終端領域は電力用半導体素子領域６よりも早く
降伏する。In the power semiconductor device thus configured, an overvoltage (reverse bias voltage) is applied between the n -- type semiconductor substrate 8 and the p-type junction termination region layer 3 and the p -- type RESURF layer 9. Then, the electric field is concentrated in the junction termination region, so that the junction termination region breaks down earlier than the power semiconductor element region 6.
【００２２】接合終端領域が降伏して生じた漏れ電流
は、漏れ電流検出回路４により、ｐ型接合終端層３から
直接検出される。すなわち、従来とは異なり、半導体基
板に形成した過電圧保護用の半導体素子は利用しない構
成になっている。Leakage current generated by breakdown of the junction termination region is directly detected from the p-type junction termination layer 3 by the leakage current detection circuit 4. That is, unlike the prior art, the semiconductor element for overvoltage protection formed on the semiconductor substrate is not used.
【００２３】このため、従来のように、接合終端領域と
過電圧保護用の半導体素子との耐圧差分だけ、半導体基
板を厚くするという必要がなくなるので、スイッチング
特性が改善される。Therefore, it is not necessary to increase the thickness of the semiconductor substrate by the withstand voltage difference between the junction termination region and the semiconductor element for overvoltage protection, which is required in the prior art, so that the switching characteristics are improved.
【００２４】漏れ電流が検出されると、補助駆動回路５
は、漏れ電流検出回路４の指令により、電力用半導体素
子がオン状態になるのに必要なレベルの電圧を電力用半
導体素子の制御端子に与える。この結果、電力用半導体
素子がオンになり、主電流が流れるようになる。したが
って、過電圧による高エネルギーは装置全体で吸収され
るので、大きな耐圧が得られる。When a leak current is detected, the auxiliary drive circuit 5
Gives a voltage of a level necessary for the power semiconductor element to be turned on to the control terminal of the power semiconductor element according to a command from the leakage current detection circuit 4. As a result, the power semiconductor element is turned on and the main current flows. Therefore, high energy due to overvoltage is absorbed by the entire device, and a large breakdown voltage can be obtained.
【００２５】以上述べたように本実施例によれば、過電
圧保護用の半導体素子を用いずに、ｐ型接合終端層３か
ら直接漏れ電流を検出しているので、半導体基板の厚板
化を招かない過電圧保護機能を備えた電力用半導体装置
が得られる。As described above, according to this embodiment, the leakage current is detected directly from the p-type junction termination layer 3 without using the semiconductor element for overvoltage protection, so that the semiconductor substrate can be made thicker. A power semiconductor device having an undesired overvoltage protection function can be obtained.
【００２６】また、過電圧保護用の半導体素子が不要に
なる結果、余分な製造工程が無くなり、従来に比べて、
コストの上昇や、不良発生の増加を抑制できる。図２
は、本発明の第２の実施例に係る過電圧保護機能を備え
た電力用半導体装置の概略構成を示す模式図である。な
お、以下の図において、前出した図と同一符号は、同一
部分または相当部分を示しており、詳細な説明は省略す
る。Further, as a result of eliminating the need for a semiconductor element for overvoltage protection, an extra manufacturing process is eliminated, and compared with the conventional case,
It is possible to suppress an increase in cost and an increase in occurrence of defects. Figure 2
FIG. 6 is a schematic diagram showing a schematic configuration of a power semiconductor device having an overvoltage protection function according to a second embodiment of the present invention. In the following drawings, the same reference numerals as those used in the previous drawings indicate the same or corresponding parts, and detailed description thereof will be omitted.
【００２７】本実施例は、図１の電力用半導体装置にお
いて、電力用半導体素子としてＩＧＢＴを用い、漏れ電
流検出回路および補助駆動回路を同一半導体基板上にモ
ノリシックに形成した例である。This embodiment is an example in which an IGBT is used as a power semiconductor element in the power semiconductor device of FIG. 1 and a leakage current detection circuit and an auxiliary drive circuit are monolithically formed on the same semiconductor substrate.
【００２８】図中、１４はｎ- 型半導体基板８の表面に
選択的に形成されたｐ型ベース層を示しており、このｐ
型ベース層１４の表面には、ｎ型拡散層２０が選択的に
形成されている。このｎ型拡散層２０とｎ- 型半導体基
板８とで挟まれたｐ型ベース層１４上には、ゲート絶縁
膜（不図示）を介して、ゲート電極２１が配設されてい
る。ｐ型ベース層１４とｎ型拡散層２０とには、ソース
電極１９が設けられている。そして、ｎ- 型半導体基板
８の裏面には、ｐ型エミッタ層１２が形成されており、
このｐ型エミッタ層１２、並びに上記半導体層や電極等
によって、ＩＧＢＴの基本構造が形成されている。ま
た、本実施例の場合、第１の主電極ｔ１はソース端子、
第２の主電極ｔ２はドレイン端子、そして、電極１０は
ドレイン電極となる。In the figure, 14 indicates a p-type base layer selectively formed on the surface of the n -- type semiconductor substrate 8.
An n-type diffusion layer 20 is selectively formed on the surface of the mold base layer 14. A gate electrode 21 is provided on the p-type base layer 14 sandwiched between the n-type diffusion layer 20 and the n − -type semiconductor substrate 8 via a gate insulating film (not shown). A source electrode 19 is provided on the p-type base layer 14 and the n-type diffusion layer 20. The p-type emitter layer 12 is formed on the back surface of the n − type semiconductor substrate 8,
The p-type emitter layer 12, the semiconductor layer, the electrodes, and the like form a basic IGBT structure. Further, in the case of the present embodiment, the first main electrode t1 is the source terminal,
The second main electrode t2 serves as a drain terminal, and the electrode 10 serves as a drain electrode.
【００２９】漏れ電流検出回路４と補助駆動回路５と
は、一体的に形成されており、明確な区別はない。図
中、１１はｎ- 型半導体基板８の表面に選択的に形成さ
れたｐ型拡散層を示している。このｐ型拡散層１１は、
抵抗体１３を介して、ｐ型接合終端層３に接続してい
る。この抵抗体１３とｐ型拡散層１１とによって、漏れ
電流検出回路４が形成されている。The leak current detection circuit 4 and the auxiliary drive circuit 5 are formed integrally and there is no clear distinction. In the figure, 11 indicates a p-type diffusion layer selectively formed on the surface of the n − type semiconductor substrate 8. The p-type diffusion layer 11 is
It is connected to the p-type junction termination layer 3 via the resistor 13. The resistor 13 and the p-type diffusion layer 11 form a leakage current detection circuit 4.
【００３０】ここで、抵抗体１３として、例えば、ポリ
シリコンを用いれば、その作成が容易になり、製造工程
が複雑化するという問題は生じない。また、ｐ型拡散層
１１、ｐ型接合終端層３、ｐ型ベース層１４は、同時に
拡散形成できるため、製造工程数が増加するという問題
は生じない。If, for example, polysilicon is used as the resistor 13, the production thereof becomes easy and there is no problem that the manufacturing process is complicated. Moreover, since the p-type diffusion layer 11, the p-type junction termination layer 3, and the p-type base layer 14 can be simultaneously formed by diffusion, there is no problem that the number of manufacturing steps increases.
【００３１】また、ｐ型拡散層１１の表面には、ｎ型ド
レイン拡散層１５と、ｎ型ソース拡散層１６とが選択的
に形成されており、そして、ｎ型ドレイン拡散層１５と
ｎ型ソース拡散層１６とで挟まれた領域のｐ型拡散層１
１上には、ゲート絶縁膜（不図示）を介して、ゲート電
極２２が配設されている。すなわち、ｐ型拡散層１１の
領域には、補助駆動回路５を構成するｎ型ＭＯＳトラン
ジスタが形成されている。An n-type drain diffusion layer 15 and an n-type source diffusion layer 16 are selectively formed on the surface of the p-type diffusion layer 11, and the n-type drain diffusion layer 15 and the n-type drain diffusion layer 15 are formed. P-type diffusion layer 1 in a region sandwiched by the source diffusion layer 16
A gate electrode 22 is provided on the gate electrode 1 via a gate insulating film (not shown). That is, in the region of the p-type diffusion layer 11, the n-type MOS transistor forming the auxiliary drive circuit 5 is formed.
【００３２】ｎ型ドレイン拡散層１５およびｎ型ソース
拡散層１６は、ＩＧＢＴのｐ型ベース層１４中に拡散形
成されるｎ型拡散層２０と同時に形成できるため、製造
工程数が増加するという問題は生じない。Since the n-type drain diffusion layer 15 and the n-type source diffusion layer 16 can be formed simultaneously with the n-type diffusion layer 20 formed in the p-type base layer 14 of the IGBT, the number of manufacturing steps is increased. Does not occur.
【００３３】補助駆動回路のｎ型ＭＯＳトランジスタの
ゲート電極２２は、ｐ型接合終端層３と接続し、ｎ型ド
レイン拡散層１５は外部電源１７に接続し、そして、ソ
ース電極１６はＩＧＢＴのゲート電極２１に接続してい
る。The gate electrode 22 of the n-type MOS transistor of the auxiliary driving circuit is connected to the p-type junction termination layer 3, the n-type drain diffusion layer 15 is connected to the external power supply 17, and the source electrode 16 is the gate of the IGBT. It is connected to the electrode 21.
【００３４】補助駆動回路用のｎ型ＭＯＳＦＥＴを保護
するために、ｐ型接合終端層３とゲート電極２２との間
には、ゲート耐圧以下の電圧で降伏するツェナーダイオ
ード２５が設けられている。このツェナーダイオード２
５は、基板上の任意の場所にモノリシックに作り込んで
も良いし、あるいは外付けにしても良い。また、本実施
例では、主駆動回路をゲート回路１ａと抵抗体１ｂとで
形成している。In order to protect the n-type MOSFET for the auxiliary drive circuit, a zener diode 25 which breaks down at a voltage lower than the gate breakdown voltage is provided between the p-type junction termination layer 3 and the gate electrode 22. This Zener diode 2
5 may be monolithically formed at an arbitrary place on the substrate, or may be externally attached. In addition, in the present embodiment, the main drive circuit is formed by the gate circuit 1a and the resistor 1b.
【００３５】このように構成された電力用半導体装置に
おいて、過電圧（逆バイアス電圧）が印加されると、ｐ
型接合終端層３から抵抗体１３に漏れ電流が流れ、抵抗
体１３で電圧降下が生じ、ゲート電極２２に電圧が印加
される。When an overvoltage (reverse bias voltage) is applied to the power semiconductor device having the above structure, p
A leakage current flows from the mold junction termination layer 3 to the resistor 13, a voltage drop occurs in the resistor 13, and a voltage is applied to the gate electrode 22.
【００３６】ゲート電極２２に電圧が印加されると、ゲ
ート電極２２の下部にｎ型チャネルが形成され、ｎ型ド
レイン拡散層１５とｎ型ソース拡散層１６とが導通し、
外部電源１７の電位がＩＧＢＴのゲート電極２１に印加
される。When a voltage is applied to the gate electrode 22, an n-type channel is formed below the gate electrode 22, and the n-type drain diffusion layer 15 and the n-type source diffusion layer 16 are electrically connected,
The potential of the external power supply 17 is applied to the gate electrode 21 of the IGBT.
【００３７】この結果、ＩＧＢＴがオン状態になり、過
電圧による高エネルギーは装置全体で吸収されるので、
大きな耐圧が得られる。また、漏れ電流は抵抗体１３、
ｐ型拡散層１１、端子ｔ１を介して装置外に排出され
る。このように本実施例でも先の実施例と同様な効果が
得られる。As a result, the IGBT is turned on and high energy due to overvoltage is absorbed by the entire device.
A large breakdown voltage can be obtained. In addition, the leakage current is
It is discharged to the outside of the device through the p-type diffusion layer 11 and the terminal t1. In this way, the same effects as in the previous embodiment can be obtained in this embodiment as well.
【００３８】更に、漏れ電流検出回路を構成する抵抗体
１３は、ポリシリコン等を用いることにより容易に形成
でき、また、補助駆動回路を構成するｎ型ＭＯＳトラン
ジスタの拡散層は、ＩＧＢＴを構成する拡散層と同時に
形成できる。Further, the resistor 13 forming the leakage current detection circuit can be easily formed by using polysilicon or the like, and the diffusion layer of the n-type MOS transistor forming the auxiliary drive circuit forms the IGBT. It can be formed simultaneously with the diffusion layer.
【００３９】したがって、本実施例によれば、製造工程
の複雑化や、製造工程数の増加を招くことなく、半導体
基板が薄い過電圧保護機能付きの電力用半導体装置を製
造できる。Therefore, according to the present embodiment, it is possible to manufacture a power semiconductor device having an overvoltage protection function with a thin semiconductor substrate without complicating the manufacturing process and increasing the number of manufacturing processes.
【００４０】また、モノリシックに作り込まれた補助駆
動回路のｎ型ＭＯＳＦＥＴはゲート容量が小さく、アバ
ランシェ降伏が始まるとすぐにオン状態に移行するた
め、外部電源１７によるＩＧＢＴの駆動による素早い過
電圧保護が可能となる。Further, since the n-type MOSFET of the auxiliary drive circuit which is monolithically built has a small gate capacitance and shifts to the ON state immediately after the avalanche breakdown starts, the IGBT is driven by the external power supply 17 for quick overvoltage protection. It will be possible.
【００４１】図３は、本発明の第３の実施例に係る過電
圧保護機能を備えた電力用半導体装置の概略構成を示す
模式図である。本実施例の電力用半導体装置が第２の実
施例のそれと異なる点は、第２の実施例において漏れ電
流検出回路と補助駆動回路とで共有されていたｐ型拡散
層１１を独立にしたことにある。FIG. 3 is a schematic diagram showing a schematic configuration of a power semiconductor device having an overvoltage protection function according to a third embodiment of the present invention. The power semiconductor device of this embodiment is different from that of the second embodiment in that the p-type diffusion layer 11 shared by the leakage current detection circuit and the auxiliary drive circuit in the second embodiment is independent. It is in.
【００４２】すなわち、本実施例の電力用半導体装置
は、漏れ電流検出回路のｐ型拡散層１１ａと、補助駆動
回路のｎ型ＭＯＳトランジスタを構成するｐ型拡散層１
１ｂとを別個に備えている。このｐ型拡散層１１ｂは、
酸化膜等の絶縁膜２３により、ｐ型拡散層１１ａ、ＩＧ
ＢＴとから誘電体分離されている。That is, in the power semiconductor device of this embodiment, the p-type diffusion layer 11a of the leakage current detection circuit and the p-type diffusion layer 1 constituting the n-type MOS transistor of the auxiliary drive circuit are used.
1b and 1b are provided separately. The p-type diffusion layer 11b is
With the insulating film 23 such as an oxide film, the p-type diffusion layer 11a, the IG
It is dielectrically separated from BT.
【００４３】本実施例の場合、誘電体分離されたｐ型拡
散層１１ｂを形成する分だけ、製造工程数が増加する
が、補助駆動回路のｎ型ＭＯＳトランジスタとＩＧＢＴ
との電気的分離がより完全になるので、より複雑で高機
能な過電圧保護回路を形成することができる。なお、ｐ
型拡散層１１ａはなくても動作上は問題ない。In the case of the present embodiment, the number of manufacturing steps is increased by forming the p-type diffusion layer 11b with the dielectric isolation, but the n-type MOS transistor of the auxiliary drive circuit and the IGBT are formed.
Since the electrical isolation of the overvoltage protection circuit is more complete, a more complicated and high-performance overvoltage protection circuit can be formed. Note that p
There is no problem in operation without the type diffusion layer 11a.
【００４４】図４は、本発明の第４の実施例に係る過電
圧保護機能を備えた電力用半導体装置の概略構成を示す
模式図である。本実施例の電力用半導体装置が第３の実
施例のそれと異なる点は、ｎ- 型半導体基板８上に、酸
化膜等の絶縁膜３０を介して、抵抗体１３、ツェナーダ
イオード２５および補助駆動回路のｎ型ＭＯＳトランジ
スタを形成したことにある。FIG. 4 is a schematic diagram showing a schematic configuration of a power semiconductor device having an overvoltage protection function according to a fourth embodiment of the present invention. The power semiconductor device of this embodiment is different from that of the third embodiment in that the resistor 13, the Zener diode 25 and the auxiliary drive are provided on the n − type semiconductor substrate 8 via an insulating film 30 such as an oxide film. This is because the n-type MOS transistor of the circuit was formed.
【００４５】抵抗体１３、ツェナーダイオード２５は、
例えば、ポリシリコンを用いて形成する。また、図中、
３１はゲート酸化膜、３２は酸化膜、３３，３４，３５
は接続電極を示している。The resistor 13 and the Zener diode 25 are
For example, it is formed using polysilicon. Also, in the figure,
31 is a gate oxide film, 32 is an oxide film, and 33, 34, 35.
Indicates a connection electrode.
【００４６】本実施例によれば、電力用半導体素子（Ｉ
ＧＢＴ）部のマスクパターンに関係なく、過電圧保護回
路の各素子を作成できるため、プロセス上の自由度が高
くなる。According to this embodiment, the power semiconductor element (I
Since each element of the overvoltage protection circuit can be formed regardless of the mask pattern of the (GBT) part, the degree of freedom in the process is increased.
【００４７】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、電力用半導
体素子としてＩＧＢＴを例にあげて説明したが、本発明
は他の電力用半導体素子（例えば、ＧＴＯ、ＭＣＴ、Ｅ
ＳＴ、パワーＭＯＳＦＥＴ、パワーバイポーラトランジ
スタ）の場合にも有効である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施できる。The present invention is not limited to the above embodiment. For example, in the above embodiment, the IGBT has been described as an example of the power semiconductor element, but the present invention is not limited to the power semiconductor element (for example, GTO, MCT, E).
This is also effective in the case of ST, power MOSFET, power bipolar transistor). In addition, various modifications can be made without departing from the scope of the present invention.
【００４８】[0048]
【発明の効果】以上説明したように本発明によれば、接
合終端領域の漏れ電流を直接検出しているので、過電圧
保護用の半導体素子が不要なる。このため、接合終端領
域と過電圧保護用の半導体素子との耐圧差分だけ従来よ
りも薄い半導体基板を用いることができ、スイッチング
特性の改善を図れるようになる。As described above, according to the present invention, since the leakage current in the junction termination region is directly detected, the semiconductor element for overvoltage protection becomes unnecessary. Therefore, it is possible to use a semiconductor substrate thinner than the conventional one by the breakdown voltage difference between the junction termination region and the semiconductor element for overvoltage protection, and it is possible to improve the switching characteristics.
【図１】本発明の第１の実施例に係る過電圧保護機能を
備えた電力用半導体装置の概略構成を示す模式図FIG. 1 is a schematic diagram showing a schematic configuration of a power semiconductor device having an overvoltage protection function according to a first embodiment of the present invention.
【図２】本発明の第２の実施例に係る過電圧保護機能を
備えた電力用半導体装置の概略構成を示す模式図FIG. 2 is a schematic diagram showing a schematic configuration of a power semiconductor device having an overvoltage protection function according to a second embodiment of the present invention.
【図３】本発明の第３の実施例に係る過電圧保護機能を
備えた電力用半導体装置の概略構成を示す模式図FIG. 3 is a schematic diagram showing a schematic configuration of a power semiconductor device having an overvoltage protection function according to a third embodiment of the present invention.
【図４】本発明の第４の実施例に係る過電圧保護機能を
備えた電力用半導体装置の概略構成を示す模式図FIG. 4 is a schematic diagram showing a schematic configuration of a power semiconductor device having an overvoltage protection function according to a fourth embodiment of the present invention.
【図５】従来の過電圧保護機能を備えた電力用半導体装
置の断面図FIG. 5 is a cross-sectional view of a conventional power semiconductor device having an overvoltage protection function.
１…主駆動回路 ２…ストッパ電極 ３…ｐ型接合終端層 ４…漏れ電流検出回路 ５…補助駆動回路 ６…電力用半導体素子領域 ７…ｎ+ 型ストッパ層 ８…ｎ- 型半導体基板 ９…ｐ- 型リサーフ層 ｔ１…第１の主電極 ｔ２…第２の主電極1 ... main driving circuit 2 ... stopper electrode 3 ... p-type junction termination layer 4 ... leakage current detection circuit 5 ... auxiliary driving circuit 6 ... power semiconductor element region 7 ... n + -type stopper layer 8 ... n - -type semiconductor substrate 9 ... p − type RESURF layer t1 ... First main electrode t2 ... Second main electrode
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/78
Claims (5)
表面、裏面にそれぞれ設けられた第１の主端子と第２の
主端子との間に流れる主電流を制御端子により制御する
電力用半導体素子と、 前記電力用半導体素子を取り囲むように、前記半導体基
板の表面に形成された接合終端領域と、 過電圧により前記接合終端領域が降伏して生じた漏れ電
流を検出するための検出部と、 前記検出部が前記漏れ電流を検出した時に前記電力用半
導体素子をオン状態にする制御部 とを具備してなること
を特徴とする電力用半導体装置。1. A power semiconductor formed on a semiconductor substrate, wherein a control terminal controls a main current flowing between a first main terminal and a second main terminal provided on a front surface and a back surface of the semiconductor substrate, respectively. An element, a junction termination region formed on the surface of the semiconductor substrate so as to surround the power semiconductor element, and a detection unit for detecting a leakage current caused by breakdown of the junction termination region due to overvoltage , When the detector detects the leakage current, the power half
A power semiconductor device comprising: a control unit for turning on the conductor element .
用半導体素子、前記接合終端領域とともに一体的に形成
されたものであることを特徴とする請求項１に記載の電
力用半導体装置。2. The power semiconductor device according to claim 1, wherein the detection unit and the control unit are integrally formed with the power semiconductor element and the junction termination region.
表面、裏面にそれぞれ設けられた第１の主端子と第２の
主端子との間に流れる主電流を制御端子により制御する
電力用半導体素子と、 電圧により制御され、前記電力用半導体素子をオンする
ためのオン手段と、 前記電力用半導体素子を取り囲むように、前記半導体基
板の表面に形成された接合終端領域と、 この接合終端領域に形成された接合終端層と、 前記半導体基板に形成され、前記接合終端層と同導電型
の半導体層と、 この半導体層と前記接合終端層との間に接続された抵抗
体と、 前記半導体層内に形成され、ゲートが前記接合終端層に
接続され、ソースおよびドレインの一方が前記オン手段
に接続され、他方が所定の電位に保持されたＭＯＳトラ
ンジスタとを具備してなり、 前記ゲートに電圧が印加され、前記ＭＯＳトランジスタ
がオンしたときに、前記オン手段に電圧が印加され、前
記電力用半導体素子がオンすることを特徴とする電力用
半導体装置。3. A power semiconductor formed on a semiconductor substrate, wherein a control terminal controls a main current flowing between a first main terminal and a second main terminal provided on a front surface and a back surface of the semiconductor substrate, respectively. An element, an ON means for controlling the power semiconductor element to be turned on by a voltage, a junction termination region formed on the surface of the semiconductor substrate so as to surround the power semiconductor element, and the junction termination region. a junction termination layer formed on the formed in the semiconductor substrate, a semiconductor layer of the junction termination layer and the same conductivity type, and a resistor connected between the semiconductor layer and the junction termination layer, wherein the semiconductor A MOS transistor formed in a layer, having a gate connected to the junction termination layer, one of a source and a drain connected to the ON means, and the other being held at a predetermined potential, A power semiconductor device characterized in that, when a voltage is applied to the gate and the MOS transistor is turned on, a voltage is applied to the on means to turn on the power semiconductor element.
表面、裏面にそれぞれ設けられた第１の主端子と第２の
主端子との間に流れる主電流を制御端子により制御する
電力用半導体素子と、 電圧により制御され、前記電力用半導体素子をオンする
ためのオン手段と、 前記電力用半導体素子を取り囲むように、前記半導体基
板の表面に形成された接合終端領域と、 この接合終端領域に形成された接合終端層と、 前記半導体基板に形成され、前記接合終端層と同導電型
の第１の半導体層と、 この第１の半導体層と前記接合終端層との間に接続され
た抵抗体と、 前記半導体基板に形成された溝内に絶縁膜を介して形成
された前記接合終端領域層と同導電型の第２の半導体層
と、 この第２の半導体層内に形成され、ゲートが前記接合終
端層に接続され、ソースおよびドレインの一方が前記オ
ン手段に接続され、他方が所定の電位に保持されたＭＯ
Ｓトランジスタとを具備してなり、 前記ゲートに電圧が印加され、ＭＯＳトランジスタがオ
ンしたときに、前記オン手段に電圧が印加され、前記電
力用半導体素子がオンすることを特徴とする電力用半導
体装置。4. A power semiconductor formed on a semiconductor substrate, wherein a control terminal controls a main current flowing between a first main terminal and a second main terminal provided on a front surface and a back surface of the semiconductor substrate, respectively. An element, an ON means for controlling the power semiconductor element to be turned on by a voltage, a junction termination region formed on the surface of the semiconductor substrate so as to surround the power semiconductor element, and the junction termination region. a junction termination layer formed on the formed in the semiconductor substrate, and the junction termination layer and the same conductivity type first semiconductor layer, which is connected between the first semiconductor layer and the junction termination layer a resistor, the second semiconductor layer of the junction termination region layer and the same conductivity type formed over an insulating film on a semiconductor substrate which is formed in the groove, is formed on the second semiconductor layer, Gate connected to the junction termination layer One of the source and the drain is connected to the ON means and the other is kept at a predetermined potential.
And a voltage applied to the gate, and when the MOS transistor is turned on, the voltage is applied to the ON means to turn on the power semiconductor element. apparatus.
表面、裏面にそれぞれ設けられた第１の主端子と第２の
主端子との間に流れる主電流を制御端子により制御する
電力用半導体素子と、 電圧により制御され、前記電力用半導体素子をオンする
ためのオン手段と、 前記電力用半導体素子を取り囲むように、前記半導体基
板の表面に形成された接合終端領域と、 この接合終端領域に形成された接合終端層と、 前記半導体基板に形成され、前記接合終端層と同導電型
の半導体層と、 前記接合終端層と同導電型の半導体層と前記接合終端層
との間に接続された抵抗体と、 ゲートが前記接合終端層に接続され、ソースおよびドレ
インの一方が前記オン手段に接続され、他方が所定の電
位に保持されたＭＯＳトランジスタとを具備してり、 前記抵抗体と前記ＭＯＳトランジスタが前記半導体基板
上に形成された絶縁膜上に形成されていることを特徴と
する電力用半導体装置。5. A semiconductor substrate formed on the semiconductor substrate,
The first main terminal and the second main terminal provided on the front surface and the back surface, respectively.
Controls the main current flowing between the main terminal and the control terminal
Power semiconductor element and controlled by voltage, turn on the power semiconductor element
Means for turning on the semiconductor substrate and surrounding the power semiconductor element.
A junction termination region formed on the surface of the plate, a junction termination layer formed in the junction termination region, and the same conductivity type as the junction termination layer formed on the semiconductor substrate.
Semiconductor layer, a semiconductor layer of the same conductivity type as the junction termination layer, and the junction termination layer
A resistor connected between the gate and the junction termination layer, and a source and drain.
One of the INs is connected to the ON means, and the other is
A power semiconductor device , comprising: a MOS transistor held at a position, wherein the resistor and the MOS transistor are formed on an insulating film formed on the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02523794A JP3392496B2 (en) | 1994-02-23 | 1994-02-23 | Power semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02523794A JP3392496B2 (en) | 1994-02-23 | 1994-02-23 | Power semiconductor device |
Publications (2)
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| JPH07235674A JPH07235674A (en) | 1995-09-05 |
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