JP3373960B2 - Direct conversion system receiver - Google Patents

Direct conversion system receiver

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JP3373960B2
JP3373960B2 JP29541694A JP29541694A JP3373960B2 JP 3373960 B2 JP3373960 B2 JP 3373960B2 JP 29541694 A JP29541694 A JP 29541694A JP 29541694 A JP29541694 A JP 29541694A JP 3373960 B2 JP3373960 B2 JP 3373960B2
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渉 松井
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三洋電機株式会社
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【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は、位相変調されたデジタル無線信号を受信する受信機にかかわり、さらに詳説すれば、ダイレクトコンバージョン方式による復調回路の改良に関するものである。 BACKGROUND OF THE INVENTION [0001] BACKGROUND OF THE INVENTION This invention relates to a receiver for receiving a digital radio signal that is phase-modulated, and, more detail, relates to an improvement of the demodulation circuit by the direct conversion system it is intended. 【0002】 【従来の技術】従来、無線受信機の多くは、ヘテロダイン方式を採用してきた。 [0002] In the past, many of the radio receiver, have adopted the heterodyne system. これは、アンテナからの高周波帯受信信号を前置増幅器で増幅した後、局部発振器からの信号と混合することにより、中間周波信号に変換し、 This was amplified by preamplifier high frequency band received signal from the antenna, by mixing with a signal from a local oscillator, it converts into an intermediate frequency signal,
これを増幅したり帯域通過フィルタを通したりし、時には、第2、第3の中間周波信号にさらに変換して同様の処理をおこない、最後に基底帯域信号を得るものである。 Or through a band pass filter or amplify this, sometimes, second, third performs the intermediate frequency signal processing similar further converted to, thereby obtaining a last baseband signal. 【0003】ヘテロダイン方式では、増幅やチャネル選択を異なる周波数で何段かに分けておこなうため、高利得でも発振しにくい、選択度特性が良いなどの利点がある。 [0003] In the heterodyne method, for performing amplification and channel selection in portions stages at different frequencies, it is difficult to oscillate at a high gain, there is an advantage such as good selectivity characteristic. 【0004】一方、構成が複雑で、選択用のフィルタが中間周波帯にあることなどから、スプリアス障害をおこしやすく、小型化・低消費電力化・低価格化の障害になる、といった問題がある。 On the other hand, configuration is complicated, and the like that the filter for selection is in the intermediate frequency band, easily cause spurious failure, the failure of the smaller size and lower power consumption and lower cost, there is a problem . 【0005】そこで、特に小型化の要求が強い移動体通信用無線機器では、ダイレクトコンバージョン方式が注目されている。 [0005] Therefore, in the particular radio device requests a strong mobile communication miniaturization, direct conversion system has been attracting attention. これは、高周波帯の信号を前置増幅器で増幅した後、その信号と同じ周波数の局部発振信号により、直接基底帯域に変換し、基底帯域で増幅やチャネル選択をおこなうことを特徴とする。 This, amplified by the preamplifier a signal of a high frequency band, the local oscillation signal having the same frequency as the signal is converted directly into baseband, and performs amplification and channel selection at baseband. 中間周波信号を用いず、基底帯域の増幅器と低域通過フィルタを中心に構成されるため、IC化に向いた方式とされている。 Without using an intermediate frequency signal, to be organized around the amplifier and a low-pass filter of the baseband, there is a method directed to the IC. 【0006】さて、デジタル無線通信において多用されるBPSK、QPSK、π/4シフトQPSKなどの位相変調信号を、かかるダイレクトコンバージョン方式で受信・復調する場合、従来は、たとえば特開平2−39 [0006] Now, BPSK is often used in a digital radio communication, QPSK, if the phase modulation signal, such as [pi / 4 shift QPSK, is received and demodulated in accordance direct conversion method, conventionally, for example JP-A-2-39
652号公報(H04L27/22)に記載されているように、図5に示すような構成をとっていた。 As described in 652 JP (H04L27 / 22), it was taking a configuration as shown in FIG. 【0007】図5において、アンテナ20から受信された信号は前置増幅回路21で増幅された後、混合回路2 [0007] In FIG. 5, after a signal received from the antenna 20 is amplified by a preamplifier circuit 21, mixer circuit 2
2にて直交信号発生回路23で発生された信号と混合される。 It is mixed with the signal generated by the quadrature signal generating circuit 23 at 2. その後、低域通過フィルタ24を通過した後、リミッタ回路27にてリミッタがかけられ、復調回路28 Then, after passing through the low-pass filter 24, a limiter is applied at the limiter circuit 27, the demodulation circuit 28
にて復調される。 It is demodulated by. この方式では、ここでは、アンテナ2 In this method, here, antenna 2
0にて受信した位相変調信号と直交信号発生回路23が発生する信号との位相関係を一定に保つため、これら二つの信号の間の位相差にほぼ比例した電圧を位相誤差検出回路26が出力し、この出力によって電圧制御発振器25の発振周波数を変動させることにより、直交信号発生回路23の位相をフィードバック制御している。 Since the phase modulation signal and the quadrature signal generating circuit 23 which receives at 0 maintain a constant phase relationship between the signal generated, the phase error detection circuit 26 substantially proportional to the voltage on the phase difference between these two signals is output and, by varying the oscillation frequency of the voltage controlled oscillator 25 by the output, and feedback controlling the phase of the quadrature signal generating circuit 23. 【0008】この方式における位相誤差検出回路26 [0008] The phase error detection circuit 26 in this method
は、特開平2−39652号公報に示されているように、複数の乗算回路を含んでいる。 , As shown in Japanese Patent Laid-Open No. 2-39652, it includes a plurality of multiplication circuits. ところが、位相誤差検出回路26の入力は一般に微弱で、またフェージングの影響でレベル変動を受けるため、乗算回路を構成することが困難である。 However, the input of the phase error detection circuit 26 is generally weak, and to receive level variation due to the influence of fading, it is difficult to configure the multiplication circuit. また、位相制御の動作を安定させるためには、位相誤差検出回路26の出力が入力レベルの影響を受けてはいけないので、特開平2−39652号の実施例では高周波段においてAGCを導入しているが、一般に移動通信の受信電波の強さは非常に広ダイナミックレンジであるので、高周波段だけのAGCでは十分変動を吸収できない。 In order to stabilize the operation of the phase control, the output of the phase error detection circuit 26 must not influenced by the input level, in the example of JP-A-2-39652 introduces AGC in RF stages It is, but since in general the reception intensity of the radio wave of the mobile communications is a very wide dynamic range, can not absorb the AGC sufficient variation of only high-frequency stage. 【0009】また、図6に示すように、直交信号発生回路と受信信号との位相関係を一定には保つためのループを設けない構成法もある。 Further, as shown in FIG. 6, there is also a construction method without the loop for maintaining the constant phase relationship with the quadrature signal generating circuit and the received signal. 図において、アンテナ29から受信された信号は、前置増幅回路30で増幅された後、混合回路31にて直交信号発生回路32で発生された信号と混合される。 In the figure, the signal received from the antenna 29 is amplified by the preamplifier circuit 30, it is mixed with the signal generated by the quadrature signal generating circuit 32 in the mixing circuit 31. その後、低域通過フィルタ33を通過した後、電圧制御増幅回路34に送られる。 Then, after passing through the low-pass filter 33 is sent to the voltage control amplifier 34. 【0010】そしてこの実施例においては、基底帯域の2つの信号を、AD変換回路35で数値化し、デジタル信号処理によって復調する。 [0010] Then, in this embodiment, the two signals of the base band, and digitized by the AD converter 35 is demodulated by digital signal processing. この場合、信号がAD変換回路35の適正入力電圧範囲にはいるように、AGC電圧をとり出し電圧制御増幅回路34に加えてやる必要がある。 In this case, as the signal is within an adequate input voltage range of the AD conversion circuit 35, it is necessary to'll addition to the voltage control amplifier circuit 34 taken out of the AGC voltage. しかし、ここでも電圧制御増幅回路34の入力は、微弱かつ広ダイナミックレンジであり、しかも2つの電圧制御増幅回路34の特性はバランスがとれていなけれなならないため、そのような回路の実現は難しかった。 However, the input of again the voltage control amplifier 34 is a weak and wide dynamic range, moreover the characteristics of the two voltage control amplifier circuit 34 and since they are not Do not yet balanced, realization of such a circuit is difficult . また、AD変換回路やデジタル信号処理回路は消費電力はコストの増大につなる場合が多かった。 Furthermore, AD converter and a digital signal processing circuit is in many cases the power consumption is made One cost increase. 【0011】 【発明が解決しようとする問題点】本発明は、以上のような従来技術の問題点に鑑み、微弱な信号の乗算回路や、特性のそろった広ダイナミックレンジのAGCループを必要としないダイレクトコンバージョン方式受信機を提供することを目的とする。 [0011] SUMMARY OF THE INVENTION An Problems] In view of the above problems of the prior art, the multiplication circuits and of weak signals requires a wide dynamic range AGC loop having uniform characteristics an object of the present invention is to provide a direct conversion system receiver that does not. 【0012】 【課題を解決するための手段】本発明によるダイレクトコンバージョン方式受信機は、N値位相変調されたデジタル無線信号の受信機において、周波数が受信搬送波と等しく位相差が互いに直交関係にある2つの信号を発生する直交信号発生回路と、該2つの信号のそれぞれと受信高周波信号との積をとる2つの混合回路と、該2つの乗算回路の出力にそれぞれ接続され信号帯域幅と概等しい遮断周波数を持つ2つの低域通過フィルタと、該2つの低域通過フィルタの出力を線型合成して、N個の出力を得るマトリクス回路と、該マトリクス回路のN個の出力を振幅制限増幅することにより、1もしくは0のデジタル値を得るN個のリミッタ回路と、該N個のリミッタ回路の出力パターンから、位相平面をπ/N間隔で2N [0012] According to an aspect of the present invention direct conversion receiver according to, in the receiver of the N-level phase modulated digital radio signals, a phase difference equal to the frequency and the reception carrier wave are orthogonal to each other and the quadrature signal generating circuit for generating two signals, equal GENERAL two mixing circuit for calculating the product of the respectively receiving radio-frequency signals of the two signals, respectively connected to the signal bandwidth at the output of the two multiplier circuits and two low-pass filter having a cutoff frequency, the output of the two low-pass filter by linear synthesis, a matrix circuit for obtaining N output, amplitude limit amplifier N outputs of the matrix circuit by, 2N and N limiter circuit for obtaining a digital value of 1 or 0, the output pattern of the N-number of the limiter circuit, the phase plane [pi / N intervals
分割した領域を示す情報を得る位相判定回路と、該位相平面をπ/N間隔で2N分割した領域を示す情報から、 A phase determining circuit for obtaining the information indicating the divided regions, from the information indicating the 2N divided area [pi / N intervals the phase plane,
復調データを決定する変換回路と、該位相平面をπ/N A converting circuit for determining the demodulated data, the said phase plane [pi / N
間隔で2N分割した領域を示す情報から、位相誤差信号をとりだす位相誤差検出回路と、該位相誤差信号により周波数を制御され、前記直交信号発生回路の発生周波数基準を発生する電圧制御発振器とを具備し、前記マトリクス回路では、2つの入力を複素数とみなして、π/N It includes the information indicating the regions 2N divided intervals, and the phase error signal taking out the phase error detection circuit, a controlled frequency by the phase error signal, and a voltage controlled oscillator for generating a generation frequency reference of the quadrature signal generating circuit and, in the matrix circuit is regarded as a complex number two inputs, [pi / N
間隔で設定されたN種類の回転角でそれぞれ回転させた後、実部をとり、かつ、前記N種類の回転角ごとに設定された適宜の正数倍して出力するように動作することを特徴とするものである。 After spinning, respectively N type rotation angle set at intervals, taking the real part, and, to operate to output the N types of appropriately set for each rotation angle of the integer multiple to it is an feature. 【0013】また、本発明によるダイレクトコンバージョン方式受信機は、該位相誤差検出回路が、前記位相平面をπ/N間隔で2N分割した領域を示す情報から、信号位相が偶数番目の領域にあるか奇数番目の領域にあるかに応じて、1もしくは0のデジタル信号を得、該デジタル信号を低域通過フィルタにより平滑することにより、前記位相誤差信号を生成することを特徴とするものである。 Furthermore, whether direct conversion receiver according to the present invention, the phase error detection circuit, the information indicative of the phase plane and 2N divided by [pi / N intervals region signal phase in the even-numbered region depending on whether the odd-numbered region, to obtain a digital signal of 1 or 0, by smoothing by the digital signal the low-pass filter, and is characterized in that to generate the phase error signal. 【0014】 【作用】前記リミッタ回路の出力より得られるN個の1 [0014] SUMMARY OF] of N obtained from the output of the limiter circuit 1
もしくは0の信号のパターンは、以下の実施例で詳述するように、2N種類可能であって、これらは、位相平面上でπ/N間隔で分割された2N個の領域と1対1に対応する。 Or 0 of the signal pattern, as described in detail in the examples below, a 2N types possible, they are in the 2N regions and one to one divided by [pi / N intervals in the phase plane corresponding. また、このようにして得られた領域の情報から、信号が平均的に見て偶数番目の領域と奇数番目の領域のどちらに偏って存するかを調べることができる。 Further, it is possible to find such the information obtained area by the, or the signal is on average resides biased to either the even-numbered region and the odd-numbered region. そこで、符号がどちらに偏っているかを示し、かつ、大きさがその偏りの度合に概比例するような位相誤差信号を生成して、直交信号発生回路の位相に負帰還をかけてやれば、受信信号の位相点が、位相平面上での2N個の領域の偶数番目の境界上、若しくは、奇数番目の領域の境界上に留まるように制御することが可能である。 Therefore, it indicates biased to either code, and generates a phase error signal as size is approximate proportion to the degree of the deviation, do it by negative feedback to the quadrature signal generating circuit of the phase, phase point of the received signal, the even-numbered boundary the 2N regions on the phase plane, or can be controlled to remain on the border of the odd-numbered region. この方法では、位相誤差信号はリミッタ回路の出力から得るので微弱な信号の乗算回路を必要としない。 In this way, the phase error signal does not require multiplication circuits weak signals so obtained from the output of the limiter circuit. 【0015】さて、複素信号の位相角を、π/N間隔で設定されたN種類の回転角で回転させる動作は、正負の重みづけ可能な加算回路だけで実現でき、ここでも乗算回路を必要としない。 [0015] Now, the phase angle of the complex signal, operation of rotating at a rotation angle of the N type which is set by the [pi / N intervals, can be realized only by weighted possible addition circuit positive and negative, even require a multiplication circuit wherein no. また、回転操作した後は直ちにリミッタにかけるので、入力信号のレベルが変動しても、 Further, since the applied immediately limiter after rotating operation, the level of the input signal be varied,
影響を受けない。 Not affected. 【0016】かくして、本発明によれば、微弱な信号の乗算回路やAGCループが不要となる。 [0016] Thus, according to the present invention, weak signal of the multiplication circuit and the AGC loop is not required. 【0017】 【実施例】以下、N=4の場合、すなわちQPSK信号の受信機を構成する場合の実施例について、図1に基づいて動作をさらに詳述する。 EXAMPLES The following, for N = 4, i.e. for example in the case of configuring a receiver QPSK signal, further detailing the operation with reference to FIG. 【0018】本実施例では、アンテナ1と前置増幅回路2を通して受信された信号は、2つの混合回路3において、直交信号発生回路4が発生する直交高周波信号と乗算され、2つの低域通過フィルタ5により低域成分を抽出することにより、2つの基底帯域信号となる。 [0018] In this embodiment, the signal received through the antenna 1 and the preamplifier circuit 2, in two mixing circuit 3, is multiplied by the orthogonal frequency signal quadrature signal generating circuit 4 generates, two low-pass by extracting the low-frequency component by the filter 5, the two baseband signals. なお、 It should be noted that,
2つの低域通過フィルタ5の遮断周波数は信号の帯域幅とほぼ等しく設定されており、これにより、受信信号中の他チャネル信号や、雑音が除去される。 Cutoff frequency of the two low-pass filter 5 is set to be substantially equal to the bandwidth of the signal, thereby, the other channel signal in the received signal and the noise is removed. 【0019】マトリクス回路6は、この2つの基底帯域信号P,Qを複素信号として入力し、それを、0,π/ The matrix circuit 6 inputs the two baseband signals P, and Q as a complex signal, it, 0, [pi /
4,π/2,3π/4だけ回転して、実部をとって出力する。 4, rotated by π / 2,3π / 4, and outputs taking the real part. すなわち、マトリクス回路6の4つの出力は、 【0020】 【数1】 That is, four outputs of the matrix circuit 6, ## EQU1 ## 【0021】となる。 The [0021]. 【0022】図2はこのマトリックス回路6の回路構成を示したものであり、図において12は緩衝増幅回路、 [0022] Figure 2 is shows a circuit configuration of the matrix circuit 6, 12 in figure buffer amplifier,
13は反転回路、14は加算器である。 13 inverting circuit, 14 denotes an adder. 【0023】基底帯域信号P,Qのうち、P信号は一方の緩衝増幅回路12aに入力された後3つの経路に分岐し、そのうちの1つはそのままリミッタ回路7に出力され、もう1つは一方の加算器14aに、そして最後の1 The baseband signal P, of Q, P signal is branched into three paths after being input to one of the buffer amplifier 12a, one of which is output to the limiter circuit 7 and one on one of the adders 14a, and the last 1
つは反転回路13を介してもう一方の加算器14bに入力される。 One is input to the other adder 14b through an inverting circuit 13. またQ信号も他方の緩衝増幅回路12bに入力された後3つの経路に分岐し、1つは一方の加算器1 The Q signal is also branched into three paths after being input to the other buffer amplifier 12b, 1 single is one of the adders 1
4aに入力され、もう1つはそのままリミッタ回路7に出力されるとともに、残りの1つは他方の加算器14b Is input to 4a, together with the other one is output to the limiter circuit 7, and the remaining one other of the adder 14b
に入力される。 It is input to. そして、一方の加算器14aからはP+ Then, from one of the adders 14a P +
Qが、他方の加算器14bからは−P+Qがそれぞれリミッタ回路7に出力される。 Q is, -P + Q is output to the limiter circuit 7, respectively from the other adder 14b. 【0024】なお、リミッタ回路7では符号だけが問題となるので、上述の式(2)および式(4)を任意の正数倍しても結果は同じであり、本実施例では、 【0025】 【数2】 [0024] Since only the sign in the limiter circuit 7 becomes a problem, the above equation (2) and (4) be any integer multiple results are the same, in this embodiment, [0025 ] [number 2] 【0026】で除したものとして回路構成の簡略化を図っている。 Thereby achieving a simplified circuit configuration as divided by [0026]. 【0027】図1にもどり、マトリクス回路6の4つの出力は、それぞれリミッタ回路7にかけられ、その符号に応じて、1もしくは0の4つデジタル値となる。 [0027] Returning to FIG. 1, four outputs of the matrix circuit 6 is subjected to a limiter circuit 7 respectively, in accordance with the code, the four digital values ​​of 1 or 0. 位相判定回路8は、そのデジタル値のパターンから、受信信号が位相平面上のどの領域にあるかを決定する。 Phase determination circuit 8, the pattern of the digital value, the received signal to determine where it is in the area on the phase plane. その決定の方法を図3に示す。 The method of its determination shown in FIG. 【0028】図3(a)のように、Pを実部、Qを虚部とする複素平面を考え、それを、位相角π/4ごとに、 [0028] As shown in FIG. 3 (a), the real part of P, consider the complex plane the Q and the imaginary part, it for each phase angle [pi / 4,
8つの領域(0から7と番号づける)に分割する。 It is divided into eight regions (0 to characterizing 7 and number). 今、 now,
信号点が0から2πまで位相を変化させたとする。 Signal points and changing the phase from 0 to 2 [pi. 図2 Figure 2
における4つの信号s0,sl,s2,s3は、信号点を、それぞれ0,π/4,π/2,3π/4だけ回転した後、それが複素平面の右半面にあるか左半面にあるかによって1もしくは0の値を出力するものである。 Four signals s0, sl, s2, s3 in the signal point, respectively 0, [pi / 4, after rotating by π / 2,3π / 4, it is in the left half or the right half of the complex plane and outputs a value of 1 or 0 depending on whether. よって、それらは、信号点の位相角に応じて図3(b)のように変化する。 Thus, they are changed as shown in FIG. 3 in accordance with the phase angle of the signal point (b). この図から、s0、sl、s2、s3の値のパターンは全部で8通り可能であって、そのパターンにより信号点が0から7のどの領域にあるかを一意に決定できる。 From this figure, s0, sl, a s2, the pattern of values ​​s3 is possible eight in total, can be uniquely determined if the signal point by the pattern is in the region from 0 7 throat. 【0029】図1の実施例の位相判定回路8は、このようにして、信号点が存在する領域に対応する示す8個の信号を出力する。 The embodiment of the phase determining circuit 8 in FIG. 1, in this way, outputs eight signals indicating corresponding to the region where the signal point is present. この8個の信号は、どの時点においても、そのうちの1つのみが1の値をとり、他は0となる。 The eight signals, at any one time, only one of which takes a value of 1, the other is zero. この信号から、変換回路9は、変調時の符号化規則(例えば、グレーコードマッピングと和分変換)の逆動作を行って、復調データを得る。 From this signal, conversion circuit 9, encoding rules upon modulation (e.g., Gray code mapping and sum conversion) by performing inverse operation of obtaining the demodulated data. 【0030】ORゲート10aおよび低域通過フィルタ10bから構成される位相誤差検出回路10では、位相判定回路8の8個の出力のうち奇数番目(もしくは偶数番目)のものだけを取りだして論理和をとる。 [0030] In the phase error detection circuit 10 consists of an OR gate 10a and a low pass filter 10b, the odd-numbered of the eight outputs of the phase determination circuit 8 the logical sum is taken out only those (or even-numbered) take. この論理和信号は、信号点が位相平面の奇数番目(もしくは偶数番目)の領域にある時に1、偶数番目の領域にある時0 The logical sum signal, when when the signal point is in the region of the odd-numbered phase plane (or even-numbered) 1, is in the even-numbered region 0
となるので、それを低域通過フィルタで平滑した信号は、信号点が奇数番目の領域と偶数番目の領域とのどちらに偏って存在するかを示すことになる。 Since the, smooth the signal low-pass filter it will indicate whether the signal point is present unevenly in either the odd-numbered region and the even-numbered region. よって、この位相誤差信号によって電圧制御発振器11の発振周波数を変動させ、直交信号発生回路4が発生する高周波信号の位相を修正することにより、信号点の位相が、雑音や干渉成分をのぞいてπ/4,3π/4,5π/4,7π Thus, by modifying the phase error signal to vary the oscillation frequency of the voltage controlled oscillator 11 by the phase of the high-frequency signal quadrature signal generating circuit 4 generates the phase of the signal points, except noise and interference components π / 4,3π / 4,5π / 4,7π
/4の位置に留まるように制御することが可能である。 It is possible to control to remain / 4 position. 【0031】この実施例では、説明を分りやすくするため、位相判定回路8、変換回路9、位相誤差検出回路1 [0031] In this embodiment, for clarity of description, the phase decision circuit 8, converter 9, the phase error detection circuit 1
0の動作を分離したが、これらを、等価な動作をする一つの回路ブロックとして構成することも可能である。 The operation of the 0 separated, but these can also be configured as a single circuit block for equivalent operation. また、マトリクス回路6における回転角は、0,π/4, Further, the rotation angle in the matrix circuit 6, 0, [pi / 4,
π/2,3π/4を選んだが、一般には、互いにπ/4 I chose π / 2,3π / 4 but, generally, π / 4 each other
の間隔を持って設定された4つの角度であれば何でもよい。 It may be any four angle that has been set with the interval. 【0032】以上の実施例は、BPSK(N=2)や、 The above example, BPSK (N = 2) and,
8−PSK(N=8)、あるいは、8−PSKの特殊なケースと考えられるπ/4シフトQPSK等にも容易に拡張できる。 8-PSK (N = 8), or it can be readily extended to 8-PSK special cases and possible [pi / 4 shift QPSK or the like. 【0033】図4はこのようなN=8の場合のマトリクス回路の内部構成を示す他の実施例である。 [0033] FIG. 4 shows another embodiment showing the internal structure of the matrix circuit in the case of such N = 8. 【0034】本実施例のマトリクス回路は、2つの基底帯域信号P,Qを複素信号として入力し、それを、0, The matrix circuit of this embodiment receives two baseband signals P, and Q as a complex signal, it, 0,
π/8,π/4,3π/8,π/2,5π/8,3π/ π / 8, π / 4,3π / 8, π / 2,5π / 8,3π /
4,7π/8だけ回転して、実部をとって出力する。 4,7π / 8 only rotates, and outputs taking the real part. すなわち、本実施例のマトリクス回路の8つの出力は、 【0035】 【数3】 That is, the eight outputs of the matrix circuit of this embodiment, [0035] Equation 3] 【0036】となる。 [0036] to become. 【0037】図において16は緩衝増幅回路、17は反転回路、18は加算器である。 [0037] 16 In view of the buffer amplifier circuit, 17 inverting circuit, 18 denotes an adder. 【0038】基底帯域信号P,Qのうち、P信号は一方の緩衝増幅回路16aに入力された後、7つの経路に分岐される。 The baseband signal P, of Q, after P signal input to one of the buffer amplifier 16a, is branched into seven paths. そのうちの1つはそのままリミッタ回路19 As the limiter circuit 19, one of which
に出力される。 It is output to. 他の経路を通る信号は加算器18a、1 The signals passing through other routes adders 18a, 1
8b、18cに入力され、さらに他の経路は反転回路1 8b, it is entered into 18c, yet another path inversion circuit 1
7を介して、加算器18d、18e、18fに入力される。 7 through the adder 18 d, 18e, is input to 18f. またQ信号も他方の緩衝増幅回路16bに入力された後、7つの経路に分岐し、3つは加算器18a、18 Also after the Q signal is also input to the other buffer amplifier 16b, branches to seven paths, three adders 18a, 18
b、18cに入力され、1つはそのままリミッタ回路1 b, it is inputted to 18c, 1 single intact limiter circuit 1
9に出力され、残りの3つは加算器18d、18e、1 Is output to 9, the remaining three adders 18 d, 18e, 1
8fに入力される。 Is input to 8f. 【0039】そして、各加算器18a〜18fでは図に示したα、β、γの係数がかけられた後加算され、上述の式(5)〜式(12)に従って、それぞれリミッタ回路19に出力される。 [0039] Then, alpha shown in FIG. In the adders 18a-18f, beta, are added after being multiplied by the coefficient gamma, the output according to the above equation (5) to (12), the limiter circuit 19, respectively It is. 【0040】このように、加算器群19は、様々な重みでの加算動作をおこなう。 [0040] Thus, adder group 19 performs addition operation in a variety of weights. 一般に集積回路の製造においては、抵抗の絶対値より抵抗比を高精度で制御できるので、このような重み付け回路はIC化に向いている。 In the production of generally to integrated circuits, since the resistance ratio than the absolute value of the resistance can be controlled with high precision, such weighting circuit is suitable for IC. 【0041】 【発明の効果】本発明により、微弱な信号の乗算回路や、特性のそろった広ダイナミックレンジのAGCループを必要としないダイレクトコンバージョン方式受信機が提供され、携帯電話機等の小型化・低消費電力化・低価格化に有効である。 [0041] According to the present invention, the multiplication circuit and the weak signal, direct conversion receiver that does not require a wide dynamic range AGC loop having a uniform characteristic is provided, miniaturization such as mobile telephones and it is effective for low power consumption and low cost.

【図面の簡単な説明】 【図1】本発明の実施例を示す図。 It shows an embodiment of the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】N=4の場合に、本発明におけるマトリクス回路の構成を例示する図。 In the case of FIG. 2 N = 4, diagram illustrating a configuration of a matrix circuit in the present invention. 【図3】本発明における位相判定回路の動作を説明する図。 Diagram for explaining the operation of the phase determination circuit according to the invention, FIG. (a)位相平面と領域の分割を示す図。 (A) shows the division of the phase plane and the region. (b)信号点の位相とリミッタ回路の出力の関係を示す図。 (B) shows the relationship between the output phase and the limiter circuit of the signal points. 【図4】N=8の場合に、本発明におけるマトリクス回路の構成を例示する図。 In the case of FIG. 4 N = 8, diagram illustrating the configuration of the matrix circuit of the present invention. 【図5】第1の従来例を示す図。 5 is a diagram showing a first conventional example. 【図6】第2の従来例を示す図。 6 shows a second conventional example. 【符号の説明】 1 アンテナ2 前置増幅回路3 2つの混合回路4 直交信号発生回路5 2つの低域通過フィルタ6 マトリクス回路7 4個のリミッタ回路8 位相判定回路9 変換回路10 位相誤差検出回路11 電圧制御発振器12 2つの緩衝増幅回路13 反転回路14 加算器群16 2つの緩衝増幅回路17 反転回路18 加算器群19 8つのリミッタ回路 [EXPLANATION OF SYMBOLS] 1 antenna 2 preamplifier circuit 3 two mixing circuit 4 orthogonal signal generating circuit 5 two low-pass filter 6 the matrix circuit 7 four limiter circuit 8 phase judging circuit 9 conversion circuit 10 the phase error detecting circuit 11 voltage controlled oscillator 12 the two buffer amplifier 13 inverting circuit 14 adder group 16 two buffer amplifier 17 inverting circuit 18 adder group 19 of eight limiter circuit

フロントページの続き (56)参考文献 特開 昭59−50646(JP,A) 特開 平7−273824(JP,A) 特開 昭50−159660(JP,A) 特開 平3−262235(JP,A) 特開 平2−253748(JP,A) 特開 平4−372248(JP,A) 特開 平6−181477(JP,A) 特開 平8−97875(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H04L 27/22 Front page of the continuation (56) Reference Patent Sho 59-50646 (JP, A) JP flat 7-273824 (JP, A) JP Akira 50-159660 (JP, A) JP flat 3-262235 (JP , A) JP flat 2-253748 (JP, A) JP flat 4-372248 (JP, A) JP flat 6-181477 (JP, A) JP flat 8-97875 (JP, A) (58) survey the field (Int.Cl. 7, DB name) H04L 27/22

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 N値位相変調されたデジタル無線信号の受信機において、周波数が受信搬送波と等しく位相差が互いに直交関係にある2つの信号を発生する直交信号発生回路と、該2つの信号のそれぞれと受信高周波信号との積をとる2つの混合回路と、該2つの乗算回路の出力にそれぞれ接続され信号帯域幅と概等しい遮断周波数を持つ2つの低域通過フィルタと、該2つの低域通過フィルタの出力を線型合成して、N個の出力を得るマトリクス回路と、 該マトリクス回路のN個の出力を振幅制限増幅することにより、1もしくは0のデジタル値を得るN個のリミッタ回路と、該N個のリミッタ回路の出力パターンから、 (57) at the receiver of the Claims 1] N value phase modulated digital radio signals, quadrature signals equal phase difference frequency between the received carrier to generate the two signals are orthogonal to each other two low-pass with a generator, and two mixing circuit for calculating the product of the respectively receiving radio-frequency signals of the two signals, respectively connected GENERAL cutoff frequency equal to the signal bandwidth in the output of the two multiplier circuits and-pass filter, the output of the two low-pass filter by linear synthesis, a matrix circuit for obtaining N output by the amplitude limit amplifier N outputs of the matrix circuit, the 1 or 0 digital and N limiter circuit for obtaining a value from the output pattern of the N-number of the limiter circuit,
    位相平面をπ/N間隔で2N分割した領域を示す情報を得る位相判定回路と、該位相平面をπ/N間隔で2N分割した領域を示す情報から、復調データを決定する変換回路と、該位相平面をπ/N間隔で2N分割した領域を示す情報から、位相誤差信号をとりだす位相誤差検出回路と、該位相誤差信号により周波数を制御され、前記直交信号発生回路の発生周波数基準を発生する電圧制御発振器とを具備し、前記マトリクス回路では、2つの入力を複素数とみなして、π/N間隔で設定されたN種類の回転角でそれぞれ回転させた後、実部をとり、かつ、前記N種類の回転角ごとに設定された適宜の正数倍して出力するように動作することを特徴とするダイレクトコンバージョン方式受信機。 The information indicating the phase determination circuit for obtaining the information indicating the 2N divided areas in the phase plane [pi / N intervals, the regions 2N divides the phase plane [pi / N intervals, and converting circuit for determining the demodulated data, the from the information indicative of the 2N divided phase plane [pi / N intervals region, the phase error detecting circuit taking out the phase error signal, a controlled frequency by the phase error signal and generates a generation frequency reference of the quadrature signal generating circuit comprising a voltage controlled oscillator, in said matrix circuit, two inputs are regarded as complex numbers, after rotating each in terms of the rotational angle of the N type which is set by the [pi / N intervals, taking the real part, and the direct conversion receiver characterized in that it operates as N type appropriate integer multiple to set for each rotation angle output. 【請求項2】 前記位相誤差検出回路は、前記位相平面をπ/N間隔で2N分割した領域を示す情報から、信号位相が偶数番目の領域にあるか奇数番目の領域にあるかに応じて、1もしくは0のデジタル信号を得、該デジタル信号を低域通過フィルタにより平滑することにより、 Wherein said phase error detection circuit, the phase plane from information indicating the regions 2N divided by [pi / N intervals, depending on whether the signal phase in the odd-numbered area or in even-numbered regions to obtain a digital signal of 1 or 0, by smoothing by the digital signal the low-pass filter,
    前記位相誤差信号を生成することを特徴とする請求項1 Claim 1, characterized in that to generate the phase error signal
    記載のダイレクトコンバージョン方式受信機。 Direct conversion system receiver according.
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