JP3361893B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP3361893B2
JP3361893B2 JP18100194A JP18100194A JP3361893B2 JP 3361893 B2 JP3361893 B2 JP 3361893B2 JP 18100194 A JP18100194 A JP 18100194A JP 18100194 A JP18100194 A JP 18100194A JP 3361893 B2 JP3361893 B2 JP 3361893B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、拡散層上に、自己整合
により形成されたシリサイド電極を有する半導体装置及
びその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a silicide electrode formed on a diffusion layer by self-alignment and a method for manufacturing the same.

【0002】[0002]

【従来の技術】LSIの微細化に伴い、配線幅は減少
し、ソース/ドレイン拡散層は浅くなっている。このた
め、配線材料や拡散層などの電気抵抗は増加し、信号伝
達遅延を増大する一つの原因となっている。このような
伝達遅延を減少する一つの方法として、ゲート電極及び
ソース/ドレイン拡散層上をシリサイド化する技術が提
案されている。
2. Description of the Related Art With the miniaturization of LSIs, the wiring width is decreasing and the source / drain diffusion layers are becoming shallower. Therefore, the electric resistance of the wiring material, the diffusion layer and the like increases, which is one of the causes for increasing the signal transmission delay. As one method of reducing such a transmission delay, a technique of siliciding the gate electrode and the source / drain diffusion layers has been proposed.

【0003】ソース/ドレイン拡散層上に自己整合によ
りシリサイド層を形成する、従来の半導体装置及びその
製造方法を図4を用いて説明する。なお、ソース/ドレ
イン拡散層上に自己整合的に形成されたシリサイド層
は、一般にサリサイド(Salicide:self-aligned silici
de)と呼ばれている。まず、シリコン基板10上に、L
OCOS法により素子分離膜12を形成する。次いで熱
酸化によりゲート酸化膜14を形成後、ゲート電極とな
るポリシリコン16とタングステンシリサイド(WSi
x)膜18を連続して成膜し、燐(P)イオン注入によ
りポリシリコン膜16にドーピングする。
A conventional semiconductor device in which a silicide layer is formed on the source / drain diffusion layers by self-alignment and a method of manufacturing the same will be described with reference to FIG. The source / drain diffusion layers formed in self-alignment silicide layer on generally salicide (Salicide: s elf- ali gned sili ci
de ) is called. First, on the silicon substrate 10, L
The element isolation film 12 is formed by the OCOS method. Then, after forming the gate oxide film 14 by thermal oxidation, the polysilicon 16 and the tungsten silicide (WSi) which will become the gate electrode are formed.
x ) film 18 is continuously formed, and the polysilicon film 16 is doped by phosphorus (P) ion implantation.

【0004】次いで、後のサリサイド形成の際にゲート
電極24と金属膜との反応を抑止するHTO(high tem
perarure oxide)膜20と、ゲート電極を加工する際の
リソグラフィー工程においてハレーションを防止するた
めの反射防止膜22を成膜した後(図4(a))、リソ
グラフィー及びエッチングによりゲート電極24を形成
する。ゲート電極24を加工後、ゲート電極24上には
HTO膜20を残し、反射防止膜22は除去する(図4
(b))。
Next, an HTO (high tem) for suppressing the reaction between the gate electrode 24 and the metal film during the later salicide formation.
After forming a perarure oxide film 20 and an antireflection film 22 for preventing halation in a lithography process when processing a gate electrode (FIG. 4A), a gate electrode 24 is formed by lithography and etching. . After processing the gate electrode 24, the HTO film 20 is left on the gate electrode 24 and the antireflection film 22 is removed (FIG. 4).
(B)).

【0005】次いで、サイドウォールとなるHTO膜を
成膜後、HTO膜をエッチバックしてサイドウォール2
8を形成する。ソース/ドレイン拡散層30を形成する
ために、まず、熱酸化により保護膜となる酸化膜32を
形成する。次いで、酸化膜32を通してイオン注入を行
い、ソース/ドレイン拡散層30となる不純物をドーピ
ングし、熱処理により活性化する(図4(c))。
Next, after forming an HTO film to be a side wall, the HTO film is etched back to form the side wall 2.
8 is formed. In order to form the source / drain diffusion layer 30, first, an oxide film 32 serving as a protective film is formed by thermal oxidation. Next, ion implantation is performed through the oxide film 32 to dope the impurities to be the source / drain diffusion layers 30 and activate by heat treatment (FIG. 4C).

【0006】この後、弗酸(HF)系水溶液を用いた前
処理により酸化膜32を除去し、ソース/ドレイン拡散
層30上をサリサイド化するためのチタン(Ti)膜3
4を堆積する。次いで、Ti膜34を堆積した試料を熱
処理し、堆積したTi膜34をシリサイド化する(図4
(d))。この際、HTO膜20、サイドウォール28
または素子分離膜12上のTi膜34は、これら下地の
酸化膜とは反応しないので、ソース/ドレイン拡散層3
0上に堆積されたTi膜34のみが自己整合的にシリサ
イド化し、シリサイド層36を形成することができる。
Thereafter, the oxide film 32 is removed by a pretreatment using a hydrofluoric acid (HF) -based aqueous solution, and a titanium (Ti) film 3 for salicizing the source / drain diffusion layer 30 is formed.
4 is deposited. Next, the sample on which the Ti film 34 is deposited is heat-treated to silicify the deposited Ti film 34 (FIG. 4).
(D)). At this time, the HTO film 20 and the sidewall 28
Alternatively, since the Ti film 34 on the element isolation film 12 does not react with these underlying oxide films, the source / drain diffusion layer 3
Only the Ti film 34 deposited on 0 is silicidized in a self-aligned manner to form the silicide layer 36.

【0007】未反応のTi膜34を除去することによ
り、一連のサリサイド形成工程が完了する(図4
(e))。このようにソース/ドレイン拡散層30上に
サリサイドを形成することにより、低抵抗で浅い拡散層
を形成することができる。
By removing the unreacted Ti film 34, a series of salicide forming steps are completed (see FIG. 4).
(E)). By forming salicide on the source / drain diffusion layer 30 in this manner, a shallow diffusion layer with low resistance can be formed.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置及びその製造方法では、Ti膜34の堆
積直前には酸化膜32を除去するためにHF系水溶液に
よる前処理を行う必要があるが、HTO膜20はHF系
水溶液に対するエッチングレートが通常の熱酸化膜の2
倍程度あるので、この前処理によりHTO膜20が除去
されてしまうといった問題があった。
However, in the above-described conventional semiconductor device and the manufacturing method thereof, it is necessary to perform pretreatment with an HF-based aqueous solution immediately before the deposition of the Ti film 34 in order to remove the oxide film 32. , The HTO film 20 is a thermal oxide film having a normal etching rate for an HF-based aqueous solution.
Since it is about double, there is a problem that the HTO film 20 is removed by this pretreatment.

【0009】また、HTO膜20が完全に除去される
と、ゲート電極24のWSix膜18上に直にTi膜3
4が堆積され、後の熱処理によりWSix膜18とTi
膜34が反応するといった問題があった。また、WSi
x膜18とTi膜34が反応することにより、反応層が
横方向に拡散し、図5(a)に示すように、ソース/ド
レイン拡散層30上に形成されたシリサイド層36とゲ
ート電極24とがブリッジにより短絡する恐れがあると
いった問題があった。
When the HTO film 20 is completely removed, the Ti film 3 is directly formed on the WSi x film 18 of the gate electrode 24.
4 is deposited, and the WSi x film 18 and Ti are deposited by the subsequent heat treatment.
There is a problem that the film 34 reacts. Also, WSi
The reaction between the x film 18 and the Ti film 34 causes the reaction layer to diffuse laterally, and as shown in FIG. 5A, the silicide layer 36 and the gate electrode 24 formed on the source / drain diffusion layer 30. There was a problem that and could be short-circuited by the bridge.

【0010】さらに、HTO膜20を層間絶縁膜として
上層に配線層40を形成する場合、ゲート電極24と配
線層40が短絡するといった問題があった。本発明の目
的は、ソース/ドレイン拡散層をサリサイド化する際
に、ゲート電極とソースドレイン拡散層、又はゲート電
極と配線層とが短絡しない半導体装置及びその製造方法
を提供することにある。
Further, when the wiring layer 40 is formed as an upper layer using the HTO film 20 as an interlayer insulating film, there is a problem that the gate electrode 24 and the wiring layer 40 are short-circuited. An object of the present invention is to provide a semiconductor device in which a gate electrode and a source / drain diffusion layer or a gate electrode and a wiring layer are not short-circuited when a source / drain diffusion layer is salicided, and a manufacturing method thereof.

【0011】[0011]

【課題を解決するための手段】上記目的は、下地基板上
に堆積された金属膜を、熱処理により前記下地基板と局
所的に反応させて形成したシリサイド電極と、ゲート電
極の上面に形成され、前記金属膜と反応しないシリコン
オキシナイトライド膜、又はシリコン窒化膜とを有し、
前記シリコンオキシナイトライド膜、又は前記シリコン
窒化膜の弗酸水溶液に対するエッチングレートが、ソー
ス/ドレイン拡散層を形成した後弗酸水溶液で除去され
るシリコン熱酸化膜の弗酸水溶液に対するエッチングレ
ートよりも遅いことを特徴とする半導体装置により達成
される。
The object In order to achieve the above object, according to the metal film deposited on a base substrate, and a silicide electrode formed the starting substrate and the locally reacted by heat treatment, is formed on the upper surface of the gate electrode, A silicon oxynitride film that does not react with the metal film, or a silicon nitride film ,
The etching rate of the silicon oxynitride film or the silicon nitride film with respect to the hydrofluoric acid aqueous solution is
After the drain / drain diffusion layer is formed, it is removed with an aqueous solution of hydrofluoric acid.
It is achieved by a semiconductor device characterized in that the etching rate of the silicon thermal oxide film with respect to the hydrofluoric acid aqueous solution is slower.

【0012】[0012]

【0013】また、上記の半導体装置において、前記シ
リコンオキシナイトライド膜、又は前記シリコン窒化膜
における屈折率が、1.7より大きく、且つ2.7より
も小さく、前記シリコンオキシナイトライド膜、又は前
記シリコン窒化膜における光吸収係数が、前記ゲート電
極をパターニングする際に用いる露光装置の光源波長に
対して、0.3より大きいことを特徴とする半導体装置
により達成される。
In the above semiconductor device, the refractive index of the silicon oxynitride film or the silicon nitride film is larger than 1.7 and smaller than 2.7, and the silicon oxynitride film or The semiconductor device is characterized in that the light absorption coefficient of the silicon nitride film is larger than 0.3 with respect to the light source wavelength of the exposure device used for patterning the gate electrode.

【0014】また、上記の半導体装置において、前記ゲ
ート電極は、多結晶シリコン又は、多結晶シリコン上に
タングステンシリサイドを堆積したタングステンポリサ
イドにより形成されていることを特徴とする半導体装置
により達成される。また、上記の半導体装置において、
前記シリサイド電極は、チタンシリサイド、コバルトシ
リサイド、又はニッケルシリサイドであることを特徴と
する半導体装置により達成される。
Further, in the above semiconductor device, the gate electrode is formed of polycrystalline silicon or tungsten polycide in which tungsten silicide is deposited on polycrystalline silicon. . In the above semiconductor device,
The silicide electrode is achieved by a semiconductor device characterized by being titanium silicide, cobalt silicide, or nickel silicide.

【0015】また、下地基板上に、ゲート電極となる導
電性の薄膜を堆積する導電膜堆積工程と、前記導電性の
薄膜上に、熱酸化膜よりも弗酸系水溶液に対するエッチ
ングレートが遅いシリコンオキシナイトライド膜、又は
シリコン窒化膜を堆積する絶縁膜堆積工程と、前記シリ
コンオキシナイトライド膜、又は前記シリコン窒化膜
び前記導電性の薄膜を加工し、前記ゲート電極を形成す
るゲート電極形成工程と、前記下地基板上のシリサイド
電極を形成すべき領域の酸化膜を、前記弗酸系水溶液に
より除去する酸化膜除去工程と、前記酸化膜を除去した
前記下地基板上に金属膜を堆積し、熱処理により前記酸
化膜を除去した領域の前記下地基板と前記金属膜とを反
応させ、局所的に前記シリサイド電極を形成する電極形
成工程とを含むことを特徴とする半導体装置の製造方法
により達成される。
In addition, a conductive film deposition step of depositing a conductive thin film to be a gate electrode on a base substrate, and silicon having a slower etching rate for a hydrofluoric acid aqueous solution than a thermal oxide film on the conductive thin film. Oxynitride film, or
An insulating film depositing step of depositing a silicon nitride film, the silicon
Con oxynitride film, or processing the silicon nitride film及<br/> beauty the conductive thin film, a gate electrode forming step of forming the gate electrode, said to be formed a silicide electrode on a base substrate region An oxide film removing step of removing the oxide film with the hydrofluoric acid-based aqueous solution, and depositing a metal film on the underlying substrate from which the oxide film has been removed, and performing heat treatment to remove the oxide film from the underlying substrate. An electrode forming step of reacting the metal film to locally form the silicide electrode is accomplished by a method of manufacturing a semiconductor device.

【0016】[0016]

【0017】[0017]

【作用】本発明によれば、金属膜と反応しないシリコン
オキシナイトライド膜を層間絶縁膜に用いたので、通常
のサリサイド形成工程により選択的にシリサイド層を形
成することができる。また、金属膜と反応しない絶縁膜
をゲート電極上に堆積したので、サリサイド化工程で金
属膜とゲート電極とが反応することはなく、ゲート電極
とソース/ドレイン拡散層とが短絡することを防止する
ことができる。
According to the present invention, since the silicon oxynitride film that does not react with the metal film is used as the interlayer insulating film, the silicide layer can be selectively formed by the usual salicide forming process. In addition, since the insulating film that does not react with the metal film is deposited on the gate electrode, the metal film and the gate electrode do not react with each other in the salicide process, and the gate electrode and the source / drain diffusion layer are prevented from short-circuiting. can do.

【0018】また、上記の絶縁膜としてシリコンオキシ
ナイトライド膜やシリコン窒化膜を用いることにより、
従来の半導体プロセスや製造装置を大幅に変更すること
なしにゲート電極とソース/ドレイン拡散層とが短絡す
ることを防止することができる。また、HTO膜や熱酸
化により形成した酸化膜と比較して、HF系水溶液によ
るエッチングレートが遅いシリコンオキシナイトライド
膜又はシリコン窒化膜をゲート電極上に堆積したので、
サリサイドを形成するための金属膜を堆積する際の酸化
膜除去工程において、ゲート電極上のシリコンオキシナ
イトライド膜又はシリコン窒化膜が全て除去されないの
で、サリサイド化工程で金属膜とゲート電極とが反応す
ることはなく、ゲート電極とソース/ドレイン拡散層と
が短絡することを防止することができる。
Further, by using a silicon oxynitride film or a silicon nitride film as the insulating film,
It is possible to prevent a short circuit between the gate electrode and the source / drain diffusion layer without significantly changing the conventional semiconductor process or manufacturing apparatus. Further, since a silicon oxynitride film or a silicon nitride film, which has a slower etching rate with an HF-based aqueous solution, is deposited on the gate electrode as compared with an HTO film or an oxide film formed by thermal oxidation,
Since the silicon oxynitride film or the silicon nitride film on the gate electrode is not completely removed in the oxide film removal step when depositing the metal film for forming the salicide, the metal film and the gate electrode react in the salicide process. Therefore, it is possible to prevent the gate electrode and the source / drain diffusion layer from being short-circuited.

【0019】また、屈折率が1.7より大きく2.7よ
り小さく、且つ、光吸収係数が、ゲート電極をパターニ
ングする際に用いる露光装置の光源波長に対して0.3
より大きいシリコンオキシナイトライド膜又はシリコン
窒化膜をゲート電極上に形成することにより、後のサリ
サイド化工程における反応の抑止膜としてだけでなく反
射防止膜としても用いることができるので、ゲート電極
を加工する際に反射防止膜を形成ための工程を別途必要
とせず、半導体装置の製造工程を短縮することができ
る。
Further, the refractive index is larger than 1.7 and smaller than 2.7, and the light absorption coefficient is 0.3 with respect to the light source wavelength of the exposure device used for patterning the gate electrode.
By forming a larger silicon oxynitride film or silicon nitride film on the gate electrode, it can be used not only as a reaction suppressing film in the later salicide process but also as an antireflection film. In this case, a separate process for forming the antireflection film is not required, and the manufacturing process of the semiconductor device can be shortened.

【0020】また、上記の半導体装置の構造は、ゲート
電極に多結晶シリコンやタングステンポリサイドを用い
た半導体装置に適用することができる。また、上記の半
導体装置の構造は、チタンシリサイド、コバルトシリサ
イド、ニッケルシリサイドによりサリサイドを形成する
半導体装置に適用することができる。
The structure of the semiconductor device described above can be applied to a semiconductor device using polycrystalline silicon or tungsten polycide for the gate electrode. Further, the above structure of the semiconductor device can be applied to a semiconductor device in which salicide is formed by titanium silicide, cobalt silicide, and nickel silicide.

【0021】さらに、下地基板上にゲート電極となる導
電性の薄膜を堆積し、導電性の薄膜上に熱酸化膜よりも
弗酸系水溶液に対するエッチングレートが遅い絶縁膜を
堆積し、絶縁膜及び導電性の薄膜を加工してゲート電極
を形成し、下地基板上のシリサイド電極を形成すべき領
域の酸化膜を弗酸系水溶液により除去し、酸化膜を除去
した下地基板上に金属膜を堆積し、熱処理により酸化膜
を除去した領域の下地基板と金属膜とを反応させ、局所
的にシリサイド電極を形成したので、金属膜とゲート電
極とが反応してゲート電極とソース/ドレイン拡散層と
が短絡することがない半導体装置を製造することができ
る。
Further, a conductive thin film to be a gate electrode is deposited on the base substrate, and an insulating film having a slower etching rate with respect to the hydrofluoric acid aqueous solution than the thermal oxide film is deposited on the conductive thin film. A gate electrode is formed by processing a conductive thin film, the oxide film in the region where the silicide electrode is to be formed on the underlying substrate is removed by a hydrofluoric acid-based aqueous solution, and a metal film is deposited on the underlying substrate from which the oxide film has been removed. Then, the underlying substrate and the metal film in the region where the oxide film has been removed by the heat treatment are reacted with each other to locally form the silicide electrode. Therefore, the metal film and the gate electrode react with each other to form the gate electrode and the source / drain diffusion layer. It is possible to manufacture a semiconductor device in which no short circuit occurs.

【0022】また、導電薄膜上に堆積する絶縁膜として
シリコンオキシナイトライド膜やシリコン窒化膜を用い
ることにより、従来の半導体プロセスや製造装置を大幅
に変更することなく半導体装置を製造することができ
る。
By using a silicon oxynitride film or a silicon nitride film as the insulating film deposited on the conductive thin film, a semiconductor device can be manufactured without significantly changing the conventional semiconductor process or manufacturing device. .

【0023】[0023]

【実施例】本発明の実施例による半導体装置及びその製
造方法を、図1乃至図3を用いて説明する。図1は本発
明の実施例による半導体装置の構造を示す概略断面図、
図2は本発明の実施例による半導体装置の製造方法を示
す工程断面図、図3は本発明の実施例による半導体装置
における配線層の形成方法を示す図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device and a method of manufacturing the same according to an embodiment of the present invention will be described with reference to FIGS. 1 is a schematic sectional view showing the structure of a semiconductor device according to an embodiment of the present invention,
2A and 2B are process cross-sectional views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 3 is a view showing a method for forming a wiring layer in a semiconductor device according to an embodiment of the present invention.

【0024】本実施例による半導体装置は、ゲート電極
上に、HF系水溶液によってエッチングされにくく、さ
らに、ゲート電極を加工する際のリソグラフィーにおい
てハレーションを防止するための反射防止膜として機能
する絶縁膜を堆積していることに特徴がある。即ち、シ
リコン基板10上に、ゲート酸化膜14を介してチャネ
ル電流を制御するためのゲート電極24が形成されてい
る。ゲート電極24上には、HF系水溶液によってエッ
チングされにくく、且つゲート電極24を加工する際の
リソグラフィーにおいてはハレーションを防止するため
の反射防止膜として機能するシリコンオキシナイトライ
ド(SiON)膜38が形成されている。ソース/ドレ
イン拡散層30上には、自己整合によりシリサイド層3
6が形成されている。
In the semiconductor device according to the present embodiment, an insulating film which is hard to be etched by an HF-based aqueous solution and functions as an antireflection film for preventing halation in lithography when processing the gate electrode is formed on the gate electrode. It is characterized by being accumulated. That is, the gate electrode 24 for controlling the channel current is formed on the silicon substrate 10 via the gate oxide film 14. A silicon oxynitride (SiON) film 38 is formed on the gate electrode 24, which is difficult to be etched by an HF-based aqueous solution and functions as an antireflection film for preventing halation in lithography when processing the gate electrode 24. Has been done. The silicide layer 3 is formed on the source / drain diffusion layer 30 by self-alignment.
6 is formed.

【0025】次に、本実施例による半導体装置の製造方
法を説明する。まず、シリコン基板10上に、LOCO
S法により素子分離膜12を形成する。次いで熱酸化に
よりゲート酸化膜14を形成後、ゲート電極となるポリ
シリコン16とWSix膜18を連続して成膜し、燐
(P)イオン注入によりポリシリコン膜16にドーピン
グする。
Next, a method of manufacturing the semiconductor device according to this embodiment will be described. First, LOCO is placed on the silicon substrate 10.
The element isolation film 12 is formed by the S method. Next, after the gate oxide film 14 is formed by thermal oxidation, the polysilicon 16 which will be the gate electrode and the WSi x film 18 are continuously formed, and the polysilicon film 16 is doped by phosphorus (P) ion implantation.

【0026】次いで、後のサリサイド形成の際に金属膜
とゲート電極との反応を抑止するSiON膜38をプラ
ズマCVD法により成膜する(図2(a))。なお、S
iON膜38を成膜する際には、以下に示す条件の元に
行うことが望ましい。即ち、成膜したSiON膜38に
おける光学定数が、露光装置の光源に対して1.7<n
<2.7,0.3<k<1.0を満足する条件により成
膜する。ここで、nは屈折率、kは吸収係数である。
Then, a SiON film 38 that suppresses the reaction between the metal film and the gate electrode during the subsequent salicide formation is formed by the plasma CVD method (FIG. 2A). In addition, S
It is desirable to form the iON film 38 under the following conditions. That is, the optical constant of the formed SiON film 38 is 1.7 <n with respect to the light source of the exposure apparatus.
The film is formed under the condition that <2.7 and 0.3 <k <1.0 are satisfied. Here, n is a refractive index and k is an absorption coefficient.

【0027】光学定数をこのように設定することによ
り、SiON膜は、ゲート電極を加工する際に反射防止
膜としても用いることができる。また、HF系水溶液に
対するSiON膜38のエッチングレートも成膜条件に
より変化するが、熱酸化膜よりもエッチングレートが遅
くなる条件においてSiON膜を堆積することが望まし
い。これは、SiON膜38のエッチングレートが速い
と、後のサリサイド形成の際の酸化膜除去工程におい
て、SiON膜38が全て除去され、ゲート電極とソー
ス/ドレイン拡散層が短絡する恐れがあるためである。
By setting the optical constants in this way, the SiON film can also be used as an antireflection film when processing the gate electrode. The etching rate of the SiON film 38 with respect to the HF-based aqueous solution also changes depending on the film forming conditions, but it is desirable to deposit the SiON film under the condition that the etching rate is slower than that of the thermal oxide film. This is because if the etching rate of the SiON film 38 is high, the SiON film 38 may be completely removed in the oxide film removal step in the subsequent salicide formation, and the gate electrode and the source / drain diffusion layer may be short-circuited. is there.

【0028】表1に、SiON膜の成膜条件と、エッチ
ングレート(E/R)、屈折率(n)、及び吸収係数
(k)との関係の一例を示す。
Table 1 shows an example of the relationship among the film forming conditions of the SiON film, the etching rate (E / R), the refractive index (n), and the absorption coefficient (k).

【0029】[0029]

【表1】 表1から判るように、SiH4/N2Oのガス流量比を増
加するのにともない、エッチングレートは減少し、屈折
率及び吸収係数は増加する。従って、流量比の上限を屈
折率との関係から設定し、流量比の下限を吸収係数及び
エッチングレートから設定することにより、上記の条件
を満たすSiON膜を形成することができる。表1の例
では、例えば試料4の成膜条件によりSiON膜を形成
することにより、エッチングレートが熱酸化膜の約1/
3であると同時に、反射防止膜として使用するに十分な
屈折率と吸収係数を有する膜を得ることができる。
[Table 1] As can be seen from Table 1, as the gas flow rate ratio of SiH 4 / N 2 O is increased, the etching rate is decreased and the refractive index and the absorption coefficient are increased. Therefore, by setting the upper limit of the flow rate ratio from the relationship with the refractive index and setting the lower limit of the flow rate ratio from the absorption coefficient and the etching rate, it is possible to form a SiON film that satisfies the above conditions. In the example of Table 1, by forming the SiON film under the film forming conditions of Sample 4, for example, the etching rate is about 1 / th that of the thermal oxide film.
At the same time as 3, it is possible to obtain a film having a sufficient refractive index and absorption coefficient to be used as an antireflection film.

【0030】SiON膜38を堆積した後、リソグラフ
ィーによりゲート電極24のパターンを転写し、反応性
イオンエッチングによりSiON膜38、WSix膜1
8、ポリシリコン16を連続して加工し、ゲート電極2
4を形成する(図2(b))。次いで、サイドウォール
となるHTO膜を成膜後、HTO膜をエッチバックして
サイドウォール28を形成する。
After depositing the SiON film 38, the pattern of the gate electrode 24 is transferred by lithography, and the SiON film 38 and the WSi x film 1 are formed by reactive ion etching.
8. Polysilicon 16 is continuously processed to form gate electrode 2
4 is formed (FIG. 2B). Next, after forming an HTO film to be a sidewall, the HTO film is etched back to form a sidewall 28.

【0031】ソース/ドレイン拡散層30を形成するた
めに、まず、熱酸化により保護膜となる酸化膜32を形
成する。次いで、酸化膜32を通してイオン注入を行
い、ソース/ドレイン拡散層30となる不純物をドーピ
ングし、熱処理により活性化する(図2(c))。この
後、HF系水溶液を用いた前処理により酸化膜32を除
去する。このとき、ゲート電極24上にはSiON膜3
8が堆積されているが、前述したようにSiON膜38
はHTO膜や熱酸化により形成した酸化膜と比較してH
F系水溶液によるエッチングレートが遅いため、SiO
N膜38が全て除去され、ゲート電極24が露出するこ
とはない。
In order to form the source / drain diffusion layer 30, first, an oxide film 32 serving as a protective film is formed by thermal oxidation. Next, ion implantation is performed through the oxide film 32 to dope the impurities to be the source / drain diffusion layers 30 and activate by heat treatment (FIG. 2C). After that, the oxide film 32 is removed by pretreatment using an HF-based aqueous solution. At this time, the SiON film 3 is formed on the gate electrode 24.
8 is deposited, but as described above, the SiON film 38
Is higher than HTO film and oxide film formed by thermal oxidation.
Since the etching rate of the F-based aqueous solution is slow, SiO
The N film 38 is entirely removed, and the gate electrode 24 is not exposed.

【0032】この後、ソース/ドレイン拡散層30上を
サリサイド化するためのTi膜34を堆積し、熱処理に
よりTi膜34をシリサイド化する。この際、SiON
膜38、サイドウォール28または素子分離膜12上の
Ti膜34は、これら下地の酸化膜とは反応しないの
で、ソース/ドレイン拡散層30上に堆積されたTi膜
34のみを自己整合的にシリサイド化することができる
(図2(d))。
After that, a Ti film 34 for salicide on the source / drain diffusion layer 30 is deposited, and the Ti film 34 is silicified by heat treatment. At this time, SiON
Since the Ti film 34 on the film 38, the sidewall 28 or the element isolation film 12 does not react with the underlying oxide film, only the Ti film 34 deposited on the source / drain diffusion layer 30 is silicided in a self-aligned manner. (FIG. 2 (d)).

【0033】次いで、未反応のTi膜34を除去するこ
とによりサリサイド形成工程が完了する(図2
(e))。素子分離膜12上のゲート電極24による配
線上には、図3(a)に示すように、後の工程でTiN
膜等の配線層40を形成する場合があるが、このときに
もゲート電極24のWSix膜18はSiON膜38に
より完全に覆われているので、ゲート電極24と配線層
40が短絡することを防止することができる。
Next, the unreacted Ti film 34 is removed to complete the salicide formation process (see FIG. 2).
(E)). On the wiring formed by the gate electrode 24 on the element isolation film 12, as shown in FIG.
A wiring layer 40 such as a film may be formed. At this time as well, since the WSi x film 18 of the gate electrode 24 is completely covered with the SiON film 38, the gate electrode 24 and the wiring layer 40 may be short-circuited. Can be prevented.

【0034】また、素子分離膜12上では、図3(b)
に示すように、故意にゲート電極24上のSiON膜3
8を除去することにより、ゲート電極24と配線層40
を直に配線してもよい。この場合には、例えば、ゲート
電極を加工する前に、ゲート電極24と配線層40を接
続する領域においてSiON膜38を除去すればよい。
この場合、後のサリサイド工程において金属膜とゲート
電極24が反応して反応層42が形成されるが、素子分
離領域に形成されたゲート電極24は、ソース/ドレイ
ン拡散層30に対して十分に距離があるので、反応にと
もなって反応層42が横方向に拡散しても、ゲート電極
24とソース/ドレイン拡散層30とがブリッジにより
短絡することはない。
On the element isolation film 12, FIG.
, The SiON film 3 on the gate electrode 24 is intentionally
8 is removed to remove the gate electrode 24 and the wiring layer 40.
May be directly wired. In this case, for example, the SiON film 38 may be removed in the region connecting the gate electrode 24 and the wiring layer 40 before processing the gate electrode.
In this case, the metal film reacts with the gate electrode 24 to form the reaction layer 42 in the subsequent salicide process. However, the gate electrode 24 formed in the element isolation region is sufficiently removed from the source / drain diffusion layer 30. Since there is a distance, the gate electrode 24 and the source / drain diffusion layer 30 will not be short-circuited by the bridge even if the reaction layer 42 diffuses laterally due to the reaction.

【0035】このように、本実施例によれば、ゲート電
極24上に、従来のHTO膜の代わりに所定の光学定数
を有するSiON膜38を形成することにより、後のサ
リサイド化工程における反応の抑止膜としてだけでなく
反射防止膜としても用いることができるので、反射防止
膜を形成する工程を別途必要とせず、半導体製造工程を
短縮することができる。
As described above, according to the present embodiment, the SiON film 38 having a predetermined optical constant is formed on the gate electrode 24 instead of the conventional HTO film, so that the reaction in the salicide process which will be performed later can be prevented. Since it can be used not only as a deterrent film but also as an antireflection film, a separate process for forming the antireflection film is not required, and the semiconductor manufacturing process can be shortened.

【0036】また、SiON膜38は、HTO膜や熱酸
化により形成した酸化膜と比較してHF系水溶液による
エッチングレートが遅いため、Ti膜34を堆積する前
の酸化膜除去工程において、ゲート電極上のSiON膜
38が全て除去されてゲート電極24が露出することが
ないので、サリサイド化工程でTi膜34とゲート電極
24のWSix膜18とが反応することはなく、ゲート
電極24とソース/ドレイン拡散層30とが短絡するこ
とを防止することができる。
Since the SiON film 38 has a slower etching rate by the HF-based aqueous solution than the HTO film or the oxide film formed by thermal oxidation, in the oxide film removing step before depositing the Ti film 34, the gate electrode is removed. Since the upper SiON film 38 is not entirely removed and the gate electrode 24 is not exposed, the Ti film 34 and the WSi x film 18 of the gate electrode 24 do not react in the salicide process, and the gate electrode 24 and the source are not reacted. It is possible to prevent the / drain diffusion layer 30 from being short-circuited.

【0037】また、SiON膜38は、シリコンデバイ
スの製造プロセスとの整合性に優れ、且つ、成膜にあた
っても製造装置を大幅に変更する必要がないので、製造
プロセス中に容易に組み込むことができる。また、素子
分離膜12上のゲート電極24による配線上に、TiN
膜等の配線層40を形成する場合にも、ゲート電極24
のWSix膜18はSiON膜38により完全に覆われ
ているので、ゲート電極24と配線層40が短絡するこ
とを防止することができる。
Further, the SiON film 38 has excellent compatibility with the manufacturing process of the silicon device, and since it is not necessary to significantly change the manufacturing apparatus for film formation, it can be easily incorporated in the manufacturing process. . Further, TiN is formed on the wiring by the gate electrode 24 on the element isolation film 12.
Even when the wiring layer 40 such as a film is formed, the gate electrode 24
Since the WSi x film 18 is completely covered with the SiON film 38, it is possible to prevent the gate electrode 24 and the wiring layer 40 from being short-circuited.

【0038】本発明の上記実施例に限らず種々の変形が
可能である。例えば、上記実施例では、サリサイド形成
時の反応抑止及び反射防止膜としてゲート電極上にSi
ON膜を形成したが、所定の光学定数を有し、HF系水
溶液に対するエッチングレートが熱酸化膜よりも遅い膜
であれば、SiON膜に限定されるものではない。例え
ば、シリコン窒化(SiN)膜を用いても同様の効果を
得ることができる。
Various modifications are possible without being limited to the above-mentioned embodiments of the present invention. For example, in the above-described embodiment, Si is formed on the gate electrode as a reaction suppressing film and an antireflection film during salicide formation.
Although the ON film is formed, the film is not limited to the SiON film as long as the film has a predetermined optical constant and the etching rate for the HF-based aqueous solution is slower than that of the thermal oxide film. For example, the same effect can be obtained by using a silicon nitride (SiN) film.

【0039】また、上記実施例ではゲート電極材料にW
Six/ポリシリコンからなるタングステンポリサイド
ゲートを用いたが、ゲート電極材料に限定されるもので
はない。例えば、ポリシリコン単層からなるゲート電
極、他のポリサイド電極等を用いてもよい。また、上記
実施例ではサリサイドを形成する金属にTi膜を用いた
が、他の金属膜によりサリサイドを形成してもよい。例
えば、コバルト(Co)膜を堆積してコバルトシリサイ
ドを形成してもよいし、ニッケル(Ni)膜を堆積して
ニッケルシリサイドを形成してもよい。
In the above embodiment, the gate electrode material is W
Although the tungsten polycide gate made of Si x / polysilicon is used, the material is not limited to the gate electrode material. For example, a gate electrode made of a polysilicon single layer, another polycide electrode, or the like may be used. Further, although the Ti film is used as the metal forming the salicide in the above-mentioned embodiment, the salicide may be formed by using another metal film. For example, a cobalt (Co) film may be deposited to form cobalt silicide, or a nickel (Ni) film may be deposited to form nickel silicide.

【0040】[0040]

【発明の効果】以上の通り、本発明によれば、HTO膜
や熱酸化により形成した酸化膜と比較して、HF系水溶
液によるエッチングレートが遅い絶縁膜をゲート電極上
に堆積したので、サリサイドを形成するための金属膜を
堆積する際の酸化膜除去工程においてゲート電極上の絶
縁膜が全て除去されることがないので、サリサイド化工
程で金属膜とゲート電極とが反応することはなく、ゲー
ト電極とソース/ドレイン拡散層とが短絡することを防
止することができる。
As described above, according to the present invention, as compared with the HTO film or the oxide film formed by thermal oxidation, the insulating film having a slower etching rate by the HF aqueous solution is deposited on the gate electrode. Since the insulating film on the gate electrode is not entirely removed in the oxide film removing step when depositing the metal film for forming the metal film, the metal film and the gate electrode do not react in the salicide step, It is possible to prevent a short circuit between the gate electrode and the source / drain diffusion layer.

【0041】また、素子分離膜上のゲート配線上には、
後の工程でTiN膜等の配線層を形成する場合がある
が、このときにもゲート配線は絶縁膜で完全に覆われて
いるので、ゲート配線と配線層が短絡することを防止す
ることができる。また、ゲート電極上に、従来のHTO
膜の代わりに、所定の光学定数を有する絶縁膜を形成す
ることにより、後のサリサイド化工程における反応の抑
止膜としてだけでなく反射防止膜としても用いることが
できるので、反射防止膜を形成ための工程を別途必要と
せず、半導体装置の製造工程を短縮することができる。
Further, on the gate wiring on the element isolation film,
A wiring layer such as a TiN film may be formed in a later step, but since the gate wiring is completely covered with the insulating film at this time as well, it is possible to prevent a short circuit between the gate wiring and the wiring layer. it can. In addition, a conventional HTO is formed on the gate electrode.
By forming an insulating film having a predetermined optical constant instead of a film, it can be used not only as a reaction suppressing film in a later salicide process but also as an antireflection film. It is possible to shorten the manufacturing process of the semiconductor device without requiring the additional process.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例による半導体装置の構造を示す
概略断面図である。
FIG. 1 is a schematic cross-sectional view showing a structure of a semiconductor device according to an embodiment of the present invention.

【図2】本発明の実施例による半導体装置の製造方法を
示す工程断面図である。
FIG. 2 is a process sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図3】本発明の他の実施例による半導体装置の構造を
示す概略断面図である。
FIG. 3 is a schematic cross-sectional view showing the structure of a semiconductor device according to another embodiment of the present invention.

【図4】従来の半導体装置の製造方法を示す工程断面図
である。
4A to 4C are process cross-sectional views showing a conventional method for manufacturing a semiconductor device.

【図5】従来の半導体装置の製造方法における問題点を
説明する図である。
FIG. 5 is a diagram illustrating a problem in a conventional method of manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

10…シリコン基板 12…素子分離膜 14…ゲート酸化膜 16…ポリシリコン膜 18…WSix膜 20…HTO膜 22…反射防止膜 24…ゲート電極 28…サイドウォール 30…ソース/ドレイン拡散層 32…酸化膜 34…Ti膜 36…シリサイド層 38…SiON膜 40…配線層 42…反応層10 ... silicon substrate 12 ... device isolation film 14 ... gate oxide film 16 ... polysilicon film 18 ... WSi x film 20 ... HTO film 22 ... antireflection film 24 ... gate electrode 28 ... side wall 30 ... source / drain diffusion layer 32 ... Oxide film 34 ... Ti film 36 ... Silicide layer 38 ... SiON film 40 ... Wiring layer 42 ... Reaction layer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/78 301S (56)参考文献 特開 平4−342141(JP,A) 特開 昭63−316476(JP,A) 特開 平5−3256(JP,A) 特開 平5−94966(JP,A) 特開 平4−137621(JP,A) 特開 平7−142424(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 301 H01L 29/78 H01L 21/336 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI H01L 29/78 301S (56) References JP-A-4-342141 (JP, A) JP-A-63-316476 (JP, A) JP-A-5-3256 (JP, A) JP-A-5-94966 (JP, A) JP-A-4-137621 (JP, A) JP-A-7-142424 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/28 301 H01L 29/78 H01L 21/336

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 下地基板上に堆積された金属膜を、熱処
理により前記下地基板と局所的に反応させて形成したシ
リサイド電極と、 ゲート電極の上面に形成され、前記金属膜と反応しない
シリコンオキシナイトライド膜、又はシリコン窒化膜
を有し、 前記シリコンオキシナイトライド膜、又は前記シリコン
窒化膜の弗酸水溶液に対するエッチングレートが、ソー
ス/ドレイン拡散層を形成した後弗酸水溶液で除去され
るシリコン熱酸化膜の弗酸水溶液に対するエッチングレ
ートよりも遅いことを特徴とする半導体装置。
1. A silicide electrode formed by locally reacting a metal film deposited on a base substrate with the base substrate by heat treatment, and silicon oxyde formed on the upper surface of a gate electrode and not reacting with the metal film. a nitride film, or a silicon nitride film
And the etching rate of the silicon oxynitride film or the silicon nitride film with respect to an aqueous solution of hydrofluoric acid is
After the drain / drain diffusion layer is formed, it is removed with an aqueous solution of hydrofluoric acid.
A semiconductor device characterized by being slower than an etching rate of a silicon thermal oxide film for an aqueous solution of hydrofluoric acid.
【請求項2】 請求項1記載の半導体装置において、 前記シリコンオキシナイトライド膜、又は前記シリコン
窒化膜における屈折率が、1.7より大きく、且つ2.
7よりも小さく、 前記シリコンオキシナイトライド膜、又は前記シリコン
窒化膜における光吸収係数が、前記ゲート電極をパター
ニングする際に用いる露光装置の光源波長に対して、
0.3より大きいことを特徴とする半導体装置。
2. The semiconductor device according to claim 1, wherein the silicon oxynitride film or the silicon nitride film has a refractive index higher than 1.7 and 2.
Smaller than 7, and the light absorption coefficient of the silicon oxynitride film or the silicon nitride film with respect to the light source wavelength of the exposure device used when patterning the gate electrode,
A semiconductor device characterized by being greater than 0.3.
【請求項3】 請求項1又は2記載の半導体装置におい
て、 前記ゲート電極は、多結晶シリコン又は、多結晶シリコ
ン上にタングステンシリサイドを堆積したタングステン
ポリサイドにより形成されていることを特徴とする半導
体装置。
3. The semiconductor device according to claim 1, wherein the gate electrode is made of polycrystalline silicon or tungsten polycide in which tungsten silicide is deposited on polycrystalline silicon. apparatus.
【請求項4】 請求項1乃至3のいずれかに記載の半導
体装置において、 前記シリサイド電極は、チタンシリサイド、コバルトシ
リサイド、又はニッケルシリサイドであることを特徴と
する半導体装置。
4. The semiconductor device according to claim 1, wherein the silicide electrode is titanium silicide, cobalt silicide, or nickel silicide.
【請求項5】 下地基板上に、ゲート電極となる導電性
の薄膜を堆積する導電膜堆積工程と、 前記導電性の薄膜上に、熱酸化膜よりも弗酸系水溶液に
対するエッチングレートが遅いシリコンオキシナイトラ
イド膜、又はシリコン窒化膜を堆積する絶縁膜堆積工程
と、 前記シリコンオキシナイトライド膜、又は前記シリコン
窒化膜及び前記導電性の薄膜を加工し、前記ゲート電極
を形成するゲート電極形成工程と、 前記下地基板上のシリサイド電極を形成すべき領域の酸
化膜を、前記弗酸系水溶液により除去する酸化膜除去工
程と、 前記酸化膜を除去した前記下地基板上に金属膜を堆積
し、熱処理により前記酸化膜を除去した領域の前記下地
基板と前記金属膜とを反応させ、局所的に前記シリサイ
ド電極を形成する電極形成工程とを含むことを特徴とす
る半導体装置の製造方法。
5. A conductive film deposition step of depositing a conductive thin film to be a gate electrode on a base substrate, and silicon having a slower etching rate for a hydrofluoric acid aqueous solution than a thermal oxide film on the conductive thin film. An insulating film deposition step of depositing an oxynitride film or a silicon nitride film, and a gate electrode forming step of processing the silicon oxynitride film or the silicon nitride film and the conductive thin film to form the gate electrode An oxide film removal step of removing the oxide film in the region where the silicide electrode is to be formed on the underlying substrate with the hydrofluoric acid-based aqueous solution; and depositing a metal film on the underlying substrate from which the oxide film has been removed, An electrode forming step of locally reacting the underlying substrate with the metal film in a region where the oxide film is removed by heat treatment to locally form the silicide electrode. The method of manufacturing a semiconductor device according to claim.
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