JP3356205B2 - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、低速マッチ動作を
行うＬＳＩ試験装置に関し、特に低速マッチ動作の高速
化が可能なＬＳＩ試験装置に関する。
行うＬＳＩ試験装置に関し、特に低速マッチ動作の高速
化が可能なＬＳＩ試験装置に関する。
【０００２】
【従来の技術】従来のＬＳＩ試験装置ではパターン発生
回路で発生させたテストパターンを被試験ＬＳＩ（以
下、ＤＵＴ(Device under test)と呼ぶ。）に印加し、
ＤＵＴからの出力信号等を取り込むことによりＤＵＴの
動作試験を行う。
回路で発生させたテストパターンを被試験ＬＳＩ（以
下、ＤＵＴ(Device under test)と呼ぶ。）に印加し、
ＤＵＴからの出力信号等を取り込むことによりＤＵＴの
動作試験を行う。
【０００３】また、マッチ動作とは主に内部状態が一義
的に定まらないＤＵＴに対してＤＵＴの内部状態とテス
トパターンとを同期させるために行う動作である。
的に定まらないＤＵＴに対してＤＵＴの内部状態とテス
トパターンとを同期させるために行う動作である。
【０００４】例えば、ＤＵＴとしてリセット端子のない
カウンタ回路を考えた場合、電源投入時の内部状態は不
定であるので、前記カウンタ回路に対して動作試験用テ
ストパターンを入力する場合には前記カウンタ回路が特
定の状態になってから入力を行う必要がある。
カウンタ回路を考えた場合、電源投入時の内部状態は不
定であるので、前記カウンタ回路に対して動作試験用テ
ストパターンを入力する場合には前記カウンタ回路が特
定の状態になってから入力を行う必要がある。
【０００５】この場合、前記カウンタ回路にクロック信
号を入力しながら前記カウンタ回路の出力をモニタし
て、前記出力が特定の値になった時点で動作試験用テス
トパターンを入力する。
号を入力しながら前記カウンタ回路の出力をモニタし
て、前記出力が特定の値になった時点で動作試験用テス
トパターンを入力する。
【０００６】言い換えれば、ＤＵＴに対してマッチ検出
用テストパターンを入力し続け、ＤＵＴの出力が特定の
値になった時点で、動作試験用テストパターンをＤＵＴ
に入力することがマッチ動作である。
用テストパターンを入力し続け、ＤＵＴの出力が特定の
値になった時点で、動作試験用テストパターンをＤＵＴ
に入力することがマッチ動作である。
【０００７】特に、低速マッチ動作とはＤＵＴの出力が
特定の値になってから動作試験用テストパターンが入力
される間に余分なテストパターンが入力されてはいけな
いマッチ動作である。
特定の値になってから動作試験用テストパターンが入力
される間に余分なテストパターンが入力されてはいけな
いマッチ動作である。
【０００８】即ち、パターン発生回路がマッチ検出用テ
ストパターンを出力してからＤＵＴでのマッチの有無が
確認されるまで、マッチ検出用テストパターン若しくは
動作試験用テストパターンの何れも出力しないことを示
す。
ストパターンを出力してからＤＵＴでのマッチの有無が
確認されるまで、マッチ検出用テストパターン若しくは
動作試験用テストパターンの何れも出力しないことを示
す。
【０００９】図４はこのような従来の低速マッチ動作を
行うＬＳＩ試験装置の一例を示す構成ブロック図であ
り、特に、低速マッチ検出部分を示している。
行うＬＳＩ試験装置の一例を示す構成ブロック図であ
り、特に、低速マッチ検出部分を示している。
【００１０】図４において１はパターン発生回路、２及
び４はパイプライン、３はＤＵＴ、５はマッチ検出回
路、１００はマッチ検出信号である。
び４はパイプライン、３はＤＵＴ、５はマッチ検出回
路、１００はマッチ検出信号である。
【００１１】パターン発生回路１からのテストパターン
はパイプライン２を介してＤＵＴ３に供給され、ＤＵＴ
３からの出力はパイプライン４を介してマッチ検出回路
５に供給される。また、マッチ検出回路５の出力である
マッチ検出信号１００はパターン発生回路１に接続され
る。
はパイプライン２を介してＤＵＴ３に供給され、ＤＵＴ
３からの出力はパイプライン４を介してマッチ検出回路
５に供給される。また、マッチ検出回路５の出力である
マッチ検出信号１００はパターン発生回路１に接続され
る。
【００１２】ここで、図４に示す従来例を説明する。低
速マッチ動作においてパターン発生回路１はマッチ検出
用テストパターンをパイプライン２に出力する。
速マッチ動作においてパターン発生回路１はマッチ検出
用テストパターンをパイプライン２に出力する。
【００１３】パイプライン２は入力されたマッチ検出用
テストパターンをクロック信号（図示せず。）により後
段に転送して行き、パイプライン２の段数分のクロック
信号が入力された時点で初めてマッチ検出用テストパタ
ーンがＤＵＴ３に供給される。
テストパターンをクロック信号（図示せず。）により後
段に転送して行き、パイプライン２の段数分のクロック
信号が入力された時点で初めてマッチ検出用テストパタ
ーンがＤＵＴ３に供給される。
【００１４】ＤＵＴ３からの出力も同様にパイプライン
４に出力され、パイプライン４の段数分のクロック信号
が入力された時点で初めてＤＵＴ３の出力がマッチ検出
回路５に供給される。
４に出力され、パイプライン４の段数分のクロック信号
が入力された時点で初めてＤＵＴ３の出力がマッチ検出
回路５に供給される。
【００１５】マッチ検出回路５はパイプライン４から供
給されたＤＵＴ３の出力が特定の値に一致したか否かを
検出して、その結果をマッチ検出信号１００としてパタ
ーン発生回路１に出力する。
給されたＤＵＴ３の出力が特定の値に一致したか否かを
検出して、その結果をマッチ検出信号１００としてパタ
ーン発生回路１に出力する。
【００１６】パターン発生回路１はマッチ検出信号１０
０が、もし、特定の値と一致するマッチ状態を示してい
れば、動作試験用テストパターンを出力し、マッチ状態
でなければマッチ検出用テストパターンを出力する。
０が、もし、特定の値と一致するマッチ状態を示してい
れば、動作試験用テストパターンを出力し、マッチ状態
でなければマッチ検出用テストパターンを出力する。
【００１７】また、低速マッチ動作であるのでパターン
発生回路１はマッチ検出信号１００がパイプライン４か
ら供給されるまでマッチ検出用テストパターン若しくは
動作試験用テストパターンの何れも出力しない。
発生回路１はマッチ検出信号１００がパイプライン４か
ら供給されるまでマッチ検出用テストパターン若しくは
動作試験用テストパターンの何れも出力しない。
【００１８】この結果、マッチ検出回路５でＤＵＴ３の
出力が特定の値に一致したか否かを検出して、その結果
を待ってパターン発生回路１がマッチ検出用テストパタ
ーン若しくは動作試験用テストパターンを出力すること
により、低速マッチ動作を行うことができる。
出力が特定の値に一致したか否かを検出して、その結果
を待ってパターン発生回路１がマッチ検出用テストパタ
ーン若しくは動作試験用テストパターンを出力すること
により、低速マッチ動作を行うことができる。
【００１９】ここで、さらに、図４の動作を図５及び図
６を用いて具体的に説明する。図５はパターン発生回路
１で実行されるインストラクションを示す説明図、図６
はパターン発生回路１で実行されるインストラクション
に対応してパターン発生回路１から出力されるテストパ
ターン及びＤＵＴ３で実行されるテストパターンを示す
タイミング図である。
６を用いて具体的に説明する。図５はパターン発生回路
１で実行されるインストラクションを示す説明図、図６
はパターン発生回路１で実行されるインストラクション
に対応してパターン発生回路１から出力されるテストパ
ターン及びＤＵＴ３で実行されるテストパターンを示す
タイミング図である。
【００２０】図５中”イ”に示す”ＪＦＦ”のインスト
ラクションはマッチ検出信号１００がマッチ状態を示し
ていればアドレス”１”に進み、マッチ状態でなければ
アドレス”０”にジャンプする動作をする。
ラクションはマッチ検出信号１００がマッチ状態を示し
ていればアドレス”１”に進み、マッチ状態でなければ
アドレス”０”にジャンプする動作をする。
【００２１】また、パターン発生回路１で図５中”イ”
及び”ロ”に示すインストラクションが実行されるとこ
のインストラクションに対応したマッチ検出用テストパ
ターン”Ａ”及び動作試験用テストパターン”Ｂ”がパ
ターン発生回路１から出力される。
及び”ロ”に示すインストラクションが実行されるとこ
のインストラクションに対応したマッチ検出用テストパ
ターン”Ａ”及び動作試験用テストパターン”Ｂ”がパ
ターン発生回路１から出力される。
【００２２】従って、図６中”イ”の時点でパターン発
生回路１からは図６中”ロ”に示すように図５中”イ”
に示すインストラクションに対応するマッチ検出用テス
トパターン”Ａ”が出力される。
生回路１からは図６中”ロ”に示すように図５中”イ”
に示すインストラクションに対応するマッチ検出用テス
トパターン”Ａ”が出力される。
【００２３】マッチ検出用テストパターン”Ａ”がパイ
プライン２により転送されてＤＵＴ３に供給されるため
にはパイプライン２の段数分のクロック信号の入力が必
要となるので、図６中”イ”に時点から図６中”ハ”だ
け遅延した図６中”ニ”の時点でマッチ検出用テストパ
ターン”Ａ”がＤＵＴ３に入力され実行される。
プライン２により転送されてＤＵＴ３に供給されるため
にはパイプライン２の段数分のクロック信号の入力が必
要となるので、図６中”イ”に時点から図６中”ハ”だ
け遅延した図６中”ニ”の時点でマッチ検出用テストパ
ターン”Ａ”がＤＵＴ３に入力され実行される。
【００２４】一方、ＤＵＴ３からの出力はパイプライン
４を介してマッチ検出回路５に供給され図６中”ホ”の
時点でマッチ検出信号１００がパターン発生回路１に出
力される。
４を介してマッチ検出回路５に供給され図６中”ホ”の
時点でマッチ検出信号１００がパターン発生回路１に出
力される。
【００２５】もし、マッチ検出信号１００がマッチ状態
でなければ、パターン発生回路１は図５中”イ”に示す
インストラクションに基づき図６中”ホ”の時点で図６
中”ヘ”に示すように次のマッチ検出用テストパター
ン”Ａ”を出力する。
でなければ、パターン発生回路１は図５中”イ”に示す
インストラクションに基づき図６中”ホ”の時点で図６
中”ヘ”に示すように次のマッチ検出用テストパター
ン”Ａ”を出力する。
【００２６】また、図６中”ト”に示すマッチ検出用テ
ストパターン”Ａ”でＤＵＴ３の出力が特定の値になれ
ば図６中”チ”の時点で出力されるマッチ検出信号１０
０はマッチ状態になるので、パターン発生回路１は図５
中”ロ”に示すアドレス”１”のインストラクションを
実行し、図６中”リ”に示す動作試験用テストパター
ン”Ｂ”を出力する。
ストパターン”Ａ”でＤＵＴ３の出力が特定の値になれ
ば図６中”チ”の時点で出力されるマッチ検出信号１０
０はマッチ状態になるので、パターン発生回路１は図５
中”ロ”に示すアドレス”１”のインストラクションを
実行し、図６中”リ”に示す動作試験用テストパター
ン”Ｂ”を出力する。
【００２７】
【発明が解決しようとする課題】しかし、図４に示す従
来例ではパイプライン２及び４での転送による遅延が生
じるので、パターン発生回路１がマッチ検出用テストパ
ターン”Ａ”を出力してからマッチ検出信号１００を得
るためには、パイプライン２及び４の段数分のクロック
信号の入力が必要となる。このため、マッチ状態か否か
を得るための時間が長くなる。
来例ではパイプライン２及び４での転送による遅延が生
じるので、パターン発生回路１がマッチ検出用テストパ
ターン”Ａ”を出力してからマッチ検出信号１００を得
るためには、パイプライン２及び４の段数分のクロック
信号の入力が必要となる。このため、マッチ状態か否か
を得るための時間が長くなる。
【００２８】特に低速マッチ動作では、ＤＵＴ３の出力
が特定の値になってから動作試験用テストパターン”
Ｂ”が入力される間に余分なテストパターンが入力され
てはいけないので、図６中”イ”の時点でマッチ検出用
テストパターン”Ａ”を出力すると図６中”ホ”の時点
まで次のインストラクションを実行できず、ＬＳＩ試験
装置が待ち状態になり低速マッチ動作が長くなり易いと
言った問題点があった。従って本発明が解決しようとす
る課題は、低速マッチ動作の高速化が可能なＬＳＩ試験
装置を実現することにある。
が特定の値になってから動作試験用テストパターン”
Ｂ”が入力される間に余分なテストパターンが入力され
てはいけないので、図６中”イ”の時点でマッチ検出用
テストパターン”Ａ”を出力すると図６中”ホ”の時点
まで次のインストラクションを実行できず、ＬＳＩ試験
装置が待ち状態になり低速マッチ動作が長くなり易いと
言った問題点があった。従って本発明が解決しようとす
る課題は、低速マッチ動作の高速化が可能なＬＳＩ試験
装置を実現することにある。
【００２９】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、低速マッチ動作を行うＬ
ＳＩ試験装置において、マッチ検出信号がマッチ状態に
なるまでマッチ検出用テストパターンを高速に出力し続
け、マッチ状態になった時点で動作試験用テストパター
ンを出力するパターン発生回路と、前記テストパターン
を実行すると共にパターンインヒビット信号が入力され
る前記テストパターンを無視する被試験ＬＳＩと、この
被試験ＬＳＩの出力が特定の値と一致すると前記被試験
ＬＳＩに対して前記パターンインヒビット信号を出力
し、前記マッチ検出信号をマッチ状態にするマッチ検出
回路と、前記パターン発生回路からのテストパターンを
前記被試験ＬＳＩに供給する第１のパイプラインと、前
記マッチ検出信号を前記パターン発生回路に供給する第
２のパイプラインとを備えたことを特徴とするものであ
る。
るために、本発明の第１では、低速マッチ動作を行うＬ
ＳＩ試験装置において、マッチ検出信号がマッチ状態に
なるまでマッチ検出用テストパターンを高速に出力し続
け、マッチ状態になった時点で動作試験用テストパター
ンを出力するパターン発生回路と、前記テストパターン
を実行すると共にパターンインヒビット信号が入力され
る前記テストパターンを無視する被試験ＬＳＩと、この
被試験ＬＳＩの出力が特定の値と一致すると前記被試験
ＬＳＩに対して前記パターンインヒビット信号を出力
し、前記マッチ検出信号をマッチ状態にするマッチ検出
回路と、前記パターン発生回路からのテストパターンを
前記被試験ＬＳＩに供給する第１のパイプラインと、前
記マッチ検出信号を前記パターン発生回路に供給する第
２のパイプラインとを備えたことを特徴とするものであ
る。
【００３０】このような課題を達成するために、本発明
の第２では、本発明の第１において、前記マッチ検出回
路が前記特定の値を予め格納する記憶回路と、前記被試
験ＬＳＩの出力及び前記記憶回路の出力を比較して前記
マッチ検出信号を出力すると共に前記被試験ＬＳＩの出
力と前記記憶回路の出力が一致した場合に前記パターン
インヒビット信号を出力する比較回路とから構成される
ことを特徴とするものである。
の第２では、本発明の第１において、前記マッチ検出回
路が前記特定の値を予め格納する記憶回路と、前記被試
験ＬＳＩの出力及び前記記憶回路の出力を比較して前記
マッチ検出信号を出力すると共に前記被試験ＬＳＩの出
力と前記記憶回路の出力が一致した場合に前記パターン
インヒビット信号を出力する比較回路とから構成される
ことを特徴とするものである。
【００３１】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る低速マッチ動作を行うＬ
ＳＩ試験装置の一実施例を示す構成ブロック図である。
説明する。図１は本発明に係る低速マッチ動作を行うＬ
ＳＩ試験装置の一実施例を示す構成ブロック図である。
【００３２】図１において１，２，３及び４は図４と同
一符号を付してあり、５ａはマッチ検出回路、１００ａ
はマッチ検出信号、１０１はパターンインヒビット信号
である。
一符号を付してあり、５ａはマッチ検出回路、１００ａ
はマッチ検出信号、１０１はパターンインヒビット信号
である。
【００３３】パターン発生回路１からのテストパターン
はパイプライン２を介してＤＵＴ３に供給され、ＤＵＴ
３からの出力は直接マッチ検出回路５ａに接続される。
はパイプライン２を介してＤＵＴ３に供給され、ＤＵＴ
３からの出力は直接マッチ検出回路５ａに接続される。
【００３４】マッチ検出回路５ａからのマッチ検出信号
１００ａはパイプライン４を介してパターン発生回路１
に供給され、マッチ検出回路５ａからのパターンインヒ
ビット信号１０１はＤＵＴ３に接続される。
１００ａはパイプライン４を介してパターン発生回路１
に供給され、マッチ検出回路５ａからのパターンインヒ
ビット信号１０１はＤＵＴ３に接続される。
【００３５】ここで、図１に示す実施例の動作を説明す
る。低速マッチ動作においてパターン発生回路１はマッ
チ検出用テストパターンをパイプライン２に出力する。
但し、従来例とは異なり、マッチ検出信号１００ａがマ
ッチ状態になるまでマッチ検出用テストパターンを高速
に出力する。
る。低速マッチ動作においてパターン発生回路１はマッ
チ検出用テストパターンをパイプライン２に出力する。
但し、従来例とは異なり、マッチ検出信号１００ａがマ
ッチ状態になるまでマッチ検出用テストパターンを高速
に出力する。
【００３６】パイプライン２は高速に入力されてくるマ
ッチ検出用テストパターンをクロック信号（図示せ
ず。）により後段に転送して行き、パターン発生回路１
から高速に出力されるマッチ検出用テストパターンをＤ
ＵＴ３に供給する。
ッチ検出用テストパターンをクロック信号（図示せ
ず。）により後段に転送して行き、パターン発生回路１
から高速に出力されるマッチ検出用テストパターンをＤ
ＵＴ３に供給する。
【００３７】一方、ＤＵＴ３からの出力はマッチ検出回
路５ａに入力され、マッチ検出回路５ａはＤＵＴ３の出
力が特定の値に一致したか否かを検出する。
路５ａに入力され、マッチ検出回路５ａはＤＵＴ３の出
力が特定の値に一致したか否かを検出する。
【００３８】もし、ＤＵＴ３の出力が特定の値と一致す
ればマッチ検出回路５ａは即座にＤＵＴ３に対してパタ
ーンインヒビット信号１０１を出力すると共にその結果
をマッチ検出信号１００ａとしてパイプライン４を介し
てパターン発生回路１に供給する。
ればマッチ検出回路５ａは即座にＤＵＴ３に対してパタ
ーンインヒビット信号１０１を出力すると共にその結果
をマッチ検出信号１００ａとしてパイプライン４を介し
てパターン発生回路１に供給する。
【００３９】もし、ＤＵＴ３の出力が特定の値と一致し
なければマッチ検出回路５ａはその結果をマッチ検出信
号１００ａとしてパイプライン４を介してパターン発生
回路１に供給する。
なければマッチ検出回路５ａはその結果をマッチ検出信
号１００ａとしてパイプライン４を介してパターン発生
回路１に供給する。
【００４０】ここで、ＤＵＴ３はマッチ検出回路５ａか
らパターンインヒビット信号１０１が入力されると、そ
れ以降に順次印加されてくるテストパターンを無視す
る。
らパターンインヒビット信号１０１が入力されると、そ
れ以降に順次印加されてくるテストパターンを無視す
る。
【００４１】一方、パターン発生回路１はパイプライン
４を介して入力されるマッチ検出信号１００ａがマッチ
状態になるまでマッチ検出用テストパターンを高速に出
力し続け、マッチ状態になった時点で動作試験用テスト
パターンを出力する。
４を介して入力されるマッチ検出信号１００ａがマッチ
状態になるまでマッチ検出用テストパターンを高速に出
力し続け、マッチ状態になった時点で動作試験用テスト
パターンを出力する。
【００４２】このような動作ではマッチ検出信号１００
ａがマッチ状態になっても、パイプライン４の遅延分だ
け遅れてパターン発生回路１に入力されるので、その
間、低速マッチ動作では余分なマッチ検出用テストパタ
ーンがパイプライン２上に出力され続ける。
ａがマッチ状態になっても、パイプライン４の遅延分だ
け遅れてパターン発生回路１に入力されるので、その
間、低速マッチ動作では余分なマッチ検出用テストパタ
ーンがパイプライン２上に出力され続ける。
【００４３】但し、マッチ検出回路５ａからのパターン
インヒビット信号１０１によりＤＵＴ３はマッチ状態後
に順次入力されてくるマッチ検出用テストパターンを無
視するので、前記余分なマッチ検出用テストパターンが
ＤＵＴ３に入力されず低速マッチ動作が実現できること
になる。
インヒビット信号１０１によりＤＵＴ３はマッチ状態後
に順次入力されてくるマッチ検出用テストパターンを無
視するので、前記余分なマッチ検出用テストパターンが
ＤＵＴ３に入力されず低速マッチ動作が実現できること
になる。
【００４４】この結果、マッチ検出信号１００ａがマッ
チ状態になるまでマッチ検出用テストパターンを高速に
出力すると共にマッチ検出回路５ａをＤＵＴ３の近傍に
設置してマッチ検出し、マッチ状態になった時点でパタ
ーンインヒビット信号１０１をＤＵＴ３に出力してマッ
チ状態以降のマッチ検出用テストパターンを無視させる
ことにより、低速マッチ動作の高速化が可能になる。
チ状態になるまでマッチ検出用テストパターンを高速に
出力すると共にマッチ検出回路５ａをＤＵＴ３の近傍に
設置してマッチ検出し、マッチ状態になった時点でパタ
ーンインヒビット信号１０１をＤＵＴ３に出力してマッ
チ状態以降のマッチ検出用テストパターンを無視させる
ことにより、低速マッチ動作の高速化が可能になる。
【００４５】ここで、さらに、図１の動作を図２及び図
３を用いて具体的に説明する。図２はパターン発生回路
１で実行されるインストラクションを示す説明図、図３
はパターン発生回路１で実行されるインストラクション
に対応してパターン発生回路１から出力されるテストパ
ターン、パターンインヒビット信号１０１及びＤＵＴ３
で実行されるテストパターンを示すタイミング図であ
る。
３を用いて具体的に説明する。図２はパターン発生回路
１で実行されるインストラクションを示す説明図、図３
はパターン発生回路１で実行されるインストラクション
に対応してパターン発生回路１から出力されるテストパ
ターン、パターンインヒビット信号１０１及びＤＵＴ３
で実行されるテストパターンを示すタイミング図であ
る。
【００４６】図２中”イ”に示す”ＪＦＦ”のインスト
ラクションはマッチ検出信号１００ａがマッチ状態を示
していればアドレス”１”に進み、マッチ状態でなけれ
ばアドレス”０”にジャンプする動作をする。
ラクションはマッチ検出信号１００ａがマッチ状態を示
していればアドレス”１”に進み、マッチ状態でなけれ
ばアドレス”０”にジャンプする動作をする。
【００４７】また、パターン発生回路１で図２中”イ”
及び”ロ”に示すインストラクションが実行されるとこ
のインストラクションに対応したマッチ検出用テストパ
ターン”Ａ”及び動作試験用テストパターン”Ｂ”が出
力される。
及び”ロ”に示すインストラクションが実行されるとこ
のインストラクションに対応したマッチ検出用テストパ
ターン”Ａ”及び動作試験用テストパターン”Ｂ”が出
力される。
【００４８】従って、図３中”イ”の時点でパターン発
生回路１からは図３中”ロ”に示すように図２中”イ”
に示すインストラクションに対応するマッチ検出用テス
トパターン”Ａ”が出力される。
生回路１からは図３中”ロ”に示すように図２中”イ”
に示すインストラクションに対応するマッチ検出用テス
トパターン”Ａ”が出力される。
【００４９】但し、実施例ではマッチ検出信号１００ａ
がマッチ状態になるまで図２中”ハ”、”ニ””ホ”及
び”ヘ”と言った時点でパターン発生回路１からマッチ
検出用テストパターン”Ａ”が高速に出力される。
がマッチ状態になるまで図２中”ハ”、”ニ””ホ”及
び”ヘ”と言った時点でパターン発生回路１からマッチ
検出用テストパターン”Ａ”が高速に出力される。
【００５０】マッチ検出用テストパターン”Ａ”がパイ
プライン２によりＤＵＴ３に供給されるためにはパイプ
ライン２の段数分のクロック信号の入力が必要となるの
で、図３中”イ”に時点から図３中”ト”だけ遅延した
図３中”チ”の時点でマッチ検出用テストパターンがＤ
ＵＴ３に入力され実行される。
プライン２によりＤＵＴ３に供給されるためにはパイプ
ライン２の段数分のクロック信号の入力が必要となるの
で、図３中”イ”に時点から図３中”ト”だけ遅延した
図３中”チ”の時点でマッチ検出用テストパターンがＤ
ＵＴ３に入力され実行される。
【００５１】但し、マッチ検出用テストパターン”Ａ”
はパターン発生回路１から高速に出力されているので図
３中”チ”以降はマッチ検出用テストパターン”Ａ”が
高速にＤＵＴ３に入力され実行されることになる。
はパターン発生回路１から高速に出力されているので図
３中”チ”以降はマッチ検出用テストパターン”Ａ”が
高速にＤＵＴ３に入力され実行されることになる。
【００５２】一方、ＤＵＴ３からの出力は直接マッチ検
出回路５ａに入力され、特定の値と一致する否か、即
ち、マッチ状態か否かが判断される。
出回路５ａに入力され、特定の値と一致する否か、即
ち、マッチ状態か否かが判断される。
【００５３】もし、図３中”リ”の時点でマッチ状態で
あると判断されればマッチ検出回路５ａは図３中”ヌ”
に示すようにパターンインヒビット信号１０１を直ちに
ＤＵＴ３に出力する。
あると判断されればマッチ検出回路５ａは図３中”ヌ”
に示すようにパターンインヒビット信号１０１を直ちに
ＤＵＴ３に出力する。
【００５４】このため、ＤＵＴ３はマッチ状態後に順次
入力されてくる図３中”ル”に示すマッチ検出用テスト
パターン”Ａ”を無視するので、余分なマッチ検出用テ
ストパターン”Ａ”がＤＵＴ３に入力されなくなる。
入力されてくる図３中”ル”に示すマッチ検出用テスト
パターン”Ａ”を無視するので、余分なマッチ検出用テ
ストパターン”Ａ”がＤＵＴ３に入力されなくなる。
【００５５】一方、マッチ検出回路５ａからのマッチ検
出信号１００ａはパイプライン４を介してパターン発生
回路１に出力される。
出信号１００ａはパイプライン４を介してパターン発生
回路１に出力される。
【００５６】例えば、図３中”リ”の時点で出力された
マッチ状態であるマッチ検出信号１００ａはパイプライ
ン４での転送の遅延により図３中”ヲ”の時点でパター
ン発生回路１に到着し、図３中”ワ”に示すようにパタ
ーン発生回路１は図２中”ロ”に示すアドレス”１”の
インストラクションを実行し、動作試験用テストパター
ン”Ｂ”を出力する。
マッチ状態であるマッチ検出信号１００ａはパイプライ
ン４での転送の遅延により図３中”ヲ”の時点でパター
ン発生回路１に到着し、図３中”ワ”に示すようにパタ
ーン発生回路１は図２中”ロ”に示すアドレス”１”の
インストラクションを実行し、動作試験用テストパター
ン”Ｂ”を出力する。
【００５７】この結果、高速に入力されるマッチ検出用
テストパターン”Ａ”がＤＵＴ３で実行されるが、マッ
チ状態以降は図３中”ル”に示すようにマッチ検出用テ
ストパターン”Ａ”が無視されるので、マッチ状態以降
は余分なテストパターンがＤＵＴ３に入力されず低速マ
ッチ動作となる。
テストパターン”Ａ”がＤＵＴ３で実行されるが、マッ
チ状態以降は図３中”ル”に示すようにマッチ検出用テ
ストパターン”Ａ”が無視されるので、マッチ状態以降
は余分なテストパターンがＤＵＴ３に入力されず低速マ
ッチ動作となる。
【００５８】なお、図２等では説明の簡単のためにパタ
ーン発生回路１で実行される単純なインストラクション
を例示したが、勿論、これに限定されるものではない。
ーン発生回路１で実行される単純なインストラクション
を例示したが、勿論、これに限定されるものではない。
【００５９】また、マッチ検出回路５ａとしてはマッチ
条件である特定の値を予め格納する記憶回路と、ＤＵＴ
３の出力及び前記記憶回路の出力を比較し、マッチ検出
信号１００ａを出力すると共にＤＵＴ３の出力と前記記
憶回路の出力が一致した場合にパターンインヒビット信
号１０１を出力する比較回路とから構成することが可能
である。但し、マッチ検出回路５ａはこの構成に限定さ
れる訳ではない。
条件である特定の値を予め格納する記憶回路と、ＤＵＴ
３の出力及び前記記憶回路の出力を比較し、マッチ検出
信号１００ａを出力すると共にＤＵＴ３の出力と前記記
憶回路の出力が一致した場合にパターンインヒビット信
号１０１を出力する比較回路とから構成することが可能
である。但し、マッチ検出回路５ａはこの構成に限定さ
れる訳ではない。
【００６０】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。マッチ検出信号
がマッチ状態になるまでマッチ検出用テストパターンを
高速に出力すると共にマッチ検出回路をＤＵＴの近傍に
設置してマッチ検出し、マッチ状態になった時点でパタ
ーンインヒビット信号をＤＵＴに出力してマッチ状態以
降のマッチ検出用テストパターンを無視させることによ
り、低速マッチ動作の高速化が可能なＬＳＩ試験装置が
実現できる。
本発明によれば次のような効果がある。マッチ検出信号
がマッチ状態になるまでマッチ検出用テストパターンを
高速に出力すると共にマッチ検出回路をＤＵＴの近傍に
設置してマッチ検出し、マッチ状態になった時点でパタ
ーンインヒビット信号をＤＵＴに出力してマッチ状態以
降のマッチ検出用テストパターンを無視させることによ
り、低速マッチ動作の高速化が可能なＬＳＩ試験装置が
実現できる。
【図１】本発明に係る低速マッチ動作を行うＬＳＩ試験
装置の一実施例を示す構成ブロック図である。
装置の一実施例を示す構成ブロック図である。
【図２】パターン発生回路で実行されるインストラクシ
ョンを示す説明図である。
ョンを示す説明図である。
【図３】パターン発生回路で実行されるインストラクシ
ョンに対応してパターン発生回路から出力されるテスト
パターン、パターンインヒビット信号及びＤＵＴで実行
されるテストパターンを示すタイミング図である。
ョンに対応してパターン発生回路から出力されるテスト
パターン、パターンインヒビット信号及びＤＵＴで実行
されるテストパターンを示すタイミング図である。
【図４】従来の低速マッチ動作を行うＬＳＩ試験装置の
一例を示す構成ブロック図である。
一例を示す構成ブロック図である。
【図５】パターン発生回路で実行されるインストラクシ
ョンを示す説明図である。
ョンを示す説明図である。
【図６】パターン発生回路で実行されるインストラクシ
ョンに対応してパターン発生回路から出力されるテスト
パターン及びＤＵＴで実行されるテストパターンを示す
タイミング図である。
ョンに対応してパターン発生回路から出力されるテスト
パターン及びＤＵＴで実行されるテストパターンを示す
タイミング図である。
１ パターン発生回路 ２，４ パイプライン ３ ＤＵＴ ５，５ａ マッチ検出回路 １００，１００ａ マッチ検出信号 １０１ パターンインヒビット信号
Claims (2)
- 【請求項１】低速マッチ動作を行うＬＳＩ試験装置にお
いて、 マッチ検出信号がマッチ状態になるまでマッチ検出用テ
ストパターンを高速に出力し続け、マッチ状態になった
時点で動作試験用テストパターンを出力するパターン発
生回路と、 前記テストパターンを実行すると共にパターンインヒビ
ット信号が入力される前記テストパターンを無視する被
試験ＬＳＩと、 この被試験ＬＳＩの出力が特定の値と一致すると前記被
試験ＬＳＩに対して前記パターンインヒビット信号を出
力し、前記マッチ検出信号をマッチ状態にするマッチ検
出回路と、 前記パターン発生回路からのテストパターンを前記被試
験ＬＳＩに供給する第１のパイプラインと、 前記マッチ検出信号を前記パターン発生回路に供給する
第２のパイプラインとを備えたことを特徴とするＬＳＩ
試験装置。 - 【請求項２】前記マッチ検出回路が前記特定の値を予め
格納する記憶回路と、前記被試験ＬＳＩの出力及び前記
記憶回路の出力を比較して前記マッチ検出信号を出力す
ると共に前記被試験ＬＳＩの出力と前記記憶回路の出力
が一致した場合に前記パターンインヒビット信号を出力
する比較回路とから構成されることを特徴とする特許請
求の範囲請求項１記載のＬＳＩ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24379497A JP3356205B2 (ja) | 1997-09-09 | 1997-09-09 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24379497A JP3356205B2 (ja) | 1997-09-09 | 1997-09-09 | Ｌｓｉ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1183951A JPH1183951A (ja) | 1999-03-26 |
| JP3356205B2 true JP3356205B2 (ja) | 2002-12-16 |
Family
ID=17109056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24379497A Expired - Lifetime JP3356205B2 (ja) | 1997-09-09 | 1997-09-09 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3356205B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4282334B2 (ja) * | 2003-02-04 | 2009-06-17 | 株式会社アドバンテスト | 試験装置 |
| US8269520B2 (en) * | 2009-10-08 | 2012-09-18 | Teradyne, Inc. | Using pattern generators to control flow of data to and from a semiconductor device under test |
-
1997
- 1997-09-09 JP JP24379497A patent/JP3356205B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1183951A (ja) | 1999-03-26 |
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