JP3347052B2

JP3347052B2 - 命令識別子を使用して命令順序を判定するためのデータ処理システムおよび方法

Info

Publication number: JP3347052B2
Application number: JP07380398A
Authority: JP
Inventors: ポール・ジェイ・ジョーダン; ブライアン・アール・ケーニヒスバーグ; フン・キュー・レー; スチーブン・ダブリュー・ホワイト
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1997-03-31
Filing date: 1998-03-23
Publication date: 2002-11-20
Anticipated expiration: 2018-03-23
Also published as: US5805849A; JPH10283179A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にパイプライ
ン式データ・プロセッサに関し、より具体的には命令の
順不同実行および推測実行を行うパイプライン式データ
・プロセッサに関する。

【０００２】

【従来の技術】

背景情報データ処理システムが時間をかけて発展するにつれて、
より高速のパフォーマンスの必要性が増してきた。現
在、パフォーマンスを改善するため、多くのデータ処理
システムはパイプライン式プロセッサを含んでいる。パ
イプライン式プロセッサは、複数の命令を同時かつオー
バラップ方式で実行する。パイプライン制御の追加によ
って個々の命令の実行時間がわずかに増加するとして
も、このような技法を使用することにより、パイプライ
ン式プロセッサは所与の時間内により多くの命令を処理
することができる。通常、パイプライン式プロセッサ
は、命令を実行するために６通りの段階を含む。この６
通りの段階としては、命令取出し、命令デコード、デー
タ・メモリ・アドレス生成、プロセッサ常駐オペランド
取出し、命令実行、結果書込みを含む。

【０００３】伝統的に、パイプライン内のすべての段階
は同時に進行しなければならない。その結果、命令をパ
イプライン内の１つ次の段階に移動させるために必要な
時間は、最も遅いパイプ段階によって決まっていた。し
たがって、このような従来のパイプライン・プロセッサ
では、最も遅いパイプ段階によってプロセッサのスルー
プットが決定され、限定される。このような限定を補正
するため、パイプライン式プロセッサの現行実施態様で
は、より高速のパイプ段階を使用するか、または機能ユ
ニットがそれぞれのペースで独立して実行できるように
していた。

【０００４】しかし、機能ユニットがそれぞれのペース
で独立して進行できるようにすることにより、様々なパ
イプライン・ハザードがもたらされる。ハザードが検出
されると、違反命令および後続命令が消去され、再取出
しされる。このような順不同実行を使用するパイプライ
ン式プロセッサの一例としては、Intel社製のPentiumPr
o（商標）プロセッサがある。ただし、Pentium Pro（商
標）はIntel社の商標であることに留意されたい。Penti
um Pro（商標）マイクロプロセッサでは、メモリ読取り
動作を一部の書込み動作より前にリオーダすることがで
きる。このリオーダ動作を行うために、Pentium Pro
（商標）プロセッサの中央演算処理装置は、書込み動作
周辺の読取り動作をリオーダするが、このようなリオー
ダはプログラムの見地から監視不能である。Pentium Pr
o（商標）の詳細については、TomR. Halfellによる「In
tel's」（Byte、１９９５年４月、４２〜５８ページ）
等を参照されたい。

【０００５】さらに、ＩＢＭ製のPowerPC（商標）６０
４ＲＩＳＣマイクロプロセッサも順不同命令実行を行
う。PowerPC（商標）６０４内のディスパッチ論理回路
は、命令をディスパッチする間に、適切な実行ユニット
に命令を割り振る。ただし、PowerPCはＩＢＭの商標で
あることに留意されたい。特殊完了バッファ内のリオー
ダ項目は各命令ごとに割り振られ、従属関係チェックは
ディスパッチ待ち行列内の命令同士の間に行われる。実
行された命令は完了ユニットでリタイヤされる。ディス
パッチされた命令を格納することに加え、完了ユニット
は適切な方法でレジスタ・ファイルと制御レジスタを更
新する。さらに、完了ユニットは順次プログラミングを
保証し、それより前のすべての命令が完了し、その命令
自体が実行を終了したときにのみ、完了バッファからそ
の命令をリタイヤさせる。したがって、完了ユニット
は、リオーダまたは完了バッファとともに、順不同に実
行される命令が元々用意されたときと同じ順序でリタイ
ヤされることを保証する。PowerPC（商標）６０４とPen
tium Pro（商標）というマイクロプロセッサの解決策は
いずれも従来のパイプライン式実施態様を超える重大な
利点を提供するが、PowerPC（商標）６０４内の完了バ
ッファとIntelのPentium Pro（商標）内のリオーダ・バ
ッファを使用するには、元のプログラム順序を追跡する
ための特定のテーブルまたはメモリ記憶位置が必要であ
り、結果を適正順序で完了することが必要になる。この
ような厳密な順序付けは、正しい結果が得られるよう
に、データ・プロセッサの同一資源にアクセスする複数
の命令が元の順序付けで正しく実行されることを保証す
るために必要である。したがって、このような実施態様
では、このようなリオーダ動作を実行するための余分な
テーブルの使用が必要であり、適正順序で命令を完了す
ることに限定される。余分なテーブルを使用するには、
追加の回路領域オーバヘッドが必要になり、したがっ
て、データ・プロセッサに関連するコストが増加する。

【０００６】

【発明が解決しようとする課題】したがって、フレキシ
ビリティを高め、データ処理システム内の資源の使い方
を改善するために、ユーザが命令を順不同で実行し完了
できるようにする、パイプライン式プロセッサの必要性
が存在する。

【０００７】本発明の第１の形式として、データ処理シ
ステムが提供される。このデータ処理システムは、複数
の命令を受け取るための入力手段と、第１のバンクまた
は第２のバンクに含まれるターゲット識別子を前記複数
の命令のそれぞれに割り当てるための割り当て手段とを
含む。この割り当て手段は、割り当てたターゲット識別
子を増分して次のターゲット識別子を得るための増分手
段と、前記割り当てたターゲット識別子が当該バンク内
の最後の識別子である場合に他のバンクが使用可能かど
うかを判断するための手段と、バンクが切り替わるとき
にいずれのバンクが新しいターゲット識別子を供給する
かを示すバンク・ビットを設定するための手段とを含
み、前記他のバンクが使用可能でなければ前記他のバン
クが使用可能になるまで待ち、前記他のバンクが使用可
能になると、前記次のターゲット識別子を割り当てる。

【０００８】さらに、第２の形式として、データ処理シ
ステムを操作するための方法が提供される。この方法
は、第１のバンクまたは第２のバンクに含まれるターゲ
ット識別子を実行すべき命令に連続的に割り当てるステ
ップと、割り当てたターゲット識別子が当該バンク内の
最後の識別子であるかどうかを判断するステップと、前
記最後の識別子でなければ、前記割り当てたターゲット
識別子を増分して次のターゲット識別子を得るステップ
と、前記最後の識別子であれば、他のバンクが使用可能
かどうかを判断するステップと、前記他のバンクが使用
可能でなければ、前記他のバンクが使用可能になるまで
待つステップと、前記他のバンクが使用可能であれば、
前記最後の識別子を増分して、前記他のバンクに含まれ
る次のターゲット識別子を得るステップと、前記他のバ
ンクがもう一方のバンクよりも新しいターゲット識別子
を供給することを示すバンク・ビットを設定するステッ
プとを含む。

【０００９】さらに、第３の形式として、前述の方法を
実行するためのプログラムを記憶したプログラム記憶媒
体が提供される。

【００１０】

【発明の実施の形態】パイプライン式スーパスカラ・デ
ータ・プロセッサは、パフォーマンスを改善するために
推測実行の技法を使用する場合が多い。データ・プロセ
ッサが命令を推測実行する場合、このデータ・プロセッ
サは、このような推測結果を取り消すためのメカニズム
を備えていなければならない。さらに、データ・プロセ
ッサのマイクロアーキテクチャでは、所与の命令がデー
タ・プロセッサ内の実行および完了点との特定の関係に
あることが必要になる場合もある。上記その他の多くの
理由により、データ・プロセッサ内では順序決定が非常
に重要なものになりうる。

【００１１】本発明では、各命令に固有の識別子が割り
当てられる。この固有の識別子は有限ビット・カウント
を有するので、有限数の固有の識別子が存在する。した
がって、本発明では、十分な長さのプログラムを実行す
る際にこの識別子を再使用しなければならない。さら
に、識別子の規模を単純に比較しても識別子を再使用す
るときのプログラム順序を反映しない場合には、命令を
実行するための順序決定が複雑になる可能性がある。こ
の問題を解決するため、本発明では、識別子バンクの概
念を取り入れている。本発明では、各命令に割り当てら
れた識別子がＮビットを有すると想定する。したがっ
て、プログラム内の命令に割り当てられる識別子は２^N
個になる。この２^N個の識別子は２つのバンクに分離さ
れ、第１のバンクは０〜２^Nー1−１の値を備えた識別子
を有する。また、第２のバンクは２^Nー1〜２^N−１の値を
備えた識別子を有する。

【００１２】さらに、本発明の代替実施例では、識別子
を２^m個のバンクに分割することができ、ｍは０より大
きい整数であることに留意されたい。本発明の一実施例
では、２つのバンクがそこに格納された識別子の最上位
ビットによって示される場合、第１のバンクはバンク０
と呼ばれ、第２のバンクはバンク１と呼ばれることにな
る。識別子割当て論理は、バンク０またはバンク１のど
ちらが最も新しいバンクであるかを示すためのグローバ
ル信号を、本発明が実施されるデータ・プロセッサの残
りの部分に供給する。ただし、最も新しいバンクとは、
命令実行または取消しのいずれかにより最も最近すべて
の割当てがクリアされたバンクであることに留意された
い。さらに、識別子割当て論理は、完全にクリアされて
いない識別子のバンクに第１の識別子割当てを入れるよ
うな命令のディスパッチを禁止する。その結果、最後に
割り当てられた識別子と最も新しいバンクの最後の識別
子との間の識別子は、いずれも活動状態とは見なされな
くなる。ただし、非活動識別子のセットは空である可能
性があることに留意されたい。

【００１３】本発明の一実施例では、そこから識別子が
割り当てられる最も新しいバンク内にある識別子は、最
も新しいバンク内にない識別子よりプログラム順序が
「後」でなければならない。２つの識別子を比較する場
合、それらが同じバンク内にあるかどうかを判定しなけ
ればならない。バンクが２つしか存在しない場合に、そ
れらの識別子が同じバンク内にある場合、プログラム順
序を示すために単純な規模比較動作を実行することがで
きる。それらの識別子が同じバンク内にない場合、本発
明の一実施例では、最も新しいバンク内にある識別子の
方がプログラム順序が後にならなければならない。この
論理を実施するための方法の１つは、バンク・ビット信
号を使用して２つの識別子に対して排他ＮＯＲ論理演算
を実行することにより、２つの識別子のそれぞれの最上
位ビットを事前条件付けする方法である。この解決策を
使用することにより、本発明は、所与の時点で割り当て
られた２^N個の識別子のピークをサポートする。さら
に、この方法を使用することにより、「停止」命令と次
にディスパッチする命令との最小スパンが２^N-1にな
る。図５はこの関係を示す論理図である。

【００１４】上記の説明では本発明の動作の概略を示し
てきたが、以下の説明では、本発明の諸要素の接続性に
関する詳細ならびに本発明の動作の詳細を示す。

【００１５】接続性の説明本発明の一実施例は図１に示されている。まず図１を参
照すると、同図には、本発明に使用できるデータ処理シ
ステム１００の一例が示されている。このシステムはパ
イプライン式中央演算処理装置（ＣＰＵ）１１０を有す
る。本発明の履歴バッファ（図示せず）はＣＰＵ１１０
に含まれる。ＣＰＵ１１０はシステム・バス１１２によ
って他の様々な構成要素に結合される。読取り専用メモ
リ（「ＲＯＭ」）１１６は、システム・バス１１２に結
合され、データ処理システム１００の所与の基本機能を
制御する基本入出力システム（「ＢＩＯＳ」）を含む。
ランダム・アクセス・メモリ（「ＲＡＭ」）１１４と、
入出力アダプタ１１８と、通信アダプタ１３４もシステ
ム・バス１１２に結合される。入出力アダプタ１１８
は、ディスク記憶装置１２０と通信する小型計算機シス
テム・インタフェース（「ＳＣＳＩ」）アダプタにする
ことができる。通信アダプタ１３４は、データ処理シス
テムが他のこのようなシステムと通信できるようにする
外部ネットワークとバス１１２とを相互接続する。シス
テム・バス１１２には、ユーザ・インタフェース・アダ
プタ１２２およびディスプレイ・アダプタ１３６を介し
て入出力装置も接続されている。キーボード１２４、ト
ラック・ボール１３２、マウス１２６、スピーカ１２８
はいずれもユーザ・インタフェース・アダプタ１２２を
介してバス１１２に相互接続されている。ディスプレイ
・モニタ１３８は、ディスプレイ・アダプタ１３６によ
ってシステム・バス１１２に接続される。このため、ユ
ーザは、キーボード１２４、トラックボール１３２、ま
たはマウス１２６によってシステムに入力し、スピーカ
１２８およびディスプレイ１３８を介してシステムから
出力を受け取ることができる。さらに、ＡＩＸ（「ＡＩ
Ｘ」はＩＢＭの商標である）などのオペレーティング・
システムを使用して、図１に示す様々な構成要素の機能
を調整する。

【００１６】本発明の好ましい実施態様は、ここに記載
した方法（複数も可）を実行するようにプログラミング
されたコンピュータ・システムとしての実施態様ならび
にコンピュータ・プログラム製品としての実施態様を含
む。コンピュータ・システムの実施態様によれば、その
方法（複数も可）を実行するための命令セットは、上記
のように一般に構成される１つまたは複数のコンピュー
タ・システムのランダム・アクセス・メモリ１１４に常
駐する。コンピュータ・システムが要求するまで、その
命令セットは、たとえば、ディスク・ドライブ１２０内
の他のコンピュータ・メモリ（ディスク・ドライブ１２
０で最終的に使用するための光ディスクまたはフロッピ
ー・ディスクなどの取外し可能メモリを含むことができ
る）内のコンピュータ・プログラム製品として格納する
ことができる。さらに、このコンピュータ・プログラム
製品は、他のコンピュータに格納し、必要なときにネッ
トワークまたはインターネットなどの外部ネットワーク
によってユーザのワーク・ステーションに伝送すること
もできる。その媒体がコンピュータ可読情報を伝達する
ように命令セットが格納される媒体が命令セットの物理
的格納によって物理的に変化することは、当業者であれ
ば分かるだろう。この変化は、電気的、磁気的、化学
的、その他の物理的変化である可能性がある。命令、記
号、文字などによって本発明を記述すると便利である
が、上記ならびに同様の用語はいずれも適切な物理的要
素に関連付ける必要があることに留意されたい。

【００１７】本発明は、比較、妥当性検査、選択、その
他人間のオペレータに関連付けることができる用語など
を記述することに留意されたい。しかし、本発明の一部
を形成し、ここに記載する動作のうちの少なくともいく
つかについては、人間のオペレータによる処置が不要な
ものである。記載する動作は、主に、他の電気信号を生
成するための電気信号を処理するマシン動作である。

【００１８】本発明の一実施例は図２に示されている。
図２は、本発明の一実施例によるパイプライン式ＣＰＵ
１１０のブロック図を示している。パイプライン式ＣＰ
Ｕ１１０は、命令取出しユニット（ＩＦＵ）２０２、メ
モリ・サブシステム（ＭＳＳ）２１６、命令ディスパッ
チ・ユニット（ＩＤＵ）２２２、浮動小数点ユニット
（ＦＰＵ）２４２、および命令実行ユニット（ＩＥＵ）
２５０を含む。

【００１９】ＩＦＵ２０２は、命令キャッシュ２０４、
命令待ち行列（ＩＱ）２０６、命令デコード（Ｉデコー
ド）回路２０８、条件レジスタ・ユニット２１０、およ
び分岐（ＢＲ）ユニット２１４を含む。メモリ・サブシ
ステム２１６は、第２レベル（Ｌ２）キャッシュ２１８
と、バス・インタフェース・ユニット（ＢＩＵ）２２０
を含む。浮動小数点ユニット２４２は、浮動小数点ユニ
ット０（ＦＰ０）２４４、浮動小数点待ち行列（ＦＰ
Ｑ）２４６、および浮動小数点ユニット１（ＦＰ１）２
４８を含む。ＩＥＵ２５０は、複数の浮動小数点実行ユ
ニットであるＥｘ０Ｅ２５２、Ｅｘ０Ｌ２５４、Ｅｘ１
Ｅ２５６、およびＥｘ１Ｌ２５８を含む。さらに、ＩＥ
Ｕ２５０は、ストア／複合実行ユニット２６０、Ｌ０ロ
ード（データ・キャッシュ）ユニット２６４、およびメ
モリ管理ユニット（ＭＭＵ）２６２を含む。

【００２０】ＩＤＵ２２２は、ターゲット識別（ＴＩ
Ｄ）生成回路２２４、複数の汎用レジスタ（ＧＰＲ）２
２６、履歴バッファ２２８、実行前待ち行列（ＰＥＱ）
ユニット２３０、ストア／複合実行前待ち行列（ＳＰＥ
Ｑ）ユニット２３２、および条件レジスタ待ち行列（Ｃ
ＲＱ）２３４を含む。さらに、ＩＤＵ２２２は、割込み
処理メカニズム２３６と、命令割込みテーブル（ＩＩ
Ｔ）回路２３８と、グループ識別（ＧＩＤ）回路２４０
を含む。

【００２１】図３は、実行前ユニット２３０の一部分を
より詳細に示している。ＰＥＱ２３０のこの一部分は、
項目０レジスタ３０２、項目Ｎレジスタ３０４、TID0
(0:5)レジスタ３０６、プログラム順序決定回路３０
８、TIDN(0:5)レジスタ３１０、およびプログラム順序
決定回路３１２を含む。TID0(0:5)レジスタ３０６は、
ＴＩＤ値のビット０〜５をプログラム順序決定回路３０
８に供給する。さらに、Flush_V信号、TID_Bank信号、
およびFlush_TID(0:5)信号は、プログラム順序決定回路
３０８にそれぞれ供給される。さらに、TIDN(0:5)レジ
スタ３１０は、ＴＩＤＮ値を供給するためにプログラム
順序決定回路３１２に結合されている。同様に、Flush_
V信号、TID_Bank信号、およびFlush_TID(0:5)信号は、
プログラム順序決定回路３１２に供給される。

【００２２】ＰＥＱ２３０のプログラム順序決定回路３
０８については、図４により詳細に示す。ただし、プロ
グラム順序決定回路などの回路はＣＰＵ１１０全体に分
散されていることに留意されたい。しかし、明確にする
ため、図２ではプログラム順序決定回路を詳細に示さな
い。

【００２３】プログラム順序決定回路３０８は、比較器
４０２、排他ＮＯＲゲート４０４、ＡＮＤゲート４０
６、排他ＮＯＲゲート４０８、ＮＯＲゲート４１０、イ
ンバータ４１２、ＡＮＤゲート４１４、ＯＲゲート４１
６、ＡＮＤゲート４１８、およびＯＲゲート４２０を含
む。ＴＩＤ値のビット１〜５は比較器４０２のＡ入力に
供給され、Flush_TID値のビット１〜５は比較器４０２
のＢ入力に結合される。比較器４０２の出力はＡＮＤゲ
ート４１８の第１の入力に結合される。Flush_V信号
は、ＡＮＤゲート４１８の第２の入力と、ＡＮＤゲート
４１４の第１の入力に供給される。TID0(0)信号は排他
ＮＯＲゲート４０４の第１の入力に供給される。TID_Ba
nk信号は、排他ＮＯＲゲート４０４の第２の入力と、排
他ＮＯＲゲート４０８の第１の入力に供給される。Flus
h_TID(0)信号は排他ＮＯＲゲート４０８の第２の入力に
供給される。排他ＮＯＲゲート４０４の出力は、ＡＮＤ
ゲート４０６の第１の入力と、ＮＯＲゲート４１０の第
１の入力と、インバータ４１２の入力に結合される。排
他ＮＯＲゲート４０８の出力は、ＡＮＤゲート４０６の
第２の入力と、ＮＯＲゲート４１０の第２の入力と、Ａ
ＮＤゲート４１４の第２の入力に結合される。

【００２４】ＡＮＤゲート４０６の出力はＯＲゲート４
１６の第１の入力に結合され、ＮＯＲゲート４１０の出
力はＯＲゲート４１６の第２の入力に結合される。ＯＲ
ゲート４１６の出力はＡＮＤゲート４１８の第３の入力
に結合される。インバータ４１２の出力はＡＮＤゲート
４１４の第３の入力に結合される。ＡＮＤゲート４１８
の出力はＯＲゲート４２０の第１の入力に結合され、Ａ
ＮＤゲート４１４の出力はＯＲゲート４２０の第２の入
力に結合される。ＯＲゲート４２０の出力はClear Entr
y命令信号を供給する。

【００２５】図５は、プログラム順序決定回路３０８の
論理的視点を示している。プログラム順序決定回路３０
８のこの論理的視点では、プログラム順序決定回路３０
８は、排他ＮＯＲゲート５０２、排他ＮＯＲゲート５０
４、連結器５０６、連結器５０８、および比較器５１０
を含む。A(0)というラベルが付いた第１の値の上位１ビ
ットは排他ＮＯＲゲート５０２の第１の入力に供給され
る。TID_Bank信号は、排他ＮＯＲゲート５０２の第２の
入力と、排他ＮＯＲゲート５０４の第１の入力に供給さ
れる。B(0)というラベルが付いた第２の値の上位１ビッ
トはＮＯＲゲート５０４の第２の入力に供給される。Ｎ
ＯＲゲート５０２の出力は連結器５０６に結合される。
さらに、第１のＡ値の残りのビットは連結器５０６に供
給される。連結器５０６の出力はA(0:5)信号を比較器５
１０に供給する。同様に、ＮＯＲゲート５０４の出力は
連結器５０８に結合される。B(1:5)というラベルが付い
た第２のデータ値のビット１〜５は連結器５０８に供給
される。連結器５０８の出力はB(0:5)信号を比較器５１
０に供給する。比較器５１０はＣ信号を出力する。

【００２６】図６は、図２のＴＩＤ生成回路２２４の一
部分をより詳細に示している。ＴＩＤ生成回路２２４
は、占有バンク決定回路６０２、ＡＮＤゲート６０４、
ＯＲゲート６０６、インバータ６０８、ＡＮＤゲート６
１０、ＮＯＲゲート６１２、ＡＮＤゲート６１４、増分
器６１６、レジスタ６１８、ＡＮＤゲート６２０、レジ
スタ６２２、インバータ６２４、インバータ６２６、Ｏ
Ｒゲート６２８、およびＡＮＤゲート６３０を含む。占
有バンク決定回路６０２はBank 0 Occupied信号をＡＮ
Ｄゲート６０４の第１の入力に供給する。Next_TID(0)
信号は、インバータ６０８と、ＡＮＤゲート６１０の第
１の入力に結合される。インバータ６０８の出力はＡＮ
Ｄゲート６０４の第２の入力に結合される。さらに、占
有バンク決定回路６０２はＡＮＤゲート６１０の第２の
入力に結合され、Bank 1 Occupied信号を供給する。Ａ
ＮＤゲート６０４の出力はＯＲゲート６０６の第１の入
力に結合される。ＡＮＤゲート６１０の出力はＯＲゲー
ト６０６の第２の入力に結合される。ＯＲゲート６０６
の出力はＡＮＤゲート６１４の第１の入力に結合され
る。Next_TID(1)ビットはＮＯＲゲート６１２の第１の
入力に供給され、Next_TID(2)ビットはＮＯＲゲート６
１２の第２の入力に供給され、Next_TID(3)ビットはＮ
ＯＲゲート６１２の第３の入力に供給され、Next_TID
(4)ビットはＮＯＲゲート６１２の第４の入力に供給さ
れ、Next_TID(5)ビットはＮＯＲゲート６１２の第５の
入力に供給される。ただし、Next_TID(1-5)ビットはそ
れぞれ同じＴＩＤ値からの１ビットずつを表すことに留
意されたい。ＮＯＲゲート６１２の出力はＡＮＤゲート
６１４の第２の入力に結合される。ＡＮＤゲート６１４
の出力はHold-TID信号を供給する。

【００２７】さらに、Bank 0 Occupied信号はＡＮＤゲ
ート６２０の第１の入力に供給される。同様に、Bank 1
Occupied信号はインバータ６２６の入力に供給され
る。インバータ６２６の出力はＡＮＤゲート６３０の第
１の入力に結合される。レジスタ６２２は、ＡＮＤゲー
ト６２０の第２の入力と、インバータ６２４の入力とに
結合され、TID_Bank信号を供給する。ＡＮＤゲート６２
０の出力はＯＲゲート６２８の第１の入力に結合され
る。インバータ６２４の出力はＡＮＤゲート６３０の第
２の入力に結合される。ＡＮＤゲート６３０の出力はＯ
Ｒゲート６２８の第２の入力に結合される。ＯＲゲート
６２８はNext_TID_Bank信号を供給する。ＯＲゲート６
２８の出力はレジスタ６２２の入力に結合される。

【００２８】さらに、レジスタ６１８は増分器６１６に
結合され、Next_TID(0:5)信号を通信する。ディスパッ
チ信号は増分器６１６のそれぞれに結合される。

【００２９】図７は、占有バンク決定回路６０２の一部
分をより詳細に示している。占有バンク決定回路６０２
のこの一部分は、ＴＩＤ割振りアレイ７０２、ＯＲゲー
ト７０４、およびＯＲゲート７０６を含む。ビット０〜
３１のそれぞれについてＣ、Ｄ、Ｌのラベルが付いた制
御信号は、ＯＲゲート７０６の入力に供給される。ＯＲ
ゲート７０６はBank 0 Occupied信号を供給する。同様
に、ビット３２〜６３のそれぞれについてＣ、Ｄ、Ｌの
ラベルが付いた制御信号は、ＯＲゲート７０４に入力と
して供給される。ＯＲゲート７０４の出力はBank 1 Occ
upied信号を供給する。

【００３０】上記の説明では、本発明の一実施例を実施
する際に使用する諸要素の接続性を示している。このよ
うな要素のそれぞれの動作については、以下に詳述す
る。本発明の実施態様に関する以下の説明では、「アサ
ート（Assert）」および「ニゲート（Negate）」という
用語ならびにその様々な文法形式を使用して、「アクテ
ィブ・ハイ」および「アクティブ・ロー」という論理信
号の混合を処理する際の混乱を回避する。「アサート」
は、論理信号またはレジスタ・ビットをその活動状態ま
たは論理的に真の状態にすることを指すために使用す
る。「ニゲート」は、論理信号またはレジスタ・ビット
をその非活動状態または論理的に偽の状態にすることを
指すために使用する。さらに、値の前に付けた「％」と
いう記号は、その値が２進表記になっていることを示
す。

【００３１】動作の説明図１は、本発明の一実施例を実施可能な一般的なデータ
処理システムを示している。

【００３２】図２を参照すると、パイプライン式ＣＰＵ
１１０に関する命令は、命令キャッシュ２０４または他
の命令ソース（ここには詳細に示さない）からアクセス
される。これらの命令は命令待ち行列２０６に格納さ
れ、Ｉデコード回路２０８によってデコードされるまで
そこに保持される。条件付き未解決分岐が予測される
と、このような分岐命令はＢＲＱ２１４に供給され、分
岐実行ユニット（ここには詳細に示さない）によって後
で処理するために格納される。命令を取り出してデコー
ドした後、その命令はＩＤＵ２２２に供給される。命令
を受け取ると、ＴＩＤ生成回路２２４によってターゲッ
ト識別子（ＴＩＤ）が生成される。命令自体と同じ順序
で、ＩＤＵ２２に供給される命令についてＴＩＤが定義
される。

【００３３】ただし、パイプライン式ＣＰＵ１１０で
は、有限数のＴＩＤが命令への割当てに使用可能である
ことに留意されたい。ここに記載する本発明の一実施例
では、使用可能なＴＩＤの数が２つのバンクに分割され
る。第１のバンクのＴＩＤが割り当てられた後、ＩＤＵ
２２２は第２のバンクからＴＩＤの割当てを開始する。
第２のバンクの最後のＴＩＤが割り当てられると、本発
明では、そこに格納されたすべてのＴＩＤ値が使用可能
になったときに第１のバンクのＴＩＤにアクセスするた
めの方法を実施する。ただし、ＴＩＤが依然としてＴＩ
Ｄ値の最後のバンク内で未解決である場合に、最後のバ
ンクのＴＩＤと新しいバンクのＴＩＤとの相対持続期間
を維持して正しい命令順序付けを保証しなければならな
いことに留意されたい。本発明では、バンク０のＴＩＤ
値がバンク１のＴＩＤ値より古い命令を表す時期を示す
ために、バンク・ビットを使用する。ただし、使用する
ＴＩＤの数が３つ以上のバンクに分割される場合に追加
のバンク・ビットを実施できることに留意されたい。

【００３４】ＴＩＤの値はＩＤＵ２２２によって割り当
てられる。ＩＤＵ２２２の各要素の簡単な説明について
は、以下の詳述する。ＩＤＵ２２２は、ＩＱ２０６から
命令をディスパッチする。ＩＤＵ２２２は、命令をデコ
ードし、Ｅｘ０Ｅ２５２、Ｅｘ０Ｌ２５４、Ｅｘ１Ｅ２
５６、またはＥｘ１Ｌ２５８などの適切な実行ユニット
と、ＰＥＱ２３０によって指定されたそれぞれの実行前
待ち行列に向かってその命令を転送する。さらに、ＩＤ
Ｕ２２２は、各命令にＴＩＤを割り当て、履歴バッファ
２２８内に所与のレジスタの履歴を保持する。ＴＩＤ
と、履歴バッファ２２８内の履歴情報は、命令フローの
適切な順次一貫性を維持し、パイプラインＣＰＵ１１０
で割込みが発生したときに正しいシステム状態を再構築
しやすくするために使用する。さらに、ＴＩＤは、その
命令のターゲット・アーキテクチャ機構を識別するため
に使用する固有の識別タグとしてより具体的に設計する
ことができる。通常、本発明の一実施例では、このよう
なアーキテクチャ機構またはレジスタ・タイプが４通り
存在する。このような機構としては、条件レジスタ（Ｃ
Ｒ）、汎用レジスタ（ＧＰＲ）、浮動小数点レジスタ
（ＦＰＲ）、固定小数点実行レジスタ（ＸＥＲ）が含ま
れる。ただし、ＴＩＤ値は、オペランドの依存関係また
は資源割振りのジレンマを解決し、命令順序を維持する
ために使用できることに留意されたい。動作中、ＴＩＤ
は、命令がディスパッチされるとすべての命令に割り当
てられ、その命令が完了してデータがアーキテクチャ機
構に到達すると解放される。

【００３５】また、ＩＤＵ２２２は命令の実行をスケジ
ューリングすることにも留意されたい。実行前待ち行列
（ＰＥＱ２３０）は、オペランドの依存関係または資源
割振りのジレンマなどのインタロックが解決され、命令
が適切な実行ユニットにディスパッチされるまで使用さ
れる。ＩＤＵ２２２は、３組のこのような実行前待ち行
列を含む。第１に、固定小数点実行前待ち行列（ＰＥＱ
２３０）は、すべてのロード固定小数点算術命令を受け
入れる。第２に、条件レジスタ実行前待ち行列（ＣＲＱ
２３４）は、条件レジスタ比較命令の変更を伴う命令を
受け取る。さらに、ストア実行前待ち行列（ＳＰＱ２３
２）は、乗算、除算、および特殊目的レジスタ・アクセ
スなど、すべてのストア命令および複合命令を受け取
る。

【００３６】パイプライン式ＣＰＵ１１０によって実行
される各命令にはＴＩＤを割り当てなければならないの
で、ＴＩＤの生成と、このような割当てを実施するため
のメカニズムについて、以下に詳述する。ＴＩＤ値を生
成するため、初期ＴＩＤが%000000という２進値を有す
ると想定する。ただし、割り当てられるＴＩＤ値は必ず
しも%000000という値から始まるわけではなく、パイプ
ライン式ＣＰＵ１１０の設計者が希望する開始アドレス
に初期設定できることに留意されたい。ＴＩＤは順次割
り当てられるので、１７という値が割り当てられたＴＩ
Ｄは、１９または２５という値が割り当てられるＴＩＤ
より古いものに見えるだろう。バンク０という１つのバ
ンク内のＴＩＤが割り当てられているはずのすべての命
令が発行されて完了し、それぞれに対応するＴＩＤがリ
タイヤされた場合を検討されたい。バンク１というもう
１つのバンク内の最後の番号を有するＴＩＤが割り当て
られると、バンク１から割り当てるべき追加のＴＩＤは
一切ないので、バンク０で割り当てられたＴＩＤを再使
用するために折返し動作を実行しなければならない。し
かし、この時点でバンク１から割り当てられたＴＩＤが
新たに解放されたバンク０から割り当てられたＴＩＤよ
り「古い」ものになることを指定するためのメカニズム
を実現しなければならない。

【００３７】ただし、以下の説明では、第１または第２
のプールのうちの一方の資源からＴＩＤを割り当てるこ
とができることを示すために「バンク」という用語を使
用することに留意されたい。第１のプールをバンク０と
呼び、第２のプールをバンク１と呼ぶ。本発明の一実施
例では、バンク０内で割り当てられたＴＩＤは０〜３１
の範囲の数値を有し、バンク１から割り当てられたＴＩ
Ｄは３２〜６３の数値範囲を有する。

【００３８】本発明では、ＴＩＤ間の持続期間を決定す
るためにバンク・ビットを使用する。バンク・ビット
は、ＴＩＤ値の上位１ビットと排他ＮＯＲが取られ、Ｔ
ＩＤ値の下位５ビットと連結されて、６ビットのＴＩＤ
値を供給する。このタイプの構成では、バンク・ビット
が論理１という値である場合、ＴＩＤ値は未変更のまま
になる。しかし、バンク・ビットが論理０という値であ
る場合、ＴＩＤ値の上位１ビットは他の論理状態に切り
替えられる。したがって、本発明の一実施例では、２つ
のバンクのＴＩＤを使用する場合、バンク・ビットは論
理１という値になり、バンク０はバンク１より古い命令
を論理的に表す。しかし、バンク１内のすべてのＴＩＤ
が割り当てられ、バンク０が割当てに使用可能になる
と、バンク・ビットは論理０という値に切り替えられ
る。その後、排他ＮＯＲ演算中に、バンク１内の数値を
有するＴＩＤは、バンク０から割り当てられたＴＩＤよ
り古いものに見えるだろう。バンク０とバンク１の値か
ら割り当てられたＴＩＤ間で排他ＮＯＲ関数を実行する
ことにより、ＴＩＤ間の相対持続期間が維持され、必要
なときに命令が順次順序で実行されることを保証するた
めにその相対持続期間を使用することができる。

【００３９】以下の例を検討されたい。第１の動作でバ
ンク・ビットがアサートされると想定する。したがっ
て、ＴＩＤはまずバンク０から、次にバンク１から割り
当てられるので、バンク０から割り当てられたＴＩＤは
バンク１から割り当てられたＴＩＤより古いものに見え
るだろう。したがって、１７という値を有するＴＩＤを
３４という値を有するＴＩＤと比較した場合、３４とい
う値を有するＴＩＤの方が、先に発行され、１７という
値を有するバンク０からのＴＩＤより新しいものに見え
るだろう。次に、バンク１内のすべてのＴＩＤが割り当
てられたので、もう一度バンク０からＴＩＤに再割当て
すべきであると想定する。この場合、バンク・ビットは
切り替えられ、リセットされる。前に言及した排他ＮＯ
Ｒ演算が実行される。したがって、前に３４という値を
有していたバンク１からのＴＩＤは、２という値を有す
るように見えるだろう。同様に、バンク０から新たに割
り当てられたＴＩＤは、１７というＴＩＤを有するよう
に見えるはずであり、排他ＮＯＲ演算が実行された後に
４９という有効ＴＩＤを有することになる。排他ＮＯＲ
演算が実行されなかった場合、バンク０からのＴＩＤは
１７であるように見えるはずであり、したがって、バン
ク１からのＴＩＤより古いものに見えるだろう。これ
は、時間的に後で割り当てられたとしても３４であるよ
うに見えるはずである。したがって、本発明によって実
施される排他ＮＯＲ演算は、ＴＩＤの正しい順序付けが
行われ、それぞれの規模の比較がそれぞれの相対持続期
間を反映することを保証するものである。本発明の動作
については、以下に詳述する。

【００４０】前述のように、本発明の一実施例ではＴＩ
Ｄが２つのグループまたはバンクに分割される。さら
に、新しいバンクが前の割当てを備えてない場合に限
り、新しいバンクからＴＩＤに割り当てることができ
る。すなわち、新しいバンク内の前のＴＩＤがすべて解
放されるまで、第１のＴＩＤは新しいバンクから割り当
てられない。しかし、新しいバンクがオープンされ、そ
のバンク内の第１のＴＩＤがすでに割り当てられている
と、そのバンク内のすべてのＴＩＤを割り当てることが
できる。さらに、本発明の一実施例内では、最も古い活
動ＴＩＤが最も新しい活動ＴＩＤから離れた少なくとも
１つのバンクのＴＩＤである場合に限り、ＴＩＤが使用
可能であると、命令ディスパッチ動作が停止する。ま
た、所与のバンクからのすべてのＴＩＤが解放される
と、新しいＴＩＤからなるバンク全体が一度に使用可能
になる可能性がある。

【００４１】図６は、ＴＩＤ生成回路２２４を詳細に示
している。動作中に初期ＴＩＤはレジスタ６１８に格納
される。レジスタ６１８は、このＴＩＤをNext_TID(0:
5)信号として、ＩＤＵ２２２の残りの部分と、ＴＩＤ生
成回路２２４の内部にある論理回路に供給する。このNe
xt_TID(0:5)値の使い方については、以下に詳述する。
しかし、その説明の前に、ＴＩＤ生成回路２２４内のNe
xt_TID(0:5)値の使い方について説明する。前述のよう
に、ＴＩＤ生成回路２２４は、バンク０から割り当てら
れたＴＩＤがバンク１から割り当てられたＴＩＤより古
いかまたは新しいものになる時期を示すバンク・ビット
を生成する。図６では、次のタイミング・サイクル用の
バンク・ビットにはTID_Bankというラベルが付いてい
る。

【００４２】Next_TID_Bank信号を生成するため、占有
バンク決定回路６０２はBank 0 Occupied信号をＡＮＤ
ゲート６２０に供給する。同様に、占有バンク決定回路
６０２はBank 1 Occupied信号をインバータ６２６に供
給する。Bank 1 Occupied信号は、反転され、ＡＮＤゲ
ート６３０に供給される。さらに、レジスタ６２２は、
バンク０から割り当てられたＴＩＤがバンク１から割り
当てられたＴＩＤより古いかまたは新しいものになる時
期を示すTID_Bank値を格納する。ただし、Next_TID_Ban
k信号はバンク・ビットの将来値を表すので、TID_Bank
はNext_TID_Bank信号とは異なることに留意されたい。B
ank 0 Occupied信号は、バンク０内のすべてのＴＩＤが
解放され、もはやデータ処理システム内のどこでも使用
されていない時期を示す。同様に、Bank 1 Occupied信
号は、バンク１内のすべてのＴＩＤが解放されている時
期を示す。TID_Bank信号とBank 0 Occupied信号とBank
1 Occupied信号とを論理的に結合することにより、Next
_TID_Bank信号が生成される。

【００４３】Next_TID_Bank信号とTID_Bank信号の生成
に加え、ＴＩＤ生成回路２２４はHOLD_TID信号を生成す
る。HOLD_TID信号は、Next_TID値の下位５ビットをＮＯ
Ｒゲート６１２に供給することによって生成される。こ
の構成を使用することにより、Next_TID値の下位５ビッ
トが論理０という値を有する場合に、ＮＯＲゲート６１
２の出力が論理１という値になる。Next_TID値がバンク
の第１のＴＩＤ値、すなわち、０および３２という値を
表すときに、ＮＯＲゲート６１２の出力は論理１という
値を有する。そうではない場合に、ＮＯＲゲート６１２
の出力は論理０という出力を有する。さらに、バンク・
ビットの値を決定するために、パイプライン式ＣＰＵ１
１０は、そこに入り、そこからＴＩＤを割り当てるべき
バンクが明確であり、すべてのＴＩＤとそれに関連する
命令がリタイヤされなければそのバンクを使用できない
ことを判定しなければならない。占有バンク決定回路６
０２は、バンク０とバンク１が占有されている時期を決
定するための信号を生成する。Next_TID(0)は反転さ
れ、Bank 0 occupied信号と論理的にＡＮＤが取られ、
次のＴＩＤ割当て動作中にバンク０にアクセスできるか
どうかを示す。同様に、Next_TID(0)値は、Bank 1 Occu
pied信号と論理的にＡＮＤが取られ、バンク１からＴＩ
Ｄを割り当てることができるかどうかを判定する。した
がって、バンク０またはバンク１のうちの適切な方が占
有されておらず、新しいバンクからＴＩＤを割り当てる
予定である場合、ＡＮＤゲート６１４によって実行され
る論理関数に応じて、HOLD_TID信号が変更される。

【００４４】占有バンク決定回路６０２は図７に詳細に
示されている。占有バンク決定回路６０２は、パイプラ
イン式ＣＰＵ１１０の動作中に割り当てられた各ＴＩＤ
に対応する複数の制御ビットを格納するＴＩＤ割振りア
レイを含む。ＴＩＤ割振りアレイ７０２内の各ＴＩＤ項
目は、データ（Ｄ）ビットと、完了（Ｃ）ビットと、Ｃ
Ｒ論理（Ｌ）ビットを含む。Ｄ、Ｃ、Ｌビットのそれぞ
れは、ディスパッチすべき命令に応じて割当て時に設定
され、命令が適切な時刻点に達したときにリセットされ
る。Ｄビットは、その命令から結果が得られるかどうか
を示す。パイプライン式ＣＰＵ１１０内の実行ユニット
から結果バス上に結果が得られると、そのビットはリセ
ットされるかまたはニゲートされる。対照的に、パイプ
ライン式ＣＰＵ１１０内の他の構成要素に同報される結
果バス上に結果がまったく得られない場合、Ｄビットは
設定されない。さらに、Ｃビットは、命令が完了したか
どうかを示す。命令が完了するまでＴＩＤを再使用でき
ないので、後で使用するためにＴＩＤバンクを解放でき
るかどうかを判定するためにこのビットを分析しなけれ
ばならない。したがって、命令が完了すると、Ｃビット
がリセットされる。ただし、すべての割込み可能命令で
はディスパッチ時にＣビットがアサートされていなけれ
ばならないことに留意されたい。さらに、Ｌビットは、
そのＴＩＤが割り当てられる命令が条件レジスタを変更
するかどうかを示すために使用する。したがって、命令
が条件レジスタを変更することを要求された場合、Ｌビ
ットはディスパッチ時にアサートされる。第１のバンク
内に格納された３２個のＴＩＤのそれぞれについて、こ
の３ビットのうちのいずれか１ビットがアサートされた
場合、ＯＲゲート７０６はBank 0 Occupied信号をアサ
ートする。同様に、バンク１内の３２個のＴＩＤのそれ
ぞれに関連する３ビットのうちのいずれかがアサートさ
れた場合、ＯＲゲート７０４はBank 1 Occupied信号を
アサートする。

【００４５】Bank 0 Occupied信号とBank 1 Occupied信
号はそれぞれ、図６のＴＩＤ生成回路２２４の一部分内
の適切な論理ゲートに供給される。

【００４６】したがって、バンク０から割り当てられた
ＴＩＤ値がバンク１から割り当てられたＴＩＤ値より新
しいものであるかまたは古いものであるかを示すために
バンク・ビットを使用することにより、パイプラインＣ
ＰＵ１１０内に命令順序情報を保持することができる。
このような順次情報が保持されると、ＴＩＤ値はプログ
ラム順序を示すために有用なものになる。プログラム順
序が適切なものになる時期の例としては、このような命
令は推測実行されているので、命令を所与の順序で実行
すべき時期、またはパイプライン式ＣＰＵ１１０のパイ
プラインから命令を消去すべき時期などがある。

【００４７】図３は、このような消去動作を実行するＰ
ＥＱ２３０の一部分を示している。プログラム順序決定
回路３０８（および３１２）は、命令を消去すべき時期
を判定するためにＴＩＤを使用する。プログラム順序決
定回路３０８は、パイプライン式ＣＰＵ１１０内の他の
要素がＴＩＤを使用してプログラム順序を決定する方法
の一例にすぎない。このようなプログラム順序決定回路
は、通常、分岐が予測外れになるかまたは他の動作が推
測実行され、この時点でパイプライン式ＣＰＵ１１０の
パイプラインから消去しなければならない場合に使用す
る。このような推測実行は、データ処理の分野では周知
のものなので、ここでは詳細に説明しない。

【００４８】推測実行はデータ処理の分野で周知のもの
であるが、従来の実施態様では、完了バッファを使用し
てパイプライン式プロセッサ内の順序を維持している。
しかし、ＴＩＤを使用しており、本発明によりこのよう
なＴＩＤの使用のために命令の順序付けを維持すること
ができるので、本発明では完了バッファを使用する必要
はない。割込み可能な命令の初期設定状態を追跡するた
めに、割込み処理回路２３６と呼ばれる割込みテーブル
が保持される。動作が推測的であって、実行すべきでは
ないとパイプライン式ＣＰＵ１１０の実行ユニットが判
定した場合、その実行ユニットはFlush_V信号を生成
し、もはやその命令を実行すべきではなく、推測実行の
直前の状態にマシンの状態を戻す必要があることを示
す。Flush_V信号の生成に加え、実行すべきではない第
１の命令に対応するFlush_TIDはパイプライン式ＣＰＵ
１１０の残りの部分に伝播される。ただし、消去された
命令にＴＩＤが関連付けられると、それはFlush_TIDと
呼ばれることに留意されたい。Flush_TIDのビット０〜
５がパイプライン式ＣＰＵ１１０の残りの部分それぞれ
に伝播されると、Flush_TID値の全ビットは、パイプラ
イン式ＣＰＵ１１０の他の要素内で保留中の他の命令の
ＴＩＤと比較される。他の要素のそれぞれは、Flush_TI
Dをそこで保留中の命令のＴＩＤと比較し、消去すべき
命令を決定する。というのは、そのような命令は、割込
みが行われ消去された命令が開始された後で開始される
からである。本発明で維持されるＴＩＤ順序を使用する
ことにより、各要素は、どの命令が所与のＴＩＤ値を上
回り、したがって、消去すべきかを判定する、単純な規
模比較動作を実行しなければならない。

【００４９】たとえば、図３のＰＥＱ２３０の一部分を
参照されたい。図３では、Flush_V信号とFlush_TID(0:
5)信号がＩＤＵ２２２によって供給される。Flush_V信
号とFlush_TID(0:5)信号はどちらもプログラム順序決定
回路３０８に供給される。さらに、プログラム順序決定
回路３０８に対応するＰＥＱ２３０内の項目のＴＩＤが
そこに供給される。さらに、ＴＩＤ生成回路２２４から
TID_Bank信号が供給され、どのバンクが最も新しいかを
示す。図３では、プログラム順序決定回路３０８はClea
r Entry 0信号を供給し、消去された命令に続いてそれ
が発行されるので、ＰＥＱ２３０内の対応する項目をク
リアすべき時期を示す。ただし、ＰＥＱ２３０内の各項
目は関連のプログラム順序決定回路を有することに留意
されたい。さらに、プログラム順序決定回路は、パイプ
ライン式ＣＰＵ１１０のすべての領域で検出することが
できる。

【００５０】図４は、ＰＥＱ２３０の項目０３０２に
対応するプログラム順序決定回路３０８をより詳細に示
している。図４では、項目０３０２内に格納されたＴ
ＩＤ値のビット１〜５が比較器４０２に供給される。同
様に、Flush_TID値のビット１〜５も比較器４０２に供
給される。両方のＴＩＤ値が同じバンク内にある場合に
は、この２つの値を比較して、TID0値はFlush_TID値よ
り大きいかまたはそれと等しいかを判定する。TID0値が
Flush_TID値より大きい場合、これは、消去中の命令の
後でTID0値が割り当てられたことを示す。したがって、
比較器４０２はアサートした出力をＡＮＤゲート４１８
に供給する。さらに、Flush_V信号がＡＮＤゲート４１
８およびＡＮＤゲート４１４に供給され、消去動作が実
行されることを保証する。その後、TID0のビット０が排
他ＮＯＲゲート４０４に供給され、Flush_TID値のビッ
ト０が排他ＮＯＲゲート４０８に供給される。TID0値と
Flush_TID値のそれぞれのビット０は、ＴＩＤ生成回路
２２４によって供給されるTID_Bank値と排他ＮＯＲが取
られる。装置４０４〜４１６によって実行される論理回
路は、TID0値とFlush_TID値が同じバンク用のものであ
るかまたは異なるバンク用のものであるかを論理的に判
定する。装置４１８および４２０は、装置４０２、４１
４、４１６の出力とともに、TID0値がFlush_TID値より
古いものであるかまたは新しいものである時期を論理的
に判定する。TID0値がFlush_TID値より新しいかまたは
それと同じである場合、Clear Entry信号がアサートさ
れ、ＰＥＱ２３０の項目０３０２がクリアされる。た
だし、TID0に対応する命令より前にディスパッチされた
命令はパイプライン式プロセッサ１１０から消去されて
いるので、項目０３０２がクリアされることに留意さ
れたい。したがって、すべての後続命令も消去しなけれ
ばならない。

【００５１】前述のように、図５は、他のプログラム順
序決定動作に使用可能であり、消去動作に限定されない
ような、プログラム順序決定回路３０８の論理表現を示
している。図５では、Ｃ出力信号がアサートされた場
合、これは、Ａに対応するＴＩＤ値がＢに対応するＴＩ
Ｄ値より古くないことを示す。他の言い方をすると、Ｃ
がアサートされた場合、Ａに対応するＴＩＤがＢに対応
するＴＩＤと同じであるか、またはＢに対応するＴＩＤ
より新しいことになる。

【００５２】ただし、このようなプログラム順序決定は
他の多くの例でも使用できることに留意されたい。たと
えば、パイプライン式プロセッサでは、前の命令がすべ
て完了しない限り、データをメモリに書き込むことがで
きない。したがって、ここに開示したプログラム順序決
定メカニズムを使用すると、ストア動作と最後の割込み
可能命令との相対持続期間を決定することができる。さ
らに、一部のパイプライン式プロセッサでは、ストアよ
り前にロードを実行することができる。しかし、追加情
報を保持すべき時期を判定するために、ロード命令とス
トア命令との相対持続期間を決定する必要性がある。さ
らに、本発明のプログラム順序決定メカニズムを使用す
ると、履歴バッファ内に格納された情報の持続期間を割
込み可能命令の持続期間と比較することができる。この
情報は、履歴バッファ情報を廃棄できる時期を決定する
ために使用することができる。本発明のメカニズムを実
施するために追加の実施態様も提供可能であることは、
当業者には周知のことであるはずである。

【００５３】ＴＩＤの使い方および生成については、上
記の動作の説明にすでに記載されている。図８は、本発
明の方法の一実施態様の概要を示すものである。図８に
示す方法の第１のステップでは、ＴＩＤが割り当てられ
る。その後、ステップ８０４では、本発明の一実施例に
おいて最後のＴＩＤ番号が３１であったかまたは６３で
あったかをＴＩＤ生成回路２２４が判定する。最後のＴ
ＩＤ番号が３１または６３の一方ではなかった場合、ス
テップ８０６でＴＩＤ生成回路２２４がNext_TID値を増
分して割り当てる。その後、ステップ８０８でNext_TID
値が最後のＴＩＤとして格納される。その後、プログラ
ム・フローはステップ８０４に戻る。

【００５４】しかし、最後のＴＩＤ番号が３１または６
３であった場合、次にステップ８１０が実行され、最後
のＴＩＤ番号が３１であったかどうかを判定する。最後
のＴＩＤ番号が３１であった場合、ステップ８１２が実
行され、バンク１が使用可能であるかどうかを判定す
る。バンク１が使用可能ではない場合、HOLD_TID信号が
アサートされる。しかし、バンク１が使用可能である場
合、ステップ８１６で最後のＴＩＤが増分され、増分し
たバージョンが次のＴＩＤとして割り当てられる。その
後、ステップ８１８で次のＴＩＤが最後のＴＩＤとして
格納される。その後、プログラム・フローはステップ８
０４に戻る。

【００５５】最後のＴＩＤ番号が３１ではなかった場
合、ステップ８２０が実行され、バンク０が使用可能で
あるかどうかを判定する。バンク０が使用可能ではない
場合、ステップ８２６でHOLD_TID信号がアサートされ、
プログラム・フローがステップ８２０に戻る。しかし、
バンク０が使用可能である場合、最後のＴＩＤが増分さ
れ、Next_TIDとして割り当てられる。その後、ステップ
８２４で次のＴＩＤが最後のＴＩＤとして格納される。
その後、プログラム・フローはステップ８０４に戻る。

【００５６】ここに記載した方法およびデータ処理シス
テムは、パイプライン・プロセッサが複数バンクのＴＩ
Ｄ間の相対持続期間を決定できるようにするＴＩＤのプ
ールを管理するための有効な方法を実施する。しかし、
ここに記載した本発明の実施例が一例として提供される
ことは、関連分野の当業者には周知のことであるはずで
ある。追加の実施態様も存在する。たとえば、プログラ
ム順序決定回路３０８とＴＩＤ生成回路２２４を実施す
るために使用する論理回路は、同じ機能を実行する複数
の技法を使用して実施することができる。さらに、本発
明の各回路を実施するために使用する論理は、パイプラ
イン式ＣＰＵ１１０の設計者に応じて、論理真または論
理偽にすることができる。さらに、ここに記載した動作
例ではＴＩＤを使用してパイプライン・プロセッサ内の
順序を維持しているが、順序の維持を必要とするシステ
ムであれば本発明を実施できることは、関連分野の当業
者には周知のことであるはずである。したがって、デー
タベースからのステップまたはその他の順序維持機能を
必要とするトランザクションは本発明を使用することが
できる。さらに、ＴＩＤについては多くのコード化も存
在し、そのコード化は必ずしも２進表現に限定されない
ことに留意されたい。さらに、ここに記載した本発明の
実施例は１サイクルあたり１つのＴＩＤの生成を実施す
るが、１サイクルあたり複数のＴＩＤを可能にするため
に複数のＴＩＤ割当てをパラレルに実行できることに留
意されたい。

【００５７】

【００５８】

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ処理システムを
示すブロック図である。

【図２】本発明の一実施例によるパイプライン式データ
・プロセッサを示すブロック図である。

【図３】本発明の一実施例による実行前待ち行列の一部
を示すブロック図である。

【図４】本発明の一実施例によるプログラム順序決定回
路の一部を示すブロック図である。

【図５】本発明の一実施例によるプログラム順序決定回
路の論理的視点を示すブロック図である。

【図６】図２のターゲット識別回路の一部を示す図であ
る。

【図７】図６の占有バンク決定回路の一部を示す部分論
理図である。

【図８】本発明の一実施例を実施するための方法を示す
流れ図である。

【符号の説明】

１００データ処理システム１１０中央演算処理装置（ＣＰＵ）１１２システム・バス１１４ランダム・アクセス・メモリ（「ＲＡＭ」）１１６読取り専用メモリ（「ＲＯＭ」）１１８入出力アダプタ１２０ディスク記憶装置１２２ユーザ・インタフェース・アダプタ１２４キーボード１２６マウス１２８スピーカ１３２トラック・ボール１３４通信アダプタ１３６ディスプレイ・アダプタ１３８ディスプレイ・モニタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブライアン・アール・ケーニヒスバーグアメリカ合衆国78750 テキサス州オースチンブラント・リーフ・コーブ 7306 (72)発明者フン・キュー・レーアメリカ合衆国78717 テキサス州オースチンドーマン・ドライブ 16310 (72)発明者スチーブン・ダブリュー・ホワイトアメリカ合衆国78750 テキサス州オースチンウェスターカーク 9104 (56)参考文献特開平４−270421（ＪＰ，Ａ) 特開平６−236274（ＪＰ，Ａ) 特開平９−6611（ＪＰ，Ａ) 久我守弘、外４名，ＳＩＭＰ（単一命令流／多重パイプライン）方式に基づく『新風』プロセッサの低レベル並列処理アルゴリズム，情報処理学会論文誌，日本，1989年12月15日，Ｖｏｌ．30，Ｎｏ．12，ｐ．1603−1611 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims

(57)【特許請求の範囲】

【請求項１】第１のバンクまたは第２のバンクに含まれ
るターゲット識別子を実行すべき命令に連続的に割り当
てるための割り当て手段を含み、前記割り当て手段は、割り当てたターゲット識別子を増分して次のターゲット
識別子を得るための増分手段と、前記割り当てたターゲット識別子が当該バンク内の最後
の識別子である場合に他のバンクが使用可能かどうかを
判断するための手段と、バンクが切り替わるときにいずれのバンクが新しいター
ゲット識別子を供給するかを示すバンク・ビットを設定
するための手段とを含み、前記他のバンクが使用可能でなければ前記他のバンクが
使用可能になるまで待ち、前記他のバンクが使用可能に
なると、前記次のターゲット識別子を割り当てる、データ処理システム。
【請求項２】前記バンク・ビットを設定するための手段
は、前記第１のバンクまたは前記第２のバンクに含まれ
るターゲット識別子が再割り当てされるときに前記バン
ク・ビットの状態を切り替える、請求項１に記載のデー
タ処理システム。
【請求項３】前記バンク・ビットの状態に基づいて、２
つのターゲット識別子のうちのいずれが新しいかを決定
するための手段を更に含む、請求項１または２に記載の
データ処理システム。
【請求項４】第１のバンクまたは第２のバンクに含まれ
るターゲット識別子を実行すべき命令に連続的に割り当
てるステップと、割り当てたターゲット識別子が当該バンク内の最後の識
別子であるかどうかを判断するステップと、前記最後の識別子でなければ、前記割り当てたターゲッ
ト識別子を増分して次のターゲット識別子を得るステッ
プと、前記最後の識別子であれば、他のバンクが使用可能かど
うかを判断するステップと、前記他のバンクが使用可能でなければ、前記他のバンク
が使用可能になるまで待つステップと、前記他のバンクが使用可能であれば、前記最後の識別子
を増分して、前記他のバンクに含まれる次のターゲット
識別子を得るステップと、前記他のバンクがもう一方のバンクよりも新しいターゲ
ット識別子を供給することを示すバンク・ビットを設定
するステップと、を含む、データ処理システムを操作するための方法。
【請求項５】前記バンク・ビットを設定するステップ
は、前記第１のバンクまたは前記第２のバンクに含まれ
るターゲット識別子が再割り当てされるときに前記バン
ク・ビットの状態を切り替える、請求項４に記載の方
法。
【請求項６】前記バンク・ビットの状態に基づいて、２
つのターゲット識別子のうちのいずれが新しいかを決定
するためのステップを更に含む、請求項４または５に記
載の方法。
【請求項７】コンピュータに、請求項４乃至６のいずれ
かに記載の方法を実行させるためのプログラムを記憶し
たプログラム記憶媒体。