JP3335782B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に関し、
特に実行アプリケーションに応じて消費電力を低減する
ことができる情報処理装置に関する。

【０００２】

【従来の技術】ノートコンピュータやＰＤＡ（パーソナ
ル・ディジタル・アシスタント）機器、携帯電話、モデ
ムなどの携帯用情報機器が普及するにつれ、これらを含
めたあらゆる情報処理装置の低消費電力化が重要になっ
てきている。ＬＳＩの消費電力Ｐは、 Ｐ＝α・Ｃ・Ｖ² ・ｎ・ｆ＋Ｐ_S と表すことができる。ここで、 α：稼動率、Ｃ：ＬＳＩの容量、Ｖ：電源電圧、ｎ：素
子数、ｆ：動作周波数、Ｐ_S ：待機時の消費電力 である。本発明では稼動率α、つまりプロクラム実行時
間全体を通しての１ＬＳＩ素子当たりのスイッチング確
率に注目する。

【０００３】プロセッサなどにおいて、稼動率を下げる
従来の試みとしては、そのとき実行されている命令に応
じて、或いは幾つか仕様として設けている動作モードに
応じて、使用されていない機能ブロックにクロックを供
給しない、などの方法があるが、何れもハードウェア上
の工夫のみによっているため、実行するアプリケーショ
ンプログラムの種類に応じて、プログラム実行全体を考
慮した効率的な低消費電力化ができるとはいえない。即
ち、上記の用途に使用されるような機器組み込み用マイ
クロプロセッサについては、コストを抑えるために用途
によらず同じものを使用し、その周辺回路で用途に対応
する、といった傾向がある。一方、実行されるプログラ
ムの命令列のパターンやそこで参照されるデータは、用
途によって、つまり実行するプログラムによって大きく
異なる。特にその命令列のパターンの違いに注目する
と、マイクロプロセッサの命令バス上のビットパターン
の変化、即ち命令バス上の各ビットの配線ノードの充電
（“０”から“１”への状態遷位）・放電（“１”から
“０”への状態遷位）による電力消費に関しては、ある
機器で繰り返し実行されるプログラムの命令列パターン
に対しては消費電力が抑えられても、他の繰り返し実行
されるプログラムの命令列パターンについては、消費電
力が抑えられるとは限らない。また、実行されるプログ
ラムに応じてプロセッサ本体をいちいち設計しなおすと
いう方法もあるが、この場合コストの増大は免れない。

【０００４】一方、ハードウェアよりソフトウェア、即
ち供給される命令列の方に注目して、コンパイラやアセ
ンブラなどで、一般的な最適化手法である「局所的な命
令の入れ替え」を応用し、命令列の処理の因果律を侵さ
ない範囲で、連続する２命令の間のビットパターンの変
化を抑えるようにその２命令を入れ替え、プロセッサ内
の命令バス上のビットパターンの変化を抑えるという方
法も考えられている。この方法の一例のフローチャート
を第９図に示す。この低消費電力化のための命令の入れ
替えは、プロセッサのパイプラインを有効に活用しプロ
グラム実行の高速化を図る従来の最適化のための命令入
れ替えと矛盾する場合があり、両者を矛盾なく最適化す
ることは、従来の方法では非常に困難であり、一般的に
は不可能である。

【０００５】このように、ハードウエア単独での低消費
電力化では、実行するアプリケーションに対応するには
コストが非常にかかり、一方、ソフトウエア単独の低消
費電力化でも、一般にプログラム実行の高速化と矛盾す
るという問題が残ることになっていた。

【０００６】

【発明が解決しようとする課題】以上述べてきたよう
に、従来の方式では、プロセッサの実行されるアプリケ
ーションに応じた低消費電力化についてはハードウエア
上のみの工夫では無理があるか、或いは非常にコストが
かかり、一方コンパイラなどソフト上のみの工夫におい
ても、他の最適化と矛盾する場合があるなどの問題が残
る。

【０００７】本発明は上記事情を鑑みてなされたもので
あり、その目的とするところは、命令バス上のビットパ
ターンの変化による消費電力について、ハードウエア・
ソフトウエア全体としてコストをかけず且つ高速化のた
めのプログラム最適化にも手をふれずに、アプリケーシ
ョンに応じた低消費電力化を可能とする情報処理装置を
提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の第１の特徴は、命令を実行するプロセ
ッサを具備する情報処理装置であって、前記プロセッサ
が連続して実行する連続実行命令の組合せの頻度に基づ
いて、ビットパターンの変化が小さくなるように前記命
令をビットパターンに割り当てた命令ビットパターン割
当情報を出力する命令デコード部再構成部と、前記命令
ビットパターン割当情報に基づいて変換された実行オブ
ジェクトを入力し、前記命令デコード部再構成部から入
力される前記命令ビットパターン割当情報に基づいて前
記実行オブジェクトの命令に対応する制御信号を出力す
る命令デコード部と、前記制御信号を入力して実行する
命令実行部と、有することを特徴とする。

【０００９】ここで、第１の発明の第２の特徴は、前記
連続実行命令は、２つの連続する実行命令であることで
ある。

【００１０】また、第２の発明の第１の特徴は、入力さ
れるビットパターンと前記ビットパターンに対応する制
御信号出力の対応関係を再構成可能な命令デコード部
と、前記信号出力により命令を実行する命令実行部とを
有するプロセッサを具備する情報処理装置であって、前
記プロセッサで実行する命令コード列を入力し、前記命
令コード列の中で連続実行される複数の命令コードで構
成される連続実行命令の組について、この連続実行命令
の組の出現頻度を測定し、この結果を出力する連続実行
命令トレース手段と、前記連続実行命令トレース手段の
測定結果を入力し、前記出現頻度の大きな命令の組ほど
前記命令コードのビットパターン中の変化ビットの数が
少なくなるように前記命令コード列中で使用されている
命令コードのビットパターンを再定義する命令ビットパ
ターン再定義手段と、前記命令コード列を入力し、前記
命令ビットパターン再定義手段で再定義された命令コー
ドのビットパターンに基づいて前記命令コード列を変換
する実行モジュール生成手段と、前記命令ビットパター
ン再定義手段の結果に対応するように前記命令デコード
部を再構成する命令デコード再構成手段と、を有するこ
とを特徴とする。

【００１１】ここで、第２の発明の第２の特徴は、前記
連続実行命令は、２つの連続する実行命令であることで
ある。

【００１２】また、第２の発明の第３の特徴は、前記連
続実行命令トレース手段は、前記プロセッサで実行する
命令コード列を入力とし、前記命令コード列の中で連続
実行される複数の命令コードで構成される命令の組につ
いて、前記命令の組の各々の出現頻度を前記命令コード
列の開始から前記命令コード列の終了まで測定した結果
を出力することである。

【００１３】また、第２の発明の第４の特徴は、命令ビ
ットパターン再定義手段は、前記出現頻度の大きな命令
の組ほど、前記命令の組を構成する複数の命令コードの
間のビットパターン中の変化ビット若しくは前記命令の
組を構成する複数の命令コードの一部の間のビットパタ
ーン中の変化ビットの数が少なくなるように前記命令コ
ード列中で使用されている命令コードの一部のビットパ
ターンの各々を再定義することである。

【００１４】さらに、第２の発明の第５の特徴は、前記
命令デコード部は、ゲートアレイで構成されていること
である。

【００１５】

【作用】本発明に係る情報処理装置によれば、命令コー
ドの命令順序自体には何も変更を施さずに、各命令コー
ド或いはその一部に関し、それらに割り当てるビットパ
ターンを連続する複数の命令コード、或いはその一部の
ビットパターンの変化が小さくなるように変更するよう
にしたため、結果として、命令バス上のビットパターン
の変化による消費電力をプログラム全体としてより抑え
たものにすることができるのである。

【００１６】従って、上記第１の発明によれば、前記命
令デコード部を、連続実行命令の組合せの頻度により前
記ビットパターンと前記制御信号との対応関係の変更を
可能とすることにより、１ＬＳＩ素子当たりのスイッチ
ング確率を最小にすることができるので、アプリケーシ
ョンに応じた低消費電力化を可能とする。また、命令デ
コード部のみを変更可能にしておくことにより、ハード
ウエア上の変更点は、その命令デコード部のみにするこ
とができ、コストも抑えることができる。

【００１７】ここで、 SPARC International.Inc., "Th
e SPARC Architecture Manual Version 8", Prentice H
all, inc. A Simon & Schuster Company Englewood Cl
iffs, New Jersey 07632, 1992（以下、単に文献と記
す）で定義されている命令セットアーキテクチャを持つ
プロセッサと、そこで実行させようとしているアセンブ
ラ命令列について例示すると、上記文献で定義されるｏ
ｐフイールドが‘１０’か‘１１’かそれ以外かによっ
て命令のビットの分割方式が、３つに分類される。この
うちプログラム中に現れる命令のほとんどを占めてい
る、ｏｐフイールドが‘１０’か‘１１’かの場合の、
ｏｐ３フィールド６ビットに注目して以下考える。ここ
で、ｏｐ３フィールドとは、例えば加算命令かロード命
令かシフト命令かなど、各命令におけるプロセッサＩＵ
(Integer Unit)部内の制御を区別するフィールドである
（以下、このフィールドを単にｏｐ３フィールドと記
す）。

【００１８】本発明を適用する場合、実行させようとし
ているアセンブラ命令列は、上記文献の通りに各命令の
ｏｐ３フィールドのビットパターンが定義されている既
存のコンパイラで、実行オブジェクトファイルに変換さ
れるか、或いは、アセンブラ命令列をそのまま、連続実
行命令トレース手段に入力される。ここで実行オブジェ
クトファイル、或いはアセンブラ命令列がトレースさ
れ、注目しているｏｐ３フィールドに関して、例えば連
続する二命令の組みのそれぞれの出現頻度を測定する。
この場合、命令列上にある各分岐命令の扱いについて
は、動的に、即ちアプリケーションの実際の実行に従っ
て各分岐をトレースして、各命令の組の出現頻度を測定
してもよいし、或いは、静的に、即ちアプリケーション
実行以前に各分岐での分岐方法の割合を予想し、これを
元に各命令の組の出現頻度を測定してもよい。どちらで
も、各方法に応じた効果が得られる。

【００１９】次に命令ビットパターン再定義手段によっ
て、出現頻度のより大きい二命令間でｏｐ３フィールド
のビットパターンの変化がより小さくなるよう、各命令
のｏｐ３フィールドのビットパターンを決定する。

【００２０】これは、即ち、評価関数、

【数１】 を最小にするようなビットパターンを各命令に割り当て
ることを意味している。結果、例えば、最も出現頻度の
大きな命令間では、ｏｐ３フィールドについて１ビット
しか変化しないように両者を決定できる場合にはそうす
ることになる。

【００２１】実行モジュール生成手段は、命令ビットパ
ターン再定義手段の結果を参照し、実行するアセンブラ
命令列の各命令のｏｐ３フィールドがその通りになるよ
うに変更された、実行オブジェクトファイルを新たに生
成する。

【００２２】一方、命令デコード再構成手段も、命令ビ
ットパターン割当表を参照し、その通りにｏｐ３フィー
ルドを解釈し命令を実行できるよう、元々再構成可能な
装置で構成されている命令デコード部を再構成する。即
ち、命令デコード部のみを再構成可能にしておくことに
より、ハードウエア上の変更点は、その命令デコード部
のみにすることができ、コストも抑えることができる。

【００２３】従って、第２の発明によれば、元々のアセ
ンブラ命令列を、上記のようにして生成された実行オブ
ジェクトファイルと再構成された命令デコードによっ
て、プログラム全体として命令バス上のビットパターン
の変化が少ないように、実行することが可能となり、結
果命令バス上の消費電力を実行するアプリケーションに
応じて抑えることが可能することができるのである。

【００２４】

【実施例】以下、本発明に係る情報処理装置の実施例を
図面を参照しながら説明する。説明において同一の符号
は同一の構成部品を示し、説明の重複は省略する。ここ
で、本発明に係る情報処理装置が具備するハードウエア
構成は、各種処理を行うためのプロセッサと、キーボー
ド、マウス、ライトペン、又はフレキシブルディスク装
置等の入力装置と、メモリ装置やディスク装置等の外部
記憶装置と、ディスプレイ装置、プリンタ装置等の出力
装置等とを備えた計算機システムを用いてもよい。な
お、前記プロセッサは、各種の処理を行う命令実行部
と、前記処理の命令のデコードを行う命令デコード部と
を具備する。

【００２５】第一実施例 本発明に係る情報処理装置の第１の実施例を第１図に示
す。本実施例においては上記文献に定義された命令セッ
トを用いて説明するが、これに限られるものではない。
まず、本発明に係る情報処理装置の構成について説明す
る。この情報処理装置は、命令を実行するプロセッサ８
００を有し、このプロセッサ８００は、入力されるビッ
トパターンと前記ビットパターンに対応する制御信号出
力の対応関係を再構成可能な命令デコード部８１０を有
する。更に、このプロセッサ８００で実行する命令コー
ド列を入力とし、前記命令コード列の中で連続実行され
る複数の命令コードで構成される命令の組ついて、前記
命令の組の各々の出現頻度を前記命令コード列開始から
前記命令コード列終了まで測定した結果を出力とする連
続実行命令トレース手段３１０と、前記連続実行命令ト
レース手段３１０の出力を入力とし、前記出現頻度の大
きな命令の組ほど前記命令の組を構成する複数の命令コ
ードの間のピットパターンの中の変化ビットの数が少な
くなるように、前記命令コード列中で使用されている命
令コードのビットパターンの各々を再定義する、或い
は、前記出現頻度の大きな命令の組ほど、前記命令の組
を構成する複数の命令コードの一部の間のビットパター
ン中の変化ビットの数が少なくなるように、前記命令コ
ード列中で使用されている命令コードの一部のビットパ
ターンの各々を再定義する命令ビットパターン再定義手
段３２０と、前記プロセッサ８００での実行モジュール
を、前記命令コード列中の各命令コードのビットパター
ンに関し前記命令ビットパターン再定義手段３２０の結
果に対応させて生成する実行モジュール生成手段４００
と、前記命令ビットパターン再定義手段３２０の結果に
対応するように前記命令デコード部８１０を再構成する
命令デコード再構成手段８２０とを有する。

【００２６】次に、この情報処理装置の動作を第１図を
用いて説明する。アセンブラソースファイル０００は従
来のアセンブラ１００でアセンブルされ、実行オブジェ
クトファイル２００を生成する。このとき、アセンブラ
は内部にある命令セットの各命令フィールドと、そのビ
ットパターンとの対応表である命令ビットパターン割当
表１１０を参照している。本実施例では、上記文献で定
義されているビットパターンを参照している。生成され
た実行オブジェクトファイル２００は、まず連続実行命
令トレース手段３１０に入力される。本実施例では、連
続実行命令トレース手段３１０及び後述する命令ビット
パターン再定義手段３２０は、ｏｐ３フィールドのみを
その対象とする。

【００２７】ここで、連続実行命令トレース手段３１０
は、実行オブジェクトファイル２００を入力とし、各２
命令の組みの出現頻度を格納する配列データである出現
頻度測定データ３１５を出力とする一つのプログラムで
ある。例えば、第４図（ａ）のようなアセンブラソース
プログラムがあった場合、それをアセンブルしたビット
列の各命令のｏｐ及びｏｐ３フィールドは、第４図
（ｂ）のようになる。連続する２命令のｏｐフィールド
がどちらも‘１０’か‘１１’であるものについて、ｏ
ｐ３フィールドの各２命令の組みの出現回数を実行トレ
ースしていく。この連続実行命令トレース手段３１０
は、上述した動的な実行トレースでも静的な実行トレー
スでも実現できる。連続実行命令トレース手段３１０
は、第６図にそのアルゴリズムを示した通り、実行オブ
ジェクトファイル２００を実行順に初めから順にサーチ
し、連続する命令のｏｐフィールドの両者に‘１０’か
‘１１’が現れたときに、その連続命令の組みを示す添
字を持つ配列要素に１を加えていき、これを実行オブシ
ェクトファイル２００の最後まで行うというプログラム
を組むことで実現できる。この連続実行命令トレース手
段３１０により得られた出現頻度測定データ３１５を第
５図に示す。ここで、ｓｍｕｌ命令とａｄｄ命令の組み
は第４図（ａ）における（３）→（４）と（１０）→
（３）の二つの場合があり、出現回数としては両者の和
を取っている。即ち、順序でなく組合せを出現回数とし
てカウントする。

【００２８】なお、連続実行命令トレース手段３１０は
上述の通り、プログラムの形態をとっているが、実行ト
レースの部分については、エミュレータや専用ハード、
汎用プロセッサへのハード追加などにより構成すること
も可能である。

【００２９】命令ビットパターン再定義手段３２０は、
出現頻度測定データ３１５を入力とし、命令ビットパタ
ーン割当表５００を出力とするプログラムとして構成で
きる。上記の例においては、命令ビットパターン再定義
手段３２０は、例えば第７図のビットパターン割当を含
む命令ビットパターン割当表５００を作成する。ｏｐ３
フィールドを持つ命令のうち、第７図にない命令につい
ては、この実行プログラムを走らせる環境においては、
必要ないものなので、そのｏｐ３フィールドのビットパ
ターンの変更は要しない。

【００３０】本実施例では、命令ビットパターン再定義
手段３２０は、評価関数、

【数２】 を最小にするようなビットパターンをプログラム実行で
使用されているｏｐ３フィールドをもつ各命令に割り当
てる。このような、明確な評価関数を持つ最適化問題を
解くアルゴリズムは一般に幾つも知られており、本項で
詳細に説明するのは割愛する。

【００３１】第７図は上述の命令ビットパターン再定義
手段３２０にて再定義された命令ビットパターンの割当
表５００の内容を示す。この命令ビットパターン割当表
５００では、使用されている命令のうち、ａｄｄ命令と
組になっている命令が７つある一方、ｏｐ３フィールド
は６ビットしかないため、最も出現回数の少ない命令、
ｓｕｂ或いはｓｄｉｖに、ａｄｄ命令から２ビット変化
したビットパターンを割り付けている。ｓｕｂ或いはｓ
ｄｉｖのどちらを２ビット変化とするかは、上記評価関
数の値を変えないので、どちらでもよく、連続実行命令
トレース手段３１０や命令ビットパターン再定義手段３
２０の具体的な実装に依存する問題である。また、同様
に、ａｄｄ−ｘｏｒ，ｘｏｒ−ａｎｄ，ａｎｄ−ａｄｄ
の３者についても、どの二つの組みを１ビット変化のみ
にするかも、命令ビットパターン再定義手段３２０の具
体的な実装に依存する問題である。

【００３２】実行モジュール生成手段４００は、命令ビ
ットパターン割当表５００に従って、実行オブジェクト
ファイル６００の各命令のｏｐ３フィールドを変換する
フィルタープログラムで実現できる。

【００３３】実行オブジェクト供給手段７００は、プロ
セッサ８００に付属するメモリへ実行オブジェクトファ
イル２００をロードし、プロセッサ８００の命令デコー
ド部８１０へ供給する装置やプログラムを指すものだ
が、これは、従来の装置をそのまま使ってもよい。例え
ば、ＲＯＭで供給される場合や、プロセッサ８００を含
む計算機システムに搭載されているオペレーティングシ
ステム内のローダープログラムによりメモリへ配置され
る場合などがある。どちらの場合も、メモリ装置等の外
部記憶装置内から、命令がフェッチされ命令デコード部
８１０に与えられる。

【００３４】命令デコード部８１０自体は、再構成可能
な素子、例えばＳＲＡＭやＥＰＲＯＭ、ＰＬＤ，ＦＰＧ
Ａ、ゲートアレイなどで構成する。ただし、ゲートアレ
イは、初期の全く論理が組まれてない状態から一度のみ
再構成可能な素子である。命令のビットパターン再定義
の必要な命令のフィールド以外は固定にしてしまう、例
えばハードワイヤードの形にしてしまうことも可能であ
る。

【００３５】一方、本実施例ではプロセッサ８００内の
命令デコード部再構成手段８２０は、命令ビットパター
ン割当表５００に則って、プロセッサ８００を動作させ
られるように、命令ビットパターン割当表５００を命令
デコード部８１０へマッピングする。例えば、本実施例
では命令デコード部８１０は、第８図のように、命令の
ビットパターン３２ビットをアドレスとしたＳＲＡＭで
構成してもよい。また、命令デコード部再構成手段８２
０は、本実施例では、出力する制御信号に当たるデータ
をＳＲＡＭへロードするためのローダーである。命令デ
コード部８１０の動作については、ｏｐフィールドの命
令のビットパターンの３１，３０ビット目が‘１０’ま
たは‘１１’の場合に、命令のビットパターン再定義を
行った６ビット、即ち、命令のビットパターンの２４か
ら１９ビット目のビットパターンに応じて、第７図に対
応する命令を実行するための制御信号を命令実行部８３
０に送るように命令デコード部８１０のＳＲＡＭに予め
書き込んでおけばよい。なお、この書き込みは命令デコ
ード部再構成手段８２０が行う。他の場合については、
上記文献の通りの命令を実行するための制御信号を命令
実行部に送るよう、命令デコード部８１０のＳＲＡＭ
に、命令デコード部再構成手段８２０が予め書き込んで
おく。また、命令デコード部８１０をＥＰＲＯＭで構成
した場合、命令デコード部再構成手段８２０はＥＰＲＯ
Ｍライターなどで実現できる。

【００３６】このようにして、プロセッサ８００は、実
行させるプログラムに応じて、高速化などのためにスケ
ジューリングされた命令の順序は変更せずに、命令列中
の各命令のビットパターンの変換と、プロセッサ内の命
令デコード部再構成により、命令バス上のビット変化に
よる消費電力を抑えて低コストで実行することができる
ようになる。

【００３７】第二実施例 次に、本発明の第２の実施例について第２図を参照しな
がら説明する。第２図の実施例では、連続実行命令トレ
ース手段３１０は、入力として、実行オブジェクトファ
イル形式のファイルを使わずに、アセンブラソースファ
イル０００をそのまま使う。この実施例では、連続実行
命令トレース手段３１０にて命令列の実行トレースにビ
ットデータを使わずにアセンブラソースファイルの各ア
センブラ命令を独自に解釈してトレースを行う。

【００３８】また、本実施例では、アセンブラ１００を
実行モジュール生成手段４００と兼ねて、アセンブラ１
０１とする。即ち、通常の構成のアセンブラ１００で参
照する命令ビットパターン割当表を可変にするだけで、
アセンブラ１００を実行モジュール生成手段４００と兼
ねることが可能となる。

【００３９】第三実施例 次に、本発明の第３の実施例について第３図を参照しな
がら説明する。第３図の実施例では、第２図で説明した
実行モジュール生成手段４００を兼ねたアセンブラ１０
１を使用する一方、連続実行命令トレース手段３１０の
入力には、実行オブジェクトファイル形式のファイルを
使用している。

【００４０】以上の実施例では３つの構成例について述
べると共に、命令セット及びこれらの命令を実行するプ
ロセッサについては上記文献で定義された命令セット及
びプロセッサについて例示して説明し、また、その低消
費電力化のために対象としたビットパターンも上記文献
にあるｏｐ３フィールドについて例示して説明した。し
かしながら、本発明は、当該命令セットのビットパター
ンの他の部分や他の命令セット、また、プロセッサの構
成、例えば、スーパースカラ、スーパーパイプライン、
ＶＬＩＷマシンの用に幾つかの命令を同時に或いは部分
的に重複して実行できるような並列処理を取り入れたマ
シンにおいても有効である。

【００４１】前記のような並列性を取り入れたマシンに
おいては、複数の命令バスを持つ場合があり、結果、命
令コードとして連続していてもその連続した命令が同一
の命令バス上にフェッチされるとは限らない場合があ
る。この場合、同一命令バス上に連続してフェッチされ
る２命令の組を請求項にある命令の組としてとらえ、そ
の出現頻度を実行トレースすればよい。また、本実施例
では、命令の組として、連続する２命令に限定したが、
連続する３命令や、４命令、５命令など他の複数の連続
する命令数の場合でも、それぞれ全く同様の効果を得る
ことができる。なぜなら、作用の項で示した評価関数の
他の複数の連続する命令の場合をつくった場合でも、当
該評価関数はそれぞれ、２命令の場合の評価関数の整数
倍で表すことができるので、結果的に全く同じ結果を得
ることができるためである。

【００４２】

【発明の効果】本発明によれば、ハードウエア及びソフ
トウエアの両面から低消費電力化を図ったため、高速化
のための命令スケジューリングを行った命令コード列の
変更を行うことなく、命令バス上の実行するアプリケー
ションプログラムに応じた低消費電力化がで可能とな
る。また、命令デコード部のみを変更可能にしておくこ
とにより、ハードウエア上の変更点は、その命令デコー
ド部のみにすることができ、コストも抑えることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る情報処理装置のブ
ロック図である。

【図２】本発明の第２の実施例に係る情報処理装置のブ
ロック図である。

【図３】本発明の第３の実施例に係る情報処理装置のブ
ロック図である。

【図４】（ａ）はアセンブラソースプログラムの例であ
り、（ｂ）はこの（ａ）をアセンブルしたビット列の各
命令フィールドを示した図表である。

【図５】図４（ａ）のアセンブラソースプログラムの命
令の組み合せの出現回数を示した図である。

【図６】連続実行命令トレース手段の処理のフローチャ
ートの一例を示した図である。

【図７】各命令のビットパターンを変更した例を示した
図表である。

【図８】命令デコード部の一例であるＳＲＡＭを示した
図である。

【図９】従来の最適化手法のフローチャートである。

【符号の説明】

０００ アセンブラソースファイル １００ アセンブラ １０１ アセンブラ（実行モジュール生成手段） １１０ 命令ビットパターン割当表（初期テーブル） ２００ 実行オブジェクトファイル ３１０ 連続実行命令トレース手段 ３１５ 出現頻度測定データ ３２０ 命令ビットパターン再定義手段 ４００ 実行モジュール生成手段 ５００ 命令ビットパターン割当表 ６００ 実行オブジェクトファイル ７００ 実行オブジェクト供給手段 ８００ プロセッサ ８１０ 命令デコード部 ８２０ 命令デコード部構成手段 ８３０ 命令実行部

フロントページの続き (56)参考文献 特開 平８−101773（ＪＰ，Ａ) 特開 昭62−162143（ＪＰ，Ａ) 特開 平４−373041（ＪＰ，Ａ) 特開 昭62−180612（ＪＰ，Ａ) 特開 昭63−167496（ＪＰ，Ａ) 特開 昭63−150747（ＪＰ，Ａ) 特開 平６−149563（ＪＰ，Ａ) 特開 平６−44083（ＪＰ，Ａ) 特開 平５−135187（ＪＰ，Ａ) 特表 平７−503804（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/32 G06F 9/30 - 9/42 G06F 9/45

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 命令を実行するプロセッサを具備する
   情報処理装置であって、 前記プロセッサが連続して実行する連続実行命令の組合
   せの頻度に基づいて、ビットパターンの変化が小さくな
   るように前記命令をビットパターンに割り当てた命令ビ
   ットパターン割当情報を出力する命令デコード部再構成
   部と、 前記命令ビットパターン割当情報に基づいて変換された
   実行オブジェクトを入力し、前記命令デコード部再構成
   部から入力される前記命令ビットパターン割当情報に基
   づいて前記実行オブジェクトの命令に対応する制御信号
   を出力する命令デコード部と、 前記制御信号を入力して実行する命令実行部と、 を有することを特徴とする情報処理装置。
2. 【請求項２】 入力されるビットパターンと前記ビッ
   トパターンに対応する制御信号出力の対応関係を再構成
   可能な命令デコード部と、前記信号出力により命令を実
   行する命令実行部とを有するプロセッサを具備する情報
   処理装置であって、 前記プロセッサで実行する命令コード列を入力し、前記
   命令コード列の中で連続実行される複数の命令コードで
   構成される連続実行命令の組について、この連続実行命
   令の組の出現頻度を測定し、この結果を出力する連続実
   行命令トレース手段と、 前記連続実行命令トレース手段の測定結果を入力し、前
   記出現頻度の大きな命令の組ほど前記命令コードのビッ
   トパターン中の変化ビットの数が少なくなるように前記
   命令コード列中で使用されている命令コードのビットパ
   ターンを再定義する命令ビットパターン再定義手段と、 前記命令コード列を入力し、前記命令ビットパターン再
   定義手段で再定義された命令コードのビットパターンに
   基づいて前記命令コード列を変換する実行モジュール生
   成手段と、 前記命令ビットパターン再定義手段の結果に対応するよ
   うに前記命令デコード部を再構成する命令デコード再構
   成手段と、 を有することを特徴とする情報処理装置。
3. 【請求項３】 前記連続実行命令は、２つの連続する
   実行命令であることを特徴とする請求項１または２記載
   の情報処理装置。
4. 【請求項４】 前記連続実行命令トレース手段は、前
   記プロセッサで実行する命令コード列を入力とし、前記
   命令コード列の中で連続実行される複数の命令コードで
   構成される命令の組について、前記命令の組の各々の出
   現頻度を前記命令コード列の開始から前記命令コード列
   の終了まで測定した結果を出力することを特徴とする請
   求項２記載の情報処理装置。
5. 【請求項５】 命令ビットパターン再定義手段は、前
   記出現頻度の大きな命令の組ほど、前記命令の組を構成
   する複数の命令コードの間のビットパターン中の変化ビ
   ット若しくは前記命令の組を構成する複数の命令コード
   の一部の間のビットパターン中の変化ビットの数が少な
   くなるように前記命令コード列中で使用されている命令
   コードの一部のビットパターンの各々を再定義すること
   を特徴とする請求項２記載の情報処理装置。
6. 【請求項６】 前記命令デコード部は、ゲートアレイ
   で構成されていることを特徴とする請求項２記載の情報
   処理装置。