JPH1021122A - プロセッサモニタ装置 - Google Patents

Abstract

(57)【要約】 【課題】 プログラムの実行に影響を与えないで、プロ
グラムの変数のビット幅の最大値と変数の更新回数とを
モニタするプロセッサモニタ装置を得る。 【解決手段】 この発明のプロセッサモニタ装置は、プ
ロセッサのデータメモリのロケーションと同一アドレス
でアクセスされる複数のロケーションを持つビット幅メ
モリを備え、各ロケーションには、同一アドレスでアク
セスされるデータメモリのロケーションに記憶される変
数が要求するビット幅の最大値を記憶する。更に、上記
ビット幅メモリと同様に構成された度数メモリを備え、
度数メモリの各ロケーションには、同一アドレスでアク
セスされるデータメモリ内の変数が更新された回数（更
新度数）を記憶する。更に収集したデータをビット幅対
更新度数のヒストグラムで表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータの
分野に関するものである。特に、プログラム実行中にプ
ログラムの変数の値を保持するために必要とするＣＰＵ
ビット幅の最大値を求めるために、また、プログラムの
変数の値を保持するために必要とするＣＰＵビット幅の
分布を確認するために、ＣＰＵのデータオペランドのモ
ニタを行うプロセッサモニタ装置に関するものである。

【０００２】

【従来の技術】

従来例１．データの最大値を検出するためのハードウェ
アに関する従来の技術として特開平３−１０３９６９号
公報に開示された「信号処理プロセッサ」がある。図１
２は、特開平３−１０３９６９号公報に開示された「信
号処理プロセッサ」の概略ブロック図である。図におい
て、９０１は、Ｉ／Ｏ（インプット／アウトプット）ポ
ート９０２を通過するデータを監視するデータ監視部で
あり、９０２はデータを入出力するＩ／Ｏポート、９０
３はデータバス、９０４はデータを蓄えるデータメモ
リ、９０５はデータとデータを乗算する乗算器、９０６
は乗算結果とデータを加算する加算器、９０７はこの信
号処理プロセッサのプログラムが入るプログラムメモ
リ、９０８はこの信号処理プロセッサ全体を制御する制
御回路である。図１３は、図１２におけるデータ監視部
９０１とＩ／Ｏポート９０２の内部のブロック図であ
る。図において、９０１Ａはデータを一つ蓄えておくデ
ータレジスタ、９０１Ｂはデータレジスタ９０１Ａと比
較器９０１Ｃを制御する制御レジスタ、９０１Ｄは比較
器９０１Ｃの出力によって、Ｉ／Ｏポート９０２内のバ
ッファ９０２Ａよりのデータとデータレジスタ９０１Ａ
のデータを選択し出力するセレクタ、９０２Ｂ，９０２
Ｃはそれぞれ、データメモリ９０４，データバス９０３
に対するゲートである。ここで、バッファ９０２Ａ及び
ゲート９０２Ｂ，９０２Ｃは、Ｉ／Ｏポートを構成し、
データレジスタ９０１Ａ、制御レジスタ９０１Ｂ、比較
器９０１Ｃ、及びセレクタ９０１Ｄは、データ監視部９
０１を構成している。次に、動作について説明する。プ
ログラムメモリ９０７のプログラムにより、まず、デー
タ監視部９０１内の制御レジスタ９０１Ｂに初期化命令
を送り、更に、最大値、絶対最大値等のどの値を検出す
るかを決定する信号を送り、データレジスタ９０１Ａと
比較器９０１Ｃの初期化を行う。初期化後、Ｉ／Ｏポー
ト９０２から複数個のデータをデータメモリ９０４に受
け取る。この間、データ監視部は比較器９０１Ｃにおい
て、Ｉ／Ｏポート９０２を通過するデータとデータレジ
スタ９０１Ａの内容とを比較し、一つのデータの比較が
終了する度に、その値の大きい方をデータレジスタ９０
１Ａに蓄える。すると、全てのデータの受け取りが終了
したとき、データレジスタ９０１Ａには受け取った複数
のデータの最大値が蓄えられる。データの正規化を行う
際には、このデータ監視部９０１内のデータレジスタ９
０１Ａに蓄えられている最大値を読み出して用いる。

【０００３】以上のように、この従来例においては、信
号処理プロセッサに、Ｉ／Ｏポート９０２を通過するデ
ータを監視し、通過した複数のデータの最大値あるいは
絶対最大値等を検出するデータ監視部９０１を設けたこ
とにより、限られた時間内での信号処理時間が短縮で
き、別の処理の追加、あるいはより多くのデータの処理
が可能となるなど、処理能力の向上を実現している。だ
が、この従来例においては、通過した複数のデータの最
大値あるいは絶対最大値等を検出する技術は開示されて
いるが、各変数毎にその最大値を求め、変数の更新度数
とのヒストグラムを表示する技術についてはなにも示唆
されていない。

【０００４】従来例２．次に、従来の、デジタル処理に
よる制御に用いられる特定用途向けＬＳＩ（ＡＳＩＣ：
Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅ
ｇｒａｔｅｄＣｉｒｃｕｉｔ）を実現するプロセッサ合
成システムについて述べる。実現されたＡＳＩＣは、制
御機器のコントローラ部、マルチメディア機器のシーケ
ンスコントローラ部、家電製品のコントローラ部等に用
いられる。従来のＡＳＩＣにおいては、汎用のマイクロ
プロセッサが中央演算処理ユニット（ＣＰＵ：Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として内蔵
されていた。汎用のマイクロプロセッサを用いる場合、
市販のマイクロプロセッサをそのまま利用できるという
簡便さはあるが、既存のハードウェアに依存するという
欠点もあった。具体的には、例えば、既存のハードウェ
アはＣＰＵビット幅が、８ビット、１６ビット、３２ビ
ット．．．という２のｎ乗で設計されている。そのた
め、比較的規模の小さいコントローラ部で、制御論理も
加減演算やビット制御等を主体としたシンプルな論理で
ある場合、未使用の機能を持つという欠点があった。例
えば、制御論理を１０ビットのＣＰＵビット幅で十分実
現できる場合、汎用のマイクロプロセッサには１０ビッ
トのマイクロプロセッサがないことから１６ビットマイ
クロプロセッサを用いることになり、６ビットが未使用
となる。また、ＣＰＵビット幅は、直接チップ全体の大
きさに影響する。それゆえ、未使用の６ビットを持つＣ
ＰＵを搭載したチップは冗長性の高いチップになるとい
う欠点がある。このため、実現しようとする機能に最適
なビット幅のＣＰＵを合成できるシステムが望まれてい
た。

【０００５】次に、従来の論理合成システムについて説
明する。図１４及び図１５は、従来の論理合成システム
である「つつじ」（株式会社図研製）の使用形態を示す
図である。図１４において、「つつじ」８５０は、設計
者がＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄ Ｄｅｓｉｇ
ｎ）システム等を用いて作成したブロックダイアグラム
８１０を入力し、論理合成を行い、ネットリスト８６０
を出力する。出力されたネットリストをもとに半導体チ
ップが製造される。図１５は、入力がブロックダイアグ
ラムでなくハードウェア記述言語（ＨＤＬ：Ｈａｒｄｗ
ａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）
が用いられる場合を示している。「つつじ」のＨＤＬ
は、ＬＤＦ（Ｌｏｇｉｃ Ｄｅｓｃｒｉｐｔｉｏｎ Ｆ
ｏｒｍａｔ）である。「つつじ」８５０は、ＬＤＦ８２
０を入力し、論理合成を行い、ネットリスト８６０を出
力する。この論理合成システム「つつじ」においては、
入力で使う機能部品がメーカに依存せず、出力のネット
リストが特定の半導体メーカのフォーマットで生成でき
るため、半導体テクノロジーに依存しないチップの設計
ができる。

【０００６】現在までの従来のコンピュータアーキテク
チャは、固定のＣＰＵビット幅で実現されてきた。その
ため、ソフトウェア設計者及びハードウェア設計者は、
先験的に、ＣＰＵビット幅は、特定のＣＰＵアーキテク
チャに従って固定であるものだと考えていた。それゆ
え、固定のＣＰＵビット幅に合わせて、ソフトウェアと
ハードウェアの開発を設計していた。

【０００７】ところが、平成８年３月１５日付けで本発
明と同一出願人により特許庁に出願された特願平０８−
０５８７４９号「プロセッサ合成システム及びプロセッ
サ合成方法」（本発明出願日の時点では未公開）によれ
ば、ＣＰＵビット幅は、もはや固定のパラメータではな
くなった。システムの設計者は、プロセッサの構成を決
定する際に、そのプロセッサで実行されるプログラムに
合わせて、ＣＰＵビット幅を設定することが可能となっ
た。この「プロセッサ合成システム及びプロセッサ合成
方法」では、論理合成システムの一例として、前述した
「つつじ」を使用する場合について説明しているが、
「つつじ」の代りに他の論理合成システムを適用しても
構わない。また、アプリケーションソフトウェアを記述
する高級言語の一例として、Ｃ言語で記述する場合につ
いて説明しているが、他の言語でも構わない。この出願
の「プロセッサ合成システム及びプロセッサ合成方法」
により合成されるプロセッサをＡＳＡＰ（Ａｐｐｌｉｃ
ａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ａｄａｐｔａｂｌｅ
Ｐｒｏｃｅｓｓｏｒ）という。また、この出願のプロセ
ッサ合成システムをＡＳＡＰ合成システムという。後述
する、この発明のプロセッサモニタ装置も、ＡＳＡＰ合
成システムの一部である。まず、ＡＳＡＰ合成システム
の概略について述べる。ＡＳＡＰ（Ａｐｐｌｉｃａｔｉ
ｏｎ Ｓｐｅｃｉｆｉｃ ＡｄａｐｔａｂｌｅＰｒｏｃ
ｅｓｓｏｒ）合成システムは、「つつじ」論理合成シス
テムの高位論理合成の拡張である。ＡＳＡＰ合成システ
ムは、設計者により与えられる一次パラメータに従って
ＣＰＵを合成するためのシステムである。ＣＰＵを合成
するための一次パラメータは、ＣＰＵビット幅、レジス
タファイルのレジスタ数、データメモリサイズ及び命令
メモリサイズ（インストラクションメモリサイズ）であ
る。これらの一次パラメータはすべて、合成されるプロ
セッサのコストに直接影響する。ＡＳＡＰ合成システム
によるプロセッサは、ＡＳＩＣと同じテクノロジーを用
いて合成される。プロセッサ以外の他の部分もＡＳＩＣ
テクノロジーで作成される。このように、ＡＳＡＰ合成
システムの半導体チップは、プロセッサと他の部分（Ｃ
ＰＵ以外の周辺機器部分）とが同一のテクノロジーで合
成されるので、シミュレーションが容易である。また、
プロセッサがＡＳＩＣと同じテクノロジーを用いて合成
されるので、他のテクノロジーへのポータビリティの問
題が排除される。また、この出願によるプロセッサは、
ＣＰＵビット幅を、用途の要求に応じてカスタマイズす
るので、最大のコスト効率が得られる。例えば、所定の
アプリケーションに１１ビットのプロセッサが必要とさ
れるとき、従来メガセルを用いていたときのように１６
ビットや３２ビットのプロセッサではなく、１１ビット
のプロセッサが合成される。

【０００８】

【発明が解決しようとする課題】前述したように、ＣＰ
Ｕビット幅をパラメータとして与えることによりプロセ
ッサが合成される場合、実現しようとする機能に最適な
ＣＰＵビット幅を求める必要が出てくる。実現しようと
する機能に最適なＣＰＵビット幅を求めるために、機能
を達成するために書かれたプログラムの全ての変数のビ
ット幅を統計的に調査するプログラムのモニタが必要で
ある。従来技術においては、このようなアプリケーショ
ンプログラムの統計的情報を得るためには、ソフトウェ
アで実現された言語インタープリータが使用された。こ
こでいう『言語』とは、Ｃ言語のような高級言語やマシ
ンレベルのアセンブリ言語といったコンピュータ用のプ
ログラミング言語である。図１６は、プロセッサモニタ
機能を実現した言語インタープリータを説明する図であ
る。言語インタープリータ９２０は、アプリケーション
プログラム９１０のコンピュータ言語の記述に対応する
ＣＰＵの動作をエミュレートするプログラムである。言
語インタープリータのソフトウェア制御により、プログ
ラム言語の各文（９１２，９１４）は、ＣＰＵと同様
に、フェッチ（９２２）され、実行（９２４）される。
言語インタープリータにとって、アプリケーションプロ
グラムに関する統計情報を収集する機能を持つことは容
易である。アプリケーションプログラムに関する統計情
報とは、プログラムで使用されている変数の数、各変数
の絶対最大値（即ち、変数を表現するのに必要なビット
数）および変数の使用頻度である。収集された統計情報
は、ビット幅テーブルに記憶され、データ集計（９４
０）によりビット幅と更新回数を示すヒストグラム９５
０が表示される。

【０００９】この方法の欠点の一つは、ソフトウェア
（言語インタープリータ）がＣＰＵの実際のハードウェ
アとアプリケーションプログラムの間に入るので、処理
が遅くなるということである。変数の値がアプリケーシ
ョンプログラムの実行時間によって変化する場合、ソフ
トウェア（言語インタープリータ）が存在することによ
り、正しいモニタを行えなくなる。他の欠点としては、
ＣＰＵとともに使用される言語の種類毎に言語インター
プリータが記述されなければならないという点がある。

【００１０】この発明は、上記のような問題点を解決す
るためになされたものであり、ハードウェア設計をする
上で、設計シミュレーションやエミュレーションのスピ
ードを遅くすることなくアプリケーションプログラムの
変数の統計データを収集するプロセッサモニタ装置を得
ることを目的としている。また、設計者に特別な言語イ
ンタープリータを記述する手間をかけずにＣＰＵのモニ
タを可能にするプロセッサモニタ装置を得ることを目的
としている。

【００１１】

【課題を解決するための手段】この発明のプロセッサモ
ニタ装置は、上記プログラムの実行中に上記変数の値を
記憶するデータメモリと、上記データメモリに記憶され
る上記変数の値を表すために必要な上記変数のビット幅
を検出する有意ビット検出部と、上記有意ビット検出部
により検出された上記変数のビット幅を入力し、過去に
入力したビット幅と比較してその最大値を判定して出力
する最大値判定部と、上記最大値判定部により判定され
た上記変数のビット幅の最大値を記憶するビット幅メモ
リとを備えたことを特徴とする。

【００１２】上記最大値判定部は、上記有意ビット検出
部の出力に接続される第１の端子と、上記ビット幅メモ
リに記憶されたビット幅の最大値を入力する第２の端子
とを備えたことを特徴とする。

【００１３】上記データメモリとビット幅メモリとは、
同一のメモリアドレスで識別される複数の記憶位置をそ
れぞれ有し、上記データメモリが上記メモリアドレスで
識別された記憶位置に変数を記憶する毎に、上記ビット
幅メモリの同一のメモリアドレスで識別された記憶位置
に上記最大値判定部が判定したその変数のビット幅の最
大値を記憶することを特徴とする。

【００１４】上記プロセッサは、レジスタアドレスによ
り識別される１つ以上のレジスタからなるレジスタファ
イルを備え、上記レジスタファイルは上記データメモリ
から上記変数を転送して上記レジスタに記憶するととも
に、上記プロセッサモニタ装置は、上記変数を記憶する
レジスタを識別するレジスタアドレスを入力して上記デ
ータメモリ内で上記変数を記憶する記憶位置を識別する
データメモリアドレスに変換して出力するレジスタ関連
アドレステーブルと、上記レジスタに変数が記憶される
場合に、上記レジスタ関連アドレステーブルから出力さ
れるデータメモリアドレスを上記ビット幅メモリのメモ
リアドレスとするアドレスセレクタと、上記レジスタに
変数が記憶される場合に、レジスタに記憶される変数を
選択して上記有意ビット検出部に出力するデータセレク
タとを備えたことを特徴とする。

【００１５】上記プロセッサモニタ装置は、さらに、上
記プログラムの実行中に上記変数を更新した更新度数を
記憶する度数メモリと、上記度数メモリに記憶された上
記更新度数と上記ビット幅メモリに記憶された上記変数
のビット幅との度数分布図を生成して出力する度数分布
図出力部と、上記度数分布図出力部により出力された上
記度数分布図を表示する表示部を備えたことを特徴とす
る。

【００１６】

【発明の実施の形態】

実施の形態１．以下の実施の形態においては、プログラ
ム実行中のＣＰＵビット幅をモニタし、ＣＰＵビット幅
の最大値を確定するプロセッサモニタ装置について述べ
る。まず、この発明のプロセッサモニタ装置を開発した
背景について述べる。

【００１７】図１は、平成８年３月１５日付けで本発明
と同一出願人により特許庁に出願された特願平０８−０
５８７４９号「プロセッサ合成システム及びプロセッサ
合成方法」（本発明出願日の時点では未公開）のブロッ
ク図である。パラメータ生成部１００は、一次パラメー
タ１０を入力して二次パラメータを生成して出力する。
入力する一次パラメータは、レジスタファイルのレジス
タ数１２、ＣＰＵビット幅１４、データメモリサイズ１
６、命令メモリサイズ１８である。プロセッサ生成部１
３０は、パラメータ生成部１００により生成された二次
パラメータに従って、プロセッサ定義情報１３３を生成
し、出力する。出力されるプロセッサ定義情報１３３
は、ハードウェア定義言語（例えば、「つつじ」に入力
されるＬＤＦ：Ｌｏｇｉｃ Ｄｅｓｃｒｉｐｔｉｏｎ
Ｌａｎｇｕａｇｅ）で記述されている。出力されるプロ
セッサ定義情報１３３は、図１では省略されているが、
論理合成システム「つつじ」に入力され、ネットリスト
を出力するために使用される。プロセッサ生成部１３０
から出力されるプロセッサ定義情報１３３には、生成さ
れるＣＰＵを定義する情報が含まれている。ＣＰＵ１７
０は、データメモリ１７２、複数のレジスタからなるレ
ジスタファイル１７４、ＡＬＵ１７６及び命令メモリ１
７８から構成されている。命令メモリを、以下、インス
トラクションメモリと呼ぶこともある。命令生成部１５
０は、コンパイラ生成部１５５とアセンブラ生成部１６
０を含む。コンパイラ生成部は、パラメータ生成部によ
り生成された二次パラメータに従って、プロセッサ生成
部により出力されるプロセッサ定義情報に対応するコン
パイラ１５７を生成する。また、アセンブラ生成部１６
０は、パラメータ生成部により生成された二次パラメー
タに従って、プロセッサ生成部により出力されるプロセ
ッサ定義情報に対応するアセンブラ１６３を生成する。
生成されたコンパイラ１５７に、高級言語（Ｃ言語）で
記述されたアプリケーションソフトウェア１５３を入力
すると、コンパイル（翻訳）が行われ、中間言語である
コード１５９が出力される。出力されたコード１５９を
アセンブラ１６３に入力し、アセンブルすると、機械語
の命令コード１６５が出力される。このように生成され
た命令コード１６５は、プロセッサ定義情報に基づいて
生成されるＣＰＵの命令メモリ１７８に保持され、実行
される。この出願の「プロセッサ合成システム」は、さ
らに、シミュレーション実行部１６７を備えており、生
成しようとするＣＰＵを実際に製造する前に、生成され
た命令コードを用いて、シミュレーションを行うことが
できる。設計者は、シミュレーションの実行結果によ
り、一次パラメータを変更したり、アプリケーションソ
フトウェアを書き直したりして、生成するプロセッサを
最適化することができる。

【００１８】図２は、「プロセッサ合成システム」が稼
働するハードウェア構成を示す図である。コンピュータ
システム６は、表示部６ａ、キーボード６ｂ、マウス６
ｃ、マウスパッド６ｄ、システムユニット６ｅなどから
構成される。この実施の形態で説明するプロセッサモニ
タ装置も、図２に示すハードウェア構成を用いて動作す
る。

【００１９】また、前述したように、ＡＳＡＰ合成シス
テムは、高位設計とアルゴリズム記述の整合性をとるた
めに、Ｃ言語用のコンパイラ生成部を備えている。従来
のプロセッサは、１つの構成（命令フォーマット及びレ
ジスタ数等のハードウェア構成）しか持たなかったため
に、その構成（命令フォーマット及びレジスタ数等のハ
ードウェア構成）に対応する所定の言語のコンパイラを
１つ備えていれば十分であった。ＡＳＡＰは、以下に述
べる同一の「基本アーキテクチャ」に基づく複数のＣＰ
Ｕのバリエーションをとるので、合成されるＣＰＵに適
合するコンパイラを提供するコンパイラ生成部（コンパ
イラジェネレータ）が必要である。コンパイラジェネレ
ータは、図１に示すプロセッサ生成部と同じパラメータ
を入力する。アプリケーションソフトウェアは、生成さ
れたＣ言語用のコンパイラでコンパイルされ、最終的に
機械語レベルの命令が、合成されるプロセッサの命令メ
モリ（インストラクションメモリ）にロードされる。

【００２０】この発明のプロセッサモニタ装置は、この
「プロセッサ合成システム及びプロセッサ合成方法」に
関連している。この発明のプロセッサモニタ装置も、Ａ
ＳＡＰアーキテクチャの一部である。ＡＳＡＰアーキテ
クチャは、プロセッサが高位合成プログラムにより生産
されるように設計されている。高位合成プログラムに与
えられるパラメータの一つは、ＣＰＵビット幅である。
プロセッサで実行される所定のプログラムに必要とされ
るＣＰＵビット幅の最大値を確定するためには、上記所
定のプログラムの実行ロジックを忠実にシミュレーショ
ンし、モニタしなければならない。この発明は、所定の
プログラムで使用される全ての変数に関するＣＰＵビッ
ト幅データと度数分布データを収集する。収集されたデ
ータは集計され、ヒストグラムで表示される。これらの
データを用いて、設計者は、所定のパフォーマンスを実
現する最もコストの安いＣＰＵ合成パラメータを決定で
きる。

【００２１】この発明は、可変の構成のＣＰＵを設計す
るために、所定のアプリケーションプログラムの変数の
ダイナミックレンジを収集し、上記変数の更新の頻度の
データを収集する目的でＣＰＵをモニタするプロセッサ
モニタ装置である。このプロセッサモニタ装置はＣＰＵ
のシミュレーションやエミュレーションのスピードを遅
くしないようハードウェアで設計されている。収集され
たデータは、二つの記憶部（メモリ）に記憶される。一
つは、ビット幅メモリである。ビット幅メモリには、Ｃ
ＰＵのデータメモリのロケーション（記憶位置）と同一
アドレスでアクセスされる複数のロケーションがあり、
各ロケーションには、同一アドレスでアクセスされるデ
ータメモリのロケーションに記憶される変数が要求する
ビット幅の最大値を記憶する。二つ目は、度数メモリで
ある。度数メモリも上記ビット幅メモリと同様に構成さ
れ、ＣＰＵのデータメモリのロケーションと同一アドレ
スでアクセスされる複数のロケーションがある。度数メ
モリの各ロケーションには、同一アドレスでアクセスさ
れるＣＰＵのデータメモリ内の変数が更新された回数
（更新度数）が記憶される。この２つの記憶部を用い
て、まず最初に、全ての変数のダイナミックレンジのデ
ータを収集する。ダイナミックレンジのデータとは、変
数が必要とするビット数の最大値である。

【００２２】ビット幅データが収集されると、前述した
「プロセッサ合成システム」を使用する設計者は、下記
の２つのオプションのいずれかによりＣＰＵビット幅を
設定する。 （１）ＣＰＵビット幅をプログラム変数のプログラム実
行中の最大値に合わせて設定する。ビット幅の最大値を
無条件にＣＰＵビット幅として設定すれば、最もパフォ
ーマンスの高いプロセッサを最小のコストで実現するデ
ザインとなる。 （２）ＣＰＵビット幅を、変数の最大値よりも小さく設
定する。この設定によれば、（１）よりも少ないコスト
のプロセッサを実現するが、パフォーマンスも縮小す
る。マルチプル精度演算を実現するためにいくつかのオ
ペレーションが必要となるからである。コンパイラは、
どのオペレーションがマルチプル精度演算かを決定する
ために各変数が要求する最大のビット幅を知らなければ
ならない。プロセッサのパフォーマンスを見積もるため
に、各変数のビット幅の集合の度数分布もまた必要であ
る。そのために、この発明のプロセッサモニタ装置は、
シミュレーション実行中のビット幅と更新度数との動的
なヒストグラムを作成する。

【００２３】図３に、この発明のハードウェアで実現さ
れたプロセッサモニタ装置の概略ブロック図を示す。プ
ログラムで使用される各変数は、データメモリ２２０の
各記憶位置に割り当てられている。データメモリ２２０
の各記憶位置は、メモリアドレスで識別される。また、
この発明のプロセッサモニタ装置は、データメモリ２２
０に記憶される各変数のビット幅を記憶するビット幅メ
モリ２５０を備えている。変数がデータメモリ２２０に
書かれるとその変数のビット幅が、有意ビット検出部２
３０により決定される。決定された変数のビット幅の値
は、ビット幅メモリ２５０に現在記憶されているビット
幅の値と比較される。比較は、最大値判定部２４０によ
り行われる。最大値判定部２４０により決定された上記
二つの値のうちの大きい方の値がビット幅メモリ２５０
に書き込まれる。その結果、ビット幅メモリ２５０に
は、常にその変数のビット幅の最大値が保持される。

【００２４】もし、ＡＳＡＰのＣＰＵにデータを記憶す
る機能がなく、プログラムで使用する変数がデータメモ
リ２２０だけに記憶されるのであれば、図３に示した概
略ブロック図のプロセッサモニタ装置で、変数のビット
幅の最大値を得ることができる。ところが、ＣＰＵは、
複数のレジスタからなるレジスタファイルを備えてお
り、レジスタファイルにも変数は記憶される。レジスタ
ファイル内に保持されたデータが、レジスタファイル内
に保持されている間にデータメモリに書き戻されたとき
よりも大きい値をとることはしばしば起こりうることで
ある。それゆえ、データメモリへのデータ転送だけをモ
ニタするのでは、必要なビット幅の最大値を見つけだす
のは不可能な場合がある。

【００２５】レジスタファイルを備えた場合を、具体的
に示す。以下に、図４〜図６を用いて、レジスタファイ
ル内の変数のモニタについて説明する。図４は、レジス
タ関連アドレステーブルを備えたプロセッサモニタ装置
のブロック図である。図において、２４５は度数メモ
リ、２５０はビット幅メモリ、２６０はレジスタ関連ア
ドレステーブル、２６２はレジスタファイル書き込みア
ドレス、２６４はデータメモリアドレス、２７０はアド
レスセレクタ、２８０はデータセレクタ、２８２はレジ
スタファイルデータ入力、２８４はデータメモリ入力で
ある。

【００２６】図５は、データメモリ２２０、ビット幅メ
モリ２５０及び度数メモリ２４５の記憶位置の対応図で
ある。図において、２２１はデータメモリのメモリアド
レスであるデータメモリアドレス、２４６は度数メモリ
のメモリアドレスである度数メモリアドレス、２５１は
ビット幅メモリのメモリアドレスであるビット幅メモリ
アドレスである。この図においては、各メモリの記憶位
置が２５６個である場合を示している。各データメモリ
は、前述したように同一のメモリアドレスでアクセスさ
れる。例えば、メモリアドレス”０”が変数Ａ用の記憶
位置、メモリアドレス”１”が変数Ｂ用、メモリアドレ
ス”２”が変数Ｃ用に用いられるとすれば、データメモ
リのデータメモリアドレス”０”の記憶位置には、変数
Ａの値が記憶される。ビット幅メモリのビット幅メモリ
アドレス”０”の記憶位置には、変数Ａのビット幅の最
大値が記憶され、度数メモリの度数メモリアドレス”
０”には、変数Ａのプログラム実行中の更新回数が記憶
される。

【００２７】図６は、レジスタ関連アドレステーブルの
記憶位置および記憶内容の対応を示す図である。図にお
いて、２２６はレジスタファイル内のレジスタを識別す
るレジスタアドレス、２６１は、レジスタ関連アドレス
である。ここでは、レジスタファイル２２５とレジスタ
関連アドレステーブル２６０がｎ個の記憶位置を持って
いる場合を示している。レジスタファイル２２５とレジ
スタ関連アドレステーブル２６０の記憶位置は１対１で
対応している。

【００２８】レジスタ関連アドレステーブルは、レジス
タファイル内の変数をモニタするために、レジスタファ
イル内の各変数が格納されるデータメモリアドレスを保
持するために用いられる。ロード命令（ＬＤ３０５）に
より変数がデータメモリの記憶位置からからレジスタフ
ァイル２２５のレジスタにがロード（ＬＤ）されると、
レジスタ関連アドレステーブル２６０にはロード命令Ｌ
Ｄとレジスタファイル書き込みアドレス２６２が入力さ
れる。ロード命令が『変数Ａをデータメモリアドレス”
０”から読み出してレジスタファイルのレジスタアドレ
ス”２”に記憶せよ』と言う内容である場合について説
明する。この時のレジスタファイル書き込みアドレス２
６２は、”２”であり、データメモリアドレス２６４
は、”０”となる。このロード命令をプロセッサが実行
すると、図６の５００に示すようにレジスタファイル２
２５のレジスタアドレス”２”のレジスタに変数Ａの値
が記憶される。同時に、図６の５０１に示すように、レ
ジスタ関連アドレステーブル２６０のレジスタ関連アド
レス”２”の記憶位置に変数Ａのデータメモリアドレ
ス”０”が書き込まれる。同様に、『変数Ｂをデータメ
モリアドレス”１”から読み出してレジスタファイルの
レジスタアドレス”４”に記憶せよ』と言うロード命令
の場合、図４のレジスタファイル書き込みアドレス２６
２は、”４”であり、データメモリアドレス２６４
は、”１”となる。このロード命令をプロセッサが実行
すると、図６の５０３に示すようにレジスタファイル２
２５のレジスタアドレス”４”のレジスタに変数Ｂの値
が記憶される。同時に、図６の５０４に示すように、レ
ジスタ関連アドレステーブル２６０のレジスタ関連アド
レス”４”の記憶位置に変数Ｂのデータメモリアドレ
ス”１”が書き込まれる。ロードされる変数のデータメ
モリアドレス２６４が、レジスタ関連アドレステーブル
２６０の対応するレジスタファイルのアドレスに書き込
まれる。

【００２９】この状態で、レジスタファイルのレジスタ
を読み出す命令であるレジスタレジスタ命令やレジスタ
イミディエト命令のいずれか（ＲＲ／ＲＩ２７１）が実
行されると、アドレスセレクタ２７０が度数メモリ２４
５とビット幅メモリ２５０のメモリアドレスをレジスタ
関連アドレステーブル２６０から選択する。また、デー
タメモリ２２０にアクセスするストア命令又はロード命
令のいずれか（ＳＴＲ／ＬＤ２７２）が実行されるとア
ドレスセレクタ２７０はデータメモリアドレス２６４を
選択する。前述したように、度数メモリには、対応する
変数が更新された更新回数を示す数値が保持される。各
変数は、メモリアドレスに対応しているので、そのメモ
リアドレスにアクセスが発生する毎に加算器２４８によ
り更新回数に１が加算される。それにより各変数の更新
回数が度数メモリの各記憶位置に保持される。

【００３０】データセレクタ２８０は、有意ビット検出
部２３０がビット幅を検出するためにサンプリングする
データをセレクトする。レジスタレジスタ命令、レジス
タイミディエト命令、ロード命令（ＲＲ／ＲＩ／ＬＤ２
８１）の時には、レジスタファイル入力２８２がサンプ
リングのために選択される。ストア命令（ＳＴＲ２８
３）の時には、データメモリデータ入力２８４がセレク
トされる。このように、レジスタ関連アドレステーブル
を用いて、レジスタファイルの記憶位置を識別するレジ
スタアドレスとデータメモリの記憶位置を識別するデー
タメモリアドレスを変換するので、プログラムで使用す
る変数がデータメモリ内でなくレジスタファイル内で書
き換えられることがあっても、その変数のビット幅の最
大値をモニタすることができる。

【００３１】この発明のプロセッサモニタ装置は、プロ
グラムの変数が要求するＣＰＵビット幅の分布データの
収集と収集したデータの表示との２つの主な機能を持
つ。この２つの機能について、以下に詳しく説明する。
データの収集については、プロセッサモニタ装置による
データ収集の項で説明する。また、収集したデータの加
工及び集計結果の表示については、後述するデータ集計
及びデータ表示の項で説明する。

【００３２】プロセッサモニタ装置によるデータ収集．
この発明のプロセッサモニタ装置により、２種類のデー
タが収集される。 （１）変数が要求するビット幅の最大値、 （２）変数が書かれた回数。 ある変数の値を表すために必要なビット幅の値は、プロ
グラム実行中に変化する。変化する全てのビット幅の値
の中から最大値をとるということは、プロセッサが単精
度マシンとして働くときに必要なビット幅の最小値を示
すことになる。すなわち、すべての算術演算及び論理演
算が、１サイクルで実行可能になるということである。
プロセッサのＣＰＵビット幅が、すべての変数のビット
幅の最大値を下回ると、プロセッサは、ＣＰＵのビット
幅をオーバーした変数を処理するためにさらに１サイク
ルを必要とする。すなわち、プロセッサはマルチ精度マ
シンとなる。このとき、度数メモリのデータがプロセッ
サのパフォーマンスを試算するのに使用される。プロセ
ッサのパフォーマンスの試算は、変数のビット幅の最大
値とその最大値を要求する変数の更新の回数を天秤に掛
けることで行われる。あるビット幅がモニタされたビッ
ト幅の最大値の中で最も大きい値であるとき、そのビッ
ト幅の更新回数が少なければ、そのビット幅をＣＰＵビ
ット幅として使用する可能性は少ない。また、更新回数
が多いビット幅が、ある特定の値に集中していれば、そ
の集中しているビット幅の値が、ＣＰＵビット幅として
採用される有力な候補となる。

【００３３】図７は、この発明のプロセッサモニタ装置
のブロック図である。各ブロックの機能について、以下
に説明する。 レジスタ関連アドレステーブル２６０．変数がレジスタ
ファイルのレジスタにロードされると、ロードされた変
数は、データメモリに記憶されていたときのアドレス
（データメモリアドレス）では、アドレスされず、レジ
スタアドレスにより、どのレジスタに記憶されるかが識
別される。レジスタ関連アドレステーブルは、変数のデ
ータメモリアドレスとレジスタファイル用のアドレス
（レジスタアドレス）のリンクをとる。図６に示したよ
うに、レジスタファイルは、複数の記憶用のロケーショ
ンを持ち、レジスタ関連アドレステーブルも、レジスタ
ファイルのロケーションと同数のロケーションを持つ。
レジスタ関連アドレステーブルは、レジスタアドレスで
あるレジスタファイル書き込みアドレス２６２でアドレ
スされる。レジスタ関連アドレステーブル２６０に入力
されるデータはデータメモリアドレス入力である。ロー
ド命令（データメモリからレジスタファイルへのデータ
転送命令）が実行されると、レジスタ関連アドレステー
ブルには、変数のデータメモリアドレスが書き込まれ
る。

【００３４】アドレスセレクタ２７０．アドレスセレク
タ２７０は、ビット幅メモリ２５０と度数メモリ２４５
の両方にアドレス入力を供給する。アドレスセレクタ２
７０は、レジスタ関連アドレステーブル２６０から供給
されたアドレスとデータメモリアドレス２６４のどちら
かを選択する。ＣＰＵが実行している命令がレジスタイ
ミディエト命令かレジスタレジスタ命令のいずれか（Ｒ
Ｒ＋ＲＩ２７１）であるとき、レジスタ関連アドレステ
ーブル２６０から供給されたアドレスが選択される。Ｃ
ＰＵが実行している命令がロード命令かストア命令のい
ずれか（ＬＤ＋ＳＴＲ２７２）であるとき、データメモ
リアドレス２６４が選択される。命令の種類は、図示し
ないＣＰＵ命令デコーダからの複数の信号に接続された
複数のＯＲゲートにより判定され、０か１かでアドレス
セレクタ２７０に入力される。

【００３５】アドレス多重化部２７５．アドレス多重化
部２７５は、アドレスセレクタ２７０とビット幅メモリ
２５０の間に位置する。この位置にある目的は、ビット
幅メモリと度数メモリに対する書き込みが発生する命令
が実行されていないときに、後述するデータリダクショ
ンメモリ状態機械（ｄｒＭ状態機械）がビット幅メモリ
と度数メモリにアクセスすることを可能にすることであ
る。アドレス多重化部２７５は、ロード命令、ストア命
令、レジスタレジスタ命令、レジスタイミディエト命令
のいずれか（ＬＤ＋ＳＴＲ＋ＲＲ＋ＲＩ２８７）を検出
するＯＲゲートにより制御される。上記ＯＲゲートがア
クティブの時（”１”が入力される時）、アドレスセレ
クタ２７０のアドレスが使用される。それ以外の場合に
は、ｄｒＭ状態機械のアドレスが使用される。

【００３６】データセレクタ２８０．データセレクタ２
８０は、ビット幅メモリ回路がサンプリングするデータ
の出所を選択する。ＣＰＵが処理する命令がロード命
令、レジスタレジスタ命令、レジスタイミディエト命令
のいずれか（ＲＲ＋ＲＩ＋ＬＤ２８１）である時（これ
はデータセレクタのＧ０入力に接続されたにＯＲゲート
で検出される）、レジスタファイルデータ入力２８２が
選択される。ＣＰＵが処理する命令がストア命令（ＳＴ
Ｒ２８３）の時、データメモリデータ入力２８４が選択
される。

【００３７】ビット幅メモリ回路．ビット幅メモリ回路
は、以下の要素からなる。 （１）有意ビット検出部２３０ 有意ビット検出部２３０は、データセレクタ２８０から
供給される数値を表すのに必要なビット数を決定する。
この実施の形態においては、２の補数を用いて数値を表
す方式（a two■s complement numbering system ）を
想定している。 （２）最大値検出部２４０ 最大値検出部２４０は、２つの端子からそれぞれ入力さ
れた２つの数値のうち大きい数値を選択して出力する。 （３）ビット幅メモリ２５０ ビット幅メモリ２５０は、現時点（プログラムの実行時
点）までの各変数が必要とするビット幅の最大値を記憶
する。各変数のデータメモリアドレスは、ビット幅メモ
リと度数メモリのメモリアドレスと同一の値を取る。ビ
ット幅メモリ回路は、動作を開始する時点で、ビット幅
メモリのすべてのロケーションを０でクリアする。０で
クリアすることは、ソフトウェアによりシミュレーショ
ンの開始時に通常行われている。この発明のプロセッサ
モニタ装置は、ハードウェアエミュレータとともに使用
されるが、ビット幅メモリは、他の回路によりイニシャ
ライズされなければならない。ビット幅メモリのイニシ
ャライズのやり方については、デジタルデザインに携わ
る当業者が通常行っている手法を用いればよく、特にこ
の実施の形態で限定はしない。データセレクタから供給
された数値は、有意ビット検出部２３０で分析され、検
出されたビット数が最大値判定部の端子に入力される。
また、最大値判定部の他の端子には、ビット幅メモリの
ロケーションに現在記憶されている値が入力される。こ
の時、ビット幅メモリのロケーションは、アドレス多重
化部が出力するメモリアドレスで識別される。最大値判
定部２４０は入力された２つの値の内、より大きい値を
出力する。有意ビット検出部で検出されたビット数がビ
ット幅メモリのロケーションに現在記憶されている値よ
りも大きいとき、その値でビット幅メモリの該ロケーシ
ョンが書き換えられる。ＣＰＵが処理する命令がロード
命令、ストア命令、レジスタレジスタ命令、レジスタイ
ミディエト命令のいずれか（ＬＤ＋ＳＴＲ＋ＲＲ＋ＲＩ
２８７）である時に限り、上記の書き換えは行われる。
他の命令の場合には、ビット幅メモリの現在の値は保持
される。

【００３８】度数メモリ２４５．度数メモリ２４５は、
ビット幅メモリと同一のメモリアドレスおよび読み書き
制御を用いる。それゆえ、ビット幅メモリのあるロケー
ションに書き込みが行われるとき、度数メモリの同一ロ
ケーションのカウント値が加算器２４８により１加算さ
れる。このようにして、各変数が書かれる回数がカウン
トされる。

【００３９】ｄｒＭ状態機械２９０．ｄｒＭ状態機械
（データリダクションメモリ状態機械）２９０は、ビッ
ト幅データおよび度数データをヒストグラムに変換す
る。（詳細については、データ集計およびデータ表示の
項で述べる）。ヒストグラムは、各ビット幅の総更新回
数を表示部に表示する。ｄｒＭ状態機械は、シミュレー
ション進行中にリアルタイムでヒストグラム表示を行
う。ビット幅メモリと度数メモリが更新されないサイク
ルの間に、ビット幅メモリと度数メモリの読み出しを行
うことによりこれを実現している。

【００４０】Ｌｅｆｔ Ｓｈｉｆｔ２９１．レフトシフ
トブロックは、状態機械の出力からヒストグラムのｙ軸
の値を求める。スケール量は、スケール入力により得ら
れる。

【００４１】入力． ＲＲ．ＣＰＵが、現在実行中の命令がレジスタレジスタ
命令であることを示す信号。レジスタレジスタ命令と
は、命令のオペランドがレジスタファイルからフェッチ
され、結果がレジスタファイルに書き戻される命令であ
る。 ＲＩ．ＣＰＵが、現在実行中の命令がレジスタイミディ
エト命令であることを示す信号。この命令を実行する
と、レジスタファイル内の変数が書き換えられる。 ＳＴＲ．ストア命令。データはレジスタファイルからデ
ータメモリに転送される。この命令を実行すると、デー
タメモリの変数が書き換えられる。 ＬＤ．ロード命令。データはデータメモリからレジスタ
ファイルに転送される。ロード命令が実行されると、ロ
ードの対象となった変数が記憶されていたデータメモリ
のアドレスが、レジスタ関連アドレステーブルに記憶さ
れる。その結果、変数が、レジスタファイル内で書き換
えられる場合でも、その書き換えがビット幅メモリと度
数メモリに反映される。 ＲＦｗｒｔＡｄｒｓ．レジスタファイル書き込みアドレ
ス。このレジスタファイル書き込みアドレスは、変数が
レジスタファイルにロードされたとき、データメモリア
ドレスをレジスタ関連アドレステーブルに書き込む際の
アドレスとして用いられる。 ｄＭａｄｒｓ．データメモリアドレス。ビット幅メモリ
及び度数メモリのアドレスとしても用いられる。レジス
タ関連アドレステーブルに記憶されるデータである。 ｄＭｄａｔａＩｎ．データメモリデータ入力（バス）。
ストア命令が実行されると、このバスが検査され、変数
のビット幅が決定される。ビット幅が、その変数の過去
のビット幅と比較して最大の値であるとき、ビット幅メ
モリのｄＭａｄｒｓで識別される記憶位置に、その最大
値が書き込まれる。 ＲＦｄａｔａＩｎ．レジスタファイルデータ入力（バ
ス）。ＲＲ命令またはＲＩ命令が実行されると、このバ
スが検査され、変数のビット幅が決定される。ビット幅
が、その変数の過去のビット幅と比較して最大の値であ
るとき、ビット幅メモリに、その最大値が書き込まれ
る。この時、ビット幅メモリの記憶位置を識別するアド
レスは、レジスタファイル書き込みアドレスによりアド
レスされるレジスタ関連アドレステーブルにより与えら
れる。 Ｕｐｄａｔｅ．データ集計サイクル及びデータ表示サイ
クルを開始するために送信される更新信号。 Ｓｃａｌｅ．ビット幅対更新回数のヒストグラムを表示
するためのスケール情報。

【００４２】出力． ａｄｒｓ．ビット幅メモリと度数メモリへのアクセスに
使用されるアドレス。 ｆＭ．度数メモリの出力。度数メモリの各記憶位置に
は、対応する変数がデータメモリに書き込まれた更新回
数が記憶される。 ｂｗＭ．ビット幅メモリの出力。ビット幅メモリのアド
レスは、データメモリのアドレスと同一である。従っ
て、ビット幅メモリの記憶位置はデータメモリの変数の
記憶位置に対応している。ビット幅メモリの各記憶位置
には、データメモリ内の対応する各変数の現在までに検
査されたビット数の最大値がそれぞれ記憶されている。
ビット数の検出には、２の補数により数値を表す方式を
用いている。例えば、変数が最大で”７”という値を取
るとき、２進数で表すと”０１１１”となり４ビット必
要である。この時、ビット幅メモリには、”４”が記憶
される。同様に、変数が”−８”という値を取るとき、
２進数で表すと”１０００”となり、やはり４ビット必
要である。この時、ビット幅メモリには、”４”が記憶
される。 Ｘ．カウンタの値の下位ビットであり、表示されるヒス
トグラムのｘ軸に使用される。 Ｙ．データリダクションメモリのスケールされた出力で
ある。この出力は、表示されるヒストグラムのｙ軸に使
用される。

【００４３】データ集計及びデータ表示．ＣＰＵのロジ
ックのシミュレーションの間、変数のビット幅の最大値
及び更新回数に関するデータは、ビット幅メモリ及び度
数メモリに収集される。前述したように各変数がそれぞ
れ何ビットのビット幅を必要とするかを知る事に加え、
あるビット幅を必要とする変数が複数ある時、それらの
変数の更新回数の合計を知る事も必要である。また、外
部からの入力とビット幅の度数分布の相関を発見するた
めに、ロジックシミュレーション環境の中でリアルタイ
ムの分布を知る事も必要である。

【００４４】図８（ａ）は、ｄｒＭ状態機械の状態遷移
図であり、図８（ｂ）は、状態機械の仮想コードであ
る。なお、データメモリサイズ，ビット幅メモリサイ
ズ，度数メモリサイズを２５６ワード、データリダクシ
ョンメモリサイズを３２ワードとしている。図８に示す
ように、リアルタイムのビット幅データの集計とデータ
表示は、状態機械により制御される。この状態機械は、
下記の３つの状態を有する。 （１）データ集計ステート：データ集計ステート１１０
０では、ビット幅メモリ及び度数メモリからのデータ
を、同化し、ビット幅対度数のヒストグラムとして表示
するのに適切なフォーマットに変換する。ヒストグラム
においては、ｘ軸は、プログラム中の変数を表すのに必
要なビット数の最大値を表す。このビット数の最大値が
同じになる変数が複数あれば、その複数の変数のグルー
プがそのビット数の最大値に対応する。また、ｙ軸は、
各グループ毎の総更新回数を表す。 （２）データ表示ステート：データ表示ステート１２０
０では、ビット幅のヒストグラムを表示する。ヒストグ
ラムの表示は、更新信号Ｕｐｄａｔｅを受信するまで継
続的に行われる。 （３）ｄｒＭリセットステート：ｄｒＭリセットステー
ト１３００では、データリダクションメモリをクリア
し、次のデータリダクションサイクルに備える。

【００４５】データ集計ステートの間、ビット幅メモリ
及び度数メモリは、ビット幅データ収集回路によりアク
セスされる。このアクセスは、ビット幅メモリ及び度数
メモリに対する書き込みが発生しない間に行われる。具
体的には、ブランチ命令、ジャンプ命令、ｎｏｐ命令等
のＣＰＵ制御命令が実行される間である。

【００４６】図９は、ｄｒＭ状態機械２９０のブロック
図である。図９のブロック図に示すように、前述した３
つの状態１１００，１２００，１３００に対応するカウ
ンタ（図８（ｂ）の仮想コード中ｃｎｔと表記される）
をビット幅メモリ及び度数メモリのそれぞれにワード単
位で備えている。このカウンタは、ビット幅メモリ及び
度数メモリに書き込みが行われていない間（図８、１１
０５〜１１１１）に、ビット幅メモリ及び度数メモリか
らデータを読み出すメモリアドレスとして用いられる
（図８、１１０７）。カウンタの初期値は、０である
（図８、１１０１）。それにより、データメモリのメモ
リアドレス”０”で表されるロケーションに記憶されて
いる変数のビット幅の最大値および更新回数が得られ
る。カウンタの値が加算されると（図８、１１０９）、
データメモリの各変数に対応するビット幅メモリと度数
メモリが検査される。

【００４７】図８の１１０７に示す処理について説明す
る。必要な情報は、各ビット幅毎のすべての変数の更新
回数の合計（総更新回数）である。それゆえ、カウンタ
の値でアドレスされるビット幅メモリの出力が、データ
リダクションメモリのアドレスとして使用される。そし
て、データリダクションメモリのそのアドレスの現在の
値に、そのビット幅メモリと同一のカウンタの値でアド
レスされる度数メモリの出力が加算される。その後、そ
の加算された合計がデータリダクションメモリの同一ロ
ケーションに書き戻される。このようにして、データリ
ダクションメモリは、各ビット幅グループの総更新数を
累積する。その後、次のメモリアドレスのビット幅メモ
リ及び度数メモリのインアクティブサイクルに備えて、
カウンタは加算される（図８、１１０９）。

【００４８】このプロセスは、ビット幅メモリと度数メ
モリの全てのロケーションのデータが読み込まれるまで
継続する（図８、１１０３〜１１１２）。その後、状態
機械はデータ表示ステートに移行する（図８、１１１
５）。

【００４９】データ表示ステートでは、カウンタは連続
してインクリメントされる。データリダクションメモリ
にアドレスするのに十分なカウンタのロウアオーダビッ
ト群は、ｄｒＭアドレス多重化部４１１に接続される。
この実施の形態においては、データリダクションメモリ
は３２ワードであるので、カウンタの下位５ビットのみ
がデータリダクションメモリのアドレスに用いられる。
ｄｒＭアドレス多重化部４１１は、データリダクション
メモリのアドレス入力として、カウンタ（下位５ビッ
ト）とビット幅メモリの出力のいずれかを選択する。前
述したようにデータリダクションメモリのアドレスはビ
ット幅の値であり、表示部に表示されるヒストグラムの
Ｘ軸に接続される（図８、１２０３）。データリダクシ
ョンメモリの出力は、ヒストグラムのＹ軸に接続される
（図８、１２０５）。その結果、所定のプログラムの全
ての変数のビット幅と総更新回数のヒストグラムが表示
される（図８、１２０７）。状態機械は、シミュレーシ
ョンをモニタしている設計者により、アップデータシグ
ナルＵｐｄａｔｅが送信されるまでこのステートに留ま
り、ヒストグラムを表示し続ける（図８、１２０１〜１
２１１）。アップデートシグナルＵｐｄａｔｅを受信す
ると、状態機械は、ｄｒＭリセットステートに移行する
（図８、１２１５）。

【００５０】ｄｒＭリセットステートでは、データリダ
クションメモリのアドレス０から３１までの全てのロケ
ーションが０でクリアされる（図８、１３０１〜１３０
５）。これにより、次のビット幅データの累積の準備が
整う。データリダクションメモリの０クリアが完了する
と、状態機械は、データ集計ステートに移行する。

【００５１】図１０は、この実施の形態のデータ集計及
びデータ表示のタイミングチャートである。図１１は、
図１０に示すタイミングチャートに対応するビット幅メ
モリ及び度数メモリの内容を示す図である。状態機械に
対して、アップデート信号が送られると、アップデート
Ｕｐｄａｔｅは、１となる。これにより、ｄｒＭリセッ
トステートに移行しｄｒＭリセットＦＦが１となる。カ
ウンタｃｎｔは、まず０になり、ｄｒＭアドレス多重化
部も０になる。ｄｒＭ＿Ｇ１は、１になる。ｄｒＭデー
タ多重化部は、ｄｒＭアドレス多重化部と連動している
ので、０である。次のサイクルでカウンタｃｎｔは１が
加算されて１となり、ｄｒＭアドレス多重化部も１とな
る。ｄｒＭデータ多重化部は、０である。この時、デー
タリダクションメモリのアドレス０の値が０になる。次
のサイクルでカウンタｃｎｔは１が加算されて２とな
り、ｄｒＭアドレス多重化部も２となる。ｄｒＭデータ
多重化部は、０である。この時、データリダクションメ
モリのアドレス１の値が０になる。この処理を、カウン
タｃｎｔが３１になるまで繰り返す。カウンタｃｎｔが
３１になると、ｄｒＭアドレス多重化部も３１となる。
ｄｒＭデータ多重化部は、０である。この時、データリ
ダクションメモリのアドレス３０の値が０になる。

【００５２】カウンタｃｎｔが３１になると、ｄｒＭリ
セットステートの処理が終了するので、次のサイクル
で、データ集計ステートに移行し、データ集計ＦＦが１
になり、ｄｒＭリセットＦＦは０になる。カウンタｃｎ
ｔは、再び０になる。ビット幅メモリ書き込みｂｗＭｗ
ｒｔが０なので、カウンタｃｎｔの値、０をアドレスと
してビット幅メモリ，度数メモリを参照すると、図１１
の５１０，５２０に示すように、ビット幅は５、度数は
８０であるので、図１０のビット幅メモリｂｗＭは５、
度数メモリｆＭは８０となる。この時、ｄｒＭアドレス
多重化部は、ビット幅メモリｂｗＭの値をとり、５とな
る。また、加算部Ａｄｄｅｒは、度数メモリｆＭの値、
８０とデータリダクションメモリのｄｒＭアドレス多重
化部番目（５番目）の値、０が入力され、８０が出力さ
れる。ｄｒＭデータ多重化部は、加算部の値が入力さ
れ、８０となる。次のサイクルで、ビット幅メモリ書き
込みｂｗＭｗｒｔが０なので、カウンタｃｎｔに１が加
算され、１となる。カウンタｃｎｔの値、１をアドレス
としてビット幅メモリ，度数メモリを参照すると、図１
１の５１１，５２１に示すように、ビット幅は９、度数
は７０であるので、図１０のビット幅メモリｂｗＭは
９、度数メモリｆＭは７０となる。この時、ｄｒＭアド
レス多重化部は、ビット幅メモリｂｗＭの値をとり、９
となる。また、加算部Ａｄｄｅｒは、度数メモリｆＭの
値７０とデータリダクションメモリのｄｒＭアドレス多
重化部の出力番目（９番目）の値、０が入力され、７０
が出力される。ｄｒＭデータ多重化部は、加算部の値が
入力され、７０となる。次のサイクル及びその次のサイ
クルでは、ビット幅メモリ書き込みｂｗＭｗｒｔは１で
ある。このためデータ集計処理は、発生しない。次のサ
イクルで、ビット幅メモリ書き込みｂｗＭｗｒｔが０に
なり、カウンタｃｎｔに１が加算され、２となる。カウ
ンタｃｎｔの値、２をアドレスとしてビット幅メモリ，
度数メモリを参照すると、図１１の５１２，５２２に示
すように、ビット幅は５、度数は１５であるので、図１
０のビット幅メモリｂｗＭは５、度数メモリｆＭは１５
となる。この時、ｄｒＭアドレス多重化部は、ビット幅
メモリｂｗＭの値をとり、５となる。また、加算部Ａｄ
ｄｅｒは、度数メモリｆＭの値、１５とデータリダクシ
ョンメモリのｄｒＭアドレス多重化部の出力番目（５番
目）の値、８０が入力され、９５が出力される。ｄｒＭ
データ多重化部は、加算部の値が入力され、９５とな
る。この処理は、カウンタｃｎｔが２５５になるまで繰
り返される。

【００５３】カウンタｃｎｔが２５５になったので、次
のサイクルで、データ表示ステートに移行し、データ表
示ＦＦが１になり、データ集計ＦＦは０になる。カウン
タｃｎｔは、再び０になる。カウンタｃｎｔは１づつ加
算され、データ表示処理が行われる。この時、ｄｒＭア
ドレス多重化部の値は、カウンタｃｎｔの値を基にする
が、下位５ビットが用いられるので、３１の後、０に戻
り、０から３１を繰り返す。このｄｒＭアドレス多重化
部の出力をデータリダクションメモリのアドレスとし
て、ヒストグラムが表示部に表示される。

【００５４】以上のように、この実施の形態のプロセッ
サモニタ装置によれば、モニタのために処理時間を遅く
することなく、アプリケーションプログラムの変数の統
計データを収集することができる。また、収集したデー
タを、ビット幅と更新回数を対比させたヒストグラムの
形で表示する。設計者は、プログラムのモニタ中に表示
されるヒストグラムを見ながら、ＣＰＵビット幅を検討
することができる。

【００５５】

【発明の効果】この発明のプロセッサモニタ装置によれ
ば、プログラムの処理時間に影響を与えずに、データメ
モリに記憶される変数毎にその変数の値を保持するのに
必要なビット幅の最大値データを収集できる。

【００５６】また、この発明によれば、データメモリに
記憶される変数が、プロセッサ内部のレジスタ内で書き
換えられる場合も継続してビット幅の最大値データの収
集ができる。

【００５７】また、この発明によれば、変数を更新した
度数を変数毎に記憶するので、ビット幅と更新した度数
のヒストグラムを作成し、ビット幅の分布をわかりやす
く表示できる。

【図面の簡単な説明】

【図１】 この発明の基礎となる「プロセッサ合成シス
テム」のブロック図である。

【図２】 この発明のプロセッサモニタ装置を使用する
ハードウェア構成図である。

【図３】 この発明のプロセッサモニタ装置の概略図で
ある。

【図４】 この発明のレジスタ関連アドレステーブルを
備えたプロセッサモニタ装置のブロック図である。

【図５】 この発明の実施の形態のデータメモリ及び度
数メモリの記憶位置の対応図である。

【図６】 この発明の実施の形態のレジスタ関連アドレ
ステーブルの記憶位置及び記憶内容の対応を示す図であ
る。

【図７】 この発明のプロセッサモニタ装置のブロック
図である。

【図８】 この発明のプロセッサモニタ装置の状態遷移
を示す図である。

【図９】 この発明のプロセッサモニタ装置のデータ集
計及びデータ表示のブロック図である。

【図１０】 この発明のプロセッサモニタ装置のデータ
集計及びデータ表示のタイミングチャートを示す図であ
る。

【図１１】 この発明の図１０のタイミングチャートの
ビット幅メモリと度数メモリの内容を示す図である。

【図１２】 従来の「信号処理プロセッサ」の概略ブロ
ック図である。

【図１３】 図１２におけるデータ監視部９０１とＩ／
Ｏポート９０２の内部のブロック図である。

【図１４】 従来の論理合成システム「つつじ」の使用
形態を示す図である。

【図１５】 従来の論理合成システム「つつじ」の使用
形態を示す図である。

【図１６】 従来のソフトウェアで実現したプロセッサ
モニタ機能を説明する図である。

【符号の説明】

６ コンピュータシステム、６ａ 表示部、６ｂ キー
ボード、６ｃ マウス、６ｄ マウスパッド、６ｅ シ
ステムユニット、１０ 一次パラメータ、１２レジスタ
ファイルのレジスタ数、１４ ＣＰＵビット幅、１６
データメモリサイズ、１８ 命令メモリサイズ、１００
一次パラメータ入力部、１３０ プロセッサ生成部、
１３３ プロセッサ定義情報、１５０ 命令生成部、１
５３アプリケーションソフトウェア、１５５ コンパイ
ラ生成部、１５７ コンパイラ、１５９ コード、１６
０ アセンブラ生成部、１６３ アセンブラ、１６５命
令コード、１７０ ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃ
ｅｓｓｉｎｇ Ｕｎｉｔ）、１７２ データメモリ（ｄ
Ｍ）、１７４ レジスタファイル（ＲＦ）、１７６ Ａ
ＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃａｌ Ｕｎｉ
ｔ）、２１０プロセッサ、２１２ アドレスバス、２１
４ データメモリ書き込み、２１６データバス、２２０
データメモリ、２２１ データメモリアドレス、２２
６レジスタアドレス、２３０ 有意ビット検出部、２４
０ 最大値判定部、２４５ 度数メモリ、２４６ 度数
メモリアドレス、２５０ ビット幅メモリ、２５１ ビ
ット幅メモリアドレス、２６０ レジスタ関連アドレス
テーブル、２６１レジスタアドレス、２６２ レジスタ
ファイル書き込みアドレス、２６４ データメモリアド
レス、２７０ アドレスセレクタ、２７５ アドレス多
重化部、２８０ データセレクタ、２８２ レジスタフ
ァイルデータ入力、２８４ データメモリデータ入力、
２９０ ｄｒＭ状態機械。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 変数を用いたプログラムを実行するプロ
   セッサをモニタするプロセッサモニタ装置において、 上記プログラムの実行中に上記変数の値を記憶するデー
   タメモリと、 上記データメモリに記憶される上記変数の値を表すため
   に必要な上記変数のビット幅を検出する有意ビット検出
   部と、 上記有意ビット検出部により検出された上記変数のビッ
   ト幅を入力し、過去に入力したビット幅と比較してその
   最大値を判定して出力する最大値判定部と、 上記最大値判定部により判定された上記変数のビット幅
   の最大値を記憶するビット幅メモリとを備えたことを特
   徴とするプロセッサモニタ装置。
2. 【請求項２】 上記最大値判定部は、上記有意ビット検
   出部の出力に接続される第１の端子と、上記ビット幅メ
   モリに記憶されたビット幅の最大値を入力する第２の端
   子とを備えたことを特徴とする請求項１記載のプロセッ
   サモニタ装置。
3. 【請求項３】 上記データメモリとビット幅メモリと
   は、同一のメモリアドレスで識別される複数の記憶位置
   をそれぞれ有し、上記データメモリが上記メモリアドレ
   スで識別された記憶位置に変数を記憶する毎に、上記ビ
   ット幅メモリの同一のメモリアドレスで識別された記憶
   位置に上記最大値判定部が判定したその変数のビット幅
   の最大値を記憶することを特徴とする請求項１又は２に
   記載のプロセッサモニタ装置。
4. 【請求項４】 上記プロセッサは、レジスタアドレスに
   より識別される１つ以上のレジスタからなるレジスタフ
   ァイルを備え、 上記レジスタファイルは上記データメモリから上記変数
   を転送して上記レジスタに記憶するとともに、 上記プロセッサモニタ装置は、上記変数を記憶するレジ
   スタを識別するレジスタアドレスを入力して上記データ
   メモリ内で上記変数を記憶する記憶位置を識別するデー
   タメモリアドレスに変換して出力するレジスタ関連アド
   レステーブルと、上記レジスタに変数が記憶される場合
   に、上記レジスタ関連アドレステーブルから出力される
   データメモリアドレスを上記ビット幅メモリのメモリア
   ドレスとするアドレスセレクタと、上記レジスタに変数
   が記憶される場合に、レジスタに記憶される変数を選択
   して上記有意ビット検出部に出力するデータセレクタと
   を備えたことを特徴とする請求項３に記載のプロセッサ
   モニタ装置。
5. 【請求項５】 上記プロセッサモニタ装置は、さらに、
   上記プログラムの実行中に上記変数を更新した更新度数
   を記憶する度数メモリと、 上記度数メモリに記憶された上記更新度数と上記ビット
   幅メモリに記憶された上記変数のビット幅との度数分布
   図を生成して出力する度数分布図出力部と、 上記度数分布図出力部により出力された上記度数分布図
   を表示する表示部を備えたことを特徴とする請求項１記
   載のプロセッサモニタ装置。