JP3335726B2 - マルチプロセッサシステムにおけるデータ保護装置 - Google Patents
マルチプロセッサシステムにおけるデータ保護装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおいて、共有メモリに対して１つのプロセッサが
共有メモリのリード・モディファイ・ライト処理を行う
場合に、共有メモリアクセスの処理対象となるデータを
保護しながら、複数のプロセッサからの共有メモリアク
セスが可能なマルチプロセッサシステムにおけるデータ
保護装置に関する。
テムにおいて、共有メモリに対して１つのプロセッサが
共有メモリのリード・モディファイ・ライト処理を行う
場合に、共有メモリアクセスの処理対象となるデータを
保護しながら、複数のプロセッサからの共有メモリアク
セスが可能なマルチプロセッサシステムにおけるデータ
保護装置に関する。
【０００２】
【従来の技術】従来のマルチプロセッサシステムとして
は、例えば図７に示す構成のものが提案されている。図
中、Ｓはシステムバスであって、このシステムバスＳに
複数例えば４個のプロセッサＰ1 〜Ｐ4 とこれらのプロ
セッサＰ1 〜Ｐ4 からアクセスされる共有メモリＭとが
接続されてマルチプロセッサシステムが構成され、各プ
ロセッサＰ1 〜Ｐ4 は調停回路ＴＣにより、共有メモリ
アクセスが重ならないように調停されている。
は、例えば図７に示す構成のものが提案されている。図
中、Ｓはシステムバスであって、このシステムバスＳに
複数例えば４個のプロセッサＰ1 〜Ｐ4 とこれらのプロ
セッサＰ1 〜Ｐ4 からアクセスされる共有メモリＭとが
接続されてマルチプロセッサシステムが構成され、各プ
ロセッサＰ1 〜Ｐ4 は調停回路ＴＣにより、共有メモリ
アクセスが重ならないように調停されている。
【０００３】プロセッサＰ1 〜Ｐ4 は中央処理装置ＣＰ
Ｕ1 〜ＣＰＵ4 と、この中央処理装置ＣＰＵ1 〜ＣＰＵ
4 とシステムバスＳの間に介装されたバスインターフェ
イスＢＩ1 〜ＢＩ4 とを備えており、中央処理装置ＣＰ
Ｕ1 〜ＣＰＵ4 は様々な演算処理等を行い、この演算過
程で必要に応じて共有メモリＭをアクセスする。上記中
央装置装置ＣＰＵ1 〜ＣＰＵ4 が共有メモリＭに対し
て、共有メモリＭからのリードデータにインクリメント
・デクリメント等のモディファイ処理を行った結果を再
読み込みするリード・モディファイ・ライト処理を行う
とき、従来のマルチプロセッサシステムにおける処理中
の共有メモリのデータ保護方式では、中央装置装置ＣＰ
Ｕ1 〜ＣＰＵ4 が上記リード処理及びモディファイ処理
を行っている間、データ保護のために、制御信号たとえ
ばＬＯＣＫ信号をバスインターフェイスＢＩ1 〜ＢＩ4
を介してシステムバスＳに出力する。
Ｕ1 〜ＣＰＵ4 と、この中央処理装置ＣＰＵ1 〜ＣＰＵ
4 とシステムバスＳの間に介装されたバスインターフェ
イスＢＩ1 〜ＢＩ4 とを備えており、中央処理装置ＣＰ
Ｕ1 〜ＣＰＵ4 は様々な演算処理等を行い、この演算過
程で必要に応じて共有メモリＭをアクセスする。上記中
央装置装置ＣＰＵ1 〜ＣＰＵ4 が共有メモリＭに対し
て、共有メモリＭからのリードデータにインクリメント
・デクリメント等のモディファイ処理を行った結果を再
読み込みするリード・モディファイ・ライト処理を行う
とき、従来のマルチプロセッサシステムにおける処理中
の共有メモリのデータ保護方式では、中央装置装置ＣＰ
Ｕ1 〜ＣＰＵ4 が上記リード処理及びモディファイ処理
を行っている間、データ保護のために、制御信号たとえ
ばＬＯＣＫ信号をバスインターフェイスＢＩ1 〜ＢＩ4
を介してシステムバスＳに出力する。
【０００４】このＬＯＣＫ信号がシステムバスに出力さ
れている間は、他のＣＰＵが共有メモリアクセスをする
と、ＬＯＣＫ信号を受け取りアクセスを中断、実行待ち
状態となる。ＬＯＣＫ信号を出力しているＣＰＵが、リ
ード・モディファイ処理を終了するとＬＯＣＫ信号の出
力を解除するため、システムバスＳが開放される。
れている間は、他のＣＰＵが共有メモリアクセスをする
と、ＬＯＣＫ信号を受け取りアクセスを中断、実行待ち
状態となる。ＬＯＣＫ信号を出力しているＣＰＵが、リ
ード・モディファイ処理を終了するとＬＯＣＫ信号の出
力を解除するため、システムバスＳが開放される。
【０００５】そして各プロセッサはアクセスが重ならな
いようにバス調停回路から発信される調停信号を受信し
たときに共有メモリアクセスが可能となり、アクセスを
中断したプロセッサは再度調停信号を受信したときに共
有メモリアクセスが可能となる。次にこの従来例のマル
チプロセッサシステムの共有メモリアクセスを図８のタ
イムチャートにて説明する。今、プロセッサＰ1 の中央
処理装置ＣＰＵ1 でのみ共有メモリＭに対してリード・
モディファイ・ライト処理の要求があり、他のプロセッ
サでは共有メモリＭをアクセスしないものとすると、図
中のサイクルＴ1にてＣＰＵ1 が共有メモリＭにアクセ
スするときに、バス調停回路から図８（ａ）に示すよう
に、調停信号がプロセッサＰ1 に対して発信されると、
これを受信することにより、プロセッサＰ1 は図８
（ｂ）、（ｃ）に示すように、ＬＯＣＫ信号を出力して
共有メモリリードを行う。
いようにバス調停回路から発信される調停信号を受信し
たときに共有メモリアクセスが可能となり、アクセスを
中断したプロセッサは再度調停信号を受信したときに共
有メモリアクセスが可能となる。次にこの従来例のマル
チプロセッサシステムの共有メモリアクセスを図８のタ
イムチャートにて説明する。今、プロセッサＰ1 の中央
処理装置ＣＰＵ1 でのみ共有メモリＭに対してリード・
モディファイ・ライト処理の要求があり、他のプロセッ
サでは共有メモリＭをアクセスしないものとすると、図
中のサイクルＴ1にてＣＰＵ1 が共有メモリＭにアクセ
スするときに、バス調停回路から図８（ａ）に示すよう
に、調停信号がプロセッサＰ1 に対して発信されると、
これを受信することにより、プロセッサＰ1 は図８
（ｂ）、（ｃ）に示すように、ＬＯＣＫ信号を出力して
共有メモリリードを行う。
【０００６】次に図８のサイクルＴ2 では、プロセッサ
Ｐ2 の中央処理装置ＣＰＵ2 が共有メモリＭに対してリ
ード・ライト処理の要求があり、アクセスを行うが、図
８（ｂ）に示すように、ＣＰＵ1 がＬＯＣＫ信号が出力
しており、プロセッサＰ2 はこのＬＯＣＫ信号を受信す
るため、図８（ｅ）に示すように、共有メモリＭに対す
るアクセスを中断して、調停回路ＴＣから自己宛の調停
信号を受信するまで実行待ち状態となる。
Ｐ2 の中央処理装置ＣＰＵ2 が共有メモリＭに対してリ
ード・ライト処理の要求があり、アクセスを行うが、図
８（ｂ）に示すように、ＣＰＵ1 がＬＯＣＫ信号が出力
しており、プロセッサＰ2 はこのＬＯＣＫ信号を受信す
るため、図８（ｅ）に示すように、共有メモリＭに対す
るアクセスを中断して、調停回路ＴＣから自己宛の調停
信号を受信するまで実行待ち状態となる。
【０００７】一方、プロセッサＰ1 は上記サイクル
Ｔ2 、Ｔ3 にて、図８（ｃ）に示す共有メモリのモディ
ファイ処理を行う。サイクルＴ4 で図８（ｃ）にて示す
ようにプロセッサＰ1 のモディファイ処理が終了する
と、共有メモリライトを行うため、図８（ｂ）に示すよ
うに、ＬＯＣＫ信号の出力は解除される。次にサイクル
Ｔ5 では図８（ｃ）にて示すようにプロセッサＰ1 の共
有メモリアクセスが終了しているので、図８（ａ）の調
停回路ＴＣからのバス調停信号が、プロセッサＰ2 宛に
送信され、実行待ち状態にあったプロセッサＰ2 は調停
信号を受け、図８（ｅ）に示すように再びアクセスをす
る。
Ｔ2 、Ｔ3 にて、図８（ｃ）に示す共有メモリのモディ
ファイ処理を行う。サイクルＴ4 で図８（ｃ）にて示す
ようにプロセッサＰ1 のモディファイ処理が終了する
と、共有メモリライトを行うため、図８（ｂ）に示すよ
うに、ＬＯＣＫ信号の出力は解除される。次にサイクル
Ｔ5 では図８（ｃ）にて示すようにプロセッサＰ1 の共
有メモリアクセスが終了しているので、図８（ａ）の調
停回路ＴＣからのバス調停信号が、プロセッサＰ2 宛に
送信され、実行待ち状態にあったプロセッサＰ2 は調停
信号を受け、図８（ｅ）に示すように再びアクセスをす
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のマルチプロセッサにおけるデータ保護方式あって
は、共通のシステムバスに結合している特定のプロセッ
サが共有メモリにアクセスし、リード・モディファイ・
ライト処理を終了するまでの間、共有メモリ全体につい
て共有メモリロックによるデータ保護を行っているた
め、共通バスに結合している他のプロセッサは共有メモ
リに対してアクセスが出来ず、特定のプロセッサのリー
ド・モディファイ処理が終了することを待ち、再び共有
メモリアクセスを試みる必要がある。したがって、特定
プロッセッサがリード・モディファイ・ライト処理を行
っているあいだ、他のプロセッサはシステムバスが開放
されるまで、たびたび共有メモリにアクセスを試みるこ
とになり、効率の良いバスアクセスが出来ないという未
解決の課題があった。
来のマルチプロセッサにおけるデータ保護方式あって
は、共通のシステムバスに結合している特定のプロセッ
サが共有メモリにアクセスし、リード・モディファイ・
ライト処理を終了するまでの間、共有メモリ全体につい
て共有メモリロックによるデータ保護を行っているた
め、共通バスに結合している他のプロセッサは共有メモ
リに対してアクセスが出来ず、特定のプロセッサのリー
ド・モディファイ処理が終了することを待ち、再び共有
メモリアクセスを試みる必要がある。したがって、特定
プロッセッサがリード・モディファイ・ライト処理を行
っているあいだ、他のプロセッサはシステムバスが開放
されるまで、たびたび共有メモリにアクセスを試みるこ
とになり、効率の良いバスアクセスが出来ないという未
解決の課題があった。
【０００９】そこでこの発明は、上記従来例の問題点に
着目してなされたものであり、共通システムバスに結合
されている１つのプロセッサが共有メモリのデータをリ
ード・モディファイ・ライトしている間、システムバス
制御による共有メモリ全体のロックをせず、共有メモリ
アクセスの処理の対象となっているデータのみを保護す
ることで、システムバスに結合されている他のプロセッ
サは、保護データ以外のデータに関して、共有メモリア
クセスが可能となり、保護データ以外のデータのリード
・モディファイ・ライト処理を行うことができるデータ
保護装置を提供することを目的としている。
着目してなされたものであり、共通システムバスに結合
されている１つのプロセッサが共有メモリのデータをリ
ード・モディファイ・ライトしている間、システムバス
制御による共有メモリ全体のロックをせず、共有メモリ
アクセスの処理の対象となっているデータのみを保護す
ることで、システムバスに結合されている他のプロセッ
サは、保護データ以外のデータに関して、共有メモリア
クセスが可能となり、保護データ以外のデータのリード
・モディファイ・ライト処理を行うことができるデータ
保護装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記問題を解決するため
に、請求項１に関わるデータ保護装置は、複数のプロセ
ッサと共有メモリとをシステムバスで接続し、各プロセ
ッサが前記共有メモリに対してリード・モディファイ・
ライト処理を行うと共に、各プロセッサの前記共有メモ
リに対するアクセスをアクセス調停回路で調停するよう
にしたマルチプロセッサシステムにおいて、前記各プロ
セッサは、自己が前記リード・モディファイ・ライト処
理のリード処理を行うときは、そのときのメモリアドレ
スを保持するアドレス保持手段と、該当アドレス保持手
段の保持アドレスと前記リード処理の終了により開放さ
れた前記システムバスに他のプロセッサから出力されて
いるアドレスとが一致するか否かを検出するアドレス一
致検出手段と、該アドレス一致検出手段でアドレスの一
致を検出したときに、前記他のプロセッサにアクセス中
断信号を送出するアクセス中断指令手段と、前記共有メ
モリのアクセス開始時に他のプロセッサからアクセス中
断信号を受信したときに当該共有メモリのアクセスを中
断するアクセス中断手段とを備えていることを特徴とし
ている。
に、請求項１に関わるデータ保護装置は、複数のプロセ
ッサと共有メモリとをシステムバスで接続し、各プロセ
ッサが前記共有メモリに対してリード・モディファイ・
ライト処理を行うと共に、各プロセッサの前記共有メモ
リに対するアクセスをアクセス調停回路で調停するよう
にしたマルチプロセッサシステムにおいて、前記各プロ
セッサは、自己が前記リード・モディファイ・ライト処
理のリード処理を行うときは、そのときのメモリアドレ
スを保持するアドレス保持手段と、該当アドレス保持手
段の保持アドレスと前記リード処理の終了により開放さ
れた前記システムバスに他のプロセッサから出力されて
いるアドレスとが一致するか否かを検出するアドレス一
致検出手段と、該アドレス一致検出手段でアドレスの一
致を検出したときに、前記他のプロセッサにアクセス中
断信号を送出するアクセス中断指令手段と、前記共有メ
モリのアクセス開始時に他のプロセッサからアクセス中
断信号を受信したときに当該共有メモリのアクセスを中
断するアクセス中断手段とを備えていることを特徴とし
ている。
【００１１】また請求項２に係わるマルチプロセッサシ
ステムにおけるデータ保護装置は、前記アクセス中断手
段において、共有メモリのアクセスを中断したときに、
そのときのアクセスアドレスを保持し、当該アクセスア
ドレスとシステムバスのアドレスとが一致する状態でア
クセス中断信号が解除されたときに、自動的に共有メモ
リのアクセスを再開するように構成されている。
ステムにおけるデータ保護装置は、前記アクセス中断手
段において、共有メモリのアクセスを中断したときに、
そのときのアクセスアドレスを保持し、当該アクセスア
ドレスとシステムバスのアドレスとが一致する状態でア
クセス中断信号が解除されたときに、自動的に共有メモ
リのアクセスを再開するように構成されている。
【００１２】
【作用】請求項１に係わるマルチプロセッサシステムに
おけるデータ保護装置は、シテムバスに接続された各プ
ロセッサごとにアドレス保持手段と、アドレス一致検出
手段と、アクセス中断指令手段と、アクセス中断手段と
を備え、１つのプロセッサが共有メモリにアクセスし、
リード・モディファイ・ライト処理を行っている間、そ
の処理対象となるアドレスデータの保護を行う。
おけるデータ保護装置は、シテムバスに接続された各プ
ロセッサごとにアドレス保持手段と、アドレス一致検出
手段と、アクセス中断指令手段と、アクセス中断手段と
を備え、１つのプロセッサが共有メモリにアクセスし、
リード・モディファイ・ライト処理を行っている間、そ
の処理対象となるアドレスデータの保護を行う。
【００１３】すなわち、各プロセッサは自己が調停回路
から自己宛の調停信号を受けて前記リード・モディファ
イ・ライト処理のリード処理を行うときに、まずアドレ
ス情報を出力してアクセスし、かつ調停回路を介して送
信される他のプロセッサのアクセス中断信号が有るか否
かを監視する。そのとき、アクセス中断信号が無い場合
にはリード処理、続いてモディファイ処理を行った後、
ライト処理を行う。
から自己宛の調停信号を受けて前記リード・モディファ
イ・ライト処理のリード処理を行うときに、まずアドレ
ス情報を出力してアクセスし、かつ調停回路を介して送
信される他のプロセッサのアクセス中断信号が有るか否
かを監視する。そのとき、アクセス中断信号が無い場合
にはリード処理、続いてモディファイ処理を行った後、
ライト処理を行う。
【００１４】また、自己が上記リード・モディファイ・
ライト処理のモディファイ処理を行なっている間に、他
のプロセッサが共有メモリアクセスのためシステムバス
にアドレス出力をすると、リード・モディファイ・ライ
ト処理中の上記プロセッサは、アドレス一致手段で保持
アドレスとシステムバスのアドレスとの一致を検出した
ときには、アクセス中断信号を他のプロセッサに送出し
て、他のプロセッサのアクセスを中断させてアクセスデ
ータを保護するが、アドレス一致手段で一致を検出しな
いときには他のプロセッサによる共有メモリのアクセス
を許容する。
ライト処理のモディファイ処理を行なっている間に、他
のプロセッサが共有メモリアクセスのためシステムバス
にアドレス出力をすると、リード・モディファイ・ライ
ト処理中の上記プロセッサは、アドレス一致手段で保持
アドレスとシステムバスのアドレスとの一致を検出した
ときには、アクセス中断信号を他のプロセッサに送出し
て、他のプロセッサのアクセスを中断させてアクセスデ
ータを保護するが、アドレス一致手段で一致を検出しな
いときには他のプロセッサによる共有メモリのアクセス
を許容する。
【００１５】また、請求項２に係わるマルチプロセッサ
システムにおけるデータ保護装置では、自己の行った共
有メモリのアクセスを他プロセッサの上記アクセス中断
信号により中断したときに、そのときのアクセスアドレ
スを保持する。そして上記プロセッサは、システムバス
に出力されているアドレスの監視を行い、当該アドレス
とシステムバスのアドレスが一致する状態でアクセス中
断信号が解除されたとき、即ちモディファイ処理からラ
イト処理に移行したときを検出して、自動的に共有メモ
リのアクセスを再開する。
システムにおけるデータ保護装置では、自己の行った共
有メモリのアクセスを他プロセッサの上記アクセス中断
信号により中断したときに、そのときのアクセスアドレ
スを保持する。そして上記プロセッサは、システムバス
に出力されているアドレスの監視を行い、当該アドレス
とシステムバスのアドレスが一致する状態でアクセス中
断信号が解除されたとき、即ちモディファイ処理からラ
イト処理に移行したときを検出して、自動的に共有メモ
リのアクセスを再開する。
【００１６】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１はこの発明の第１実施例を示すマルチプロ
セッサシステムのシステム構成図である。図中、Ｓはシ
ステムバスであって、このシステムバスＳに複数例えば
４個のプロセッサＰ1 〜Ｐ4 とこれらのプロセッサＰ1
〜Ｐ4 からアクセスされる共有メモリＭとが接続されて
マルチプロセッサシステムが構成され、プロセッサＰ1
〜Ｐ4 は共有メモリＭをアクセスする際に調停回路ＴＣ
によって、アクセスが重ならないように調停されてい
る。
明する。図１はこの発明の第１実施例を示すマルチプロ
セッサシステムのシステム構成図である。図中、Ｓはシ
ステムバスであって、このシステムバスＳに複数例えば
４個のプロセッサＰ1 〜Ｐ4 とこれらのプロセッサＰ1
〜Ｐ4 からアクセスされる共有メモリＭとが接続されて
マルチプロセッサシステムが構成され、プロセッサＰ1
〜Ｐ4 は共有メモリＭをアクセスする際に調停回路ＴＣ
によって、アクセスが重ならないように調停されてい
る。
【００１７】プロセッサＰ1 は中央処理装置ＣＰＵ1 と
この中央処理装置ＣＰＵ1 とシステムバスＳとの間に介
装されたバスインターフェイスＢＩ1 を備えており、中
央処理装置ＣＰＵ1 で種々の演算処理を行い、この演算
過程で必要に応じて共有メモリＭをアクセスする。この
中央処理装置ＣＰＵ1 による共有メモリＭのアクセス
は、まず、アクセスが単なるリード・ライト処理である
か共有メモリＭからのリードデータにインクリメント・
デクリメント等のモディファイ処理を行った結果を再書
き込みするリード・モディファイ・ライト処理であるか
を判断する。
この中央処理装置ＣＰＵ1 とシステムバスＳとの間に介
装されたバスインターフェイスＢＩ1 を備えており、中
央処理装置ＣＰＵ1 で種々の演算処理を行い、この演算
過程で必要に応じて共有メモリＭをアクセスする。この
中央処理装置ＣＰＵ1 による共有メモリＭのアクセス
は、まず、アクセスが単なるリード・ライト処理である
か共有メモリＭからのリードデータにインクリメント・
デクリメント等のモディファイ処理を行った結果を再書
き込みするリード・モディファイ・ライト処理であるか
を判断する。
【００１８】このアクセス判断結果が、リード処理又は
ライト処理であるときには、調停回路ＴＣから自己宛の
調停信号を受信したときに、アドレスデータをバスイン
ターフェイスＢＩ1 を介してシステムバスＳを構成する
アドレスバスに送出し、この状態で後述するＷＡＩＴ信
号を受信したか否かを判定し、ＷＡＩＴ信号を受信して
いないときに、直ちに所定のリード処理またはライト処
理を実行し、ＷＡＩＴ信号を受信したときにはアクセス
を中断する。
ライト処理であるときには、調停回路ＴＣから自己宛の
調停信号を受信したときに、アドレスデータをバスイン
ターフェイスＢＩ1 を介してシステムバスＳを構成する
アドレスバスに送出し、この状態で後述するＷＡＩＴ信
号を受信したか否かを判定し、ＷＡＩＴ信号を受信して
いないときに、直ちに所定のリード処理またはライト処
理を実行し、ＷＡＩＴ信号を受信したときにはアクセス
を中断する。
【００１９】また、前記アクセス判断結果が、リード・
モディファイ・ライト処理であるときには、調停回路Ｔ
Ｃからの自己宛の調停信号を受信したときに、アドレス
データをバスインターフェイスＢＩ1 を介してシステム
バスＳのアドレスバスに送出した状態で後述するＷＡＩ
Ｔ信号を受信したか否かを判定し、ＷＡＩＴ信号を受信
しないときには、ＬＯＣＫ信号をバスインターフェイス
ＢＩ1 に送出してアクセスを開始し、リード・モディフ
ァイ処理を終了し、ライト処理を実行すると、ＬＯＣＫ
信号を解除して、ＷＡＩＴ信号を受信したときには、共
有メモリＭのアクセスを中断する。
モディファイ・ライト処理であるときには、調停回路Ｔ
Ｃからの自己宛の調停信号を受信したときに、アドレス
データをバスインターフェイスＢＩ1 を介してシステム
バスＳのアドレスバスに送出した状態で後述するＷＡＩ
Ｔ信号を受信したか否かを判定し、ＷＡＩＴ信号を受信
しないときには、ＬＯＣＫ信号をバスインターフェイス
ＢＩ1 に送出してアクセスを開始し、リード・モディフ
ァイ処理を終了し、ライト処理を実行すると、ＬＯＣＫ
信号を解除して、ＷＡＩＴ信号を受信したときには、共
有メモリＭのアクセスを中断する。
【００２０】一方、バスインターフェイスＢＩ1 は、中
央処理装置ＣＰＵ1 が共有メモリＭのリード・モディフ
ァイ・ライト処理のリード処理を行うときに、そのとき
のアドレス等のデータをシステムバスＳに対して送受信
する送受信部ＴＲＡ1 と中央処理装置ＣＰＵ1 からのＬ
ＯＣＫ信号によってアドレスデータを保持するレジスタ
部Ｒ1 と、このレジスタ部Ｒ1 に保持されているアドレ
スデータと送受信部ＴＲＡ1 で受信したアドレスバスに
出力されているアドレスデータとの一致を検出する比較
部Ｃ1 とこの比較部Ｃ1 で一致を検出したときには、そ
の例えば論理値“１”の比較出力をアクセス中断信号の
ＷＡＩＴ信号として、他のプロセッサに送信すると共
に、他のプロセッサからのＷＡＩＴ信号を受信する送受
信部ＴＲＢ 1 とを備えている。
央処理装置ＣＰＵ1 が共有メモリＭのリード・モディフ
ァイ・ライト処理のリード処理を行うときに、そのとき
のアドレス等のデータをシステムバスＳに対して送受信
する送受信部ＴＲＡ1 と中央処理装置ＣＰＵ1 からのＬ
ＯＣＫ信号によってアドレスデータを保持するレジスタ
部Ｒ1 と、このレジスタ部Ｒ1 に保持されているアドレ
スデータと送受信部ＴＲＡ1 で受信したアドレスバスに
出力されているアドレスデータとの一致を検出する比較
部Ｃ1 とこの比較部Ｃ1 で一致を検出したときには、そ
の例えば論理値“１”の比較出力をアクセス中断信号の
ＷＡＩＴ信号として、他のプロセッサに送信すると共
に、他のプロセッサからのＷＡＩＴ信号を受信する送受
信部ＴＲＢ 1 とを備えている。
【００２１】プロセッサＰ2 〜Ｐ4 も上記プロセッサＰ
1 と同様の構成を有し、それぞれのＣＰＵ2 〜ＣＰＵ4
とバスインターフェイスＢＩ2 〜ＢＩ4 とを備え、各バ
スインターフェイスには、レジスタ部Ｒ2 〜Ｒ4 、比較
部Ｃ2 〜Ｃ4 、送受信部ＴＲＡ2 〜ＴＲＡ4 、ＴＲＢ2
〜ＴＲＢ4 を有している。さらに、調停回路ＴＣは、各
プロセッサＰ2 〜Ｐ4 から共有メモリアクセス要求があ
ったときに、複数のプロセッサのアクセスが競合してい
るか否かを判断し、競合していないときには、該当する
プロセッサに対して調停信号を送出するが、競合してい
るときには、予め設定された優先順位等に基づいて調停
を行い、１つのプロセッサにのみ調停信号を送出する。
1 と同様の構成を有し、それぞれのＣＰＵ2 〜ＣＰＵ4
とバスインターフェイスＢＩ2 〜ＢＩ4 とを備え、各バ
スインターフェイスには、レジスタ部Ｒ2 〜Ｒ4 、比較
部Ｃ2 〜Ｃ4 、送受信部ＴＲＡ2 〜ＴＲＡ4 、ＴＲＢ2
〜ＴＲＢ4 を有している。さらに、調停回路ＴＣは、各
プロセッサＰ2 〜Ｐ4 から共有メモリアクセス要求があ
ったときに、複数のプロセッサのアクセスが競合してい
るか否かを判断し、競合していないときには、該当する
プロセッサに対して調停信号を送出するが、競合してい
るときには、予め設定された優先順位等に基づいて調停
を行い、１つのプロセッサにのみ調停信号を送出する。
【００２２】次に、上記第１実施例の動作を各プロセッ
サＰi （ｉ＝１、２、３、４）の中央処理装置ＣＰＵi
の処理手順の一例を示す図２のフローチャート及び図３
のタイムチャートにて説明する。中央処理装置ＣＰＵi
は、所定周期のタイマ割込処理として図２の処理を実行
し、まずステップＳ１で、共有メモリＭに対するアクセ
ス要求があるか否かを判定し、アクセス要求がないとき
にはアクセス要求があるまで待機し、アクセス要求があ
ったときにはステップＳ２に移行する。
サＰi （ｉ＝１、２、３、４）の中央処理装置ＣＰＵi
の処理手順の一例を示す図２のフローチャート及び図３
のタイムチャートにて説明する。中央処理装置ＣＰＵi
は、所定周期のタイマ割込処理として図２の処理を実行
し、まずステップＳ１で、共有メモリＭに対するアクセ
ス要求があるか否かを判定し、アクセス要求がないとき
にはアクセス要求があるまで待機し、アクセス要求があ
ったときにはステップＳ２に移行する。
【００２３】このステップＳ２では、アクセスがリード
・モディファイ・ライト処理であるか否かを判定し、リ
ード・モディファイ・ライト処理ではない単なるリード
処理またはライト処理であるときには、ステップＳ３に
移行して、調停回路ＴＣに対して調停を要求し、次いで
ステップＳ４で調停信号を受信したか否かを判定し、調
停信号を受信していないときには、受信するまで待機
し、調停信号を受信したときには、ステップＳ５に移行
し、アドレスデータをバスインターフェイスＢＩ i のレ
ジスタ部Ｒi 及び送受信部ＴＲＡi に送出してからステ
ップＳ６に移行する。
・モディファイ・ライト処理であるか否かを判定し、リ
ード・モディファイ・ライト処理ではない単なるリード
処理またはライト処理であるときには、ステップＳ３に
移行して、調停回路ＴＣに対して調停を要求し、次いで
ステップＳ４で調停信号を受信したか否かを判定し、調
停信号を受信していないときには、受信するまで待機
し、調停信号を受信したときには、ステップＳ５に移行
し、アドレスデータをバスインターフェイスＢＩ i のレ
ジスタ部Ｒi 及び送受信部ＴＲＡi に送出してからステ
ップＳ６に移行する。
【００２４】このステップＳ６では、所定時間以内にＷ
ＡＩＴ信号を受信したか否かを判定し、ＷＡＩＴ信号を
受信しないときには、ステップＳ７に移行して、所定の
リード処理またはライト処理を実行してからタイマ割込
処理を終了して所定のメインプログラムに復帰し、ＷＡ
ＩＴ信号を受信したときにはそのままタイマ割込を終了
して所定のメインプログラムに復帰する。
ＡＩＴ信号を受信したか否かを判定し、ＷＡＩＴ信号を
受信しないときには、ステップＳ７に移行して、所定の
リード処理またはライト処理を実行してからタイマ割込
処理を終了して所定のメインプログラムに復帰し、ＷＡ
ＩＴ信号を受信したときにはそのままタイマ割込を終了
して所定のメインプログラムに復帰する。
【００２５】一方、ステップＳ２の判定結果が、リード
・モディファイ・ライト処理であるときには、ステップ
Ｓ１３に移行して、調停回路ＴＣに対して調停を要求
し、次いでステップＳ１４で調停信号を受信したか否か
を判定し、受信していないときには受信するまで待機
し、受信したときにはステップＳ１５に移行して、アド
レスデータをバスインターフェイスＢＩi のレジスタ部
Ｒi 及び送受信ＴＲＡi に送出してからステップＳ１６
に移行する。
・モディファイ・ライト処理であるときには、ステップ
Ｓ１３に移行して、調停回路ＴＣに対して調停を要求
し、次いでステップＳ１４で調停信号を受信したか否か
を判定し、受信していないときには受信するまで待機
し、受信したときにはステップＳ１５に移行して、アド
レスデータをバスインターフェイスＢＩi のレジスタ部
Ｒi 及び送受信ＴＲＡi に送出してからステップＳ１６
に移行する。
【００２６】このステップＳ１６では、所定時間以内に
ＷＡＩＴ信号を受信したか否かを判定し、ＷＡＩＴ信号
を受信したときには、そのままタイマ割込処理を終了し
て所定のメインプログラムに復帰し、ＷＡＩＴ信号を受
信しないときには、ステップＳ１７に移行して、ＬＯＣ
Ｋ信号をバスインターフェイスＢＩi のレジスタ部Ｒ i
に送出して、アドレスデータを保持させてから、リード
・モディファイ・ライト処理のリード処理を実行し、こ
れが終了するとステップＳ１８に移行する。
ＷＡＩＴ信号を受信したか否かを判定し、ＷＡＩＴ信号
を受信したときには、そのままタイマ割込処理を終了し
て所定のメインプログラムに復帰し、ＷＡＩＴ信号を受
信しないときには、ステップＳ１７に移行して、ＬＯＣ
Ｋ信号をバスインターフェイスＢＩi のレジスタ部Ｒ i
に送出して、アドレスデータを保持させてから、リード
・モディファイ・ライト処理のリード処理を実行し、こ
れが終了するとステップＳ１８に移行する。
【００２７】このステップＳ１８では、モディファイ処
理を実行し、このモディファイ処理が終了するとステッ
プＳ１９に移行して、共有メモリを再びアクセスし、ラ
イト処理を実行するために調停回路ＴＣに対して調停を
要求し、次いでステップＳ２０にて調停信号を受信した
か否かを判定し、調停信号を受信していないときにはそ
のまま待機し、調停信号を受信したときにステップＳ２
１に移行して、アドレスデータをバスインターフェイス
ＢＩi に送出してライト処理を実行する。このライト処
理が終了すると、ステップＳ２２に移行して、ＬＯＣＫ
信号を解除すると共に、レジスタ部Ｒi をクリアしてタ
イマ割込処理を終了して所定のメインプログラムに復帰
する。
理を実行し、このモディファイ処理が終了するとステッ
プＳ１９に移行して、共有メモリを再びアクセスし、ラ
イト処理を実行するために調停回路ＴＣに対して調停を
要求し、次いでステップＳ２０にて調停信号を受信した
か否かを判定し、調停信号を受信していないときにはそ
のまま待機し、調停信号を受信したときにステップＳ２
１に移行して、アドレスデータをバスインターフェイス
ＢＩi に送出してライト処理を実行する。このライト処
理が終了すると、ステップＳ２２に移行して、ＬＯＣＫ
信号を解除すると共に、レジスタ部Ｒi をクリアしてタ
イマ割込処理を終了して所定のメインプログラムに復帰
する。
【００２８】この図２の処理において、ステップＳ６及
びステップＳ１６の処理がアクセス中断手段に対応して
いる。したがって、今、プロセッサＰ1 の中央処理装置
ＣＰＵ1 でのみ共有メモリＭに対してリード・モディフ
ァイ・ライト処理の要求があり、他のプロセッサでは共
有メモリＭをアクセスしないものとすると、この場合に
は図３の区間Ｔ1 で中央処理装置ＣＰＵ1 が図２の処理
を実行したときに、ステップＳ１，Ｓ２を経てステップ
Ｓ１３に移行して、調停回路ＴＣに対して調停要求を送
出し、この調停回路ＴＣから図３（ａ）に示すように、
プロセッサＰ1 に対して調停信号が送出されると、これ
を受信することにより、図３（ｄ）に示すように、中央
処理装置ＣＰＵ1 から共有メモリＭに対するアドレスデ
ータがバスインターフェイスＢＩ 1 に送出される。この
ときバスインターフェイスＢＩ1 では、アドレスデータ
をレジスタ部Ｒ1 及び送受信部ＴＲＡ1 に送り、送受信
部ＴＲＡ1 によってシステムバスＳのアドレスバスにア
ドレスデータ例えば「１０００Ｈ」を送出する。
びステップＳ１６の処理がアクセス中断手段に対応して
いる。したがって、今、プロセッサＰ1 の中央処理装置
ＣＰＵ1 でのみ共有メモリＭに対してリード・モディフ
ァイ・ライト処理の要求があり、他のプロセッサでは共
有メモリＭをアクセスしないものとすると、この場合に
は図３の区間Ｔ1 で中央処理装置ＣＰＵ1 が図２の処理
を実行したときに、ステップＳ１，Ｓ２を経てステップ
Ｓ１３に移行して、調停回路ＴＣに対して調停要求を送
出し、この調停回路ＴＣから図３（ａ）に示すように、
プロセッサＰ1 に対して調停信号が送出されると、これ
を受信することにより、図３（ｄ）に示すように、中央
処理装置ＣＰＵ1 から共有メモリＭに対するアドレスデ
ータがバスインターフェイスＢＩ 1 に送出される。この
ときバスインターフェイスＢＩ1 では、アドレスデータ
をレジスタ部Ｒ1 及び送受信部ＴＲＡ1 に送り、送受信
部ＴＲＡ1 によってシステムバスＳのアドレスバスにア
ドレスデータ例えば「１０００Ｈ」を送出する。
【００２９】このとき、他のプロセッサＰ1 〜Ｐ4 が共
有メモリＭをアクセスしていないので、アドレスデータ
をアドレスバスに送出した時点では図３（ｃ）に示すよ
うに共有メモリリード処理を開始する。バスインターフ
ェイスＢＩ1 のレジスタ部Ｒ 1 では、ＬＯＣＫ信号が供
給されることにより、中央処理装置ＣＰＵ1 から送出さ
れているアドレスデータを保持して、これを比較部Ｃ1
に送出する。
有メモリＭをアクセスしていないので、アドレスデータ
をアドレスバスに送出した時点では図３（ｃ）に示すよ
うに共有メモリリード処理を開始する。バスインターフ
ェイスＢＩ1 のレジスタ部Ｒ 1 では、ＬＯＣＫ信号が供
給されることにより、中央処理装置ＣＰＵ1 から送出さ
れているアドレスデータを保持して、これを比較部Ｃ1
に送出する。
【００３０】一方、上記区間Ｔ1 では、調停回路ＴＣに
よってプロセッサＰ1 についてのみ調停信号が送出され
ているので、他のプロセッサＰ1 〜Ｐ4 は共有メモリＭ
に対してアクセス要求があったとしても、調停回路ＴＣ
から自己宛の調停信号を受信するまで待機状態となる。
その後、中央処理装置ＣＰＵ1 によりリード処理が終了
して、図３の区間Ｔ2に示すように、モディファイ処理
に移行すると、この間は中央処理装置ＣＰＵ1によって
共有メモリＭはアクセスされないので、アドレスバスは
開放されており、調停回路ＴＣでは、共有メモリＭに対
するアクセス要求がある他のプロセッサＰ3 に対して、
調停信号を送出する。
よってプロセッサＰ1 についてのみ調停信号が送出され
ているので、他のプロセッサＰ1 〜Ｐ4 は共有メモリＭ
に対してアクセス要求があったとしても、調停回路ＴＣ
から自己宛の調停信号を受信するまで待機状態となる。
その後、中央処理装置ＣＰＵ1 によりリード処理が終了
して、図３の区間Ｔ2に示すように、モディファイ処理
に移行すると、この間は中央処理装置ＣＰＵ1によって
共有メモリＭはアクセスされないので、アドレスバスは
開放されており、調停回路ＴＣでは、共有メモリＭに対
するアクセス要求がある他のプロセッサＰ3 に対して、
調停信号を送出する。
【００３１】このプロセッサＰ3 では、その中央処理装
置ＣＰＵ3 で、リード処理又は、ライト処理を行うため
に、図３（ｈ）に示すように、前述した中央処理装置を
ＣＰＵ1 のアドレスデータとは異なるアドレスデータ例
えば、「２０００Ｈ」をアドレスバスに送出して共有メ
モリＭをアクセスすると、モディファイ処理中であるプ
ロセッサＰ1 のバスインターフェイスＢＩ1 の比較部Ｃ
1 では、プロセッサＰ 3 が出力しているアドレスバスの
アドレスデータ「２０００Ｈ」とレジスタ部Ｒ 1 保持さ
れているアドレスデータ「１０００Ｈ」とが相違するた
め、その比較出力は論理値“０”を維持し、図３（ｃ）
に示すように、ＷＡＩＴ信号は送信されない。このた
め、プロセッサＰ3 では、アドレスデータを送出してか
ら所定時間内に、ＷＡＩＴ信号を受信していないため、
図３（ｉ）に示すように、共有メモリＭに対してリード
処理又はライト処理を実行することができる。
置ＣＰＵ3 で、リード処理又は、ライト処理を行うため
に、図３（ｈ）に示すように、前述した中央処理装置を
ＣＰＵ1 のアドレスデータとは異なるアドレスデータ例
えば、「２０００Ｈ」をアドレスバスに送出して共有メ
モリＭをアクセスすると、モディファイ処理中であるプ
ロセッサＰ1 のバスインターフェイスＢＩ1 の比較部Ｃ
1 では、プロセッサＰ 3 が出力しているアドレスバスの
アドレスデータ「２０００Ｈ」とレジスタ部Ｒ 1 保持さ
れているアドレスデータ「１０００Ｈ」とが相違するた
め、その比較出力は論理値“０”を維持し、図３（ｃ）
に示すように、ＷＡＩＴ信号は送信されない。このた
め、プロセッサＰ3 では、アドレスデータを送出してか
ら所定時間内に、ＷＡＩＴ信号を受信していないため、
図３（ｉ）に示すように、共有メモリＭに対してリード
処理又はライト処理を実行することができる。
【００３２】そして、プロセッサＰ3 によるアクセスが
終了して、図３の区間Ｔ3 となり、この状態でも中央処
理装置ＣＰＵ1 では、図３（ｆ）に示すように、モディ
ファイ処理を継続しているものとすると、アドレスバス
は開放されており、この状態でプロセッサＰ2 の中央処
理装置ＣＰＵ2 から、現在モディファイ処理中の中央処
理装置ＣＰＵ1 のアドレスデータと同一のアドレスデー
タすなわち「１０００Ｈ」をアクセスする要求があった
ときには、アドレスバスが開放されていることから、調
停回路ＴＣは図３（ａ）に示すように、区間Ｔ3 で中央
処理装置ＣＰＵ 2 に対して調停信号を送出し、これに応
じて中央処理装置ＣＰＵ2 で図３（ｊ）に示すように、
アドレスデータ「１０００Ｈ」をアドレスバスに送出す
る。このように、アドレスバスのアドレスデータが「１
０００Ｈ」となると、モディファイ処理中のプロセッサ
Ｐ1 におけるバスインターフェイスＢＩ1 の比較部Ｃ1
の比較出力が論理値“０”から論理値“１”に反転し、
これが図３（ｃ）に示すようにＷＡＩＴ信号として送受
信部ＴＲＢ1 を介して他の全てのプロセッサＰ2 〜Ｐ4
に送信される。このため、アクセスを開始した中央処理
装置ＣＰＵ2 では、ＷＡＩＴ信号を受信することによ
り、図３（ｋ）に示すように、アクセスを中断して待機
状態に移行する。
終了して、図３の区間Ｔ3 となり、この状態でも中央処
理装置ＣＰＵ1 では、図３（ｆ）に示すように、モディ
ファイ処理を継続しているものとすると、アドレスバス
は開放されており、この状態でプロセッサＰ2 の中央処
理装置ＣＰＵ2 から、現在モディファイ処理中の中央処
理装置ＣＰＵ1 のアドレスデータと同一のアドレスデー
タすなわち「１０００Ｈ」をアクセスする要求があった
ときには、アドレスバスが開放されていることから、調
停回路ＴＣは図３（ａ）に示すように、区間Ｔ3 で中央
処理装置ＣＰＵ 2 に対して調停信号を送出し、これに応
じて中央処理装置ＣＰＵ2 で図３（ｊ）に示すように、
アドレスデータ「１０００Ｈ」をアドレスバスに送出す
る。このように、アドレスバスのアドレスデータが「１
０００Ｈ」となると、モディファイ処理中のプロセッサ
Ｐ1 におけるバスインターフェイスＢＩ1 の比較部Ｃ1
の比較出力が論理値“０”から論理値“１”に反転し、
これが図３（ｃ）に示すようにＷＡＩＴ信号として送受
信部ＴＲＢ1 を介して他の全てのプロセッサＰ2 〜Ｐ4
に送信される。このため、アクセスを開始した中央処理
装置ＣＰＵ2 では、ＷＡＩＴ信号を受信することによ
り、図３（ｋ）に示すように、アクセスを中断して待機
状態に移行する。
【００３３】その後、中央処理装置ＣＰＵ1 でのモディ
ファイ処理が終了して、この中央処理装置ＣＰＵ1 がラ
イト処理を行うために調停信号を受信すると、図３
（ｅ）に示すように、ＬＯＣＫ信号が解除されて、レジ
スタ部Ｒ1 のアドレスデータがクリアされるとともに、
図３（ｄ）に示すように、再度「１０００Ｈ」のアドレ
スデータをアドレスバスに送出して図３（ｆ）に示すよ
うに共有メモリライト処理が実行される。
ファイ処理が終了して、この中央処理装置ＣＰＵ1 がラ
イト処理を行うために調停信号を受信すると、図３
（ｅ）に示すように、ＬＯＣＫ信号が解除されて、レジ
スタ部Ｒ1 のアドレスデータがクリアされるとともに、
図３（ｄ）に示すように、再度「１０００Ｈ」のアドレ
スデータをアドレスバスに送出して図３（ｆ）に示すよ
うに共有メモリライト処理が実行される。
【００３４】このように、上記第１実施例によると、あ
るプロセッサＰi によってリード・モディファイ・ライ
ト処理を実行したときには、リード処理からモディファ
イ処理に移行した時点で、他のプロセッサの同一アドレ
スデータによる共有メモリＭに対するアクセスを行った
場合には、ＷＡＩＴ信号を送出して、そのアクセスを中
断させることにより、リード・モディファイ・ライト処
理におけるデータの保護を確実に行うことができ、他の
プロセッサからは異なるアドレスデータによる共有メモ
リＭのアクセスについてはそのアクセスを許容すること
ができるので、効率的なバスアクセスが可能となり、共
有メモリのリード・モディファイ・ライト処理のスルー
プットを向上させることができる。
るプロセッサＰi によってリード・モディファイ・ライ
ト処理を実行したときには、リード処理からモディファ
イ処理に移行した時点で、他のプロセッサの同一アドレ
スデータによる共有メモリＭに対するアクセスを行った
場合には、ＷＡＩＴ信号を送出して、そのアクセスを中
断させることにより、リード・モディファイ・ライト処
理におけるデータの保護を確実に行うことができ、他の
プロセッサからは異なるアドレスデータによる共有メモ
リＭのアクセスについてはそのアクセスを許容すること
ができるので、効率的なバスアクセスが可能となり、共
有メモリのリード・モディファイ・ライト処理のスルー
プットを向上させることができる。
【００３５】次に、本発明の第２実施例を図４〜図６を
伴って説明する。この第２実施例は、あるプロセッサが
共有メモリをアクセスしたときに、他のプロセッサがリ
ード・モディファイ・ライト処理中であって、共有メモ
リのアクセスを中断したときに、共有メモリに対する再
アクセス処理を自動的に行うようにしたものである。
伴って説明する。この第２実施例は、あるプロセッサが
共有メモリをアクセスしたときに、他のプロセッサがリ
ード・モディファイ・ライト処理中であって、共有メモ
リのアクセスを中断したときに、共有メモリに対する再
アクセス処理を自動的に行うようにしたものである。
【００３６】この第２実施例では、各プロセッサＰi の
バスインタフェイスＢＩi が、図４に示すように、第１
実施例における図１の構成に加えて、可動接点ｔC が比
較部Ｃi の出力側に接続された中央処理装置ＣＰＵi か
ら出力されるＬＯＣＫ信号によって切換動作される切換
スイッチＳＷi と、この切換スイッチＳＷi の常閉接点
ｔNCが非反転入力側に、送受信部ＴＲＢi で受信するＷ
ＡＩＴ信号が反転入力側に夫々入力されるアンドゲート
ＡＮＤi と、送受信部ＴＲＢi で受信するＷＡＩＴ信号
がセット入力端子ｓに、上述したアンドゲートＡＮＤi
の出力信号がリセット入力端子ｒに夫々入力されると共
に、肯定出力端子Ｑの出力信号がＷＡＩＴ信号として中
央処理装置ＣＰＵi に入力されるＲＳ型フリップフロッ
プＦＦiと、送受信部ＴＲＢi で受信するＷＡＩＴ信号
及び中央処理装置ＣＰＵi から出力されるＬＯＣＫ信号
が入力されると共に、出力信号をレシスタ部Ｒi の格納
入力端子ｔM に出力するオアゲートＯＲi とを設けたこ
とを除いては、前述した図１と同様の構成を有する。
バスインタフェイスＢＩi が、図４に示すように、第１
実施例における図１の構成に加えて、可動接点ｔC が比
較部Ｃi の出力側に接続された中央処理装置ＣＰＵi か
ら出力されるＬＯＣＫ信号によって切換動作される切換
スイッチＳＷi と、この切換スイッチＳＷi の常閉接点
ｔNCが非反転入力側に、送受信部ＴＲＢi で受信するＷ
ＡＩＴ信号が反転入力側に夫々入力されるアンドゲート
ＡＮＤi と、送受信部ＴＲＢi で受信するＷＡＩＴ信号
がセット入力端子ｓに、上述したアンドゲートＡＮＤi
の出力信号がリセット入力端子ｒに夫々入力されると共
に、肯定出力端子Ｑの出力信号がＷＡＩＴ信号として中
央処理装置ＣＰＵi に入力されるＲＳ型フリップフロッ
プＦＦiと、送受信部ＴＲＢi で受信するＷＡＩＴ信号
及び中央処理装置ＣＰＵi から出力されるＬＯＣＫ信号
が入力されると共に、出力信号をレシスタ部Ｒi の格納
入力端子ｔM に出力するオアゲートＯＲi とを設けたこ
とを除いては、前述した図１と同様の構成を有する。
【００３７】また、中央処理装置ＣＰＵi では、図５に
示すように、前述した図２の処理におけるステップＳ１
及びＳ２の間に、バスインタフェースＢＩi からの前述
したＷＡＩＴ信号が論理値“１”であるか否かを判定す
るステップＳ３０が介挿され、ＷＡＩＴ信号が論理値
“０”であるときにステップＳ２に移行し、ＷＡＩＴ信
号が論理値“１”であるときには、そのままタイマ割込
処理を終了することを除いては前述した図２の処理と同
様の処理を行う。
示すように、前述した図２の処理におけるステップＳ１
及びＳ２の間に、バスインタフェースＢＩi からの前述
したＷＡＩＴ信号が論理値“１”であるか否かを判定す
るステップＳ３０が介挿され、ＷＡＩＴ信号が論理値
“０”であるときにステップＳ２に移行し、ＷＡＩＴ信
号が論理値“１”であるときには、そのままタイマ割込
処理を終了することを除いては前述した図２の処理と同
様の処理を行う。
【００３８】この図５の処理において、ステップＳ６及
びステップＳ１６の処理と前述したバスインタフェース
ＢＩi の比較部Ｃi 、レジスタ部Ｒi 、切換スイッチＳ
Ｗi、アンドゲートＡＮＤi 、オアゲートＯＲi 、フリ
ップフロップＦＦi とがアクセス中断手段に対応してい
る。次に、上記第２実施例の動作を図６のタイムチャー
トを伴って説明する。
びステップＳ１６の処理と前述したバスインタフェース
ＢＩi の比較部Ｃi 、レジスタ部Ｒi 、切換スイッチＳ
Ｗi、アンドゲートＡＮＤi 、オアゲートＯＲi 、フリ
ップフロップＦＦi とがアクセス中断手段に対応してい
る。次に、上記第２実施例の動作を図６のタイムチャー
トを伴って説明する。
【００３９】今、各プロセッサＰ1 〜Ｐ4 で共有メモリ
Ｍをアクセスしていないものとすると、この状態では、
各プロセッサＰ1 〜Ｐ4 の中央処理装置ＣＰＵ1 〜ＣＰ
Ｕ4からアドレスデータが出力されていないと共に、Ｌ
ＯＣＫ信号も論理値“０”を維持している。このため、
バスインタフェースＢＩ1 〜ＢＩ4 のレジスタ部Ｒ1〜
Ｒ4 がクリア状態であると共に、切換スイッチＳＷ1 〜
ＳＷ4 の可動接点ｔcが常閉接点ｔNC側に切換えられて
いる。この状態では、送受信部ＴＲＢ1 〜ＴＲＢ4 に入
力されるＷＡＩＴ信号は論理値“０”を維持していると
共に、比較部Ｃ 1 〜Ｃ4 の出力信号も論理値“０”とな
っているので、アンドゲートＡＮＤ1 〜ＡＮＤ4 の出力
信号も論理値“０”を維持しており、ＲＳ型フリップフ
ロップＦＦ1 〜ＦＦ4 もリセット状態を維持して、肯定
出力端子Ｑから出力されるＷＡＩＴ信号が論理値“０”
を維持している。
Ｍをアクセスしていないものとすると、この状態では、
各プロセッサＰ1 〜Ｐ4 の中央処理装置ＣＰＵ1 〜ＣＰ
Ｕ4からアドレスデータが出力されていないと共に、Ｌ
ＯＣＫ信号も論理値“０”を維持している。このため、
バスインタフェースＢＩ1 〜ＢＩ4 のレジスタ部Ｒ1〜
Ｒ4 がクリア状態であると共に、切換スイッチＳＷ1 〜
ＳＷ4 の可動接点ｔcが常閉接点ｔNC側に切換えられて
いる。この状態では、送受信部ＴＲＢ1 〜ＴＲＢ4 に入
力されるＷＡＩＴ信号は論理値“０”を維持していると
共に、比較部Ｃ 1 〜Ｃ4 の出力信号も論理値“０”とな
っているので、アンドゲートＡＮＤ1 〜ＡＮＤ4 の出力
信号も論理値“０”を維持しており、ＲＳ型フリップフ
ロップＦＦ1 〜ＦＦ4 もリセット状態を維持して、肯定
出力端子Ｑから出力されるＷＡＩＴ信号が論理値“０”
を維持している。
【００４０】この状態で、例えば図６の区間Ｔ1 でプロ
セッサＰ1 の中央処理装置ＣＰＵ1で共有メモリＭに対
してリード・モディファイ・ライト処理の要求があり、
このプロセッサＰ1 に調停回路ＴＣから図６（ａ）に示
すように、調停信号が入力されると、中央処理装置ＣＰ
Ｕ1 から前述した第１実施例と同様に、「１０００Ｈ」
のアドレスデータがレジスタ部Ｒ1 及び送受信部ＴＲＡ
1 に送出される。このとき、他のプロセッサＰ2 〜Ｐ4
が共有メモリＭのアクセス中ではないので、ＷＡＩＴ信
号が送受信部ＴＲＢ1 に入力されることはなく、中央処
理装置ＣＰＵ1はＬＯＣＫ信号を論理値“１”としてレ
ジスタ部Ｒ1 でアドレスデータを保持させると共に、切
換スイッチＳＷ1 の可動接点ｔC を常閉接点ｔNC側から
常開接点ｔNO側に切換えてから前述した第１実施例と同
様に、リード・モディファイ・ライト処理を実行する。
セッサＰ1 の中央処理装置ＣＰＵ1で共有メモリＭに対
してリード・モディファイ・ライト処理の要求があり、
このプロセッサＰ1 に調停回路ＴＣから図６（ａ）に示
すように、調停信号が入力されると、中央処理装置ＣＰ
Ｕ1 から前述した第１実施例と同様に、「１０００Ｈ」
のアドレスデータがレジスタ部Ｒ1 及び送受信部ＴＲＡ
1 に送出される。このとき、他のプロセッサＰ2 〜Ｐ4
が共有メモリＭのアクセス中ではないので、ＷＡＩＴ信
号が送受信部ＴＲＢ1 に入力されることはなく、中央処
理装置ＣＰＵ1はＬＯＣＫ信号を論理値“１”としてレ
ジスタ部Ｒ1 でアドレスデータを保持させると共に、切
換スイッチＳＷ1 の可動接点ｔC を常閉接点ｔNC側から
常開接点ｔNO側に切換えてから前述した第１実施例と同
様に、リード・モディファイ・ライト処理を実行する。
【００４１】そして、中央処理装置ＣＰＵ1 でのリード
処理が終了して、区間Ｔ2 でモディファイ処理に移行す
ると、このモディファイ処理時には共有メモリＭのアク
セスは行っていないので、調停回路ＴＣは他のプロセッ
サ例えばプロセッサＰ3 からアクセス要求がある場合に
は、このプロセッサＰ3 に対して調停信号を出力し、共
有メモリＭに対するアクセスを許容する。このとき、プ
ロセッサＰ3 の中央処理装置ＣＰＵ3 が共有メモリＭの
リード・モディファイ・ライト処理を行っているプロセ
ッサＰ1 と同一アドレスをアクセスする場合には、図６
（ｂ）でアドレスデータ「１０００Ｈ」をシステムバス
Ｓに送出した時点で、プロセッサＰ1 におけるバスイン
タフェースＢＩ1 の比較部Ｃ1 でシステムバスＳのアド
レスデータとレジスタ部Ｒ1 に保持しているアドレスデ
ータとの一致を検出して、比較出力が論理値“１”とな
り、これがＷＡＩＴ信号として切換スイッチＳＷ1 の可
動接点ｔC 及び常開接点ｔNOを介して送受信部ＴＲＢ1
に送出され、この送受信部ＴＲＢ1 から各プロセッサＰ
2 〜Ｐ4 のバスインタフェースＢＩ2 〜ＢＩ4 に入力さ
れる。
処理が終了して、区間Ｔ2 でモディファイ処理に移行す
ると、このモディファイ処理時には共有メモリＭのアク
セスは行っていないので、調停回路ＴＣは他のプロセッ
サ例えばプロセッサＰ3 からアクセス要求がある場合に
は、このプロセッサＰ3 に対して調停信号を出力し、共
有メモリＭに対するアクセスを許容する。このとき、プ
ロセッサＰ3 の中央処理装置ＣＰＵ3 が共有メモリＭの
リード・モディファイ・ライト処理を行っているプロセ
ッサＰ1 と同一アドレスをアクセスする場合には、図６
（ｂ）でアドレスデータ「１０００Ｈ」をシステムバス
Ｓに送出した時点で、プロセッサＰ1 におけるバスイン
タフェースＢＩ1 の比較部Ｃ1 でシステムバスＳのアド
レスデータとレジスタ部Ｒ1 に保持しているアドレスデ
ータとの一致を検出して、比較出力が論理値“１”とな
り、これがＷＡＩＴ信号として切換スイッチＳＷ1 の可
動接点ｔC 及び常開接点ｔNOを介して送受信部ＴＲＢ1
に送出され、この送受信部ＴＲＢ1 から各プロセッサＰ
2 〜Ｐ4 のバスインタフェースＢＩ2 〜ＢＩ4 に入力さ
れる。
【００４２】このため、共有メモリＭのアクセスを開始
したプロセッサＰ3 では、送受信部ＴＲＢ3 で論理値
“０”から論理値“１”を反転するＷＡＩＴ信号を受信
するため、ＲＳ型フリップフロップＦＦ3 がセット状態
となって、その肯定出力端子Ｑから論理値“１”のＷＡ
ＩＴ信号が中央処理装置ＣＰＵ3 に送信され、この中央
処理装置ＣＰＵ3 がアクセス中断状態となると同時に、
レジスタ部Ｒ3 では、その格納入力端子ｔM にオアゲー
トＯＲ3 を介して論理値“１”のＷＡＩＴ信号が入力さ
れることにより、中央処理装置ＣＰＵ3 から送出されて
いるアドレスデータを保持する。このため、比較部Ｃ3
では、自己がシステムバスＳに送出しているアドレスデ
ータとレジスタ部Ｒ3 に格納したアドレスデータとが一
致するため、論理値“１”の出力信号が出力されるが、
この時点では切換スイッチＳＷ3 はＬＯＣＫ信号が論理
値“０”であることにより、可動接点ｔC が常閉接点ｔ
NC側に切換えられているので、比較部Ｃ1 の出力信号が
アンドゲートＡＮＤ3 の非反転入力側に供給される。こ
のアンドゲートＡＮＤ3 の他方の反転入力側には、論理
値“１”のＷＡＩＴ信号が入力されているため、アンド
ゲートＡＮＤ3 の出力信号を論理値“０”を維持し、Ｒ
Ｓ型フリップフロップＦＦ3 はセット状態を継続する。
したプロセッサＰ3 では、送受信部ＴＲＢ3 で論理値
“０”から論理値“１”を反転するＷＡＩＴ信号を受信
するため、ＲＳ型フリップフロップＦＦ3 がセット状態
となって、その肯定出力端子Ｑから論理値“１”のＷＡ
ＩＴ信号が中央処理装置ＣＰＵ3 に送信され、この中央
処理装置ＣＰＵ3 がアクセス中断状態となると同時に、
レジスタ部Ｒ3 では、その格納入力端子ｔM にオアゲー
トＯＲ3 を介して論理値“１”のＷＡＩＴ信号が入力さ
れることにより、中央処理装置ＣＰＵ3 から送出されて
いるアドレスデータを保持する。このため、比較部Ｃ3
では、自己がシステムバスＳに送出しているアドレスデ
ータとレジスタ部Ｒ3 に格納したアドレスデータとが一
致するため、論理値“１”の出力信号が出力されるが、
この時点では切換スイッチＳＷ3 はＬＯＣＫ信号が論理
値“０”であることにより、可動接点ｔC が常閉接点ｔ
NC側に切換えられているので、比較部Ｃ1 の出力信号が
アンドゲートＡＮＤ3 の非反転入力側に供給される。こ
のアンドゲートＡＮＤ3 の他方の反転入力側には、論理
値“１”のＷＡＩＴ信号が入力されているため、アンド
ゲートＡＮＤ3 の出力信号を論理値“０”を維持し、Ｒ
Ｓ型フリップフロップＦＦ3 はセット状態を継続する。
【００４３】区間Ｔ3 では、プロセッサＰ3 がフリップ
フロップＦＦ3 がセット状態を維持し、アクセス中断状
態にあり、プロセッサＰ1 はモディファイ処理を継続し
ているので共有メモリＭのアクセスを行っているプロセ
ッサが無いため、調停回路ＴＣは他のプロセッサ例えば
Ｐ2 からのアクセス要求がある場合には、このプロセッ
サＰ2 に対して調停信号を出力し、共有メモリＭに対す
るアクセスを許容する。このとき、プロセッサＰ2 の中
央処理装置ＣＰＵ2 が共有メモリＭのリード・モディフ
ァイ・ライト処理のモディファイ処理を行っているプロ
セッサＰ1 と同一のアドレスすなわち、「１０００Ｈ」
をアクセスする場合には、前記プロセッサＰ3 が同一ア
ドレスをアクセスしたときと同様に、プロセッサＰ1 に
おけるバスインタフェースＢＩ1 の比較部Ｃ1 でシステ
ムバスＳのアドレスデータとレジスタ部Ｒ1 に保持して
いるアドレスデータとの一致を検出して、比較出力が論
理値“１”となり、ＷＡＩＴ信号を送受信部ＴＲＢ1 か
ら送出する。
フロップＦＦ3 がセット状態を維持し、アクセス中断状
態にあり、プロセッサＰ1 はモディファイ処理を継続し
ているので共有メモリＭのアクセスを行っているプロセ
ッサが無いため、調停回路ＴＣは他のプロセッサ例えば
Ｐ2 からのアクセス要求がある場合には、このプロセッ
サＰ2 に対して調停信号を出力し、共有メモリＭに対す
るアクセスを許容する。このとき、プロセッサＰ2 の中
央処理装置ＣＰＵ2 が共有メモリＭのリード・モディフ
ァイ・ライト処理のモディファイ処理を行っているプロ
セッサＰ1 と同一のアドレスすなわち、「１０００Ｈ」
をアクセスする場合には、前記プロセッサＰ3 が同一ア
ドレスをアクセスしたときと同様に、プロセッサＰ1 に
おけるバスインタフェースＢＩ1 の比較部Ｃ1 でシステ
ムバスＳのアドレスデータとレジスタ部Ｒ1 に保持して
いるアドレスデータとの一致を検出して、比較出力が論
理値“１”となり、ＷＡＩＴ信号を送受信部ＴＲＢ1 か
ら送出する。
【００４４】このため共有メモリＭに対するアクセスを
したプロセッサＰ2 は、前記プロセッサＰ3 と同様に、
プロセッサＰ2 におけるバスインタフェースＢＩ2 の送
受信部ＴＲＢ2 でＷＡＩＴ信号を受信するため、ＲＳ型
フリップフロップＦＦ2 がセット状態となって、中央処
理装置ＣＰＵ2 がアクセス中断状態となると同時に、レ
ジスタ部Ｒ2 にアドレスデータが保持される。また比較
部Ｃ2 にて、自己がシステムバスＳに出力しているアド
レスとレジスタ部Ｒ2 に格納しているアドレスの一致を
検出し、ＬＯＣＫ信号なしのアクセスであるため、この
比較部Ｃ2 での比較出力がアンドゲートＡＮＤ2 に非反
転入力され、他方の反転入力側には、ＷＡＩＴ信号が入
力されているため、前記プロセッサＰ3 と同様ＲＳ型フ
リップフロップＦＦ2 はセット状態を継続する。
したプロセッサＰ2 は、前記プロセッサＰ3 と同様に、
プロセッサＰ2 におけるバスインタフェースＢＩ2 の送
受信部ＴＲＢ2 でＷＡＩＴ信号を受信するため、ＲＳ型
フリップフロップＦＦ2 がセット状態となって、中央処
理装置ＣＰＵ2 がアクセス中断状態となると同時に、レ
ジスタ部Ｒ2 にアドレスデータが保持される。また比較
部Ｃ2 にて、自己がシステムバスＳに出力しているアド
レスとレジスタ部Ｒ2 に格納しているアドレスの一致を
検出し、ＬＯＣＫ信号なしのアクセスであるため、この
比較部Ｃ2 での比較出力がアンドゲートＡＮＤ2 に非反
転入力され、他方の反転入力側には、ＷＡＩＴ信号が入
力されているため、前記プロセッサＰ3 と同様ＲＳ型フ
リップフロップＦＦ2 はセット状態を継続する。
【００４５】その後、プロセッサＰ1 の中央処理装置Ｃ
ＰＵ1 でのモディファイ処理が終了すると、区間Ｔ4 に
移行してライト処理を行うために、調停回路ＴＣに対し
て調停要求をし、図６（ａ）に示すように、調停信号を
受信すると、再び共有メモリＭに対してアクセスを行
う。従って、図６（ｂ）に示すように再度「１０００
Ｈ」のアドレスデータをアドレスバスに送出し、このと
き他のプロセッサＰ2 〜Ｐ 4 が共有メモリＭのアクセス
できないので、ＷＡＩＴ信号が送受信部ＴＲＢ1 に入力
されることはないため、ＲＳ型フリップフロップＦＦ1
はリセット状態を維持する。そして中央処理装置ＣＰＵ
1 はライト処理を実行すると、図６（ｅ）に示すように
ＬＯＣＫ信号を解除して、レジスタ部Ｒ1 に格納されて
いるアドレスデータをクリアする。これに応じて、切換
えスイッチＳＷ1 の可動接点ｔC は常閉接点ｔNC側に切
り換わり、ＷＡＩＴ信号の発信が禁止される。
ＰＵ1 でのモディファイ処理が終了すると、区間Ｔ4 に
移行してライト処理を行うために、調停回路ＴＣに対し
て調停要求をし、図６（ａ）に示すように、調停信号を
受信すると、再び共有メモリＭに対してアクセスを行
う。従って、図６（ｂ）に示すように再度「１０００
Ｈ」のアドレスデータをアドレスバスに送出し、このと
き他のプロセッサＰ2 〜Ｐ 4 が共有メモリＭのアクセス
できないので、ＷＡＩＴ信号が送受信部ＴＲＢ1 に入力
されることはないため、ＲＳ型フリップフロップＦＦ1
はリセット状態を維持する。そして中央処理装置ＣＰＵ
1 はライト処理を実行すると、図６（ｅ）に示すように
ＬＯＣＫ信号を解除して、レジスタ部Ｒ1 に格納されて
いるアドレスデータをクリアする。これに応じて、切換
えスイッチＳＷ1 の可動接点ｔC は常閉接点ｔNC側に切
り換わり、ＷＡＩＴ信号の発信が禁止される。
【００４６】一方、プロセッサＰ1 のＷＡＩＴ信号によ
りアクセスを中断されたプロセッサＰ3 、Ｐ2 はＲＳ型
フリップフロップＦＦ3 及びフリップフロップＦＦ2 が
セット状態になっており、またレジスタ部Ｒ3 、レジス
タ部Ｒ2 には図６（ｊ）及び（ｍ）に示すようにアクセ
スを中断されたアドレスデータ「１０００Ｈ」が格納さ
れている。
りアクセスを中断されたプロセッサＰ3 、Ｐ2 はＲＳ型
フリップフロップＦＦ3 及びフリップフロップＦＦ2 が
セット状態になっており、またレジスタ部Ｒ3 、レジス
タ部Ｒ2 には図６（ｊ）及び（ｍ）に示すようにアクセ
スを中断されたアドレスデータ「１０００Ｈ」が格納さ
れている。
【００４７】このため、区間Ｔ4 でプロセッサＰ2 、プ
ロセッサＰ3 の比較部Ｃ2 、比較部Ｃ3 が、システムバ
スＳに出力されているプロセッサＰ1 のアドレスデータ
とレジスタ部Ｒ2 、レジスタ部Ｒ3 に格納されているア
ドレスデータの一致を検出し、論理値“１”の出力信号
が出力され、切換えスイッチＳＷ2 、切換えスイッチＳ
Ｗ3 は常閉接点ｔNC側に切換えられているので、論理値
“１”の出力信号がアンドゲートＡＮＤ2 、アンドゲー
トＡＮＤ3 の非反転入力側に供給される。そして、アン
ドゲートＡＮＤ2 、アンドゲートＡＮＤ3 の他方の反転
入力側に、送受信部ＴＲＢ2 、送受信部ＴＲＢ3 を通じ
て入力されるプロセッサＰ1 からのＷＡＩＴ信号が、論
理値“１”から論理値“０”に反転するため、アンドゲ
ートＡＮＤ2 、アンドゲートＡＮＤ3 の出力信号は論理
値“０”から論理値“１”に反転し、これがＲＳ型フリ
ップフロップＦＦ2 、ＲＳ型フリップフロップＦＦ3 の
リセット端子ｒに入力されるので、これらＲＳ型フリッ
プフロップＦＦ2 、ＲＳ型フリップフロップＦＦ3 がリ
セット状態となって、肯定出力端子Ｑから出力されるＷ
ＡＩＴ信号が論理値“１”から論理値“０”に反転する
ため、図６（ｉ）及び（ｌ）に示すようにＷＡＩＴ状態
が解除される。
ロセッサＰ3 の比較部Ｃ2 、比較部Ｃ3 が、システムバ
スＳに出力されているプロセッサＰ1 のアドレスデータ
とレジスタ部Ｒ2 、レジスタ部Ｒ3 に格納されているア
ドレスデータの一致を検出し、論理値“１”の出力信号
が出力され、切換えスイッチＳＷ2 、切換えスイッチＳ
Ｗ3 は常閉接点ｔNC側に切換えられているので、論理値
“１”の出力信号がアンドゲートＡＮＤ2 、アンドゲー
トＡＮＤ3 の非反転入力側に供給される。そして、アン
ドゲートＡＮＤ2 、アンドゲートＡＮＤ3 の他方の反転
入力側に、送受信部ＴＲＢ2 、送受信部ＴＲＢ3 を通じ
て入力されるプロセッサＰ1 からのＷＡＩＴ信号が、論
理値“１”から論理値“０”に反転するため、アンドゲ
ートＡＮＤ2 、アンドゲートＡＮＤ3 の出力信号は論理
値“０”から論理値“１”に反転し、これがＲＳ型フリ
ップフロップＦＦ2 、ＲＳ型フリップフロップＦＦ3 の
リセット端子ｒに入力されるので、これらＲＳ型フリッ
プフロップＦＦ2 、ＲＳ型フリップフロップＦＦ3 がリ
セット状態となって、肯定出力端子Ｑから出力されるＷ
ＡＩＴ信号が論理値“１”から論理値“０”に反転する
ため、図６（ｉ）及び（ｌ）に示すようにＷＡＩＴ状態
が解除される。
【００４８】そして、区間Ｔ5 にてプロセッサＰ2 、プ
ロセッサＰ3 が調停回路ＴＣに対して再アクセスのため
に、調停を要求し、要求が競合すると予め設定された優
先順位に基づいて調停を行い、図６（ｂ）に示すように
プロセッサＰ3 に対して調停信号が出力される。したが
って、プロセッサＰ2 は調停信号を受信するまで待機状
態となる。プロセッサＰ3 は上記調停信号を受信し、共
有メモリＭに対して再アクセスし、図６（ｍ）に示すよ
うにシステムバスＳに対してアドレスデータ「１０００
Ｈ」を再度出力し、リードまたはライト処理を実行す
る。
ロセッサＰ3 が調停回路ＴＣに対して再アクセスのため
に、調停を要求し、要求が競合すると予め設定された優
先順位に基づいて調停を行い、図６（ｂ）に示すように
プロセッサＰ3 に対して調停信号が出力される。したが
って、プロセッサＰ2 は調停信号を受信するまで待機状
態となる。プロセッサＰ3 は上記調停信号を受信し、共
有メモリＭに対して再アクセスし、図６（ｍ）に示すよ
うにシステムバスＳに対してアドレスデータ「１０００
Ｈ」を再度出力し、リードまたはライト処理を実行す
る。
【００４９】その後、区間Ｔ6 ではプロセッサＰ3 の共
有メモリＭに対する処理が終了しているため、システム
バスＳが開放され、図６（ｂ）に示すように調停回路Ｔ
ＣはプロセッサＰ2 に対して調停信号を送出するため、
プロセッサＰ2 は上記プロセッサＰ3 と同様に共有メモ
リＭに対して、再アクセスを開始する。このように、上
記第２実施例によると、第１実施例のリード・モディフ
ァイ・ライト処理におけるデータの保護装置に加えて、
他のプロセッサにより共有メモリのアクセスを中断され
たプロセッサＰi が、システムバス内のアドレスデータ
及びＷＡＩＴ信号が送出されているか否かを監視し、Ｗ
ＡＩＴ信号がなくなったときに、アクセス中断を解除
し、共有メモリに対する再アクセス処理を自動的に行う
ことで、無駄なアクセスを排除し、マルチプロセッサシ
ステムにおける各プロセッサ間の共有メモリのアクセス
を効率化することができる。
有メモリＭに対する処理が終了しているため、システム
バスＳが開放され、図６（ｂ）に示すように調停回路Ｔ
ＣはプロセッサＰ2 に対して調停信号を送出するため、
プロセッサＰ2 は上記プロセッサＰ3 と同様に共有メモ
リＭに対して、再アクセスを開始する。このように、上
記第２実施例によると、第１実施例のリード・モディフ
ァイ・ライト処理におけるデータの保護装置に加えて、
他のプロセッサにより共有メモリのアクセスを中断され
たプロセッサＰi が、システムバス内のアドレスデータ
及びＷＡＩＴ信号が送出されているか否かを監視し、Ｗ
ＡＩＴ信号がなくなったときに、アクセス中断を解除
し、共有メモリに対する再アクセス処理を自動的に行う
ことで、無駄なアクセスを排除し、マルチプロセッサシ
ステムにおける各プロセッサ間の共有メモリのアクセス
を効率化することができる。
【００５０】なお、上記第２実施例においては、アクセ
ス中断手段をバスインタフェースＢＩi のハードウェア
を含んで構成する場合について説明したが、これに限定
されているものではなく、例えばマイクロコンピュータ
を使用してソフトウェアによって処理するようにしても
よい。また、上記各実施例においては、アクセス中断信
号としてのＷＡＩＴ信号を調停回路ＴＣの信号線を利用
して他のプロセッサに送出する場合について説明した
が、これに限らず別途信号線を設けたり、システムバス
の一部を利用するようにしてもよい。
ス中断手段をバスインタフェースＢＩi のハードウェア
を含んで構成する場合について説明したが、これに限定
されているものではなく、例えばマイクロコンピュータ
を使用してソフトウェアによって処理するようにしても
よい。また、上記各実施例においては、アクセス中断信
号としてのＷＡＩＴ信号を調停回路ＴＣの信号線を利用
して他のプロセッサに送出する場合について説明した
が、これに限らず別途信号線を設けたり、システムバス
の一部を利用するようにしてもよい。
【００５１】
【発明の効果】以上に説明したように、請求項１に係わ
るマルチプロセッサシスムのデータ保護装置によれば、
あるプロセッサＰi がインクリメント・ディクリメント
等のリード・モディファイ・ライト処理を行うために共
有メモリアクセスしたとき、プロセッサのバスインター
フェイスに、そのメモリアドレスを保持し、保持したメ
モリアドレスと他のプロセッサがシステムバスに出力し
ているアドレスとを比較し、比較の結果アドレスが一致
しているときには他のプロセッサに対してアクセス中断
信号を送出するようにしたので、リード・モディファイ
・ライト処理の対象となるアドレスのデータを確実に保
護しながら、モディファイ処理中には、処理の対象とな
るメモリアドレスが重ならない限り、他のプロセッサの
共有メモリのアクセスを許容することができ、効率的な
バスアクセスが可能となるという効果が得られる。
るマルチプロセッサシスムのデータ保護装置によれば、
あるプロセッサＰi がインクリメント・ディクリメント
等のリード・モディファイ・ライト処理を行うために共
有メモリアクセスしたとき、プロセッサのバスインター
フェイスに、そのメモリアドレスを保持し、保持したメ
モリアドレスと他のプロセッサがシステムバスに出力し
ているアドレスとを比較し、比較の結果アドレスが一致
しているときには他のプロセッサに対してアクセス中断
信号を送出するようにしたので、リード・モディファイ
・ライト処理の対象となるアドレスのデータを確実に保
護しながら、モディファイ処理中には、処理の対象とな
るメモリアドレスが重ならない限り、他のプロセッサの
共有メモリのアクセスを許容することができ、効率的な
バスアクセスが可能となるという効果が得られる。
【００５２】また、請求項２に係わるマルチプロセッサ
システムのデータ保護装置によれば、あるプロセッサが
リード・モディファイ・ライト処理中のプロセッサＰi
と同一のメモリアドレスをアクセスをしたため、アクセ
スを中断したときに、そのときのアクセスアドレスを保
持し、当該アクセスアドレスと他のプロセッサがシステ
ムバスに出力しているアドレスとが一致する状態で、ア
クセス中断信号が解除されたとき、即ちライト処理に移
行したとき、共有メモリのアクセスを自動的に再開する
ことができるため、無駄なアクセスを抑制してプロセッ
サの中央処理装置の負荷を軽減させることができるとい
う効果が得られる。
システムのデータ保護装置によれば、あるプロセッサが
リード・モディファイ・ライト処理中のプロセッサＰi
と同一のメモリアドレスをアクセスをしたため、アクセ
スを中断したときに、そのときのアクセスアドレスを保
持し、当該アクセスアドレスと他のプロセッサがシステ
ムバスに出力しているアドレスとが一致する状態で、ア
クセス中断信号が解除されたとき、即ちライト処理に移
行したとき、共有メモリのアクセスを自動的に再開する
ことができるため、無駄なアクセスを抑制してプロセッ
サの中央処理装置の負荷を軽減させることができるとい
う効果が得られる。
【図１】本発明の第１実施例を示すシステム構成図であ
る。
る。
【図２】本発明の第１実施例における中央処理装置の処
理手順を示すフローチャートである。
理手順を示すフローチャートである。
【図３】本第１実施例の動作の説明に供するタイムチャ
ート図である。
ート図である。
【図４】本発明の第２実施例を示すブロック図である。
【図５】本発明の第２実施例の中央処理装置の処理手順
を示すフローチャートである。
を示すフローチャートである。
【図６】本第２実施例の動作の説明に供するタイムチャ
ートである。
ートである。
【図７】従来例を示すシステム構成図である。
【図８】従来例の動作の説明に供するタイムチャート図
である。
である。
Ｓ システムバス Ｍ 共有メモリ ＴＣ 調停回路 Ｐ1 〜Ｐ4 プロセッサ ＣＰＵ1 〜ＣＰＵ4 中央処理装置 ＢＩ1 〜ＢＩ4 バスインタフェース Ｒ1 〜Ｒ4 レジスタ部 Ｃ1 〜Ｃ4 比較部 ＴＲＡ1 〜ＴＲＡ4 送受信部 ＴＲＢ1 〜ＴＲＢ4 送受信部 ＳＷ1 〜ＳＷ4 切換スイッチ ＡＮＤ1 〜ＡＮＤ4 アンドゲート ＯＲ1 〜ＯＲ4 オアゲート ＦＦ1 〜ＦＦ4 ＲＳ型フリップフロップ
Claims (2)
- 【請求項１】複数のプロセッサと共有メモリとをシステ
ムバスで接続し、各プロセッサが前記共有メモリに対し
てリード・モディファイ・ライト処理を行うと共に、各
プロセッサの前記共有メモリに対するアクセスをアクセ
ス調停回路で調停するようにしたマルチプロセッサシス
テムにおいて、前記各プロセッサは、自己が前記リード
・モディファイ・ライト処理のリード処理を行うとき
は、そのときのメモリアドレスを保持するアドレス保持
手段と、該当アドレス保持手段の保持アドレスと前記リ
ード処理の終了により開放された前記システムバスに他
のプロセッサから出力されているアドレスとが一致する
か否かを検出するアドレス一致検出手段と、該アドレス
一致検出手段でアドレスの一致を検出したときに、前記
他のプロセッサにアクセス中断信号を送出するアクセス
中断指令手段と、前記共有メモリのアクセス開始時に他
のプロセッサからアクセス中断信号を受信したときに当
該共有メモリのアクセスを中断するアクセス中断手段と
を備えていることを特徴とするマルチプロセッサシステ
ムにおけるデータ保護装置。 - 【請求項２】前記アクセス中断手段は、共有メモリのア
クセスを中断したときに、そのときのアクセスアドレス
を保持し、当該アクセスアドレスとシステムバスのアド
レスとが一致する状態で、アクセス中断信号が解除され
たときに共有メモリのアクセスを再開するように構成さ
れている請求項１記載のマルチプロセッサシステムにお
けるデータ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23830093A JP3335726B2 (ja) | 1993-09-24 | 1993-09-24 | マルチプロセッサシステムにおけるデータ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23830093A JP3335726B2 (ja) | 1993-09-24 | 1993-09-24 | マルチプロセッサシステムにおけるデータ保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793259A JPH0793259A (ja) | 1995-04-07 |
| JP3335726B2 true JP3335726B2 (ja) | 2002-10-21 |
Family
ID=17028154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23830093A Expired - Fee Related JP3335726B2 (ja) | 1993-09-24 | 1993-09-24 | マルチプロセッサシステムにおけるデータ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335726B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997014103A1 (fr) * | 1995-10-13 | 1997-04-17 | Hitachi, Ltd. | Systeme multiprocesseur |
| US6535942B1 (en) * | 2000-02-09 | 2003-03-18 | Telefonaktiebolaget L M Ericsson (Publ) | Method for reducing processor interrupt load |
-
1993
- 1993-09-24 JP JP23830093A patent/JP3335726B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793259A (ja) | 1995-04-07 |
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