JP3327060B2 - Semiconductor circuit device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ノイズの影響を防
止しまたは電源系のインピーダンスを低減するために複
数の電源系統を備えた半導体回路装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor circuit device having a plurality of power supply systems for preventing the influence of noise or reducing the impedance of a power supply system.
【０００２】[0002]
【従来の技術】図２は、従来の半導体回路装置の一部を
簡略的に示した回路図である。この半導体回路装置は、
図２に示すように、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2 で構成さ
れた保護回路１と、ＭＯＳ- ＦＥＴＱ3 ，Ｑ4 で構成さ
れた出力バッファ回路２と、ＭＯＳ- ＦＥＴＱ5 〜Ｑ10
及び抵抗Ｒで構成された内部回路３とを備えている。そ
して、この半導体回路装置には、出力バッファ回路２用
の電源系統５，６と、内部回路３用の電源系統７，８と
が分離して設けられている。これにより、装置外部への
出力バッファ回路２の動作時に、電源線５０や接地線６
０に重畳したノイズが内部回路３に影響を与えることを
防止している。2. Description of the Related Art FIG. 2 is a circuit diagram schematically showing a part of a conventional semiconductor circuit device. This semiconductor circuit device
As shown in FIG. 2, a protection circuit 1 composed of MOS-FETs Q1 and Q2, an output buffer circuit 2 composed of MOS-FETs Q3 and Q4, and MOS-FETs Q5 to Q10
And an internal circuit 3 composed of a resistor R. In this semiconductor circuit device, power supply systems 5 and 6 for the output buffer circuit 2 and power supply systems 7 and 8 for the internal circuit 3 are separately provided. Thus, when the output buffer circuit 2 operates outside the device, the power supply line 50 and the ground line 6
This prevents the noise superimposed on 0 from affecting the internal circuit 3.
【発明が解決しようとする課題】しかし、上記した従来
の半導体回路装置では、次のような問題があった。近
年、このような集積回路装置では、ＭＯＳ- ＦＥＴＱ1
〜Ｑ10の微細化が行われ、各ＭＯＳ- ＦＥＴのゲート酸
化膜の膜厚が薄くなっている。このために、外部接続端
子９を介して行われる静電気放電（ＥＳＤ；Ｅｌｅｃｔ
ｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によって、
半導体回路装置の故障が起こり易くなってきている。However, the conventional semiconductor circuit device described above has the following problems. In recent years, in such an integrated circuit device, a MOS-FET Q1
To Q10, the thickness of the gate oxide film of each MOS-FET is reduced. For this purpose, an electrostatic discharge (ESD; Elect) performed through the external connection terminal 9 is performed.
ro-Static Discharge)
2. Description of the Related Art A failure of a semiconductor circuit device is likely to occur.
【０００３】ところで、静電気の電荷が、外部接続端子
９を介して外部から半導体回路装置内部に放電して流れ
込む場合における、人体モデル（ＨＢＭ；Ｈｕｍａｎ
Ｂｏｄｙ Ｍｏｄｅｌ）や機械モデル（ＭＭ；Ｍａｃｈ
ｉｎｅ Ｍｏｄｅｌ）等、コンデンサ放電法によって模
擬されるＥＳＤに対しては、保護素子や保護回路の研究
が進んでおり、これらは良い耐圧レベルにある。A human body model (HBM; Human) in a case where static electric charge is discharged from the outside to the inside of the semiconductor circuit device through the external connection terminal 9 and flows into the semiconductor circuit device.
Body Model) and Machine Model (MM; Mach)
With respect to ESD simulated by the capacitor discharge method, such as an in-model, protection devices and protection circuits have been studied, and these have a good breakdown voltage level.
【０００４】しかしながら、半導体回路装置自体あるい
は半導体回路装置のパッケージが帯電して、その電荷が
外部接続端子９を介して外部に放電する場合における、
パッケージ帯電モデル（ＣＰＭ；Ｃｈａｒｇｅｄ Ｐａ
ｃｋａｇｅ Ｍｏｄｅｌ）やデバイス帯電モデル（ＣＤ
Ｍ；Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）によ
って模擬されるＥＳＤに対しては、ＭＯＳ- ＦＥＴＱ1
〜Ｑ10が必ずしも十分な耐圧レベルにあるとはいえず、
組立や検査時におけるＥＳＤによって半導体回路装置の
故障が増加する傾向にある。However, in the case where the semiconductor circuit device itself or the package of the semiconductor circuit device is charged and the charge is discharged to the outside through the external connection terminal 9,
Package electrification model (CPM; Charged Pa)
package model) and device charging model (CD
M; for the ESD simulated by the Charged Device Model, the MOS-FET Q1
~ Q10 is not always at a sufficient withstand voltage level,
The failure of the semiconductor circuit device tends to increase due to the ESD at the time of assembly and inspection.
【０００５】すなわち、作業中におけるハンドリング等
の摩擦によって、静電気が半導体回路装置のパッケージ
に帯電し、この電荷が、図２に示すように、模擬的にパ
ッケージ容量Ｃｐｏ，Ｃｎｏやパッケージ容量Ｃｐｉ，
Ｃｎｉに蓄積された状態になる。静電気の電荷がパッケ
ージ容量Ｃｐｏ，Ｃｎｏに帯電すると、電源系統５，６
が供給する電圧を越える過電圧が、電源線５０や接地線
６０に発生することがある。このとき、ＣＰＭで模擬さ
れるスイッチＳＷが閉じて、外部接続端子９が接地され
ると、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 と出力バ
ッファ回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 が保護素子と
して作用する。このため、パッケージ容量Ｃｐｏ，Ｃｎ
ｏの電荷は、外部接続端子９を経由して、外部に放電さ
れる。この結果、出力バッファ回路２等の破壊を防ぐこ
とができる。That is, static electricity is charged to a package of a semiconductor circuit device due to friction during handling or the like during operation, and this charge is simulated as shown in FIG. 2 for package capacitances Cpo and Cno and package capacitances Cpi and Cpi.
The state is stored in Cni. When the electrostatic charge is charged on the package capacitances Cpo and Cno, the power supply systems 5 and 6
Overvoltage exceeding the voltage supplied by the power supply line 50 and the ground line 60 may occur. At this time, when the switch SW simulated by the CPM is closed and the external connection terminal 9 is grounded, the MOS-FETs Q1, Q2 of the protection circuit 1 and the MOS-FETs Q3, Q4 of the output buffer circuit 2 function as protection elements. . Therefore, the package capacitances Cpo, Cn
The electric charge of o is discharged to the outside via the external connection terminal 9. As a result, destruction of the output buffer circuit 2 and the like can be prevented.
【０００６】しかし、静電気がパッケージ容量Ｃｐｉ，
Ｃｎｉに帯電し、電源系統７，８の電圧を越える過電圧
が、電源線７０や接地線８０に発生した場合に、スイッ
チＳＷが閉じて、外部接続端子９を接地すると、この静
電気による電荷が、パッケージ容量Ｃｐｉ，Ｃｎｉから
図２の二点鎖線で示す経路ｍ，ｎ，ｐ，ｑに沿って流れ
る事態が生じる。However, the static electricity causes the package capacitance Cpi,
When the switch SW is closed and the external connection terminal 9 is grounded when an overvoltage that is charged to Cni and exceeds the voltage of the power supply systems 7 and 8 occurs in the power supply line 70 and the ground line 80, the charge due to the static electricity is generated. A situation occurs in which the current flows from the package capacitances Cpi, Cni along the paths m, n, p, q indicated by the two-dot chain line in FIG.
【０００７】具体的には、電源系統７のパッケージ容量
Ｃｐｉの電荷は、電源線７０を経由して、経路ｍを流れ
る。これにより、内部回路３のＭＯＳ- ＦＥＴＱ9 のゲ
ート酸化膜に高電圧がかかり、ＭＯＳ- ＦＥＴＱ9 の薄
いゲート酸化膜が破壊される。また、電荷が経路ｎを流
れ、つまり、電荷が、ＭＯＳ- ＦＥＴＱ5 を介して出力
バッファ回路２のＭＯＳ- ＦＥＴＱ3 のゲートからドレ
インに流れると、ＭＯＳ- ＦＥＴＱ3 が保護素子として
作用せず、ゲート酸化膜に高電圧がかかって、ＭＯＳ-
ＦＥＴＱ3 の薄いゲート酸化膜が破壊される。一方、電
源系統８のパッケージ容量Ｃｎｉにおいても、その電荷
は、接地線８０を経由して、経路ｐを流れる。これによ
り、内部回路３のＭＯＳ- ＦＥＴＱ10の薄いゲート酸化
膜が破壊される。また、電荷が経路ｑを流れると、出力
バッファ回路２のＭＯＳ- ＦＥＴＱ4 が保護素子として
作用せず、薄いゲート酸化膜が破壊されることとなる。More specifically, the electric charge of the package capacitance Cpi of the power supply system 7 flows through the path m via the power supply line 70. As a result, a high voltage is applied to the gate oxide film of the MOS-FET Q9 of the internal circuit 3, and the thin gate oxide film of the MOS-FET Q9 is destroyed. When the charge flows through the path n, that is, when the charge flows from the gate to the drain of the MOS-FET Q3 of the output buffer circuit 2 via the MOS-FET Q5, the MOS-FET Q3 does not function as a protection element, and the gate oxide film High voltage is applied to the MOS-
The thin gate oxide of FET Q3 is destroyed. On the other hand, also in the package capacitance Cni of the power supply system 8, the charge flows through the path p via the ground line 80. As a result, the thin gate oxide film of the MOS-FET Q10 of the internal circuit 3 is destroyed. When the electric charge flows through the path q, the MOS-FET Q4 of the output buffer circuit 2 does not act as a protection element, and the thin gate oxide film is destroyed.
【０００８】このように、外部接続端子９が接地され
て、パッケージ容量Ｃｐｉ，Ｃｎｉの大きな電荷が、電
源系統７，８の電源線７０や接地線８０を経由して流れ
ると、出力バッファ回路２や内部回路３を構成するＭＯ
Ｓ- ＦＥＴの薄いゲート酸化膜に高電圧がかかって、破
壊されるので、組立や検査時に、半導体回路装置の故障
が増加することとなるAs described above, when the external connection terminal 9 is grounded and a large electric charge of the package capacitances Cpi and Cni flows through the power supply lines 70 and the ground line 80 of the power supply systems 7 and 8, the output buffer circuit 2 And MO that constitutes internal circuit 3
Since a high voltage is applied to the thin gate oxide film of the S-FET and destroyed, the failure of the semiconductor circuit device increases during assembly and inspection.
【０００９】本発明は、上述した課題を解決するために
なされたもので、電源系統に対応した複数の保護回路を
設けて、静電気放電等によって発生した過電圧による半
導体素子の破壊を防ぐことができる半導体回路装置を提
供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and a plurality of protection circuits corresponding to a power supply system can be provided to prevent a semiconductor element from being damaged by an overvoltage generated by electrostatic discharge or the like. It is an object to provide a semiconductor circuit device.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明に係る半導体回路装置は、分離され
た複数の電源系統と、上記複数の電源系統と外部接続端
子との間に設けられ、各電源系統で生じた過電圧による
電荷を上記外部接続端子に各々放電可能な複数の保護回
路とを具備する構成とした。In order to solve the above-mentioned problems, a semiconductor circuit device according to the present invention comprises a plurality of separated power supply systems, and a plurality of power supply systems connected to the plurality of power supply systems and external connection terminals. And a plurality of protection circuits capable of discharging electric charges due to overvoltage generated in each power supply system to the external connection terminals.
【００１１】より詳細には、電源線と接地線とがバッフ
ァ回路に接続されたバッファ回路用の第１の電源系統
と、電源線と接地線とが内部回路に接続された内部回路
用の第２の電源系統と、上記第１の電源系統の電源線と
接地線との間に接続され、第１の電源系統が供給する電
源電圧を越える過電圧が加えられたときに、この過電圧
による電荷を上記外部接続端子に放電する第１の保護回
路と、上記第２の電源系統の電源線と接地線との間に接
続され、第２の電源系統が供給する電源電圧を越える過
電圧が加えられたときに、この過電圧による電荷を上記
外部接続端子に放電する第２の保護回路とを具備する構
成とした。 More specifically, a first power supply system for a buffer circuit in which a power supply line and a ground line are connected to a buffer circuit, and a first power supply system for an internal circuit in which a power supply line and a ground line are connected to an internal circuit. 2 is connected between the power supply system 2 and the power supply line and the ground line of the first power supply system, and when an overvoltage exceeding the power supply voltage supplied by the first power supply system is applied, the electric charge due to the overvoltage is removed. An overvoltage exceeding the power supply voltage supplied by the second power supply system is applied between the first protection circuit discharging to the external connection terminal and the power supply line and the ground line of the second power supply system. In some cases, a second protection circuit for discharging the electric charge due to the overvoltage to the external connection terminal is provided.
【００１２】請求項２の発明は、請求項１に記載の半導
体回路装置において、上記第１の保護回路を、ゲートと
ソースとが上記第１の電源系統の電源線に接続され且つ
ドレインが上記外部接続端子に接続された第１のＭＯＳ
−ＦＥＴと、ゲートとソースとが上記第１の電源系統の
接地線に接続され且つドレインが上記外部接続端子に接
続された第２のＭＯＳ−ＦＥＴとで形成し、上記第２の
保護回路を、ゲートとソースとが上記第２の電源系統の
電源線に接続され且つドレインが上記外部接続端子に接
続された第３のＭＯＳ−ＦＥＴと、ゲートとソースとが
上記第２の電源系統の接地線に接続され且つドレインが
上記外部接続端子に接続された第４のＭＯＳ−ＦＥＴと
で形成した構成としてある。According to a second aspect of the present invention , in the semiconductor circuit device according to the first aspect, the first protection circuit includes a gate and a source connected to a power supply line of the first power supply system, and a drain connected to the first power supply system. First MOS connected to external connection terminal
An FET and a second MOS-FET whose gate and source are connected to the ground line of the first power supply system and whose drain is connected to the external connection terminal, wherein the second protection circuit is A third MOS-FET having a gate and a source connected to the power supply line of the second power supply system and a drain connected to the external connection terminal; and a gate and a source connected to the ground of the second power supply system. A fourth MOS-FET connected to a line and having a drain connected to the external connection terminal is provided.
【００１３】請求項３の発明は、請求項１に記載の半導
体回路装置において、上記複数の保護回路のうち、上記
第２の保護回路の動作電圧または動作速度を、上記第１
の保護回路の動作電圧または動作速度と異ならしめた構
成としてある。[0013] The invention according to claim 3, in the semiconductor circuit device according to claim 1, of the plurality of protection circuits, said
The operating voltage or operating speed of the second protection circuit is set to the first
Of the protection circuit is different from the operation voltage or the operation speed of the protection circuit .
【００１４】請求項１の発明によれば、例えば、静電気
が半導体回路装置のパッケージに帯電し、各電源系統が
供給する電圧を越える過電圧が各電源系統に加えられる
と、その過電圧による電荷が各電源系統に接続された各
保護回路によって、外部接続端子に放電される。According to the first aspect of the present invention, for example, when static electricity is charged on the package of the semiconductor circuit device and an overvoltage exceeding the voltage supplied by each power supply system is applied to each power supply system, the electric charge due to the overvoltage is generated by each overvoltage. Each protection circuit connected to the power supply system discharges to an external connection terminal.
【００１５】より詳細には、第１の電源系統が供給する
電圧を越える過電圧が、第１の電源系統の電源線と接地
線との間に加えられると、その過電圧による電荷が第１
の保護回路によって、外部接続端子に放電される。ま
た、第２の電源系統が供給する電圧を越える過電圧が、
第２の電源系統の電源線と接地線との間に加えられる
と、その過電圧による電荷が第２の保護回路によって外
部接続端子に放電される。 More specifically, when an overvoltage exceeding the voltage supplied by the first power supply system is applied between the power supply line and the ground line of the first power supply system, the charge due to the overvoltage is charged to the first power supply system.
Is discharged to the external connection terminal by the protection circuit of FIG. Also, an overvoltage exceeding the voltage supplied by the second power supply system
When applied between the power supply line and the ground line of the second power supply system, the charge due to the overvoltage is discharged to the external connection terminal by the second protection circuit.
【００１６】請求項２の発明によれば、過電圧が第１の
電源系統の電源線と接地線との間に加えられると、この
過電圧による電荷が、第１の保護回路の第１及び第２の
ＭＯＳ−ＦＥＴによって、外部接続端子に放電され、ま
た、過電圧が第２の電源系統の電源線と接地線との間に
加えられると、この過電圧による電荷が、第２の保護回
路の第３及び第４のＭＯＳ−ＦＥＴによって、外部接続
端子に放電される。According to the second aspect of the present invention, when an overvoltage is applied between the power supply line and the ground line of the first power supply system, the charge due to the overvoltage is applied to the first and second protection circuits of the first protection circuit. When the overvoltage is applied between the power supply line and the ground line of the second power supply system, the charge due to the overvoltage is transferred to the third protection circuit of the second protection circuit. And the fourth MOS-FET discharges to the external connection terminal.
【００１７】請求項３の発明によれば、第２の保護回路
の動作電圧または動作速度を、第１の保護回路の動作電
圧または動作速度と異ならしめることにより、外部接続
端子側から流入する電荷が上記第２の保護回路に集中す
ることを防止することができる。According to the invention of claim 3, the operating voltage or operating speed of the second protection circuit <br/>, by made different operating voltage or operating speed of the first protection circuit, the external connection terminal side Can be prevented from being concentrated on the second protection circuit .
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。図１は、この発明の一実施形
態に係る半導体回路装置を示す回路図である。なお、図
２に示した要素と同一要素については同一符号を付して
説明する。本実施形態の半導体回路装置は、電源系統
５，６（第１の電源系統）に対応させた保護回路１（第
１の保護回路）と、出力バッファ回路２と、内部回路３
−１，３−２と、電源系統７，８（第２の電源系統）に
対応させた保護回路１０（第２の保護回路）とを備えて
いる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a semiconductor circuit device according to one embodiment of the present invention. Note that the same components as those shown in FIG. The semiconductor circuit device of the present embodiment includes a protection circuit 1 (first protection circuit) corresponding to power supply systems 5 and 6 (first power supply system), an output buffer circuit 2, and an internal circuit 3.
-1 and 3-2, and a protection circuit 10 (second protection circuit) corresponding to the power supply systems 7 and 8 (second power supply system).
【００１９】保護回路１は、電源系統５，６が供給する
直流電源電圧を越える過電圧が電源線５０，接地線６０
に発生したときに、その電荷を外部接続端子９に放電す
るための回路であり、Ｐ型のＭＯＳ- ＦＥＴＱ1 （第１
のＭＯＳ- ＦＥＴ）とＮ型のＭＯＳ- ＦＥＴＱ2 （第２
のＭＯＳ- ＦＥＴ）とで構成されている。具体的には、
ＭＯＳ- ＦＥＴＱ1 のゲートとソースとが電源線５０に
接続されており、ＭＯＳ- ＦＥＴＱ2 のゲートとソース
とが接地線６０に接続されている。そして、これらＭＯ
Ｓ- ＦＥＴＱ1 ，Ｑ2 のドレイン間が接続され、このド
レイン間の接続点が外部接続端子９に接続されている。
また、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2 のサブストレートは、
各ソースに接続されている。以下に述べる各回路のＰ型
のＭＯＳ- ＦＥＴ及びＮ型のＭＯＳ- ＦＥＴのサブスト
レートも、同様に接続されている。なお、ＭＯＳ- ＦＥ
ＴＱ1 ，Ｑ2 の動作電圧（クランプ電圧）は、電源系統
５，６の直流電源電圧よりも大きく設定されている。こ
れにより、過電圧が電源線５０に発生し、クランプ電圧
以上の電圧がＭＯＳ- ＦＥＴＱ1 のサブストレート，ド
レイン間に印加されると、ＭＯＳ- ＦＥＴＱ1 が、電源
線５０の過電圧による電荷をサブストレート，ドレイン
間に流し、外部接続端子９に放電して、過電圧をクラン
プするようになっている。また、過電圧が接地線６０に
発生し、クランプ電圧以上の電圧がＭＯＳ- ＦＥＴＱ2
に印加されると、ＭＯＳ- ＦＥＴＱ2 は、バイポーラト
ランジスタのＯＮ状態とほぼ同様の動作を行い、接地線
６０を流れる電荷をソース，ドレイン間に流し、外部接
続端子９に放電して、過電圧をクランプするようになっ
ている。The protection circuit 1 includes a power supply line 50 and a ground line 60 that are overvoltages exceeding the DC power supply voltage supplied by the power supply systems 5 and 6.
This is a circuit for discharging the charge to the external connection terminal 9 when it occurs in the P-type MOS-FET Q1 (first
MOS-FET) and N-type MOS-FET Q2 (second
MOS-FET). In particular,
The gate and source of the MOS-FET Q1 are connected to a power supply line 50, and the gate and source of the MOS-FET Q2 are connected to a ground line 60. And these MOs
The drains of the S-FETs Q1 and Q2 are connected, and a connection point between the drains is connected to an external connection terminal 9.
The substrates of the MOS-FETs Q1 and Q2 are
Connected to each source. Substrates of a P-type MOS-FET and an N-type MOS-FET of each circuit described below are similarly connected. In addition, MOS-FE
The operating voltages (clamp voltages) of TQ1 and Q2 are set higher than the DC power supply voltages of the power supply systems 5 and 6. As a result, when an overvoltage is generated in the power supply line 50 and a voltage higher than the clamp voltage is applied between the substrate and the drain of the MOS-FET Q1, the MOS-FET Q1 transfers the charge due to the overvoltage of the power supply line 50 to the substrate and the drain. The current flows between them and discharges to the external connection terminal 9 to clamp the overvoltage. Also, an overvoltage is generated on the ground line 60, and a voltage higher than the clamp voltage is applied to the MOSFET Q2.
When the voltage is applied to the MOS-FET Q2, the MOS-FET Q2 performs almost the same operation as the ON state of the bipolar transistor. It is supposed to.
【００２０】出力バッファ回路２は、半導体回路装置の
信号を外部回路（図示を省略）に出力するための回路で
あり、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 と同様に
保護回路としても機能する。この出力バッファ回路２
は、Ｐ型のＭＯＳ- ＦＥＴＱ3とＮ型のＭＯＳ- ＦＥＴ
Ｑ4 とで構成されている。具体的には、ＭＯＳ- ＦＥＴ
Ｑ3 ，Ｑ4 のゲートが内部回路３−１に接続されると共
に、ＭＯＳ- ＦＥＴＱ3 のソースが電源線５０に接続さ
れ、ＭＯＳ- ＦＥＴＱ4 のソースが接地線６０に接続さ
れている。そして、ＭＯＳ- ＦＥＴＱ3 とＭＯＳ- ＦＥ
ＴＱ4 とのドレイン間が接続されており、このドレイン
間の接続点が外部接続端子９に接続されている。これに
より、出力バッファ回路２のＭＯＳ- ＦＥＴＱ3 が、内
部回路３−１から信号を受け取ると、この信号を外部接
続端子９に送り、ＭＯＳ- ＦＥＴＱ4 が、内部回路３−
１から信号を受け取ると、この信号を外部接続端子９に
送るようになっている。この出力バッファ回路２は、保
護回路１と同じ保護機能を有している。すなわち、過電
圧が電源線５０，接地線６０に発生し、クランプ電圧以
上の電圧がＭＯＳ- ＦＥＴＱ3 のサブストレート，ドレ
イン間に印加されると、ＭＯＳ- ＦＥＴＱ3 が、電源線
５０の過電圧による電荷をサブストレート，ドレイン間
に流し、外部接続端子９に放電するようになっている。
また、ＭＯＳ- ＦＥＴＱ4 は、バイポーラトランジスタ
のＯＮ状態とほぼ同様の動作を行い、接地線６０の過電
圧による電荷をソース，ドレイン間に流すようになって
いる。The output buffer circuit 2 is a circuit for outputting a signal of the semiconductor circuit device to an external circuit (not shown), and also functions as a protection circuit like the MOS-FETs Q1 and Q2 of the protection circuit 1. This output buffer circuit 2
Are P-type MOS-FET Q3 and N-type MOS-FET
Q4. Specifically, MOS-FET
The gates of Q3 and Q4 are connected to the internal circuit 3-1, the source of the MOSFET Q3 is connected to the power supply line 50, and the source of the MOSFET Q4 is connected to the ground line 60. Then, the MOS-FET Q3 and the MOS-FE
The drain is connected to TQ4, and the connection point between the drains is connected to the external connection terminal 9. Thus, when the MOS-FET Q3 of the output buffer circuit 2 receives a signal from the internal circuit 3-1, it sends this signal to the external connection terminal 9, and the MOS-FET Q4 switches the internal circuit 3-
When a signal is received from the device 1, the signal is sent to the external connection terminal 9. The output buffer circuit 2 has the same protection function as the protection circuit 1. That is, when an overvoltage is generated in the power supply line 50 and the ground line 60 and a voltage higher than the clamp voltage is applied between the substrate and the drain of the MOS-FET Q3, the MOS-FET Q3 removes the electric charge caused by the overvoltage of the power supply line 50. The current flows between the straight and the drain, and discharges to the external connection terminal 9.
In addition, the MOS-FET Q4 performs substantially the same operation as the ON state of the bipolar transistor, and allows the charge caused by the overvoltage of the ground line 60 to flow between the source and the drain.
【００２１】内部回路３−１は、Ｃ- ＭＯＳ（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ ＭＯＳ）３１，３２で構成されて
いる。具体的には、Ｃ- ＭＯＳ３１は、Ｐ型のＭＯＳ-
ＦＥＴＱ5 とＮ型のＭＯＳ-ＦＥＴＱ6 とを備えてお
り、ＭＯＳ- ＦＥＴＱ5 とＭＯＳ- ＦＥＴＱ6 のゲート
間及びドレイン間がそれぞれ接続されている。そして、
ゲート間の接続点が信号線１１を経由して別の内部回路
（図示を省略）に接続され、ドレイン間の接続点がＭＯ
Ｓ- ＦＥＴＱ3 のゲートに接続されている。さらに、Ｍ
ＯＳ- ＦＥＴＱ5のソースは電源線７０に接続され、Ｍ
ＯＳ- ＦＥＴＱ6 のソースは接地線８０に接続されてい
る。一方、Ｃ- ＭＯＳ３２も、Ｐ型のＭＯＳ- ＦＥＴＱ
7 とＮ型のＭＯＳ- ＦＥＴＱ8 とを備えており、ＭＯＳ
- ＦＥＴＱ7 とＭＯＳ- ＦＥＴＱ8 のゲート間及びドレ
イン間がそれぞれ接続されている。そして、ゲート間の
接続点が信号線１２を経由して内部回路（図示を省略）
に接続され、ドレイン間の接続点がＭＯＳ-ＦＥＴＱ4
のゲートに接続されている。さらに、ＭＯＳ- ＦＥＴＱ
7 のソースが電源線７０に接続され、ＭＯＳ- ＦＥＴＱ
8 のソースが接地線８０に接続されている。これによ
り、内部回路３−１のＣ- ＭＯＳ３１，３２が、別の内
部回路（図示を省略）からの信号を信号線１１，１２を
介して受け取ると、この受け取った信号を出力バッファ
回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 のゲートに送るよう
になっている。The internal circuit 3-1 includes a CMOS (Comp)
elementary MOS) 31 and 32. Specifically, the C-MOS 31 is a P-type MOS-
An FET Q5 and an N-type MOS-FET Q6 are provided, and the gate and the drain of the MOS-FET Q5 and the MOS-FET Q6 are connected to each other. And
The connection point between the gates is connected to another internal circuit (not shown) via the signal line 11, and the connection point between the drains is
It is connected to the gate of S-FET Q3. Further, M
The source of the OS-FET Q5 is connected to the power line 70,
The source of OS-FET Q6 is connected to ground line 80. On the other hand, the C-MOS 32 is also a P-type MOS-FET Q
7 and an N-type MOS-FET Q8.
-The gate and the drain of the FET Q7 and the MOS-FET Q8 are connected to each other. A connection point between the gates is connected to an internal circuit (not shown) via the signal line 12.
And the connection point between the drains is the MOS-FET Q4
Connected to the gate. Furthermore, MOS-FETQ
7 is connected to the power supply line 70 and the MOS-FET Q
8 are connected to the ground line 80. Thus, when the C-MOSs 31 and 32 of the internal circuit 3-1 receive a signal from another internal circuit (not shown) through the signal lines 11 and 12, the received signals are output to the output buffer circuit 2. The signals are sent to the gates of the MOS-FETs Q3 and Q4.
【００２２】内部回路３−２は、入力バッファであり、
Ｐ型のＭＯＳ- ＦＥＴＱ9 とＮ型のＭＯＳ- ＦＥＴＱ10
とで構成されている。具体的には、ＭＯＳ- ＦＥＴＱ9
とＭＯＳ- ＦＥＴＱ10のゲート間及びドレイン間がそれ
ぞれ接続されている。そして、このゲート間の接続点が
抵抗Ｒを経由して外部接続端子９に接続され、ドレイン
間の接続点が信号線１３を経由して別の内部回路（図示
を省略）に接続されている。また、ＭＯＳ- ＦＥＴＱ9
のソースは電源線７０に接続され、ＭＯＳ- ＦＥＴＱ10
のソースは接地線８０に接続されている。これにより、
内部回路３−２は、信号が外部接続端子９に発生する
と、信号線１３を経由して、この信号を別の内部回路
（図示を省略）に送るようになっている。The internal circuit 3-2 is an input buffer,
P-type MOS-FET Q9 and N-type MOS-FET Q10
It is composed of Specifically, MOS-FET Q9
And between the gate and the drain of the MOS-FET Q10. The connection point between the gates is connected to the external connection terminal 9 via the resistor R, and the connection point between the drains is connected to another internal circuit (not shown) via the signal line 13. . In addition, MOS-FET Q9
Is connected to the power supply line 70, and the MOS-FET Q10
Are connected to the ground line 80. This allows
When a signal is generated at the external connection terminal 9, the internal circuit 3-2 sends the signal to another internal circuit (not shown) via the signal line 13.
【００２３】電源系統５，６は、出力バッファ回路２用
の電源系統であり、電源系統７，８は、内部回路３−
１，３−２用の電源系統である。具体的には、電源系統
５は電源線５０を有し、電源系統６は接地線６０を有し
ており、これらの電源線５０，接地線６０は出力バッフ
ァ回路２に接続されている。これにより、電源系統５，
６の直流電源電圧を出力バッファ回路２に供給するよう
になっている。電源系統７は電源線７０を有し、電源系
統８は接地線８０を有しており、これらの電源線７０，
接地線８０は内部回路３−１，３−２に接続されてい
る。これにより、電源系統７，８の直流電源電圧を内部
回路３−１，３−２に供給するようになっている。すな
わち、電源系統７，８を電源系統５，６から分離するこ
とで、出力バッファ回路２の動作時に、電源線５０や接
地線６０に重畳したノイズの内部回路３−１，３−２に
対する影響を防止している。The power supply systems 5 and 6 are power supply systems for the output buffer circuit 2, and the power supply systems 7 and 8 are
It is a power supply system for 1, 3-2. Specifically, the power supply system 5 has a power supply line 50, and the power supply system 6 has a ground line 60. The power supply line 50 and the ground line 60 are connected to the output buffer circuit 2. Thereby, the power supply system 5,
6 is supplied to the output buffer circuit 2. The power supply system 7 has a power supply line 70, and the power supply system 8 has a ground line 80.
The ground line 80 is connected to the internal circuits 3-1 and 3-2. Thus, the DC power supply voltages of the power supply systems 7 and 8 are supplied to the internal circuits 3-1 and 3-2. That is, by separating the power supply systems 7 and 8 from the power supply systems 5 and 6, the influence of noise superimposed on the power supply line 50 or the ground line 60 on the internal circuits 3-1 and 3-2 during the operation of the output buffer circuit 2 is obtained. Has been prevented.
【００２４】保護回路１０は、電源系統７，８が供給す
る直流電源電圧を越える過電圧が電源線７０，接地線８
０に発生したときに、その電荷を外部接続端子９に放電
するための回路であり、Ｐ型のＭＯＳ- ＦＥＴＱ11（第
３のＭＯＳ- ＦＥＴ）とＮ型のＭＯＳ- ＦＥＴＱ12（第
４のＭＯＳ- ＦＥＴ）とで構成されている。具体的に
は、ＭＯＳ- ＦＥＴＱ11のゲートとソースとが電源線７
０に接続され、ＭＯＳ- ＦＥＴＱ12のゲートとソースと
が接地線８０に接続されている。そして、ＭＯＳ- ＦＥ
ＴＱ11とＭＯＳ- ＦＥＴＱ12とのドレイン間が接続さ
れ、このドレイン間の接続点が抵抗Ｒを経由して外部接
続端子９に接続されている。なお、ＭＯＳ- ＦＥＴＱ1
1，Ｑ12のクランプ電圧は、ＭＯＳ- ＦＥＴＱ1 ，Ｑ2
のクランプ電圧とほぼ等しく設定されている。これによ
り、過電圧が電源線７０に発生し、クランプ電圧以上の
電圧がＭＯＳ- ＦＥＴＱ11のサブストレート，ドレイン
間に印加されると、ＭＯＳ- ＦＥＴＱ11が、電源線７０
の過電圧による電荷をサブストレート，ドレイン間に流
し、外部接続端子９に放電して、過電圧をクランプする
ようになっている。また、過電圧が接地線８０に発生
し、クランプ電圧以上の電圧がＭＯＳ- ＦＥＴＱ12に印
加されると、ＭＯＳ- ＦＥＴＱ12は、バイポーラトラン
ジスタのＯＮ状態とほぼ同様の動作を行い、接地線８０
を流れる電荷をソース，ドレイン間に流し、外部接続端
子９に放電して、過電圧をクランプするようになってい
る。The protection circuit 10 includes an overvoltage exceeding a DC power supply voltage supplied by the power supply systems 7 and 8,
This is a circuit for discharging the electric charge to the external connection terminal 9 when the electric charge is generated in the P-type MOS-FET Q11 (third MOS-FET) and the N-type MOS-FET Q12 (fourth MOS-FET). FET). Specifically, the gate and the source of the MOS-FET Q11 are connected to the power line 7
0, and the gate and source of the MOSFET Q12 are connected to the ground line 80. And MOS-FE
The drain between the TQ11 and the MOS-FET Q12 is connected, and the connection point between the drains is connected to the external connection terminal 9 via the resistor R. Note that the MOS-FET Q1
The clamp voltages of Q1 and Q12 are
Is set to be substantially equal to the clamp voltage. As a result, when an overvoltage is generated in the power supply line 70 and a voltage higher than the clamp voltage is applied between the substrate and the drain of the MOS-FET Q11, the MOS-FET Q11
Is caused to flow between the substrate and the drain and discharged to the external connection terminal 9 to clamp the overvoltage. When an overvoltage occurs on the ground line 80 and a voltage higher than the clamp voltage is applied to the MOS-FET Q12, the MOS-FET Q12 performs almost the same operation as the ON state of the bipolar transistor, and
Is discharged between the source and the drain and discharged to the external connection terminal 9 to clamp an overvoltage.
【００２５】次に、ＣＰＭで模擬される静電気放電時に
本実施形態の半導体回路装置が示す動作について説明す
る。なお、ＣＤＭで模擬される静電気放電時における動
作も、ＣＰＭの場合と本質的に同様であるので、その記
載は省略する。ＣＰＭによると、作業中のハンドリング
等の摩擦によって、静電気がパッケージに発生し、その
電荷が電源系統５，６のパッケージ容量Ｃｐｏ，Ｃｎｏ
と電源系統７，８のパッケージ容量Ｃｐｉ，Ｃｎｉとに
蓄積され、外部接続端子９にスイッチＳＷが接続された
状態に模擬することができる。Next, the operation of the semiconductor circuit device according to the present embodiment at the time of electrostatic discharge simulated by the CPM will be described. The operation at the time of the electrostatic discharge simulated by the CDM is also essentially the same as that in the case of the CPM, and the description thereof is omitted. According to the CPM, static electricity is generated in the package due to friction during handling or the like during operation, and the charge is transferred to the package capacitances Cpo and Cno of the power supply systems 5 and 6.
And the package capacitances Cpi and Cni of the power supply systems 7 and 8 to simulate a state in which the switch SW is connected to the external connection terminal 9.
【００２６】静電気による電荷が電源系統５のパッケー
ジ容量Ｃｐｏに蓄積された状態のときに、外部接続端子
９が接地されると、即ち、スイッチＳＷが閉じると、パ
ッケージ容量Ｃｐｏに蓄積された電荷による電圧が、電
源線５０に加わり、保護回路１のＭＯＳ- ＦＥＴＱ1 の
サブストレート，ドレイン間に印加されると共に、出力
バッファ回路２のＭＯＳ- ＦＥＴＱ3 のサブストレー
ト，ドレイン間に印加される。この印加電圧がＭＯＳ-
ＦＥＴＱ1 ，Ｑ3 のクランプ電圧以上の過電圧の場合に
は、ＭＯＳ- ＦＥＴＱ1 ，Ｑ3 が動作し、電源線５０の
電荷が、ＭＯＳ-ＦＥＴＱ1 ，Ｑ3 のサブストレート，
ドレイン間を流れる。この結果、パッケージ容量Ｃｐｏ
に蓄積された電荷が、二点鎖線で示す経路ａ，ａ´を経
由して外部接続端子９に放電されることとなる。すなわ
ち、ＣＰＭによって電源系統５の電源電圧より大きい過
電圧が生じた場合には、ＭＯＳ- ＦＥＴＱ1 ，Ｑ3 が保
護素子として作用して、パッケージ容量Ｃｐｏの過電圧
の電荷が外部接続端子９に全て放電され、過電圧がクラ
ンプされる。When the external connection terminal 9 is grounded while the charge due to static electricity is stored in the package capacitance Cpo of the power supply system 5, that is, when the switch SW is closed, the charge stored in the package capacitance Cpo is reduced. A voltage is applied to the power supply line 50 and is applied between the substrate and the drain of the MOS-FET Q1 of the protection circuit 1 and is applied between the substrate and the drain of the MOS-FET Q3 of the output buffer circuit 2. This applied voltage is MOS-
In the case of an overvoltage equal to or higher than the clamp voltage of the FETs Q1 and Q3, the MOS-FETs Q1 and Q3 operate, and the electric charge of the power supply line 50 is changed to the substrate of the MOS-FETs Q1 and Q3.
It flows between drains. As a result, the package capacitance Cpo
Is discharged to the external connection terminal 9 via the paths a and a 'shown by a two-dot chain line. That is, when an overvoltage larger than the power supply voltage of the power supply system 5 is generated by the CPM, the MOS-FETs Q1 and Q3 act as protection elements, and all the overvoltage charges of the package capacitance Cpo are discharged to the external connection terminal 9, Overvoltage is clamped.
【００２７】また、静電気による電荷が電源系統６のパ
ッケージ容量Ｃｎｏに蓄積された状態のときに、外部接
続端子９が接地されると、パッケージ容量Ｃｎｏに蓄積
された電荷による過電圧が接地線６０に加わり、ＭＯＳ
- ＦＥＴＱ2 ，Ｑ4 に印加される。すると、ＭＯＳ- Ｆ
ＥＴＱ2 ，Ｑ4 が、同様に保護素子として作用し、接地
線６０の電荷がソース，ドレイン間に流れる。この結
果、パッケージ容量Ｃｎｏに蓄積された電荷は、二点鎖
線で示す経路ｂ，ｂ´を経由して外部接続端子９に放電
される。したがって、集積回路のパッケージに帯電して
も、保護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 がパッケー
ジ容量Ｃｐｏ，Ｃｎｏの電荷を、二点鎖線で示す経路
ａ，ａ´，ｂ，ｂ´を経由して外部接続端子９に放電さ
せると共に、出力バッファ回路２が保護回路として機能
するので、電源線５０と接地線６０との間に接続されて
いる出力バッファ回路２を構成するＭＯＳ- ＦＥＴＱ3
，Ｑ4 のゲート酸化膜が薄くとも、破壊されることは
ない。When the external connection terminal 9 is grounded while the charge due to static electricity is stored in the package capacitance Cno of the power supply system 6, an overvoltage due to the charge stored in the package capacitance Cno is applied to the ground line 60. In addition, MOS
-Applied to FETs Q2 and Q4. Then, MOS-F
The ETQ2 and Q4 similarly act as protection elements, and the electric charge of the ground line 60 flows between the source and the drain. As a result, the electric charge accumulated in the package capacitance Cno is discharged to the external connection terminal 9 via the paths b and b 'shown by the two-dot chain line. Therefore, even if the package of the integrated circuit is charged, the MOS-FETs Q1 and Q2 of the protection circuit 1 transfer the charge of the package capacitances Cpo and Cno via the paths a, a ', b and b' indicated by a two-dot chain line. Since the output buffer circuit 2 functions as a protection circuit while discharging to the external connection terminal 9, the MOS-FET Q3 constituting the output buffer circuit 2 connected between the power supply line 50 and the ground line 60
, Q4 are not destroyed even if the gate oxide films are thin.
【００２８】一方、静電気による電荷が電源系統７のパ
ッケージ容量Ｃｐｉに蓄積された状態のときに、外部接
続端子９が接地されると、その電荷による電圧が、電源
線７０に加わり、この電圧が、保護回路１０のＭＯＳ-
ＦＥＴＱ11のサブストレート，ドレイン間に印加され
る。そして、この印加電圧がＭＯＳ- ＦＥＴＱ11のクラ
ンプ電圧以上の過電圧であると、ＭＯＳ- ＦＥＴＱ11が
動作し、電源線７０の電荷が、ＭＯＳ- ＦＥＴＱ11のサ
ブストレート，ドレイン間に流れる。この結果、パッケ
ージ容量Ｃｐｉに蓄積された電荷が、二点鎖線で示す経
路ｃを経由して外部接続端子９に放電される。すなわ
ち、ＭＯＳ- ＦＥＴＱ11が保護素子として作用して、パ
ッケージ容量Ｃｐｉの過電圧の電荷が外部接続端子９に
全て放電され、電源線７０に生じた過電圧がクランプさ
れる。また、電源系統の８パッケージ容量Ｃｎｉに静電
気による電荷が蓄積された状態のときに、外部接続端子
９が接地されると、その電荷による過電圧が接地線８０
に加わり、この電圧がＭＯＳ- ＦＥＴＱ12に印加され
る。このため、ＭＯＳ-ＦＥＴＱ12が、同様に保護素子
として作用し、接地線８０を流れる電荷がＭＯＳ- ＦＥ
ＴＱ12のソース，ドレイン間に流れ、パッケージ容量Ｃ
ｎｉに蓄積された電荷が、二点鎖線で示す経路ｄを経由
して外部接続端子９に放電される。このように、集積回
路のパッケージに帯電しても、保護回路１０のＭＯＳ-
ＦＥＴＱ11とＭＯＳ- ＦＥＴＱ12とが、パッケージ容量
Ｃｐｉ，Ｃｎｉの電荷を、二点鎖線で示す経路ｃ，ｄを
経由して外部接続端子９に放電させるので、電源線７０
と接地線８０との間に接続されているＭＯＳ- ＦＥＴＱ
9 ，Ｑ10やＭＯＳ-ＦＥＴＱ3 ，Ｑ4 の薄いゲート酸化
膜が、過電圧によって破壊されることはない。On the other hand, if the external connection terminal 9 is grounded while electric charges due to static electricity are accumulated in the package capacitance Cpi of the power supply system 7, a voltage due to the electric charges is applied to the power supply line 70, and this voltage is applied. , MOS- of protection circuit 10
The voltage is applied between the substrate and the drain of the FET Q11. If the applied voltage is an overvoltage equal to or higher than the clamp voltage of the MOS-FET Q11, the MOS-FET Q11 operates, and the electric charge of the power supply line 70 flows between the substrate and the drain of the MOS-FET Q11. As a result, the electric charge accumulated in the package capacitance Cpi is discharged to the external connection terminal 9 via the path c shown by a two-dot chain line. That is, the MOS-FET Q11 functions as a protection element, and all overvoltage charges in the package capacitance Cpi are discharged to the external connection terminal 9, and the overvoltage generated in the power supply line 70 is clamped. Further, if the external connection terminal 9 is grounded in a state where electric charges due to static electricity are accumulated in the eight package capacitances Cni of the power supply system, an overvoltage due to the electric charges is generated by the ground line 80.
And this voltage is applied to the MOS-FET Q12. Therefore, the MOS-FET Q12 similarly acts as a protection element, and the electric charge flowing through the ground line 80 is changed to the MOS-FE
It flows between the source and drain of TQ12, and the package capacitance C
The electric charge accumulated in the ni is discharged to the external connection terminal 9 via a path d indicated by a two-dot chain line. As described above, even if the package of the integrated circuit is charged, the MOS-
Since the FET Q11 and the MOS-FET Q12 discharge the charges of the package capacitances Cpi and Cni to the external connection terminal 9 via the paths c and d shown by two-dot chain lines, the power supply line 70
MOS-FET Q connected between the
9 and Q10 and the thin gate oxide films of the MOS-FETs Q3 and Q4 are not destroyed by overvoltage.
【００２９】このように、本実施形態の半導体回路装置
によれば、保護回路１，１０によって、装置のパケージ
に帯電した静電気の影響を除くことができ、この結果、
半導体回路装置の信頼性の向上を図ることができる。ま
た、パッケージ容量は、人体容量に比較して小さいの
で、保護回路１０のＭＯＳ- ＦＥＴＱ11，Ｑ12が過電圧
による電荷を放電するときの、放電電流は小さい。この
ために、ＭＯＳ- ＦＥＴＱ11，Ｑ12を小型にすることが
できるので、集積回路装置のレイアウト面積を小さくす
ることができる。As described above, according to the semiconductor circuit device of the present embodiment, the protection circuits 1 and 10 can eliminate the influence of static electricity charged on the package of the device.
The reliability of the semiconductor circuit device can be improved. Further, since the package capacitance is smaller than the human body capacitance, the discharge current when the MOS-FETs Q11 and Q12 of the protection circuit 10 discharge the charge due to the overvoltage is small. Therefore, the size of the MOS-FETs Q11 and Q12 can be reduced, so that the layout area of the integrated circuit device can be reduced.
【００３０】なお、本発明は、上記実施形態に限定され
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。例えば、本実施形態の半導体回
路装置では、ＭＯＳ- ＦＥＴＱ1 〜Ｑ4 ，Ｑ11，Ｑ12を
同一の素子で形成したが、保護素子として機能するので
あれば、同一素子である必要はない。また、本実施形態
の半導体回路装置では、保護素子としてＭＯＳ- ＦＥＴ
Ｑ1〜Ｑ4 を用いたが、これに限るものではなく、フィ
ールド酸化膜をゲート酸化膜とする寄生ＭＯＳ- ＦＥＴ
やサイリスタ等、保護素子として機能するものであるな
らば、どのような素子でも使用することができることは
勿論である。さらに、本実施形態の半導体回路装置で
は、２系統の電源系統５，６と電源系統７，８とを有す
るものについて説明したが、これに限るものではない。
３系統以上の電源系統を有する半導体回路装置について
は、上記保護回路１，１０と同構造の保護回路を各電源
系統に接続することで、本発明の目的を達成することが
できる。また、内部回路３−１をＣ- ＭＯＳ３１，３２
で構成し、内部回路３−２をＭＯＳ- ＦＥＴＱ9 ，Ｑ10
で構成したが、これに限るのもではない。The present invention is not limited to the above-described embodiment, and various modifications and changes can be made within the scope of the present invention. For example, in the semiconductor circuit device of the present embodiment, the MOS-FETs Q1 to Q4, Q11, and Q12 are formed of the same element, but need not be the same element as long as they function as protection elements. In the semiconductor circuit device of the present embodiment, a MOS-FET is used as a protection element.
Although Q1 to Q4 are used, the present invention is not limited to this, but a parasitic MOS-FET using a field oxide film as a gate oxide film.
Of course, any element can be used as long as it functions as a protection element, such as a thyristor or a thyristor. Furthermore, although the semiconductor circuit device of the present embodiment has been described as having two power supply systems 5, 6 and power supply systems 7, 8, the present invention is not limited to this.
For a semiconductor circuit device having three or more power supply systems, the object of the present invention can be achieved by connecting a protection circuit having the same structure as the protection circuits 1 and 10 to each power supply system. Further, the internal circuit 3-1 is connected to the C-MOS 31,
And the internal circuit 3-2 is composed of MOS-FETs Q9 and Q10.
, But is not limited to this.
【００３１】また、本実施形態の半導体回路装置では、
ＣＰＭ，ＣＤＭで模擬されるＥＳＤに対して適用可能に
形成した。すなわち、保護回路１０のＭＯＳ- ＦＥＴＱ
11，Ｑ12は、パッケージ容量Ｃｐｉ，Ｃｎｉの電荷を放
電させるために特設したものであるので、上記のごとく
小型にすることができる。そして、このＭＯＳ- ＦＥＴ
Ｑ11，Ｑ12を小型にしたまま、本実施形態の半導体回路
装置をＨＢＭ，ＭＭで模擬されるＥＳＤにも適用するこ
とできる。この場合には、ＭＯＳ- ＦＥＴＱ11，Ｑ12の
のクランプ電圧や動作速度をＭＯＳ- ＦＥＴＱ1 〜Ｑ4
のクランプ電圧や動作速度を異ならしめておく。すなわ
ち、ＨＢＭ，ＭＭで模擬されるＥＳＤの場合には、外部
接続端子９から装置内に放電電流が流入するので、保護
回路１０のＭＯＳ- ＦＥＴＱ11，Ｑ12の動作速度を、保
護回路１のＭＯＳ- ＦＥＴＱ1 ，Ｑ2 及び出力バッファ
回路２のＭＯＳ- ＦＥＴＱ3 ，Ｑ4 より速く設定してお
くと、流入した放電電流がＭＯＳ- ＦＥＴＱ11，Ｑ12に
集中して流れ、小型のＭＯＳ- ＦＥＴＱ11，Ｑ12を破損
するおそれがある。したがって、半導体回路装置をＨＢ
Ｍ，ＭＭで模擬されるＥＳＤにも適用可能にする場合に
は、ＭＯＳ- ＦＥＴＱ11，Ｑ12のクランプ電圧をＭＯＳ
- ＦＥＴＱ1 〜Ｑ4 のクランプ電圧よりも大きく設定す
るか、動作速度を遅く設定しておく。Further, in the semiconductor circuit device of the present embodiment,
It was formed to be applicable to ESD simulated by CPM and CDM. That is, the MOS-FET Q of the protection circuit 10
11 and Q12 are specially provided for discharging the charges of the package capacitances Cpi and Cni, so that the size can be reduced as described above. And this MOS-FET
The semiconductor circuit device of the present embodiment can be applied to ESD simulated by HBM and MM while keeping Q11 and Q12 small. In this case, the clamp voltages and operating speeds of the MOS-FETs Q11 and Q12 are changed to the MOS-FETs Q1 to Q4.
The clamping voltage and the operating speed are different. That is, in the case of the ESD simulated by the HBM and the MM, since the discharge current flows into the device from the external connection terminal 9, the operation speed of the MOS-FETs Q11 and Q12 of the protection circuit 10 is reduced. If the MOSFETs Q1 and Q2 and the MOS-FETs Q3 and Q4 of the output buffer circuit 2 are set faster than the FETs Q1 and Q2, the inflowing discharge current will concentrate on the MOSFETs Q11 and Q12 and damage the small MOSFETs Q11 and Q12. is there. Therefore, the semiconductor circuit device is
In order to be applicable to ESD simulated by M and MM, the clamp voltage of the MOS-FETs Q11 and Q12 is
-Set higher than the clamp voltage of the FETs Q1 to Q4 or set the operation speed slower.
【００３２】[0032]
【発明の効果】以上詳しく説明したように、本発明によ
れば、静電気の帯電等で発生する過電圧が、各電源系統
に発生しても、各電源系統に接続された保護回路が、こ
の過電圧による電荷を外部接続端子に流すので、過電圧
による内部回路やバッファ回路の破壊を防ぐことがで
き、装置の信頼性の向上を図ることができるという効果
がある。特に、請求項４の発明によれば、一以上の保護
回路の動作電圧または動作速度を、他の保護回路の動作
電圧または動作速度よりも大きくまたは遅く設定するこ
とで、外部接続端子側から流入する電荷が上記一以上の
保護回路に集中することを防止することができるので、
ＨＢＭ，ＭＭで模擬されるＥＳＤに対する耐圧を劣化さ
せることなく、ＣＰＭ，ＣＤＭで模擬されるＥＳＤに対
する耐圧をも向上させることができるという効果があ
る。As described above in detail, according to the present invention, even if an overvoltage generated due to static electricity charging or the like occurs in each power supply system, the protection circuit connected to each power supply system can control the overvoltage. Flows to the external connection terminal, it is possible to prevent the internal circuit and the buffer circuit from being damaged due to the overvoltage, and to improve the reliability of the device. In particular, according to the fourth aspect of the present invention, the operating voltage or operating speed of one or more protection circuits is set to be higher or lower than the operating voltage or operating speed of the other protection circuit, so that the current flows from the external connection terminal side. Can be prevented from being concentrated on the one or more protection circuits.
There is an effect that the withstand voltage against the ESD simulated by the CPM and the CDM can be improved without deteriorating the withstand voltage against the ESD simulated by the HBM and the MM.
【図１】本発明の一実施形態に係る半導体回路装置を示
す回路図である。FIG. 1 is a circuit diagram showing a semiconductor circuit device according to one embodiment of the present invention.
【図２】従来例に係る半導体回路装置の一部を簡略的に
示した回路図である。FIG. 2 is a circuit diagram schematically showing a part of a semiconductor circuit device according to a conventional example.
１，１０ 保護回路 ２ 出力バッファ回路 ３−１，３−２ 内部回路 ５〜８ 電源系統 ９ 外部接続端子 ３１，３２ Ｃ- ＭＯＳ ５０，７０ 電源線 ６０，８０ 接地線 Ｃｐｏ，Ｃｐｉ，Ｃｎｏ，Ｃｎｉ パッケージ容量 Ｑ1 〜Ｑ12 ＭＯＳ- ＦＥＴ 1, 10 protection circuit 2 output buffer circuit 3-1 and 3-2 internal circuit 5 to 8 power supply system 9 external connection terminal 31, 32 C-MOS 50, 70 power supply line 60, 80 ground line Cpo, Cpi, Cno, Cni Package capacitance Q1 to Q12 MOS-FET
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０２Ｈ 7/20 Ｈ０１Ｌ 27/08 ３２１Ｈ Ｈ０３Ｋ 19/00 27/04 Ｈ 19/003 Ｈ０５Ｆ 3/02 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 21/822 H01L 27/04 H01L 27/092 H02H 3/22 H02H 7/20 H03K 19/00 H03K 19/003 H05F 3/02 ────────────────────────────────────────────────── ─── Continued on the front page (51) Int.Cl. 7 Identification code FI H02H 7/20 H01L 27/08 321H H03K 19/00 27/04 H 19/003 H05F 3/02 (58) Fields surveyed (Int. .Cl. 7 , DB name) H01L 21/8238 H01L 21/822 H01L 27/04 H01L 27/092 H02H 3/22 H02H 7/20 H03K 19/00 H03K 19/003 H05F 3/02
Claims (3)
各電源系統で生じた過電圧による電荷を上記外部接続端
子に各々放電可能な複数の保護回路とを有し、複数の上記電源系統が、 電源線と接地線とがバッファ回路に接続されたバッファ
回路用の第１の電源系統と、 電源線と接地線とが内部回路に接続された内部回路用の
第２の電源系統とを含み、 複数の上記保護回路が、 上記第１の電源系統の電源線と接地線との間に接続さ
れ、上記第１の電源系統が供給する電源電圧を越える過
電圧が加えられたときに、この過電圧による電荷を上記
外部接続端子に放電する第１の保護回路と、 上記第２の電源系統の電源線と接地線との間に接続さ
れ、上記第２の電源系統が供給する電源電圧を越える過
電圧が加えられたときに、この過電圧による電荷を上記
外部接続端子に放電する第２の保護回路とを含む ことを
特徴とした半導体回路装置。1. A and separated plurality of power supply systems, provided between the plurality of the power supply system and the external connection terminal,
A plurality of protection circuits each capable of discharging an electric charge due to an overvoltage generated in each power supply system to the external connection terminal, wherein the plurality of power supply systems includes a power supply line and a ground line connected to a buffer circuit;
A first power supply system for the circuit, and a power supply line and a ground line connected to the internal circuit.
A second power supply system, wherein the plurality of protection circuits are connected between a power supply line and a ground line of the first power supply system.
That exceeds the power supply voltage supplied by the first power supply system.
When a voltage is applied, the charge due to this overvoltage is
A first protection circuit that discharges to an external connection terminal is connected between a power line and a ground line of the second power system.
Over the power supply voltage supplied by the second power supply system.
When a voltage is applied, the charge due to this overvoltage is
A second protection circuit that discharges to an external connection terminal .
され且つドレインが上記外部接続端子に接続された第１
のＭＯＳ−ＦＥＴと、 ゲートとソースとが上記第１の電源系統の接地線に接続
され且つドレインが上記外部接続端子に接続された第２
のＭＯＳ−ＦＥＴとで形成し、 上記第２の保護回路を、 ゲートとソースとが上記第２の電源系統の電源線に接続
され且つドレインが上記外部接続端子に接続された第３
のＭＯＳ−ＦＥＴと、 ゲートとソースとが上記第２の電源系統の接地線に接続
され且つドレインが上記外部接続端子に接続された第４
のＭＯＳ−ＦＥＴとで形成したことを特徴とする請求項
１に記載の半導体回路装置。2. The first protection circuit according to claim 1, wherein a gate and a source are connected to a power supply line of the first power supply system, and a drain is connected to the external connection terminal.
And a second gate having a gate and a source connected to the ground line of the first power supply system and a drain connected to the external connection terminal.
And a third protection circuit in which a gate and a source are connected to a power supply line of the second power supply system and a drain is connected to the external connection terminal.
And a fourth gate in which a gate and a source are connected to the ground line of the second power supply system and a drain is connected to the external connection terminal.
Claim to the MOS-FET characterized in that it is formed by
2. The semiconductor circuit device according to 1.
護回路の動作電圧または動作速度を、上記第１の保護回
路の動作電圧または動作速度と異ならしめたことを特徴
とする請求項１に記載の半導体回路装置。Wherein among the plurality of the protection circuit, the second holding
The operating voltage or the operating speed of the protection circuit, the first protection times
2. The semiconductor circuit device according to claim 1, wherein the operating voltage or the operating speed of the road is different.
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1995-07-17 JP JP18011595A patent/JP3327060B2/en not_active Expired - Fee Related
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