JP3322357B2 - Constant voltage generator - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置に
おける定電圧発生回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant voltage generating circuit in a MOS type semiconductor device.
【０００２】[0002]
【従来の技術】従来、定電圧発生回路の１つとして、図
３に示すような回路がある。図３において、１は＋側電
源電圧、２，４はｎチャネルＭＯＳ型トランジスタ、３
は定電圧を取り出すための接続点、５は−側電源電圧で
ある。この回路では、同一導電型で異なるスレッショ−
ルド電圧を持つＭＯＳ型トランジスタを２個以上直列に
接続し、その接続点より定電圧を取り出している。すな
わち、この回路では、１つのトランジスタ２または４を
ディプレッション型ＭＯＳトランジスタとし、ゲ−トと
ソ−スを接続することにより、定電流回路として動作す
るので、この定電流をゲ−トとドレインを接続したエン
ハンスメント型ＭＯＳトランジスタ４または２に流すこ
とにより、一定の定電圧を取り出すことが可能である。
このような回路に関する文献としては、例えば、特開昭
５６−１０８２５８号公報がある。2. Description of the Related Art Conventionally, as one of constant voltage generating circuits, there is a circuit as shown in FIG. In FIG. 3, 1 is a + side power supply voltage, 2 and 4 are n-channel MOS transistors, 3
Is a connection point for extracting a constant voltage, and 5 is a negative power supply voltage. In this circuit, different thresholds of the same conductivity type
Two or more MOS transistors having the same threshold voltage are connected in series, and a constant voltage is extracted from the connection point. That is, in this circuit, one transistor 2 or 4 is a depletion type MOS transistor, and operates as a constant current circuit by connecting the gate and the source. It is possible to take out a constant voltage by flowing through the connected enhancement type MOS transistor 4 or 2.
As a document relating to such a circuit, there is, for example, JP-A-56-108258.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、前述の
ような従来の基準電圧発生回路では、ＭＯＳ型トランジ
スタ２，４の直列接続による接続端子３から出力電圧を
取り出しているため、出力電圧と定電流を流すためのト
ランジスタ２，４のドレインとソ−ス間の電圧を加算し
た電圧を印加することにより動作させている。従って、
０．９Ｖの低電圧で動作させることは困難であって、高
電圧を必要としていた。本発明の目的は、このような従
来の課題を解決し、従来の直列接続の定電圧発生回路に
比較して低い電源電圧で動作させることができ、かつ電
源電圧の変動に対しても定電圧出力電圧の変化を安定化
させることができる定電圧発生回路を提供することにあ
る。However, in the above-mentioned conventional reference voltage generating circuit, the output voltage is taken out from the connection terminal 3 by serial connection of the MOS transistors 2 and 4, so that the output voltage and the constant current The operation is performed by applying a voltage obtained by adding the voltage between the drain and the source of the transistors 2 and 4 for flowing the current. Therefore,
It was difficult to operate at a low voltage of 0.9 V, and required a high voltage. An object of the present invention is to solve such a conventional problem, operate at a lower power supply voltage as compared with a conventional series-connected constant voltage generation circuit, and maintain a constant voltage with respect to fluctuations in the power supply voltage. An object of the present invention is to provide a constant voltage generation circuit that can stabilize a change in output voltage.
【０００４】[0004]
【課題を解決するための手段】上記目的を達成するた
め、本発明の定電圧発生回路は、（イ）ゲートとソース
を接続したディプレッション型ＭＯＳトランジスタ（図
１の６）と、ディプレッション型ＭＯＳトランジスタ
（６）と直列に接続され、かつゲートとドレインを接続
した第１のエンハンスメント型ＭＯＳトランジスタ
（７）と、第１のエンハンスメント型ＭＯＳトランジス
タ（７）のゲートに接続されたゲートを持つ第２のエン
ハンスメント型ＭＯＳトランジスタ（９）と、第２のエ
ンハンスメント型ＭＯＳトランジスタ（９）のドレイン
に直列に接続され、かつゲートとドレインを接続した第
３のエンハンスメント型ＭＯＳトランジスタ（８）とを
具備し、第２のエンハンスメント型ＭＯＳトランジスタ
（９）と第３のエンハンスメント型ＭＯＳトランジスタ
（８）の接続点を電圧出力端子として設け、さらに、第
１のエンハンスメント型ＭＯＳトランジスタの導電係数
をディプレッション型ＭＯＳトランジスタの導電係数に
対して大きく設定して第２のエンハンスメント型ＭＯＳ
トランジスタのゲートとソース間の電圧を、第１のエン
ハンスメント型ＭＯＳトランジスタのスレッシュホール
ド電圧とすると共に、第１のエンハンストメント型ＭＯ
Ｓトランジスタの導電係数と第２のエンハンストメント
型トランジスタの導電係数を等しく、且つ、ディプレッ
ション型ＭＯＳトランジスタの導電係数と第３のエンハ
ンストメント型ＭＯＳトランジスタの導電係数を等しく
して、動作電圧を、第３のエンハンスメント型トランジ
スタのスレッシュホールド電圧とディプレッション型ト
ランジスタのスレッシュホールド電圧の差電圧で決定す
る構成としたことを特徴としている。また、（ロ）第１
のエンハンスメント型ＭＯＳトランジスタ（図２の１
４）と第１のエンハンスメント型ＭＯＳトランジスタの
ゲートに接続されたゲートを持つ第２のエンハンスメン
ト型ＭＯＳトランジスタ（図２の１８）は、それぞれゲ
ートを共通に接続された１つ以上のエンハンスメント型
ＭＯＳトランジスタ（図２の１５，１９）と直列に接続
される構成としたことを特徴としている。In order to achieve the above object, a constant voltage generating circuit according to the present invention comprises (a) a depletion type MOS transistor (6 in FIG. 1) having a gate and a source connected, and a depletion type MOS transistor. A first enhancement MOS transistor (7) connected in series with (6) and having a gate and a drain connected thereto, and a second enhancement MOS transistor (7) having a gate connected to the gate of the first enhancement MOS transistor (7). An enhancement-type MOS transistor (9), a third enhancement-type MOS transistor (8) connected in series to the drain of the second enhancement-type MOS transistor (9), and having a gate and a drain connected to each other; 2 enhancement type MOS transistor (9) and 3rd enhancement Provided the connection point of the cement type MOS transistor (8) and a voltage output terminal, and further, the
Conductivity coefficient of enhancement type MOS transistor 1
To the conductivity coefficient of the depletion type MOS transistor
The second enhancement type MOS
The voltage between the gate and source of the transistor is
Threshold hole of Hansment type MOS transistor
And the first enhancement type MO
Conductivity coefficient of S transistor and second enhancement
Type transistors with the same conductivity and
Conductivity type of the MOS transistor and the third enhancement
The conduction coefficient of the
Operating voltage to a third enhancement type transistor.
Star threshold voltage and depletion type
Determined by the difference voltage of the transistor threshold voltage
It is characterized by having a configuration of Also, (b) the first
Of the enhancement type MOS transistor (1 in FIG. 2)
4) and a second enhancement-type MOS transistor (18 in FIG. 2) having a gate connected to the gate of the first enhancement-type MOS transistor include one or more enhancement-type MOS transistors each having a gate commonly connected. It is characterized in that it has a configuration that is connected in series with the (15, 19 in FIG. 2).
【０００５】[0005]
【作用】本発明においては、図１に示すように、定電流
を発生するトランジスタ６とトランジスタ７，９にて構
成されるカレントミラ−回路により、トランジスタ８に
トランジスタ６で発生した定電流を供給し、トランジス
タ８のドレインとソ−ス間に定電圧を発生させる。すな
わち、定電流を発生する回路と、定電圧を発生する回路
を分離することにより、従来の直列接続の回路に比べて
低い電源電圧により回路を動作させることができる。ま
た、他の実施例として、図１のカレントミラ−回路を、
図２に示すようにカスコ−ド接続することにより、電源
電圧の変動に対して出力電圧の変化を極小に保持するこ
とができる。すなわち、従来の定電圧発生回路では、そ
の動作電源電圧範囲はエンハンスメント型のスレッショ
−ルド電圧とディプレッション型のスレッショ−ルド電
圧の２倍の差電圧で決定し、１．０Ｖ以下の電圧範囲を
実現することが困難であったが、本発明では、エンハン
スメント型のスレッショ−ルド電圧とディプレッション
型のスレッショ−ルド電圧の差電圧で実現でき、動作電
源電圧を例えば０．９Ｖとすることが可能である。In the present invention, as shown in FIG. 1, a constant current generated by the transistor 6 is supplied to the transistor 8 by a current mirror circuit composed of a transistor 6 for generating a constant current and transistors 7, 9. Then, a constant voltage is generated between the drain of the transistor 8 and the source. That is, by separating the circuit that generates a constant current and the circuit that generates a constant voltage, the circuit can be operated with a lower power supply voltage than a conventional series-connected circuit. As another embodiment, the current mirror circuit of FIG.
By cascade connection as shown in FIG. 2, it is possible to keep a change in output voltage to a minimum with respect to a change in power supply voltage. That is, in the conventional constant voltage generating circuit, the operating power supply voltage range is determined by a difference voltage twice as large as the enhancement type threshold voltage and the depletion type threshold voltage, and a voltage range of 1.0 V or less is realized. However, according to the present invention, it can be realized by the difference voltage between the enhancement-type threshold voltage and the depletion-type threshold voltage, and the operating power supply voltage can be set to, for example, 0.9 V. .
【０００６】[0006]
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示す半導体装置
の回路構成図である。図１に示すＭＯＳ定電圧回路にお
いて、６はｎチャネルディプレッション型ＭＯＳトラン
ジスタ、７はｎチャネルエンハンスメント型ＭＯＳトラ
ンジスタ、８はｎチャネルエンハンスメント型ＭＯＳト
ランジスタ、９はｎチャネルエンハンスメント型ＭＯＳ
トランジスタ、１０は定電圧出力端子、１１は＋側電源
電圧、１２は−側電源電圧である。ＭＯＳトランジスタ
６のドレインは＋電源側に、ゲ−トとソ−スと基板はそ
れぞれ接続されて、ＭＯＳトランジスタ９のゲ−トに接
続されている。また、ＭＯＳトランジスタ７のゲ−トと
ドレインは接続され、ＭＯＳトランジスタ６のソ−スに
接続されて、ＭＯＳトランジスタ９のゲ−トに接続され
ている。そして、ＭＯＳトランジスタ７のソ−スと基板
は、−側電源電圧１２に接続されている。また、ＭＯＳ
トランジスタ８のドレインとゲ−トは＋側電源電圧１１
に接続され、かつソ−スと基板は接続されて定電圧出力
端子１０に接続されている。また、ＭＯＳトランジスタ
９のドレインは定電圧出力端子１０に接続され、かつソ
−スと基板は−側電源電圧１２に接続されている。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram of a semiconductor device according to an embodiment of the present invention. In the MOS constant voltage circuit shown in FIG. 1, 6 is an n-channel depletion type MOS transistor, 7 is an n-channel enhancement type MOS transistor, 8 is an n-channel enhancement type MOS transistor, and 9 is an n-channel enhancement type MOS transistor.
The transistor 10 is a constant voltage output terminal, 11 is a + side power supply voltage, and 12 is a − side power supply voltage. The drain of the MOS transistor 6 is connected to the + power supply side, the gate, the source, and the substrate are connected to each other, and is connected to the gate of the MOS transistor 9. Further, the gate and drain of the MOS transistor 7 are connected, connected to the source of the MOS transistor 6, and connected to the gate of the MOS transistor 9. The source and substrate of the MOS transistor 7 are connected to the negative power supply voltage 12. Also, MOS
The drain and gate of the transistor 8 are connected to the + side power supply voltage 11.
And the source and the substrate are connected and connected to the constant voltage output terminal 10. The drain of the MOS transistor 9 is connected to the constant voltage output terminal 10, and the source and the substrate are connected to the negative power supply voltage 12.
【０００７】図１においては、ＭＯＳトランジスタ６の
みがディプレッション型であるため、ゲ−トとソ−スを
接続することにより飽和領域で動作する。また、ＭＯＳ
トランジスタ７はエンハンスメント型であるため、ゲ−
トとドレインを接続することにより、飽和領域で動作す
る。ＭＯＳトランジスタ６に流れる電流をＩ6、トラン
ジスタ７に流れる電流をＩ7とすると、次の式（１）
（２）が成立する。 Ｉ6＝Ｋ6（Ｖｇ6−Ｖｔ6）2 ・・・・・・・・・・・・・・・・・（１） ここで、Ｋ6とＶｔ6はトランジスタ６の導電係数とスレ
ッショ−ルド電圧であり、Ｖｇ6はゲ−トとソ−ス間の
電圧である。 Ｉ7＝Ｋ7（Ｖｇ7−Ｖｔ7）2 ・・・・・・・・・・・・・・・・・（２） ここで、Ｋ7とＶｔ7はトランジスタ７の導電係数とスレ
ッショ−ルド電圧であり、Ｖｇ7はゲ−トとソ−ス間の
電圧である。In FIG. 1, since only the MOS transistor 6 is of the depletion type, it operates in the saturation region by connecting the gate and the source. Also, MOS
Since the transistor 7 is of an enhancement type,
By connecting the gate and the drain, the device operates in the saturation region. I 6 The current flowing through the MOS transistor 6, the current flowing through the transistor 7 and I 7, the following equation (1)
(2) is established. I 6 = K 6 (Vg 6 −Vt 6 ) 2 (1) where K 6 and Vt 6 are the conductivity coefficient and the threshold of the transistor 6. is a field voltage, Vg 6 is gate - is the voltage between the scan - door and the Soviet Union. I 7 = K 7 (Vg 7 −Vt 7 ) 2 (2) where K 7 and Vt 7 are the conductivity coefficient and the threshold of the transistor 7. is a field voltage, Vg 7 is gate - is the voltage between the scan - door and the Soviet Union.
【０００８】Ｉ6＝Ｉ7，Ｖｇ6＝０であるから、トラン
ジスタ６とトランジスタ７の接続端子に出力される電圧
は次式（３）となる。 Ｖｇ7＝−（√Ｋ6／Ｋ7）Ｖｔ6＋Ｖｔ7 ・・・・・・・・・・・・・（３） 上式（３）において、Ｋ6＜＜Ｋ7であるとすると、次式
（４）のようになる。 Ｖｇ7≒Ｖｔ7 ・・・・・・・・・・・・・・・・・・・・・・・・（４） 上式（４）が成立するための電源電圧範囲は、トランジ
スタ６が飽和電圧で動作する必要があり、そのための条
件は次式（５）である。 ＶDD−Ｖss≧Ｖｔ7−Ｖｔ6 ・・・・・・・・・・・・・・・・・・・（５） なお、ＶDDは＋側電源電圧、Ｖssは−側電源電圧であ
る。Since I 6 = I 7 and Vg 6 = 0, the voltage output to the connection terminal between the transistors 6 and 7 is given by the following equation (3). Vg 7 = − (√K 6 / K 7 ) Vt 6 + Vt 7 (3) In the above equation (3), if K 6 << K 7 , The following equation (4) is obtained. Vg 7 ≒ Vt 7 (4) The power supply voltage range for satisfying the above equation (4) is as follows. It is necessary to operate at a saturation voltage, and the condition for that is given by the following equation (5). VDD−Vss ≧ Vt 7 −Vt 6 (5) Here, VDD is a positive power supply voltage, and Vss is a negative power supply voltage.
【０００９】次に、トランジスタ９のゲ−トとソ−ス間
の電圧Ｖｇ9は、トランジスタ７のゲ−トとソ−ス間の
電圧Ｖｇ7と等しく、トランジスタ９の導電係数Ｋ9とト
ランジスタ７の導電係数Ｋ7を等しくし、トランジスタ
９のチャネル長変調率を０とすると、トランジスタ９に
流れる電流Ｉ9は次式（６）となる。 Ｉ9＝Ｉ7 ・・・・・・・・・・・・・・・・・・・・・・・・・・・（６） また、トランジスタ８に流れる電流Ｉ8は、トランジス
タ９に流れる電流Ｉ9に等しく、かつ次式（７）の関係
が成立する。 Ｉ8＝Ｉ6 ・・・・・・・・・・・・・・・・・・・・・・・・・・・（７） トランジスタ８に流れる電流Ｉ8は、次式（８）で表わ
される。 Ｉ8＝Ｋ8（Ｖｇ8−Ｖｔ8）2 ・・・・・・・・・・・・・・・・・・（８）[0009] Then, the transistor 9 gate - DOO and source - voltage Vg 9 between scan the transistor 7 gate - DOO and source - equal to the voltage Vg 7 between scan, conductive coefficient K 9 and the transistor of the transistor 9 Assuming that the conductivity coefficient K 7 is equal and the channel length modulation rate of the transistor 9 is 0, the current I 9 flowing through the transistor 9 is expressed by the following equation (6). I 9 = I 7 (6) The current I 8 flowing through the transistor 8 flows through the transistor 9 It is equal to the current I 9 and the relationship of the following equation (7) is established. I 8 = I 6 (7) The current I 8 flowing through the transistor 8 is expressed by the following equation (8). Is represented. I 8 = K 8 (Vg 8 −Vt 8 ) 2 (8)
【００１０】ここで、Ｋ8とＶｔ8は、トランジスタ８の
導電係数とスレッショ−ルド電圧、Ｖｇ8はゲ−トとソ
−ス間電圧である。（１）式と（８）式より、トランジ
スタ８のゲ−トとソ−ス間の電圧Ｖｇ8は、次式（９）
で表わされる。 Ｖｇ8＝−（√Ｋ6／Ｋ8）Ｖｔ6＋Ｖｔ8 ・・・・・・・・・・・・・（９） ここで、Ｋ6＝Ｋ8であれば、次式（１０）が成立する。 Ｖｇ8＝−Ｖｔ6＋Ｖｔ8 ・・・・・・・・・・・・・・・・・・・・（10) このように、Ｖｇ8は、トランジスタ８とトランジスタ
６のスレッショ−ルド電圧の差電圧となる。前式（１
０）より得られるＶｇ8は、トランジスタ８のゲ−ト電
圧が電源のＶDDに接続されているため、端子１０にＶDD
を基準にした一定の電圧が出力されることになる。前式
(１０）が成立するためには、下式（１１）による電源
電圧範囲で動作させる必要がある。 ＶDD−Ｖss≧−Ｖｔ6＋Ｖｔ8＋ＶD9 ・・・・・・・・・・・・・・（11) ここで、ＶD9はトランジスタ９のドレインとソ−ス間の
電圧である。Here, K 8 and Vt 8 are the conductivity coefficient and threshold voltage of the transistor 8, and Vg 8 is the gate-source voltage. From the equations (1) and (8), the voltage Vg 8 between the gate and the source of the transistor 8 is given by the following equation (9)
Is represented by Vg 8 = − (√K 6 / K 8 ) Vt 6 + Vt 8 (9) Here, if K 6 = K 8 , the following equation (10) is obtained. To establish. Vg 8 = −Vt 6 + Vt 8 (10) As described above, Vg 8 is the threshold voltage of the transistor 8 and the transistor 6. It becomes the difference voltage. The previous equation (1
Vg 8 obtained from 0), the gate of the transistor 8 - for G Voltage is connected to the power supply VDD, the terminal 10 VDD
Is output as a constant voltage based on Previous formula
In order to satisfy (10), it is necessary to operate in the power supply voltage range according to the following equation (11). VDD−Vss ≧ −Vt 6 + Vt 8 + VD 9 (11) where VDD 9 is a voltage between the drain and the source of the transistor 9.
【００１１】トランジスタ９のゲ−トとソ−ス間には、
前式（４）の関係から次の電圧がかかっている。 Ｖｇ9≒Ｖｔ9 ・・・・・・・・・・・・・・・・・・・・・・・・・（12) 下記に示す飽和動作の条件式（１３）と前式（１２）と
の関係から、下式（１４）が成立する。 ＶD9≧Ｖｇ9−Ｖｔ9 ・・・・・・・・・・・・・・・・・・・・・・（13） ＶD9≧０ ・・・・・・・・・・・・・・・・・・・・・・・・・・・（14） 従って、トランジスタ９はＶD9＝０以上で飽和動作する
ために、前式（11）は下式（１５）となる。 ＶDD−Vss≧−Ｖｔ6＋Ｖｔ8 ・・・・・・・・・・・・・・・・・・（15)[0011] Between the gate and the source of the transistor 9,
The following voltage is applied from the relationship of the above equation (4). Vg 9 ≒ Vt 9 (12) Conditional expression (13) of the saturation operation shown below and previous expression (12) From the relationship, the following expression (14) is established. VD 9 ≧ Vg 9 −Vt 9 (13) VD 9 ≧ 0 (14) Therefore, since the transistor 9 performs a saturation operation when VD 9 = 0 or more, the above equation (11) becomes the following equation (15). VDD−Vss ≧ −Vt 6 + Vt 8 (15)
【００１２】前式（５）および上式（１５）から、本実
施例の回路の動作電源電圧範囲は、Ｖｔ7とＶｔ6の差電
圧あるいはＶｔ8とＶｔ6の差電圧よりも大きな電圧をか
ける必要がある。一方、図３に示す従来の定電圧発生回
路の動作電源電圧範囲は、下式（１６）である。 ＶDD−Ｖss≧Ｖｔ2−２×Ｖｔ4 ・・・・・・・・・・・・・・・・・（16） ここで、ＭＯＳトランジスタ２はエンハンスメント型Ｍ
ＯＳトランジスタであり、Ｖｔ2はＭＯＳトランジスタ
２のスレッショ−ルド電圧であり、ＭＯＳト酒ンジスタ
４はディプレッション型ＭＯＳトランジスタであり、Ｖ
ｔ4はＭＯＳトランジスタ４のスレッショ−ルド電圧で
ある。前式（１６）より、従来の回路の動作電源電圧範
囲は、Ｖｔ2とＶｔ4の２倍の差電圧であり、これは本発
明の動作電源電圧範囲よりも大きい。ところで、ｎチャ
ネルエンハンスメント型ＭＯＳトランジスタの最低スレ
ッショ−ルド電圧は、製造上のバラツキ、温度特性を考
慮すると、０．５Ｖ程度であり、ｎチャネルディプレッ
ション型ＭＯＳトランジスタの最低スレッショ−ルド電
圧は−０．３Ｖ程度である。従って、従来の定電圧発生
回路の動作電源電圧範囲は１．１Ｖ以上であったのに対
して、本実施例の動作電源電圧範囲は、０．８Ｖ以上と
なり、例えば０．９Ｖ動作が可能となる。From the above equations (5) and (15), the operating power supply voltage range of the circuit of this embodiment is set to a voltage difference between Vt 7 and Vt 6 or a voltage larger than the difference voltage between Vt 8 and Vt 6. You need to call. On the other hand, the operating power supply voltage range of the conventional constant voltage generating circuit shown in FIG. VDD−Vss ≧ Vt 2 −2 × Vt 4 (16) Here, the MOS transistor 2 is an enhancement type M
An OS transistor, Vt 2 is a threshold voltage of the MOS transistor 2, a MOS transistor 4 is a depletion type MOS transistor, and Vt
t 4 is Suressho of the MOS transistor 4 - is a field voltage. From the equation (16), the operating power supply voltage range of the conventional circuit is twice the difference voltage between Vt 2 and Vt 4 , which is larger than the operating power supply voltage range of the present invention. By the way, the minimum threshold voltage of the n-channel enhancement type MOS transistor is about 0.5 V in consideration of manufacturing variations and temperature characteristics, and the minimum threshold voltage of the n-channel depletion type MOS transistor is -0.1 V. It is about 3V. Therefore, while the operating power supply voltage range of the conventional constant voltage generating circuit is 1.1 V or more, the operating power supply voltage range of the present embodiment is 0.8 V or more. Become.
【００１３】図２は、本発明の他の実施例を示す半導体
装置の回路構成図である。図２の回路では、トランジス
タ１４のゲ−トとトランジスタ１５のゲ−トが接続され
て、トランジスタ１４のソ−スと基板とトランジスタ１
５のドレインを接続するとともに、トランジスタ１５の
ソ−スと基板を−側電源電圧２１に接続している。一
方、トランジスタ１８のゲ−トとトランジスタ１９のゲ
−トが接続されて、トランジスタ１４およびトランジス
タ１５のゲ−トに接続している。また、トランジスタ１
８のソ−スと基板は接続され、トランジスタ１９のドレ
インと接続され、かつトランジスタ１９のソ−スと基板
を−側電源電圧２１に接続する。トランジスタ１８のソ
−スと基板は接続され、トランジスタ１９のドレインと
接続され、かつトランジスタ１９のソ−スと基板を−側
電源電圧２１に接続する。すなわち、トランジスタ１３
により定電流を作成し、その定電流をトランジスタ１
４，１５とトランジスタ１８，１９のカレントミラ−回
路により、トランジスタ１６に流れる電流を定電流化す
る。ここで、トランジスタ１３をトランジスタ１６のサ
イズ比を調整することにより、出力電圧端子１７はＶDD
に対して一定の電圧を出力し、温度変化に対しても一定
の電圧を出力する。トランジスタ１４，１５およびトラ
ンジスタ１８，１９は、カスコ−ド接続することによ
り、電源電圧変動による出力電圧の変動を小さくするよ
うに動作する。トランジスタ１４とトランジスタ１５と
トランジスタ１８とトランジスタ１９とは、カレントミ
ラ−回路を形成しており、図１のトランジスタ９におけ
るチャネル長変調率λの影響を小さくする。このよう
に、図１の定電圧回路では、定電流を発生する回路と定
電圧を発生する回路を分離することにより、従来の直列
接続に比べて低い電源電圧で動作させることができる。
また、図２の定電圧回路では、図１に示すカレントミラ
−回路をカスコ−ド接続することにより、電源電圧の変
動に対して出力電圧の変化を極めて安定化させることが
できる。FIG. 2 is a circuit diagram of a semiconductor device showing another embodiment of the present invention. In the circuit of FIG. 2, the gate of the transistor 14 is connected to the gate of the transistor 15, so that the source and the substrate of the transistor 14 and the transistor 1 are connected.
5 and the source and the substrate of the transistor 15 are connected to the negative power supply voltage 21. On the other hand, the gate of the transistor 18 and the gate of the transistor 19 are connected, and are connected to the gates of the transistors 14 and 15. Transistor 1
The source of the transistor 8 is connected to the substrate, the drain of the transistor 19 is connected, and the source and the substrate of the transistor 19 are connected to the negative power supply voltage 21. The source and the substrate of the transistor 18 are connected, the drain of the transistor 19 is connected, and the source and the substrate of the transistor 19 are connected to the negative power supply voltage 21. That is, the transistor 13
A constant current is created by
The current flowing through the transistor 16 is made constant by the current mirror circuit of the transistors 4, 15 and the transistors 18, 19. Here, by adjusting the size ratio of the transistor 13 to the transistor 13, the output voltage terminal 17 becomes VDD
, And outputs a constant voltage even when the temperature changes. The transistors 14 and 15 and the transistors 18 and 19 are connected in cascade to operate so as to reduce the fluctuation of the output voltage due to the fluctuation of the power supply voltage. The transistor 14, the transistor 15, the transistor 18 and the transistor 19 form a current mirror circuit, and reduce the influence of the channel length modulation factor λ in the transistor 9 of FIG. As described above, in the constant voltage circuit of FIG. 1, by separating the circuit that generates a constant current from the circuit that generates a constant voltage, the circuit can be operated with a lower power supply voltage than that of a conventional series connection.
Further, in the constant voltage circuit shown in FIG. 2, by connecting the current mirror circuit shown in FIG. 1 in cascade, the change in the output voltage with respect to the fluctuation in the power supply voltage can be extremely stabilized.
【００１４】[0014]
【発明の効果】以上説明したように、本発明によれば、
定電流を発生するトランジスタと出力電圧を発生するト
ランジスタを並列接続することにより、各トランジスタ
のドレインとソ−ス間に発生する電圧を分離することが
できるので、０．９Ｖ程度の低い電圧で定電圧発生回路
を動作させることができる。As described above, according to the present invention,
By connecting a transistor that generates a constant current and a transistor that generates an output voltage in parallel, the voltage generated between the drain and the source of each transistor can be separated. The voltage generation circuit can be operated.
【図１】本発明の一実施例を示す半導体装置の回路構成
図である。FIG. 1 is a circuit configuration diagram of a semiconductor device showing one embodiment of the present invention.
【図２】本発明の他の実施例を示す半導体装置の回路構
成図である。FIG. 2 is a circuit diagram of a semiconductor device according to another embodiment of the present invention.
【図３】従来の半導体装置の定電圧発生回路の構成図で
ある。FIG. 3 is a configuration diagram of a constant voltage generation circuit of a conventional semiconductor device.
６，１３ デプレッション型ｎチャネルＭＯＳトランジ
スタ ７〜９，１４〜１９ エンハンスメント型ｎチャネルＭ
ＯＳトランジスタ １０，１７ 出力電圧取り出し端子 １１，２０ ＋側電源電圧 １２，２１ −側電源電圧6,13 Depletion-type n-channel MOS transistor 7-9,14-19 Enhancement-type n-channel M
OS transistor 10, 17 Output voltage extraction terminal 11, 20 + power supply voltage 12, 21-power supply voltage
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24 H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/088 H01L 29/78 ──────────────────────────────────────────────────続 き Continuation of the front page (51) Int.Cl. 7 identification code FI H01L 29/78 (58) Investigation field (Int.Cl. 7 , DB name) G05F 3/24 H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/088 H01L 29/78
Claims (2)
ョン型ＭＯＳトランジスタと、 該ディプレッション型ＭＯＳトランジスタと直列に接続
され、かつゲートとドレインを接続した第１のエンハン
スメント型ＭＯＳトランジスタと、 該第１のエンハンスメント型ＭＯＳトランジスタのゲー
トに接続されたゲートを持つ第２のエンハンスメント型
ＭＯＳトランジスタと、 該第２のエンハンスメント型ＭＯＳトランジスタのドレ
インに直列に接続され、かつゲートとドレインを接続し
た第３のエンハンスメント型ＭＯＳトランジスタとから
なり、上記 第２のエンハンスメント型ＭＯＳトランジスタと上
記第３のエンハンスメント型ＭＯＳトランジスタの接続
点を電圧出力端子として設け、 さらに、上記第１のエンハンスメント型ＭＯＳトランジ
スタの導電係数を上記ディプレッション型ＭＯＳトラン
ジスタの導電係数に対して大きく設定して上記第２のエ
ンハンスメント型ＭＯＳトランジスタのゲートとソース
間の電圧を、上記第１のエンハンスメント型ＭＯＳトラ
ンジスタのスレッシュホールド電圧とすると共に、 上記第１のエンハンストメント型ＭＯＳトランジスタの
導電係数と上記第２のエンハンストメント型トランジス
タの導電係数を等しく、且つ、上記ディプレッション型
ＭＯＳトランジスタの導電係数と上記第３のエンハンス
トメント型ＭＯＳトランジスタの導電係数を等しくし
て、 動作電圧を、該第３のエンハンスメント型トランジスタ
のスレッシュホールド電圧と上記ディプレッション型ト
ランジスタのスレッシュホールド電圧の差電圧で決定す
る構成とし たことを特徴とする定電圧発生回路。1. A depletion type MOS transistor having a gate and a source connected thereto, a first enhancement type MOS transistor connected in series with the depletion type MOS transistor and having a gate and a drain connected thereto, and the first enhancement type MOS transistor. A second enhancement type MOS transistor having a gate connected to the gate of the MOS transistor; and a third enhancement type MOS transistor connected in series to the drain of the second enhancement type MOS transistor and having a gate and a drain connected. And from
Becomes, the second enhancement type MOS transistor and the upper
Serial third provided a voltage output terminal of the connection point of the enhancement type MOS transistor, and further, the first enhancement type MOS Transitional
The conductivity coefficient of the
By setting a large value for the conductivity coefficient of the
Gate and source of enhancement type MOS transistor
Between the first enhancement-type MOS transistors.
The threshold voltage of the first enhancement-type MOS transistor.
Conductivity coefficient and the second enhancement type transistor
And the depletion type
Conductivity of MOS transistor and third enhancement
The conduction coefficient of the
The operating voltage of the third enhancement transistor
Threshold voltage and the above depletion type
Determined by the difference voltage of the transistor threshold voltage
A constant voltage generation circuit characterized by having a configuration as described above .
ランジスタと該第１のエンハンスメント型ＭＯＳトラン
ジスタのゲートに接続されたゲートを持つ第２のエンハ
ンスメント型ＭＯＳトランジスタは、それぞれゲートを
共通に接続された１つ以上のエンハンスメント型ＭＯＳ
トランジスタと直列に接続される構成 としたことを特徴
とする請求項１に記載の定電圧発生回路。2. The first enhancement-type MOS transistor having a gate connected to the gate of the first enhancement-type MOS transistor and the second enhancement-type MOS transistor having a gate connected to the gate of the first enhancement-type MOS transistor. The above enhancement MOS
Constant voltage generating circuit according to claim 1, characterized in that it has a structure which is connected to the transistor in series.
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