JP3319442B2 - Ａｔｍスイッチ - Google Patents
ＡｔｍスイッチInfo
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Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭに代表される
セル（固定長パケット）のスイッチング技術に関し、特
に、本発明はＡＴＭ交換機で用いる大規模かつ高スルー
プット特性を要求されるＡＴＭスイッチに利用する技術
に関する。より詳細には、セルベースの負荷分散を行っ
た場合にスイッチ内でセル順序保証を行いながらスイッ
チングする技術に関する。更に、セルの負荷分散を効率
的に行う技術に関する。
セル（固定長パケット）のスイッチング技術に関し、特
に、本発明はＡＴＭ交換機で用いる大規模かつ高スルー
プット特性を要求されるＡＴＭスイッチに利用する技術
に関する。より詳細には、セルベースの負荷分散を行っ
た場合にスイッチ内でセル順序保証を行いながらスイッ
チングする技術に関する。更に、セルの負荷分散を効率
的に行う技術に関する。
【０００２】また、上記スイッチアーキテクチャを用い
てＬＳＩの高速ＩＯ数が問題となる高速領域で大容量Ａ
ＴＭスイッチを実現する場合に、大容量ＡＴＭスイッチ
を構成する単一ＬＳＩの内部回路の使用効率を高め、所
要ＬＳＩ数を最小限に抑えるＡＴＭスイッチハードウェ
ア構成技術に関する。本明細書では、基本スイッチはＡ
ＴＭスイッチを構成する要素であり、単位スイッチは基
本スイッチを構成する要素として説明する。また、セル
を分解することにより生成されたセルをショートセルと
呼ぶことにする。
てＬＳＩの高速ＩＯ数が問題となる高速領域で大容量Ａ
ＴＭスイッチを実現する場合に、大容量ＡＴＭスイッチ
を構成する単一ＬＳＩの内部回路の使用効率を高め、所
要ＬＳＩ数を最小限に抑えるＡＴＭスイッチハードウェ
ア構成技術に関する。本明細書では、基本スイッチはＡ
ＴＭスイッチを構成する要素であり、単位スイッチは基
本スイッチを構成する要素として説明する。また、セル
を分解することにより生成されたセルをショートセルと
呼ぶことにする。
【０００３】
【従来の技術】ＡＴＭ（非同期転送モード）では、固定
長のセルをソフトウェアを介さずに簡略化されたプロト
コルを用いてハードウェアにより高速にスイッチングす
る。このためＡＴＭ交換機に搭載されるＡＴＭスイッチ
には高速制御性、高速スイッチング能力が要求される。
したがって、収容回線が増え要求スイッチサイズが大き
くなると、単位スイッチサイズの拡張では対応できなく
なり、単位スイッチを相互に多段接続するマルチステー
ジスイッチ構成が必要となる。
長のセルをソフトウェアを介さずに簡略化されたプロト
コルを用いてハードウェアにより高速にスイッチングす
る。このためＡＴＭ交換機に搭載されるＡＴＭスイッチ
には高速制御性、高速スイッチング能力が要求される。
したがって、収容回線が増え要求スイッチサイズが大き
くなると、単位スイッチサイズの拡張では対応できなく
なり、単位スイッチを相互に多段接続するマルチステー
ジスイッチ構成が必要となる。
【０００４】この従来例を図１を参照して説明する。図
１は従来のマルチステージスイッチ構成によるＡＴＭス
イッチを示す図である。従来、図１に示すように単位ス
イッチを相互に３段に接続するクロスアーキテクチャが
マルチステージスイッチ構成でスイッチサイズを拡張す
る有効な手段として知られている。クロスアーキテクチ
ャにおけるルーティングアルゴリズムを分類すると以下
の二つのアルゴリズムが考えられる。１）コネクション
ベースのルーティング：同一のＶＣ（Virtual connecti
on）を構成するセルはスイッチ内で同一の方路を通って
ルーティングされる。２）セルベースのルーティング：
同一のＶＣを構成するセルがスイッチ内で異なる方路を
通ってルーティングされる。
１は従来のマルチステージスイッチ構成によるＡＴＭス
イッチを示す図である。従来、図１に示すように単位ス
イッチを相互に３段に接続するクロスアーキテクチャが
マルチステージスイッチ構成でスイッチサイズを拡張す
る有効な手段として知られている。クロスアーキテクチ
ャにおけるルーティングアルゴリズムを分類すると以下
の二つのアルゴリズムが考えられる。１）コネクション
ベースのルーティング：同一のＶＣ（Virtual connecti
on）を構成するセルはスイッチ内で同一の方路を通って
ルーティングされる。２）セルベースのルーティング：
同一のＶＣを構成するセルがスイッチ内で異なる方路を
通ってルーティングされる。
【０００５】以下にこれらのルーティングアルゴリズム
を採用した場合に従来問題となっていた課題を説明する
ために、コネクションベースのルーティングを採用した
場合のセルルーティング例を図２に示し、セルベースの
ルーティングを採用した場合のセルルーティング例を図
３に示す。図２に示すように、コネクションベースのル
ーティングではＡＴＭスイッチ内に入力されたＶＣを構
成するセルは同一のスイッチングルートを通ってスイッ
チングされる。３ステージのクロスアーキテクチャでは
１段目の単位スイッチと２段目の単位スイッチで負荷分
散を行い、２段目の単位スイッチと３段目の単位スイッ
チでスイッチングを行う。
を採用した場合に従来問題となっていた課題を説明する
ために、コネクションベースのルーティングを採用した
場合のセルルーティング例を図２に示し、セルベースの
ルーティングを採用した場合のセルルーティング例を図
３に示す。図２に示すように、コネクションベースのル
ーティングではＡＴＭスイッチ内に入力されたＶＣを構
成するセルは同一のスイッチングルートを通ってスイッ
チングされる。３ステージのクロスアーキテクチャでは
１段目の単位スイッチと２段目の単位スイッチで負荷分
散を行い、２段目の単位スイッチと３段目の単位スイッ
チでスイッチングを行う。
【０００６】このためＡＴＭスイッチ内部でコネクショ
ンレベルの負荷分散を行い、２段目の単位スイッチの負
荷を均等に分散させる必要がある。このためには、同一
の３段目の単位スイッチを目指すコネクションに対して
２段目のどの単位スイッチを経由すればよいかを判断す
るなどの２段目の単位スイッチにおけるリソース管理を
行う必要がある。
ンレベルの負荷分散を行い、２段目の単位スイッチの負
荷を均等に分散させる必要がある。このためには、同一
の３段目の単位スイッチを目指すコネクションに対して
２段目のどの単位スイッチを経由すればよいかを判断す
るなどの２段目の単位スイッチにおけるリソース管理を
行う必要がある。
【０００７】このようなリソース管理が有効に実現でき
ない場合には２段目の単位スイッチにおける負荷バラン
スが崩れて、高負荷状態に陥る２段目の単位スイッチが
出現し、当該単位スイッチで継続的にリンクブロックが
発生しスイッチ内ＱｏＳ（Quality of Service）が満足
できない状態が発生する。図２では単位スイッチＯＳＷ
＃１を目指すコネクションのルーティングにおいて２段
目の単位スイッチの負荷バランスが崩れて、単位スイッ
チＴＳＷ＃１が低負荷状態に、単位スイッチＴＳＷ＃ｎ
が高負荷状態に陥り、単位スイッチＴＳＷ＃ｎの出力リ
ンクでセル廃棄が発生している例を示す。このような負
荷アンバランスを防止するためには、ＶＣ時間的変動を
考慮して、ＶＣが多重されているリンクレベルでの統計
的振る舞いを予想し、確率的に負荷バランスを保証する
などの高機能なリソース管理を行う必要がある。この管
理方法には「各リンクの負荷状態をモニタし、リンクの
負荷状態を観測して観測された負荷情報をもとにコネク
ションのルートを決定する方法」や「コネクションの申
告パラメータをもとに２段目の単位スイッチの各出力リ
ンクの多重特性を計算してリンクの負荷状態を把握し、
この計算された負荷情報をもとにＶＣのルートを決定す
る方法」などが想定される。
ない場合には２段目の単位スイッチにおける負荷バラン
スが崩れて、高負荷状態に陥る２段目の単位スイッチが
出現し、当該単位スイッチで継続的にリンクブロックが
発生しスイッチ内ＱｏＳ（Quality of Service）が満足
できない状態が発生する。図２では単位スイッチＯＳＷ
＃１を目指すコネクションのルーティングにおいて２段
目の単位スイッチの負荷バランスが崩れて、単位スイッ
チＴＳＷ＃１が低負荷状態に、単位スイッチＴＳＷ＃ｎ
が高負荷状態に陥り、単位スイッチＴＳＷ＃ｎの出力リ
ンクでセル廃棄が発生している例を示す。このような負
荷アンバランスを防止するためには、ＶＣ時間的変動を
考慮して、ＶＣが多重されているリンクレベルでの統計
的振る舞いを予想し、確率的に負荷バランスを保証する
などの高機能なリソース管理を行う必要がある。この管
理方法には「各リンクの負荷状態をモニタし、リンクの
負荷状態を観測して観測された負荷情報をもとにコネク
ションのルートを決定する方法」や「コネクションの申
告パラメータをもとに２段目の単位スイッチの各出力リ
ンクの多重特性を計算してリンクの負荷状態を把握し、
この計算された負荷情報をもとにＶＣのルートを決定す
る方法」などが想定される。
【０００８】しかしながら、本発明で想定している数十
Ｇｂｉｔ／ｓを越える高速のリンクを多数備える大規模
なＡＴＭスイッチでは、上記リソース管理を採用してＡ
ＴＭスイッチの使用効率を高める方法はＡＴＭスイッチ
全体におけるリソースマネジメントのコストが増大し有
効な手段とはなり得ない。すなわち、高速リンクを備え
る大規模スイッチにいては、スイッチ内に多重されるコ
ネクション数が膨大となるため、リンク負荷を観測す
る、もしくは、申告パラメータをもとに多重特性を計算
するというどちらの方式を採用しても、収容するコネク
ションのスイッチ内ルーティング経路を計算するアルゴ
リズムが複雑化してコスト的なメリットがない。また、
スイッチそのものよりもこのルート検索用のハードが複
雑化して実現性に困難を伴う。
Ｇｂｉｔ／ｓを越える高速のリンクを多数備える大規模
なＡＴＭスイッチでは、上記リソース管理を採用してＡ
ＴＭスイッチの使用効率を高める方法はＡＴＭスイッチ
全体におけるリソースマネジメントのコストが増大し有
効な手段とはなり得ない。すなわち、高速リンクを備え
る大規模スイッチにいては、スイッチ内に多重されるコ
ネクション数が膨大となるため、リンク負荷を観測す
る、もしくは、申告パラメータをもとに多重特性を計算
するというどちらの方式を採用しても、収容するコネク
ションのスイッチ内ルーティング経路を計算するアルゴ
リズムが複雑化してコスト的なメリットがない。また、
スイッチそのものよりもこのルート検索用のハードが複
雑化して実現性に困難を伴う。
【０００９】また複雑なリソース管理を回避するため
に、ＡＴＭスイッチ内部を高速化して負荷バランスの失
敗を許容する方法も考えられるが、任意のスピードを備
えるＶＣを収容するためにはＡＴＭスイッチ内部のリン
ク速度をＡＴＭスイッチ入出力回線速度の３倍まで高速
化する必要があり、単位スイッチ間リンクを構成するの
に多大な困難を伴いコストエフェクティブな方法とはな
り得ない欠点がある。
に、ＡＴＭスイッチ内部を高速化して負荷バランスの失
敗を許容する方法も考えられるが、任意のスピードを備
えるＶＣを収容するためにはＡＴＭスイッチ内部のリン
ク速度をＡＴＭスイッチ入出力回線速度の３倍まで高速
化する必要があり、単位スイッチ間リンクを構成するの
に多大な困難を伴いコストエフェクティブな方法とはな
り得ない欠点がある。
【００１０】図３に示すように、セルベースのルーティ
ングにおいてはセル毎にＡＴＭスイッチ内で異なるルー
ティング経路を取ることが可能であるのでＶＣの多重特
性を意識することなしにＡＴＭスイッチ内部の負荷分散
を実現できる。すなわち、図３に示すように、この方法
ではＡＴＭスイッチに入力したセルをＡＴＭスイッチ内
の分配網を用いてルーティング網の入力ポート毎に等確
率で振り分けることができればルーティング網で内部ブ
ロックが起こることを防止できる。
ングにおいてはセル毎にＡＴＭスイッチ内で異なるルー
ティング経路を取ることが可能であるのでＶＣの多重特
性を意識することなしにＡＴＭスイッチ内部の負荷分散
を実現できる。すなわち、図３に示すように、この方法
ではＡＴＭスイッチに入力したセルをＡＴＭスイッチ内
の分配網を用いてルーティング網の入力ポート毎に等確
率で振り分けることができればルーティング網で内部ブ
ロックが起こることを防止できる。
【００１１】しかしながらセルベースのルーティングで
は同一のＶＣを構成するセルがＡＴＭスイッチ内でマル
チルートを通ってスイッチングされるため、異なるルー
トを経由するセルは、各ルートに配置されたバッファに
加わる負荷に依存した遅延時間を感じることになる。こ
のためルート毎にセル転送遅延時間が異なる可能性があ
りスイッチ出力においてセル順序逆転を発生させる可能
性がある。従って、セル順序を保証するための順序保証
を行う必要がある。
は同一のＶＣを構成するセルがＡＴＭスイッチ内でマル
チルートを通ってスイッチングされるため、異なるルー
トを経由するセルは、各ルートに配置されたバッファに
加わる負荷に依存した遅延時間を感じることになる。こ
のためルート毎にセル転送遅延時間が異なる可能性があ
りスイッチ出力においてセル順序逆転を発生させる可能
性がある。従って、セル順序を保証するための順序保証
を行う必要がある。
【００１２】この順序保証を行う方式の例として、GIGA
BIT スイッチがある(Turner : DESIGN OF A GIGABIT AT
M SWITCH, IEEE INFOCOM'77)。この従来例を図４を参照
して説明する。これを実現するために、図４に示すよう
に、ＡＴＭスイッチに入力してくるＡＴＭセルに対して
タイムスタンプ部によりタイムスタンプを付与し、スイ
ッチングが行われ、出口でセルがバッファで待つことに
なる。セル順序保証部は、この出力部のバッファで並び
替えを行うことによりセル順序を保証する。図５に、バ
ッファで待つセルをソーティング範囲のセルとして表記
している。
BIT スイッチがある(Turner : DESIGN OF A GIGABIT AT
M SWITCH, IEEE INFOCOM'77)。この従来例を図４を参照
して説明する。これを実現するために、図４に示すよう
に、ＡＴＭスイッチに入力してくるＡＴＭセルに対して
タイムスタンプ部によりタイムスタンプを付与し、スイ
ッチングが行われ、出口でセルがバッファで待つことに
なる。セル順序保証部は、この出力部のバッファで並び
替えを行うことによりセル順序を保証する。図５に、バ
ッファで待つセルをソーティング範囲のセルとして表記
している。
【００１３】しかしながら、上記の並べ替えを行うため
に、ＡＴＭスイッチ出力方路毎に大規模なソーティング
回路を設けてスイッチングされてきたセルを時刻情報順
に並び換えるソーティング操作が必要である。高速で大
規模なＡＴＭスイッチでは、多数のルーティング経路に
対するソーティングを高速に行う必要が生じるので、Ａ
ＴＭスイッチサイズが制限され、スイッチスケーラビリ
ティを確保できない問題がある。またシステム構築面か
ら考えても、スイッチ機能部に高速のスイッチングファ
ンクションと、出力方路毎にソーティングファンクショ
ンを別々に実現する必要があり経済的に問題がある。
に、ＡＴＭスイッチ出力方路毎に大規模なソーティング
回路を設けてスイッチングされてきたセルを時刻情報順
に並び換えるソーティング操作が必要である。高速で大
規模なＡＴＭスイッチでは、多数のルーティング経路に
対するソーティングを高速に行う必要が生じるので、Ａ
ＴＭスイッチサイズが制限され、スイッチスケーラビリ
ティを確保できない問題がある。またシステム構築面か
ら考えても、スイッチ機能部に高速のスイッチングファ
ンクションと、出力方路毎にソーティングファンクショ
ンを別々に実現する必要があり経済的に問題がある。
【００１４】更に、上記のスイッチ出力部配置型セル順
序保証方式には次のような問題点がある。図６は、スイ
ッチ内セル転送遅延分布のスイッチ内負荷依存性を示し
ている。グラフは横軸に遅延時間を、縦軸に遅延時間に
対応するセルの確率を示している。セル転送遅延分布は
スイッチ内の負荷が増大すると遅延時間無限大の方向に
分布がシフトする。これは遅延時間無限大で転送される
セルがある有限確率で存在することをあらわしている。
しかしながら、セル順序保証部を構成するセル順序保証
ソータで無限のウィンドウサイズを持ったソータでセル
順序ソーティングを行うことは物理的に不可能で、経済
性を考えると有限のソータで実現する必要がある。そこ
で、ある確率以下で到達するセルのセル順序保証は諦め
てソータのソーティング範囲を決めるウィンドウサイズ
△Ｔを確率的に決定する。従ってソーティング部のソー
タはこのようにして決定されたウィンドウサイズ△Ｔ内
でセル順序保証を行う。
序保証方式には次のような問題点がある。図６は、スイ
ッチ内セル転送遅延分布のスイッチ内負荷依存性を示し
ている。グラフは横軸に遅延時間を、縦軸に遅延時間に
対応するセルの確率を示している。セル転送遅延分布は
スイッチ内の負荷が増大すると遅延時間無限大の方向に
分布がシフトする。これは遅延時間無限大で転送される
セルがある有限確率で存在することをあらわしている。
しかしながら、セル順序保証部を構成するセル順序保証
ソータで無限のウィンドウサイズを持ったソータでセル
順序ソーティングを行うことは物理的に不可能で、経済
性を考えると有限のソータで実現する必要がある。そこ
で、ある確率以下で到達するセルのセル順序保証は諦め
てソータのソーティング範囲を決めるウィンドウサイズ
△Ｔを確率的に決定する。従ってソーティング部のソー
タはこのようにして決定されたウィンドウサイズ△Ｔ内
でセル順序保証を行う。
【００１５】しかしながら、スイッチ内の負荷状態によ
ってはこの有限長のウィンドウサイズを外れてセル順序
の早いセルが到着することがある。このような場合には
もはやこのソータではセル順序を保証することができな
い。これはスイッチング後、つまりセル順序逆転が発生
した後でセル順序保証を行うからである。つまりスイッ
チ出力部配置型のセル順序保証方式では１００％セル順
序を保証できないという問題点がある。
ってはこの有限長のウィンドウサイズを外れてセル順序
の早いセルが到着することがある。このような場合には
もはやこのソータではセル順序を保証することができな
い。これはスイッチング後、つまりセル順序逆転が発生
した後でセル順序保証を行うからである。つまりスイッ
チ出力部配置型のセル順序保証方式では１００％セル順
序を保証できないという問題点がある。
【００１６】更に、セル順序逆転を防止する方法として
最大遅延時間付加法（"M.Collivignarelli et al.,Syst
em and Performance Design of the ATM Node UT-XC, "
IEEEISS'94 pp.613-618）が提案されている。この原理
ではスイッチに入力された全てのセルに対してあらかじ
め設定された最大遅延時間Ｄを付加することで、同一の
スイッチ内セル転送遅延時間を実現しセルの順序を保証
している。この原理では任意のセルのスイッチ出力での
スイッチング遅延をＤ１とすると、スイッチ出力でスイ
ッチングされたセルに対して新たに待ち時間Ｄ２＝Ｄ−
Ｄ１の遅延を付加する。このような制御を用いて入力さ
れたセル全てに同一の遅延時間Ｄを課すことにより入力
セルのスイッチ内遅延時間を同一にしてセル順序保証を
行うものである。
最大遅延時間付加法（"M.Collivignarelli et al.,Syst
em and Performance Design of the ATM Node UT-XC, "
IEEEISS'94 pp.613-618）が提案されている。この原理
ではスイッチに入力された全てのセルに対してあらかじ
め設定された最大遅延時間Ｄを付加することで、同一の
スイッチ内セル転送遅延時間を実現しセルの順序を保証
している。この原理では任意のセルのスイッチ出力での
スイッチング遅延をＤ１とすると、スイッチ出力でスイ
ッチングされたセルに対して新たに待ち時間Ｄ２＝Ｄ−
Ｄ１の遅延を付加する。このような制御を用いて入力さ
れたセル全てに同一の遅延時間Ｄを課すことにより入力
セルのスイッチ内遅延時間を同一にしてセル順序保証を
行うものである。
【００１７】しかしながら、最大遅延時間付加法では全
ての入力セルに予め設定された最悪の遅延時間Ｄを付加
させることになるのでＡＴＭスイッチ入力負荷が低い場
合にも全ての入力セルが最悪遅延を受けることになり、
遅延特性上問題がある。また、出力バッファ型の単位ス
イッチを基本単位とするＡＴＭスイッチにおいてスイッ
チ入力負荷０．９を許容した場合には絶対遅延時間を数
百のオーダで設定する必要があり最大遅延時間付加ブロ
ックのハードウェアが複雑化し実現可能性上問題があ
る。また、転送されたセルの遅延時間付加を正確に行う
ためにはＡＴＭスイッチ入出力部で各々のセルのスイッ
チング遅延時間を１セル単位で正確に測定する必要があ
り、このことが入出力部に配置されるセル遅延時間測定
回路、絶対遅延時間付加回路を複雑化してハードウェア
実現技術上問題となる。
ての入力セルに予め設定された最悪の遅延時間Ｄを付加
させることになるのでＡＴＭスイッチ入力負荷が低い場
合にも全ての入力セルが最悪遅延を受けることになり、
遅延特性上問題がある。また、出力バッファ型の単位ス
イッチを基本単位とするＡＴＭスイッチにおいてスイッ
チ入力負荷０．９を許容した場合には絶対遅延時間を数
百のオーダで設定する必要があり最大遅延時間付加ブロ
ックのハードウェアが複雑化し実現可能性上問題があ
る。また、転送されたセルの遅延時間付加を正確に行う
ためにはＡＴＭスイッチ入出力部で各々のセルのスイッ
チング遅延時間を１セル単位で正確に測定する必要があ
り、このことが入出力部に配置されるセル遅延時間測定
回路、絶対遅延時間付加回路を複雑化してハードウェア
実現技術上問題となる。
【００１８】次に、本発明を適用するような高速のスル
ープットを備えるＡＴＭスイッチでは膨大なスイッチ入
出力信号数の収容方法が問題となっている。図７はスイ
ッチサイズ１６×１６のＡＴＭスイッチの実現例を示す
図である。例えば、図７に示すようなスイッチサイズ１
６×１６、スイッチスループット１６０Ｇｂｉｔ／ｓ
（ハイウェイスピード１０Ｇｂｉｔ／ｓ：６２２Ｍｂｉ
ｔ／ｓ×２０で実現）のスループットを持つＡＴＭスイ
ッチを実現する場合には、ＡＴＭスイッチを実現するＬ
ＳＩの高速入出力信号数が最大３００ｐｉｎに制限され
るとすると、ＡＴＭスイッチに高速信号を並列入力した
とき、最大４×２のＬＳＩを実現できる（（４＋２）×
２×２０＝２４０、他制御信号５０）。そのため、この
ＬＳＩを用いて１６０Ｇのクロスポイントスイッチを実
現するためには３２個のチップを用意する必要がある。
ープットを備えるＡＴＭスイッチでは膨大なスイッチ入
出力信号数の収容方法が問題となっている。図７はスイ
ッチサイズ１６×１６のＡＴＭスイッチの実現例を示す
図である。例えば、図７に示すようなスイッチサイズ１
６×１６、スイッチスループット１６０Ｇｂｉｔ／ｓ
（ハイウェイスピード１０Ｇｂｉｔ／ｓ：６２２Ｍｂｉ
ｔ／ｓ×２０で実現）のスループットを持つＡＴＭスイ
ッチを実現する場合には、ＡＴＭスイッチを実現するＬ
ＳＩの高速入出力信号数が最大３００ｐｉｎに制限され
るとすると、ＡＴＭスイッチに高速信号を並列入力した
とき、最大４×２のＬＳＩを実現できる（（４＋２）×
２×２０＝２４０、他制御信号５０）。そのため、この
ＬＳＩを用いて１６０Ｇのクロスポイントスイッチを実
現するためには３２個のチップを用意する必要がある。
【００１９】図８はセルを空間的に分割して転送する場
合のＬＳＩ構成を示す図である。ビットスライスのテク
ニックを用いてセルを空間的に分割した場合には、図８
に示すように、１チップで１６０Ｇ／３のスループット
を実現できる（１６×２×（２０／３）≒２３０、他制
御信号５０）。このため１６０Ｇを最小３チップで実現
できる。ビットスライスを用いた方法ではチップを中継
する高速信号ラインを排除できるのでチップ内に搭載し
たハードウェア論理を効率的に使用できる。
合のＬＳＩ構成を示す図である。ビットスライスのテク
ニックを用いてセルを空間的に分割した場合には、図８
に示すように、１チップで１６０Ｇ／３のスループット
を実現できる（１６×２×（２０／３）≒２３０、他制
御信号５０）。このため１６０Ｇを最小３チップで実現
できる。ビットスライスを用いた方法ではチップを中継
する高速信号ラインを排除できるのでチップ内に搭載し
たハードウェア論理を効率的に使用できる。
【００２０】図９は並列入力のクロスポイントスイッチ
例を示す図であり、図１０はビットスライスを用いたク
ロスポイントスイッチ例を示す図であるが、図９に示す
並列入力ではクロスポイントの中央に配置されたＬＳＩ
では、ＡＴＭスイッチに入力される高速入出力信号の
内、実際にスイッチングされる部分よりもそのＬＳＩを
中継していく割合の方が高い。そのため高速信号入力の
ピンの中で中継用に使用されるハードウェアの割合の方
が高くなり、当該ＬＳＩでスイッチングのために使用さ
れるロジックの集積度は低いという問題点がある。
例を示す図であり、図１０はビットスライスを用いたク
ロスポイントスイッチ例を示す図であるが、図９に示す
並列入力ではクロスポイントの中央に配置されたＬＳＩ
では、ＡＴＭスイッチに入力される高速入出力信号の
内、実際にスイッチングされる部分よりもそのＬＳＩを
中継していく割合の方が高い。そのため高速信号入力の
ピンの中で中継用に使用されるハードウェアの割合の方
が高くなり、当該ＬＳＩでスイッチングのために使用さ
れるロジックの集積度は低いという問題点がある。
【００２１】一方、図１０に示すビットスライスを用い
た例では高速入出力信号の全入出力がスイッチングに利
用されるのでＬＳＩに効率的なスイッチングロジックの
集積が可能となる。しかしながら、従来この方法でスイ
ッチサイズを大規模化する場合にはセル分割および合成
機能を備えた単位スイッチを一度構成し、これを基本構
成単位として多段に接続して大規模化を図っているた
め、このメリットを生かしきれていない。また、この方
法ではＡＴＭスイッチ内でセル分割および合成を繰り返
すためにセル分割および合成のオーバヘッド回路が増大
しハードウェアの増大、制御の複雑化を招き経済的なア
プローチではない。
た例では高速入出力信号の全入出力がスイッチングに利
用されるのでＬＳＩに効率的なスイッチングロジックの
集積が可能となる。しかしながら、従来この方法でスイ
ッチサイズを大規模化する場合にはセル分割および合成
機能を備えた単位スイッチを一度構成し、これを基本構
成単位として多段に接続して大規模化を図っているた
め、このメリットを生かしきれていない。また、この方
法ではＡＴＭスイッチ内でセル分割および合成を繰り返
すためにセル分割および合成のオーバヘッド回路が増大
しハードウェアの増大、制御の複雑化を招き経済的なア
プローチではない。
【００２２】
【発明が解決しようとする課題】本発明は、このような
背景に行われたものであって、多数のルーティング経路
に対するソーティングを行うことなく単位スイッチ毎に
自律分散的にセル順序保証を行うことができるＡＴＭス
イッチを提供することを目的とする。また、本発明は、
３段構成の単位スイッチを一つのＡＴＭスイッチブロッ
クとし、このＡＴＭスイッチブロックを増設することに
より大規模化することができるＡＴＭスイッチを提供す
ることを目的とする。
背景に行われたものであって、多数のルーティング経路
に対するソーティングを行うことなく単位スイッチ毎に
自律分散的にセル順序保証を行うことができるＡＴＭス
イッチを提供することを目的とする。また、本発明は、
３段構成の単位スイッチを一つのＡＴＭスイッチブロッ
クとし、このＡＴＭスイッチブロックを増設することに
より大規模化することができるＡＴＭスイッチを提供す
ることを目的とする。
【００２３】また、本発明は、高速領域でＬＳＩ入出力
信号数に制限がある場合でも経済的に大規模化を図るこ
とができるＡＴＭスイッチを提供することを目的とす
る。また、本発明は、セル転送遅延及びセル損失特性が
良いＡＴＭスイッチを提供することを目的とする。更
に、本発明は、スイッチ内で効率的にセルを負荷分散さ
せることができるＡＴＭスイッチを提供することを目的
とする。
信号数に制限がある場合でも経済的に大規模化を図るこ
とができるＡＴＭスイッチを提供することを目的とす
る。また、本発明は、セル転送遅延及びセル損失特性が
良いＡＴＭスイッチを提供することを目的とする。更
に、本発明は、スイッチ内で効率的にセルを負荷分散さ
せることができるＡＴＭスイッチを提供することを目的
とする。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＡＴＭスイッチは、セルベースのスイッ
チアルゴリズムを採用しながらも、ＡＴＭスイッチ出力
に大規模なソーティング回路を必要とせず、マルチステ
ージ内の単位スイッチが分散的にセル順序保証を行いな
がら入力セルをスイッチングできる機能を備えているこ
とを主要な特徴とする。
めに、本発明のＡＴＭスイッチは、セルベースのスイッ
チアルゴリズムを採用しながらも、ＡＴＭスイッチ出力
に大規模なソーティング回路を必要とせず、マルチステ
ージ内の単位スイッチが分散的にセル順序保証を行いな
がら入力セルをスイッチングできる機能を備えているこ
とを主要な特徴とする。
【００２５】このため各ステージに配置された単位スイ
ッチがスイッチ出力方路に対して階層的にセル順序保証
を行いながらスイッチングする機構を備えている点が従
来技術と大きく異なる。さらに単位スイッチ内の階層化
されたセル順序保証網をマルチステージ接続すればセル
順序保証機能を達成しながら無限にスイッチサイズを拡
張できる点が従来の技術と大きく異なる。このように単
一のスイッチングブロックを用いてマルチステージ環境
下でノンブロックスイッチを実現可能にしたことを最も
主要な特徴とする。
ッチがスイッチ出力方路に対して階層的にセル順序保証
を行いながらスイッチングする機構を備えている点が従
来技術と大きく異なる。さらに単位スイッチ内の階層化
されたセル順序保証網をマルチステージ接続すればセル
順序保証機能を達成しながら無限にスイッチサイズを拡
張できる点が従来の技術と大きく異なる。このように単
一のスイッチングブロックを用いてマルチステージ環境
下でノンブロックスイッチを実現可能にしたことを最も
主要な特徴とする。
【００２６】すなわち、本発明の第一の観点は、少なく
とも１つの単位スイッチを有するＡＴＭスイッチであ
り、前記単位スイッチは、入力されたセルのヘッダに書
込まれた時刻情報を参照しこの時刻情報の若い順に出力
方路へのスイッチングを行う手段をそれぞれ備える。こ
れにより、前述したセルベースのスイッチアルゴリズム
における各単位スイッチが自律分散的にセル順序保証を
行うことができる。さらに、この単位スイッチを相互に
接続して構成されるＡＴＭスイッチ全体についてもセル
順序を保証することができる。したがって、このＡＴＭ
スイッチをさらに多数接続して得られる大規模なＡＴＭ
スイッチについても同様に、セル順序を保証することが
できる。
とも１つの単位スイッチを有するＡＴＭスイッチであ
り、前記単位スイッチは、入力されたセルのヘッダに書
込まれた時刻情報を参照しこの時刻情報の若い順に出力
方路へのスイッチングを行う手段をそれぞれ備える。こ
れにより、前述したセルベースのスイッチアルゴリズム
における各単位スイッチが自律分散的にセル順序保証を
行うことができる。さらに、この単位スイッチを相互に
接続して構成されるＡＴＭスイッチ全体についてもセル
順序を保証することができる。したがって、このＡＴＭ
スイッチをさらに多数接続して得られる大規模なＡＴＭ
スイッチについても同様に、セル順序を保証することが
できる。
【００２７】このように、単位スイッチ毎に自律分散的
に行われるセル順序保証により、大規模なＡＴＭスイッ
チを構成する場合でも、別にソーティングを行うための
装置を設ける必要がなく、大規模なＡＴＭスイッチを簡
単かつ安価に構成することができる。前記スイッチング
を行う手段は、前記入力回線および前記出力回線が相互
に交叉するクロスポイントを備え、このクロスポイント
は、前記入力回線に到来するセルを一時蓄積する第一の
バッファと、他のクロスポイントから到来するセルを一
時蓄積する第二のバッファと、この第二のバッファと前
記第一のバッファの先頭セルについてそれぞれその時刻
情報を比較しこの時刻情報の若い方のセルを出力方路へ
送出する手段とを備えることとしてもよい。
に行われるセル順序保証により、大規模なＡＴＭスイッ
チを構成する場合でも、別にソーティングを行うための
装置を設ける必要がなく、大規模なＡＴＭスイッチを簡
単かつ安価に構成することができる。前記スイッチング
を行う手段は、前記入力回線および前記出力回線が相互
に交叉するクロスポイントを備え、このクロスポイント
は、前記入力回線に到来するセルを一時蓄積する第一の
バッファと、他のクロスポイントから到来するセルを一
時蓄積する第二のバッファと、この第二のバッファと前
記第一のバッファの先頭セルについてそれぞれその時刻
情報を比較しこの時刻情報の若い方のセルを出力方路へ
送出する手段とを備えることとしてもよい。
【００２８】このように、各クロスポイント毎に時刻情
報の比較を行うことにより、セル順序の保証を実現する
ことができる。前記入力回線をグループに分類し、前記
第一のバッファは、当該グループ内の入力回線に到来す
るセルをそれぞれ一時蓄積する手段と、この一時蓄積す
る手段に蓄積されたセルの時刻情報についてその最も若
い時刻情報と前記第二のバッファの先頭セルの時刻情報
とを比較しこの時刻情報の若い方のセルを出力方路へ送
出する手段とを備える構成とすることもできる。
報の比較を行うことにより、セル順序の保証を実現する
ことができる。前記入力回線をグループに分類し、前記
第一のバッファは、当該グループ内の入力回線に到来す
るセルをそれぞれ一時蓄積する手段と、この一時蓄積す
る手段に蓄積されたセルの時刻情報についてその最も若
い時刻情報と前記第二のバッファの先頭セルの時刻情報
とを比較しこの時刻情報の若い方のセルを出力方路へ送
出する手段とを備える構成とすることもできる。
【００２９】このように、入力回線をグループに分類
し、このグループ内の入力回線に到来するセル間であら
かじめ時刻情報の若いものを選択しておき、その上で第
二のバッファの先頭セルの時刻情報との比較を行うこと
により、クロスポイントにおける時刻情報比較回数を低
減させることができるため、セルの転送遅延時間を短縮
することができる。
し、このグループ内の入力回線に到来するセル間であら
かじめ時刻情報の若いものを選択しておき、その上で第
二のバッファの先頭セルの時刻情報との比較を行うこと
により、クロスポイントにおける時刻情報比較回数を低
減させることができるため、セルの転送遅延時間を短縮
することができる。
【００３０】前記ＡＴＭスイッチ入力に到来するセルに
前記時刻情報としての到来時刻情報を付加する手段を備
える構成とすることにより、ＡＴＭスイッチの各単位ス
イッチで共通に用いることができる時刻情報をセルに付
加することができる。この付加する手段は、例えば、Ａ
ＴＭスイッチの入力前段に設ければよい。あるいは、単
位スイッチが遅延時間カウンタを備え、各単位スイッチ
で遅延時間を加算し、該加算された遅延時間を前記時刻
情報として用いるように構成してもよい。遅延時間が長
いセルは、先に単位スイッチに入力されたセルであるか
ら時刻情報が若いセルとして扱うことができる。
前記時刻情報としての到来時刻情報を付加する手段を備
える構成とすることにより、ＡＴＭスイッチの各単位ス
イッチで共通に用いることができる時刻情報をセルに付
加することができる。この付加する手段は、例えば、Ａ
ＴＭスイッチの入力前段に設ければよい。あるいは、単
位スイッチが遅延時間カウンタを備え、各単位スイッチ
で遅延時間を加算し、該加算された遅延時間を前記時刻
情報として用いるように構成してもよい。遅延時間が長
いセルは、先に単位スイッチに入力されたセルであるか
ら時刻情報が若いセルとして扱うことができる。
【００３１】本発明の第二の観点は、前記ＡＴＭスイッ
チを複数備え、このＡＴＭスイッチが相互に接続された
大規模ＡＴＭスイッチである。このように、前記ＡＴＭ
スイッチを一つのＡＴＭスイッチブロックとしてこのＡ
ＴＭスイッチブロックを複数相互に接続することによ
り、大規模なＡＴＭスイッチを構成することができる。
この場合にも、セル順序保証は各単位スイッチが自律分
散的に行っているため、別にソーティングを行うための
装置を設ける必要はない。
チを複数備え、このＡＴＭスイッチが相互に接続された
大規模ＡＴＭスイッチである。このように、前記ＡＴＭ
スイッチを一つのＡＴＭスイッチブロックとしてこのＡ
ＴＭスイッチブロックを複数相互に接続することによ
り、大規模なＡＴＭスイッチを構成することができる。
この場合にも、セル順序保証は各単位スイッチが自律分
散的に行っているため、別にソーティングを行うための
装置を設ける必要はない。
【００３２】本発明の第三の観点は、入回線を複数のグ
ループに分類しこのグループ内でセルに付与されたタイ
ムスタンプを比較する手段と、この比較する手段の比較
結果にしたがって最も若いタイムスタンプを有するセル
を選択する手段とを備えたセル選択手段により構成され
る単位スイッチを備え、この単位スイッチのｉ（ｉは自
然数）段目のセル選択手段は、ｉ−１段目のセル選択手
段の出回線を入回線とするところにある。
ループに分類しこのグループ内でセルに付与されたタイ
ムスタンプを比較する手段と、この比較する手段の比較
結果にしたがって最も若いタイムスタンプを有するセル
を選択する手段とを備えたセル選択手段により構成され
る単位スイッチを備え、この単位スイッチのｉ（ｉは自
然数）段目のセル選択手段は、ｉ−１段目のセル選択手
段の出回線を入回線とするところにある。
【００３３】また、前記単位スイッチを含む基本スイッ
チが複数並列に配置された構成とし、一つのセルを複数
のショートセルに分割する手段と、この分割する手段に
より分割された複数のショートセルを複数並列に配置さ
れた前記基本スイッチに転送する手段と、この基本スイ
ッチを介して転送された前記ショートセルを元のセルに
合成する手段とを備え、到来するセルに第一のタイムス
タンプを付与する手段と、このセルを分割して得られた
ショートセルに第二のタイムスタンプを付与する手段と
を備え、この第一のタイムスタンプにしたがって前記基
本スイッチ内のショートセル順序保証制御を実行する手
段を備え、前記第二のタイムスタンプにしたがって前記
合成する手段内のセル順序保証制御を実行する手段を備
える構成とすることもできる。前記分割する手段は、前
記一つのセルのペイロードを複数に分割し、それぞれ分
割されたペイロードのオーバヘッドを書き直す手段を含
むこととすることもできる。
チが複数並列に配置された構成とし、一つのセルを複数
のショートセルに分割する手段と、この分割する手段に
より分割された複数のショートセルを複数並列に配置さ
れた前記基本スイッチに転送する手段と、この基本スイ
ッチを介して転送された前記ショートセルを元のセルに
合成する手段とを備え、到来するセルに第一のタイムス
タンプを付与する手段と、このセルを分割して得られた
ショートセルに第二のタイムスタンプを付与する手段と
を備え、この第一のタイムスタンプにしたがって前記基
本スイッチ内のショートセル順序保証制御を実行する手
段を備え、前記第二のタイムスタンプにしたがって前記
合成する手段内のセル順序保証制御を実行する手段を備
える構成とすることもできる。前記分割する手段は、前
記一つのセルのペイロードを複数に分割し、それぞれ分
割されたペイロードのオーバヘッドを書き直す手段を含
むこととすることもできる。
【００３４】このように、ＡＴＭスイッチの入出力にそ
れぞれセル分割および合成を行う手段を設け、ＡＴＭス
イッチ内では分割されたショートセルを用いてルーティ
ングを行う複数の基本スイッチを並列に設けることによ
り、所要ＬＳＩ数最小の構成でＡＴＭスイッチサイズを
拡張することができる。また、ルーティング網内の基本
スイッチとセルを合成する手段のソータが連携してセル
順序保証を行うことにより、スイッチ規模に制限される
ことのないセル順序保証動作を実現し、スイッチサイズ
にスケーラビリティのあるスイッチアーキテクチャを提
供することができる。
れぞれセル分割および合成を行う手段を設け、ＡＴＭス
イッチ内では分割されたショートセルを用いてルーティ
ングを行う複数の基本スイッチを並列に設けることによ
り、所要ＬＳＩ数最小の構成でＡＴＭスイッチサイズを
拡張することができる。また、ルーティング網内の基本
スイッチとセルを合成する手段のソータが連携してセル
順序保証を行うことにより、スイッチ規模に制限される
ことのないセル順序保証動作を実現し、スイッチサイズ
にスケーラビリティのあるスイッチアーキテクチャを提
供することができる。
【００３５】本発明の第四の観点は、一つのセルを複数
のショートセルに分解する手段と、この分解する手段に
より分解された複数のショートセルをそれぞれ並列に転
送する複数の基本スイッチと、この基本スイッチを介し
て転送された前記ショートセルを元のセルに合成する手
段とを備え、前記複数の基本スイッチの出力ショートセ
ル数をそれぞれ計数する手段と、この計数する手段の計
数値が等しい複数の出力ショートセルのビット情報の内
容をそれぞれ比較する手段とを備え、前記合成する手段
は、この比較手段の比較結果にしたがって前記ビット情
報の内容が等しいときにこの複数のショートセルを元の
セルに合成する手段を含むＡＴＭスイッチである。
のショートセルに分解する手段と、この分解する手段に
より分解された複数のショートセルをそれぞれ並列に転
送する複数の基本スイッチと、この基本スイッチを介し
て転送された前記ショートセルを元のセルに合成する手
段とを備え、前記複数の基本スイッチの出力ショートセ
ル数をそれぞれ計数する手段と、この計数する手段の計
数値が等しい複数の出力ショートセルのビット情報の内
容をそれぞれ比較する手段とを備え、前記合成する手段
は、この比較手段の比較結果にしたがって前記ビット情
報の内容が等しいときにこの複数のショートセルを元の
セルに合成する手段を含むＡＴＭスイッチである。
【００３６】このように、複数の基本スイッチから出力
されるショートセル数を計数することにより、合成する
ショートセル候補を特定することができる。さらに、そ
れらのショートセルのビット情報の内容をそれぞれ比較
することにより確実に、正しい組合せのショートセル同
士か否かを確認することができる。比較するビット情報
の内容としては、例えば、ショートセルの入力および出
力ポートの宛先ビットを参照することができる。
されるショートセル数を計数することにより、合成する
ショートセル候補を特定することができる。さらに、そ
れらのショートセルのビット情報の内容をそれぞれ比較
することにより確実に、正しい組合せのショートセル同
士か否かを確認することができる。比較するビット情報
の内容としては、例えば、ショートセルの入力および出
力ポートの宛先ビットを参照することができる。
【００３７】あるいは、前記計数する手段に代えて前記
複数の基本スイッチの推定遅延時間ｔを求める手段を備
え、前記比較する手段に代えて前記複数の基本スイッチ
から遅延時間ｔ±τ内に出力されたショートセルについ
てそのビット情報の内容をそれぞれ比較する手段を備え
てもよい。このように、複数の基本スイッチからほば等
しい遅延時間により出力されたショートセルであれば、
合成するショートセル候補を特定することができる。さ
らに、それらのショートセルのビット情報の内容をそれ
ぞれ比較することにより確実に、正しい組合せのショー
トセル同士か否かを確認することができる。
複数の基本スイッチの推定遅延時間ｔを求める手段を備
え、前記比較する手段に代えて前記複数の基本スイッチ
から遅延時間ｔ±τ内に出力されたショートセルについ
てそのビット情報の内容をそれぞれ比較する手段を備え
てもよい。このように、複数の基本スイッチからほば等
しい遅延時間により出力されたショートセルであれば、
合成するショートセル候補を特定することができる。さ
らに、それらのショートセルのビット情報の内容をそれ
ぞれ比較することにより確実に、正しい組合せのショー
トセル同士か否かを確認することができる。
【００３８】このとき、前記推定遅延時間ｔを求める手
段は、前記基本スイッチに入力される所定セルの入力時
刻とこのセルが前記基本スイッチから出力される出力時
刻とを比較することにより前記推定遅延時間ｔを求める
手段を含むことが望ましい。また、前記基本スイッチ
は、一つの単位スイッチにより構成される場合と、縦続
に多段接続された単位スイッチにより構成される場合と
がある。縦続に多段接続された単位スイッチにより構成
される場合には、比較する前記ビット情報の内容とし
て、ルーティングビットを参照することもできる。
段は、前記基本スイッチに入力される所定セルの入力時
刻とこのセルが前記基本スイッチから出力される出力時
刻とを比較することにより前記推定遅延時間ｔを求める
手段を含むことが望ましい。また、前記基本スイッチ
は、一つの単位スイッチにより構成される場合と、縦続
に多段接続された単位スイッチにより構成される場合と
がある。縦続に多段接続された単位スイッチにより構成
される場合には、比較する前記ビット情報の内容とし
て、ルーティングビットを参照することもできる。
【００３９】本発明の第５の観点は、少なくとも１つの
単位スイッチを有するＡＴＭスイッチであり、前記単位
スイッチは、出力回線毎に出力バッファ部を備え、各出
力バッファ部は、入力回線毎に出力バッファを備え、該
出力バッファにはタイムソータ部が接続され、該タイム
ソータ部は各出力バッファに格納された先頭セルのうち
時刻情報が最小のセルを前記出力回線へ出力するように
構成される。
単位スイッチを有するＡＴＭスイッチであり、前記単位
スイッチは、出力回線毎に出力バッファ部を備え、各出
力バッファ部は、入力回線毎に出力バッファを備え、該
出力バッファにはタイムソータ部が接続され、該タイム
ソータ部は各出力バッファに格納された先頭セルのうち
時刻情報が最小のセルを前記出力回線へ出力するように
構成される。
【００４０】このような構成によっても、各単位スイッ
チでセル順序が保証される。本発明の第６の観点は、複
数の単位スイッチからなる段が複数段接続されたＡＴＭ
スイッチであって、１段目の単位スイッチにセル分配部
を備え、該セル分配部は、前記ＡＴＭスイッチ内におけ
るルートの負荷が平滑化するようにセルのルーティング
経路を決定するよう構成される。
チでセル順序が保証される。本発明の第６の観点は、複
数の単位スイッチからなる段が複数段接続されたＡＴＭ
スイッチであって、１段目の単位スイッチにセル分配部
を備え、該セル分配部は、前記ＡＴＭスイッチ内におけ
るルートの負荷が平滑化するようにセルのルーティング
経路を決定するよう構成される。
【００４１】このような構成にすることによって、多段
構成のＡＴＭスイッチ内のルートトラヒックを均一化で
きる。前記セル分配部は、セルが到着すると、該セルの
宛先グループを判別し、セル分配履歴表を参照して、前
記宛先グループに対応するセル分配履歴中のルートのう
ち一定時間内で転送したセル数が最小のルートを前記ル
ーティング経路として決定するようにすることもでき
る。
構成のＡＴＭスイッチ内のルートトラヒックを均一化で
きる。前記セル分配部は、セルが到着すると、該セルの
宛先グループを判別し、セル分配履歴表を参照して、前
記宛先グループに対応するセル分配履歴中のルートのう
ち一定時間内で転送したセル数が最小のルートを前記ル
ーティング経路として決定するようにすることもでき
る。
【００４２】本発明の他の特徴および機能は添付の図面
を用いて発明の実施の形態の説明において詳細に説明さ
れる。
を用いて発明の実施の形態の説明において詳細に説明さ
れる。
【００４３】
【発明の実施の形態】まず、スイッチ内のセル順序保証
を行うための、本発明の第１実施例の概要を説明する。
図１１に本発明の第１実施例のＡＴＭスイッチの要部ブ
ロック構成図を示す。図１１に示すように、このＡＴＭ
スイッチは、ｍ本の入力回線およびｍ本の出力回線を備
えたｍ個の１段目の単位スイッチＩＳＷ＃１〜ＩＳＷ＃
ｍと、ｍ本の入力回線およびｍ本の出力回線を備えたｍ
個の２段目の単位スイッチＴＳＷ♯１〜ＴＳＷ＃ｍと、
ｍ本の入力回線およびｍ本の出力回線を備えたｍ個の３
段目の単位スイッチＯＳＷ＃１〜ＯＳＷ＃ｍとを備え、
この１段目、２段目、３段目の各単位スイッチＩＳＷ＃
１〜ＩＳＷ＃ｍ、ＴＳＷ＃１〜ＴＳＷ＃ｍ、ＯＳＷ♯１
〜ＯＳＷ＃ｍが相互に接続されたｍ×ｍ入力ｍ×ｍ出力
のＡＴＭスイッチである。
を行うための、本発明の第１実施例の概要を説明する。
図１１に本発明の第１実施例のＡＴＭスイッチの要部ブ
ロック構成図を示す。図１１に示すように、このＡＴＭ
スイッチは、ｍ本の入力回線およびｍ本の出力回線を備
えたｍ個の１段目の単位スイッチＩＳＷ＃１〜ＩＳＷ＃
ｍと、ｍ本の入力回線およびｍ本の出力回線を備えたｍ
個の２段目の単位スイッチＴＳＷ♯１〜ＴＳＷ＃ｍと、
ｍ本の入力回線およびｍ本の出力回線を備えたｍ個の３
段目の単位スイッチＯＳＷ＃１〜ＯＳＷ＃ｍとを備え、
この１段目、２段目、３段目の各単位スイッチＩＳＷ＃
１〜ＩＳＷ＃ｍ、ＴＳＷ＃１〜ＴＳＷ＃ｍ、ＯＳＷ♯１
〜ＯＳＷ＃ｍが相互に接続されたｍ×ｍ入力ｍ×ｍ出力
のＡＴＭスイッチである。
【００４４】単位スイッチＩＳＷ＃１〜ＩＳＷ＃ｍ、Ｔ
ＳＷ＃１〜ＴＳＷ＃ｍ、ＯＳＷ＃１〜ＯＳＷ＃ｍは、入
力されたセルのヘッダに書込まれた時刻情報（タイムス
タンプ）を参照しこの時刻情報（タイムスタンプ）の若
い順に出力方路へのスイッチングを行う。ここでは、１
段目、２段目、３段目の各単位スイッチの個数は同じく
ｍ個として説明するが、１段目をｍ本の入力回線および
ｎ本の出力回線を備えたｍ個の単位スイッチとし、２段
目をｍ本の入力回線およびｍ本の出力回線を備えたｎ個
の単位スイッチとし、３段目をｎ本の入力回線およびｍ
本の出力回線を備えたｍ個の単位スイッチとしてＡＴＭ
スイッチを構成することもできる。ただし、ｍ、ｎは自
然数であり、本発明実施例ではｍ＝ｎである。
ＳＷ＃１〜ＴＳＷ＃ｍ、ＯＳＷ＃１〜ＯＳＷ＃ｍは、入
力されたセルのヘッダに書込まれた時刻情報（タイムス
タンプ）を参照しこの時刻情報（タイムスタンプ）の若
い順に出力方路へのスイッチングを行う。ここでは、１
段目、２段目、３段目の各単位スイッチの個数は同じく
ｍ個として説明するが、１段目をｍ本の入力回線および
ｎ本の出力回線を備えたｍ個の単位スイッチとし、２段
目をｍ本の入力回線およびｍ本の出力回線を備えたｎ個
の単位スイッチとし、３段目をｎ本の入力回線およびｍ
本の出力回線を備えたｍ個の単位スイッチとしてＡＴＭ
スイッチを構成することもできる。ただし、ｍ、ｎは自
然数であり、本発明実施例ではｍ＝ｎである。
【００４５】単位スイッチＩＳＷ＃１〜ＩＳＷ＃ｍ、Ｔ
ＳＷ＃１〜ＴＳＷ＃ｍ、ＯＳＷ＃１〜ＯＳＷ＃ｍは、図
１４を用いて後述するように、前記入力回線および前記
出力回線が相互に交叉するクロスポイントＸを備え、こ
のクロスポイントＸは、前記入力回線に到来するセルを
一時蓄積する第一のバッファであるクロスポイントバッ
ファＢｃと、他のクロスポイントＸから到来するセルを
一時蓄積する第二のバッファである中継バッファＢｔ
と、この中継バッファＢｔとクロスポイントバッファＢ
ｃの先頭セルについてそれぞれその時刻情報を比較しこ
の時刻情報の若い方のセルを出力方路へ送出する手段で
あるセル送出制御回路ＣＮＴＬとを備える。
ＳＷ＃１〜ＴＳＷ＃ｍ、ＯＳＷ＃１〜ＯＳＷ＃ｍは、図
１４を用いて後述するように、前記入力回線および前記
出力回線が相互に交叉するクロスポイントＸを備え、こ
のクロスポイントＸは、前記入力回線に到来するセルを
一時蓄積する第一のバッファであるクロスポイントバッ
ファＢｃと、他のクロスポイントＸから到来するセルを
一時蓄積する第二のバッファである中継バッファＢｔ
と、この中継バッファＢｔとクロスポイントバッファＢ
ｃの先頭セルについてそれぞれその時刻情報を比較しこ
の時刻情報の若い方のセルを出力方路へ送出する手段で
あるセル送出制御回路ＣＮＴＬとを備える。
【００４６】また、図１９に示す構成とすることもで
き、その場合、前記入力回線をグループに分類し、当該
グループ内の入力回線に到来するセルをそれぞれ一時蓄
積する手段であるバッファｂ１〜ｂｋと、このバッファ
ｂ１〜ｂｋに蓄積されたセルの時刻情報についてその最
も若い時刻情報と中継バッファＢｔの先頭セルの時刻情
報とを比較しこの時刻情報の若い方のセルを出力方路へ
送出する。
き、その場合、前記入力回線をグループに分類し、当該
グループ内の入力回線に到来するセルをそれぞれ一時蓄
積する手段であるバッファｂ１〜ｂｋと、このバッファ
ｂ１〜ｂｋに蓄積されたセルの時刻情報についてその最
も若い時刻情報と中継バッファＢｔの先頭セルの時刻情
報とを比較しこの時刻情報の若い方のセルを出力方路へ
送出する。
【００４７】更に、図２０示すような構成とすることも
でき、その場合、当該グループ内の入力回線に到来する
セルをそれぞれ一時蓄積する手段として当該グループ内
の入力回線に共通のクロスポイントバッファＢｃｋを備
えている。次に、本発明第１実施例を図１１ないし図１
７を参照して詳細に説明する。図１１に示すようにセル
順序保証網を備える各単位スイッチＩＳＷ♯１〜ＩＳＷ
＃ｍ、ＴＳＷ＃１〜ＴＳＷ＃ｍ、ＯＳＷ＃１〜ＯＳＷ＃
ｍはセルのヘッダに書込まれたタイムスタンプ情報（セ
ルのスイッチへの到着時刻を表す）を参照して、各単位
スイッチの出力方路に接続される集線網内でセルを集線
するときにタイムスタンプの値の小さい順にセルを集線
する。なお、タイムスタンプは、図１２に示すように、
ＡＴＭスイッチの入力前段に設けられたタイムスタンプ
付加部ＴＳにて付与することができる。図１１では３段
目の単位スイッチＯＳＷ＃１ではタイムスタンプＴ１の
セルがまず出力されて次にＴ２、Ｔ３の順にセルが出力
される。本発明ではこの単位スイッチがマルチステージ
下で階層的に接続されているのでＡＴＭスイッチ全体で
任意の出力方路に対してセルの順序を並び換えることが
可能である。このように、マルチステージ環境でセル順
序を保証できる。
でき、その場合、当該グループ内の入力回線に到来する
セルをそれぞれ一時蓄積する手段として当該グループ内
の入力回線に共通のクロスポイントバッファＢｃｋを備
えている。次に、本発明第１実施例を図１１ないし図１
７を参照して詳細に説明する。図１１に示すようにセル
順序保証網を備える各単位スイッチＩＳＷ♯１〜ＩＳＷ
＃ｍ、ＴＳＷ＃１〜ＴＳＷ＃ｍ、ＯＳＷ＃１〜ＯＳＷ＃
ｍはセルのヘッダに書込まれたタイムスタンプ情報（セ
ルのスイッチへの到着時刻を表す）を参照して、各単位
スイッチの出力方路に接続される集線網内でセルを集線
するときにタイムスタンプの値の小さい順にセルを集線
する。なお、タイムスタンプは、図１２に示すように、
ＡＴＭスイッチの入力前段に設けられたタイムスタンプ
付加部ＴＳにて付与することができる。図１１では３段
目の単位スイッチＯＳＷ＃１ではタイムスタンプＴ１の
セルがまず出力されて次にＴ２、Ｔ３の順にセルが出力
される。本発明ではこの単位スイッチがマルチステージ
下で階層的に接続されているのでＡＴＭスイッチ全体で
任意の出力方路に対してセルの順序を並び換えることが
可能である。このように、マルチステージ環境でセル順
序を保証できる。
【００４８】本発明のＡＴＭスイッチはセルベースのル
ーティングを行っているのでＡＴＭスイッチに入力され
たセルはＶＣに関係無くランダムに２段目の単位スイッ
チＴＳＷ＃１〜ＴＳＷ＃ｍに分配され、２段目の単位ス
イッチＴＳＷ＃１〜ＴＳＷ＃ｍの負荷分散が実行され
る。なお、このセル分配方法については後述する。この
ときマルチステージを構成する単位スイッチＩＳＷ＃１
〜ＩＳＷ＃ｍ、ＴＳＷ＃１〜ＴＳＷ♯ｍ、ＯＳＷ＃１〜
ＯＳＷ♯ｍは各入力ポートから入力されるセルの時刻情
報を比較してこの時刻情報の若い順に出力ポートにセル
を階層的にスイッチングする階層的なセル順序保証網を
搭載している。
ーティングを行っているのでＡＴＭスイッチに入力され
たセルはＶＣに関係無くランダムに２段目の単位スイッ
チＴＳＷ＃１〜ＴＳＷ＃ｍに分配され、２段目の単位ス
イッチＴＳＷ＃１〜ＴＳＷ＃ｍの負荷分散が実行され
る。なお、このセル分配方法については後述する。この
ときマルチステージを構成する単位スイッチＩＳＷ＃１
〜ＩＳＷ＃ｍ、ＴＳＷ＃１〜ＴＳＷ♯ｍ、ＯＳＷ＃１〜
ＯＳＷ♯ｍは各入力ポートから入力されるセルの時刻情
報を比較してこの時刻情報の若い順に出力ポートにセル
を階層的にスイッチングする階層的なセル順序保証網を
搭載している。
【００４９】さらに３段のクロス構造で相互接続された
マルチステージスイッチにおいて、前段の各単位スイッ
チのセル順序保証網の出力ポートが後段の各単位スイッ
チのセル順序保証網の入力ポートに相互接続され、より
大規模なセル順序保証網の階層化構造を実現している。
このような階層化された多段セル順序保証網を構成する
ために１段目の単位スイッチＩＳＷ♯１〜ＩＳＷ＃ｍで
負荷分散のために２段目の単位スイッチＴＳＷ♯１〜Ｔ
ＳＷ♯ｍに分配されたセルはスイッチングされる過程で
各単位スイッチＴＳＷ♯１〜ＴＳＷ＃ｍに搭載されたセ
ル順序保証網でセル順序を保証されながらスイッチング
されていく。このとき任意の出力方路に対して階層化さ
れたセル順序保証網が構成されており、セル順序を保証
しながら集線されていくので、マルチステージのスイッ
チ出力では結局セルの順番が保証されてスイッチングが
行われていく。
マルチステージスイッチにおいて、前段の各単位スイッ
チのセル順序保証網の出力ポートが後段の各単位スイッ
チのセル順序保証網の入力ポートに相互接続され、より
大規模なセル順序保証網の階層化構造を実現している。
このような階層化された多段セル順序保証網を構成する
ために１段目の単位スイッチＩＳＷ♯１〜ＩＳＷ＃ｍで
負荷分散のために２段目の単位スイッチＴＳＷ♯１〜Ｔ
ＳＷ♯ｍに分配されたセルはスイッチングされる過程で
各単位スイッチＴＳＷ♯１〜ＴＳＷ＃ｍに搭載されたセ
ル順序保証網でセル順序を保証されながらスイッチング
されていく。このとき任意の出力方路に対して階層化さ
れたセル順序保証網が構成されており、セル順序を保証
しながら集線されていくので、マルチステージのスイッ
チ出力では結局セルの順番が保証されてスイッチングが
行われていく。
【００５０】図１３に本発明第１実施例における単位ス
イッチの階層化セル順序保証網トポロジーを示す。この
図の例では、入力回線＃１〜＃Ｎに入力されたセルが入
力回線間でセル順序保証を行いながら出力回線＃Ｊまで
スイッチングされていく場合を示している。この場合に
は出力回線＃ＪまでにスイッチングされるまでにＮ−１
ステップのセル順序保証が行われる。ここでは概要を説
明し、詳細を次に説明する。図１３を実現する単位スイ
ッチの要部ブロック構成を図１4 に示す。なお、図１４
は単位スイッチをクロスポイントバッファ型スイッチで
実現した場合の例を示している。図１４内の入力回線＃
１〜＃Ｎが図１３の入力回線＃１〜＃Ｎに対応してい
る。それぞれＮ本の入力回線はスイッチのクロスポイン
トを介して出力回線＃Ｊに接続されている。図１４に示
すように任意の入力回線と出力回線のクロスする場所に
は、出力回線へのスイッチ機能を実現するアドレスフィ
ルタ：ＡＦとクロスポイントバッファＢｃ、そのクロス
ポイントＸの上流から出力回線＃Ｊを目指すセルを格納
する中継バッファＢｔが配置されており、その両者のバ
ッファにはセレクタ：ＳＥＬが接続されていて、二つの
バッファ内の先頭セルのうちいずれかのセルを下流のク
ロスポイントに配置された中継バッファへスイッチング
する。このときどちらのバッファからセルをスイッチン
グするかを決定するのが同じくクロスポイント内に配置
されたセル送出制御回路ＣＮＴＬである。このＣＮＴＬ
は両バッファ内の先頭セルのオーバヘッドに書き込まれ
たタイムスタンプ情報を収集し、この情報をもとに下記
のセル選択則に従ってセルを選択する。
イッチの階層化セル順序保証網トポロジーを示す。この
図の例では、入力回線＃１〜＃Ｎに入力されたセルが入
力回線間でセル順序保証を行いながら出力回線＃Ｊまで
スイッチングされていく場合を示している。この場合に
は出力回線＃ＪまでにスイッチングされるまでにＮ−１
ステップのセル順序保証が行われる。ここでは概要を説
明し、詳細を次に説明する。図１３を実現する単位スイ
ッチの要部ブロック構成を図１4 に示す。なお、図１４
は単位スイッチをクロスポイントバッファ型スイッチで
実現した場合の例を示している。図１４内の入力回線＃
１〜＃Ｎが図１３の入力回線＃１〜＃Ｎに対応してい
る。それぞれＮ本の入力回線はスイッチのクロスポイン
トを介して出力回線＃Ｊに接続されている。図１４に示
すように任意の入力回線と出力回線のクロスする場所に
は、出力回線へのスイッチ機能を実現するアドレスフィ
ルタ：ＡＦとクロスポイントバッファＢｃ、そのクロス
ポイントＸの上流から出力回線＃Ｊを目指すセルを格納
する中継バッファＢｔが配置されており、その両者のバ
ッファにはセレクタ：ＳＥＬが接続されていて、二つの
バッファ内の先頭セルのうちいずれかのセルを下流のク
ロスポイントに配置された中継バッファへスイッチング
する。このときどちらのバッファからセルをスイッチン
グするかを決定するのが同じくクロスポイント内に配置
されたセル送出制御回路ＣＮＴＬである。このＣＮＴＬ
は両バッファ内の先頭セルのオーバヘッドに書き込まれ
たタイムスタンプ情報を収集し、この情報をもとに下記
のセル選択則に従ってセルを選択する。
【００５１】選択規則１：クロスポイントバッファまた
は中継バッファ内の先頭セルのタイプが等しい場合、タ
イムスタンプ値の小さい（先にスイッチに到着した）セ
ルを選択。タイムスタンプ値が等しい場合には、上流か
ら数えてｋ番目のクロスポイントではクロスポイントバ
ッファと中継バッファを１：ｋ−１の比で確率的に選択
し、選択されたバッファからセルをスイッチングする。
は中継バッファ内の先頭セルのタイプが等しい場合、タ
イムスタンプ値の小さい（先にスイッチに到着した）セ
ルを選択。タイムスタンプ値が等しい場合には、上流か
ら数えてｋ番目のクロスポイントではクロスポイントバ
ッファと中継バッファを１：ｋ−１の比で確率的に選択
し、選択されたバッファからセルをスイッチングする。
【００５２】選択規則２：クロスポイントバッファまた
は中継バッファ内の先頭セルのタイプが異なる場合、タ
イムスタンプ値の小さい（先にスイッチに到着した）セ
ルを選択。タイムスタンプ値が等しい場合には、有効セ
ル（ダミーセルでない）が格納されているバッファより
セルをスイッチングする。以上説明したセル選択規則に
従って各コントローラはセルを選択スイッチングする。
したがって図１３に示すように、基本スイッチにセルが
入力されると、セルは宛先毎にスイッチングされ、同時
にタイムスタンプの比較に基づく出力制御によりセル順
序を保証しながらスイッチングされる。図１３の例では
入力回線＃１のクロスポイントバッファの先頭にはタイ
ムスタンプＴ２のセルが格納されていて、中継バッファ
の先頭にはタイムスタンプＴ１のセルが格納されていて
クロスポイント部でタイムスタンプ比較が実行されて、
タイムスタンプが若いＴ１を持つ中継バッファが選択さ
れてセルを出力方路＃Ｊへスイッチングしている例を示
している。このように入力回線がＮ回線ある場合にＮ−
１の階層化されたセル順序保証網でセル順序が階層的に
保証されて出力方路では１００％セル順序が保証され
る。
は中継バッファ内の先頭セルのタイプが異なる場合、タ
イムスタンプ値の小さい（先にスイッチに到着した）セ
ルを選択。タイムスタンプ値が等しい場合には、有効セ
ル（ダミーセルでない）が格納されているバッファより
セルをスイッチングする。以上説明したセル選択規則に
従って各コントローラはセルを選択スイッチングする。
したがって図１３に示すように、基本スイッチにセルが
入力されると、セルは宛先毎にスイッチングされ、同時
にタイムスタンプの比較に基づく出力制御によりセル順
序を保証しながらスイッチングされる。図１３の例では
入力回線＃１のクロスポイントバッファの先頭にはタイ
ムスタンプＴ２のセルが格納されていて、中継バッファ
の先頭にはタイムスタンプＴ１のセルが格納されていて
クロスポイント部でタイムスタンプ比較が実行されて、
タイムスタンプが若いＴ１を持つ中継バッファが選択さ
れてセルを出力方路＃Ｊへスイッチングしている例を示
している。このように入力回線がＮ回線ある場合にＮ−
１の階層化されたセル順序保証網でセル順序が階層的に
保証されて出力方路では１００％セル順序が保証され
る。
【００５３】また、図１３に示すセル順序保証網の構成
において、あるクロスポイントにおいてタイムスタンプ
を分配するセルが到着しない場合には、スイッチ内で現
到着時刻に入力回線から到着するセルが無いことを積極
的に伝達する手法が必要となる。このため、例えばスイ
ッチ入力回線部に搭載された、タイムスタンプ付与部で
スイッチに入力セルが無いとダミーのセルを発生してダ
ミーセルに当該時刻のタイムスタンプを付与するように
することができる。これによってこの時間にセル到着が
無いことをスイッチに伝達可能となる。単位スイッチで
は到着セルがあると、到着セルの宛先以外にはセルのタ
イムスタンプをコピーしてダミーセルを生成してタイム
スタンプ情報を出力ポートに伝達する。このような操作
を行うことにより全ての出力ポートに到達する入力回線
のサービス時間を伝達することが可能となる。しかしな
がら、スイッチ内でこのようなダミーセルを発生させて
しまうと、スイッチ内の負荷増大を招き、セル転送遅延
時間、セルロス、スループットなどのスイッチング特性
を劣化させてしまう。このような状況を排除するため
に、ダミーセルの上書きを許容する。
において、あるクロスポイントにおいてタイムスタンプ
を分配するセルが到着しない場合には、スイッチ内で現
到着時刻に入力回線から到着するセルが無いことを積極
的に伝達する手法が必要となる。このため、例えばスイ
ッチ入力回線部に搭載された、タイムスタンプ付与部で
スイッチに入力セルが無いとダミーのセルを発生してダ
ミーセルに当該時刻のタイムスタンプを付与するように
することができる。これによってこの時間にセル到着が
無いことをスイッチに伝達可能となる。単位スイッチで
は到着セルがあると、到着セルの宛先以外にはセルのタ
イムスタンプをコピーしてダミーセルを生成してタイム
スタンプ情報を出力ポートに伝達する。このような操作
を行うことにより全ての出力ポートに到達する入力回線
のサービス時間を伝達することが可能となる。しかしな
がら、スイッチ内でこのようなダミーセルを発生させて
しまうと、スイッチ内の負荷増大を招き、セル転送遅延
時間、セルロス、スループットなどのスイッチング特性
を劣化させてしまう。このような状況を排除するため
に、ダミーセルの上書きを許容する。
【００５４】入力回線に新たに有効なセルが到着した場
合にはダミーセルが上書きされ、あらたにダミーセルが
到着した場合でも到着ダミーセルにより上書きされる。
このような操作を実行しても入力回線で到着するタイム
スタンプ情報は必ず順序が保証されているので、入力回
線のサービス対象時刻が乱されることはない。次に、上
述の単位スイッチの構成および動作をより詳細に説明す
る。図１４に示すように、第１実施例の単位スイッチ
は、各クロスポイントＸはアドレスフィルタＡＦ、クロ
スポイントバッファＢｃ、中継バッファＢｔ、セル送出
制御回路ＣＮＴＬ、セレクタＳＥＬより構成されてお
り、これらの基本ブロックにより構成されるクロスポイ
ントＸが出力方路にタンデムに接続される形態をとって
いる。
合にはダミーセルが上書きされ、あらたにダミーセルが
到着した場合でも到着ダミーセルにより上書きされる。
このような操作を実行しても入力回線で到着するタイム
スタンプ情報は必ず順序が保証されているので、入力回
線のサービス対象時刻が乱されることはない。次に、上
述の単位スイッチの構成および動作をより詳細に説明す
る。図１４に示すように、第１実施例の単位スイッチ
は、各クロスポイントＸはアドレスフィルタＡＦ、クロ
スポイントバッファＢｃ、中継バッファＢｔ、セル送出
制御回路ＣＮＴＬ、セレクタＳＥＬより構成されてお
り、これらの基本ブロックにより構成されるクロスポイ
ントＸが出力方路にタンデムに接続される形態をとって
いる。
【００５５】単位スイッチに入力されたセルはそのヘッ
ダ内のルーティングビットにより出力ポートに対応した
アドレスフィルタＡＦにより抽出され出力方路に対応し
たクロスポイントバッファＢｃに格納される。各クロス
ポイントＸに配置された中継バッファＢｔ、クロスポイ
ントバッファＢｃではセルがバッファリングされている
とき、セル送出制御回路ＣＮＴＬにセル送出リクエスト
（ＲｅＱ）を送付する。
ダ内のルーティングビットにより出力ポートに対応した
アドレスフィルタＡＦにより抽出され出力方路に対応し
たクロスポイントバッファＢｃに格納される。各クロス
ポイントＸに配置された中継バッファＢｔ、クロスポイ
ントバッファＢｃではセルがバッファリングされている
とき、セル送出制御回路ＣＮＴＬにセル送出リクエスト
（ＲｅＱ）を送付する。
【００５６】セル送出リクエストを受信したセル送出制
御回路ＣＮＴＬは下流のクロスポイントＸに配置された
中継バッファＢｔからセル送出不許可信号（ＮＡＣＫ）
を受信していないときに限って以下のセル送出選択アル
ゴリズムにしたがってセルを選択し、クロスポイントバ
ッファＢｃ、中継バッファＢｔいずれかにセル送出許可
信号（ＡＣＫ）を送付し、対応するバッファの出力信号
が下流の中継バッファＢｔに接続するようにセレクタＳ
ＥＬを切替える。
御回路ＣＮＴＬは下流のクロスポイントＸに配置された
中継バッファＢｔからセル送出不許可信号（ＮＡＣＫ）
を受信していないときに限って以下のセル送出選択アル
ゴリズムにしたがってセルを選択し、クロスポイントバ
ッファＢｃ、中継バッファＢｔいずれかにセル送出許可
信号（ＡＣＫ）を送付し、対応するバッファの出力信号
が下流の中継バッファＢｔに接続するようにセレクタＳ
ＥＬを切替える。
【００５７】ＡＣＫ信号を受信したバッファはその先頭
に格納されたセルを下流のクロスポイントに配置された
中継バッファＢｔに送出する。この過程で下流の中継バ
ッファＢｔが一杯のときにはセル送出不許可信号（ＮＡ
ＣＫ）をセル送出制御回路ＣＮＴＬに送付し、上流から
のセル送出を停止させる。なお、図１４に示すアドレス
フィルタＡＦでは、従来、自己のアドレスを有するセル
を取り込み、他のアドレスを有するセルは廃棄する処理
を行うが、本発明実施例では、アドレスフィルタＡＦ
は、他のアドレスを有するセルについては廃棄するとき
に、そのセルに付加されているタイムスタンプ情報を取
り込み、このタイムスタンプ情報を付加したダミーセル
を生成する。このダミーセルはクロスポイントバッファ
Ｂｃに蓄積される。このダミーセルは送出制御に用いら
れる。
に格納されたセルを下流のクロスポイントに配置された
中継バッファＢｔに送出する。この過程で下流の中継バ
ッファＢｔが一杯のときにはセル送出不許可信号（ＮＡ
ＣＫ）をセル送出制御回路ＣＮＴＬに送付し、上流から
のセル送出を停止させる。なお、図１４に示すアドレス
フィルタＡＦでは、従来、自己のアドレスを有するセル
を取り込み、他のアドレスを有するセルは廃棄する処理
を行うが、本発明実施例では、アドレスフィルタＡＦ
は、他のアドレスを有するセルについては廃棄するとき
に、そのセルに付加されているタイムスタンプ情報を取
り込み、このタイムスタンプ情報を付加したダミーセル
を生成する。このダミーセルはクロスポイントバッファ
Ｂｃに蓄積される。このダミーセルは送出制御に用いら
れる。
【００５８】各クロスポイントＸに配置されたセル送出
制御回路ＣＮＴＬにおけるセル送出アルゴリズムを図１
５および図１６を用いて以下に説明する。各セル送出制
御回路ＣＮＴＬのセル送出制御アルゴリズムはセル送出
制御回路ＣＮＴＬの配置されるクロスポイントＸの位置
により、二つのフローがあり、１）最上流クロスポイン
トと２）それ以外によって下記のように動作する。
制御回路ＣＮＴＬにおけるセル送出アルゴリズムを図１
５および図１６を用いて以下に説明する。各セル送出制
御回路ＣＮＴＬのセル送出制御アルゴリズムはセル送出
制御回路ＣＮＴＬの配置されるクロスポイントＸの位置
により、二つのフローがあり、１）最上流クロスポイン
トと２）それ以外によって下記のように動作する。
【００５９】図１５に示すように、最上流のクロスポイ
ントＸにおいては中継バッファＢｔにセルが到着するこ
とはないのでクロスポイントバッファＢｃにバッファリ
ングされているセルの状況に応じてセル送出制御回路Ｃ
ＮＴＬが動作する。まず始めにクロスポイントバッファ
ＢｃからＲｅＱ信号が到達しているときには、先頭セル
の中身をチェックし（Ｓ１）、セルが有効セルかダミー
セルの場合には（Ｓ２）、セレクタ信号を制御してクロ
スポイントバッファＢｃの先頭セルを選択し（Ｓ３）、
その先頭セルを下流の中継バッファＢｔに送出させる。
ントＸにおいては中継バッファＢｔにセルが到着するこ
とはないのでクロスポイントバッファＢｃにバッファリ
ングされているセルの状況に応じてセル送出制御回路Ｃ
ＮＴＬが動作する。まず始めにクロスポイントバッファ
ＢｃからＲｅＱ信号が到達しているときには、先頭セル
の中身をチェックし（Ｓ１）、セルが有効セルかダミー
セルの場合には（Ｓ２）、セレクタ信号を制御してクロ
スポイントバッファＢｃの先頭セルを選択し（Ｓ３）、
その先頭セルを下流の中継バッファＢｔに送出させる。
【００６０】ここでいうダミーセルはダミーセル記載の
時刻にセル到着が無かったことを下流のセル送出制御回
路ＣＮＴＬに通知するために送出するセルのことであ
る。クロスポイントバッファＢｃにセルがバッファリン
グされていないときには（Ｓ４）、現時刻において到着
セルが存在しないので、それを下流のセル送出制御回路
ＣＮＴＬに通知するために現時刻を記載したダミーセル
の送出をクロスポイントバッファＢｃに指示し、このダ
ミーセルを下流の中継バッファＢｔに送出させる（Ｓ
５）。このダミーセルを送出することで下流のセル送出
制御回路ＣＮＴＬにおけるセル順序比較を効率的に動作
させることが可能となる。
時刻にセル到着が無かったことを下流のセル送出制御回
路ＣＮＴＬに通知するために送出するセルのことであ
る。クロスポイントバッファＢｃにセルがバッファリン
グされていないときには（Ｓ４）、現時刻において到着
セルが存在しないので、それを下流のセル送出制御回路
ＣＮＴＬに通知するために現時刻を記載したダミーセル
の送出をクロスポイントバッファＢｃに指示し、このダ
ミーセルを下流の中継バッファＢｔに送出させる（Ｓ
５）。このダミーセルを送出することで下流のセル送出
制御回路ＣＮＴＬにおけるセル順序比較を効率的に動作
させることが可能となる。
【００６１】次にＫ番目（Ｋ≠０、最上流クロスポイン
ト以外）のクロスポイントＸに配置されたセル送出制御
回路ＣＮＴＬのセル選択アルゴリズムを図１６を用いて
説明する。まず始めにセル送出制御回路ＣＮＴＬはクロ
スポイントバッファＢｃおよび中継バッファＢｔからの
ＲｅＱ信号により各バッファ内のセルのバッファリング
状況を確認する（Ｓ１１）。クロスポイントバッファＢ
ｃまたは中継バッファＢｔに送出セルが存在しないとき
には（Ｓ１３）、セル順序比較無しにセル送出を行うと
セル順序逆転を生じる危険性が存在するために、それぞ
れのバッファにＮＡＣＫ信号を返してセル送出を停止さ
せる（Ｓ１４）。クロスポイントバッファＢｃおよび中
継バッファＢｔに転送セルがバッファリングされ（Ｓ１
２）、各バッファからＲｅＱ信号が伝達されているとき
には各バッファ内にバッファリングされているセルの種
類にしたがって次の４つのケースに分類されセル選択制
御アルゴリズムが動作する。
ト以外）のクロスポイントＸに配置されたセル送出制御
回路ＣＮＴＬのセル選択アルゴリズムを図１６を用いて
説明する。まず始めにセル送出制御回路ＣＮＴＬはクロ
スポイントバッファＢｃおよび中継バッファＢｔからの
ＲｅＱ信号により各バッファ内のセルのバッファリング
状況を確認する（Ｓ１１）。クロスポイントバッファＢ
ｃまたは中継バッファＢｔに送出セルが存在しないとき
には（Ｓ１３）、セル順序比較無しにセル送出を行うと
セル順序逆転を生じる危険性が存在するために、それぞ
れのバッファにＮＡＣＫ信号を返してセル送出を停止さ
せる（Ｓ１４）。クロスポイントバッファＢｃおよび中
継バッファＢｔに転送セルがバッファリングされ（Ｓ１
２）、各バッファからＲｅＱ信号が伝達されているとき
には各バッファ内にバッファリングされているセルの種
類にしたがって次の４つのケースに分類されセル選択制
御アルゴリズムが動作する。
【００６２】Ｃａｓｅ１：クロスポイントバッファＢ
ｃ、中継バッファＢｔ両方に有効セルがバッファリング
されている場合（Ｓ１５）。 Ｃａｓｅ２：クロスポイントバッファＢｃに有効セル、
中継バッファＢｔにダミーセルがバッファリングされて
いる場合（Ｓ１６）。 Ｃａｓｅ３：クロスポイントバッファＢｃにダミーセ
ル、中継バッファＢｔに有効セルがバッファリングされ
ている場合（Ｓ１７）。
ｃ、中継バッファＢｔ両方に有効セルがバッファリング
されている場合（Ｓ１５）。 Ｃａｓｅ２：クロスポイントバッファＢｃに有効セル、
中継バッファＢｔにダミーセルがバッファリングされて
いる場合（Ｓ１６）。 Ｃａｓｅ３：クロスポイントバッファＢｃにダミーセ
ル、中継バッファＢｔに有効セルがバッファリングされ
ている場合（Ｓ１７）。
【００６３】Ｃａｓｅ４：クロスポイントバッファＢ
ｃ、中継バッファＢｔの両方にダミーセルがバッファリ
ングされている場合（Ｓ１８）。 セル送出制御回路ＣＮＴＬはこれらの４つのケースを分
類して以下に示す制御アルゴリズムにしたがって送出セ
ルが格納されているバッファを選択する。それぞれのケ
ースの場合にまず始めに両バッファの先頭にバッファリ
ングされたセルの時刻情報の比較を行う（Ｓ１９、Ｓ２
０、Ｓ２１、Ｓ２２）。以下の説明ではクロスポイント
バッファＢｃ内にバッファリングされているセルの時刻
情報をＴｃ、中継バッファＢｔ内にバッファリングされ
ているセルの時刻情報をＴｔの記号で表して制御アルゴ
リズムを説明する。
ｃ、中継バッファＢｔの両方にダミーセルがバッファリ
ングされている場合（Ｓ１８）。 セル送出制御回路ＣＮＴＬはこれらの４つのケースを分
類して以下に示す制御アルゴリズムにしたがって送出セ
ルが格納されているバッファを選択する。それぞれのケ
ースの場合にまず始めに両バッファの先頭にバッファリ
ングされたセルの時刻情報の比較を行う（Ｓ１９、Ｓ２
０、Ｓ２１、Ｓ２２）。以下の説明ではクロスポイント
バッファＢｃ内にバッファリングされているセルの時刻
情報をＴｃ、中継バッファＢｔ内にバッファリングされ
ているセルの時刻情報をＴｔの記号で表して制御アルゴ
リズムを説明する。
【００６４】まず始めにＣａｓｅ１−１ Ｔｃ＜Ｔｔの
とき（Ｓ２３）、この場合はセル送出制御回路ＣＮＴＬ
はクロスポイントバッファＢｃにＡＣＫを返し、クロス
ポイントバッファＢｃを選択するようにセレクタＳＥＬ
を制御する（Ｓ３５）。Ｃａｓｅ１−２ Ｔｃ＞Ｔｔの
とき（Ｓ２４）、この場合はセル送出制御回路ＣＮＴＬ
は中継バッファＢｔにＡＣＫを返し、中継バッファＢｔ
を選択するようにセレクタＳＥＬを制御する（Ｓ３
６）。Ｃａｓｅ１−３ Ｔｃ＝Ｔｔのとき（Ｓ２５）、
この場合はセル送出制御回路ＣＮＴＬはクロスポイント
バッファＢｃ、中継バッファＢｔに１：Ｋ−１の重み付
けを行い確率的にサービスすべきバッファを選択しＡＣ
Ｋを返しセレクタＳＥＬを制御する（Ｓ３７）。ここで
中継バッファＢｔにＫ−１の重みを付与する理由はＫ番
目のクロスポイントの中継バッファＢｔには上流のＫ−
１個のクロスポイントバッファＢｃからの送出セルが中
継されてきており、各クロスポイントバッファＢｃ間で
出力方路にセルを送出するときに公平性を保つためであ
る。
とき（Ｓ２３）、この場合はセル送出制御回路ＣＮＴＬ
はクロスポイントバッファＢｃにＡＣＫを返し、クロス
ポイントバッファＢｃを選択するようにセレクタＳＥＬ
を制御する（Ｓ３５）。Ｃａｓｅ１−２ Ｔｃ＞Ｔｔの
とき（Ｓ２４）、この場合はセル送出制御回路ＣＮＴＬ
は中継バッファＢｔにＡＣＫを返し、中継バッファＢｔ
を選択するようにセレクタＳＥＬを制御する（Ｓ３
６）。Ｃａｓｅ１−３ Ｔｃ＝Ｔｔのとき（Ｓ２５）、
この場合はセル送出制御回路ＣＮＴＬはクロスポイント
バッファＢｃ、中継バッファＢｔに１：Ｋ−１の重み付
けを行い確率的にサービスすべきバッファを選択しＡＣ
Ｋを返しセレクタＳＥＬを制御する（Ｓ３７）。ここで
中継バッファＢｔにＫ−１の重みを付与する理由はＫ番
目のクロスポイントの中継バッファＢｔには上流のＫ−
１個のクロスポイントバッファＢｃからの送出セルが中
継されてきており、各クロスポイントバッファＢｃ間で
出力方路にセルを送出するときに公平性を保つためであ
る。
【００６５】次にＣａｓｅ２−１ Ｔｃ＜Ｔｔのとき
（Ｓ２６）、この場合はセル送出制御回路ＣＮＴＬはク
ロスポイントバッファＢｃにＡＣＫを返し、クロスポイ
ントバッファＢｃを選択するようにセレクタＳＥＬを制
御する（Ｓ３８）。Ｃａｓｅ２−２ Ｔｃ＞Ｔｔのとき
（Ｓ２７）、この場合はセル送出制御回路ＣＮＴＬは中
継バッファＢｔにＡＣＫを返し、中継バッファＢｔを選
択するようにセレクタＳＥＬを制御する（Ｓ３９）。Ｃ
ａｓｅ２−３ Ｔｃ＝Ｔｔのとき（Ｓ２８）、この場合
にはクロスポイントバッファＢｃにバッファリングされ
ているのが有効セルで中継バッファＢｔにバッファリン
グされているのがダミーセルであるため、クロスポイン
トバッファＢｃの方が優先度が高いことを考慮してセル
送出制御回路ＣＮＴＬはクロスポイントバッファＢｃに
ＡＣＫを返し、クロスポイントバッファＢｃが選択され
るようにセレクタＳＥＬを制御する（Ｓ４０）。
（Ｓ２６）、この場合はセル送出制御回路ＣＮＴＬはク
ロスポイントバッファＢｃにＡＣＫを返し、クロスポイ
ントバッファＢｃを選択するようにセレクタＳＥＬを制
御する（Ｓ３８）。Ｃａｓｅ２−２ Ｔｃ＞Ｔｔのとき
（Ｓ２７）、この場合はセル送出制御回路ＣＮＴＬは中
継バッファＢｔにＡＣＫを返し、中継バッファＢｔを選
択するようにセレクタＳＥＬを制御する（Ｓ３９）。Ｃ
ａｓｅ２−３ Ｔｃ＝Ｔｔのとき（Ｓ２８）、この場合
にはクロスポイントバッファＢｃにバッファリングされ
ているのが有効セルで中継バッファＢｔにバッファリン
グされているのがダミーセルであるため、クロスポイン
トバッファＢｃの方が優先度が高いことを考慮してセル
送出制御回路ＣＮＴＬはクロスポイントバッファＢｃに
ＡＣＫを返し、クロスポイントバッファＢｃが選択され
るようにセレクタＳＥＬを制御する（Ｓ４０）。
【００６６】Ｃａｓｅ３−１ Ｔｃ＜Ｔｔのとき（Ｓ２
９）、この場合はセル送出制御回路ＣＮＴＬはクロスポ
イントバッファＢｃにＡＣＫを返し、クロスポイントバ
ッファＢｃを選択するようにセレクタＳＥＬを制御する
（Ｓ４１）。Ｃａｓｅ３−２Ｔｃ＞Ｔｔのとき（Ｓ３
０）、この場合はセル送出制御回路ＣＮＴＬは中継バッ
ファＢｔにＡＣＫを返し、中継バッファＢｔを選択する
ようにセレクタＳＥＬを制御する（Ｓ４２）。Ｃａｓｅ
３−３ Ｔｃ＝Ｔｔのとき（Ｓ３１）、この場合にはク
ロスポイントバッファＢｃにバッファリングされている
のがダミーセルで中継バッファＢｔにバッファリングさ
れているのが有効セルであるため、中継バッファＢｔの
方が優先度が高いことを考慮してセル送出制御回路ＣＮ
ＴＬは中継バッファＢｔにＡＣＫを返し、中継バッファ
Ｂｔが選択されるようにセレクタＳＥＬを制御する（Ｓ
４３）。
９）、この場合はセル送出制御回路ＣＮＴＬはクロスポ
イントバッファＢｃにＡＣＫを返し、クロスポイントバ
ッファＢｃを選択するようにセレクタＳＥＬを制御する
（Ｓ４１）。Ｃａｓｅ３−２Ｔｃ＞Ｔｔのとき（Ｓ３
０）、この場合はセル送出制御回路ＣＮＴＬは中継バッ
ファＢｔにＡＣＫを返し、中継バッファＢｔを選択する
ようにセレクタＳＥＬを制御する（Ｓ４２）。Ｃａｓｅ
３−３ Ｔｃ＝Ｔｔのとき（Ｓ３１）、この場合にはク
ロスポイントバッファＢｃにバッファリングされている
のがダミーセルで中継バッファＢｔにバッファリングさ
れているのが有効セルであるため、中継バッファＢｔの
方が優先度が高いことを考慮してセル送出制御回路ＣＮ
ＴＬは中継バッファＢｔにＡＣＫを返し、中継バッファ
Ｂｔが選択されるようにセレクタＳＥＬを制御する（Ｓ
４３）。
【００６７】最後にＣａｓｅ４の場合でクロスポイント
バッファＢｃ、中継バッファＢｔともにダミーセルをバ
ッファリングしている場合である。この場合にはセル送
出制御回路ＣＮＴＬはＣａｓｅ１の場合と同一の制御ア
ルゴリズムで動作する。つまりＣａｓｅ４−１ Ｔｃ＜
Ｔｔのとき（Ｓ３２）、この場合はセル送出制御回路Ｃ
ＮＴＬはクロスポイントバッファＢｃにＡＣＫを返し、
クロスポイントバッファＢｃを選択するようにセレクタ
ＳＥＬを制御する（Ｓ４４）。Ｃａｓｅ４−２Ｔｃ＞Ｔ
ｔのとき（Ｓ３３）、この場合はセル送出制御回路ＣＮ
ＴＬは中継バッファＢｔにＡＣＫを返し、中継バッファ
Ｂｔを選択するようにセレクタＳＥＬを制御する（Ｓ４
５）。Ｃａｓｅ４−３ Ｔｃ＝Ｔｔのとき（Ｓ３４）、
この場合はセル送出制御回路ＣＮＴＬはクロスポイント
バッファＢｃ、中継バッファＢｔに１：Ｋ−１の重み付
けを行い確率的にサービスすべきバッファを選択しＡＣ
Ｋを返しセレタクＳＥＬを制御する（Ｓ４６）。
バッファＢｃ、中継バッファＢｔともにダミーセルをバ
ッファリングしている場合である。この場合にはセル送
出制御回路ＣＮＴＬはＣａｓｅ１の場合と同一の制御ア
ルゴリズムで動作する。つまりＣａｓｅ４−１ Ｔｃ＜
Ｔｔのとき（Ｓ３２）、この場合はセル送出制御回路Ｃ
ＮＴＬはクロスポイントバッファＢｃにＡＣＫを返し、
クロスポイントバッファＢｃを選択するようにセレクタ
ＳＥＬを制御する（Ｓ４４）。Ｃａｓｅ４−２Ｔｃ＞Ｔ
ｔのとき（Ｓ３３）、この場合はセル送出制御回路ＣＮ
ＴＬは中継バッファＢｔにＡＣＫを返し、中継バッファ
Ｂｔを選択するようにセレクタＳＥＬを制御する（Ｓ４
５）。Ｃａｓｅ４−３ Ｔｃ＝Ｔｔのとき（Ｓ３４）、
この場合はセル送出制御回路ＣＮＴＬはクロスポイント
バッファＢｃ、中継バッファＢｔに１：Ｋ−１の重み付
けを行い確率的にサービスすべきバッファを選択しＡＣ
Ｋを返しセレタクＳＥＬを制御する（Ｓ４６）。
【００６８】上記セル選択制御アルゴリズムを用いて上
流のクロスポイントＸからセルを中継バッファＢｔに送
出する過程、前段の単位スイッチから次段の単位スイッ
チのクロスポイントＸにセルを送出する過程において
は、時刻情報を下流のセル送出制御回路ＣＮＴＬに通知
するために送出されるダミーセルがＡＴＭスイッチ内の
負荷を増大させて余分なセル転送遅延時間の増加を招く
可能性が存在する。そのため図１７に示すように各クロ
スポイントバッファＢｃ、中継バッファＢｔにダミーセ
ルがバッファリングされている場合には新規に到着した
セルがダミーセルに上書きされる。このようにすること
で効率的な時刻情報比較が可能になるとともにダミーセ
ルによる余分なセル転送遅延時間の増加を最小限に抑え
ることが可能となっている。
流のクロスポイントＸからセルを中継バッファＢｔに送
出する過程、前段の単位スイッチから次段の単位スイッ
チのクロスポイントＸにセルを送出する過程において
は、時刻情報を下流のセル送出制御回路ＣＮＴＬに通知
するために送出されるダミーセルがＡＴＭスイッチ内の
負荷を増大させて余分なセル転送遅延時間の増加を招く
可能性が存在する。そのため図１７に示すように各クロ
スポイントバッファＢｃ、中継バッファＢｔにダミーセ
ルがバッファリングされている場合には新規に到着した
セルがダミーセルに上書きされる。このようにすること
で効率的な時刻情報比較が可能になるとともにダミーセ
ルによる余分なセル転送遅延時間の増加を最小限に抑え
ることが可能となっている。
【００６９】単位スイッチにおいて以上に説明したよう
な制御アルゴリズムを用いてセルをスイッチングするの
で図１３に示すように単位スイッチの各出力ポートに向
かうセルは階層的にセル順序保証されながらスイッチン
グされていく。さらに図１１に示すように本発明のマル
チステージＡＴＭスイッチでは、この階層的なセル順序
保証網を備えた単位スイッチがＡＴＭスイッチ全体で多
段のセル順序保証網を形成するように階層的に相互接続
されるのでＡＴＭスイッチ全体としても任意の出力ポー
トに対してセル順序保証しながらのスイッチングが可能
となっている。
な制御アルゴリズムを用いてセルをスイッチングするの
で図１３に示すように単位スイッチの各出力ポートに向
かうセルは階層的にセル順序保証されながらスイッチン
グされていく。さらに図１１に示すように本発明のマル
チステージＡＴＭスイッチでは、この階層的なセル順序
保証網を備えた単位スイッチがＡＴＭスイッチ全体で多
段のセル順序保証網を形成するように階層的に相互接続
されるのでＡＴＭスイッチ全体としても任意の出力ポー
トに対してセル順序保証しながらのスイッチングが可能
となっている。
【００７０】本発明第１実施例の変形例を図１８および
図１９を参照して説明する。図１８は本発明第１実施例
の変形例のセル順情報保証の原理を説明するための図で
ある。図１９はスイッチの構成を示している。本実施例
は、ｋ本ずつ入力回線をグルーピングしてスイッチング
を実現した例である。図１３の例と異なる点は、アドレ
スフィルタ・クロスポイントバッファの数とセレクタが
ｋ＋１の中からセルを送出するバッファを選択できる点
である。
図１９を参照して説明する。図１８は本発明第１実施例
の変形例のセル順情報保証の原理を説明するための図で
ある。図１９はスイッチの構成を示している。本実施例
は、ｋ本ずつ入力回線をグルーピングしてスイッチング
を実現した例である。図１３の例と異なる点は、アドレ
スフィルタ・クロスポイントバッファの数とセレクタが
ｋ＋１の中からセルを送出するバッファを選択できる点
である。
【００７１】この例ではまず始めにｋ個のクロスポイン
トバッファの先頭セルのタイムスタンプ情報が調べられ
て、その中で一番タイムスタンプの小さいセルを格納し
ているバッファが、このクロスポイントにおける代表ク
ロスポイントバッファとなり、このバッファ内のセルと
中継バッファ内のセルのタイムスタンプ情報が先に記述
したセル選択規則に従って選択される。したがって、こ
の順序保証網のトポロジーは図１８に示すようになる。
トバッファの先頭セルのタイムスタンプ情報が調べられ
て、その中で一番タイムスタンプの小さいセルを格納し
ているバッファが、このクロスポイントにおける代表ク
ロスポイントバッファとなり、このバッファ内のセルと
中継バッファ内のセルのタイムスタンプ情報が先に記述
したセル選択規則に従って選択される。したがって、こ
の順序保証網のトポロジーは図１８に示すようになる。
【００７２】この例ではクロスポイントバッファＢｃの
ｋ個のバッファｂ１〜ｂｋの先頭セルの時刻情報の一番
若い時刻情報と中継バッファＢｔの時刻情報とを比較す
ることで、同一単位スイッチサイズを実現する上でセル
順序保証網の階層化段数を１／ｋに削減する効果があ
る。このような単位スイッチを採用すればセル順序保証
用の階層化段数を削減できるのでセル転送遅延時間特性
の優れるＡＴＭスイッチを実現することが可能である。
その他の制御は本発明第一実施例の場合と同一である。
ｋ個のバッファｂ１〜ｂｋの先頭セルの時刻情報の一番
若い時刻情報と中継バッファＢｔの時刻情報とを比較す
ることで、同一単位スイッチサイズを実現する上でセル
順序保証網の階層化段数を１／ｋに削減する効果があ
る。このような単位スイッチを採用すればセル順序保証
用の階層化段数を削減できるのでセル転送遅延時間特性
の優れるＡＴＭスイッチを実現することが可能である。
その他の制御は本発明第一実施例の場合と同一である。
【００７３】図２０は上述した単位スイッチのｋ個のバ
ッファｂ１〜ｂｋを一つのクロスポイントバッファＢｃ
ｋにより共有化した例である。このようなアーキテクチ
ャが実現できれば、ｋ個のグルーピングされた入力に対
してバッファを共有化できるため、クロスポイントバッ
ファサイズを削減できる。セル送出制御回路ＣＮＴＬに
おける制御は既に説明したとおりである。
ッファｂ１〜ｂｋを一つのクロスポイントバッファＢｃ
ｋにより共有化した例である。このようなアーキテクチ
ャが実現できれば、ｋ個のグルーピングされた入力に対
してバッファを共有化できるため、クロスポイントバッ
ファサイズを削減できる。セル送出制御回路ＣＮＴＬに
おける制御は既に説明したとおりである。
【００７４】ここで、本発明のセル順序を階層的に保証
したＡＴＭスイッチにおけるセル転送遅延時間特性はＡ
ＴＭスイッチ入力負荷に大きく依存し、その特性は出力
バッファ型スイッチと同一の特性を示す。このためＡＴ
Ｍスイッチ入力負荷を１．０に漸近させると急激にセル
転送遅延時間が発散するので、ＡＴＭスイッチ運用上問
題がある。このためＡＴＭスイッチ内部を高速化してみ
かけ上、ＡＴＭスイッチ入力負荷を低減させることが望
ましい。高速化のファクタはみかけ上の入力負荷を０．
８程度まで低減できればよいので１．２〜１．３倍の値
で充分である。
したＡＴＭスイッチにおけるセル転送遅延時間特性はＡ
ＴＭスイッチ入力負荷に大きく依存し、その特性は出力
バッファ型スイッチと同一の特性を示す。このためＡＴ
Ｍスイッチ入力負荷を１．０に漸近させると急激にセル
転送遅延時間が発散するので、ＡＴＭスイッチ運用上問
題がある。このためＡＴＭスイッチ内部を高速化してみ
かけ上、ＡＴＭスイッチ入力負荷を低減させることが望
ましい。高速化のファクタはみかけ上の入力負荷を０．
８程度まで低減できればよいので１．２〜１．３倍の値
で充分である。
【００７５】本発明第１実施例の単位スイッチで時刻情
報を比較するときには、ＡＴＭスイッチ全体でユニバー
サルなタイムスタンプを付与し、ＡＴＭスイッチ全体で
ユニバーサルなタイムスタンプを用いて時刻情報を比較
している。このように、ユニバーサルにタイムスタンプ
を付与する場合にはマルチステージスイッチ入力段に完
全に同期したタイムスタンプを付与するために同期回路
としてのタイムスタンプ付与部ＴＳを備えてその同期カ
ウンタの値を時刻情報として到着セルのオーバーヘッド
にタイムスタンプ情報として書込み、その後、このタイ
ムスタンプは各ステージに配置された単位スイッチで更
新されることなしに、タイムスタンプの値をもとに時刻
情報を判断されセル順序保証が実現される。
報を比較するときには、ＡＴＭスイッチ全体でユニバー
サルなタイムスタンプを付与し、ＡＴＭスイッチ全体で
ユニバーサルなタイムスタンプを用いて時刻情報を比較
している。このように、ユニバーサルにタイムスタンプ
を付与する場合にはマルチステージスイッチ入力段に完
全に同期したタイムスタンプを付与するために同期回路
としてのタイムスタンプ付与部ＴＳを備えてその同期カ
ウンタの値を時刻情報として到着セルのオーバーヘッド
にタイムスタンプ情報として書込み、その後、このタイ
ムスタンプは各ステージに配置された単位スイッチで更
新されることなしに、タイムスタンプの値をもとに時刻
情報を判断されセル順序保証が実現される。
【００７６】図２１に示すように、各単位スイッチ内で
独立した遅延時間カウンタＤＣＮＴを備えて各単位スイ
ッチで遅延時間を加算して加算された遅延時間情報をも
とに時刻情報を比較するように構成することもできる。
各ステージに配置された単位スイッチにセルが入力され
てからクロスポイントＸのセル送出制御回路ＣＮＴＬで
時刻情報の比較が行われるまで遅延時間が積み上げら
れ、この積み上げられた遅延時間をもとにセル送出制御
回路ＣＮＴＬがセル順序保証を行う。すなわち、遅延時
間が大きいセルは、遅延時間が小さいセルと比較すると
より早い時刻に単位スイッチに入力されたセルであるこ
とがわかる。したがって、この遅延時間からセル到着時
間を逆算することにより、前述したタイムスタンプによ
る時刻情報の情報と同様に本発明のセル順序保証を行う
ことができる。
独立した遅延時間カウンタＤＣＮＴを備えて各単位スイ
ッチで遅延時間を加算して加算された遅延時間情報をも
とに時刻情報を比較するように構成することもできる。
各ステージに配置された単位スイッチにセルが入力され
てからクロスポイントＸのセル送出制御回路ＣＮＴＬで
時刻情報の比較が行われるまで遅延時間が積み上げら
れ、この積み上げられた遅延時間をもとにセル送出制御
回路ＣＮＴＬがセル順序保証を行う。すなわち、遅延時
間が大きいセルは、遅延時間が小さいセルと比較すると
より早い時刻に単位スイッチに入力されたセルであるこ
とがわかる。したがって、この遅延時間からセル到着時
間を逆算することにより、前述したタイムスタンプによ
る時刻情報の情報と同様に本発明のセル順序保証を行う
ことができる。
【００７７】このように、本発明第１実施例によれば、
セル順序逆転を保証しながら入力トラヒックをセルバイ
セルでルーティングできるので、マルチステージスイッ
チ内トラヒックの分散が可能となり、内部高速化のテク
ニックを用いることなしに、スイッチをノンブロック化
できる。図２２に本発明ＡＴＭスイッチのセル転送遅延
時間特性を計算機シミュレーションにより評価した結果
を示す。横軸に入力負荷をとり縦軸に平均セル転送遅延
時間をとる。このグラフに示したようにセル転送遅延時
間はスイッチ入力負荷が１．０に漸近するにつれて発散
する。この傾向は出力バッファ型スイッチと同一のもの
であり、本発明ＡＴＭスイッチがスループット１．０を
達成できるスイッチアーキテクチャであることを示して
いる。
セル順序逆転を保証しながら入力トラヒックをセルバイ
セルでルーティングできるので、マルチステージスイッ
チ内トラヒックの分散が可能となり、内部高速化のテク
ニックを用いることなしに、スイッチをノンブロック化
できる。図２２に本発明ＡＴＭスイッチのセル転送遅延
時間特性を計算機シミュレーションにより評価した結果
を示す。横軸に入力負荷をとり縦軸に平均セル転送遅延
時間をとる。このグラフに示したようにセル転送遅延時
間はスイッチ入力負荷が１．０に漸近するにつれて発散
する。この傾向は出力バッファ型スイッチと同一のもの
であり、本発明ＡＴＭスイッチがスループット１．０を
達成できるスイッチアーキテクチャであることを示して
いる。
【００７８】さらに、セルバイセルのルーティングに起
因するセル順序逆転を階層化されたセル順序保証網を用
いて、順序保証しながらスイッチングできることを主要
な特徴としている。この動作に伴うペナルティは時刻情
報比較に伴うセル順序保証階層網の階層段数に依存する
セル転送遅延時間の増加だけである。このため、スイッ
チ出力ポート毎にセル順序保証用のソーティング回路を
新たに搭載することなしにセル順序保証が実現できる。
因するセル順序逆転を階層化されたセル順序保証網を用
いて、順序保証しながらスイッチングできることを主要
な特徴としている。この動作に伴うペナルティは時刻情
報比較に伴うセル順序保証階層網の階層段数に依存する
セル転送遅延時間の増加だけである。このため、スイッ
チ出力ポート毎にセル順序保証用のソーティング回路を
新たに搭載することなしにセル順序保証が実現できる。
【００７９】さらに本発明第１実施例によれば、階層化
されたセル順序保証網を備える単位スイッチを実現し、
単位スイッチの入出力ポートを相互接続することで大規
模な階層化セル順序保証網を実現することが可能である
ので、スイッチスケーラビリティに富むアーキテクチャ
である。結果として、コストエフェクティブな大規模化
スイッチが実現可能でネットワーク効率を向上させるこ
とができるようになる。
されたセル順序保証網を備える単位スイッチを実現し、
単位スイッチの入出力ポートを相互接続することで大規
模な階層化セル順序保証網を実現することが可能である
ので、スイッチスケーラビリティに富むアーキテクチャ
である。結果として、コストエフェクティブな大規模化
スイッチが実現可能でネットワーク効率を向上させるこ
とができるようになる。
【００８０】以上説明したように、本発明によれば、多
数のルーティング経路に対するソーティングを行うこと
なく単位スイッチ毎に自律分散的にセル順序保証を行う
ことができる。３段構成の単位スイッチを一つのＡＴＭ
スイッチブロックとし、このＡＴＭスイッチブロックを
増設することによりＡＴＭスイッチを大規模化すること
ができる。
数のルーティング経路に対するソーティングを行うこと
なく単位スイッチ毎に自律分散的にセル順序保証を行う
ことができる。３段構成の単位スイッチを一つのＡＴＭ
スイッチブロックとし、このＡＴＭスイッチブロックを
増設することによりＡＴＭスイッチを大規模化すること
ができる。
【００８１】次に本発明の第２の実施例を説明する。ま
ず、第２の実施例の概要について説明する。本発明の第
２の実施例は、前述した階層型セル順序保証網とは異な
った方式の階層型セル順序保証網の例である。図２３に
本発明第２実施例の単位スイッチの要部ブロック構成図
を示す。図２３に示すように、このＡＴＭスイッチは、
入回線を複数のグループに分類しこのグループ内でセル
に付与されたタイムスタンプを比較する手段であるコン
トローラ１２−１および１２−２と、コントローラ１２
−１および１２−２の比較結果にしたがって最も若いタ
イムスタンプを有するセルを選択する手段であるセレク
タ９および１１とを備えたセル選択手段により構成され
る単位スイッチＥを備え、単位スイッチＥのセレクタ９
の出回線は出力バッファ１０の入回線とする。
ず、第２の実施例の概要について説明する。本発明の第
２の実施例は、前述した階層型セル順序保証網とは異な
った方式の階層型セル順序保証網の例である。図２３に
本発明第２実施例の単位スイッチの要部ブロック構成図
を示す。図２３に示すように、このＡＴＭスイッチは、
入回線を複数のグループに分類しこのグループ内でセル
に付与されたタイムスタンプを比較する手段であるコン
トローラ１２−１および１２−２と、コントローラ１２
−１および１２−２の比較結果にしたがって最も若いタ
イムスタンプを有するセルを選択する手段であるセレク
タ９および１１とを備えたセル選択手段により構成され
る単位スイッチＥを備え、単位スイッチＥのセレクタ９
の出回線は出力バッファ１０の入回線とする。
【００８２】図２４に示すように、本発明実施例のＡＴ
Ｍスイッチは、図２３に示す単位スイッチＥを含む基本
スイッチＰ１およびＰ２が並列に配置される。このＡＴ
Ｍスイッチは、一つのセルを複数のショートセルに分割
する手段で分割された複数のショ―トセルを並列に配置
された基本スイッチＰ１およびＰ２に転送する手段であ
るセル分割部ＳＡ１〜ＳＡ４と、この基本スイッチＰ１
およびＰ２を介して転送された前記ショートセルを元の
セルに合成する手段であるセル合成部ＳＲ１〜ＳＲ４と
を備え、セル分割部ＳＡ１〜ＳＡ４は、到来するセルに
第一のタイムスタンプを付与し、このセルを分割して得
られたショートセルに第二のタイムスタンプを付与す
る。
Ｍスイッチは、図２３に示す単位スイッチＥを含む基本
スイッチＰ１およびＰ２が並列に配置される。このＡＴ
Ｍスイッチは、一つのセルを複数のショートセルに分割
する手段で分割された複数のショ―トセルを並列に配置
された基本スイッチＰ１およびＰ２に転送する手段であ
るセル分割部ＳＡ１〜ＳＡ４と、この基本スイッチＰ１
およびＰ２を介して転送された前記ショートセルを元の
セルに合成する手段であるセル合成部ＳＲ１〜ＳＲ４と
を備え、セル分割部ＳＡ１〜ＳＡ４は、到来するセルに
第一のタイムスタンプを付与し、このセルを分割して得
られたショートセルに第二のタイムスタンプを付与す
る。
【００８３】基本スイッチＰ１およびＰ２は、この第一
のタイムスタンプにしたがって基本スイッチ内のショー
トセル順序保証制御を実行する。また、セル合成部ＳＲ
１〜ＳＲ４は、前記第一のタイムスタンプにしたがって
セル順序保証制御を実行する。また、セル分割部ＳＡ１
〜ＳＡ４は、図２６に示すように、前記一つのセルのペ
イロードを複数に分割し、それぞれ分割されたペイロー
ドのオーバヘッドを書き直す。
のタイムスタンプにしたがって基本スイッチ内のショー
トセル順序保証制御を実行する。また、セル合成部ＳＲ
１〜ＳＲ４は、前記第一のタイムスタンプにしたがって
セル順序保証制御を実行する。また、セル分割部ＳＡ１
〜ＳＡ４は、図２６に示すように、前記一つのセルのペ
イロードを複数に分割し、それぞれ分割されたペイロー
ドのオーバヘッドを書き直す。
【００８４】本発明第２実施例では、二つの基本スイッ
チＰ１およびＰ２により構成されたＡＴＭスイッチを例
にとり説明するが、この説明は、ｎ（ｎは自然数）個の
基本スイッチＰ１〜Ｐｎにより構成されたＡＴＭスイッ
チについても拡張して適用することができる。また、セ
ル分割部ＳＡ１〜ＳＡ４およびセル合成部ＳＲ１〜ＳＲ
４についてもｍ個（ｍは自然数）に拡張して適用するこ
とができる。すなわち、本発明第２実施例のＡＴＭスイ
ッチは、スイッチサイズにスケーラビリティのあるスイ
ッチアーキテクチャを実現することができる。さらに、
基本スイッチＰ１およびＰ２の構成についても３段構成
に限定するものではない。
チＰ１およびＰ２により構成されたＡＴＭスイッチを例
にとり説明するが、この説明は、ｎ（ｎは自然数）個の
基本スイッチＰ１〜Ｐｎにより構成されたＡＴＭスイッ
チについても拡張して適用することができる。また、セ
ル分割部ＳＡ１〜ＳＡ４およびセル合成部ＳＲ１〜ＳＲ
４についてもｍ個（ｍは自然数）に拡張して適用するこ
とができる。すなわち、本発明第２実施例のＡＴＭスイ
ッチは、スイッチサイズにスケーラビリティのあるスイ
ッチアーキテクチャを実現することができる。さらに、
基本スイッチＰ１およびＰ２の構成についても３段構成
に限定するものではない。
【００８５】以下、本発明の第２の実施例について詳細
に説明する。図２４に示すように、本発明のＡＴＭスイ
ッチはセル分割部ＳＡ１〜ＳＡ４、基本スイッチＰ１お
よびＰ２、セル合成部ＳＲ１〜ＳＲ４から構成される。
セル分割部ＳＡ１〜ＳＡ４は、セルのショートセルへの
分割およびショートセルの分配およびタイムスタンプ付
与の機能を分担し、基本スイッチＰ１およびＰ２はそれ
ぞれセルベースルーティングとタイムスタンプ情報をも
とにしたセル順序保証動作の機能を分担し、セル合成部
ＳＲ１〜ＳＲ４ではショートセル合成とセル順序ソーテ
ィングの機能を分担している。
に説明する。図２４に示すように、本発明のＡＴＭスイ
ッチはセル分割部ＳＡ１〜ＳＡ４、基本スイッチＰ１お
よびＰ２、セル合成部ＳＲ１〜ＳＲ４から構成される。
セル分割部ＳＡ１〜ＳＡ４は、セルのショートセルへの
分割およびショートセルの分配およびタイムスタンプ付
与の機能を分担し、基本スイッチＰ１およびＰ２はそれ
ぞれセルベースルーティングとタイムスタンプ情報をも
とにしたセル順序保証動作の機能を分担し、セル合成部
ＳＲ１〜ＳＲ４ではショートセル合成とセル順序ソーテ
ィングの機能を分担している。
【００８６】なお、本発明実施例では入力されたセルは
２面の基本スイッチＰ１およびＰ２でスイッチングされ
る２個のショートセルに分割され、基本スイッチＰ１お
よびＰ２は２個のそれぞれ３段接続された単位スイッチ
により構成される。次にＡＴＭスイッチに入力されたセ
ルのスイッチング過程を時系列的に説明する。スイッチ
に入力されたセルは、まず始めにセル分割部ＳＡ１〜Ｓ
Ａ４に入力される。このセル分割部ＳＡ１〜ＳＡ４では
入力されたセルを空間的に分割しセルを伝送する並列信
号数の少ないショートセルを生成する。図２５および図
２６に１６ハイウェイの並列伝送を仮定した場合の６４
バイト長のスイッチ内セルフォーマットおよびショート
セルフォーマットの例をそれぞれ示す。この例ではショ
ートセルに分割するときに、もともと１６ビットの３２
ワードで構成されていたセルを、ビット方向に２分割し
て８ビット、３２ワードのショートセルを実現してい
る。
２面の基本スイッチＰ１およびＰ２でスイッチングされ
る２個のショートセルに分割され、基本スイッチＰ１お
よびＰ２は２個のそれぞれ３段接続された単位スイッチ
により構成される。次にＡＴＭスイッチに入力されたセ
ルのスイッチング過程を時系列的に説明する。スイッチ
に入力されたセルは、まず始めにセル分割部ＳＡ１〜Ｓ
Ａ４に入力される。このセル分割部ＳＡ１〜ＳＡ４では
入力されたセルを空間的に分割しセルを伝送する並列信
号数の少ないショートセルを生成する。図２５および図
２６に１６ハイウェイの並列伝送を仮定した場合の６４
バイト長のスイッチ内セルフォーマットおよびショート
セルフォーマットの例をそれぞれ示す。この例ではショ
ートセルに分割するときに、もともと１６ビットの３２
ワードで構成されていたセルを、ビット方向に２分割し
て８ビット、３２ワードのショートセルを実現してい
る。
【００８７】このようなショートセルフォーマットを採
用し、基本スイッチＰ１およびＰ２を分割しているため
に、基本スイッチＰ１およびＰ２に入力される高速の信
号数を削滅できるので分割された基本スイッチＰ１およ
びＰ２内で必要となるＬＳＩ数を最小限に抑えることが
可能となっている。セル分割部ＳＡ１〜ＳＡ４ではショ
ートセルの分割と同時にショートセルを各基本スイッチ
Ｐ１およびＰ２にセルベースで負荷分散して分配する。
このため、セル分割部ＳＡ１〜ＳＡ４ではショートセル
のオーバヘッドにスイッチ分配用のルーティングビット
ＲＢ′およびＲＢ”をサイクリックに付与する。このと
き、本来のルーティングビットＲＢの情報もルーティン
グビットＲＢ′およびＲＢ"と共に書込まれており、こ
のルーティングビットＲＢはスイッチ内のスイッチング
用に使用され、ＲＢ′、ＲＢ" はスイッチ内の中継ルー
トを決定するために使用される。
用し、基本スイッチＰ１およびＰ２を分割しているため
に、基本スイッチＰ１およびＰ２に入力される高速の信
号数を削滅できるので分割された基本スイッチＰ１およ
びＰ２内で必要となるＬＳＩ数を最小限に抑えることが
可能となっている。セル分割部ＳＡ１〜ＳＡ４ではショ
ートセルの分割と同時にショートセルを各基本スイッチ
Ｐ１およびＰ２にセルベースで負荷分散して分配する。
このため、セル分割部ＳＡ１〜ＳＡ４ではショートセル
のオーバヘッドにスイッチ分配用のルーティングビット
ＲＢ′およびＲＢ”をサイクリックに付与する。このと
き、本来のルーティングビットＲＢの情報もルーティン
グビットＲＢ′およびＲＢ"と共に書込まれており、こ
のルーティングビットＲＢはスイッチ内のスイッチング
用に使用され、ＲＢ′、ＲＢ" はスイッチ内の中継ルー
トを決定するために使用される。
【００８８】図２７に、入力されたセルが２つの基本ス
イッチＰ１およびＰ２に分割され、分割されたショート
セルが各基本スイッチＰ１およびＰ２の単位スイッチ２
段目にサイクリックに分配される様子を示す。また、図
２８に、２段目割当周期表を示す。この例では、セル分
割部ＳＡ１は時間Ｔ１〜Ｔ４の周期でルーティングビッ
トをＳ１→Ｓ２→Ｓ３→Ｓ４までショートセルにサイク
リックに付与する。
イッチＰ１およびＰ２に分割され、分割されたショート
セルが各基本スイッチＰ１およびＰ２の単位スイッチ２
段目にサイクリックに分配される様子を示す。また、図
２８に、２段目割当周期表を示す。この例では、セル分
割部ＳＡ１は時間Ｔ１〜Ｔ４の周期でルーティングビッ
トをＳ１→Ｓ２→Ｓ３→Ｓ４までショートセルにサイク
リックに付与する。
【００８９】さらにセル分割部ＳＡ２は同一周期中にＳ
２→Ｓ３→Ｓ４→Ｓ１のルーティングビットを、セル分
割部ＳＡ３はＳ３→Ｓ４→Ｓ１→Ｓ２のルーティングビ
ットを、セル分割部ＳＡ４はＳ４→Ｓ１→Ｓ２→Ｓ３の
ルーティングビットをサイクリックに付与していくので
基本スイッチＰ１およびＰ２間で同一の負荷特性で単位
スイッチ２段目にトラヒックを分散できる。このため分
割された２つのショートセルは２つの基本スイッチＰ１
およびＰ２で同一のスイッチング動作、セル転送遅延を
付加されて基本スイッチＰ１およびＰ２の出力に到着す
ることになる。なお、他のセル分配方法について後述し
ている。
２→Ｓ３→Ｓ４→Ｓ１のルーティングビットを、セル分
割部ＳＡ３はＳ３→Ｓ４→Ｓ１→Ｓ２のルーティングビ
ットを、セル分割部ＳＡ４はＳ４→Ｓ１→Ｓ２→Ｓ３の
ルーティングビットをサイクリックに付与していくので
基本スイッチＰ１およびＰ２間で同一の負荷特性で単位
スイッチ２段目にトラヒックを分散できる。このため分
割された２つのショートセルは２つの基本スイッチＰ１
およびＰ２で同一のスイッチング動作、セル転送遅延を
付加されて基本スイッチＰ１およびＰ２の出力に到着す
ることになる。なお、他のセル分配方法について後述し
ている。
【００９０】分配されたショートセルはセル順序逆転を
補償するために各基本スイッチＰ１またはＰ２で分散的
にセル順序保証を行いながらスイッチングされていく必
要がある。このため各セル分割部ＳＡ１〜ＳＡ４ではセ
ル順序を識別するためにショートセルのオーバヘッドに
タイムスタンプＴを付与する。図２９に本発明実施例の
セル分割部の要部ブロック構成を示す。セル分割部では
入力インタフェース５を介して入力セルを位相調整しな
がら取込み、ショートセル分割部１に転送する。ショー
トセル分割部１では、もともとのスイッチ内ルーティン
グビットＲＢを参照し、どの単位スイッチ２段目を通過
するかを識別するセル分配用のルーティングビットＲ
Ｂ′およびＲＢ" を付与する。これと同時に、入力セル
のセル順序を識別するタイムスタンプＴが付される。そ
の後分割されたショートセルは出力バッファ２1 および
２2 に蓄積され、位相調整を行った後に、各々の基本ス
イッチＰ１およびＰ２に出力される。なお、ショートセ
ルに付与されるタイムスタンプＴおよびルーティングビ
ットＲＢ′およびＲＢ" に関する情報は制御部３からシ
ョートセル分割部１に供給される。また、カウンタ４は
他のセル分割部との同期を確立する。
補償するために各基本スイッチＰ１またはＰ２で分散的
にセル順序保証を行いながらスイッチングされていく必
要がある。このため各セル分割部ＳＡ１〜ＳＡ４ではセ
ル順序を識別するためにショートセルのオーバヘッドに
タイムスタンプＴを付与する。図２９に本発明実施例の
セル分割部の要部ブロック構成を示す。セル分割部では
入力インタフェース５を介して入力セルを位相調整しな
がら取込み、ショートセル分割部１に転送する。ショー
トセル分割部１では、もともとのスイッチ内ルーティン
グビットＲＢを参照し、どの単位スイッチ２段目を通過
するかを識別するセル分配用のルーティングビットＲ
Ｂ′およびＲＢ" を付与する。これと同時に、入力セル
のセル順序を識別するタイムスタンプＴが付される。そ
の後分割されたショートセルは出力バッファ２1 および
２2 に蓄積され、位相調整を行った後に、各々の基本ス
イッチＰ１およびＰ２に出力される。なお、ショートセ
ルに付与されるタイムスタンプＴおよびルーティングビ
ットＲＢ′およびＲＢ" に関する情報は制御部３からシ
ョートセル分割部１に供給される。また、カウンタ４は
他のセル分割部との同期を確立する。
【００９１】次に基本スイッチＰ１およびＰ２に入力さ
れたショートセルのスイッチング動作例を示す。図３０
に、各々の基本スイッチＰ１およびＰ２におけるセル順
序保証網の構成を示す。図３０に示すように各基本スイ
ッチＰ１およびＰ２は階層化されたセル順序保証網によ
り構築されている。第２の実施例におけるセル順序保証
網ではセルをスイッチングすると同時に入力ポート間で
セル順序を保証しながらトーナメントにセルを集線して
いく機能を備えている。このためスイッチネットワーク
全体でセル順序保証をトーナメントに行うことが可能と
なるのでセル順序保証を行いながらのスイッチングが可
能となっている。
れたショートセルのスイッチング動作例を示す。図３０
に、各々の基本スイッチＰ１およびＰ２におけるセル順
序保証網の構成を示す。図３０に示すように各基本スイ
ッチＰ１およびＰ２は階層化されたセル順序保証網によ
り構築されている。第２の実施例におけるセル順序保証
網ではセルをスイッチングすると同時に入力ポート間で
セル順序を保証しながらトーナメントにセルを集線して
いく機能を備えている。このためスイッチネットワーク
全体でセル順序保証をトーナメントに行うことが可能と
なるのでセル順序保証を行いながらのスイッチングが可
能となっている。
【００９２】図３１はセル順序保証階層網を示す図であ
る。図３１に示すように、本発明ＡＴＭスイッチでは入
力されたセルをセルに書き込まれたタイムスタンプＴを
もとにしてスイッチ出力に集線していく。図３１の例で
は出回線＃Ｊにセル順序を保証しながらスイッチングし
ていく例を示している。図３１に示すセル順序保証階層
網に対応する単位スイッチの構成は、前に簡単に説明し
た図２３に示した通りである。同図に示すように、各単
位スイッチＥはアドレスフィルタ７、出力バッファ８お
よび１０、出力バッファ８および１０を集線するセレタ
タ９および１１、セレクタ９および１１を制御するコン
トローラ１２−１および１２−２から構成されている。
各基本スイッチＰ１およびＰ２に入力されたセルはその
宛先情報によりスイッチングされ、セル順序を保証する
集線網に入力されバッファリングされながら任意の出力
ポートに集線されていく構成となっている。
る。図３１に示すように、本発明ＡＴＭスイッチでは入
力されたセルをセルに書き込まれたタイムスタンプＴを
もとにしてスイッチ出力に集線していく。図３１の例で
は出回線＃Ｊにセル順序を保証しながらスイッチングし
ていく例を示している。図３１に示すセル順序保証階層
網に対応する単位スイッチの構成は、前に簡単に説明し
た図２３に示した通りである。同図に示すように、各単
位スイッチＥはアドレスフィルタ７、出力バッファ８お
よび１０、出力バッファ８および１０を集線するセレタ
タ９および１１、セレクタ９および１１を制御するコン
トローラ１２−１および１２−２から構成されている。
各基本スイッチＰ１およびＰ２に入力されたセルはその
宛先情報によりスイッチングされ、セル順序を保証する
集線網に入力されバッファリングされながら任意の出力
ポートに集線されていく構成となっている。
【００９３】次に基本スイッチＰ１およびＰ２に入力さ
れたセルのスイッチング動作と基本スイッチブロックの
ハードウェア動作を説明する。基本スイッチＰ１および
Ｐ２に入力したセルは各基本スイッチＰ１およびＰ２の
出力に対応したアドレスフィルタ７によって取り込まれ
出力バッファ８にバッファリングされる。この出力バッ
ファ８は入力回線毎にグルーピングされてセレクタ９に
接続されており、グル−プ内の一つの出力バッファ８内
のセルが以下のアルゴリズムにより選択され集線され
る。
れたセルのスイッチング動作と基本スイッチブロックの
ハードウェア動作を説明する。基本スイッチＰ１および
Ｐ２に入力したセルは各基本スイッチＰ１およびＰ２の
出力に対応したアドレスフィルタ７によって取り込まれ
出力バッファ８にバッファリングされる。この出力バッ
ファ８は入力回線毎にグルーピングされてセレクタ９に
接続されており、グル−プ内の一つの出力バッファ８内
のセルが以下のアルゴリズムにより選択され集線され
る。
【００９４】出力バッファ８内に送出セルが存在すると
きには各出力バッファ８はセレクタ９に接続されたコン
トローラ１２−１にセル送出要求とセルのオーバヘッド
に書込まれたタイムスタンプＴを通知する。この情報を
受けたコントローラ１２−１はセル送出要求を持つ出力
バッファ８の中から一番スイッチ入力時刻の若いタイム
スタンプＴを待つセルを収納している出力バッファ８を
選択し、セレクタ１２−１を制御して当該セルを集線網
の次ステージに送出する。
きには各出力バッファ８はセレクタ９に接続されたコン
トローラ１２−１にセル送出要求とセルのオーバヘッド
に書込まれたタイムスタンプＴを通知する。この情報を
受けたコントローラ１２−１はセル送出要求を持つ出力
バッファ８の中から一番スイッチ入力時刻の若いタイム
スタンプＴを待つセルを収納している出力バッファ８を
選択し、セレクタ１２−１を制御して当該セルを集線網
の次ステージに送出する。
【００９５】この繰作を階層的に繰り返すことで異なる
基本スイッチＰ１およびＰ２の入力から到着したセル間
の順序保証を行い基本スイッチＰ１およびＰ２の出力に
セルを送出する。このような基本スイッチＰ１およびＰ
２が階層的に相互接続されているのでスイッチトータル
でセル順序保証を行いながらのスイッチングが可能とな
っている。
基本スイッチＰ１およびＰ２の入力から到着したセル間
の順序保証を行い基本スイッチＰ１およびＰ２の出力に
セルを送出する。このような基本スイッチＰ１およびＰ
２が階層的に相互接続されているのでスイッチトータル
でセル順序保証を行いながらのスイッチングが可能とな
っている。
【００９６】このようなセル順序保証を行うためには各
基本スイッチＰ１およびＰ２が完全にセル同期して順序
保証を行うことが望ましい。しかしながら基本スイッチ
論理チャネルスピードが増大する大規模スイッチでは１
セル時間が短くなる。このため全基本スイッチＰ１およ
びＰ２間でセル同期をとることがハードウェア実現上困
難となる。
基本スイッチＰ１およびＰ２が完全にセル同期して順序
保証を行うことが望ましい。しかしながら基本スイッチ
論理チャネルスピードが増大する大規模スイッチでは１
セル時間が短くなる。このため全基本スイッチＰ１およ
びＰ２間でセル同期をとることがハードウェア実現上困
難となる。
【００９７】このような場合には図３２に示すようにタ
イムスタンプｔをグルーピングして基本スイッチ用とセ
ル合成部用の二つのタイムスタンプＴおよびｔを用意す
る。すなわち、基本スイッチＰ１およびＰ２内で用いる
タイムスタンプＴとセル合成部ＳＲ１〜ＳＲ４で用いる
タイムスタンプｔとを階層化して付与し、基本スイッチ
Ｐ１およびＰ２内で用いるタイムスタンプＴによって基
本スイッチＰ１およびＰ２内でセル順序保証制御を実行
し、それにより転送されたショートセルに対してセル合
成部ＳＲ１〜ＳＲ４にてセルを合成するときに、ショー
トセルが誤って合成されることのないようにタイムスタ
ンプｔによりセル順序保証制御を実行する。
イムスタンプｔをグルーピングして基本スイッチ用とセ
ル合成部用の二つのタイムスタンプＴおよびｔを用意す
る。すなわち、基本スイッチＰ１およびＰ２内で用いる
タイムスタンプＴとセル合成部ＳＲ１〜ＳＲ４で用いる
タイムスタンプｔとを階層化して付与し、基本スイッチ
Ｐ１およびＰ２内で用いるタイムスタンプＴによって基
本スイッチＰ１およびＰ２内でセル順序保証制御を実行
し、それにより転送されたショートセルに対してセル合
成部ＳＲ１〜ＳＲ４にてセルを合成するときに、ショー
トセルが誤って合成されることのないようにタイムスタ
ンプｔによりセル順序保証制御を実行する。
【００９８】この例では、基本スイッチＰ１およびＰ２
の内部ではｃ個のセルをグルーピング化して同一の基本
スイッチ内タイムスタンプＴ１〜Ｔ３を付与している。
このようなグルーピングを行うので基本スイッチＰ１お
よびＰ２間のカウンタ同期が簡略化でき、セル順序保証
に用いるハードウェアが削減できる。セル合成部では同
一の基本スイッチ内タイムスタンプＴを持つ出力セル間
でセル順序逆転が生じている可能性があるので、セルの
オーバヘッドに書込まれたもう一つのスイッチ出力ソー
タ用のタイムスタンプｔを用いてセル順序逆転を補償す
る。この例ではソータ用タイムスタンプｔ１〜ｔｃを用
いてウィンドウサイズＷのより粒度の細かいセル時間を
単位としたソーティングを行いセル順序保証を行う。
の内部ではｃ個のセルをグルーピング化して同一の基本
スイッチ内タイムスタンプＴ１〜Ｔ３を付与している。
このようなグルーピングを行うので基本スイッチＰ１お
よびＰ２間のカウンタ同期が簡略化でき、セル順序保証
に用いるハードウェアが削減できる。セル合成部では同
一の基本スイッチ内タイムスタンプＴを持つ出力セル間
でセル順序逆転が生じている可能性があるので、セルの
オーバヘッドに書込まれたもう一つのスイッチ出力ソー
タ用のタイムスタンプｔを用いてセル順序逆転を補償す
る。この例ではソータ用タイムスタンプｔ１〜ｔｃを用
いてウィンドウサイズＷのより粒度の細かいセル時間を
単位としたソーティングを行いセル順序保証を行う。
【００９９】本発明のＡＴＭスイッチでは、この二つの
セル順序保証機能を用いて完全なセル順序保証を実現す
る。また本発明のＡＴＭスイッチでは基本スイッチＰ１
およびＰ２間で同一のセル分配、セル順序保証動作を実
現しているため各基本スイッチＰ１およびＰ２に分配さ
れるショートセルは同一のセル転送遅延時間をもって基
本スイッチＰ１およびＰ２の出力に到着する。
セル順序保証機能を用いて完全なセル順序保証を実現す
る。また本発明のＡＴＭスイッチでは基本スイッチＰ１
およびＰ２間で同一のセル分配、セル順序保証動作を実
現しているため各基本スイッチＰ１およびＰ２に分配さ
れるショートセルは同一のセル転送遅延時間をもって基
本スイッチＰ１およびＰ２の出力に到着する。
【０１００】このためセル合成部では各基本スイッチＰ
１およびＰ２間のジッタを補正するだけでセルを再生で
きる。図３３に、セル合成部の要部ブロック構成を示
す。セル合成部に入力されたショートセルは基本スイッ
チＰ１およびＰ２間のジッタを吸収するためにインタフ
ェース１６1 および１６2 で位相調整される。ここで前
述したタイムスタンプｔによるソートが行われる。その
後、入力バッファ１３1および１３2 に一時蓄積され、
ショートセル合成部１４でセルの合成が実行され後段の
絶対遅延付与バッファ１５にバッファリングされる。バ
ッファリングされたセルの中で出力ソータ用のタイムス
タンプｔを用いてウィンドウサイズＷのソーティングを
行いセルの順序を保証しながらセルを出力インタフェー
ス１７を介して出力方路に送出する。なお、絶対遅延付
与バッファ１５におけるソートは、従来例で説明した最
大遅延時間付加法により行われる。
１およびＰ２間のジッタを補正するだけでセルを再生で
きる。図３３に、セル合成部の要部ブロック構成を示
す。セル合成部に入力されたショートセルは基本スイッ
チＰ１およびＰ２間のジッタを吸収するためにインタフ
ェース１６1 および１６2 で位相調整される。ここで前
述したタイムスタンプｔによるソートが行われる。その
後、入力バッファ１３1および１３2 に一時蓄積され、
ショートセル合成部１４でセルの合成が実行され後段の
絶対遅延付与バッファ１５にバッファリングされる。バ
ッファリングされたセルの中で出力ソータ用のタイムス
タンプｔを用いてウィンドウサイズＷのソーティングを
行いセルの順序を保証しながらセルを出力インタフェー
ス１７を介して出力方路に送出する。なお、絶対遅延付
与バッファ１５におけるソートは、従来例で説明した最
大遅延時間付加法により行われる。
【０１０１】本発明第２実施例におけるＡＴＭスイッチ
では、このような連携したセル順序保証動作とショート
セル単位のマルチステージスイッチ構成を用いることで
スイッチサイズに依存しないセル順序保証動作とハード
ウェア最小アーキテクチャに基づくノンブロックマルチ
ステージＡＴＭスイッチを実現できる。図３４に、本発
明の１６×１６の４分割されたショートセルをスイッチ
ングする単位スイッチを相互接続した４つの基本スイッ
チを用いて構成したスイッチサイズ２５６×２５６のＡ
ＴＭスイッチ実現例を示す。この例からも本発明によれ
ばシンプルな構成でスイッチ規模が拡大できることがわ
かる。
では、このような連携したセル順序保証動作とショート
セル単位のマルチステージスイッチ構成を用いることで
スイッチサイズに依存しないセル順序保証動作とハード
ウェア最小アーキテクチャに基づくノンブロックマルチ
ステージＡＴＭスイッチを実現できる。図３４に、本発
明の１６×１６の４分割されたショートセルをスイッチ
ングする単位スイッチを相互接続した４つの基本スイッ
チを用いて構成したスイッチサイズ２５６×２５６のＡ
ＴＭスイッチ実現例を示す。この例からも本発明によれ
ばシンプルな構成でスイッチ規模が拡大できることがわ
かる。
【０１０２】また、本発明第２実施例で示したＡＴＭス
イッチを基本スイッチとして用い、さらに、階層的なＡ
ＴＭスイッチを構成することもできる。この場合には、
セルに付与されるタイムスタンプも各階層で用いる複数
種類が付与される。以上説明したように、本発明第２実
施例によれば、スイッチ規模に制限されることのないセ
ル順序保証動作を実現することができる。また、スイッ
チサイズにスケーラビリティのあるスイッチアーキテク
チャを実現することができる。さらに、高速領域でＬＳ
Ｉ入出力信号数に制限がある場合でも経済的に大規模化
を図ることができる。
イッチを基本スイッチとして用い、さらに、階層的なＡ
ＴＭスイッチを構成することもできる。この場合には、
セルに付与されるタイムスタンプも各階層で用いる複数
種類が付与される。以上説明したように、本発明第２実
施例によれば、スイッチ規模に制限されることのないセ
ル順序保証動作を実現することができる。また、スイッ
チサイズにスケーラビリティのあるスイッチアーキテク
チャを実現することができる。さらに、高速領域でＬＳ
Ｉ入出力信号数に制限がある場合でも経済的に大規模化
を図ることができる。
【０１０３】第２の実施例では、セル合成部に入力され
たショートセルは基本スイッチＰ１およびＰ２間のジッ
タを吸収するためにインタフェース１６1 および１６2
にて位相調整が行われていたが、各基本スイッチにおけ
る遅延ジッタの影響を回避をするより優れた構成につい
て、第３の実施例として、次に説明する。ここで、理論
の上では、ＲＯＸＡＮＮＥ交換機（Martin de Prycker
: Asynchronous Transfer Mode Solution for Broadba
nd ISDN, Ellis Horwood ）で用いられている遅延均等
化方式ををそのまま基本スイッチに適用することも考え
られるが、ＡＴＭスイッチを構成する多数の基本スイッ
チのそれぞれが所定の最大遅延までショートセルを待た
せてから出力を行う遅延均等化制御を行ったとすれば、
ＡＴＭスイッチ全体の累積遅延時間は膨大なものとなる
ので、そのような制御は困難である。
たショートセルは基本スイッチＰ１およびＰ２間のジッ
タを吸収するためにインタフェース１６1 および１６2
にて位相調整が行われていたが、各基本スイッチにおけ
る遅延ジッタの影響を回避をするより優れた構成につい
て、第３の実施例として、次に説明する。ここで、理論
の上では、ＲＯＸＡＮＮＥ交換機（Martin de Prycker
: Asynchronous Transfer Mode Solution for Broadba
nd ISDN, Ellis Horwood ）で用いられている遅延均等
化方式ををそのまま基本スイッチに適用することも考え
られるが、ＡＴＭスイッチを構成する多数の基本スイッ
チのそれぞれが所定の最大遅延までショートセルを待た
せてから出力を行う遅延均等化制御を行ったとすれば、
ＡＴＭスイッチ全体の累積遅延時間は膨大なものとなる
ので、そのような制御は困難である。
【０１０４】まず、第３の実施例の概要を説明する。図
３５は本発明第３実施例のＡＴＭスイッチ網の要部ブロ
ック構成図である。同図に示すように、本発明第３実施
例のＡＴＭスイッチ網は、一つのセルを複数のショート
セルに分解する手段であるＡＴＭセル分解部２０と、こ
のＡＴＭセル分解部２０により分解された複数のショー
トセルをそれぞれ並列に転送する複数の基本スイッチ４
０0 〜４０N-1 と、この基本スイッチ４０0 〜４０N-1
を介して転送された前記ショートセルを元のセルに合成
する手段であるＡＴＭセル合成部３０とを備え、複数の
基本スイッチ４０0 〜４０N-1 の出力ショートセル数を
それぞれ計数する手段であるカウンタ５０0 〜５０N-1
と、このカウンタ５０0 〜５０N-1 の計数値が等しい複
数の出力ショートセルのビット情報の内容をそれぞれ比
較する手段である比較部６０とを備え、ＡＴＭセル合成
部３０は、比較部６０の比較結果にしたがってこのビッ
ト情報の内容が等しいときにこの複数のショートセルを
元のセルに合成するところにある。
３５は本発明第３実施例のＡＴＭスイッチ網の要部ブロ
ック構成図である。同図に示すように、本発明第３実施
例のＡＴＭスイッチ網は、一つのセルを複数のショート
セルに分解する手段であるＡＴＭセル分解部２０と、こ
のＡＴＭセル分解部２０により分解された複数のショー
トセルをそれぞれ並列に転送する複数の基本スイッチ４
０0 〜４０N-1 と、この基本スイッチ４０0 〜４０N-1
を介して転送された前記ショートセルを元のセルに合成
する手段であるＡＴＭセル合成部３０とを備え、複数の
基本スイッチ４０0 〜４０N-1 の出力ショートセル数を
それぞれ計数する手段であるカウンタ５０0 〜５０N-1
と、このカウンタ５０0 〜５０N-1 の計数値が等しい複
数の出力ショートセルのビット情報の内容をそれぞれ比
較する手段である比較部６０とを備え、ＡＴＭセル合成
部３０は、比較部６０の比較結果にしたがってこのビッ
ト情報の内容が等しいときにこの複数のショートセルを
元のセルに合成するところにある。
【０１０５】また、図４４は本発明第３実施例の変形例
のＡＴＭスイッチ網の要部ブロック構成図を示し、同図
に示すように、この実施例では、本発明第３実施例のカ
ウンタ５０0 〜５０N-1 に代えて複数の基本スイッチ４
０0 〜４０N-1 の推定遅延時間ｔを求める手段である遅
延時間推定部６２を備え、さらに、本発明第３実施例の
比較部６０に代えて複数の基本スイッチ４０0 〜４０
N-1 から遅延時間ｔ±τ内に出力されたショートセルに
ついてそのビット情報の内容をそれぞれ比較する手段で
ある比較部６４を備え、遅延時間推定部６２は、基本ス
イッチ４０0 〜４０N-1 に入力される所定セルであるタ
イミングセルの入力時刻とこのセルが基本スイッチ４０
0 〜４０N-1 から出力される出力時刻とを比較すること
により前記推定遅延時間ｔを求める。また、遅延時間推
定部６２は、タイミングセルを周期的に送出する。
のＡＴＭスイッチ網の要部ブロック構成図を示し、同図
に示すように、この実施例では、本発明第３実施例のカ
ウンタ５０0 〜５０N-1 に代えて複数の基本スイッチ４
０0 〜４０N-1 の推定遅延時間ｔを求める手段である遅
延時間推定部６２を備え、さらに、本発明第３実施例の
比較部６０に代えて複数の基本スイッチ４０0 〜４０
N-1 から遅延時間ｔ±τ内に出力されたショートセルに
ついてそのビット情報の内容をそれぞれ比較する手段で
ある比較部６４を備え、遅延時間推定部６２は、基本ス
イッチ４０0 〜４０N-1 に入力される所定セルであるタ
イミングセルの入力時刻とこのセルが基本スイッチ４０
0 〜４０N-1 から出力される出力時刻とを比較すること
により前記推定遅延時間ｔを求める。また、遅延時間推
定部６２は、タイミングセルを周期的に送出する。
【０１０６】次に、本発明第３の実施例が適用されるＡ
ＴＭスイッチを図３６ないし図４０を参照して説明す
る。図３６に２面の基本スイッチを介してショートセル
を転送する構成のＡＴＭスイッチを示す。図３６の例で
は、０系、１系の２面の基本スイッチ４０0 および４０
1 を持ち、その前段にＡＴＭセル分解部２０、その後段
にＡＴＭセル合成部３０を持つ。ＡＴＭセル分解部２０
とＡＴＭセル合成部３０は同期しており、絶対的な時間
をもつことと仮定する。セルがあるＡＴＭセル分解部２
０に到着すると、まず、タイムスタンプが付与される。
さらに、宛先ビットを付与される。本実施例における、
分解されたショートセルフォーマットの一例を図３８に
示す。分解されたショートセルのフォーマットは空きセ
ル、有効セル、タイミングセルを区別するビットを持
ち、複数面の内、どの面を利用するかを区別するビット
を持ち、出力先の宛先のポート番号および入力ポート番
号を記述するビットを持ち、分解されたショートセルが
同時に複数の基本スイッチへ送出される時間を書込むタ
イムスタンプを記述するビットを持ち、複数の基本スイ
ッチの場合には、セルのペイロードを複数個割った分を
記述するビットを持つ。図３８の場合には、基本スイッ
チは２面なので、セルのペイロードの半分を持つことに
なる。分解されたショートセルは同時に０系、１系の基
本スイッチ４０0 および４０1 に送信され、基本スイッ
チ４０0 および４０1 から出力されたショートセルはＡ
ＴＭセル合成部３０により合成される。
ＴＭスイッチを図３６ないし図４０を参照して説明す
る。図３６に２面の基本スイッチを介してショートセル
を転送する構成のＡＴＭスイッチを示す。図３６の例で
は、０系、１系の２面の基本スイッチ４０0 および４０
1 を持ち、その前段にＡＴＭセル分解部２０、その後段
にＡＴＭセル合成部３０を持つ。ＡＴＭセル分解部２０
とＡＴＭセル合成部３０は同期しており、絶対的な時間
をもつことと仮定する。セルがあるＡＴＭセル分解部２
０に到着すると、まず、タイムスタンプが付与される。
さらに、宛先ビットを付与される。本実施例における、
分解されたショートセルフォーマットの一例を図３８に
示す。分解されたショートセルのフォーマットは空きセ
ル、有効セル、タイミングセルを区別するビットを持
ち、複数面の内、どの面を利用するかを区別するビット
を持ち、出力先の宛先のポート番号および入力ポート番
号を記述するビットを持ち、分解されたショートセルが
同時に複数の基本スイッチへ送出される時間を書込むタ
イムスタンプを記述するビットを持ち、複数の基本スイ
ッチの場合には、セルのペイロードを複数個割った分を
記述するビットを持つ。図３８の場合には、基本スイッ
チは２面なので、セルのペイロードの半分を持つことに
なる。分解されたショートセルは同時に０系、１系の基
本スイッチ４０0 および４０1 に送信され、基本スイッ
チ４０0 および４０1 から出力されたショートセルはＡ
ＴＭセル合成部３０により合成される。
【０１０７】また、図３７にＮ面の基本スイッチを介し
てショートセルを転送する構成のＡＴＭスイッチを示
す。図３７の例では、０系、１系、‥・、Ｎ−１系のＮ
面（Ｎ：自然数）の基本スイッチ４０0 〜４０N-1 を持
ち、その前段にＡＴＭセル分解部２０、その後段にＡＴ
Ｍセル合成部３０を持つ。ＡＴＭセル分解部２０とＡＴ
Ｍセル合成部３０は同期しており、絶対的な時間を持つ
ことと仮定する。他の動作は図３６の例と同様である。
てショートセルを転送する構成のＡＴＭスイッチを示
す。図３７の例では、０系、１系、‥・、Ｎ−１系のＮ
面（Ｎ：自然数）の基本スイッチ４０0 〜４０N-1 を持
ち、その前段にＡＴＭセル分解部２０、その後段にＡＴ
Ｍセル合成部３０を持つ。ＡＴＭセル分解部２０とＡＴ
Ｍセル合成部３０は同期しており、絶対的な時間を持つ
ことと仮定する。他の動作は図３６の例と同様である。
【０１０８】また、図３９に示すように、基本スイッチ
が多段接続された単位スイッチにより構成することも可
能である。まず、ＡＴＭセル分解部２０により分解され
たショートセルは３段スイッチの分配網を通過する。分
配網ではルーティング網に入力されるショートセルを各
ポート別に等確率に分配することにより、ショートセル
をランダムに分配する。そのため、同一なＶＰＩ、ＶＣ
Ｉのショートセルであっても別のルートを経由すること
になる。この場合のセルの順序保証についてはこれまで
に説明した方法を含む種々の方法を使用することができ
る。
が多段接続された単位スイッチにより構成することも可
能である。まず、ＡＴＭセル分解部２０により分解され
たショートセルは３段スイッチの分配網を通過する。分
配網ではルーティング網に入力されるショートセルを各
ポート別に等確率に分配することにより、ショートセル
をランダムに分配する。そのため、同一なＶＰＩ、ＶＣ
Ｉのショートセルであっても別のルートを経由すること
になる。この場合のセルの順序保証についてはこれまで
に説明した方法を含む種々の方法を使用することができ
る。
【０１０９】次に、分解されたショートセルはルーティ
ング網を通過する。ルーティング網から出力されたショ
ートセルはＡＴＭセル合成部３０によりセルに合成され
る。この場合のショートセルのフォーマット例を図４０
に示す。図３８に示したフォーマット例と比較するとル
ーティングビットが追加されていることがわかる。この
ように、基本スイッチ４０0 〜４０N-1 は、図３６およ
び図３７に示したように、一つの単位スイッチにより構
成される場合と、図３９に示したように、縦続に多段接
続された単位スイッチにより構成される場合とがある。
ング網を通過する。ルーティング網から出力されたショ
ートセルはＡＴＭセル合成部３０によりセルに合成され
る。この場合のショートセルのフォーマット例を図４０
に示す。図３８に示したフォーマット例と比較するとル
ーティングビットが追加されていることがわかる。この
ように、基本スイッチ４０0 〜４０N-1 は、図３６およ
び図３７に示したように、一つの単位スイッチにより構
成される場合と、図３９に示したように、縦続に多段接
続された単位スイッチにより構成される場合とがある。
【０１１０】縦続に多段接続された単位スイッチにより
構成される場合には、ＡＴＭセル合成部３０は、合成し
ようとする複数のショートセルのルーティングビットが
等しいときにこの複数のショートセルを元のセルに合成
することもできる。次に、第３の実施例を図３５、図４
１および図４２を参照して詳細に説明する。
構成される場合には、ＡＴＭセル合成部３０は、合成し
ようとする複数のショートセルのルーティングビットが
等しいときにこの複数のショートセルを元のセルに合成
することもできる。次に、第３の実施例を図３５、図４
１および図４２を参照して詳細に説明する。
【０１１１】本発明第３実施例は、図３６に示したＡＴ
Ｍスイッチ構成に本発明を適用する例である。図３６の
ＡＴＭスイッチ構成では、既に説明したように、０系、
１系の２面の基本スイッチ４０0 および４０1 を持ち、
その前段にＡＴＭセル分解部２０、その後段にＡＴＭセ
ル合成部３０を持つ。ＡＴＭセル分解部２０とＡＴＭセ
ル合成部３０は同期しており、絶対的な時間をもつこと
と仮定する。したがって、図３５に示す要部ブロック構
成図では、基本スイッチ４０0 および４０1 、カウンタ
５０0 および５０1 を有する構成になる。動作は次の通
りである。
Ｍスイッチ構成に本発明を適用する例である。図３６の
ＡＴＭスイッチ構成では、既に説明したように、０系、
１系の２面の基本スイッチ４０0 および４０1 を持ち、
その前段にＡＴＭセル分解部２０、その後段にＡＴＭセ
ル合成部３０を持つ。ＡＴＭセル分解部２０とＡＴＭセ
ル合成部３０は同期しており、絶対的な時間をもつこと
と仮定する。したがって、図３５に示す要部ブロック構
成図では、基本スイッチ４０0 および４０1 、カウンタ
５０0 および５０1 を有する構成になる。動作は次の通
りである。
【０１１２】セルがあるＡＴＭセル分解部２０に到着す
ると、まず、タイムスタンプが付与される。さらに、宛
先ビットを付与される。分解されたショートセルのフォ
ーマットの一例は図３８に示したとおりである。分解さ
れたショートセルのフォーマットは空きセル、有効セ
ル、タイミングセルを区別するビットを持ち、複数面の
内、どの面を利用するかを区別するビットを持ち、出力
先の宛先のポート番号および入力ポート番号を記述する
ビットを持ち、分解されたショートセルが同時に複数の
基本スイッチへ送出される時間を書込むタイムスタンプ
を記述するビットを持ち、複数の基本スイッチの場合に
は、セルのペイロードを複数個割った分を記述するビッ
トを持つ。図３８の場合には、２面の基本スイッチ４０
0 および４０1 なので、セルのペイロードの半分を持つ
ことになる。
ると、まず、タイムスタンプが付与される。さらに、宛
先ビットを付与される。分解されたショートセルのフォ
ーマットの一例は図３８に示したとおりである。分解さ
れたショートセルのフォーマットは空きセル、有効セ
ル、タイミングセルを区別するビットを持ち、複数面の
内、どの面を利用するかを区別するビットを持ち、出力
先の宛先のポート番号および入力ポート番号を記述する
ビットを持ち、分解されたショートセルが同時に複数の
基本スイッチへ送出される時間を書込むタイムスタンプ
を記述するビットを持ち、複数の基本スイッチの場合に
は、セルのペイロードを複数個割った分を記述するビッ
トを持つ。図３８の場合には、２面の基本スイッチ４０
0 および４０1 なので、セルのペイロードの半分を持つ
ことになる。
【０１１３】次に、分解されたショートセルは同時に０
系、１系の基本スイッチ４０0 および４０1 に送信され
る。この基本スイッチ４０0 および４０1 はノンブロッ
クスイッチであり、この分解されたセルの動作は０系と
１系で全く同じ動作を行うが、ＡＴＭセル合成部３０に
セルが到着の際に到着時間が変動することが十分考えら
れる。このセル到着時間の変動揺らぎを押さえるために
図４１および図４２に示すアルゴリズムを用いる。以
下、図４２に示すフローチャートを参照してアルゴリズ
ムを説明する。
系、１系の基本スイッチ４０0 および４０1 に送信され
る。この基本スイッチ４０0 および４０1 はノンブロッ
クスイッチであり、この分解されたセルの動作は０系と
１系で全く同じ動作を行うが、ＡＴＭセル合成部３０に
セルが到着の際に到着時間が変動することが十分考えら
れる。このセル到着時間の変動揺らぎを押さえるために
図４１および図４２に示すアルゴリズムを用いる。以
下、図４２に示すフローチャートを参照してアルゴリズ
ムを説明する。
【０１１４】まず、図３５に示すカウンタ５０0 および
５０1 に、分解されたショートセルが到着した場合に
は、そのショートセルが０系から到着した場合はカウン
タ１０の計数値ＣＴＬ０を加算する。つまりＣＴＬ０＝
１である（初期値はＣＴＬ＝０）。また、ショートセル
が１系から到着した場合にはカウンタ１１の計数値ＣＴ
Ｌ１を加算する。つまりＣＴＬ１＝１である（初期値は
ＣＴＬ１＝０）（Ｓ１）。
５０1 に、分解されたショートセルが到着した場合に
は、そのショートセルが０系から到着した場合はカウン
タ１０の計数値ＣＴＬ０を加算する。つまりＣＴＬ０＝
１である（初期値はＣＴＬ＝０）。また、ショートセル
が１系から到着した場合にはカウンタ１１の計数値ＣＴ
Ｌ１を加算する。つまりＣＴＬ１＝１である（初期値は
ＣＴＬ１＝０）（Ｓ１）。
【０１１５】カウンタ５０0 および５０1 の計数値ＣＴ
ＬＯおよびＣＴＬ１が同じ値になったとき（ＣＴＬＯ＝
ＣＴＬ１）（Ｓ２）、それぞれの分解されたショートセ
ルのソースビットを比較する（Ｓ３）。それぞれ分解さ
れたショートセルのソースビットが同じとき、それぞれ
の分解されたショートセルは元々同じセルであるとわか
り（Ｓ４）、これら分解されたショートセルを元のセル
に合成する（Ｓ５）。
ＬＯおよびＣＴＬ１が同じ値になったとき（ＣＴＬＯ＝
ＣＴＬ１）（Ｓ２）、それぞれの分解されたショートセ
ルのソースビットを比較する（Ｓ３）。それぞれ分解さ
れたショートセルのソースビットが同じとき、それぞれ
の分解されたショートセルは元々同じセルであるとわか
り（Ｓ４）、これら分解されたショートセルを元のセル
に合成する（Ｓ５）。
【０１１６】また、計数値が同じ場合で（ＣＴＬ０＝Ｃ
ＴＬ１）、それぞれの分解されたショートセルのソース
ビットを比較したときそれぞれ分解されたセルのソース
ビットが同じではないときには、分解されたショートセ
ルを０系、１系それぞれタイムスタンプを元にソート機
能で並び替える（Ｓ６、Ｓ７）。その後、再び、それぞ
れの分解されたショートセルのソースビットを比較す
る。その比較結果が同じときはセルを合成し、違う場合
は再びショートセルを読込む。
ＴＬ１）、それぞれの分解されたショートセルのソース
ビットを比較したときそれぞれ分解されたセルのソース
ビットが同じではないときには、分解されたショートセ
ルを０系、１系それぞれタイムスタンプを元にソート機
能で並び替える（Ｓ６、Ｓ７）。その後、再び、それぞ
れの分解されたショートセルのソースビットを比較す
る。その比較結果が同じときはセルを合成し、違う場合
は再びショートセルを読込む。
【０１１７】ここで、ソート機能を複数回使用した場合
においても、セル合成ができないときには、それらのシ
ョートセルは異常セルと判定する（Ｓ８）。ここで、こ
の一連の動作を行うことで、分解されたショートセルの
到着時間の違いを吸収でき、連続して到着してくるショ
ートセルの到着時間変動を吸収することにより、分解さ
れたショートセルが合成され、ＡＴＭスイッチから出て
いくセルはジッタが全くないようにできる。
においても、セル合成ができないときには、それらのシ
ョートセルは異常セルと判定する（Ｓ８）。ここで、こ
の一連の動作を行うことで、分解されたショートセルの
到着時間の違いを吸収でき、連続して到着してくるショ
ートセルの到着時間変動を吸収することにより、分解さ
れたショートセルが合成され、ＡＴＭスイッチから出て
いくセルはジッタが全くないようにできる。
【０１１８】また、カウンタ５０0 および５０1 の計数
値ＣＴＬ０およびＣＴＬ１が同じ値にならないとき（Ｃ
ＴＬ０≠ＣＴＬ１）（Ｓ２）、計数値ＣＴＬ０と計数値
ＣＴＬ１との差分の絶対値を閾値と比較し（Ｓ９）、こ
の差分の絶対値が閾値を越えたときは、計数値ＣＴＬ０
と計数値ＣＴＬ１とを比較して計数値が大きい方のカウ
ンタ５０0 および５０1 を停止させる（Ｓ１０）。停止
させたカウンタ５０0および５０1 の系から新たに到着
したセルは待ちセルとしてセルを待機させる。また、そ
れ以外の系から新たに到着したセルは該当するカウンタ
５０0 および５０1 により計数する（Ｓ１１）。このと
き、ステップＳ１では、未だカウントされていない待ち
セルがある場合には、まず、待ちセルから計数を始め
る。このようにして、セル到着がずれた場合には、これ
を補正することができる。
値ＣＴＬ０およびＣＴＬ１が同じ値にならないとき（Ｃ
ＴＬ０≠ＣＴＬ１）（Ｓ２）、計数値ＣＴＬ０と計数値
ＣＴＬ１との差分の絶対値を閾値と比較し（Ｓ９）、こ
の差分の絶対値が閾値を越えたときは、計数値ＣＴＬ０
と計数値ＣＴＬ１とを比較して計数値が大きい方のカウ
ンタ５０0 および５０1 を停止させる（Ｓ１０）。停止
させたカウンタ５０0および５０1 の系から新たに到着
したセルは待ちセルとしてセルを待機させる。また、そ
れ以外の系から新たに到着したセルは該当するカウンタ
５０0 および５０1 により計数する（Ｓ１１）。このと
き、ステップＳ１では、未だカウントされていない待ち
セルがある場合には、まず、待ちセルから計数を始め
る。このようにして、セル到着がずれた場合には、これ
を補正することができる。
【０１１９】次に本発明第３実施例の変形例を図４３を
参照して説明する。図４３はその動作を示すフローチャ
ートである。この場合には、図３７に示したように、０
系、１系、・‥、Ｎ−１（Ｎ：自然数）系のＮ面の基本
スイッチ４０0 〜４０N-1 を持ち、その前段にＡＴＭセ
ル分解部２０、その後段にＡＴＭセル合成部３０を持
つ。ＡＴＭセル分解部２０とＡＴＭセル合成部３０は同
期しており、絶対的な時間をもつことと仮定する。各基
本スイッチ４０0 〜４０N-1 にはショートセル到着遅延
のジッタがある。
参照して説明する。図４３はその動作を示すフローチャ
ートである。この場合には、図３７に示したように、０
系、１系、・‥、Ｎ−１（Ｎ：自然数）系のＮ面の基本
スイッチ４０0 〜４０N-1 を持ち、その前段にＡＴＭセ
ル分解部２０、その後段にＡＴＭセル合成部３０を持
つ。ＡＴＭセル分解部２０とＡＴＭセル合成部３０は同
期しており、絶対的な時間をもつことと仮定する。各基
本スイッチ４０0 〜４０N-1 にはショートセル到着遅延
のジッタがある。
【０１２０】本実施例で用いるアルゴリズムは、図４３
に示すとおりである。本発明第３実施例で説明したアル
ゴリズムとの相違は、基本スイッチの面数が異なるだけ
である。このことから、複数面の基本スイッチ４０0 〜
４０N-1 を持つようなときでも、分解されたセルの到着
時間の違いを吸収でき、かつ、連続して到着してくるセ
ルの到着時間変動も吸収しつつ分解されたショートセル
が合成され、ＡＴＭスイッチから出ていくセルはジッタ
が全くないようにできる。
に示すとおりである。本発明第３実施例で説明したアル
ゴリズムとの相違は、基本スイッチの面数が異なるだけ
である。このことから、複数面の基本スイッチ４０0 〜
４０N-1 を持つようなときでも、分解されたセルの到着
時間の違いを吸収でき、かつ、連続して到着してくるセ
ルの到着時間変動も吸収しつつ分解されたショートセル
が合成され、ＡＴＭスイッチから出ていくセルはジッタ
が全くないようにできる。
【０１２１】図３９に示した３段スイッチを基本スイッ
チとして用いることもできる。既に説明したとおり、Ａ
ＴＭセル分解部２０により分解されたショートセルは分
配網を通過する。分配網ではルーティング網に入力され
るショートセルを各ポート別に等確率にするため、ショ
ートセルをランダムに分配する。そのため、同一なＶＰ
Ｉ、ＶＣＩのショートセルであっても別のルートを経由
することになる。次に、分解されたショートセルはルー
ティング網を通過する。ルーティング網に入力されるト
ラヒックは分配網でランダムに分配されるので、ルーテ
ィング網内では重度の輻輳は生じない。しかし、軽度の
輻輳は生じるので、別ルートを経由し同一ＶＰＩ、ＶＣ
Ｉのショートセルは異なる遅延を受けることになる。そ
のため、ルーティング網ではショートセルの順序逆転が
発生することがあり、また、ショートセル到着の際に到
着時間が変動することが十分考えられる。その場合にも
本発明第３実施例と同様の方式でジッタを吸収すること
ができる。このとき、ソースビットとルーティングビッ
トの２種類のビットを用いることができる。この場合の
ショートセルのフォーマットは図４０に示したとおりで
ある。
チとして用いることもできる。既に説明したとおり、Ａ
ＴＭセル分解部２０により分解されたショートセルは分
配網を通過する。分配網ではルーティング網に入力され
るショートセルを各ポート別に等確率にするため、ショ
ートセルをランダムに分配する。そのため、同一なＶＰ
Ｉ、ＶＣＩのショートセルであっても別のルートを経由
することになる。次に、分解されたショートセルはルー
ティング網を通過する。ルーティング網に入力されるト
ラヒックは分配網でランダムに分配されるので、ルーテ
ィング網内では重度の輻輳は生じない。しかし、軽度の
輻輳は生じるので、別ルートを経由し同一ＶＰＩ、ＶＣ
Ｉのショートセルは異なる遅延を受けることになる。そ
のため、ルーティング網ではショートセルの順序逆転が
発生することがあり、また、ショートセル到着の際に到
着時間が変動することが十分考えられる。その場合にも
本発明第３実施例と同様の方式でジッタを吸収すること
ができる。このとき、ソースビットとルーティングビッ
トの２種類のビットを用いることができる。この場合の
ショートセルのフォーマットは図４０に示したとおりで
ある。
【０１２２】本発明第３実施例は図４４ないし図４７に
示す構成とすることも可能である。図４５は本実施例の
動作を示すフローチャートである。図４６はショートセ
ル変動許容を説明するための図である。図４７はショー
トセル変動許容を詳細に説明するための図である。本発
明第四実施例では、タイミングセルを用いてショートセ
ル到着時間の変動揺らぎを抑える。ここでは、図３６に
示したように、２面の基本スイッチ４０0 および４０1
を備える構成について説明する。
示す構成とすることも可能である。図４５は本実施例の
動作を示すフローチャートである。図４６はショートセ
ル変動許容を説明するための図である。図４７はショー
トセル変動許容を詳細に説明するための図である。本発
明第四実施例では、タイミングセルを用いてショートセ
ル到着時間の変動揺らぎを抑える。ここでは、図３６に
示したように、２面の基本スイッチ４０0 および４０1
を備える構成について説明する。
【０１２３】まず、このアルゴリズムを図４５および図
４７に示す。また、ショートセル変動許容のメカニズム
を図４６に示す。図４５に示すように、タイミングセル
を送出し（Ｓ２１）、タイミングセルが到着した時間を
元に各ショートセルの推定到着時刻（ＴＡ）を求める。
０系、１系の基本スイッチ４０0 および４０1 の各出力
ポートに同時にタイミングセルを転送する。このタイミ
ングセルがＡＴＭセル分解部２０に到着する時間をそれ
ぞれ、Ｔ０、Ｔ１とする。これらのタイミングセルの経
路は同じルーティングビットを持っているので、全く同
じ経路を通過し、かつ同じ時間で到着するはずである。
万が一、Ｔ０とＴ１が等しくない場合には再度タイミン
グセルを転送する。Ｔ０とＴ１が等しい場合には、ショ
ートセル推定到着時間ＴＡＴ＝Ｔ０＝Ｔ１（初期値）と
する。最小ショートセル到着時間間隔ＴはＡＴＭ回線の
速度から決定することができる。
４７に示す。また、ショートセル変動許容のメカニズム
を図４６に示す。図４５に示すように、タイミングセル
を送出し（Ｓ２１）、タイミングセルが到着した時間を
元に各ショートセルの推定到着時刻（ＴＡ）を求める。
０系、１系の基本スイッチ４０0 および４０1 の各出力
ポートに同時にタイミングセルを転送する。このタイミ
ングセルがＡＴＭセル分解部２０に到着する時間をそれ
ぞれ、Ｔ０、Ｔ１とする。これらのタイミングセルの経
路は同じルーティングビットを持っているので、全く同
じ経路を通過し、かつ同じ時間で到着するはずである。
万が一、Ｔ０とＴ１が等しくない場合には再度タイミン
グセルを転送する。Ｔ０とＴ１が等しい場合には、ショ
ートセル推定到着時間ＴＡＴ＝Ｔ０＝Ｔ１（初期値）と
する。最小ショートセル到着時間間隔ＴはＡＴＭ回線の
速度から決定することができる。
【０１２４】次に、０系および１系の基本スイッチ４０
0 および４０1 から出力され、ＡＴＭセル合成部３０に
到着した分解されたショートセルの到着時刻Ｔ０、Ｔ１
を観測する（Ｓ２２、Ｓ２３）。ここで、Ｔ０およびＴ
１はショートセル推定到着時間ＴＡＴと等しいとき（Ｓ
２４）、０系、１系のソースビットを比較する（Ｓ２
５）。同じ場合にはＴＡＴ＝Ｔ０またはＴＡＴ＝Ｔ１と
してショートセルを送出する（Ｓ２６）。
0 および４０1 から出力され、ＡＴＭセル合成部３０に
到着した分解されたショートセルの到着時刻Ｔ０、Ｔ１
を観測する（Ｓ２２、Ｓ２３）。ここで、Ｔ０およびＴ
１はショートセル推定到着時間ＴＡＴと等しいとき（Ｓ
２４）、０系、１系のソースビットを比較する（Ｓ２
５）。同じ場合にはＴＡＴ＝Ｔ０またはＴＡＴ＝Ｔ１と
してショートセルを送出する（Ｓ２６）。
【０１２５】また、ＴＡＴ＜Ｔ０またはＴＡＴ＜Ｔ１の
とき（Ｓ２７）、つまり分解されたショートセルのどち
らか一方もしくは両方が、ショートセル到着推定時刻よ
り遅い場合でかつ、０系、１系の分解されたショートセ
ルのソースビットが同じとき（Ｓ２８）、新たな基準時
刻として、ショートセルの到着時間を計算しなおす（Ｓ
２９）。ここでは、ＴＡＴ＝ｍａｘ（Ｔ０、Ｔ１）＋Ｔ
とする。すなわち、分解されたショートセルの到着時間
の遅い方にあわせて基準時間を設定する。
とき（Ｓ２７）、つまり分解されたショートセルのどち
らか一方もしくは両方が、ショートセル到着推定時刻よ
り遅い場合でかつ、０系、１系の分解されたショートセ
ルのソースビットが同じとき（Ｓ２８）、新たな基準時
刻として、ショートセルの到着時間を計算しなおす（Ｓ
２９）。ここでは、ＴＡＴ＝ｍａｘ（Ｔ０、Ｔ１）＋Ｔ
とする。すなわち、分解されたショートセルの到着時間
の遅い方にあわせて基準時間を設定する。
【０１２６】また、実際のショートセル到着がショート
セル到着推定時刻より、ショートセル変動許容時間τを
越えて早いとき（Ｓ３１、Ｓ３２）、異常ショートセル
と判定する（Ｓ３３）。また、実際のショートセル到着
がショートセル変動許容時間内でショートセル到着推定
時間より早いとき、かつ、０系、１系の分解されたショ
ートセルのルーティングビットが同じとき（Ｓ３４）、
ＴＡＴ（ｔ＝ｉ＋１）＝ＴＡＴ（ｔ＝ｉ）＋Ｔ（ｔは時
間を表し、ｉは任意）とする（Ｓ３５）。
セル到着推定時刻より、ショートセル変動許容時間τを
越えて早いとき（Ｓ３１、Ｓ３２）、異常ショートセル
と判定する（Ｓ３３）。また、実際のショートセル到着
がショートセル変動許容時間内でショートセル到着推定
時間より早いとき、かつ、０系、１系の分解されたショ
ートセルのルーティングビットが同じとき（Ｓ３４）、
ＴＡＴ（ｔ＝ｉ＋１）＝ＴＡＴ（ｔ＝ｉ）＋Ｔ（ｔは時
間を表し、ｉは任意）とする（Ｓ３５）。
【０１２７】正常ショートセルと判定した後（Ｓ３０、
Ｓ３６）、再度、ショートセル到着を観測し（Ｓ２２、
Ｓ２３）、これまで説明した手順を繰り返すことで、分
解されたショートセルの到着時間の違いを吸収でき、連
続して到着してくるショートセルの到着時間変動を吸収
することにより、分解されたショートセルが合成され、
ＡＴＭスイッチから出ていくセルはジッタが全くないよ
うにできる。また、周期的にタイミングセルを送出し、
ショートセル推定到着時間（初期値）を周期的に与える
ことで、絶対時間の信頼度が高まる効果がある。
Ｓ３６）、再度、ショートセル到着を観測し（Ｓ２２、
Ｓ２３）、これまで説明した手順を繰り返すことで、分
解されたショートセルの到着時間の違いを吸収でき、連
続して到着してくるショートセルの到着時間変動を吸収
することにより、分解されたショートセルが合成され、
ＡＴＭスイッチから出ていくセルはジッタが全くないよ
うにできる。また、周期的にタイミングセルを送出し、
ショートセル推定到着時間（初期値）を周期的に与える
ことで、絶対時間の信頼度が高まる効果がある。
【０１２８】図４６に、ショートセル変動許容のメカニ
ズムを示す。τを補償可能なショートセル揺らぎ時間と
して推定ショートセル到着時間ＴＡＴ±τの範囲内に到
着したショートセル同士を互いに合成すべきショートセ
ル候補とする。図４７に、図４５に示すフローチャート
の各ステップＳ２４、Ｓ２７、Ｓ３１、Ｓ３２における
最小ショートセル到着時間Ｔ、補償可能なショートセル
揺らぎ時間τ、推定ショートセル到着時間ＴＡＴの関係
を示す。
ズムを示す。τを補償可能なショートセル揺らぎ時間と
して推定ショートセル到着時間ＴＡＴ±τの範囲内に到
着したショートセル同士を互いに合成すべきショートセ
ル候補とする。図４７に、図４５に示すフローチャート
の各ステップＳ２４、Ｓ２７、Ｓ３１、Ｓ３２における
最小ショートセル到着時間Ｔ、補償可能なショートセル
揺らぎ時間τ、推定ショートセル到着時間ＴＡＴの関係
を示す。
【０１２９】以上説明したように、本発明第３実施例に
よれば、セルを複数のショートセルに分割して転送する
方式における各基本スイッチの遅延ジッタの影響を排除
することができる。また、遅延を増大させることなく各
基本スイッチの遅延ジッタの影響を排除することができ
る。次に、これまでに説明していない階層化セル順序保
証網について第４の実施例として説明する。
よれば、セルを複数のショートセルに分割して転送する
方式における各基本スイッチの遅延ジッタの影響を排除
することができる。また、遅延を増大させることなく各
基本スイッチの遅延ジッタの影響を排除することができ
る。次に、これまでに説明していない階層化セル順序保
証網について第４の実施例として説明する。
【０１３０】図４８に示すように、第４の実施例におけ
る単位スイッチは出力バッファ型スイッチを基本として
おり、各出力バッファ部には入力ポート別の出力バッフ
ァが論理的に配置されている。物理的には共通バッファ
を使用しても良く制限はない。この入力別の出力バッフ
ァ前段にはアドレスフィルタＡＦが搭載されていて出力
ポートとセル宛先が一致した場合のみセルをバッファに
格納する。さらにＮ個の入力ポート別の出力バッファの
後段にはタイムソータ部ＴＳが接続されていて、このタ
イムソータ部が各々の出力バッファ部の先頭セルよりタ
イムスタンプ情報を抽出して後述するセル順序保証アル
ゴリズムによってセルの順序保証を行いながらスイッチ
ングを行う。
る単位スイッチは出力バッファ型スイッチを基本として
おり、各出力バッファ部には入力ポート別の出力バッフ
ァが論理的に配置されている。物理的には共通バッファ
を使用しても良く制限はない。この入力別の出力バッフ
ァ前段にはアドレスフィルタＡＦが搭載されていて出力
ポートとセル宛先が一致した場合のみセルをバッファに
格納する。さらにＮ個の入力ポート別の出力バッファの
後段にはタイムソータ部ＴＳが接続されていて、このタ
イムソータ部が各々の出力バッファ部の先頭セルよりタ
イムスタンプ情報を抽出して後述するセル順序保証アル
ゴリズムによってセルの順序保証を行いながらスイッチ
ングを行う。
【０１３１】図４９、５０、５１は第４の実施例におけ
る単位スイッチの動作を説明するための図である。図４
９に示すように、スイッチに有効セル（ダミーセルでな
い、ユーザ情報を載せたセル）が到着すると、有効セル
はすべての出力ポートに対してマルチキャストされる。
マルチキャストされたセルは各々の出力ポートに備えら
れたアドレスフィルタに取り込まれて、セルの宛先が出
力ポートと一致するときには有効セルとして格納され
る。一致しない場合にはタイムスタンプ情報のみが抽出
されてダミーセルとして格納される。この操作により有
効セルより入力ポートのサービス対象時刻をすべての出
力ポートに伝達できる。
る単位スイッチの動作を説明するための図である。図４
９に示すように、スイッチに有効セル（ダミーセルでな
い、ユーザ情報を載せたセル）が到着すると、有効セル
はすべての出力ポートに対してマルチキャストされる。
マルチキャストされたセルは各々の出力ポートに備えら
れたアドレスフィルタに取り込まれて、セルの宛先が出
力ポートと一致するときには有効セルとして格納され
る。一致しない場合にはタイムスタンプ情報のみが抽出
されてダミーセルとして格納される。この操作により有
効セルより入力ポートのサービス対象時刻をすべての出
力ポートに伝達できる。
【０１３２】また、図５０に示すように、スイッチにダ
ミーセルが到着すると、ダミーセルはすべての出力ポー
トに対してマルチキャストされる。マルチキャストされ
たセルは各々の出力ポートに備えられるアドレスフィル
タに取り込まれる。アドレスフィルタはダミーセルを取
り込むとタイムスタンプ情報を保持してダミーセルとし
てバッファに格納される。この操作によりダミーセルに
より入力ポートのサービス対象時刻をすべての出力ポー
トに伝達できる。
ミーセルが到着すると、ダミーセルはすべての出力ポー
トに対してマルチキャストされる。マルチキャストされ
たセルは各々の出力ポートに備えられるアドレスフィル
タに取り込まれる。アドレスフィルタはダミーセルを取
り込むとタイムスタンプ情報を保持してダミーセルとし
てバッファに格納される。この操作によりダミーセルに
より入力ポートのサービス対象時刻をすべての出力ポー
トに伝達できる。
【０１３３】続いて、図５１に示すように、入力ポート
別の出力バッファにセルが取り込まれると各バッファ後
段に接続されたタイムスタンプソータがセル順序を保証
しながらセルを出力ポートにスイッチングする。入力ポ
ート別の出力バッファの先頭に格納されたセルよりタイ
ムスタンプとセルタイプ（有効セル、ダミーセルの区
別）を抽出してタイムスタンプソータに通知する。
別の出力バッファにセルが取り込まれると各バッファ後
段に接続されたタイムスタンプソータがセル順序を保証
しながらセルを出力ポートにスイッチングする。入力ポ
ート別の出力バッファの先頭に格納されたセルよりタイ
ムスタンプとセルタイプ（有効セル、ダミーセルの区
別）を抽出してタイムスタンプソータに通知する。
【０１３４】図５２はセル選択動作を示すフローチャー
トである。このフローチャートに基づき説明を行う。タ
イムスタンプとセルタイプの情報が通知されるとタイム
スタンプソータはタイムスタンプが一番小さいセルを検
索する（Ｓ１）。次に、タイムスタンプ最小のセル数が
１かそれ以上かを調べ（Ｓ２）、１個のときは検索され
たセルをサービス対象セルとして出力ポートヘスイッチ
ングする（Ｓ３）。最小タイムスタンプセルが２個以上
検索された場合には、その中で有効セルが何個存在する
のかが調べられる（Ｓ４）。有効セルが一つもみつから
ない場合にはダミーセルをランダムに決定する（Ｓ
５）。有効セルが複数見つかった場合には、有効セルが
格納されるバッファのうち最長のキュー長を持つバッフ
ァに格納される有効セルが選択される（Ｓ６）。以上の
アルゴリズムが各出力ポートで独立に動作することによ
り、単位スイッチ１００％セル順序保証が行われスイッ
チングが可能となる。
トである。このフローチャートに基づき説明を行う。タ
イムスタンプとセルタイプの情報が通知されるとタイム
スタンプソータはタイムスタンプが一番小さいセルを検
索する（Ｓ１）。次に、タイムスタンプ最小のセル数が
１かそれ以上かを調べ（Ｓ２）、１個のときは検索され
たセルをサービス対象セルとして出力ポートヘスイッチ
ングする（Ｓ３）。最小タイムスタンプセルが２個以上
検索された場合には、その中で有効セルが何個存在する
のかが調べられる（Ｓ４）。有効セルが一つもみつから
ない場合にはダミーセルをランダムに決定する（Ｓ
５）。有効セルが複数見つかった場合には、有効セルが
格納されるバッファのうち最長のキュー長を持つバッフ
ァに格納される有効セルが選択される（Ｓ６）。以上の
アルゴリズムが各出力ポートで独立に動作することによ
り、単位スイッチ１００％セル順序保証が行われスイッ
チングが可能となる。
【０１３５】これまで、主にスイッチ内のセル順序を保
証するための構成について説明してきた。スイッチをノ
ンブロック化するためはスイッチ内でセル分配すること
が必要であることは従来の技術で説明した。第２の実施
例でもセルをサイクリックに分配する例について説明し
たが、以下、セル分配についてより優れた特性をもつ方
法について第５の実施例として説明する。
証するための構成について説明してきた。スイッチをノ
ンブロック化するためはスイッチ内でセル分配すること
が必要であることは従来の技術で説明した。第２の実施
例でもセルをサイクリックに分配する例について説明し
たが、以下、セル分配についてより優れた特性をもつ方
法について第５の実施例として説明する。
【０１３６】図５３は本発明におけるスイッチ内のセル
分配の概念について説明するための図である。同図に示
すように、ｎ×ｎの単位スイッチをｎ個並べて、多段ス
イッチを構成する場合を例にとり説明する。スイッチ内
でブロッキングが発生しないように理想的にセルの分配
を行うためには、ｎ×ｎの入力すべてのセル宛先を考慮
したスケジューリングアルゴリズムが必要となる。しか
しながらｎ×ｎの入力回線すべてについてセルの宛先を
考慮したスケジューリングを行うことは大規模スイッチ
においてスケーラビリティ上問題がある。従って、本発
明第５実施例では、セル分配アルゴリズムをｎ個の入力
スイッチに分散的に搭載することを提案している。この
ような分散配置を行うことによって、ｎ×ｎの単位スイ
ッチ内に閉じたセル分配が実行できるのでスイッチのス
ケーラビリティを確保でき、大規模スイッチが実現でき
る。
分配の概念について説明するための図である。同図に示
すように、ｎ×ｎの単位スイッチをｎ個並べて、多段ス
イッチを構成する場合を例にとり説明する。スイッチ内
でブロッキングが発生しないように理想的にセルの分配
を行うためには、ｎ×ｎの入力すべてのセル宛先を考慮
したスケジューリングアルゴリズムが必要となる。しか
しながらｎ×ｎの入力回線すべてについてセルの宛先を
考慮したスケジューリングを行うことは大規模スイッチ
においてスケーラビリティ上問題がある。従って、本発
明第５実施例では、セル分配アルゴリズムをｎ個の入力
スイッチに分散的に搭載することを提案している。この
ような分散配置を行うことによって、ｎ×ｎの単位スイ
ッチ内に閉じたセル分配が実行できるのでスイッチのス
ケーラビリティを確保でき、大規模スイッチが実現でき
る。
【０１３７】次に分配アルゴリズムの動作を説明する。
図５３の例では３段目スイッチに出力負荷Ｌのトラヒッ
クが集中している。このトラヒックは１段目スイッチか
ら到着しておりスイッチ１段目の上から数えて一番目の
単位スイッチからｋ１Ｌ、ｋ２Ｌ、……ｋｎＬとｋ１：
ｋ２：…：ｋｎの割合で分配されている（ｋ１＋ｋ２＋
…＋ｋｎ＝１）。このとき各１段目単位スイッチに搭載
された分配アルゴリズムは各スイッチに入力されてセル
の宛先を分散的に考慮して、スイッチ内（ｎの２段目ス
イッチ）で当該スイッチに到達するトラヒツクが１／ｎ
で分配されるようにセル毎にスイッチ内ルートをｎ個の
候補の中から選択する。なお、ｎはスイッチ２段目のス
イッチ数であり、同一の出力スイッチに到達するのにｎ
個の異なる２段目スイッチを中継することができる。
図５３の例では３段目スイッチに出力負荷Ｌのトラヒッ
クが集中している。このトラヒックは１段目スイッチか
ら到着しておりスイッチ１段目の上から数えて一番目の
単位スイッチからｋ１Ｌ、ｋ２Ｌ、……ｋｎＬとｋ１：
ｋ２：…：ｋｎの割合で分配されている（ｋ１＋ｋ２＋
…＋ｋｎ＝１）。このとき各１段目単位スイッチに搭載
された分配アルゴリズムは各スイッチに入力されてセル
の宛先を分散的に考慮して、スイッチ内（ｎの２段目ス
イッチ）で当該スイッチに到達するトラヒツクが１／ｎ
で分配されるようにセル毎にスイッチ内ルートをｎ個の
候補の中から選択する。なお、ｎはスイッチ２段目のス
イッチ数であり、同一の出力スイッチに到達するのにｎ
個の異なる２段目スイッチを中継することができる。
【０１３８】図５４に示すように、このようなルート選
択を行うことによって、スイッチ２段目に到達する負荷
の合計は （ｋ１Ｌ＋ｋ２Ｌ＋…＋ＫｎＬ）／ｎ＝Ｌ／ｎ（∵ｋ１
＋ｋ２＋…＋ｋｎ＝１） となる。この結果よりわかるように、入力側の単位スイ
ッチが同一出力宛先宛てのトラヒックをセル毎に１／ｎ
分配できれば、スイッチ２段目では出力負荷を均等に１
／ｎ分割（Ｌ／ｎ）できる。
択を行うことによって、スイッチ２段目に到達する負荷
の合計は （ｋ１Ｌ＋ｋ２Ｌ＋…＋ＫｎＬ）／ｎ＝Ｌ／ｎ（∵ｋ１
＋ｋ２＋…＋ｋｎ＝１） となる。この結果よりわかるように、入力側の単位スイ
ッチが同一出力宛先宛てのトラヒックをセル毎に１／ｎ
分配できれば、スイッチ２段目では出力負荷を均等に１
／ｎ分割（Ｌ／ｎ）できる。
【０１３９】図５５に示すように、ここでＬはスイッチ
出力負荷なので最大値はｎ×１．０となる。したがって
各リンクに分配される最大分配負荷ρは１．０以下とな
る。これによってスイッチ内の任意の出力リンクヘの負
荷集中を排除可能となり、スイッチをノンブロック化で
きる。図５６は、上述したセル分配アルゴリズムをスイ
ッチ内で実現する方法を説明するための図である。ま
た、図５９はそのアルゴリズムを示すフローチャートで
あり、このフローチャートに沿って説明を行う。
出力負荷なので最大値はｎ×１．０となる。したがって
各リンクに分配される最大分配負荷ρは１．０以下とな
る。これによってスイッチ内の任意の出力リンクヘの負
荷集中を排除可能となり、スイッチをノンブロック化で
きる。図５６は、上述したセル分配アルゴリズムをスイ
ッチ内で実現する方法を説明するための図である。ま
た、図５９はそのアルゴリズムを示すフローチャートで
あり、このフローチャートに沿って説明を行う。
【０１４０】図５７に示すように、このアルゴリズム
は、一段目の単位スイッチの前に備えられたセル分配部
により実行される。図５６に示すように、スイッチにセ
ルが到着する（Ｓ１）とスイッチ内のセル分配部ではセ
ルの宛先グループを判定する（Ｓ２）。ここで宛先グル
ープはスイッチ３段目の出力スイッチを表す。従って、
グループは出力スイッチ数分管理されており、Ｎ×Ｎの
スイッチをＮ個、３段に並べた多段スイッチの場合には
Ｎ個のグループが存在する。例えば出力方路１〜Ｎのセ
ルはグループ１に、出力方路Ｎ＋１、２Ｎまでのセルは
グループ２に、以下、グループＮまでＮ個ずつにグルー
ピングされる。図５６に示す例では出力方路２のセルが
到着した場合をあらわしており。この場合グループ１に
グルーピングされる。
は、一段目の単位スイッチの前に備えられたセル分配部
により実行される。図５６に示すように、スイッチにセ
ルが到着する（Ｓ１）とスイッチ内のセル分配部ではセ
ルの宛先グループを判定する（Ｓ２）。ここで宛先グル
ープはスイッチ３段目の出力スイッチを表す。従って、
グループは出力スイッチ数分管理されており、Ｎ×Ｎの
スイッチをＮ個、３段に並べた多段スイッチの場合には
Ｎ個のグループが存在する。例えば出力方路１〜Ｎのセ
ルはグループ１に、出力方路Ｎ＋１、２Ｎまでのセルは
グループ２に、以下、グループＮまでＮ個ずつにグルー
ピングされる。図５６に示す例では出力方路２のセルが
到着した場合をあらわしており。この場合グループ１に
グルーピングされる。
【０１４１】宛先グループが判定されると、スイッチ内
でどのルートを経由してセルを転送するかを決定する。
このルート決定のために、本発明のセル分配方式では、
各入力スイッチ部に搭載されるセル分配部が分散して保
持しているセル分配履歴表を参照する（Ｓ３）。このセ
ル分配履歴表を図５８に示す。このセル分配履歴表は、
当該スイッチが、ある一定時間内（ウィンドウサイズ
内）にグループ別にどのルートを用いてセルを転送した
かを情報として保持している。この表の例では同一グル
ープ内で、Ｒ１〜Ｒｎまでの値が、そのルートを使用し
て一定時間内にセルを転送したそのセル数を表してい
る。このとき分配履歴表では△Ｆという値も保持してい
る。△ＦはＲ１〜Ｒｎ内の数字内の最大値と最小値の差
をあらわしている。この差が大きいほど、ルート間で転
送するセルの負荷が平滑化されていないことをあらわし
ているので、ルート決定時には履歴表内で△Ｆが各グル
ープ内で最小となるようにセル転送ルートを決定する
（Ｓ４）。
でどのルートを経由してセルを転送するかを決定する。
このルート決定のために、本発明のセル分配方式では、
各入力スイッチ部に搭載されるセル分配部が分散して保
持しているセル分配履歴表を参照する（Ｓ３）。このセ
ル分配履歴表を図５８に示す。このセル分配履歴表は、
当該スイッチが、ある一定時間内（ウィンドウサイズ
内）にグループ別にどのルートを用いてセルを転送した
かを情報として保持している。この表の例では同一グル
ープ内で、Ｒ１〜Ｒｎまでの値が、そのルートを使用し
て一定時間内にセルを転送したそのセル数を表してい
る。このとき分配履歴表では△Ｆという値も保持してい
る。△ＦはＲ１〜Ｒｎ内の数字内の最大値と最小値の差
をあらわしている。この差が大きいほど、ルート間で転
送するセルの負荷が平滑化されていないことをあらわし
ているので、ルート決定時には履歴表内で△Ｆが各グル
ープ内で最小となるようにセル転送ルートを決定する
（Ｓ４）。
【０１４２】次に、セルの転送ルート決定方法を具体的
に説明する。前述のように、まず、セル分配部ではＮ入
力のうち、セル到着がある入力回線のグループ宛先を判
別する。つぎに△Ｆの大きいグループよりルートを決定
していく。例えば図の例ではＧ１の△Ｆ＝２が最大値で
あるとするとＧ１の宛先セルより決定する。次に、Ｒ１
〜Ｒｎを検索して最小値を持つルートをセル転送ルート
として決定する。この図の例ではＲ２が０という最小値
を持っているので選択する。この操作を順々に繰り返し
てセル転送ルートを決定する。この過程で、同一のグル
ープ宛先が複数存在する場合には、異なるグループの宛
先がすべて決定された後で、転送ルートに選択されてい
ないルート内で最小の値を持つルートを用いてセルを転
送する。この操作によってスイッチ１段目スイッチの出
力ポートには同時到着を排除して全ての入力セルは１セ
ル時間で１段目スイッチを転送されることとする。さら
にルート決定時に複数の最小ルートを検出する場合には
検出されたルートを同確率で選択する。
に説明する。前述のように、まず、セル分配部ではＮ入
力のうち、セル到着がある入力回線のグループ宛先を判
別する。つぎに△Ｆの大きいグループよりルートを決定
していく。例えば図の例ではＧ１の△Ｆ＝２が最大値で
あるとするとＧ１の宛先セルより決定する。次に、Ｒ１
〜Ｒｎを検索して最小値を持つルートをセル転送ルート
として決定する。この図の例ではＲ２が０という最小値
を持っているので選択する。この操作を順々に繰り返し
てセル転送ルートを決定する。この過程で、同一のグル
ープ宛先が複数存在する場合には、異なるグループの宛
先がすべて決定された後で、転送ルートに選択されてい
ないルート内で最小の値を持つルートを用いてセルを転
送する。この操作によってスイッチ１段目スイッチの出
力ポートには同時到着を排除して全ての入力セルは１セ
ル時間で１段目スイッチを転送されることとする。さら
にルート決定時に複数の最小ルートを検出する場合には
検出されたルートを同確率で選択する。
【０１４３】この過程でルートが決定されるたびに履歴
表の値を１つずつ更新する（Ｓ５）。また履歴表全体の
値はスライディングウィンドウを用いて管理されていて
スイッチ内の遅延時間を考慮したウィンドウ幅でリセッ
トされながら更新される（例えば、ウィンドウ幅１０
０、ステップ幅２０とすると０〜１００の履歴、２０〜
１２０の履歴というように更新される）。
表の値を１つずつ更新する（Ｓ５）。また履歴表全体の
値はスライディングウィンドウを用いて管理されていて
スイッチ内の遅延時間を考慮したウィンドウ幅でリセッ
トされながら更新される（例えば、ウィンドウ幅１０
０、ステップ幅２０とすると０〜１００の履歴、２０〜
１２０の履歴というように更新される）。
【０１４４】以上、全体の動作をまとめると次のように
なる。スイッチにセルが到着すると、セル分配部ではセ
ルの宛先から宛先グループを検索する。次にセル分配履
歴表を参照して、先に述べたアルゴリズムによりスイッ
チ内ルーティング経路を決定し、セル分配履歴表を更新
する。この操作を繰り返し行うことによりスイッチをノ
ンブロック化できる。
なる。スイッチにセルが到着すると、セル分配部ではセ
ルの宛先から宛先グループを検索する。次にセル分配履
歴表を参照して、先に述べたアルゴリズムによりスイッ
チ内ルーティング経路を決定し、セル分配履歴表を更新
する。この操作を繰り返し行うことによりスイッチをノ
ンブロック化できる。
【０１４５】この方式は、前述したセルをサイクリック
に分配する方法よりも優れており、図６０にそれを示
す。図６０はダイナミックにセル分配を行う第５の実施
例の方法を用いた場合のシミュレーション結果を示す。
横軸にシミュレーション時間を、縦軸に各単位スイッチ
の任意の出力ポートに分配される分配負荷を示す。到着
セルのスイッチ内転送ルートを周期的に振り分けるサイ
クリックセル転送方式と提案のダイナミックセル転送方
式を比較した。入力トラヒックをＴ＝５００００セル時
間まではランダムに宛先分布をもつトラヒックを入力し
て、Ｔ＝５００００セル時間以降は一定の宛先周期分布
をもつトラヒックを入力した。サイクリックセル転送方
式では入力トラヒックの宛先分布とルート転送振り分け
周期に強い相関があると、分配される宛先分布が平滑化
されず、一定の出力ポートに負荷集中が発生しブロッキ
ングを引き起こすが、ダイナミックセル分配では到着セ
ルのトラヒックパタンに左右されることなしに、ノンブ
ロック化が実現できる。
に分配する方法よりも優れており、図６０にそれを示
す。図６０はダイナミックにセル分配を行う第５の実施
例の方法を用いた場合のシミュレーション結果を示す。
横軸にシミュレーション時間を、縦軸に各単位スイッチ
の任意の出力ポートに分配される分配負荷を示す。到着
セルのスイッチ内転送ルートを周期的に振り分けるサイ
クリックセル転送方式と提案のダイナミックセル転送方
式を比較した。入力トラヒックをＴ＝５００００セル時
間まではランダムに宛先分布をもつトラヒックを入力し
て、Ｔ＝５００００セル時間以降は一定の宛先周期分布
をもつトラヒックを入力した。サイクリックセル転送方
式では入力トラヒックの宛先分布とルート転送振り分け
周期に強い相関があると、分配される宛先分布が平滑化
されず、一定の出力ポートに負荷集中が発生しブロッキ
ングを引き起こすが、ダイナミックセル分配では到着セ
ルのトラヒックパタンに左右されることなしに、ノンブ
ロック化が実現できる。
【０１４６】ここで述べたセル分配法と、これまでに説
明した階層化セル順序保証網を組み合わせることでスイ
ッチング特性に優れるノンブロックなマルチステージセ
ルスイッチを実現できる。図６１は、第４の実施例のセ
ル順序保証網（一括型セル順序保証網）による単位スイ
ッチと、上記のセル分配部を備えたスイッチ例を示して
いる。スイッチはタイムスタンプコントローラ７０0 〜
７０N-1 、セル分配部７２0 〜７２N-1 、第４の実施例
によるセル順序保証網搭載基本スイッチ７４0 〜７４
3(N-1)から構成される。
明した階層化セル順序保証網を組み合わせることでスイ
ッチング特性に優れるノンブロックなマルチステージセ
ルスイッチを実現できる。図６１は、第４の実施例のセ
ル順序保証網（一括型セル順序保証網）による単位スイ
ッチと、上記のセル分配部を備えたスイッチ例を示して
いる。スイッチはタイムスタンプコントローラ７０0 〜
７０N-1 、セル分配部７２0 〜７２N-1 、第４の実施例
によるセル順序保証網搭載基本スイッチ７４0 〜７４
3(N-1)から構成される。
【０１４７】タイムスタンプコントローラ７０0 〜７０
N-1 はセルにスイッチ到着時刻を付与し、セル到着が無
い場合にはダミーセルを生成する。セル分配部７２0 〜
７２ N-1 は第５実施例で説明したダイナミックセル分配
アルゴリズムによりセル毎ににスイッチ内転送ルートを
決定する。基本スイッチ７４0 〜７４3(N-1)はスイッチ
出力部で各入力からの到達セルのセル順序を一括して保
証する。次にこのスイッチの動作をより詳細に説明す
る。
N-1 はセルにスイッチ到着時刻を付与し、セル到着が無
い場合にはダミーセルを生成する。セル分配部７２0 〜
７２ N-1 は第５実施例で説明したダイナミックセル分配
アルゴリズムによりセル毎ににスイッチ内転送ルートを
決定する。基本スイッチ７４0 〜７４3(N-1)はスイッチ
出力部で各入力からの到達セルのセル順序を一括して保
証する。次にこのスイッチの動作をより詳細に説明す
る。
【０１４８】スイッチにセルが到着するとタイムスタン
プコントローラ７０0 〜７０N-1 が到着時刻をセルのオ
ーバヘッドに格納する。セル到着が無い場合には現時刻
をセルオーバヘッドに格納したダミーセルを発生する。
セル到着時刻を格納するために各タイムスタンプコント
ローラ７０0 〜７０N-1 は全同期していて、１セル時間
を単位としてタイムスタンプを更新する。
プコントローラ７０0 〜７０N-1 が到着時刻をセルのオ
ーバヘッドに格納する。セル到着が無い場合には現時刻
をセルオーバヘッドに格納したダミーセルを発生する。
セル到着時刻を格納するために各タイムスタンプコント
ローラ７０0 〜７０N-1 は全同期していて、１セル時間
を単位としてタイムスタンプを更新する。
【０１４９】この例では、スイッチは３段スイッチ、各
単位スイッチは出力バッファ型、出力バッファ部には入
力ポート毎に出力バッファを備えている。前述したよう
に出力バッファはタイムスタンプソータ（ＴＳ）に接続
され、ＴＳは出力バッファの先頭セルのタイムスタンプ
情報を比較して出力セルを選択する。このスイッチにお
ける単位スイッチの動作は第４の実施例で説明した通り
である。
単位スイッチは出力バッファ型、出力バッファ部には入
力ポート毎に出力バッファを備えている。前述したよう
に出力バッファはタイムスタンプソータ（ＴＳ）に接続
され、ＴＳは出力バッファの先頭セルのタイムスタンプ
情報を比較して出力セルを選択する。このスイッチにお
ける単位スイッチの動作は第４の実施例で説明した通り
である。
【０１５０】図６２は図６１に示すスイッチにおける単
位スイッチのハードウェア構成例を示す図である。同図
に示すように、本スイッチは入力インタフェース７６0
〜７６N-1 、ＭＵＸ７８、中央メモリ８０、ＤＭＵＸ８
２、出力インタフェース８４ 0 〜８４N-1 、メモリ書き
込み管理部８６、メモリ読み出し管理部８８、スイッチ
／セル順序制御部９０、ルート制御部９２、タイムスタ
ンプ制御部９４から構成される。
位スイッチのハードウェア構成例を示す図である。同図
に示すように、本スイッチは入力インタフェース７６0
〜７６N-1 、ＭＵＸ７８、中央メモリ８０、ＤＭＵＸ８
２、出力インタフェース８４ 0 〜８４N-1 、メモリ書き
込み管理部８６、メモリ読み出し管理部８８、スイッチ
／セル順序制御部９０、ルート制御部９２、タイムスタ
ンプ制御部９４から構成される。
【０１５１】入力インタフェース７６0 〜７６N-1 は入
力セルの位相調整を行い、また、ルーティングビット及
びタイムスタンプの抽出を行う。ＭＵＸ７８はセルの多
重を行い、中央メモリ８０にセルが書き込まれて、読み
出される。書き込み読み出しの制御はメモリ書き込み管
理部８６、メモリ読み出し管理部８８により行われる。
読み出されたデータはＤＭＵＸ８２で多重分離され、出
力インタフェース８４ 0 〜８４N-1 にて位相調整、、ル
ーティングビット及びタイムスタンプ挿入がなされて出
力される。
力セルの位相調整を行い、また、ルーティングビット及
びタイムスタンプの抽出を行う。ＭＵＸ７８はセルの多
重を行い、中央メモリ８０にセルが書き込まれて、読み
出される。書き込み読み出しの制御はメモリ書き込み管
理部８６、メモリ読み出し管理部８８により行われる。
読み出されたデータはＤＭＵＸ８２で多重分離され、出
力インタフェース８４ 0 〜８４N-1 にて位相調整、、ル
ーティングビット及びタイムスタンプ挿入がなされて出
力される。
【０１５２】スイッチ／セル順序制御部９０はタイムス
タンプ情報に基いた階層型セル順序保証を行い、ルート
制御部９２は前述したセル分配アルゴリズムに基づき処
理を行う。また、タイムスタンプ制御部９４は、スイッ
チ１段目に配置された場合、各セルにタイムスタンプを
付与し、送出セルがない場合にはタイムスタンプを付与
したダミーセルを送出するよう制御を行う。
タンプ情報に基いた階層型セル順序保証を行い、ルート
制御部９２は前述したセル分配アルゴリズムに基づき処
理を行う。また、タイムスタンプ制御部９４は、スイッ
チ１段目に配置された場合、各セルにタイムスタンプを
付与し、送出セルがない場合にはタイムスタンプを付与
したダミーセルを送出するよう制御を行う。
【０１５３】図６３は、図６２に示す単位スイッチから
多段スイッチを構成した場合の図である。図６３に示す
ように、各単位スイッチは図６２に示したものと同一で
あり、モード切り替えによって、１段目のルート制御モ
ード及び２、３段目のスイッチ／セル順序制御モードを
選択することができる。また、各１段目の単位スイッチ
には、タイムスタンプを同期して付与できるように基準
クロックが付与される。
多段スイッチを構成した場合の図である。図６３に示す
ように、各単位スイッチは図６２に示したものと同一で
あり、モード切り替えによって、１段目のルート制御モ
ード及び２、３段目のスイッチ／セル順序制御モードを
選択することができる。また、各１段目の単位スイッチ
には、タイムスタンプを同期して付与できるように基準
クロックが付与される。
【０１５４】図６４は提案する一括セル順序保証型スイ
ッチにおけるセル転送遅延時間特性のシミュレーション
結果を示す。横軸にセル転送遅延時間と縦軸に当該遅延
時間をもつ確率を示している。シミュレーション結果よ
りわかるようにダイナミックセル分配アルゴリズムを搭
載したスイッチの方が遅延特性に優れる。またタイムス
タンプ分配アルゴリズムにより優れたセル転送遅延時間
特性を実現できることがわかる。
ッチにおけるセル転送遅延時間特性のシミュレーション
結果を示す。横軸にセル転送遅延時間と縦軸に当該遅延
時間をもつ確率を示している。シミュレーション結果よ
りわかるようにダイナミックセル分配アルゴリズムを搭
載したスイッチの方が遅延特性に優れる。またタイムス
タンプ分配アルゴリズムにより優れたセル転送遅延時間
特性を実現できることがわかる。
【０１５５】図６５は提案する一括セル順序保証型スイ
ッチに要求されるバッファ量のシミュレーション結果を
示してある。横軸に単位スイッチサイズを縦軸に単位ス
イッチ当たりに要求されるバッファ量をあらわしてい
る。スイッチには平均０．９５の入力負荷がかかってい
てセル損率１０ｅ-12 を満足するのに必要なバッファ量
をもとめている。シミュレーションの結果より、本発明
によって優れたセル転送遅延時間特性を実現できるので
バッファ量を大幅に削減できることがわかる。
ッチに要求されるバッファ量のシミュレーション結果を
示してある。横軸に単位スイッチサイズを縦軸に単位ス
イッチ当たりに要求されるバッファ量をあらわしてい
る。スイッチには平均０．９５の入力負荷がかかってい
てセル損率１０ｅ-12 を満足するのに必要なバッファ量
をもとめている。シミュレーションの結果より、本発明
によって優れたセル転送遅延時間特性を実現できるので
バッファ量を大幅に削減できることがわかる。
【０１５６】図６６は提案する一括セル順序保証網搭載
スイッチの平均セル転送遅延時間特性を示している。横
軸にスイッチ入力平均負荷、縦軸に平均セル転送遅延時
間を示す。シミュレーション結果より提案するスイッチ
はセル順序保証機能をスイッチ内に内在させているにも
関わらず理想的な出力バッファ型スイッチと同等のスイ
ッチング特性を実現できる。
スイッチの平均セル転送遅延時間特性を示している。横
軸にスイッチ入力平均負荷、縦軸に平均セル転送遅延時
間を示す。シミュレーション結果より提案するスイッチ
はセル順序保証機能をスイッチ内に内在させているにも
関わらず理想的な出力バッファ型スイッチと同等のスイ
ッチング特性を実現できる。
【０１５７】ところで、以上説明した各種の階層型セル
順序保証網においては、セルに付与されたタイムスタン
プ情報を基にセル順序比較を行う。しかしながらスイッ
チを有限のコストで実現しようと考えた場合、無限長の
タイムスタンプを用意することは不可能なので、十分に
長いタイムスタンプを用意することで前記方式を実現す
る必要がある。しかしながら、有限長のタイムスタンプ
では、タイムスタンプが１回転して、新しい周期のタイ
ムスタンプとなるときに入力バッファ毎のバッファで同
一の周期のタイムスタンプであるのか、異なる周期のタ
イムスタンプであるのかを判断することができず、タイ
ムスタンプの比較動作が正しく動作しないことがある。
図６７はその問題点を示しており、この例では（ｂ）に
示す1 番上のバッファのみが古い周期のタイムスタンプ
で、残り全てが新しい周期のタイムスタンプの場合の例
を示しているが、その周期の違いをタイムスタンプソー
タが認識できないので、新しいタイムスタンプ周期の２
のセルが１６のセルを追い越して選択されてしまう。こ
のような原因により正しく動作しない。
順序保証網においては、セルに付与されたタイムスタン
プ情報を基にセル順序比較を行う。しかしながらスイッ
チを有限のコストで実現しようと考えた場合、無限長の
タイムスタンプを用意することは不可能なので、十分に
長いタイムスタンプを用意することで前記方式を実現す
る必要がある。しかしながら、有限長のタイムスタンプ
では、タイムスタンプが１回転して、新しい周期のタイ
ムスタンプとなるときに入力バッファ毎のバッファで同
一の周期のタイムスタンプであるのか、異なる周期のタ
イムスタンプであるのかを判断することができず、タイ
ムスタンプの比較動作が正しく動作しないことがある。
図６７はその問題点を示しており、この例では（ｂ）に
示す1 番上のバッファのみが古い周期のタイムスタンプ
で、残り全てが新しい周期のタイムスタンプの場合の例
を示しているが、その周期の違いをタイムスタンプソー
タが認識できないので、新しいタイムスタンプ周期の２
のセルが１６のセルを追い越して選択されてしまう。こ
のような原因により正しく動作しない。
【０１５８】そこで、図６８に示すように、タイムスタ
ンプ情報の周期の境界を識別するために、階層型のタイ
ムスタンプを導入する。この方式を第６の実施例として
以下に説明する。第６の実施例においては、周期的に繰
り返す連続した有限長のタイムスタンプと同一の周期内
のセルであることを識別する周期フラグを導入する。タ
イムスタンプの周期はタイムスタンプフラグによって区
別する。タイムスタンプソータがこのフラグ情報を入力
ポート別の出力バッファ毎に管理することによってタイ
ムスタンプの周期の境界が到来したとしても正しくセル
順序保証が可能となる。
ンプ情報の周期の境界を識別するために、階層型のタイ
ムスタンプを導入する。この方式を第６の実施例として
以下に説明する。第６の実施例においては、周期的に繰
り返す連続した有限長のタイムスタンプと同一の周期内
のセルであることを識別する周期フラグを導入する。タ
イムスタンプの周期はタイムスタンプフラグによって区
別する。タイムスタンプソータがこのフラグ情報を入力
ポート別の出力バッファ毎に管理することによってタイ
ムスタンプの周期の境界が到来したとしても正しくセル
順序保証が可能となる。
【０１５９】次に、このタイムスタンプフラグを用いて
セル順序を保証する動作を図６９のフローチャートを用
いて説明する。タイムスタンプソータでは入力ポート別
出力バッファの先頭セルのタイムスタンプフラグをチェ
ックする（Ｓ１）。このとき、タイムスタンプソータは
現時点でサービス対象となるタイムスタンプフラグ情報
をタイムスタンプソータフラグとして保持する。例え
ば、タイムスタンプソータフラグが１の場合には出力バ
ッファ部のタイムスタンプフラグ１のセルを対象にして
タイムスタンプ比較を行い、フラグが０の場合にはタイ
ムスタンプフラグ０のセルを対象にタイムスタンプ比較
を行う。
セル順序を保証する動作を図６９のフローチャートを用
いて説明する。タイムスタンプソータでは入力ポート別
出力バッファの先頭セルのタイムスタンプフラグをチェ
ックする（Ｓ１）。このとき、タイムスタンプソータは
現時点でサービス対象となるタイムスタンプフラグ情報
をタイムスタンプソータフラグとして保持する。例え
ば、タイムスタンプソータフラグが１の場合には出力バ
ッファ部のタイムスタンプフラグ１のセルを対象にして
タイムスタンプ比較を行い、フラグが０の場合にはタイ
ムスタンプフラグ０のセルを対象にタイムスタンプ比較
を行う。
【０１６０】次に全てのタイムスタンプフラグが同一か
どうかを判断する（Ｓ２）。タイムスタンプフラグが一
致しないセルがある場合には、バッファ内に現時点では
サービス対象でない次の周期でサービスするセルと現時
点でサービス対象のタイムスタンプフラグのセルがバッ
ファに混在して残っていることを示している。そこでソ
ータが保持するタイムスタンプフラグと一致するタイム
スタンプフラグを保持するセルの中からタイムスタンプ
が一番小さいセルを選択しスイッチングする（Ｓ３）。
全てのタイムスタンプが一致する場合には、次のステッ
プに進んで一致しているタイムスタンプフラグとタイム
スタンプフラグソータの比較を行う（Ｓ４）。この両者
が一致しない場合にはサービス対象セルが全てのスイッ
チングが終了して、全てのバッファに次の周期のセルが
到着したことを示しているから、ソータのタイムスタン
プソータフラグを更新してサービス対象のセルを次の周
期にセットする（Ｓ５）と同時にタイムスタンプ情報の
一番小さいセルをスイッチングする（Ｓ６）。タイムス
タンプフラグとタイムスタンプソータフラグが一致して
いる場合には、全てのバッファにサービス対象と同一の
フラグを持つセルが到着している場合を示すからタイム
スタンプが一番小さいセルをスイッチングする（Ｓ
６）。図７０にタイムスタンプの具体例を示す。
どうかを判断する（Ｓ２）。タイムスタンプフラグが一
致しないセルがある場合には、バッファ内に現時点では
サービス対象でない次の周期でサービスするセルと現時
点でサービス対象のタイムスタンプフラグのセルがバッ
ファに混在して残っていることを示している。そこでソ
ータが保持するタイムスタンプフラグと一致するタイム
スタンプフラグを保持するセルの中からタイムスタンプ
が一番小さいセルを選択しスイッチングする（Ｓ３）。
全てのタイムスタンプが一致する場合には、次のステッ
プに進んで一致しているタイムスタンプフラグとタイム
スタンプフラグソータの比較を行う（Ｓ４）。この両者
が一致しない場合にはサービス対象セルが全てのスイッ
チングが終了して、全てのバッファに次の周期のセルが
到着したことを示しているから、ソータのタイムスタン
プソータフラグを更新してサービス対象のセルを次の周
期にセットする（Ｓ５）と同時にタイムスタンプ情報の
一番小さいセルをスイッチングする（Ｓ６）。タイムス
タンプフラグとタイムスタンプソータフラグが一致して
いる場合には、全てのバッファにサービス対象と同一の
フラグを持つセルが到着している場合を示すからタイム
スタンプが一番小さいセルをスイッチングする（Ｓ
６）。図７０にタイムスタンプの具体例を示す。
【０１６１】しかしながら前述の階層型の有限長のタイ
ムスタンプを利用してもタイムスタンプ比較が正しく動
作しないことがある。まず始めに、図７１に示すよう
に、低負荷時の場合に、ある出力ポートに有効セルが到
着しない状況が頻発するとダミーセルが発生し続けるが
これが有限長の周期を超えて継続すると同一周期内のセ
ルが上書きされ続けてタイムスタンプ周期の境界が消滅
してしまうことによりタイムスタンプソータが正しいタ
イムスタンプの境界を識別できなくなりセル順序比較が
正しく動作しなくなる。
ムスタンプを利用してもタイムスタンプ比較が正しく動
作しないことがある。まず始めに、図７１に示すよう
に、低負荷時の場合に、ある出力ポートに有効セルが到
着しない状況が頻発するとダミーセルが発生し続けるが
これが有限長の周期を超えて継続すると同一周期内のセ
ルが上書きされ続けてタイムスタンプ周期の境界が消滅
してしまうことによりタイムスタンプソータが正しいタ
イムスタンプの境界を識別できなくなりセル順序比較が
正しく動作しなくなる。
【０１６２】別の問題点としては、図７２に示すよう
に、任意の出力ポートで高負荷状態が継続してバッファ
が溢れつづけるとバッファ内にセルが格納されないの
で、同一の周期のセルが継続して廃棄されてこの継続時
間が有限長の周期より長い場合にはやはりタイムスタン
プソータに正しくタイムスタンプの境界情報を通知でき
なくなるのでソータにおけるタイムスタンプ比較動作が
正しく動作しない状況が起こり得る。
に、任意の出力ポートで高負荷状態が継続してバッファ
が溢れつづけるとバッファ内にセルが格納されないの
で、同一の周期のセルが継続して廃棄されてこの継続時
間が有限長の周期より長い場合にはやはりタイムスタン
プソータに正しくタイムスタンプの境界情報を通知でき
なくなるのでソータにおけるタイムスタンプ比較動作が
正しく動作しない状況が起こり得る。
【０１６３】そこでバッファ内でセル上書き動作による
境界消滅対策として図７３、７４に示すような制御を導
入する。これはバッファ内でセルの上書きを行う場合に
は同一周期内のセルをすくなくとも一つ必ずバッファ内
に残す制御である。例えば、図７３に示すように、ダミ
ーセルが継続して到着して上書きが継続する場合には有
限長タイムスタンプの最後尾のダミーセルを上書き禁止
にしてバッファ内に残す。また、図７４に示すように、
同一周期内の有効セルが一つでもバッファ内に格納され
た場合には有効セルは上書きされないので通常の制御と
同一で最後尾のダミーセルの上書きも許容する。
境界消滅対策として図７３、７４に示すような制御を導
入する。これはバッファ内でセルの上書きを行う場合に
は同一周期内のセルをすくなくとも一つ必ずバッファ内
に残す制御である。例えば、図７３に示すように、ダミ
ーセルが継続して到着して上書きが継続する場合には有
限長タイムスタンプの最後尾のダミーセルを上書き禁止
にしてバッファ内に残す。また、図７４に示すように、
同一周期内の有効セルが一つでもバッファ内に格納され
た場合には有効セルは上書きされないので通常の制御と
同一で最後尾のダミーセルの上書きも許容する。
【０１６４】バッファ溢れによるタイムスタンプ境界消
滅対策としては、図７５に示すように、バッファフル状
態ではバッファの先頭セルよりセルを廃棄することによ
りセルをバッファ内に格納して境界情報をバッファに格
納する。しかしながら、バッファの先頭セルからセル廃
葉を継続するとタイムスタンプソータと同一のフラグ情
報を持つセル（現サービス対象のセル）を廃棄しつづけ
ると境界情報が廃嚢されるので、図７６に示すように、
タイムスタンプソータは廃棄によって周期が一巡したバ
ッファからのセル選択を禁止する。このような操作を用
いることによって有限長のタイムスタンプを用いても優
れたスイッチング特性を保持するノンブロックスイッチ
を実現できる。
滅対策としては、図７５に示すように、バッファフル状
態ではバッファの先頭セルよりセルを廃棄することによ
りセルをバッファ内に格納して境界情報をバッファに格
納する。しかしながら、バッファの先頭セルからセル廃
葉を継続するとタイムスタンプソータと同一のフラグ情
報を持つセル（現サービス対象のセル）を廃棄しつづけ
ると境界情報が廃嚢されるので、図７６に示すように、
タイムスタンプソータは廃棄によって周期が一巡したバ
ッファからのセル選択を禁止する。このような操作を用
いることによって有限長のタイムスタンプを用いても優
れたスイッチング特性を保持するノンブロックスイッチ
を実現できる。
【０１６５】図７７は前記アルゴリズムをすべて搭載し
た一括セル順序保証網搭載多段スイッチの平均セル転送
遅延時間特性を示す。前記アルゴリズムによってタイム
スタンプ６ビット[ ２＾６（６４セル）] で理想的な出
力バッファ型スイッチと同一のスイッチング特性を実現
できる。図７８は同じく遅延分布のシミュレーション結
果を表す。６ビット以上のタイムスタンプでやはり理想
的なセル転送遅延特性を実現できる。
た一括セル順序保証網搭載多段スイッチの平均セル転送
遅延時間特性を示す。前記アルゴリズムによってタイム
スタンプ６ビット[ ２＾６（６４セル）] で理想的な出
力バッファ型スイッチと同一のスイッチング特性を実現
できる。図７８は同じく遅延分布のシミュレーション結
果を表す。６ビット以上のタイムスタンプでやはり理想
的なセル転送遅延特性を実現できる。
【０１６６】図７９は所要バッファを計算したシミュレ
ーション結果である。同じくタイムスタンプが６ビット
以上で理想的な所要バッファ（最小構成）を実現でき
る。これまでに説明したスイッチはＡＴＭ交換機以外の
装置にも適用可能である。図８０は本発明のスイッチを
ルータに適用した場合の構成を示す。同図に示すよう
に、このルータは、回線終端部９６、９７、ルート検索
／転送処理部９８、９９、セルスイッチ部１００、ＩＰ
プロトコル処理部１０２、制御部１０４より構成され
る。動作は次の通りである。
ーション結果である。同じくタイムスタンプが６ビット
以上で理想的な所要バッファ（最小構成）を実現でき
る。これまでに説明したスイッチはＡＴＭ交換機以外の
装置にも適用可能である。図８０は本発明のスイッチを
ルータに適用した場合の構成を示す。同図に示すよう
に、このルータは、回線終端部９６、９７、ルート検索
／転送処理部９８、９９、セルスイッチ部１００、ＩＰ
プロトコル処理部１０２、制御部１０４より構成され
る。動作は次の通りである。
【０１６７】ネットワークからパケットが到着すると、
回線終端されたＩＰアドレスによりルート検索され、ス
イッチ内には固定長セルとして分配される。その後、ハ
ードウェアルーティングされ、出力ポートに送られて、
パケット組み立てが行われて、ネットワークに転送され
る。ＩＰプロトコルパケットはＩＰプロトコル処理部に
転送されてルーティングテーブル作成などの処理を行い
その結果をルート検索／転送処理部に内部バスを用いて
通知する。
回線終端されたＩＰアドレスによりルート検索され、ス
イッチ内には固定長セルとして分配される。その後、ハ
ードウェアルーティングされ、出力ポートに送られて、
パケット組み立てが行われて、ネットワークに転送され
る。ＩＰプロトコルパケットはＩＰプロトコル処理部に
転送されてルーティングテーブル作成などの処理を行い
その結果をルート検索／転送処理部に内部バスを用いて
通知する。
【０１６８】本発明は上記の実施例に限定されず、特許
請求の範囲内で種々の変更・応用が可能である。例え
ば、上記の実施例は主にＡＴＭを例にとっているが、Ａ
ＴＭ以外のどのようなセルに対しても本発明は適用可能
である。
請求の範囲内で種々の変更・応用が可能である。例え
ば、上記の実施例は主にＡＴＭを例にとっているが、Ａ
ＴＭ以外のどのようなセルに対しても本発明は適用可能
である。
【０１６９】
【発明の効果】上述のように、本発明によれば、多数の
ルーティング経路に対するソーティングを行うことなく
単位スイッチ毎に自律分散的にセル順序保証を行うこと
ができるＡＴＭスイッチを提供することができ、３段構
成の単位スイッチを一つのＡＴＭスイッチブロックと
し、このＡＴＭスイッチブロックを増設することにより
大規模ＡＴＭスイッチを提供することができる。
ルーティング経路に対するソーティングを行うことなく
単位スイッチ毎に自律分散的にセル順序保証を行うこと
ができるＡＴＭスイッチを提供することができ、３段構
成の単位スイッチを一つのＡＴＭスイッチブロックと
し、このＡＴＭスイッチブロックを増設することにより
大規模ＡＴＭスイッチを提供することができる。
【０１７０】また、本発明によれば、スイッチ内で効率
的にセルを負荷分散させることができ、セル転送遅延及
びセル損失特性が優れたＡＴＭスイッチを提供すること
ができる。
的にセルを負荷分散させることができ、セル転送遅延及
びセル損失特性が優れたＡＴＭスイッチを提供すること
ができる。
【図１】従来のマルチステージスイッチ構成によるＡＴ
Ｍスイッチを示す図である。
Ｍスイッチを示す図である。
【図２】コネクションベースのルーティングを採用した
場合のセルルーティング例を示す図である。
場合のセルルーティング例を示す図である。
【図３】セルベースのルーティングを採用した場合のセ
ルルーティング例を示す図である。
ルルーティング例を示す図である。
【図４】従来の技術においてセル順序保証を行う構成の
一例を示す図である。
一例を示す図である。
【図５】図４に示す構成においてセルのソーティング範
囲を示す図である。
囲を示す図である。
【図６】スイッチ内セル転送遅延分布を示す図である。
【図７】スイッチサイズ１６×１６のＡＴＭスイッチの
実現例を示す図である。
実現例を示す図である。
【図８】セルを空間的に分割して転送する場合のＬＳＩ
構成を示す図である。
構成を示す図である。
【図９】並列入力のクロスポイントスイッチ例を示す図
である。
である。
【図１０】ビットスライスを用いたクロスポイントスイ
ッチ例を示す図である。
ッチ例を示す図である。
【図１１】本発明第１実施例のＡＴＭスイッチの要部ブ
ロック構成図である。
ロック構成図である。
【図１２】タイムスタンプ付加部を示す図である。
【図１３】本発明第１実施例のセル順序保証の原理を説
明するための図である。
明するための図である。
【図１４】本発明第１実施例の単位スイッチの要部ブロ
ック構成図である。
ック構成図である。
【図１５】最上流のクロスポイントにおけるセル選択則
を示すフローチャートである。
を示すフローチャートである。
【図１６】最上流以外のクロスポイントにおけるセル選
択則を示すフローチャートである。
択則を示すフローチャートである。
【図１７】有効セルのダミーセル上書き状況を説明する
ための図である。
ための図である。
【図１８】本発明第１実施例における他の例のセル順序
保証の原理を説明するための図である。
保証の原理を説明するための図である。
【図１９】本発明第１実施例における他の例の単位スイ
ッチの要部ブロック構成図である。
ッチの要部ブロック構成図である。
【図２０】共通バッファを使用した場合の単位スイッチ
の要部ブロック構成図である。
の要部ブロック構成図である。
【図２１】遅延時間カウンタを示す図である。
【図２２】本発明ＡＴＭスイッチのセル転送遅延時間特
性を計算機シミュレーションにより評価した結果を示す
図である。
性を計算機シミュレーションにより評価した結果を示す
図である。
【図２３】本発明第２実施例の単位スイッチの要部ブロ
ック構成図を示す図である。
ック構成図を示す図である。
【図２４】本発明第２実施例のＡＴＭスイッチの全体構
成を示す概念図である。
成を示す概念図である。
【図２５】１６ハイウェイの並列伝送を仮定した場合の
６４バイト長のスイッチ内ＡＴＭセルフォーマットの例
を示す図である。
６４バイト長のスイッチ内ＡＴＭセルフォーマットの例
を示す図である。
【図２６】１６ハイウェイの並列伝送を仮定した場合の
６４バイト長のショートセルフォーマットの例を示す図
である。
６４バイト長のショートセルフォーマットの例を示す図
である。
【図２７】分割されたショートセルが各基本スイッチの
スイッチ２段目にサイクリックに分配される様子を示す
図である。
スイッチ２段目にサイクリックに分配される様子を示す
図である。
【図２８】２段目割当周期表を示す図である。
【図２９】本発明第２実施例のセル分割部の要部ブロッ
ク構成を示す図である。
ク構成を示す図である。
【図３０】各々の基本スイッチにおけるセル順序保証網
の構成を示す図である。
の構成を示す図である。
【図３１】本発明第２実施例のセル順序保証階層網の概
念を示す図である。
念を示す図である。
【図３２】二重のタイムスタンプによるセル順序保証を
説明するための図である。
説明するための図である。
【図３３】セル合成部の要部ブロック構成を示す図であ
る。
る。
【図３４】本発明の１６×１６の４分割されたショート
セルをスイッチングする単位スイッチを相互接続した４
つの基本スイッチを用いて構成したスイッチサイズ２５
６×２５６のＡＴＭスイッチ実現例を示す図である。
セルをスイッチングする単位スイッチを相互接続した４
つの基本スイッチを用いて構成したスイッチサイズ２５
６×２５６のＡＴＭスイッチ実現例を示す図である。
【図３５】本発明第３実施例のＡＴＭスイッチ網の要部
ブロック構成図である。
ブロック構成図である。
【図３６】２面の基本スイッチを介してショートセルを
転送する構成のＡＴＭスイッチを示す図である。
転送する構成のＡＴＭスイッチを示す図である。
【図３７】Ｎ面の基本スイッチを介してショートセルを
転送する構成のＡＴＭスイッチを示す図である。
転送する構成のＡＴＭスイッチを示す図である。
【図３８】２面の基本スイッチを介してショートセルを
転送する場合のセルのフォーマット例を示す図である。
転送する場合のセルのフォーマット例を示す図である。
【図３９】単位スイッチが多段接続された基本スイッチ
を介してショートセルを転送する構成のＡＴＭスイッチ
を示す図である。
を介してショートセルを転送する構成のＡＴＭスイッチ
を示す図である。
【図４０】単位スイッチが多段接続された基本スイッチ
を介してショートセルを転送する場合のセルフォーマッ
ト例を示す図である。
を介してショートセルを転送する場合のセルフォーマッ
ト例を示す図である。
【図４１】本発明第３実施例のジッタ補償を説明するた
めの図である。
めの図である。
【図４２】本発明第３実施例の動作を示すフローチャー
トである。
トである。
【図４３】本発明第３実施例の他の例の動作を示すフロ
ーチャートである。
ーチャートである。
【図４４】本発明第３実施例の一例のＡＴＭスイッチ網
の要部ブロック構成図である。
の要部ブロック構成図である。
【図４５】図４４に示す構成の動作を示すフローチャー
トである。
トである。
【図４６】ショートセル変動許容を説明するための図で
ある。
ある。
【図４７】ショートセル変動許容を詳細に説明するため
の図である。
の図である。
【図４８】本発明第４実施例の単位スイッチの構成を示
す図である。
す図である。
【図４９】本発明第４実施例の単位スイッチの動作を説
明するための図である。
明するための図である。
【図５０】本発明第４実施例の単位スイッチの動作を説
明するための図である。
明するための図である。
【図５１】出力バッファ部分を示す図である。
【図５２】セル選択の方法を示すフローチャートであ
る。
る。
【図５３】スイッチ内のセル分配を説明するための図で
ある。
ある。
【図５４】スイッチ内のセル分配を説明するための図で
ある。
ある。
【図５５】スイッチ内のセル分配を説明するための図で
ある。
ある。
【図５６】本発明第５実施例におけるセル分配の動作を
説明するための図である。
説明するための図である。
【図５７】本発明第５実施例におけるセル分配部を示す
図である。
図である。
【図５８】セル分配履歴表を示す図である。
【図５９】本発明第５実施例におけるセル分配の動作を
示すフローチャートである。
示すフローチャートである。
【図６０】本発明第５実施例におけるセル分配のシミュ
レーション結果を示す図である。
レーション結果を示す図である。
【図６１】本発明のセル分配部を搭載したＡＴＭスイッ
チの一例を示す図である。
チの一例を示す図である。
【図６２】本発明による単位スイッチのハードウェア構
成の一例を示す図である。
成の一例を示す図である。
【図６３】図６２に示す単位スイッチを多段に接続して
構成したスイッチを示す図である。
構成したスイッチを示す図である。
【図６４】本発明のＡＴＭスイッチにおけるセル転送遅
延時間特性のシミュレーション結果を示す図である。
延時間特性のシミュレーション結果を示す図である。
【図６５】本発明のＡＴＭスイッチにおけるバッファ量
のシミュレーション結果を示す図である。
のシミュレーション結果を示す図である。
【図６６】本発明のＡＴＭスイッチにおける平均セル転
送遅延時間特性を示す図である。
送遅延時間特性を示す図である。
【図６７】有限長タイムスタンプの問題点を説明するた
めの図である。
めの図である。
【図６８】本発明第６実施例を示す図である。
【図６９】本発明第６実施例におけるセル選択方法を示
すフローチャートである。
すフローチャートである。
【図７０】本発明第６実施例におけるタイムスタンプを
示す図である。
示す図である。
【図７１】有限長タイムスタンプの低負荷時の問題点を
説明するための図である。
説明するための図である。
【図７２】有限長タイムスタンプの高負荷時の問題点を
説明するための図である。
説明するための図である。
【図７３】ダミーセルの上書き制御を説明するための図
である。
である。
【図７４】ダミーセルの上書き制御を説明するための図
である。
である。
【図７５】バッファあふれ時のセル廃棄制御を説明する
ための図である。
ための図である。
【図７６】バッファあふれ時のセル廃棄制御を説明する
ための図である。
ための図である。
【図７７】本発明のタイムスタンプ制御方法を使用した
場合のＡＴＭスイッチにおける平均セル転送遅延時間特
性を示す図である。
場合のＡＴＭスイッチにおける平均セル転送遅延時間特
性を示す図である。
【図７８】遅延分布のシミュレーション結果を示す図で
ある。
ある。
【図７９】所要バッファを計算したシミュレーション結
果を示す図である。
果を示す図である。
【図８０】本発明のスイッチを搭載したルータの構成図
である。
である。
１ ショートセル分割部 ２1 、２2 出力バッファ ３ 制御部 ４ カウンタ ５ 入力インタフェース ６1 、６2 出力インタフェース ７ アドレスフィルタ ８、１０ 出力バッファ ９、１１ セレタタ １２−１、１２−２ コントローラ ＳＡ１〜４ セル分割部 ＳＲ１〜４ セル合成部 １３1 、１３2 入力バッファ １４ ショートセル合成部 １５ 絶対遅延付与バッファ １６1 、１６2 入力インタフェース １７ 出力インタフェース １８ 制御部 １９ カウンタ ２０ ＡＴＭセル分解部 ３０ ＡＴＭセル合成部 ４０0 〜４０N-1 基本スイッチ ５０0 〜５０N-1 カウンタ ６０、６４ 比較部 ６２ 遅延時間推定部 ７０0 〜７０N-1 タイムスタンプコントローラ ７２0 〜７２N-1 セル分配部 ７４0 〜７４3(N-1) セル順序保証網搭載基本スイッチ ７６0 〜７６N-1 入力インタフェース ７８ ＭＵＸ ８０ 中央メモリ ８２ ＤＭＵＸ ８４0 〜８４N-1 出力インタフェース ８６ メモリ書き込み管理部 ８８ メモリ読み出し管理部 ９０ スイッチ／セル順序制御部 ９２ ルート制御部 ９４ タイムスタンプ制御部 ９６、９７ 回線終端部 ９８、９９ ルート検索／転送処理部 １００ セルスイッチ部 １０２ ＩＰプロトコル処理部 １０４ 制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大木 英司 東京都千代田区大手町二丁目３番１号 日本電信電話株式会社内 (72)発明者 山中 直明 東京都千代田区大手町二丁目３番１号 日本電信電話株式会社内 (56)参考文献 特開 平６−77984（ＪＰ，Ａ) 特開 平５−207062（ＪＰ，Ａ) 1998信学全大Ｂ−６−19 1998信学全大Ｂ−６−41 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56
Claims (39)
- 【請求項１】 少なくとも１つの単位スイッチを有する
ＡＴＭスイッチにおいて、 前記単位スイッチは、入力されたセルのヘッダに書込ま
れた時刻情報を参照しこの時刻情報の若い順に出力方路
へのスイッチングを行う手段をそれぞれ備え、 前記スイッチングを行う手段は、入力回線および出力回
線が相互に交叉する複数のクロスポイントを備え、各ク
ロスポイントは階層を構成し、 該各クロスポイントは、 前記入力回線から到来するセルを抽出するアドレスフィ
ルタと、抽出されたセルを一時蓄積する第一のバッファ
と、他のクロスポイントから到来するセルを一時蓄積す
る第二のバッファと、この第二のバッファと前記第一の
バッファの先頭セルについてそれぞれその時刻情報を比
較しこの時刻情報の若い方のセルを他のクロスポイント
又は出力方路へ送出する手段とを備えたことを特徴とす
るＡＴＭスイッチ。 - 【請求項２】 前記アドレスフィルタは、自己のアドレ
スを有するセルを有効セルとして取り込み、他のアドレ
スを有するセルについては該セルの時刻情報を付加した
ダミーセルを生成し、該有効セル又はダミーセルを前記
第一のバッファに蓄積し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が等しく、時刻情報も等しい場合には、ｋ
（ｋは自然数）番目のクロスポイントにおいて第一のバ
ッファと第二のバッファの先頭セルを１対ｋ−１の比の
確率で選択し、他のクロスポイント又は出力方路へ送出
し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が異なり、時刻情報が等しい場合には、前記
有効セルを選択し、他のクロスポイント又は出力方路へ
送出する請求項１に記載のＡＴＭスイッチ。 - 【請求項３】 １段目の単位スイッチと、２段目の単位
スイッチと、３段目の単位スイッチとを備え、この１段
目、２段目、３段目の各単位スイッチが相互に接続され
たＡＴＭスイッチにおいて、 前記単位スイッチは、入力されたセルのヘッダに書込ま
れた時刻情報を参照しこの時刻情報の若い順に出力方路
へのスイッチングを行う手段をそれぞれ備え、 前記スイッチングを行う手段は、入力回線および出力回
線が相互に交叉するクロスポイントを備え、各クロスポ
イントは階層を構成し、 該各クロスポイントは、 前記入力回線から到来するセルを抽出するアドレスフィ
ルタと、抽出されたセルを一時蓄積する第一のバッファ
と、他のクロスポイントから到来するセルを一時蓄積す
る第二のバッファと、この第二のバッファと前記第一の
バッファの先頭セルについてそれぞれその時刻情報を比
較しこの時刻情報の若い方のセルを他のクロスポイント
又は出力方路へ送出する手段とを備えたことを特徴とす
るＡＴＭスイッチ。 - 【請求項４】 前記アドレスフィルタは、自己のアドレ
スを有するセルを有効セルとして取り込み、他のアドレ
スを有するセルについては該セルの時刻情報を付加した
ダミーセルを生成し、該有効セル又はダミーセルを前記
第一のバッファに蓄積し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が等しく、時刻情報も等しい場合には、ｋ
（ｋは自然数）番目のクロスポイントにおいて第一のバ
ッファと第二のバッファの先頭セルを１対ｋ−１の比の
確率で選択し、他のクロスポイント又は出力方路へ送出
し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が異なり、時刻情報が等しい場合には、前記
有効セルを選択し、他のクロスポイント又は出力方路へ
送出する請求項３に記載のＡＴＭスイッチ。 - 【請求項５】 前記入力回線をグループに分類し、前記
第一のバッファは、当該グループ内の入力回線に到来す
るセルをそれぞれ一時蓄積し、この蓄積されたセルの時
刻情報についてその最も若い時刻情報と前記第二のバッ
ファの先頭セルの時刻情報とを比較しこの時刻情報の若
い方のセルを他のクロスポイント又は出力方路へ送出す
る請求項１記載のＡＴＭスイッチ。 - 【請求項６】 到来するセルに前記時刻情報としての到
来時刻情報を付加する手段を更に備え、 前記付加する手段は、前記ＡＴＭスイッチに入力セルが
ない場合にダミーセルを発生し、その時刻の時刻情報を
付与し、 前記単位スイッチは、 到着したセルの宛先以外の出力回線に向けて、該セルの
時刻情報を保持したダミーセルもしくは該到着したセル
をコピーして転送し、ダミーセルが到着セルによって上
書きされることを許容する請求項１に記載のＡＴＭスイ
ッチ。 - 【請求項７】 前記時刻情報は所定の周期で繰り返す値
であり、前記付加する手段は前記時刻情報とともに前記
周期を識別するフラグを前記セルに付加し、前記単位ス
イッチは該フラグを参照して、前記周期を識別する請求
項６に記載のＡＴＭスイッチ。 - 【請求項８】 前記単位スイッチは遅延時間カウンタを
備え、各単位スイッチで遅延時間を加算し、該加算され
た遅延時間を前記時刻情報として用いる請求項１記載の
ＡＴＭスイッチ。 - 【請求項９】 少なくとも１つの単位スイッチを有する
ＡＴＭスイッチを複数備え、このＡＴＭスイッチが相互
に接続された大規模ＡＴＭスイッチであって、 前記単位スイッチは、入力されたセルのヘッダに書込ま
れた時刻情報を参照しこの時刻情報の若い順に出力方路
へのスイッチングを行う手段をそれぞれ備え、 前記スイッチングを行う手段は、入力回線および出力回
線が相互に交叉するクロスポイントを備え、各クロスポ
イントは階層を構成し、 該各クロスポイントは、 前記入力回線から到来するセルを抽出するアドレスフィ
ルタと、抽出されたセルを一時蓄積する第一のバッファ
と、他のクロスポイントから到来するセルを一時蓄積す
る第二のバッファと、この第二のバッファと前記第一の
バッファの先頭セルについてそれぞれその時刻情報を比
較しこの時刻情報の若い方のセルを他のクロスポイント
又は出力方路へ送出する手段とを備えたことを特徴とす
るＡＴＭスイッチ。 - 【請求項１０】 前記アドレスフィルタは、自己のアド
レスを有するセルを有効セルとして取り込み、他のアド
レスを有するセルについては該セルの時刻情報を付加し
たダミーセルを生成し、該有効セル又はダミーセルを前
記第一のバッファに蓄積し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が等しく、時刻情報も等しい場合には、ｋ
（ｋは自然数）番目のクロスポイントにおいて第一のバ
ッファと第二のバッファの先頭セルを１対ｋ−１の比の
確率で選択し、他のクロスポイント又は出力方路へ送出
し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が異なり、時刻情報が等しい場合には、前記
有効セルを選択し、他のクロスポイント又は出力方路へ
送出する請求項９に記載のＡＴＭスイッチ。 - 【請求項１１】 少なくとも１つの単位スイッチを有す
るＡＴＭスイッチにおいて、 前記単位スイッチにおいて、入力回線を複数のグループ
に分類し、該単位スイッチは、この各グループ内でセル
に付与された時刻情報を比較し、この比較の結果にした
がって最も若い時刻情報を有するセルを選択するセル選
択手段を複数段備え、 この単位スイッチのｉ（ｉは２以上の自然数）段目のセ
ル選択手段は、ｉ−１段目のセル選択手段の出回線を入
回線とすることを特徴とするＡＴＭスイッチ。 - 【請求項１２】 前記単位スイッチを含む基本スイッチ
が複数並列に配置された請求項１１記載のＡＴＭスイッ
チ。 - 【請求項１３】 一つのセルを複数のショートセルに分
割する手段と、この分割する手段により分割された複数
のショートセルを複数並列に配置された前記基本スイッ
チに転送する手段と、この基本スイッチを介して転送さ
れた前記ショートセルを元のセルに合成する手段とを備
え、 到来するセルに第一の時刻情報を付与する手段と、この
セルを分割して得られたショートセルに第二の時刻情報
を付与する手段とを備え、 この第一の時刻情報にしたがって前記基本スイッチ内の
ショートセル順序保証制御を実行する手段を備え、 前記第二の時刻情報にしたがって前記合成する手段内の
セル順序保証制御を実行する手段を備えた請求項１２記
載のＡＴＭスイッチ。 - 【請求項１４】 前記分割する手段は、前記一つのセル
のペイロードを複数に分割し、それぞれ分割されたペイ
ロードのオーバヘッドを書き直す手段を含む請求項１３
記載のＡＴＭスイッチ。 - 【請求項１５】 前記複数の基本スイッチの出力ショー
トセル数をそれぞれ計数する手段と、この計数する手段
の計数値が等しい複数の出力ショートセルのビット情報
の内容をそれぞれ比較する手段とを更に備え、 前記合成する手段は、この比較する手段の比較結果にし
たがって前記ビット情報の内容が等しい複数のショート
セルを元のセルに合成する手段を含むことを特徴とする
請求項１３に記載のＡＴＭスイッチ。 - 【請求項１６】 前記計数する手段に代えて前記複数の
基本スイッチの推定遅延時間ｔを求める手段を備え、 前記比較する手段に代えて前記複数の基本スイッチから
遅延時間ｔ±τ内に出力されたショートセルについてそ
のビット情報の内容をそれぞれ比較する手段を備えた請
求項１５記載のＡＴＭスイッチ。 - 【請求項１７】 前記推定遅延時間ｔを求める手段は、
前記基本スイッチに入力される所定セルの入力時刻とこ
のセルが前記基本スイッチから出力される出力時刻とを
比較することにより前記推定遅延時間ｔを求める手段を
含む請求項１６記載のＡＴＭスイッチ。 - 【請求項１８】 少なくとも１つの単位スイッチを有す
るＡＴＭスイッチにおいて、 前記単位スイッチは、出力回線毎に出力バッファ部を備
え、 各出力バッファ部は、入力回線毎に出力バッファを備
え、該出力バッファにはタイムソータ部が接続され、前記出力バッファの前段にアドレスフィルタを備え、 該アドレスフィルタは前記入力回線から到着したセルの
宛先が当該出力回線と一致する場合に該セルを有効セル
として前記出力バッファに格納し、一致しない場合には
時刻情報のみを抽出してダミーセルとして格納し、 前記タイムソータ部は各出力バッファに格納された先頭
セルのうち時刻情報が最小のセルを前記出力回線へ出力
することを特徴とするＡＴＭスイッチ。 - 【請求項１９】 前記単位スイッチにダミーセルが到着
すると、 該ダミーセルは全ての出力バッファに格納される 請求項
１８に記載のＡＴＭスイッチ。 - 【請求項２０】 前記ＡＴＭスイッチは、 セルに時刻情報を付与する手段を有し、 該手段は、到着セルがない場合にはダミーセルを発生す
る 請求項１８に記載のＡＴＭスイッチ。 - 【請求項２１】 前記時刻情報は所定の周期で繰り返す
値であり、前記付加する手段は前記時刻情報とともに前
記周期を識別するフラグを前記セルに付加し、前記単位
スイッチは該フラグを参照して、前記周期を識別する請
求項１８に記載のＡＴＭスイッチ。 - 【請求項２２】 複数の単位スイッチからなる段が複数
段接続されたＡＴＭスイッチにおいて、 １段目の単位スイッチにセル分配部を備え、 該セル分配部は、 所定の時間内にセルの宛先グループ別にどのルートを用
いてセルを転送したかの情報を有するセル分配履歴表を
有し、 セルが到着すると、該セルの宛先グループを判別し、セ
ル分配履歴表を参照して、前記宛先グループに対応する
セル分配履歴中のルートのうち一定時間内で転送したセ
ル数が最小のルートを前記ルーティング経路として決定
し、ルーティング経路が決定されるたびに履歴表を更新
し、 前記ＡＴＭスイッチ内におけるルートの負荷が平滑化す
るようにセルのルーティング経路を決定することを特徴
とする ＡＴＭスイッチ。 - 【請求項２３】 複数の単位スイッチからなる段が複数
段接続されたＡＴＭスイッチにおいて、前記単位スイッチは、入力されたセルのヘッダに書込ま
れた時刻情報を参照しこの時刻情報の若い順に出力方路
へのスイッチングを行う手段をそれぞれ備え、 １段目の単位スイッチはセル分配部を備え、 該セル分配部は、 所定の時間内にセルの宛先グループ別にどのルートを用
いてセルを転送したかの情報を有するセル分配履歴表を
有し、 セルが到着すると、該セルの宛先グループを判別し、セ
ル分配履歴表を参照して、前記宛先グループに対応する
セル分配履歴中のルートのうち一定時間内で転送したセ
ル数が最小のルートを前記ルーティング経路として決定
し、ルーティング経路が決定されるたびに履歴表を更新
し、 前記ＡＴＭスイッチ内におけるルートの負荷が平滑化す
るようにセルのルーティング経路を決定することを特徴
とするＡＴＭスイッチ。 - 【請求項２４】 少なくとも１つの単位スイッチを有す
るセルスイッチにおいて、 前記単位スイッチは、入力されたセルのヘッダに書込ま
れた時刻情報を参照しこの時刻情報の若い順に出力方路
へのスイッチングを行う手段をそれぞれ備え、 前記スイッチングを行う手段は、入力回線および出力回
線が相互に交叉するクロスポイントを備え、各クロスポ
イントは階層を構成し、 該各クロスポイントは、 前記入力回線から到来するセルを抽出するアドレスフィ
ルタと、抽出されたセルを一時蓄積する第一のバッファ
と、他のクロスポイントから到来するセルを一時蓄積す
る第二のバッファと、この第二のバッファと前記第一の
バッファの先頭セルについてそれぞれその時刻情報を比
較しこの時刻情報の若い方のセルを他のクロスポイント
又は出力方路へ送出する手段とを備えたことを特徴とす
るセルスイッチ 。 - 【請求項２５】 前記アドレスフィルタは、自己のアド
レスを有するセルを有効セルとして取り込み、他のアド
レスを有するセルについては該セルの時刻情報を付加し
たダミーセルを生成し、該有効セル又はダミーセルを前
記第一のバッファに蓄積し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が等しく、時刻情報も等しい場合には、ｋ
（ｋは自然数）番目のクロスポイントにおいて第一のバ
ッファと第二のバッファの先頭セルを１対ｋ−１の比の
確率で選択し、他のクロスポイント又は出力方路へ送出
し、前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が異なり、 時刻情報が等しい場合には、前記
有効セルを選択し、他のクロスポイント又は出力方路へ
送出する請求項２４に記載の セルスイッチ。 - 【請求項２６】 少なくとも１つの単位スイッチを有す
るセルスイッチを複数備え、このセルスイッチが相互に
接続された大規模セルスイッチであって、 前記単位スイッチは、入力されたセルのヘッダに書込ま
れた時刻情報を参照しこの時刻情報の若い順に出力方路
へのスイッチングを行う手段をそれぞれ備え、 前記スイッチングを行う手段は、入力回線および出力回
線が相互に交叉するクロスポイントを備え、各クロスポ
イントは階層を構成し、 該各クロスポイントは、 前記入力回線から到来するセルを抽出するアドレスフィ
ルタと、抽出されたセルを一時蓄積する第一のバッファ
と、他のクロスポイントから到来するセルを一時蓄積す
る第二のバッファと、この第二のバッファと前記第一の
バッファの先頭セルについてそれぞれその時刻情報を比
較しこの時刻情報の若い方のセルを他のクロスポイント
又は出力方路へ送出する手段とを備えたことを特徴とす
る 大規模セルスイッチ。 - 【請求項２７】 前記アドレスフィルタは、自己のアド
レスを有するセルを有効セルとして取り込み、他のアド
レスを有するセルについては該セルの時刻情報を付加し
たダミーセルを生成し、該有効セル又はダミーセルを前
記第一のバッファに蓄積し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が等しく、時刻情報も等しい場合には、ｋ
（ｋは自然数）番目のクロスポイントにおいて第一のバ
ッファと第二のバッファの先頭セルを１対ｋ−１の比の
確率で選択し、他のクロスポイント又は出力方路へ送出
し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が異なり、時刻情報が等しい場合には、前記
有効セルを選択し、他のクロスポイント又は出力方路へ
送出する請求項２６に記載の 大規模セルスイッチ。 - 【請求項２８】 少なくとも１つの単位スイッチを有す
るセルスイッチにおいて、 前記単位スイッチは、入力回線を複数のグループに分類
し、該単位スイッチは 、この各グループ内でセルに付与
された時刻情報を比較し、この比較の結果にしたがって
最も若い時刻情報を有するセルを選択するセル選択手段
を複数段備え、この単位スイッチのｉ（ｉは２以上の自然数）段目のセ
ル選択手段は、ｉ−１段目のセル選択手段の出回線を入
回線とすることを特徴とする セルスイッチ。 - 【請求項２９】 前記単位スイッチを含む基本スイッチ
が複数並列に配置された請求項２８記載のセルスイッ
チ。 - 【請求項３０】 一つのセルを複数のショートセルに分
割する手段と、この分割する手段により分割された複数
のショートセルを複数並列に配置された前記基本スイッ
チに転送する手段と、この基本スイッチを介して転送さ
れた前記ショートセルを元のセルに合成する手段とを備
え、 到来するセルに第一の時刻情報を付与する手段と、この
セルを分割して得られたショートセルに第二の時刻情報
を付与する手段とを備え、 この第一の時刻情報にしたがって前記基本スイッチ内の
ショートセル順序保証制御を実行する手段を備え、 前記第二の時刻情報にしたがって前記合成する手段内の
セル順序保証制御を実行する手段を備えた請求項２９記
載の セルスイッチ。 - 【請求項３１】 前記複数の基本スイッチの出力ショー
トセル数をそれぞれ計数する手段と、この計数する手段
の計数値が等しい複数の出力ショートセルのビット情報
の内容をそれぞれ比較する手段とを更に備え、 前記合成する手段は、この比較する手段の比較結果にし
たがって前記ビット情報の内容が等しい複数のショート
セルを元のセルに合成する手段を含むことを特徴とする
請求項３０に記載のセルスイッチ。 - 【請求項３２】 少なくとも１つの単位スイッチを有す
るセルスイッチにおいて、 前記単位スイッチは、出力回線毎に出力バッファ部を備
え、 各出力バッファ部は、入力回線毎に出力バッファを備
え、該出力バッファにはタイムソータ部が接続され、 前記出力バッファの前段にアドレスフィルタを備え、 該アドレスフィルタは前記入力回線から到着したセルの
宛先が当該出力回線と 一致する場合に該セルを有効セル
として前記出力バッファに格納し、一致しない場合には
時刻情報のみを抽出してダミーセルとして格納し、 該タイムソータ部は各出力バッファに格納された先頭セ
ルのうち時刻情報が最小のセルを前記出力回線へ出力す
ることを特徴とする セルスイッチ。 - 【請求項３３】 複数の単位スイッチからなる段が複数
段接続されたセルスイッチにおいて、 １段目の単位スイッチにセル分配部を備え、 該セル分配部は、 所定の時間内にセルの宛先グループ別にどのルートを用
いてセルを転送したかの情報を有するセル分配履歴表を
有し、 セルが到着すると、該セルの宛先グループを判別し、セ
ル分配履歴表を参照して、前記宛先グループに対応する
セル分配履歴中のルートのうち一定時間内で転送したセ
ル数が最小のルートを前記ルーティング経路として決定
し、ルーティング経路が決定されるたびに履歴表を更新
し、 前記セルスイッチ内におけるルートの負荷が平滑化する
ようにセルのルーティング経路を決定することを特徴と
する セルスイッチ。 - 【請求項３４】 複数の単位スイッチからなる段が複数
段接続されたセルスイッチにおいて、前記単位スイッチは、入力されたセルのヘッダに書込ま
れた時刻情報を参照しこの時刻情報の若い順に出力方路
へのスイッチングを行う手段をそれぞれ備え、 １段目の単位スイッチはセル分配部を備え、 該セル分配部は、 所定の時間内にセルの宛先グループ別にどのルートを用
いてセルを転送したかの情報を有するセル分配履歴表を
有し、 セルが到着すると、該セルの宛先グループを判別し、セ
ル分配履歴表を参照して、前記宛先グループに対応する
セル分配履歴中のルートのうち一定時間内で転送したセ
ル数が最小のルートを前記ルーティング経路として決定
し、ルーティング経路が決定されるたびに履歴表を更新
し、 前記セルスイッチ内におけるルートの負荷が平滑化する
ようにセルのルーティング経路を決定することを特徴と
するセルスイッチ。 - 【請求項３５】 セルを入力し、該セルのヘッダ情報に
基き、該セルを所定の出力回線に出力する単位スイッチ
において、 入力されたセルのヘッダに書込まれた時刻情報を参照し
この時刻情報の若い順に出力回線へのスイッチングを行
う手段を備え、 前記スイッチングを行う手段は、入力回線および出力回
線が相互に交叉するクロスポイントを備え、各クロスポ
イントは階層を構成し、 該各クロスポイントは、 前記入力回線から到来するセルを抽出するアドレスフィ
ルタと、抽出されたセルを一時蓄積する第一のバッファ
と、他のクロスポイントから到来するセルを一時蓄積す
る第二のバッファと、この第二のバッファと前記第一の
バッファの先頭セルについてそれぞれその時刻情報を比
較しこの時刻情報の若い方のセルを他のクロスポイント
又は出力回線へ送出する手段とを備えたことを特徴とす
る単位スイッチ 。 - 【請求項３６】 前記アドレスフィルタは、自己のアド
レスを有するセルを有効セルとして取り込み、他のアド
レスを有するセルについては該セルの時刻情報を付加し
たダミーセルを生成し、該有効セル又はダミーセルを前
記第一のバッファに蓄積し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が等しく、時刻情報も等しい場合には、ｋ
（ｋは自然数）番目のクロスポイントにおいて第一のバ
ッファと第二のバッファの先頭セルを１対ｋ−１の比の
確率で選択し、他のクロスポイント又は出力方路へ送出
し、 前記第一のバッファと前記第二のバッファにおける先頭
セルの種類が異なり、時刻情報が等しい場合には、前記
有効セルを選択し、他のクロスポイント又は出力方路へ
送出する請求項３５に記載の 単位スイッチ。 - 【請求項３７】 セルを入力し、該セルのヘッダ情報に
基き、該セルを所定の出力回線に出力する単位スイッチ
において、 入力回線を複数のグループに分類し、該単位スイッチ
は、この各グループ内でセルに付与された時刻情報を比
較し、この比較の結果にしたがって最も若い時刻 情報を
有するセルを選択するセル選択手段を複数段備え、 このスイッチのｉ（ｉは２以上の自然数）段目のセル選
択手段は、ｉ−１段目のセル選択手段の出回線を入回線
とすることを特徴とする 単位スイッチ。 - 【請求項３８】 セルを入力し、該セルのヘッダ情報に
基き、該セルを所定の出力回線に出力する単位スイッチ
において、出力回線毎に出力バッファ部を備え、 各出力バッファ部は、入力回線毎に出力バッファを備
え、該出力バッファにはタイムソータ部が接続され、 前記出力バッファの前段にアドレスフィルタを備え、 該アドレスフィルタは前記入力回線から到着したセルの
宛先が当該出力回線と一致する場合に該セルを有効セル
として前記出力バッファに格納し、一致しない場合には
時刻情報のみを抽出してダミーセルとして格納し、 該タイムソータ部は各出力バッファに格納された先頭セ
ルのうち時刻情報が最小のセルを前記出力回線へ出力 す
ることを特徴とする単位スイッチ。 - 【請求項３９】 前記単位スイッチにダミーセルが到着
すると、 該ダミーセルは全ての出力バッファに格納される請求項
３８に記載の 単位スイッチ。
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| JP26680298 | 1998-09-21 | ||
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| JP10-266930 | 1998-09-21 | ||
| JP23195299A JP3319442B2 (ja) | 1998-08-21 | 1999-08-18 | Ａｔｍスイッチ |
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Non-Patent Citations (2)
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