JP3304636B2 - High voltage switch circuit - Google Patents
High voltage switch circuitInfo
- Publication number
- JP3304636B2 JP3304636B2 JP23212594A JP23212594A JP3304636B2 JP 3304636 B2 JP3304636 B2 JP 3304636B2 JP 23212594 A JP23212594 A JP 23212594A JP 23212594 A JP23212594 A JP 23212594A JP 3304636 B2 JP3304636 B2 JP 3304636B2
- Authority
- JP
- Japan
- Prior art keywords
- stage fet
- fet
- sat
- series
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＦＥＴを直列接続して
なる高電圧スイッチ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage switch circuit having FETs connected in series.
【０００２】[0002]
【従来の技術】図３は、従来の高電圧スイッチ回路を説
明するための図である。2. Description of the Related Art FIG. 3 is a diagram for explaining a conventional high voltage switch circuit.
【０００３】同図において、Ｑ１〜Ｑ８は主端子１、２
間に順次直列接続された８個のＮチャンネル形電力用Ｍ
ＯＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御端子
３、４間に印加される制御信号により制御される。この
ＦＥＴはＮチャンネル形であるので、入力パルスの高レ
ベルでオンし、低レベルでオフする。Ｒ１〜Ｒ８は主端
子１から２に直列接続された抵抗値のほぼ等しい８個の
電圧バランス用抵抗で、各抵抗の接続点が対応するＦＥ
ＴＱ２〜Ｑ８のゲートに接続されている。Ｃ１〜Ｃ８は
各電圧バランス用抵抗Ｒ１〜Ｒ８に並列接続されたター
ンオンスピードアップ用コンデンサである。In FIG. 1, Q1 to Q8 are main terminals 1 and 2,
Eight N-channel type power Ms connected in series
In the OSFET, the gate of the first-stage FET Q1 is controlled by a control signal applied between the control terminals 3 and 4. Since this FET is an N-channel type, it turns on at a high level of an input pulse and turns off at a low level. R1 to R8 are eight voltage balancing resistors connected in series to the main terminals 1 and 2 and having substantially equal resistance values.
It is connected to the gates of TQ2 to Q8. C1 to C8 are turn-on speed-up capacitors connected in parallel to the respective voltage balancing resistors R1 to R8.
【０００４】この回路において、ＦＥＴＱ１がオフのと
き、これに直列接続されたＦＥＴＱ２〜Ｑ８もオフであ
り、全ＦＥＴＱ１〜Ｑ８がオフしている。In this circuit, when the FET Q1 is off, the FETs Q2 to Q8 connected in series are also off, and all the FETs Q1 to Q8 are off.
【０００５】ここで、初段のＦＥＴＱ１が制御端子３、
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ８は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。Here, the first-stage FET Q1 is connected to the control terminal 3,
When it is turned on by a control signal applied to 4, the FETs Q2 to Q8 connected in series are sequentially turned on with a forward bias, and the main terminals 1 and 2 are turned on.
【０００６】このときの各ＦＥＴＱ１〜Ｑ８の飽和電圧
Ｖsat １〜Ｖsat ８は、各々のゲート電圧ＶGS１〜ＶGS
８に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。[0006] saturation voltage V sat 1~V sat 8 of each of the time FETQ1~Q8, each of the gate voltage V GS 1 to V GS
8 dependent. The saturation voltage V sat 1 of the FET Q1 is sufficiently low because the gate voltage V GS 1 is a control voltage applied to the control terminals 3 and 4.
【０００７】各ＦＥＴＱ２〜Ｑ８の飽和電圧Ｖsat ２〜
Ｖsat ８は、抵抗Ｒ２〜Ｒ８の分担電圧をＶR2〜ＶR8と
すれば、それぞれ次のようになる。 Ｖsat ２＝ＶGS２＋ＶR2−ＶGS３ （１） Ｖsat ３＝ＶGS３＋ＶR3−ＶGS４ （２） Ｖsat ４＝ＶGS４＋ＶR4−ＶGS５ （３） Ｖsat ５＝ＶGS５＋ＶR5−ＶGS６ （４） Ｖsat ６＝ＶGS６＋ＶR6−ＶGS７ （５） Ｖsat ７＝ＶGS７＋ＶR7−ＶGS８ （６） Ｖsat ８＝ＶGS８＋ＶR8 （７）[0007] The saturation voltage V sat 2~ of each FETQ2~Q8
V sat 8 is as follows when the shared voltage of the resistors R2 to R8 is V R2 to V R8 . V sat 2 = V GS 2 + V R2 −V GS 3 (1) V sat 3 = V GS 3 + V R3 −V GS 4 (2) V sat 4 = V GS 4 + V R4 −V GS 5 (3) V sat 5 = V GS 5 + V R5 -V GS 6 (4) V sat 6 = V GS 6 + V R6 -V GS 7 (5) V sat 7 = V GS 7 + V R7 -V GS 8 (6) V sat 8 = V GS 8 + V R8 (7 )
【０００８】次に、初段のＦＥＴＱ１がオフすると、こ
れに直列接続されたＦＥＴＱ２〜Ｑ８は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。Next, when the first-stage FET Q1 is turned off, the FETs Q2 to Q8 connected in series are sequentially turned reverse bias or zero bias and turned off, and the main terminals 1, 2 are turned off.
Turns off.
【０００９】このように、制御端子３、４に印加される
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。As described above, the on / off control of the first-stage FET Q1 is controlled by the control signals applied to the control terminals 3 and 4, so that the on / off control between the main terminals 1 and 2 can be performed. .
【００１０】[0010]
【発明が解決しようとする課題】しかし、このような従
来の高電圧スイッチ回路にあっては、最終段のＦＥＴＱ
８の飽和電圧Ｖsat ８が、他のＦＥＴＱ２〜Ｑ７の飽和
電圧Ｖsat ２〜Ｖsat ７に比較して、上記（１）〜
（７）式から明らかなように、ゲート電圧がマイナスさ
れない分だけ大きくなり、最終段のＦＥＴの損失が大き
い、最終段のＦＥＴが破損するという欠点があった。However, in such a conventional high voltage switch circuit, the final stage FET Q
Saturation voltage V sat 8 of 8, compared to the saturation voltage V sat 2~V sat 7 other FETQ2～Q7, (1) to
As is apparent from the equation (7), there are disadvantages that the gate voltage is increased by the amount not subtracted, the loss of the final stage FET is large, and the final stage FET is damaged.
【００１１】表１は、８個のＦＥＴＱ１〜Ｑ８を図３の
ように直列接続して実験した結果である。この表からも
明らかなように、ドレイン電流ＩD ＝ 0.5Ａのとき、初
段のＦＥＴＱ１の飽和電圧Ｖsat １が1.53Ｖと最も低
く、ＦＥＴＱ２〜Ｑ７の飽和電圧Ｖsat ２〜Ｖsat ７が
約５Ｖでほぼ同一であるのに対して、最終段のＦＥＴＱ
８の飽和電圧Ｖsat ８は8.24Ｖとなり、ＦＥＴＱ２〜Ｑ
７の飽和電圧Ｖsat ２〜Ｖsat ７の約 1.6倍の高電圧で
あった。Table 1 shows the results of an experiment in which eight FETs Q1 to Q8 are connected in series as shown in FIG. As is clear from this table, when the drain current I D = 0.5A, the saturation voltage V sat 1 of the first-stage FETQ1 is lowest and 1.53V, the saturation voltage V sat 2~V sat 7 of FETQ2~Q7 about 5V is almost the same, whereas the final stage FET Q
8, the saturation voltage V sat 8 becomes 8.24 V, and the FETs Q2 to Q
7 was about 1.6 times higher than the voltage of the saturation voltage V sat 2~V sat 7 of.
【００１２】 [0012]
【００１３】[0013]
【課題を解決するための手段】請求項１に記載の発明
は、上記課題を解決するために、ゲートに印加される制
御信号により導通が制御される初段のＦＥＴと、この初
段のＦＥＴのドレイン側に順次直列に接続された中間段
のＦＥＴと、その中間段のＦＥＴのドレイン側に直列に
接続された最終段のＦＥＴと、上記初段のＦＥＴのソー
スとこのＦＥＴに隣接する上記中間段のＦＥＴのゲート
との間に接続されたコンデンサと抵抗との並列回路と、
隣り合う上記中間段のＦＥＴのゲート間に接続されたコ
ンデンサと抵抗との並列回路と、上記最終段のＦＥＴの
ゲートとドレイン側との間に接続されたコンデンサと抵
抗との並列回路とを備え、上記初段のＦＥＴの動作に追
従して動作する複数個のＦＥＴを備える高電圧スイッチ
回路において、上記最終段のＦＥＴのドレインと、その
最終段のＦＥＴに接続された上記コンデンサとの間に、
上記最終段のＦＥＴの飽和電圧を低下させるための非線
形インピーダンス素子を上記最終段のＦＥＴと直列に接
続した高電圧スイッチ回路を提供するものである。According to a first aspect of the present invention, there is provided a first-stage FET whose conduction is controlled by a control signal applied to a gate, and a drain of the first-stage FET. Side, an intermediate-stage FET connected in series to the side, a final-stage FET connected in series to the drain side of the intermediate-stage FET, and a source of the first-stage FET and the intermediate-stage FET adjacent to the FET. A parallel circuit of a capacitor and a resistor connected between the gate of the FET and
A parallel circuit of a capacitor and a resistor connected between the gates of the adjacent intermediate-stage FETs, and a parallel circuit of a capacitor and a resistor connected between the gate and the drain side of the final-stage FET. In a high-voltage switch circuit including a plurality of FETs that operate following the operation of the first-stage FET, between the drain of the last-stage FET and the capacitor connected to the last-stage FET,
It is an object of the present invention to provide a high-voltage switch circuit in which a non-linear impedance element for lowering the saturation voltage of the last-stage FET is connected in series with the last-stage FET.
【００１４】請求項２に記載の発明は、上記課題を解決
するために、ゲートに印加される制御信号により導通が
制御される初段のＦＥＴと、この初段のＦＥＴのドレイ
ン側に順次直列に接続された中間段のＦＥＴと、その中
間段のＦＥＴのドレイン側に直列に接続された最終段の
ＦＥＴと、上記初段のＦＥＴのソースとこのＦＥＴに隣
接する上記中間段のＦＥＴのゲートとの間に接続された
コンデンサと抵抗との並列回路と、隣り合う上記中間段
のＦＥＴのゲート間に接続されたコンデンサと抵抗との
並列回路と、上記最終段のＦＥＴのゲートとドレイン側
との間に接続されたコンデンサと抵抗との並列回路とを
備え、上記初段のＦＥＴの動作に追従して動作する複数
個のＦＥＴを備える高電圧スイッチ回路において、上記
最終段のＦＥＴのドレインと、その最終段のＦＥＴに接
続された上記コンデンサとの間に、上記最終段のＦＥＴ
の飽和電圧を低下させるための抵抗を上記最終段のＦＥ
Ｔと直列に接続した高電圧スイッチ回路を提供するもの
である。According to a second aspect of the present invention, in order to solve the above-mentioned problems, a first-stage FET whose conduction is controlled by a control signal applied to a gate, and a series connection to a drain side of the first-stage FET are sequentially connected in series. The intermediate stage FET, the final stage FET connected in series to the drain side of the intermediate stage FET, and the source of the first stage FET and the gate of the intermediate stage FET adjacent to this FET. A parallel circuit of a capacitor and a resistor connected to the gate, a parallel circuit of a capacitor and a resistor connected between the gates of the adjacent intermediate stage FETs, and a gate and a drain side of the final stage FET. A high-voltage switch circuit including a parallel circuit of a connected capacitor and a resistor, and a plurality of FETs that operate following the operation of the first-stage FET. And rain, between the capacitor connected to the FET of the final stage, the final stage FET
Of the final stage FE
A high voltage switch circuit connected in series with T is provided.
【００１５】[0015]
【実施例】図１は、本発明の一実施例を説明するための
図である。同図において、Ｑ１〜Ｑ８は主端子１、２間
に順次直列接続された８個のＮチャンネル形電力用ＭＯ
ＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御端子３、
４間に印加される制御信号により制御される。このＦＥ
ＴはＮチャンネル形であるので、入力パルスの高レベル
でオンし、低レベルでオフする。Ｒ１〜Ｒ８は主端子１
から２に直列接続された抵抗値のほぼ等しい８個の電圧
バランス用抵抗で、各抵抗の接続点が対応するＦＥＴＱ
２〜Ｑ８のゲートに接続されている。Ｃ１〜Ｃ８は各電
圧バランス用抵抗Ｒ１〜Ｒ８に並列接続されたターンオ
ンスピードアップ用コンデンサである。この回路では、
最終段のＦＥＴＱ８のドレインにツェナダイオードＺが
直列接続されている。FIG. 1 is a diagram for explaining an embodiment of the present invention. In the figure, Q1 to Q8 are eight N-channel power MOs sequentially connected in series between main terminals 1 and 2.
In the SFET, the gate of the first-stage FET Q1 is the control terminal 3,
It is controlled by a control signal applied between the four. This FE
Since T is an N-channel type, it turns on at a high level of the input pulse and turns off at a low level. R1 to R8 are main terminals 1
And 2 are connected in series to each other, and eight voltage balancing resistors having substantially the same resistance value.
2 to Q8. C1 to C8 are turn-on speed-up capacitors connected in parallel to the respective voltage balancing resistors R1 to R8. In this circuit,
A Zener diode Z is connected in series to the drain of the last-stage FET Q8.
【００１６】この回路において、ＦＥＴＱ１がオフのと
き、これに直列接続されたＦＥＴＱ２〜Ｑ８もオフであ
り、全ＦＥＴＱ１〜Ｑ８がオフしている。このとき、電
圧バランス用抵抗Ｒ１〜Ｒ８は、主端子１、２間に印加
される直流電圧を抵抗分圧して、各ＦＥＴＱ１〜Ｑ８に
印加される電圧をほぼ均等に分担している。このとき、
コンデンサＣ１〜Ｃ８もその分担電圧で図示極性に充電
されている。In this circuit, when the FET Q1 is off, the FETs Q2 to Q8 connected in series are also off, and all the FETs Q1 to Q8 are off. At this time, the voltage balancing resistors R1 to R8 divide the DC voltage applied between the main terminals 1 and 2 by resistance and share the voltages applied to the FETs Q1 to Q8 almost equally. At this time,
The capacitors C1 to C8 are also charged to the polarity shown in FIG.
【００１７】ここで、初段のＦＥＴＱ１が制御端子３、
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ８は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。このとき、コン
デンサＣ１〜Ｃ７は各ＦＥＴＱ２〜Ｑ８の順バイアス電
源として作用し、各ＦＥＴＱ２〜Ｑ８のターンオンを速
めると共に飽和電圧を低下させる。Here, the first stage FET Q1 is connected to the control terminal 3,
When it is turned on by a control signal applied to 4, the FETs Q2 to Q8 connected in series are sequentially turned on with a forward bias, and the main terminals 1 and 2 are turned on. At this time, the capacitors C1 to C7 act as forward bias power supplies for the FETs Q2 to Q8, speeding up the turn-on of the FETs Q2 to Q8 and reducing the saturation voltage.
【００１８】このときの各ＦＥＴＱ１〜Ｑ８の飽和電圧
Ｖsat １〜Ｖsat ８は、各々のゲート電圧ＶGS１〜ＶGS
８に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。The saturation voltage V sat 1~V sat 8 of each of the time FETQ1~Q8, each of the gate voltage V GS 1 to V GS
8 dependent. The saturation voltage V sat 1 of the FET Q1 is sufficiently low because the gate voltage V GS 1 is a control voltage applied to the control terminals 3 and 4.
【００１９】各ＦＥＴＱ２〜Ｑ８の飽和電圧Ｖsat ２〜
Ｖsat ８は、抵抗Ｒ２〜Ｒ８の分担電圧をＶR2〜ＶR8、
ツェナダイオードＺの電圧をＶz とすれば、それぞれ次
のようになる。 Ｖsat ２＝ＶGS２＋ＶR2−ＶGS３ (１') Ｖsat ３＝ＶGS３＋ＶR3−ＶGS４ (２') Ｖsat ４＝ＶGS４＋ＶR4−ＶGS５ (３') Ｖsat ５＝ＶGS５＋ＶR5−ＶGS６ (４') Ｖsat ６＝ＶGS６＋ＶR6−ＶGS７ (５') Ｖsat ７＝ＶGS７＋ＶR7−ＶGS８ (６') Ｖsat ８＝ＶGS８＋ＶR8−Ｖz (７')The saturation voltage V sat 2 of each FET Q2 to Q8
V sat 8 represents the shared voltage of the resistors R2 to R8 as VR2 to VR8,
Assuming that the voltage of the Zener diode Z is V z , the following is obtained. V sat 2 = V GS 2 + V R2 −V GS 3 (1 ′) V sat 3 = V GS 3 + V R3 −V GS 4 (2 ′) V sat 4 = V GS 4 + V R4 −V GS 5 (3 ′) V sat 5 = V GS 5 + V R5 −V GS 6 (4 ′) V sat 6 = V GS 6 + V R6 −V GS 7 (5 ′) V sat 7 = V GS 7 + V R7 −V GS 8 (6 ′) V sat 8 = V GS 8 + V R8 -V z (7 ')
【００２０】次に、初段のＦＥＴＱ１がオフすると、こ
れに直列接続されたＦＥＴＱ２〜Ｑ８は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。Next, when the first-stage FET Q1 is turned off, the FETs Q2 to Q8 connected in series are turned off with the reverse bias or zero bias sequentially, and the main terminals 1, 2 are turned off.
Turns off.
【００２１】このように、制御端子３、４に印加される
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。As described above, the on / off control of the first-stage FET Q1 is controlled by the control signals applied to the control terminals 3 and 4, so that the on / off control between the main terminals 1 and 2 can be performed. .
【００２２】ここで、（１）〜（７）式と (１')〜
(７')式とを比較すると、（１）〜（６）式と (１')〜
(６')とはそれぞれ対応する式が等しいが、（７）式と
(７')式とでは、 (７')式によるＦＥＴＱ８の飽和電圧
Ｖsat ８が（７）式によるＦＥＴＱ８の飽和電圧Ｖsat
８よりもツェナダイオードの電圧Ｖz だけ低くなってい
る。このように、ツェナダイオードＺをＦＥＴＱ８のド
レインに直列接続することにより、最終段のＦＥＴＱ８
の飽和電圧Ｖsat ８を低下させることができる。Here, equations (1)-(7) and (1 ')-
Comparing Equation (7 '), Equations (1) to (6) and (1') to
(6 ') has the same corresponding expression, but (7) and
(7 ') and the formula (7') saturation voltage V sat of FETQ8 saturation voltage V sat 8 of FETQ8 is by (7) by an equation
8 is lower by the voltage V z of the zener diode. Thus, by connecting the Zener diode Z in series with the drain of the FET Q8, the final stage FET Q8
It is possible to reduce the saturation voltage V sat 8.
【００２３】表２は、８個のＦＥＴＱ１〜Ｑ８を図１の
ように直列接続し、ツェナダイオードＺとしてＲＤ 5.1
ＥＢを使用して実験した結果である。この表からも明ら
かなように、ドレイン電流ＩD ＝ 0.5Ａのとき、最終段
のＦＥＴＱ８の飽和電圧は従来の8.24Ｖから2.92Ｖに低
下している。Table 2 shows that eight FETs Q1 to Q8 are connected in series as shown in FIG.
This is the result of an experiment using EB. As is clear from this table, when the drain current I D = 0.5 A, the saturation voltage of the final-stage FET Q8 has been reduced from 8.24V in the past to 2.92V.
【００２４】 [0024]
【００２５】図２は、本発明の他の一実施例を説明する
ための図である。同図において、Ｑ１〜Ｑ16は主端子
１、２間に順次直列接続された16個のＮチャンネル形電
力用ＭＯＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御
端子３、４間に印加される制御信号により制御される。
このＦＥＴはＮチャンネル形であるので、入力パルスの
高レベルでオンし、低レベルでオフする。Ｒ１〜Ｒ16は
主端子１から２に直列接続された抵抗値のほぼ等しい16
個の電圧バランス用抵抗で、各抵抗の接続点が対応する
ＦＥＴＱ２〜Ｑ16のゲートに接続されている。Ｃ１〜Ｃ
16は各電圧バランス用抵抗Ｒ１〜Ｒ16に並列接続された
ターンオンスピードアップ用コンデンサである。この回
路では、最終段のＦＥＴＱ16のドレインに抵抗Ｒ17が直
列接続されている。FIG. 2 is a diagram for explaining another embodiment of the present invention. In the figure, Q1 to Q16 are 16 N-channel power MOSFETs sequentially connected in series between main terminals 1 and 2, and the gate of the first-stage FET Q1 is controlled by a control signal applied between the control terminals 3 and 4. Controlled.
Since this FET is an N-channel type, it turns on at a high level of an input pulse and turns off at a low level. R1 to R16 are connected to the main terminals 1 and 2 in series and have substantially the same resistance value.
The connection points of the resistors are connected to the gates of the corresponding FETs Q2 to Q16. C1-C
Reference numeral 16 denotes a turn-on speed-up capacitor connected in parallel to each of the voltage balancing resistors R1 to R16. In this circuit, a resistor R17 is connected in series to the drain of the last-stage FET Q16.
【００２６】この回路において、ＦＥＴＱ１がオフのと
き、これに直列接続されたＦＥＴＱ２〜Ｑ16もオフであ
り、全ＦＥＴＱ１〜Ｑ16がオフしている。このとき、電
圧バランス用抵抗Ｒ１〜Ｒ16は、主端子１、２間に印加
される直流電圧を抵抗分圧して、各ＦＥＴＱ１〜Ｑ16に
印加される電圧をほぼ均等に分担している。このとき、
コンデンサＣ１〜Ｃ16もその分担電圧で図示極性に充電
されている。In this circuit, when the FET Q1 is off, the FETs Q2 to Q16 connected in series are also off, and all the FETs Q1 to Q16 are off. At this time, the voltage balancing resistors R1 to R16 divide the DC voltage applied between the main terminals 1 and 2 by resistance and share the voltage applied to the FETs Q1 to Q16 almost equally. At this time,
The capacitors C1 to C16 are also charged to the polarity shown in FIG.
【００２７】ここで、初段のＦＥＴＱ１が制御端子３、
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ16は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。このとき、コン
デンサＣ１〜Ｃ15は各ＦＥＴＱ２〜Ｑ16の順バイアス電
源として作用し、各ＦＥＴＱ２〜Ｑ16のターンオンを速
めると共に飽和電圧を低下させる。Here, the first-stage FET Q1 is connected to the control terminal 3,
When it is turned on by the control signal applied to 4, the FETs Q2 to Q16 connected in series are sequentially turned on with a forward bias, and the main terminals 1 and 2 are turned on. At this time, the capacitors C1 to C15 act as forward bias power supplies for the FETs Q2 to Q16, speeding up the turn-on of the FETs Q2 to Q16 and lowering the saturation voltage.
【００２８】このときの各ＦＥＴＱ１〜Ｑ16の飽和電圧
Ｖsat １〜Ｖsat 16は、各々のゲート電圧ＶGS１〜ＶGS
16に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。The saturation voltage V sat 1 to V sat 16 of each FETQ1~Q16 At this time, each of the gate voltage V GS 1 to V GS
Depends on 16. The saturation voltage V sat 1 of the FET Q1 is sufficiently low because the gate voltage V GS 1 is a control voltage applied to the control terminals 3 and 4.
【００２９】各ＦＥＴＱ２〜Ｑ16の飽和電圧Ｖsat ２〜
Ｖsat 16は、抵抗Ｒ２〜Ｒ16の分担電圧をＶR2〜
ＶR16 、抵抗Ｒ17の電圧をＶR17 とすれば、それぞれ次
のようになる。 Ｖsat ２＝ＶGS２＋ＶR2 −ＶGS３ (１") Ｖsat ３＝ＶGS３＋ＶR3 −ＶGS４ (２") Ｖsat ４＝ＶGS４＋ＶR4 −ＶGS５ (３") Ｖsat ５＝ＶGS５＋ＶR5 −ＶGS６ (４") Ｖsat ６＝ＶGS６＋ＶR6 −ＶGS７ (５") Ｖsat ７＝ＶGS７＋ＶR7 −ＶGS８ (６") Ｖsat ８＝ＶGS８＋ＶR8 −ＶGS９ (７") Ｖsat ９＝ＶGS９＋ＶR9 −ＶGS10 (８") Ｖsat 10＝ＶGS10＋ＶR10 −ＶGS11 (９") Ｖsat 11＝ＶGS11＋ＶR11 −ＶGS12 (10") Ｖsat 12＝ＶGS12＋ＶR12 −ＶGS13 (11") Ｖsat 13＝ＶGS13＋ＶR13 −ＶGS14 (12") Ｖsat 14＝ＶGS14＋ＶR14 −ＶGS15 (13") Ｖsat 15＝ＶGS15＋ＶR15 −ＶGS16 (14") Ｖsat 16＝ＶGS16＋ＶR16 −ＶR17 (15")The saturation voltage V sat 2 of each FET Q2 to Q16
V sat 16 is a divided voltage of the resistance R2~R16 V R2 ~
V R16, the voltage of the resistor R17 if V R17, respectively as follows. V sat 2 = V GS 2 + V R2 -V GS 3 (1 ") V sat 3 = V GS 3 + V R3 -V GS 4 (2") V sat 4 = V GS 4 + V R4 -V GS 5 (3 ") V sat 5 = V GS 5 + V R5 −V GS 6 (4 ″) V sat 6 = V GS 6 + V R6 −V GS 7 (5 ″) V sat 7 = V GS 7 + V R7 −V GS 8 (6 ″) V sat 8 = V GS 8 + V R8 −V GS 9 (7 ″) V sat 9 = V GS 9 + V R9 −V GS 10 (8 ″) V sat 10 = V GS 10 + V R10 −V GS 11 (9 ″) V sat 11 = V GS 11 + V R11 −V GS 12 (10 ″) V sat 12 = V GS 12 + V R12 −V GS 13 (11 ″) V sat 13 = V GS 13 + V R13 −V GS 14 (12 ″) V sat 14 = V GS 14 + V R14 −V GS 15 (13 ″) V sat 15 = V GS 15 + V R15 −V GS 16 (14 ″) V sat 16 = V GS 16 + V R16 −V R17 (15 ″)
【００３０】次に、初段のＦＥＴＱ１がオフすると、こ
れに直列接続されたＦＥＴＱ２〜Ｑ16は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。Next, when the first-stage FET Q1 is turned off, the FETs Q2 to Q16 connected in series are turned off with the reverse bias or zero bias sequentially, and the main terminals 1, 2 are turned off.
Turns off.
【００３１】このように、制御端子３、４に印加される
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。As described above, the on / off control of the first-stage FET Q1 is controlled by the control signals applied to the control terminals 3 and 4, so that the on / off control between the main terminals 1 and 2 can be performed. .
【００３２】ここで、 (15")式からも明らかなように、
最終段のＦＥＴＱ16の飽和電圧Ｖsat 16は、従来例にお
ける最終段のＦＥＴＱ８の飽和電圧Ｖsat ８を示す
（７）式に比較して、抵抗Ｒ17の電圧ＶR17 だけ低くな
っている。このように、抵抗Ｒ17をＦＥＴＱ16のドレイ
ンに直列接続することにより、最終段のＦＥＴＱ16の飽
和電圧Ｖsat 16を低下させることができる。Here, as is clear from equation (15 "),
Saturation voltage V sat 16 of FETQ16 the last stage, as compared with the conventional example showing the saturation voltage V sat 8 of FETQ8 the final stage in the equation (7), which is by the voltage V R17 of the resistor R17 decreases. Thus, the resistor R17 by serially connected to the drain of FET Q16, the saturation voltage V sat 16 of FET Q16 of the final stage can be reduced.
【００３３】表３は、16個のＦＥＴＱ１〜Ｑ16を図２の
ように直列接続し、抵抗Ｒ17の抵抗値を６オームとして
実験した結果である。この表からも明らかなように、ド
レイン電流ＩD ＝ 0.5Ａのとき、最終段のＦＥＴＱ16の
飽和電圧は5.24Ｖに低下している。Table 3 shows the results of an experiment in which 16 FETs Q1 to Q16 are connected in series as shown in FIG. 2 and the resistance of the resistor R17 is 6 ohms. As is clear from this table, when the drain current I D = 0.5 A, the saturation voltage of the final-stage FET Q16 is reduced to 5.24V.
【００３４】 [0034]
【００３５】尚、以上の実施例では、ツェナダイオード
または抵抗を直列接続した場合について述べたが、ツェ
ナダイオードに代えて、複数のダイオードを直列接続し
たもの、或いはアバランシェダイオード、バリスタなど
の非線形インピーダンス素子を用いてもよい。また、必
要に応じてこれらにノイズバイパス用のコンデンサなど
を並列接続してもよい。In the above embodiment, the case where a Zener diode or a resistor is connected in series has been described. Instead of a Zener diode, a plurality of diodes are connected in series, or a non-linear impedance element such as an avalanche diode or a varistor is used. May be used. If necessary, a capacitor for noise bypass or the like may be connected in parallel.
【００３６】[0036]
【発明の効果】以上述べたように本発明によれば、ＦＥ
Ｔを直列接続して構成される高電圧スイッチ回路におい
て、他のＦＥＴの飽和電圧を従来とほぼ同一の電圧に保
ったまま、最終段のＦＥＴの飽和電圧を低下させること
ができる。その結果、最終段のＦＥＴの損失を低減する
ことができると共に、その破損事故を防止することがで
きる。As described above, according to the present invention, the FE
In a high-voltage switch circuit configured by connecting T in series, the saturation voltage of the final-stage FET can be reduced while maintaining the saturation voltage of the other FETs at substantially the same voltage as the conventional one. As a result, the loss of the final-stage FET can be reduced, and the breakage accident thereof can be prevented.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の一実施例を説明するための図である。FIG. 1 is a diagram for explaining an embodiment of the present invention.
【図２】本発明の他の一実施例を説明するための図であ
る。FIG. 2 is a diagram for explaining another embodiment of the present invention.
【図３】従来の高電圧スイッチ回路を説明するための図
である。FIG. 3 is a diagram for explaining a conventional high-voltage switch circuit.
【符号の説明】 １、２…主端子 ３、４…制御端
子 Ｑ１〜Ｑ16…ＦＥＴ Ｚ…ツェナダイ
オード Ｃ１〜Ｃ16…コンデンサ Ｒ１〜Ｒ16…抵
抗[Description of Signs] 1, 2 Main terminal 3, 4 Control terminal Q1 to Q16 FET Z Zener diode C1 to C16 Capacitor R1 to R16 Resistance
Claims (2)
が制御される初段のＦＥＴと、 この初段のＦＥＴのドレイン側に順次直列に接続された
中間段のＦＥＴと、 その中間段のＦＥＴのドレイン側に直列に接続された最
終段のＦＥＴと、 上記初段のＦＥＴのソースとこのＦＥＴに隣接する上記
中間段のＦＥＴのゲートとの間に接続されたコンデンサ
と抵抗との並列回路と、 隣り合う上記中間段のＦＥＴのゲート間に接続されたコ
ンデンサと抵抗との並列回路と、 上記最終段のＦＥＴのゲートとドレイン側との間に接続
されたコンデンサと抵抗との並列回路とを備え、 上記初段のＦＥＴの動作に追従して動作する複数個のＦ
ＥＴを備える高電圧スイッチ回路において、 上記最終段のＦＥＴのドレインと、その最終段のＦＥＴ
に接続された上記コンデンサとの間に、上記最終段のＦ
ＥＴの飽和電圧を低下させるための非線形インピーダン
ス素子を上記最終段のＦＥＴと直列に接続したことを特
徴とする高電圧スイッチ回路。1. A first-stage FET whose conduction is controlled by a control signal applied to a gate, an intermediate-stage FET sequentially connected in series to a drain side of the first-stage FET, and a drain of the intermediate-stage FET A final-stage FET connected in series on the side, a parallel circuit of a capacitor and a resistor connected between the source of the first-stage FET and the gate of the intermediate-stage FET adjacent to this FET, A parallel circuit of a capacitor and a resistor connected between the gate of the intermediate stage FET, and a parallel circuit of a capacitor and a resistor connected between the gate and the drain side of the final stage FET; A plurality of Fs that operate following the operation of the first stage FET
In a high-voltage switch circuit including an ET, the drain of the final stage FET and the final stage FET
Between the capacitor connected to
A high-voltage switch circuit, wherein a non-linear impedance element for lowering the saturation voltage of the ET is connected in series with the last-stage FET.
が制御される初段のＦＥＴと、 この初段のＦＥＴのドレイン側に順次直列に接続された
中間段のＦＥＴと、 その中間段のＦＥＴのドレイン側に直列に接続された最
終段のＦＥＴと、 上記初段のＦＥＴのソースとこのＦＥＴに隣接する上記
中間段のＦＥＴのゲートとの間に接続されたコンデンサ
と抵抗との並列回路と、 隣り合う上記中間段のＦＥＴのゲート間に接続されたコ
ンデンサと抵抗との並列回路と、 上記最終段のＦＥＴのゲートとドレイン側との間に接続
されたコンデンサと抵抗との並列回路とを備え、 上記初段のＦＥＴの動作に追従して動作する複数個のＦ
ＥＴを備える高電圧スイッチ回路において、 上記最終段のＦＥＴのドレインと、その最終段のＦＥＴ
に接続された上記コンデンサとの間に、上記最終段のＦ
ＥＴの飽和電圧を低下させるための抵抗を上記最終段の
ＦＥＴと直列に接続したことを特徴とする高電圧スイッ
チ回路。2. A first-stage FET whose conduction is controlled by a control signal applied to a gate, an intermediate-stage FET sequentially connected in series to a drain side of the first-stage FET, and a drain of the intermediate-stage FET. A final-stage FET connected in series on the side, a parallel circuit of a capacitor and a resistor connected between the source of the first-stage FET and the gate of the intermediate-stage FET adjacent to this FET, A parallel circuit of a capacitor and a resistor connected between the gate of the intermediate stage FET, and a parallel circuit of a capacitor and a resistor connected between the gate and the drain side of the final stage FET; A plurality of Fs that operate following the operation of the first stage FET
In a high-voltage switch circuit including an ET, the drain of the final stage FET and the final stage FET
Between the capacitor connected to
A high-voltage switch circuit, wherein a resistor for reducing the saturation voltage of the ET is connected in series with the last-stage FET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23212594A JP3304636B2 (en) | 1994-09-01 | 1994-09-01 | High voltage switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23212594A JP3304636B2 (en) | 1994-09-01 | 1994-09-01 | High voltage switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879035A JPH0879035A (en) | 1996-03-22 |
| JP3304636B2 true JP3304636B2 (en) | 2002-07-22 |
Family
ID=16934400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23212594A Expired - Lifetime JP3304636B2 (en) | 1994-09-01 | 1994-09-01 | High voltage switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3304636B2 (en) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248120B2 (en) * | 2004-06-23 | 2007-07-24 | Peregrine Semiconductor Corporation | Stacked transistor method and apparatus |
| EP3570374B1 (en) * | 2004-06-23 | 2022-04-20 | pSemi Corporation | Integrated rf front end |
| JP4706381B2 (en) * | 2004-10-22 | 2011-06-22 | 株式会社デンソー | Semiconductor device |
| JP4844089B2 (en) * | 2005-04-19 | 2011-12-21 | 株式会社デンソー | Semiconductor device |
| JP4952004B2 (en) * | 2006-03-06 | 2012-06-13 | 株式会社デンソー | Semiconductor device |
| JP4972977B2 (en) * | 2006-04-03 | 2012-07-11 | 株式会社デンソー | Semiconductor device |
| JP4923686B2 (en) * | 2006-04-06 | 2012-04-25 | 株式会社デンソー | Semiconductor device |
| DE102006037336B3 (en) * | 2006-08-10 | 2008-02-07 | Semikron Elektronik Gmbh & Co. Kg | Level shifter for unidirectional transmission of signals from between circuit paths, has capacitive voltage divider circuit switched between reference potentials of low and high sides, and diodes connected between supply and control inputs |
| US7821069B2 (en) | 2007-01-25 | 2010-10-26 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP5216270B2 (en) * | 2007-08-03 | 2013-06-19 | 株式会社日立メディコ | High voltage switch control circuit and X-ray apparatus using the same |
| EP2128983A1 (en) * | 2008-05-27 | 2009-12-02 | Koninklijke Philips Electronics N.V. | High voltage drive circuit with improved power efficiency and reduced size |
| CH700419A2 (en) * | 2009-02-05 | 2010-08-13 | Eth Zuerich | Jfet series circuit. |
| JP5458760B2 (en) * | 2009-09-14 | 2014-04-02 | 株式会社デンソー | Semiconductor device |
| JP5578612B2 (en) * | 2010-07-30 | 2014-08-27 | 株式会社リガク | Current control device for electron emission device |
| JP5637886B2 (en) * | 2011-02-08 | 2014-12-10 | 新電元工業株式会社 | Semiconductor relay |
| JP5916168B2 (en) * | 2011-06-29 | 2016-05-11 | シナプティクス インコーポレイテッド | High voltage drivers using medium voltage devices |
| US9948252B1 (en) | 2017-04-06 | 2018-04-17 | Psemi Corporation | Device stack with novel gate capacitor topology |
-
1994
- 1994-09-01 JP JP23212594A patent/JP3304636B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0879035A (en) | 1996-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3304636B2 (en) | High voltage switch circuit | |
| US4445055A (en) | Circuit arrangement for controlling a power field-effect switching transistor | |
| US4879641A (en) | Analog multiplex for sensing the magnitude and sense of the current through a h-bridge stage utilizing a single sensing resistance | |
| US4885477A (en) | Differential amplifier and current sensing circuit including such an amplifier | |
| EP0763882B1 (en) | Load driving device | |
| US5404053A (en) | Circuit for controlling the maximum current in a MOS power transistor used for driving a load connected to earth | |
| JPH10285949A (en) | Semiconductor device | |
| US20010052818A1 (en) | Operational amplifier circuit | |
| EP0610066B1 (en) | Capacitance multiplier for the internal frequency compensation of switching regulator integrated circuits | |
| DE102018101177A1 (en) | Switched capacitor circuit and method of operating a switched capacitor circuit | |
| EP0315597A2 (en) | Analog multiplex for sensing the magnitude and sense of the current through a H-bridge stage utilizing a single sensing resistance | |
| CA2087533C (en) | Three terminal non-inverting transistor switch | |
| JPH0281090A (en) | Electric power recovery circuit | |
| JP4151163B2 (en) | MOS transistor drive circuit | |
| JP2000047624A (en) | Driving circuit for display device | |
| JP2797338B2 (en) | Gate drive circuit | |
| JP3979720B2 (en) | Sample and hold circuit | |
| JP3149832B2 (en) | Semiconductor switch circuit | |
| EP0685941B1 (en) | Bootstrap circuit | |
| JPH0130852Y2 (en) | ||
| JPS6134686B2 (en) | ||
| SU980164A1 (en) | Analogue storage | |
| KR910004078Y1 (en) | Selecting circuit for double source of power | |
| JPS61166221A (en) | Power switch | |
| JPH02144708A (en) | Constant power circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020422 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140510 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |