JP3303761B2 - The step-up circuit - Google Patents

The step-up circuit

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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、半導体集積回路等の中に組み込まれる昇圧回路および昇圧回路の制御方法に関する。 TECHNICAL FIELD The present invention relates to a control method of the booster circuit and the boost circuit is incorporated into the semiconductor integrated circuit or the like.

【0002】 [0002]

【従来の技術】半導体メモリ(記憶素子)の一種であるD−RAM(Dynamic-Random Access Memory:随時読み書き可能記憶装置)は、一般にメモリセルトランジスタとしてNMOS(N-channel Metal Oxide Semic BACKGROUND OF THE INVENTION Semiconductor memory D-RAM which is a kind of (storage device) (Dynamic-Random Access Memory: Random Access memory) is generally NMOS (N-channel as a memory cell transistor Metal Oxide semic
onductor)トランジスタ(NMOS電解効果トランジスタ)が使用されることが多い。 Onductor) transistor (NMOS field effect transistor) is often used.

【0003】このようなDRAMにおいて論理“1”の情報をメモリセルに書き込む場合、メモリセルトランジスタの閾値損失をなくすために、メモリセルの転送用トランジスタのゲート電極には外部から供給される外部電源電圧よりも高い電圧を印加する必要がある。 [0003] When information is written in the logical "1" in such a DRAM in a memory cell, in order to eliminate the threshold loss of the memory cell transistor, the external power source to the gate electrode of the transfer transistor of the memory cell is supplied from the outside it is necessary to apply a voltage higher than the voltage.

【0004】そこで、このように外部電源電圧よりも高い電圧を必要とする半導体装置においては、その内部に外部電源電圧を昇圧して高い電圧を発生させる高圧発生回路が設けられている。 [0004] Therefore, in a semiconductor device that requires a higher voltage than the way the external power supply voltage, high voltage generating circuit is provided for generating a high voltage by boosting the external supply voltage therein. 一般にこのような高圧発生回路は、静電容量に対してポンピング動作を行い、高電圧を発生させている。 In general, such high-voltage generating circuit performs the pumping operation against the electrostatic capacitance, thereby generating a high voltage.

【0005】 [0005]

【発明が解決しようとする課題】図4は、従来の昇圧回路の一例を示す接続図である。 Figure 4 [SUMMARY OF THE INVENTION] is a connection diagram showing an example of a conventional booster circuit. また図5は、図4に示す昇圧回路の各部の波形の変化の様子を示すタイミングチャートである。 The Figure 5 is a timing chart showing changes of each part of the waveform of the booster circuit shown in FIG. 図4に示す構成では、電圧検知回路41 In the configuration shown in FIG. 4, the voltage detection circuit 41
が昇圧電圧VXDの電圧を検知する。 But to detect the voltage of the step-up voltage VXD. この昇圧電圧VXDが任意のレベルを下回った場合に、検知信号OSUPがアクティブ(ハイレベル)となる。 When the boosted voltage VXD falls below a given level, the detection signal OSUP becomes active (high level).

【0006】検知信号OSUPがハイレベルになるとNM [0006] When the detection signal OSUP becomes a high level NM
OSトランジスタ44がオンとなり、抵抗分割部45で決まった電圧がPMOS(P-channel Metal Oxide OS transistor 44 is turned on, the voltage determined by resistive division portion 45 is PMOS (P-channel Metal Oxide
Semiconductor)トランジスタ(PMOS電解効果トランジスタ)46のゲート電極に印加され、トランスファゲート47がオンになる。 Semiconductor) is applied to the gate electrode of the transistor (PMOS field effect transistor) 46, transfer gate 47 is turned on.

【0007】この時、接続点50は接地電圧に、また接続点53は電源電圧に固定される。 [0007] At this time, the connection point 50 to the ground voltage, and the connection point 53 is fixed to the power supply voltage. また、リングオシレータ43を停止させていたNMOSトランジスタ48およびPMOSトランジスタ49はオフとなる。 Further, NMOS transistors 48 and PMOS transistor 49 which has stopped the ring oscillator 43 is turned off.

【0008】同時に、PMOSトランジスタ46のドレイン電圧および電流制御部51、52の電圧で決まる接続点50、53、54の電圧によって、リングオシレータ43はポンピング昇圧部42に入カするポンピングクロックVBOSを発生する。 [0008] At the same time, the voltage at the node 50, 53, 54 determined by the voltage of the drain voltage and current control units 51 and 52 of the PMOS transistor 46, the ring oscillator 43 generates a pumping clock VBOS to Input the pumping booster section 42 to.

【0009】即ち、リングオシレータ43の非動作時には、接続点50および53は各々接地電圧あるいは電源電圧に固定されているが、検知信号OSUPがオンになると、NMOSトランジスタ48およびPMOSトランジスタ49がオフとなる。 [0009] That is, during non-operation of the ring oscillator 43 is the connection point 50 and 53 are each fixed to the ground voltage or the power supply voltage, when the detection signal OSUP is turned on, NMOS transistor 48 and PMOS transistor 49 is turned off and Become.

【0010】トランスファゲート47がオンした直後は、接続点54および50の電圧は、その配線容量比によって一端接地電圧に近いレベルもまで引き下げられる。 [0010] Immediately after the transfer gate 47 is turned ON, the voltage at the node 54 and 50 are pulled down to the level close to the one end ground voltage by the line capacitance ratio. その後、PMOSトランジスタ46のドレイン電圧および電流制御部51、52のレベルに応じた電圧になる過程で、1回目のポンピングクロックVBOSが出力される。 Thereafter, the process comprising the voltage corresponding to the level of the drain voltage and current control units 51 and 52 of the PMOS transistor 46, first pumping clock VBOS is output.

【0011】ポンピングクロックVBOSの出力は、接続点54の電圧が安定した後は、任意の一定周期となる。 [0011] The output of the pumping clock VBOS is, after the voltage of the connection point 54 is stabilized, and an arbitrary constant interval. しかしながら上述のような構成では、1回目の出力が遅くなるという間題点があった。 However, in the above-described configuration, there is between problem point that the output of the first is delayed.

【0012】昇圧電圧VXDが低下した後、この低下が検知され、ポンピングにより昇圧されるまでの時間は短いほど良いから、特に最初の1回目のポンピングクロックVBOSが遅くなるのは問題である。 [0012] After the step-up voltage VXD has decreased, this decrease is detected, because the better short time until it is boosted by the pumping, is a problem especially the first of the first of the pumping clock VBOS becomes slow.

【0013】この発明は、このような背景の下になされたもので、昇圧電圧の低下が検知されたとき、ポンピングクロックが高速に出力される昇圧回路および昇圧回路の制御方法を提供することを目的としている。 [0013] The present invention has been made under such a background, when a drop of the boost voltage is detected, that the pumping clock to provide a control method of the booster circuit and the boost circuit is output to high-speed it is an object.

【0014】 [0014]

【課題を解決するための手段】上述した課題を解決するために、請求項1に記載の発明にあっては、入力されるクロックに基づいたポンピング動作により第1のコンデンサに繰り返し電荷を充電して昇圧電圧を発生するポンピング手段と、前記昇圧電圧が予め設定される基準値を下回った場合に検知信号を発生する電圧検知手段と、前記検知信号の発生とともに所定周期の前記クロックを発生するクロック発生手段とを具備し、前記クロック発生手段は、前記検知信号発生直後は前記所定周期より短周期で前記クロックを発生するとともに、前記クロックの周期を制御する制御端子を有し、 前記制御端子には、前 To solve the problems described above SUMMARY OF THE INVENTION, in the first aspect of the present invention, repeatedly charging a charge to the first capacitor by the pumping operation based on the clock input a pumping means for generating a boosted voltage Te, and a voltage detecting means for generating a detection signal when it falls below a reference value which the boosted voltage is set in advance, a clock for generating said clock of a predetermined cycle with generation of said detection signal ; and a generation unit, the clock generating means, together with just the detection signal generator generates the clock in a short period than the predetermined period, a control terminal for controlling the cycle of the clock, to the control terminal It is, before
記検知信号を増幅し且つ抵抗分割により制御された電圧 It amplifies the serial detection signal and voltage controlled by resistance division
を絶縁ゲート型電界効果トランジスタのゲート電極で受 The receiving at a gate electrode of an insulated gate field effect transistor
けた当該絶縁ゲート型電界効果トランジスタのドレイン Digit drain of the insulated gate field effect transistor
と、前記電圧検知手段の出力端子に1端が接続された第 When the first end to an output terminal of said voltage detecting means is connected
2のコンデンサの他端とが接続されることを特徴とする。 And the other end of the second capacitor is characterized in that it is connected. また、請求項2に記載の発明にあっては、入力されるクロックに基づいたポンピング動作により第1のコンデンサに繰り返し電荷を充電して昇圧電圧を発生するポンピング手段と、前記昇圧電圧が予め設定される基準値を下回った場合に検知信号を発生する電圧検知手段と、 Further, in the invention described in claim 2, a pumping means for charging to the repeated charge to the first capacitor by the pumping operation based on the clock input to generate a boosted voltage, sets the boost voltage pre a voltage detecting means for generating a detection signal when it falls below the reference value to be,
前記検知信号の発生とともに所定周波数の前記クロックを発生するクロック発生手段とを具備し、前記クロック発生手段は、前記検知信号の発生から所定の期間は前記所定周波数より高い周波数の前記クロックを発生するとともに、前記クロックの周波数を制御する制御端子を有し、 前記制御端子には、前記検知信号を増幅し且つ抵抗 Comprising a clock generating means for generating said clock of a predetermined frequency with the generation of said detection signal, said clock generating means for a predetermined period from the occurrence of said detection signal for generating said clock of a frequency higher than the predetermined frequency together, it has a control terminal for controlling the frequency of said clock, wherein the control terminal, and amplifying the detection signal resistor
分割により制御された電圧を絶縁ゲート型電界効果トラ The voltage controlled by dividing an insulated gate field effect tiger
ンジスタのゲート電極で受けた当該絶縁ゲート型電界効 The insulated gate field effect received by the gate electrode of Njisuta
果トランジスタのドレインと、前記電圧検知手段の出力 And the drain of the fruit transistors, the output of said voltage detecting means
端子に1端が接続された第2のコンデンサの他端とが接 And the other end of the second capacitor is one end to the terminal is connected to contact
続されるを特徴とする。 And wherein the be continued. また、請求項3に記載の発明にあっては、前記クロック発生手段は、 前記制御端子の出 Further, in the invention described in claim 3, wherein the clock generating means, out of the control terminal
に基づいて駆動電流が制御される絶縁ゲート型電界効果トランジスタゲート電極受け型リングオシレータであることを特徴とする。 Characterized in that an insulated gate field effect transistor gate electrode receiving-type ring oscillator drive current is controlled on the basis of the force.

【0015】 [0015]

【発明の実施の形態】A. DETAILED DESCRIPTION OF THE INVENTION A. 第1の実施の形態 以下に、本発明について説明する。 The following first embodiment describes the present invention. 図1は、本発明の第1の実施の形態にかかる昇圧回路の構成を示す接続図である。 Figure 1 is a connection diagram showing a configuration of a booster circuit according to a first embodiment of the present invention. また図2は、図1に示す昇圧回路の各部の波形の変化の様子を示すタイミングチャートである。 The Figure 2 is a timing chart showing changes of each part of the waveform of the booster circuit shown in FIG.

【0016】図1において、1は電圧検知回路である。 [0016] In FIG. 1, 1 is a voltage detection circuit.
この電圧検知回路1は昇圧電圧VXDの電圧を検知し、昇圧電圧VXDが任意のレベルを下回った場合に、検知信号OSUPをアクティブ(ハイレベル)にする。 The voltage detection circuit 1 detects the voltage of the boosted voltage VXD, when the boosted voltage VXD falls below any level, the detection signal OSUP active (high level).

【0017】検知信号OSUPがハイレベルになるとNM [0017] When the detection signal OSUP becomes a high level NM
OSトランジスタ4がオンとなり、抵抗分割部5で決まった電圧がPMOSトランジスタ6のゲート電極に印加され、PMOSトランジスタ6がオンになる。 OS transistor 4 is turned on, the voltage determined by resistive division unit 5 is applied to the gate electrode of the PMOS transistor 6, the PMOS transistor 6 is turned on.

【0018】PMOSトランジスタ6がオンになるとトランスファゲート7がオンとなり、これによって接続点10は接地電圧に、接続点13は電源電圧に固定される。 The transfer gate 7 when PMOS transistor 6 is turned on is turned on, to the connecting point 10 the ground voltage, the connection point 13 is fixed to the power supply voltage. こうして、リングオシレータ3を非動作状態にしていたNMOSトランジスタ8およびPMOSトランジスタ9はオフになる。 Thus, NMOS transistor 8 and a PMOS transistor 9 had a ring oscillator 3 in the non-operating state is turned off.

【0019】NMOSトランジスタ8およびPMOSトランジスタ9がオフになると同時に、カップリング容量15により一時的に接続点14の電圧が引き上げられる。 [0019] NMOS transistor 8 and the PMOS transistor 9 is simultaneously turned off, the voltage temporarily connecting point 14 is pulled by the coupling capacitor 15. これにより、接続点14と10とが接続された時の容量比による一時的な電圧の低下が防止される。 Thus, reduction in the transient voltage due to capacity ratio when the connection points 14 and 10 are connected can be prevented.

【0020】接続点14、13、10の電圧は、PMO [0020] The voltage at the connection point 14,13,10 is, PMO
Sトランジスタ6のドレイン電圧および電流制御部1 The drain voltage and the current control unit of the S transistor 6 1
1、12の電圧で決まる電圧に達し、これによってリングオシレータ3からは、ポンピング昇圧部2に入力されるポンピングクロックVBOSの1回目が高速に発生する。 It reaches a voltage determined by the voltage of 1, 12, whereby the ring oscillator 3, first pumping clock VBOS inputted to pumping up unit 2 is generated in high speed. 従って、昇圧電圧VXDが低下してから、その昇圧電圧VXDが元の電圧に回復するまでが高速化される。 Therefore, the boosted voltage VXD is lowered, the boosted voltage VXD until restored to the original voltage is faster.

【0021】B. [0021] B. 第2の実施の形態 図3は、本発明の第2の実施の形態にかかる昇圧回路の構成を示す接続図である。 The second Embodiment FIG. 3 of a connection diagram showing a configuration of a booster circuit according to a second embodiment of the present invention. 図3において、21は電圧検知回路である。 3, 21 is a voltage detection circuit. この電圧検知回路21は昇圧電圧VXDの電圧を検知し、昇圧電圧VXDが任意のレベルを下回った場合に、検知信号OSUPをアクティブ(ハイレベル)にする。 The voltage detection circuit 21 detects the voltage of the boosted voltage VXD, when the boosted voltage VXD falls below any level, the detection signal OSUP active (high level).

【0022】検知信号OSUPがハイレベルになるとNM [0022] When the detection signal OSUP becomes a high level NM
OSトランジスタ24がオンとなり、抵抗分割部25で決まった電圧がPMOSトランジスタ26のゲート電極に印加され、PMOSトランジスタ26がオンになる。 OS transistor 24 is turned on, the voltage determined by the resistance division unit 25 is applied to the gate electrode of the PMOS transistor 26, PMOS transistor 26 is turned on.

【0023】PMOSトランジスタ26がオンになるとトランスファゲート27がオンとなり、これによって接続点30は接地電圧に、接続点33は電源電圧に固定される。 The transfer gate 27 is turned on when PMOS transistor 26 is turned on, whereby the connection point 30 to the ground voltage, the connection point 33 is fixed to the power supply voltage. こうして、リングオシレータ23を非動作状態にしていたNMOSトランジスタ28およびPMOSトランジスタ29はオフになる。 Thus, NMOS transistor 28 and PMOS transistor 29 has a ring oscillator 23 in a non-operating state is turned off.

【0024】NMOSトランジスタ28およびPMOS [0024] The NMOS transistor 28 and PMOS
トランジスタ29がオフになると同時に、コンデンサ3 At the same time the transistor 29 is turned off, the capacitor 3
5により一時的に接続点34の電圧が引き上げられる。 Temporarily the voltage of the node 34 by 5 is raised.
なおこのコンデンサ35としては、例えば半導体集積回路において、導電層を一方の電極とし、この導電層の下方の半導体領域を他方の電極として構成し、閾値による電位差の損失をなくしてカップリングの効率を高めている。 Note that this capacitor 35 is, for example, in a semiconductor integrated circuit, the conductive layer as one electrode, a semiconductor region below the conductive layer formed as the other electrode, the efficiency of coupling to eliminate the loss of the potential difference due to the threshold It is enhanced. このような構成により、接続点34と30とが接続された時の容量比による一時的な電圧の低下が防止される。 With such a configuration, decrease in the temporary voltage due to the capacitance ratio when the connection points 34 and 30 is connected is prevented.

【0025】接続点34、33、30の電圧は、PMO [0025] The voltage at the connection point 34,33,30 is, PMO
Sトランジスタ26のドレイン電圧および電流制御部3 The drain of the S transistor 26 voltage and current controller 3
1、32の電圧で決まる電圧に達し、これによってリングオシレータ23からは、ポンピング昇圧部22に入力されるポンピングクロックVBOSの1回目が高速に発生する。 Reaches a voltage determined by the voltage of 1.32, whereby the ring oscillator 23, first pumping clock VBOS inputted to the pumping booster 22 is generated at a high speed. 従って、昇圧電圧VXDが低下してから、その昇圧電圧VXDが元の電圧に回復するまでが高速化される。 Therefore, the boosted voltage VXD is lowered, the boosted voltage VXD until restored to the original voltage is faster.

【発明の効果】以上説明したように、この発明によれば、入力されるクロックに基づいたポンピング動作により第1のコンデンサに繰り返し電荷を充電して昇圧電圧を発生するポンピング手段と、昇圧電圧が予め設定される基準値を下回ったか場合に検知信号を発生する電圧検知手段と、検知信号の発生とともに所定周期のクロックを発生するクロック発生手段とを具備する昇圧回路において、検知信号発生直後はクロック発生手段が発生するクロックの周期を所定周期より短く制御する。 As described in the foregoing, according to the present invention, a pumping means for repeatedly generating a boosted voltage charges the charge to the first capacitor by the pumping operation based on the clock input, the boosted voltage a voltage detecting means for generating a detection signal when either falls below the reference value set in advance, step-up circuit having a clock generating means for generating a clock of a predetermined cycle the occurrence of the detection signal, after the detection signal generated clock controlling shorter than the predetermined cycle period of the clock generating means generates. また、検知信号の電圧値に比例してクロック発生手段が発生するクロックの周期が短くなる昇圧回路において、電圧検知手段の出力端子と制御端子との間を第2のコンデンサによって接続するので、昇圧電圧の低下が検知されたとき、ポンピングクロックが高速に出力される昇圧回路および昇圧回路の制御方法が実現可能であるという効果が得られる。 Further, the booster circuit period of the clock which the clock generating means in proportion to the voltage value of the detection signal is generated is shortened, between the output terminal and the control terminal of the voltage detecting means so connected by a second capacitor, the boosting when the voltage drop is detected, the effect is obtained that the control method of the booster circuit and the booster circuit pumping clock is output to the high speed can be realized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の第1の実施の形態にかかる昇圧回路の構成を示す接続図である。 1 is a connection diagram showing a configuration of a booster circuit to a first embodiment of the present invention.

【図2】 図1に示す昇圧回路の各部の波形の変化の様子を示すタイミングチャートである。 2 is a timing chart showing changes of each part of the waveform of the booster circuit shown in FIG.

【図3】 本発明の第2の実施の形態にかかる昇圧回路の構成を示す接続図である。 3 is a connection diagram showing a configuration of a booster circuit according to a second embodiment of the present invention.

【図4】 従来の昇圧回路の一例を示す接続図である。 4 is a connection diagram showing an example of a conventional booster circuit.

【図5】 図4に示す昇圧回路の各部の波形の変化の様子を示すタイミングチャートである。 5 is a timing chart showing changes of each part of the waveform of the booster circuit shown in FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、21、41 電圧検知回路 2、22、42 ポンピング昇圧部 3、23、43 リングオシレータ 4、24、44 NMOSトランジスタ 5、25、45 抵抗分割部 6、26、46 PMOSトランジスタ 7、27、47 トランスファゲート 8、28、48 NMOSトランジスタ 9、29、49 PMOSトランジスタ 10、30、50 接続点 11、31、51 電流制御部 12、32、52 電流制御部 13、33、53 接続点 14、34、54 接続点 15 カップリング容量 35 コンデンサ OSUP 検知信号 VXD 昇圧電圧 1, 21, 41 voltage detection circuit 2,22,42 pumping booster 3,23,43 ring oscillator 4,24,44 NMOS transistors 5,25,45 resistance division unit 6,26,46 PMOS transistor 7,27,47 transfer gate 8, 28, 48 NMOS transistor 9,29,49 PMOS transistors 10, 30 and 50 connection points 11, 31, 51 current controller 12, 32, 52 current controller 13,33,53 connection points 14, 34, 54 connection point 15 a coupling capacitor 35 capacitor OSUP detection signal VXD boosted voltage

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) H02M 3/07 G11C 11/413 H01L 21/822 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) H02M 3/07 G11C 11/413 H01L 21/822

Claims (3)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 入力されるクロックに基づいたポンピング動作により第1のコンデンサに繰り返し電荷を充電して昇圧電圧を発生するポンピング手段と、前記昇圧電圧が予め設定される基準値を下回った場合に検知信号を発生する電圧検知手段と、前記検知信号の発生とともに所定周期の前記クロックを発生するクロック発生手段とを具備し、 前記クロック発生手段は、前記検知信号発生直後は前記所定周期より短周期で前記クロックを発生するとともに、前記クロックの周期を制御する制御端子を有し、 And 1. A pumping means for charging the repeated charge to the first capacitor by the pumping operation based on the clock inputted to generate a boosted voltage, if a value below the reference value the boosted voltage is set in advance comprising a voltage detecting means for generating a detection signal, and a clock generating means for generating said clock of a predetermined cycle the occurrence of the detection signal, said clock generating means, the detection signal short period than the predetermined period immediately after occurrence in addition to generating the clock has a control terminal for controlling the cycle of the clock, before
    記制御端子には、前記検知信号を増幅し且つ抵抗分割に The serial control terminal, the amplified and resistive dividing the detection signal
    より制御された電圧を絶縁ゲート型電界効果トランジス A more controlled voltage insulated gate field effect transistor
    タのゲート電極で受けた当該絶縁ゲート型電界効果トラ The insulated gate field effect tiger received by the gate electrode of the data
    ンジスタのドレインと、前記電圧検知手段の出力端子に And the drain of Njisuta, the output terminal of said voltage detecting means
    1端が接続された第2のコンデンサの他端とが接続され And the other end of the second capacitor is connected to one end of which is connected
    ことを特徴とする昇圧回路。 Boosting circuit, characterized in that that.
  2. 【請求項2】 入力されるクロックに基づいたポンピング動作により第1のコンデンサに繰り返し電荷を充電して昇圧電圧を発生するポンピング手段と、前記昇圧電圧が予め設定される基準値を下回った場合に検知信号を発生する電圧検知手段と、前記検知信号の発生とともに所定周波数の前記クロックを発生するクロック発生手段とを具備し、 前記クロック発生手段は、前記検知信号の発生から所定の期間は前記所定周波数より高い周波数の前記クロックを発生するとともに、前記クロックの周波数を制御する制御端子を有し、 前記制御端子には、前記検知信号を増 2. A pumping means for charging the repeated charge to the first capacitor by the pumping operation based on the clock inputted to generate a boosted voltage, if a value below the reference value the boosted voltage is set in advance comprising a voltage detecting means for generating a detection signal, and a clock generating means for generating said clock of a predetermined frequency with the generation of said detection signal, said clock generating means, the predetermined time period from the occurrence of the detection signal is the predetermined thereby generating said clock of a frequency higher than the frequency, a control terminal for controlling the frequency of the clock, to the control terminal, increasing the detection signal
    幅し且つ抵抗分割により制御された電圧を絶縁ゲート型 The width and voltage controlled by resistance division insulated gate
    電界効果トランジスタのゲート電極で受けた当該絶縁ゲ The insulating gate which receives at the gate electrode of the field effect transistor
    ート型電界効果トランジスタのドレインと、前記電圧検 And the drain of over preparative type field effect transistor, said voltage detection
    知手段の出力端子に1端が接続された第2のコンデンサ Second capacitor one end of which is connected to the output terminal of knowledge means
    の他端とが接続されることを特徴とする昇圧回路。 A booster circuit and the other end of which is characterized in that connected.
  3. 【請求項3】 前記クロック発生手段は、 前記制御端子 Wherein said clock generating means, said control terminal
    の出力に基づいて駆動電流が制御される絶縁ゲート型電界効果トランジスタゲート電極受け型リングオシレータであることを特徴とする請求項1又は2に記載の昇圧回路。 Booster circuit according to claim 1 or 2, characterized in that the drive current is insulated gate field effect transistor gate electrode receiving-type ring oscillator is controlled based on the output.
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