JP3302951B2 - Input circuit of DC-DC converter - Google Patents
Input circuit of DC-DC converterInfo
- Publication number
- JP3302951B2 JP3302951B2 JP23163499A JP23163499A JP3302951B2 JP 3302951 B2 JP3302951 B2 JP 3302951B2 JP 23163499 A JP23163499 A JP 23163499A JP 23163499 A JP23163499 A JP 23163499A JP 3302951 B2 JP3302951 B2 JP 3302951B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- circuit
- current
- input
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＤＣ−ＤＣコンバー
タの入力回路に関し、特にＤＣ−ＤＣコンバータを入力
過電流に対して保護し、ＤＣ−ＤＣコンバータへの突入
電流を防止するＤＣ−ＤＣコンバータの入力回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input circuit of a DC-DC converter, and more particularly to a DC-DC converter for protecting a DC-DC converter against input overcurrent and preventing an inrush current to the DC-DC converter. Related to input circuit.
【０００２】[0002]
【従来の技術】ＤＣ−ＤＣコンバータでは、入力電流ま
たは出力電流が規定値以上の過電流状態なったとき、制
御信号を出して規定値以上の電流が流れないように制御
している。2. Description of the Related Art In a DC-DC converter, when an input current or an output current is in an overcurrent state of a specified value or more, a control signal is issued to control a current not to exceed a specified value.
【０００３】この過電流を防止する方式として、例え
ば、特開平１−１９４８６６号公報には、直流安定化電
源としては、交流電力を整流直流化し若しくは直流電力
を入力してトランスの一次側に接続し、この接続された
電力を整流平滑化して直流出力するコンバータ部と、こ
のコンバータ部の出力電圧を検出し、当該コンバータ部
の出力電圧が判定の基準電圧であるようにすると共に、
抑止信号が入力されたときは出力電力を減少させる方向
にスイッチング素子にスイッチング信号を送る出力安定
部とを備える方式が開示されている。As a method for preventing this overcurrent, for example, Japanese Unexamined Patent Publication (Kokai) No. 1-194866 discloses a DC stabilized power supply, which rectifies AC power or inputs DC power and connects it to the primary side of a transformer. Then, a converter unit that rectifies and smoothes the connected power and outputs a direct current, and detects an output voltage of the converter unit so that the output voltage of the converter unit is a reference voltage for determination.
There is disclosed a system including an output stabilizing unit that sends a switching signal to a switching element in a direction to decrease output power when a suppression signal is input.
【０００４】この特開平１−１９４８６６号公報で開示
された方式は図８に示すように入力電圧補正回路５１は
入力電圧信号回路４７の検出した信号Ｅｃによりゲイン
が定められ、カレントトランス４８で検出して整流平滑
化された検出信号Ｉinsを補正して電力信号Ｉ’insを出
力する。これをＰＷＭ制御回路５５に入力することで、
出力電力を減少させる方向にＤＣ−ＤＣコンバータのス
イッチング素子が動作し、過電流保護を行う。In the method disclosed in Japanese Patent Application Laid-Open No. 1-194866, the gain of an input voltage correction circuit 51 is determined by a signal Ec detected by an input voltage signal circuit 47 as shown in FIG. Then, the rectified and smoothed detection signal Iins is corrected and the power signal I'ins is output. By inputting this to the PWM control circuit 55,
The switching element of the DC-DC converter operates in a direction to decrease the output power, and performs overcurrent protection.
【０００５】また、ＤＣ−ＤＣコンバータの過電流保護
回路には、ＤＣ−ＤＣコンバータのスイッチング素子を
遮断させ保護動作を行う方式がある。この方式として
は、例えば、特開平５−１９９７４０号公報には、ＤＣ
−ＤＣコンバータの入力電流を監視し、過電流を検出す
る過電流検出部と電流供給経路に設けられたスイッチン
グ素子と前記スイッチング素子を過電流の状態により制
御する制御回路を形成してＤＣ−ＤＣコンバータを過電
流から保護する方式が開示されている。この特開平５−
１９９７４０号公報で開示された手法は、図９に示すよ
うに、ＤＣ−ＤＣコンバータの負荷に供給される電流に
比例する入力電流を過電流検出部４００の中の抵抗６２
により監視し、過電流を検出する過電流検出部４００と
ＤＣ−ＤＣコンバータの負荷に供給される電流供給経路
に設けられたスイッチング素子５９と、過電流を検出す
る過電流検出部４００によって検出された過電流の値が
第１の値未満のときにスイッチング素子５９をオン状態
に保持し、過電流の値が第１の値以上で第２の値未満の
とき過電流の値に応じて幅が変化するパルスを出力して
スイッチング素子５９をこのパルスに応じて動作させ、
前記第２の値以上のとき前記スイッチング素子５９を遮
断させる制御回路５００により、過電流の保護を行う。[0005] Further, as an overcurrent protection circuit of a DC-DC converter, there is a method of performing a protection operation by shutting off a switching element of the DC-DC converter. As this method, for example, JP-A-5-199740 discloses a DC
Forming an overcurrent detection unit for monitoring an input current of the DC converter and detecting an overcurrent, a switching element provided in a current supply path, and a control circuit for controlling the switching element according to an overcurrent state; A scheme for protecting the converter from overcurrent is disclosed. This Japanese Unexamined Patent Publication No.
The method disclosed in Japanese Patent Application Laid-Open No. 1997740 discloses a method in which an input current proportional to a current supplied to a load of a DC-DC converter is connected to a resistor 62 in an overcurrent detection unit 400, as shown in FIG.
And a switching element 59 provided in a current supply path to be supplied to the load of the DC-DC converter, and an overcurrent detection unit 400 that detects an overcurrent. When the value of the overcurrent is less than the first value, the switching element 59 is kept in the ON state, and when the value of the overcurrent is equal to or more than the first value and less than the second value, the width according to the value of the overcurrent is changed. Is output, and the switching element 59 is operated according to this pulse.
When the value is equal to or larger than the second value, overcurrent protection is performed by the control circuit 500 that shuts off the switching element 59.
【０００６】[0006]
【発明が解決しようとする課題】特開平１−１９４８６
６号公報の方式の場合、過電流状態が長く続くとＤＣ−
ＤＣコンバータのスイッチング素子が過負荷状態とな
り、発熱が多くなり過大な放熱方法が必要になったり、
スイッチング素子にストレスがかかったりする問題があ
った。Problems to be Solved by the Invention
In the case of the system disclosed in Japanese Patent Application Laid-Open Publication No. 6-106, DC-
The switching element of the DC converter becomes overloaded, generates more heat, and requires an excessive heat dissipation method.
There is a problem that stress is applied to the switching element.
【０００７】また、ＤＣ−ＤＣコンバータのスイッチン
グ素子で電流を制限しているため、このスイッチング素
子が短絡で壊れた場合、過電流保護動作ができない問題
があった。Further, since the current is limited by the switching element of the DC-DC converter, if this switching element is broken by a short circuit, there is a problem that the overcurrent protection operation cannot be performed.
【０００８】特開平５−１９９７４０号公報の過電流保
護回路は、スイッチング素子５９をパルスに応じてスイ
ッチングさせるため、過電流動作時にスイッチング素子
５９が動作することでＤＣ−ＤＣコンバータの入力側に
パルス状の電流が流れ、供給電源５６を共通で使用して
いる他のＤＣ−ＤＣコンバートに影響を与える問題があ
る。The overcurrent protection circuit disclosed in Japanese Patent Application Laid-Open No. 5-199740 switches the switching element 59 in response to a pulse. Therefore, when the switching element 59 operates during an overcurrent operation, a pulse is applied to the input side of the DC-DC converter. Current flows, which affects other DC-DC converters that commonly use the power supply 56.
【０００９】また、電源投入時の突入電流時にもスイッ
チング素子５９がパルスに応じてスイッチング動作する
ためＤＣ−ＤＣコンバータ内部のコンデンサへの充電時
間が長くなったり、前記第２の値以上のときスイッチン
グ素子５９を遮断させるため、突入電流で誤動作する問
題がある。Also, the switching element 59 performs a switching operation in response to a pulse even when an inrush current occurs when the power is turned on, so that the charging time for the capacitor inside the DC-DC converter becomes longer, or when the switching value exceeds the second value, the switching is performed. Since the element 59 is cut off, there is a problem that a malfunction occurs due to an inrush current.
【００１０】本発明の目的は、ＤＣ−ＤＣコンバータを
入力過電流に対して保護し、ＤＣ−ＤＣコンバータへの
突入電流を防止するＤＣ−ＤＣコンバータの入力回路を
提供することにある。An object of the present invention is to provide an input circuit of a DC-DC converter that protects the DC-DC converter against input overcurrent and prevents an inrush current to the DC-DC converter.
【００１１】また、本発明の目的は、複数のＤＣ−ＤＣ
コンバータを並列接続した電源において、突入電流防止
や入力電流の過電流保護機能を併せ持ったＤＣ−ＤＣコ
ンバータの入力回路を提供することにある。Further, an object of the present invention is to provide a plurality of DC-DC
It is an object of the present invention to provide an input circuit of a DC-DC converter having a function of preventing inrush current and protecting an input current from overcurrent in a power supply in which converters are connected in parallel.
【００１２】[0012]
【課題を解決するための手段】本発明によるＤＣ−ＤＣ
コンバータの入力回路は、直流電圧源と、ＤＣ−ＤＣコ
ンバータの間に挿入され、前記直流電流源の一端と前記
ＤＣ−ＤＣコンバータの一端との間に挿入される可変抵
抗素子と、前記可変抵抗素子を流れる電流の値を検出す
る電流検出素子と、前記電流検出素子により検出された
電流の値が第１の所定の値に達したときに前記可変抵抗
素子を流れる電流の値がその第１の所定値以上にならな
いように前記可変抵抗素子の抵抗値を制御する第１の制
御回路と、前記電流検出素子により検出された電流の値
を平均化して出力する平均化回路と、前記平均化回路の
出力を第２の所定の値と比較する比較回路と、前記比較
回路により前記平均化回路の出力が前記第２の所定の値
よりも大きいことが判定されたときに、前記可変抵抗素
子を非導通状態とする第２の制御回路と、を備えること
を特徴とする。SUMMARY OF THE INVENTION DC-DC according to the present invention
An input circuit of the converter includes a variable resistance element inserted between a DC voltage source and a DC-DC converter, and inserted between one end of the DC current source and one end of the DC-DC converter; A current detection element for detecting a value of a current flowing through the element; and a value of a current flowing through the variable resistance element when the value of the current detected by the current detection element reaches a first predetermined value. A first control circuit for controlling the resistance value of the variable resistance element so as not to exceed a predetermined value, an averaging circuit for averaging and outputting a current value detected by the current detection element, and A comparison circuit for comparing the output of the circuit with a second predetermined value; and the variable resistance element when the comparison circuit determines that the output of the averaging circuit is larger than the second predetermined value. Is non-conductive A second control circuit that, characterized in that it comprises a.
【００１３】更に、本発明によるＤＣ−ＤＣコンバータ
の入力回路は、上記のＤＣ−ＤＣコンバータの入力回路
において、前記平均化回路が前記電流検出素子により検
出された電流の値を平均化する前に前記電流検出素子に
より検出された電流の値を検波する検波回路を更に備え
ることを特徴とする。Further, in the input circuit of the DC-DC converter according to the present invention, in the input circuit of the DC-DC converter, before the averaging circuit averages the value of the current detected by the current detecting element. It further comprises a detection circuit for detecting the value of the current detected by the current detection element.
【００１４】更に、本発明によるＤＣ−ＤＣコンバータ
の入力回路は、上記のＤＣ−ＤＣコンバータの入力回路
において、前記比較回路の比較結果をラッチするラッチ
回路を更に備えることを特徴とする。Further, the input circuit of the DC-DC converter according to the present invention is characterized in that the input circuit of the DC-DC converter further comprises a latch circuit for latching a comparison result of the comparison circuit.
【００１５】更に、本発明によるＤＣ−ＤＣコンバータ
の入力回路は、上記のＤＣ−ＤＣコンバータの入力回路
において、前記比較回路により前記平均化回路の出力が
前記第２の所定の値よりも大きいことが判定されたとき
に、制御信号を前記ＤＣ−ＤＣコンバータに出力する出
力回路を更に備えること特徴とする。Further, in the input circuit of the DC-DC converter according to the present invention, in the input circuit of the DC-DC converter, the output of the averaging circuit is larger than the second predetermined value by the comparison circuit. The output circuit outputs a control signal to the DC-DC converter when is determined.
【００１６】更に、本発明によるＤＣ−ＤＣコンバータ
の入力回路は、上記のＤＣ−ＤＣコンバータの入力回路
において、前記可変抵抗素子はＦＥＴであり、前記電流
検出素子は前記直流電流源の一端と前記ＤＣ−ＤＣコン
バータの一端との間で前記可変抵抗素子と直列に挿入さ
れる抵抗であることを特徴とする。Further, in the input circuit of the DC-DC converter according to the present invention, in the input circuit of the DC-DC converter, the variable resistance element is an FET, and the current detection element is connected to one end of the DC current source and the DC current source. The variable resistor is a resistor inserted in series with one end of the DC-DC converter.
【００１７】更に、本発明によるＤＣ−ＤＣコンバータ
の入力回路は、上記のＤＣ−ＤＣコンバータの入力回路
において、前記第１の制御回路は、コレクタ電流により
前記ＦＥＴのソース・ゲート間電圧を制御するトランジ
スタを備えることを特徴とする。Further, in the input circuit of the DC-DC converter according to the present invention, in the input circuit of the DC-DC converter, the first control circuit controls a source-gate voltage of the FET by a collector current. It is characterized by including a transistor.
【００１８】更に、本発明によるＤＣ−ＤＣコンバータ
の入力回路は、上記のＤＣ−ＤＣコンバータの入力回路
において、前記第２の制御回路はフォトカプラを備える
ことを特徴とする。Further, the input circuit of the DC-DC converter according to the present invention is characterized in that in the input circuit of the DC-DC converter, the second control circuit includes a photocoupler.
【００１９】更に、本発明によるＤＣ−ＤＣコンバータ
の入力回路は、上記のＤＣ−ＤＣコンバータの入力回路
において、前記直流電圧源の投入時に前記直流電圧源の
電圧が最終値になった期間よりも長い期間を要して前記
可変抵抗素子の抵抗値を徐々に定常値まで低下させる素
子を更に備えることを特徴とする。Further, in the input circuit of the DC-DC converter according to the present invention, in the input circuit of the DC-DC converter, the input circuit of the DC-DC converter may have a longer period than the period when the voltage of the DC voltage source reaches a final value when the DC voltage source is turned on. The variable resistance element further includes an element for gradually reducing the resistance value of the variable resistance element to a steady value over a long period of time.
【００２０】[0020]
【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の実施の形態につき詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to clarify the above and other objects, features and advantages of the present invention, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
【００２１】本発明の実施形態によるＤＣ−ＤＣコンバ
ータの入力回路は、図１に示すように、入力ＤＣ電源１
とＤＣ−ＤＣコンバータ２００との間に接続される。入
力電源１の負極側端子とＤＣ−ＤＣコンバータ２００の
入力端子の間にはスイッチ２、入力電流検出用抵抗４、
ＮチャネルＭＯＳＦＥＴ１２が直列に接続される。本発
明の実施形態によるＤＣ−ＤＣコンバータの入力回路
は、入力電流検出用抵抗４と、ＮチャネルＭＯＳＦＥＴ
１２と、ダイオード７と、抵抗５、６と、入力電流検出
用抵抗４の一方の端子にダイオード７と抵抗５を介して
ベースが接続し、入力電流検出用抵抗４のもう一方の端
子にはエミッタが接続し、抵抗６を通してコレクタがＮ
チャネルＭＯＳＦＥＴ１２のゲートに接続しているＮＰ
Ｎトランジスタ３と、入力電流を前記入力電流検出用抵
抗４によって検出された電圧を検波することによって検
出する検波回路１５と、その電圧を平均化する平均化回
路１６と、平均化した電圧を検出する電圧検出回路１７
と、検出した電圧を基準電圧と比較する比較回路１８
と、比較した結果の値をラッチするラッチ回路１９と、
ラッチ回路１９の出力を抵抗５を介してＮＰＮトランジ
スタ３のベースに供給するダイオード１３と、ラッチ回
路１９の出力をＤＣ−ＤＣコンバータの制御回路２２に
供給するダイード１４と、コンデンサ８と、ツェナーダ
イオード９と、抵抗１０と、ＮチャネルＭＯＳＦＥＴ１
２に電源１からの電圧を供給する抵抗１１とを備える。The input circuit of the DC-DC converter according to the embodiment of the present invention comprises, as shown in FIG.
And the DC-DC converter 200. A switch 2 and an input current detection resistor 4 are provided between the negative terminal of the input power source 1 and the input terminal of the DC-DC converter 200.
N-channel MOSFETs 12 are connected in series. The input circuit of the DC-DC converter according to the embodiment of the present invention includes an input current detection resistor 4 and an N-channel MOSFET.
A base is connected to one terminal of the input current detecting resistor 4 via a diode 7 and one terminal of the input current detecting resistor 4. The emitter is connected and the collector is N
NP connected to the gate of channel MOSFET 12
An N transistor 3, a detection circuit 15 for detecting an input current by detecting a voltage detected by the input current detection resistor 4, an averaging circuit 16 for averaging the voltage, and a detection circuit for detecting the averaged voltage Voltage detection circuit 17
And a comparison circuit 18 for comparing the detected voltage with a reference voltage
A latch circuit 19 for latching the value of the comparison result;
A diode 13 for supplying the output of the latch circuit 19 to the base of the NPN transistor 3 via the resistor 5; a diode 14 for supplying the output of the latch circuit 19 to the control circuit 22 of the DC-DC converter; a capacitor 8; 9, a resistor 10, and an N-channel MOSFET 1
2 is provided with a resistor 11 for supplying a voltage from the power supply 1.
【００２２】電流検出用抵抗４とＭＯＳＦＥＴ１２のソ
ースとの接続点と入力電源１の正極間には、ＭＯＳＦＥ
Ｔ１２にバイアスを与える抵抗１０，１１が直列に接続
し、その接続点にはＭＯＳＦＥＴ１２のゲートが接続し
ている。ＭＯＳＦＥＴ１２は、突入電流を抑制する機能
と入力電流を遮断する機能を併せ持った素子で、ＭＯＳ
ＦＥＴ１２のゲート・ソース間にはゲートへの過電圧保
護用のツェナーダイオード９とソフトスタート用の（直
流電圧源１の投入時に直流電圧源１の電圧が最終値にな
るまでの期間よりも長い期間を要してＮチャネルＭＯＳ
ＦＥＴ１２のソース・ドレイン間抵抗値を定常値まで徐
々に低下させるための）コンデンサ８が接続されてい
る。ＮＰＮトランジスタ３は、電流制限用抵抗６を通し
てコレクタが、ＭＯＳＦＥＴ１２のゲートの接続してい
る。ＮＰＮトランジスタ３は、抵抗４の両端間の電圧に
応じたコレクタ電流によりＭＯＳＦＥＴ１２のゲート電
圧を下げて、ＭＯＳＦＥＴ１２のドレイン・ソース間の
ＯＮ抵抗を制御し、突入電流の防止と入力電流の遮断を
行っている。ダイオード７、１３は、それぞれのアノー
ド側の電流、電圧が互いに干渉するのを防止するために
挿入されている。なお、トランジスタ３は通常の状態に
おいては、遮断状態である。トランジスタ３は、後述す
るように、突入電流保護時及び過電流保護時に導通状態
となる。A MOSFE is connected between the connection point between the current detecting resistor 4 and the source of the MOSFET 12 and the positive electrode of the input power supply 1.
Resistors 10 and 11 for applying a bias to T12 are connected in series, and the connection point is connected to the gate of MOSFET12. The MOSFET 12 is an element having both a function of suppressing an inrush current and a function of cutting off an input current.
Between the gate and the source of the FET 12, a Zener diode 9 for overvoltage protection to the gate and a soft start (for a period longer than the period until the voltage of the DC voltage source 1 reaches the final value when the DC voltage source 1 is turned on). In short, N-channel MOS
A capacitor 8 (for gradually lowering the source-drain resistance value of the FET 12 to a steady value) is connected. The collector of the NPN transistor 3 is connected to the gate of the MOSFET 12 through the current limiting resistor 6. The NPN transistor 3 lowers the gate voltage of the MOSFET 12 by a collector current corresponding to the voltage between both ends of the resistor 4 to control the ON resistance between the drain and the source of the MOSFET 12 to prevent an inrush current and cut off an input current. ing. The diodes 7 and 13 are inserted to prevent the currents and voltages on the respective anode sides from interfering with each other. Note that the transistor 3 is in a cutoff state in a normal state. As will be described later, the transistor 3 becomes conductive at the time of inrush current protection and at the time of overcurrent protection.
【００２３】一方、入力電流を監視し入力電流に応じた
保護動作を行うため、入力電流を入力電流検出用抵抗４
により検出し、検出した電圧を検波回路１５により検波
し、平均化回路１６によりその値を平均化し、電圧検出
化回路１７により平均化した電圧を検出し、この検出し
た電圧を比較回路１８により基準電圧と比較し、ラッチ
回路１９が比較した結果をラッチし、ラッチ回路１９が
ＮＰＮトランジスタ３のベースにダイオード１３を介し
てバイアスをかけ、ＮＰＮトランジスタ３にコレクタ電
流を流すことによりＭＯＳＦＥＴ１２のゲート電圧を下
げて、規定値以上の時間過電流状態になるとＭＯＳＦＥ
Ｔ１２のドレイン・ソース間をオフにし、入力電流の遮
断を行う。On the other hand, in order to monitor the input current and perform a protection operation according to the input current, the input current is set to the input current detecting resistor 4.
, The detected voltage is detected by a detection circuit 15, its value is averaged by an averaging circuit 16, the averaged voltage is detected by a voltage detection circuit 17, and the detected voltage is referenced by a comparison circuit 18. The latch circuit 19 latches the comparison result with the voltage, and the latch circuit 19 applies a bias to the base of the NPN transistor 3 via the diode 13 and causes a collector current to flow through the NPN transistor 3 to reduce the gate voltage of the MOSFET 12. When the over-current state is exceeded for a specified time or more, the MOSFET
The drain-source of T12 is turned off to cut off the input current.
【００２４】また、ラッチ回路１９は、電圧検出回路１
７からの比較回路１８への入力電圧が所定値以上になる
と、ＤＣ−ＤＣコンバータ２００の制御回路２２にもダ
イオード１４を介して信号を送り、ＤＣ−ＤＣコンバー
タのスイッチング動作を停止させる。The latch circuit 19 includes the voltage detection circuit 1
When the input voltage from 7 to the comparison circuit 18 exceeds a predetermined value, a signal is also sent to the control circuit 22 of the DC-DC converter 200 via the diode 14 to stop the switching operation of the DC-DC converter.
【００２５】以上のような基本構成に基づき、１つのＮ
チャネルＭＯＳＦＥＴと、電流検出用抵抗と、１つのト
ランジスタと、電流検出用抵抗で検出した電流を電圧に
変換し、その電圧を検波する回路と、検波した電圧を平
均化する平均化回路と、平均化した電圧を検出する電圧
検出化回路と、検出した電圧を基準電圧と比較する比較
回路と、比較した結果の値をラッチするラッチ回路と、
を用いることで、突入電流防止と入力電流の過電流保護
機能を併せ持ったＤＣ−ＤＣコンバータの入力回路が実
現できる。Based on the above basic configuration, one N
A channel MOSFET, a current detection resistor, one transistor, a circuit that converts a current detected by the current detection resistor into a voltage and detects the voltage, an averaging circuit that averages the detected voltage, and an averaging circuit. A voltage detection circuit that detects the converted voltage, a comparison circuit that compares the detected voltage with a reference voltage, a latch circuit that latches a value of the comparison result,
The input circuit of the DC-DC converter having both the function of preventing the inrush current and the function of protecting the input current from overcurrent can be realized.
【００２６】また、複数のＤＣ−ＤＣコンバータを並列
に接続した場合にも、過電流保護や突入電流保護におい
て他のＤＣ−ＤＣコンバータに影響を与えず保護動作が
できる。Further, even when a plurality of DC-DC converters are connected in parallel, the protection operation can be performed without affecting other DC-DC converters in overcurrent protection and inrush current protection.
【００２７】しかも、ＤＣ−ＤＣコンバータのスイッチ
ング素子が短絡で壊れた場合にも保護動作ができる利点
がある。Moreover, there is an advantage that the protection operation can be performed even when the switching element of the DC-DC converter is broken due to a short circuit.
【００２８】さらには、入力電源の投入時に入力コンデ
ンサ２１に流れる突入電流をＭＯＳＦＥＴ１２で制限す
ると共に、ＭＯＳＦＥＴ１２に流れる電流を電流検出用
抵抗４を用いて検出し、検出結果により変化する制御用
トランジスタのコレクタ電流でＭＯＳＦＥＴ１２のＯＮ
抵抗を制御しているので、電源投入時の突入電流を一定
の値にすることができる。Further, the inrush current flowing through the input capacitor 21 when the input power is turned on is limited by the MOSFET 12, and the current flowing through the MOSFET 12 is detected by using the current detecting resistor 4, and the control transistor which varies according to the detection result is changed. MOSFET12 ON with collector current
Since the resistance is controlled, the inrush current at power-on can be made constant.
【００２９】尚、ツェナーダイオード９はＮチャネルＭ
ＯＳＦＥＴ１２のゲート・ソース間保護用素子であり、
ＮチャネルＭＯＳＦＥＴ１２のゲート・ソース間に耐圧
を越える電圧が印加されなければ構成上無くても問題な
い。The Zener diode 9 has an N-channel M
A gate-source protection element for OSFET 12;
As long as no voltage exceeding the breakdown voltage is applied between the gate and source of the N-channel MOSFET 12, there is no problem even if there is no configuration.
【００３０】図２に、本発明の一実施の形態としてのＤ
Ｃ−ＤＣコンバータの入力回路を示す。このＤＣ−ＤＣ
コンバータの入力回路は、入力電源１とＤＣ−ＤＣコン
バータ２００に接続され、入力電源１の負極側端子とＤ
Ｃ−ＤＣコンバータの入力の負極側端子の間にはスイッ
チ２、入力電流検出用抵抗４、ＮチャネルＭＯＳＦＥＴ
１２が直列に接続されている。電流検出用抵抗４とＭＯ
ＳＦＥＴ１２のソースの接続点と入力電源１の正極間に
は、ＭＯＳＦＥＴ１２にバイアスを与える抵抗１０，１
１が直列に接続し、その接続点にはＭＯＳＦＥＴ１２の
ゲートが接続している。ＭＯＳＦＥＴ１２は、突入電流
を抑制する機能と入力電流を遮断する機能を併せ持った
素子で、ＭＯＳＦＥＴ１２のゲート・ソース間にはゲー
トへの過電圧保護用のツェナーダイオード９とソフトス
タート用のコンデンサ８が接続されている。FIG. 2 shows D as an embodiment of the present invention.
3 shows an input circuit of a C-DC converter. This DC-DC
The input circuit of the converter is connected to the input power supply 1 and the DC-DC converter 200, and the negative terminal of the input power supply 1
A switch 2, an input current detection resistor 4, and an N-channel MOSFET are connected between the negative terminal of the input of the C-DC converter.
12 are connected in series. Current detection resistor 4 and MO
Between the connection point of the source of the SFET 12 and the positive electrode of the input power supply 1, the resistors 10, 1 for applying a bias to the MOSFET 12
1 are connected in series, and the connection point is connected to the gate of the MOSFET 12. The MOSFET 12 is an element having both a function of suppressing an inrush current and a function of cutting off an input current. A Zener diode 9 for overvoltage protection and a capacitor 8 for soft start are connected between the gate and the source of the MOSFET 12. ing.
【００３１】ＮＰＮトランジスタ３は、電流制限用抵抗
６を介してコレクタが、ＭＯＳＦＥＴ１２のゲートの接
続している。ＮＰＮトランジスタ３は、ＭＯＳＦＥＴ１
２のドレイン・ソース間の導通状態を制御するものであ
り、ダイオード７を介してそのベース・エミッタ間には
入力電流検出用抵抗４が接続され、突入電流を一定の値
に制御し突入電流の防止を行っている。The collector of the NPN transistor 3 is connected to the gate of the MOSFET 12 via the current limiting resistor 6. The NPN transistor 3 is a MOSFET 1
The input current detecting resistor 4 is connected between the base and the emitter via a diode 7 to control the rush current to a constant value and to control the rush current. Prevention.
【００３２】一方、入力電流を監視し入力電流に応じた
保護動作を行うため、入力電流を入力電流検出用抵抗４
で電圧に変換し、この電圧をダイード３４と抵抗３５
ａ、３５ｂにより検波し、検波された電圧を抵抗３７と
コンデンサ３６により平均化する。この平均化した電圧
を基準電圧３８とＯＰアンプ３９により比較し、この結
果を出力と非反転入力との間にダイオード４０が接続さ
れたＯＰアンプ３９によりラッチしている。On the other hand, in order to monitor the input current and perform a protection operation according to the input current, the input current is set to the input current detection resistor 4.
Is converted to a voltage, and this voltage is converted to a diode 34 and a resistor 35.
a, 35b, and the detected voltage is averaged by a resistor 37 and a capacitor 36. The averaged voltage is compared with the reference voltage 38 by the OP amplifier 39, and the result is latched by the OP amplifier 39 in which the diode 40 is connected between the output and the non-inverting input.
【００３３】この回路では、図１の比較回路１８とラッ
チ回路１９をＯＰアンプが兼用している構成となってい
る。このラッチした信号によりＮＰＮトランジスタ３の
ベースにダイオード１３を介してバイアスをかけ、ＮＰ
Ｎトランジスタ３のコレクタ・エミッタ間を導通し、Ｍ
ＯＳＦＥＴ１２のゲート・ソース間をショートすること
でＭＯＳＦＥＴ１２のドレインソース間をオフにし、入
力電流の遮断を行う。This circuit has a configuration in which the comparison circuit 18 and the latch circuit 19 in FIG. 1 are shared by an OP amplifier. A bias is applied to the base of the NPN transistor 3 via the diode 13 by the latched signal,
Conduction between the collector and the emitter of the N transistor 3
Shorting the gate and source of the OSFET 12 turns off the drain and source of the MOSFET 12 and cuts off the input current.
【００３４】また、ＯＰアンプ３９から出力した信号
は、ダイオード１４を介してＤＣ−ＤＣコンバータ２０
０の制御回路２２に入力され、ＤＣ−ＤＣコンバータの
スイッチングはこれにより停止され、ＤＣ−ＤＣコンバ
ータは入力電流を引き込まなくなる。The signal output from the OP amplifier 39 is passed through the diode 14 to the DC-DC converter 20.
0 is input to the control circuit 22, and the switching of the DC-DC converter is thereby stopped, so that the DC-DC converter does not draw the input current.
【００３５】尚、コンデンサ３６と抵抗３７により平均
化した電圧の値が、入力電流がＤＣ−ＤＣコンバータの
入力コンデンサ２１を充電する時間内では基準電圧３８
を超えないようにすることにより、突入電流ではＯＰア
ンプ３９の出力により誤動作しないようにする。The value of the voltage averaged by the capacitor 36 and the resistor 37 is equal to the reference voltage 38 during the time when the input current charges the input capacitor 21 of the DC-DC converter.
To prevent malfunction due to the output of the OP amplifier 39 with the rush current.
【００３６】以下、本実施の形態の動作につき説明す
る。The operation of this embodiment will be described below.
【００３７】図２のＤＣ−ＤＣコンバータの入力回路の
動作について、図２、図３及び図４を用いて説明する。The operation of the input circuit of the DC-DC converter of FIG. 2 will be described with reference to FIGS. 2, 3 and 4.
【００３８】スイッチ２がＯＮになると、ＭＯＳＦＥＴ
１２のゲートには入力電源１の電圧Ｖinを抵抗１０，１
１で分圧した電圧が印加されＭＯＳＦＥＴ１２のドレイ
ンソース間が導通し、ＤＣ−ＤＣコンバータ２００の入
力コンデンサ２１に充電電流Ｉrが流れる。このときコ
ンデンサ８は、ＭＯＳＦＥＴ１２が急激に導通状態にな
るのを防止する。When the switch 2 is turned on, the MOSFET
The voltage Vin of the input power supply 1 is connected to the gates of the resistors 12 and
The voltage divided by 1 is applied, the conduction between the drain and the source of the MOSFET 12 is conducted, and the charging current Ir flows through the input capacitor 21 of the DC-DC converter 200. At this time, the capacitor 8 prevents the MOSFET 12 from suddenly becoming conductive.
【００３９】電流Ｉrが設定値を越えて流れると、電流
検出抵抗４による電圧降下が増大し、ＮＰＮトランジス
タ３のベース・エミッタ間の電圧が上昇するのでトラン
ジスタ３のコレクタ・エミッタ間が導通状態となり、Ｍ
ＯＳＦＥＴ１２のゲート・ソース間電圧が引き下げられ
る。この結果、ＭＯＳＦＥＴ１２のソース・ドレイン間
抵抗が増加し、電流Ｉrの値が制限される。When the current Ir exceeds the set value, the voltage drop due to the current detecting resistor 4 increases, and the voltage between the base and the emitter of the NPN transistor 3 increases, so that the collector and the emitter of the transistor 3 become conductive. , M
The gate-source voltage of the OSFET 12 is reduced. As a result, the resistance between the source and the drain of the MOSFET 12 increases, and the value of the current Ir is limited.
【００４０】ＤＣ−ＤＣコンバータ２００の入力コンデ
ンサ２１がさらに充電されると、電流検出抵抗４による
電圧降下が減少しＮＰＮトランジスタ３のベース・エミ
ッタ間電圧が減少するので、トランジスタ３のコレクタ
・エミッタ間の抵抗も大きくなり、ＭＯＳＦＥＴ１２の
ゲート・ソース間電圧が引き上げられる。この結果、Ｍ
ＯＳＦＥＴ１２のソース・ドレイン間抵抗が減少して電
流Ｉrの制限が解除される。When the input capacitor 21 of the DC-DC converter 200 is further charged, the voltage drop due to the current detection resistor 4 decreases and the base-emitter voltage of the NPN transistor 3 decreases. , The gate-source voltage of the MOSFET 12 is increased. As a result, M
The resistance between the source and the drain of the OSFET 12 is reduced, and the limitation on the current Ir is released.
【００４１】このような制限を行う結果、入力電源１の
投入後の電流Ｉrは、図３に示すように一定値Ｉpに制限
され、入力コンデンサ２１の両端の電圧Ｖcは直線的に
立ち上がる。As a result of such a limitation, the current Ir after the input power supply 1 is turned on is limited to a constant value Ip as shown in FIG. 3, and the voltage Vc across the input capacitor 21 rises linearly.
【００４２】ここで、 Ｉp＝（ＶBE＋ＶF）／Ｒ1 … （１） ＶBE： トランジスタ３のベース・エミッタ間電圧 ＶF ： ダイオード７の順方向電圧 Ｒ1 ： 電流検出抵抗４の抵抗値 である。Here, Ip = (V BE + V F ) / R 1 (1) V BE : Base-emitter voltage of transistor 3 V F : Forward voltage of diode 7 R 1 : Resistance of current detecting resistor 4 Value.
【００４３】このとき、入力電流Ｉrは、電流検出用抵
抗４により電圧に変換され、ダイオード３４と抵抗３５
ａ、３５ｂにより検波される。検波された電圧はコンデ
ンサ３６と抵抗３７により平均化される。この平均化さ
れた値は、コンデンサ２１の充電時間ｔ1では基準電圧
３６に達しないように設定してあるため、コンデンサ２
１への充電による突入電流ではＯＰアンプ３９は、動作
しない。At this time, the input current Ir is converted into a voltage by the current detecting resistor 4, and the diode 34 and the resistor 35
a and 35b. The detected voltage is averaged by the capacitor 36 and the resistor 37. Since this averaged value is set so as not to reach the reference voltage 36 during the charging time t1 of the capacitor 21,
The OP amplifier 39 does not operate with the rush current due to the charging to 1.
【００４４】しかし、ＤＣ−ＤＣコンバータ２００内の
スイッチングＦＥＴ２０がショートで壊れた場合には、
図４に示すように充電時間ｔ1以上の時間ｔ2の期間も電
流Ｉpが流れるため、コンデンサ３６と抵抗３７により
平均化された値が基準電圧３６に達し、ＯＰアンプ３９
の出力が”Ｈｉｇｈ”になり、ダイオード４０とＯＰア
ンプ３９によりラッチがかかる。However, when the switching FET 20 in the DC-DC converter 200 is broken by a short circuit,
As shown in FIG. 4, the current Ip also flows during the time t2 which is equal to or longer than the charging time t1, so that the value averaged by the capacitor 36 and the resistor 37 reaches the reference voltage 36, and the OP amplifier 39
Becomes "High" and is latched by the diode 40 and the OP amplifier 39.
【００４５】この値がダイオード１３を介してトランジ
スタ３のベースに印加され、これによりトランジスタ３
のコレクタ・エミッタ間が導通し、ＭＯＳＦＥＴ１２の
ゲート・ソース間がショートすることで、ＭＯＳＦＥＴ
１２のドレイン・ソース間が非導通状態となり、入力電
流が遮断される。同時に、”Ｈｉｇｈ”になったＯＰア
ンプ３９の出力は、ダイオード１４を介してＤＣ−ＤＣ
コンバータ２００の制御回路２２にも送られ、ＤＣ−Ｄ
Ｃコンバータ２００のスイッチング動作も停止して、よ
り安全な動作を行う。This value is applied to the base of the transistor 3 via the diode 13, whereby the transistor 3
When the collector-emitter of the MOSFET 12 conducts, and the gate-source of the MOSFET 12 is short-circuited, the MOSFET 12
The connection between the drain and source of the transistor 12 becomes non-conductive, and the input current is cut off. At the same time, the output of the OP amplifier 39 which has become “High” is supplied to the DC-DC
It is also sent to the control circuit 22 of the converter 200, and the DC-D
The switching operation of C converter 200 is also stopped, and a safer operation is performed.
【００４６】また、本実施形態のＤＣ−ＤＣコンバータ
の入力回路は、図５に示すように、１つのスイッチに複
数のＤＣ−ＤＣコンバータの入力回路とＤＣ−ＤＣコン
バータの組を並列に接続した場合にも、１のＤＣ−ＤＣ
コンバータの入力回路とＤＣ−ＤＣコンバータの組にお
いて過電流保護や突入電流保護の動作が行われたとき
に、他のＤＣ−ＤＣコンバータの入力回路とＤＣ−ＤＣ
コンバータの組に影響を及ばさない。As shown in FIG. 5, the input circuit of the DC-DC converter according to the present embodiment has a plurality of DC-DC converter input circuits and a set of DC-DC converters connected in parallel to one switch. In some cases, one DC-DC
When overcurrent protection or inrush current protection is performed in a set of the input circuit of the converter and the DC-DC converter, the input circuit of another DC-DC converter and the DC-DC
Does not affect the set of converters.
【００４７】本発明の他の実施形態は、その基本的構成
は上記の通りであるが、入力電流を遮断する方式につい
てさらに工夫している。その構成を図６に示す。In another embodiment of the present invention, the basic structure is as described above, but the system for interrupting the input current is further devised. FIG. 6 shows the configuration.
【００４８】図６を参照すると、ＯＰアンプ３９の出力
信号を受けてＭＯＳＦＥＴ１２のゲート・ソース間をシ
ョートするトランジスタ４３がトランジスタ３とは個別
に設けられている。ＯＰアンプ３９の出力は抵抗４１を
介してトランジスタ４３のベースに入力される。トラン
ジスタ４３のエミッタは、ＭＯＳＦＥＴ１２のソースに
接続され、コレクタは抵抗４２を介してＭＯＳＦＥＴ１
２のゲートに接続されている。ＯＰアンプ３９の出力
が”Ｈｉｇｈ”になり、ダイオード４０によりラッチが
かかると、この出力値が抵抗４１を介してトランジスタ
４３のベースに印加され、これによりトランジスタ４３
のコレクタ・エミッタ間が導通し、ＭＯＳＦＥＴ１２の
ゲート・ソース間がショートすることで、ＭＯＳＦＥＴ
１２のドレイン・ソース間が非導通状態となり、ＤＣ−
ＤＣコンバータへの入力電流が遮断される。同時に、Ｄ
Ｃ−ＤＣコンバータ２００の制御回路２２にもダイオー
ド１４を介して信号を送り、ＤＣ−ＤＣコンバータ２０
０のスイッチング動作を停止させる。Referring to FIG. 6, a transistor 43 that receives the output signal of the OP amplifier 39 and shorts the gate and source of the MOSFET 12 is provided separately from the transistor 3. The output of the OP amplifier 39 is input to the base of the transistor 43 via the resistor 41. The emitter of the transistor 43 is connected to the source of the MOSFET 12, and the collector is connected to the MOSFET 1 via the resistor 42.
2 gates. When the output of the OP amplifier 39 becomes “High” and is latched by the diode 40, this output value is applied to the base of the transistor 43 via the resistor 41, whereby the transistor 43
When the collector-emitter of the MOSFET 12 conducts, and the gate-source of the MOSFET 12 is short-circuited, the MOSFET 12
12 becomes non-conductive between the drain and source, and DC-
The input current to the DC converter is cut off. At the same time, D
A signal is also sent to the control circuit 22 of the C-DC converter 200 via the diode 14 so that the DC-DC converter 20
0 switching operation is stopped.
【００４９】更に別の実施形態を図７に示す。図７の回
路は、図６のトランジスタ４３をホトカプラ４４に置き
換えた回路である。FIG. 7 shows still another embodiment. The circuit in FIG. 7 is a circuit in which the transistor 43 in FIG.
【００５０】ＯＰアンプ３９の出力は抵抗４５を通して
ホトカプラ４４のホトダイオードに入力される。ホトカ
プラ４４のホトトランジスタのエミッタは、ＭＯＳＦＥ
Ｔ１２のソースに接続され、そのコレクタは抵抗４２を
介してＭＯＳＦＥＴ１２のゲートに接続されている。The output of the OP amplifier 39 is input to the photodiode of the photocoupler 44 through the resistor 45. The emitter of the phototransistor of the photocoupler 44 is MOSFE
It is connected to the source of T12, and its collector is connected to the gate of MOSFET 12 via resistor 42.
【００５１】ＯＰアンプ３９の出力が”Ｈｉｇｈ”にな
り、ダイオード４０によりラッチがかかると、この出力
値が抵抗４５を介してホトカプラ４４のホトダイオード
に入力され、これによりホトカプラ４４のホトトランジ
スタのコレクタ・エミッタ間が導通状態となり、ＭＯＳ
ＦＥＴ１２のゲート・ソース間がショートすることで、
ＭＯＳＦＥＴ１２のドレイン・ソース間が非導通状態と
なり、ＤＣ−ＤＣコンバータへの入力電流の遮断を行
う。When the output of the OP amplifier 39 becomes "High" and is latched by the diode 40, this output value is input to the photodiode of the photocoupler 44 via the resistor 45, and thereby the collector and the collector of the phototransistor of the photocoupler 44 are output. The emitter-to-emitter state becomes conductive, and the MOS
By short-circuiting between the gate and source of FET12,
The conduction between the drain and the source of the MOSFET 12 is turned off, and the input current to the DC-DC converter is cut off.
【００５２】図６、７の回路の他の動作は、前述した図
３の回路の動作と同じであるので、重複した説明は省略
する。The other operations of the circuits of FIGS. 6 and 7 are the same as the operations of the circuit of FIG. 3 described above, and a duplicate description will be omitted.
【００５３】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかであるIt should be noted that the present invention is not limited to the above embodiments, and that each embodiment can be appropriately modified within the scope of the technical idea of the present invention.
【００５４】[0054]
【発明の効果】以上説明したように、本発明によれば、
ＤＣ−ＤＣコンバータへの突入電流を防止できると共に
ＤＣ−ＤＣコンバータを入力過電流から保護することが
できる。As described above, according to the present invention,
Inrush current to the DC-DC converter can be prevented, and the DC-DC converter can be protected from input overcurrent.
【００５５】また、同一の電源に複数系列のＤＣ−ＤＣ
コンバータ及びその入力回路が接続された場合において
も、系列間で相互に影響を与えることなく、各系列の入
力回路は対応するＤＣ−ＤＣコンバータに対し過電流保
護や突入電流保護をかけることが出来る。Further, a plurality of DC-DC systems are connected to the same power source.
Even when the converter and its input circuit are connected, the input circuit of each series can apply overcurrent protection and inrush current protection to the corresponding DC-DC converter without affecting each other between the series. .
【００５６】更に、ＤＣ−ＤＣコンバータのスイッチン
グ素子が短絡で壊れた場合にも保護動作ができる。Further, even when the switching element of the DC-DC converter is broken due to a short circuit, the protection operation can be performed.
【００５７】更に、入力電源の投入時にＤＣ−ＤＣコン
バータの入力コンデンサに流れる突入電流をＭＯＳＦＥ
Ｔで制限すると共に、ＭＯＳＦＥＴに流れる電流を電流
検出用抵抗を用いて制御用トランジスタで検出し、ＭＯ
ＳＦＥＴの等価抵抗を制御しているので、電源投入時の
突入電流を一定の値にすることができる。Further, when the input power is turned on, the rush current flowing through the input capacitor of the DC-DC converter is
T, and the current flowing through the MOSFET is detected by a control transistor using a current detection resistor.
Since the equivalent resistance of the SFET is controlled, the inrush current at power-on can be made constant.
【図１】本発明の実施形態によるＤＣ−ＤＣコンバータ
の入力回路並びにそれに接続されるＤＣ−ＤＣコンバー
タ及び電源を示す回路図である。FIG. 1 is a circuit diagram showing an input circuit of a DC-DC converter according to an embodiment of the present invention, and a DC-DC converter and a power supply connected thereto.
【図２】図１のＤＣ−ＤＣコンバータの入力回路の具体
例を示す回路図である。FIG. 2 is a circuit diagram showing a specific example of an input circuit of the DC-DC converter of FIG.
【図３】本発明の実施形態によるＤＣ−ＤＣコンバータ
の入力回路を使用したときの正常時のＤＣ−ＤＣコンバ
ータへの入力電流と時間との関係を示すグラフである。FIG. 3 is a graph showing a relationship between input current to the DC-DC converter and time in a normal state when the input circuit of the DC-DC converter according to the embodiment of the present invention is used.
【図４】本発明の実施形態によるＤＣ−ＤＣコンバータ
の入力回路を使用したときの異常時のＤＣ−ＤＣコンバ
ータへの入力電流と時間との関係を示すグラフである。FIG. 4 is a graph showing a relationship between an input current to the DC-DC converter and time when an abnormality occurs when the input circuit of the DC-DC converter according to the embodiment of the present invention is used.
【図５】１つの電源及びスイッチに複数系列のＤＣ−Ｄ
Ｃコンバータ及びＤＣ−ＤＣコンバータの入力回路を並
列に接続した場合の回路図である。FIG. 5 shows a plurality of DC-Ds connected to one power supply and switch.
FIG. 4 is a circuit diagram when input circuits of a C converter and a DC-DC converter are connected in parallel.
【図６】本発明の他の実施形態によるＤＣ−ＤＣコンバ
ータの入力回路並びにそれに接続されるＤＣ−ＤＣコン
バータ及び電源を示す回路図である。FIG. 6 is a circuit diagram showing an input circuit of a DC-DC converter according to another embodiment of the present invention, and a DC-DC converter and a power supply connected thereto;
【図７】本発明の更に他の実施形態によるＤＣ−ＤＣコ
ンバータの入力回路並びにそれに接続されるＤＣ−ＤＣ
コンバータ及び電源を示す回路図である。FIG. 7 shows an input circuit of a DC-DC converter according to still another embodiment of the present invention and a DC-DC connected thereto.
FIG. 2 is a circuit diagram showing a converter and a power supply.
【図８】従来例によるＤＣ−ＤＣコンバータの入力回路
並びにそれに接続されるＤＣ−ＤＣコンバータ及び電源
を示す回路図である。FIG. 8 is a circuit diagram showing an input circuit of a conventional DC-DC converter, and a DC-DC converter and a power supply connected to the input circuit.
【図９】別の従来例によるＤＣ−ＤＣコンバータの入力
回路並びにそれに接続されるＤＣ−ＤＣコンバータ及び
電源を示す回路図である。FIG. 9 is a circuit diagram showing an input circuit of a DC-DC converter according to another conventional example, and a DC-DC converter and a power supply connected thereto.
１ 入力電源 ２ スイッチ ３ ＮＰＮトランジスタ ４ 電流検出用抵抗 ５、６ 抵抗 ７ ダイオード ８ コンデンサ ９ ツェナーダイオード １０，１１ 抵抗 １２ ＮチャネルＭＯＳＦＥＴ １３、１４ ダイオード １５ 検波回路 １６ 平均化回路 １７ 電圧検出回路 １８ 比較回路 １９ ラッチ回路 ２０ ＮチャネルＭＯＳＦＥＴ ２１ コンデンサ ２２ 制御ＩＣ ２３ トランス ２４、２５ ダイオード ２６ コイル ２７ コンデンサ ２８ 負荷抵抗 ２９、３０ 抵抗 ３１ 基準電圧 ３２ オペアンプ ３３ ホトカプラ ３４ ダイオード ３５ａ、３５ｂ 抵抗 ３６ コンデンサ ３７ 抵抗 ３８ 基準電圧 ３９ ＯＰアンプ ４０ ダイオード ４１、４２ 抵抗 ４３ ＮＰＮトランジスタ ４４ ホトカプラ ４５ 抵抗 ４６ 整流回路 ４７ 入力電圧信号回路 ４８ カレントトランス ４９ 整流回路 ５０ 平均化回路 ５１ 入力回路補正回路 ５２ ピーク検波回路 ５３ ＤＣ／ＤＣコンバータ ５４ 整流平滑部 ５５ ＰＷＭ制御回路 ５６ 直流電源 ５７ コンデンサ ５８ 抵抗 ５９ スイッチングトランジスタ ６０ 抵抗 ６１ コンデンサ ６２ 入力電流検出抵抗 ６３、６４，６５，６６ 抵抗 ６７ ダイオード ６８ コイル ６９ ダイオード ７０ トランジスタ ７１ コンデンサ ７２，７３ 抵抗 ７４ パルス幅変調回路 ７５ 制御部 ７６ 誤差増幅器 ７７ 負荷 １００ 入力回路 ２００ ＤＣ−ＤＣコンバータ ３００ 保護回路部 ４００ 過電流検出回路部 ５００ 制御回路部 ６００ 過電力保護部 DESCRIPTION OF SYMBOLS 1 Input power supply 2 Switch 3 NPN transistor 4 Current detection resistor 5, 6 Resistance 7 Diode 8 Capacitor 9 Zener diode 10, 11 Resistance 12 N-channel MOSFET 13, 14 Diode 15 Detection circuit 16 Averaging circuit 17 Voltage detection circuit 18 Comparison circuit Reference Signs List 19 latch circuit 20 N-channel MOSFET 21 capacitor 22 control IC 23 transformer 24, 25 diode 26 coil 27 capacitor 28 load resistor 29, 30 resistor 31 reference voltage 32 operational amplifier 33 photocoupler 34 diode 35a, 35b resistor 36 capacitor 37 resistor 38 reference voltage 39 OP amplifier 40 Diode 41, 42 Resistance 43 NPN transistor 44 Photocoupler 45 Resistance 46 Rectifier circuit 47 Input voltage signal circuit 48 Current Impedance 49 rectification circuit 50 averaging circuit 51 input circuit correction circuit 52 peak detection circuit 53 DC / DC converter 54 rectification smoothing unit 55 PWM control circuit 56 DC power supply 57 capacitor 58 resistor 59 switching transistor 60 resistor 61 capacitor 62 input current detection resistor 63 , 64, 65, 66 resistor 67 diode 68 coil 69 diode 70 transistor 71 capacitor 72, 73 resistor 74 pulse width modulation circuit 75 control section 76 error amplifier 77 load 100 input circuit 200 DC-DC converter 300 protection circuit section 400 overcurrent detection Circuit section 500 Control circuit section 600 Overpower protection section
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−304656（ＪＰ，Ａ) 特開 平１−194866（ＪＰ，Ａ) 特開 平５−199740（ＪＰ，Ａ) 特開 平６−38518（ＪＰ，Ａ) 特開2000−188862（ＪＰ，Ａ) 特開 平５−146143（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-10-304656 (JP, A) JP-A-1-194866 (JP, A) JP-A-5-199740 (JP, A) JP-A-6-1994 38518 (JP, A) JP-A-2000-188882 (JP, A) JP-A-5-146143 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H02M 3/28
Claims (8)
間に挿入され、 前記直流電流源の一端と前記ＤＣ−ＤＣコンバータの一
端との間に挿入される可変抵抗素子と、 前記可変抵抗素子を流れる電流の値を検出する電流検出
素子と、 前記電流検出素子により検出された電流の値が第１の所
定の値に達したときに前記可変抵抗素子を流れる電流の
値がその第１の所定値以上にならないように前記可変抵
抗素子の抵抗値を制御する第１の制御回路と、 前記電流検出素子により検出された電流の値を平均化し
て出力する平均化回路と、 前記平均化回路の出力を第２の所定の値と比較する比較
回路と、 前記比較回路により前記平均化回路の出力が前記第２の
所定の値よりも大きいことが判定されたときに、前記可
変抵抗素子を非導通状態とする第２の制御回路と、 を備えることを特徴とするＤＣ−ＤＣコンバータの入力
回路。A variable resistance element inserted between a DC voltage source and a DC-DC converter; a variable resistance element inserted between one end of the DC current source and one end of the DC-DC converter; A current detection element that detects a value of a current flowing through the variable resistance element when a value of the current detected by the current detection element reaches a first predetermined value. A first control circuit for controlling a resistance value of the variable resistance element so as not to exceed a predetermined value; an averaging circuit for averaging and outputting a current value detected by the current detection element; and the averaging circuit. A comparison circuit for comparing the output of the variable resistance element with a second predetermined value, when the comparison circuit determines that the output of the averaging circuit is larger than the second predetermined value, The second to be non-conductive An input circuit of a DC-DC converter, comprising: a control circuit;
の入力回路において、前記平均化回路が前記電流検出素
子により検出された電流の値を平均化する前に前記電流
検出素子により検出された電流の値を検波する検波回路
を更に備えることを特徴とするＤＣ−ＤＣコンバータの
入力回路。2. The input circuit of a DC-DC converter according to claim 1, wherein the averaging circuit detects the current value detected by the current detection element before averaging the current value detected by the current detection element. An input circuit for a DC-DC converter, further comprising a detection circuit for detecting a current value.
バータの入力回路において、前記比較回路の比較結果を
ラッチするラッチ回路を更に備えることを特徴とするＤ
Ｃ−ＤＣコンバータの入力回路。3. The input circuit of the DC-DC converter according to claim 1, further comprising a latch circuit for latching a comparison result of said comparison circuit.
Input circuit of C-DC converter.
ＤＣ−ＤＣコンバータの入力回路において、前記比較回
路により前記平均化回路の出力が前記第２の所定の値よ
りも大きいことが判定されたときに、制御信号を前記Ｄ
Ｃ−ＤＣコンバータに出力する出力回路を更に備えるこ
とを特徴とするＤＣ−ＤＣコンバータの入力回路。4. The input circuit of a DC-DC converter according to claim 1, wherein an output of said averaging circuit is larger than said second predetermined value by said comparison circuit. When it is determined, the control signal is changed to the D signal.
An input circuit for a DC-DC converter, further comprising an output circuit for outputting to the C-DC converter.
ＤＣ−ＤＣコンバータの入力回路において、前記可変抵
抗素子はＦＥＴであり、前記電流検出素子は前記直流電
流源の一端と前記ＤＣ−ＤＣコンバータの一端との間で
前記可変抵抗素子と直列に挿入される抵抗であることを
特徴とするＤＣ−ＤＣコンバータの入力回路。5. The DC-DC converter according to claim 1, wherein the variable resistance element is an FET, and the current detection element is connected to one end of the DC current source and the DC current source. -An input circuit of a DC-DC converter, wherein the input circuit is a resistor inserted in series with the variable resistance element between the DC-DC converter and one end of the DC converter.
の入力回路において、前記第１の制御回路は、コレクタ
電流により前記ＦＥＴのソース・ゲート間電圧を制御す
るトランジスタを備えることを特徴とするＤＣ−ＤＣコ
ンバータの入力回路。6. The input circuit of a DC-DC converter according to claim 5, wherein the first control circuit includes a transistor for controlling a source-gate voltage of the FET by a collector current. Input circuit for DC-DC converter.
ＤＣ−ＤＣコンバータの入力回路において、前記第２の
制御回路はフォトカプラを備えることを特徴とするＤＣ
−ＤＣコンバータの入力回路。7. The DC-DC converter according to claim 1, wherein the second control circuit includes a photocoupler.
The input circuit of the DC converter.
ＤＣ−ＤＣコンバータの入力回路において、前記直流電
圧源の投入時に前記直流電圧源の電圧が最終値になった
期間よりも長い期間を要して前記可変抵抗素子の抵抗値
を徐々に定常値まで低下させる素子を更に備えることを
特徴とするＤＣ−ＤＣコンバータの入力回路。8. The input circuit of the DC-DC converter according to claim 1, wherein the input voltage of the DC voltage source is longer than a period during which the voltage of the DC voltage source reaches a final value when the DC voltage source is turned on. An input circuit for a DC-DC converter, further comprising an element for gradually reducing the resistance value of the variable resistance element to a steady value over a period of time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23163499A JP3302951B2 (en) | 1999-08-18 | 1999-08-18 | Input circuit of DC-DC converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23163499A JP3302951B2 (en) | 1999-08-18 | 1999-08-18 | Input circuit of DC-DC converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001057777A JP2001057777A (en) | 2001-02-27 |
| JP3302951B2 true JP3302951B2 (en) | 2002-07-15 |
Family
ID=16926590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23163499A Expired - Fee Related JP3302951B2 (en) | 1999-08-18 | 1999-08-18 | Input circuit of DC-DC converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302951B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104332943A (en) * | 2014-10-22 | 2015-02-04 | 宁德时代新能源科技有限公司 | DC protection circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101361606B1 (en) | 2007-07-30 | 2014-02-12 | 삼성전자주식회사 | Method and Device of Reducing an Inrush Current in an Initial Unstable State |
-
1999
- 1999-08-18 JP JP23163499A patent/JP3302951B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104332943A (en) * | 2014-10-22 | 2015-02-04 | 宁德时代新能源科技有限公司 | DC protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001057777A (en) | 2001-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7746615B2 (en) | Adaptive multi-level threshold system and method for power converter protection | |
| US6426886B1 (en) | Overcurrent protection for a linear post-regulator used in a voltage converter system | |
| US5986902A (en) | Integrated protection circuit, method of providing current-limiting and short-circuit protection and converter employing the same | |
| US8330525B2 (en) | System and method for driving bipolar transistors in switching power conversion | |
| US7161783B2 (en) | Overcurrent protection circuit for switching power supply | |
| JPH11234892A (en) | Overcurrent protective circuit of switching power supply | |
| US5926383A (en) | Integrated protection circuit for a power converter and method of operation thereof | |
| JP2002315201A (en) | Discharge prevention circuit | |
| US6256179B1 (en) | Switching power supply apparatus | |
| JP3302951B2 (en) | Input circuit of DC-DC converter | |
| US7612550B2 (en) | Dropper type regulator | |
| JP2008146576A (en) | Regulated power supply circuit and mobile terminal | |
| WO2022064733A1 (en) | Overcurrent protection circuit | |
| KR950007463B1 (en) | Current sensing circuit of switching mode source voltage generating device | |
| JPH08196073A (en) | Power supply device | |
| JP2013102603A (en) | Semiconductor device and switching regulator using the same | |
| JP4950254B2 (en) | Switching power supply | |
| EP3883108B1 (en) | Auxiliary power supply circuit operating within a wide input voltage range | |
| JP3713795B2 (en) | Output circuit of control device | |
| JP7413754B2 (en) | Semiconductor drive equipment and power conversion equipment | |
| US20230361676A1 (en) | Detecting failure for multi-rail supply protection | |
| JP2005086886A (en) | Power supply unit | |
| JP2001136656A (en) | Power supply protective circuit | |
| JPH0686454A (en) | Power device | |
| JP3613037B2 (en) | DC-DC converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080426 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100426 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110426 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130426 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |