JP3275221B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JP3275221B2 JP3275221B2 JP25743293A JP25743293A JP3275221B2 JP 3275221 B2 JP3275221 B2 JP 3275221B2 JP 25743293 A JP25743293 A JP 25743293A JP 25743293 A JP25743293 A JP 25743293A JP 3275221 B2 JP3275221 B2 JP 3275221B2
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Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示装置、特に、薄膜トランジスタ（ＴＦＴ）を
用いたアクティブマトリクス型液晶表示装置に関する。
型液晶表示装置、特に、薄膜トランジスタ（ＴＦＴ）を
用いたアクティブマトリクス型液晶表示装置に関する。
【０００２】近年、小型、軽量、低消費電力であること
から、液晶表示装置は小型ＴＶやＯＡ端末機器の表示装
置として期待され、商品化が進んでいる。そして、この
ような、ＯＡ端末機器の表示性能の向上や大面積化に伴
い、それに用いる液晶表示装置にも表示性能の向上や大
面積化が要求されている。
から、液晶表示装置は小型ＴＶやＯＡ端末機器の表示装
置として期待され、商品化が進んでいる。そして、この
ような、ＯＡ端末機器の表示性能の向上や大面積化に伴
い、それに用いる液晶表示装置にも表示性能の向上や大
面積化が要求されている。
【０００３】
【従来の技術】ここで、従来から知られていた液晶表示
装置について説明する。
装置について説明する。
【０００４】図５は、従来の液晶表示装置の構成説明図
である。この図において、３１は画素電極、３２はドレ
インバスライン、３３はドレイン電極、３４はソース電
極、３５はゲートバスライン、３６はゲート電極、３７
は蓄積容量電極バスライン、３８はＴＦＴである。そし
て、ｍ番目のドレインバスラインとｎ番目のゲートバス
ラインに接続されている画素電極を３１mn、その画素電
極に関わるドレインバスラインを３２m 、ゲートバスラ
インを３５n 、蓄積容量電極バスラインを３７n で表し
ている。
である。この図において、３１は画素電極、３２はドレ
インバスライン、３３はドレイン電極、３４はソース電
極、３５はゲートバスライン、３６はゲート電極、３７
は蓄積容量電極バスライン、３８はＴＦＴである。そし
て、ｍ番目のドレインバスラインとｎ番目のゲートバス
ラインに接続されている画素電極を３１mn、その画素電
極に関わるドレインバスラインを３２m 、ゲートバスラ
インを３５n 、蓄積容量電極バスラインを３７n で表し
ている。
【０００５】この図には、従来の液晶表示装置のｍ番目
のドレインバスラインとｎ番目のゲートバスラインに接
続されている画素を示している。従来の液晶表示装置の
構成の概略を説明すると、透明基板の上に、ドレインバ
スライン３２とゲートバスライン３５が交差して形成さ
れ、ドレインバスライン３２にはドレイン電極３３が設
けられ、画素電極３１にはソース電極３４が設けられ、
このドレイン電極３３とソース電極３４の対向部には、
ゲートバスライン３５から延びるゲート電極３６が配置
されてＴＦＴ３８が形成されている。
のドレインバスラインとｎ番目のゲートバスラインに接
続されている画素を示している。従来の液晶表示装置の
構成の概略を説明すると、透明基板の上に、ドレインバ
スライン３２とゲートバスライン３５が交差して形成さ
れ、ドレインバスライン３２にはドレイン電極３３が設
けられ、画素電極３１にはソース電極３４が設けられ、
このドレイン電極３３とソース電極３４の対向部には、
ゲートバスライン３５から延びるゲート電極３６が配置
されてＴＦＴ３８が形成されている。
【０００６】また、画素電極３１の下（紙面の下側）に
は、画素電極の電荷を保持するための蓄積容量電極バス
ライン３７が形成されている。なお、ドレインバスライ
ン３２とゲートバスライン３５の間、および、画素電極
３１と蓄積容量電極バスライン３７の間に絶縁膜が形成
されていることはいうまでもない。また、各画素電極３
１mnと共通電極（図示されていない）の間には液晶を充
填して、液晶セルが形成されている。
は、画素電極の電荷を保持するための蓄積容量電極バス
ライン３７が形成されている。なお、ドレインバスライ
ン３２とゲートバスライン３５の間、および、画素電極
３１と蓄積容量電極バスライン３７の間に絶縁膜が形成
されていることはいうまでもない。また、各画素電極３
１mnと共通電極（図示されていない）の間には液晶を充
填して、液晶セルが形成されている。
【０００７】そして、ドレインバスライン３２を通して
画像等の信号電圧が印加され、ゲートバスライン３５を
通してゲート信号電圧が選択的に印加され、ＴＦＴ３８
を一定のタイミングで導通して、ドレインバスライン３
２を通して印加される画像等のデータ信号電圧をその画
素電極にオン・オフして、液晶セルの液晶効果を生じさ
せるようになっている。また、ノーマリホワイトモード
の場合、液晶パネルの画素を構成する液晶セルの両面に
は、その偏向角を直交させて偏向板が設けられている。
画像等の信号電圧が印加され、ゲートバスライン３５を
通してゲート信号電圧が選択的に印加され、ＴＦＴ３８
を一定のタイミングで導通して、ドレインバスライン３
２を通して印加される画像等のデータ信号電圧をその画
素電極にオン・オフして、液晶セルの液晶効果を生じさ
せるようになっている。また、ノーマリホワイトモード
の場合、液晶パネルの画素を構成する液晶セルの両面に
は、その偏向角を直交させて偏向板が設けられている。
【０００８】図６は、液晶パネルの概略説明図である。
この図において、４１は画素電極、４２はＴＦＴ、４３
はゲート信号を入力する端子、４４は蓄積容量信号を入
力する端子、４５，４６は映像信号を入力する端子であ
る。
この図において、４１は画素電極、４２はＴＦＴ、４３
はゲート信号を入力する端子、４４は蓄積容量信号を入
力する端子、４５，４６は映像信号を入力する端子であ
る。
【０００９】この液晶パネルにおいては、その左右側縁
にゲート信号（走査信号）を入力する端子４３と、蓄積
容量（Ｃs ）信号を入力する端子４４が形成されてお
り、その上下側縁には、奇数番目と偶数番目の画像（デ
ータ）信号を入力する端子４５，４６が交互に形成され
ている。そして、これらのゲート信号によって、ＴＦＴ
４２を選択的に導通させて、蓄積容量電極信号、画像
（データ）信号をｍｎ番目の画素電極４１に印加して画
素Ｐｉｘ（ｍ，ｎ）に選択的に液晶効果を生起させ、全
体として一定の画像を表示するようになっている。
にゲート信号（走査信号）を入力する端子４３と、蓄積
容量（Ｃs ）信号を入力する端子４４が形成されてお
り、その上下側縁には、奇数番目と偶数番目の画像（デ
ータ）信号を入力する端子４５，４６が交互に形成され
ている。そして、これらのゲート信号によって、ＴＦＴ
４２を選択的に導通させて、蓄積容量電極信号、画像
（データ）信号をｍｎ番目の画素電極４１に印加して画
素Ｐｉｘ（ｍ，ｎ）に選択的に液晶効果を生起させ、全
体として一定の画像を表示するようになっている。
【００１０】図７は、液晶パネルの等価回路図であり、
（Ａ）は１画素の等価回路、（Ｂ）はゲートライン１本
分の等価回路を示している。この図の（Ａ）に示されて
いるように、１画素（Ｐｉｘ（ｍ，ｎ））の等価回路
は、液晶セル容量ＣLc、ゲートバスラインと対向基板間
の容量Ｃgc、ゲートバスラインとソース電極間の容量Ｃ
gs、ゲートバスラインとドレインバスライン間の容量Ｃ
gd、ドレインバスラインとソース電極間の容量Ｃds、ド
レインバスラインと蓄積容量バスライン間の容量
ＣdCs 、ドレインバスラインと対向基板間の容量Ｃdcを
有する電気回路として表される。
（Ａ）は１画素の等価回路、（Ｂ）はゲートライン１本
分の等価回路を示している。この図の（Ａ）に示されて
いるように、１画素（Ｐｉｘ（ｍ，ｎ））の等価回路
は、液晶セル容量ＣLc、ゲートバスラインと対向基板間
の容量Ｃgc、ゲートバスラインとソース電極間の容量Ｃ
gs、ゲートバスラインとドレインバスライン間の容量Ｃ
gd、ドレインバスラインとソース電極間の容量Ｃds、ド
レインバスラインと蓄積容量バスライン間の容量
ＣdCs 、ドレインバスラインと対向基板間の容量Ｃdcを
有する電気回路として表される。
【００１１】これらの容量が各バスラインの負荷容量と
なり、その大きさは各バスラインに接続されている画素
数に比例するが、ゲートバスライン１本分の等価回路
は、この図の（Ｂ）に示されているように、１画素当た
りの負荷容量をＣgPix1 〜ＣgP ixn とし、ゲートバスラ
インの画素間の抵抗値をＲg とすると、ＲＣ分布定数回
路になる。なお、図中のｎはゲートバスラインの入力端
子から下流に向かう画素の番号を示し、例えば、ＶＧＡ
（Ｖｉｄｅｏ Ｇｒａｐｈｉｃ Ａｒｒａｙ）の場合は
６４０×ＲＧＢ個である。
なり、その大きさは各バスラインに接続されている画素
数に比例するが、ゲートバスライン１本分の等価回路
は、この図の（Ｂ）に示されているように、１画素当た
りの負荷容量をＣgPix1 〜ＣgP ixn とし、ゲートバスラ
インの画素間の抵抗値をＲg とすると、ＲＣ分布定数回
路になる。なお、図中のｎはゲートバスラインの入力端
子から下流に向かう画素の番号を示し、例えば、ＶＧＡ
（Ｖｉｄｅｏ Ｇｒａｐｈｉｃ Ａｒｒａｙ）の場合は
６４０×ＲＧＢ個である。
【００１２】図８は、ゲートバスラインの信号の鈍りと
液晶セル電圧の関係説明図であり、（Ａ），（Ｂ）はゲ
ートバスラインの信号の鈍りと液晶セル電圧、（Ｃ）は
ゲートバスラインの信号の鈍りによる液晶セル電圧の低
下を示している。
液晶セル電圧の関係説明図であり、（Ａ），（Ｂ）はゲ
ートバスラインの信号の鈍りと液晶セル電圧、（Ｃ）は
ゲートバスラインの信号の鈍りによる液晶セル電圧の低
下を示している。
【００１３】この図８の（Ａ），（Ｂ）には、図７
（Ｂ）の回路のゲートバスラインに入力したゲート信号
Ｖg1とそのｎ番目の画素にかかる波形Ｖgn、液晶セル波
形Ｖs1とそのｎ番目の画素にかかる電圧Ｖsn、データ信
号Ｖd を示している。ここで、ｎ＝１は入力信号波形を
示し、ｎ＝ｎは図７と同じくｎ番目の画素に関する波形
を示している。
（Ｂ）の回路のゲートバスラインに入力したゲート信号
Ｖg1とそのｎ番目の画素にかかる波形Ｖgn、液晶セル波
形Ｖs1とそのｎ番目の画素にかかる電圧Ｖsn、データ信
号Ｖd を示している。ここで、ｎ＝１は入力信号波形を
示し、ｎ＝ｎは図７と同じくｎ番目の画素に関する波形
を示している。
【００１４】図８の（Ａ），（Ｂ）によってゲートバス
ラインの信号の鈍りと液晶セル電圧を説明する。まず、
図８（Ａ）をみると、第１番目の画素電極にかかる液晶
セル電圧Ｖs1はゲートがオンしているｔon間でデータ信
号Ｖd まで充電され、ゲートがオンからオフに変化する
ときに、図７（Ａ）に示されるゲートバスラインとソー
ス電極間の容量Ｃgsによって次式で表されるΔＶs だけ
電圧が変動し、図８（Ａ）においてはΔＶs1とする。 ΔＶs ＝Ｃgs×ΔＶg ／（ＣLc＋Ｃs ＋Ｃgs） ただし、ΔＶg はゲート信号Ｖg の変化分である。そし
て、通常、この液晶セル電圧の変動分ΔＶs は、対向基
板電圧（Ｖc ）に加える電圧を変化することによって補
正される。
ラインの信号の鈍りと液晶セル電圧を説明する。まず、
図８（Ａ）をみると、第１番目の画素電極にかかる液晶
セル電圧Ｖs1はゲートがオンしているｔon間でデータ信
号Ｖd まで充電され、ゲートがオンからオフに変化する
ときに、図７（Ａ）に示されるゲートバスラインとソー
ス電極間の容量Ｃgsによって次式で表されるΔＶs だけ
電圧が変動し、図８（Ａ）においてはΔＶs1とする。 ΔＶs ＝Ｃgs×ΔＶg ／（ＣLc＋Ｃs ＋Ｃgs） ただし、ΔＶg はゲート信号Ｖg の変化分である。そし
て、通常、この液晶セル電圧の変動分ΔＶs は、対向基
板電圧（Ｖc ）に加える電圧を変化することによって補
正される。
【００１５】このゲート信号Ｖg は、図７（Ｂ）に示さ
れるＲＣ分布定数回路によって、ｎ＝ｎ（出力端子）で
は波形が鈍る。ｎ＝１の画素の液晶セル電圧の変動分Δ
Ｖs をΔＶs1、ｎ＝ｎの画素の液晶セル電圧の変動分を
ΔＶsnとすると、ゲートバスラインの抵抗が高いとゲー
ト電圧Ｖg の鈍りが大きくなりΔＶs1＞ΔＶsn（特に負
電圧充電時が著しい）となり液晶セル電圧Ｖs が液晶パ
ネルの水平方向に図８（Ｃ）のような電圧分布をもつた
め、表示輝度にムラが生じ、表示品質を低下させ、特
に、画素数が多く、負荷容量が大きい、例えばＥＷＳ用
（１２８０×ＲＧＢ×１０２４）等の液晶パネルにおい
ては重大な問題になる。
れるＲＣ分布定数回路によって、ｎ＝ｎ（出力端子）で
は波形が鈍る。ｎ＝１の画素の液晶セル電圧の変動分Δ
Ｖs をΔＶs1、ｎ＝ｎの画素の液晶セル電圧の変動分を
ΔＶsnとすると、ゲートバスラインの抵抗が高いとゲー
ト電圧Ｖg の鈍りが大きくなりΔＶs1＞ΔＶsn（特に負
電圧充電時が著しい）となり液晶セル電圧Ｖs が液晶パ
ネルの水平方向に図８（Ｃ）のような電圧分布をもつた
め、表示輝度にムラが生じ、表示品質を低下させ、特
に、画素数が多く、負荷容量が大きい、例えばＥＷＳ用
（１２８０×ＲＧＢ×１０２４）等の液晶パネルにおい
ては重大な問題になる。
【００１６】また、蓄積容量バスラインからみた１画素
当たりの負荷容量をＣCsPix 、抵抗をＲCsとした場合の
蓄積容量バスライン１本分の等価回路も図７（Ｂ）と同
様なＲＣ分布定数回路となる。ただしＣgPixをＣCsPix
と置き替え、Ｒg をＲCsと置き換える。
当たりの負荷容量をＣCsPix 、抵抗をＲCsとした場合の
蓄積容量バスライン１本分の等価回路も図７（Ｂ）と同
様なＲＣ分布定数回路となる。ただしＣgPixをＣCsPix
と置き替え、Ｒg をＲCsと置き換える。
【００１７】図９は、蓄積容量バスラインの電圧と液晶
セル電圧の関係説明図であり、（Ａ），（Ｂ）は蓄積容
量バスラインの電圧と液晶セル電圧の関係を示し、
（Ｃ）は蓄積容量バスラインの電圧の歪みによる液晶セ
ル電圧の低下を示している。
セル電圧の関係説明図であり、（Ａ），（Ｂ）は蓄積容
量バスラインの電圧と液晶セル電圧の関係を示し、
（Ｃ）は蓄積容量バスラインの電圧の歪みによる液晶セ
ル電圧の低下を示している。
【００１８】図９（Ａ），（Ｂ）にゲート信号Ｖg が前
述したように鈍らないと仮定したときの蓄積容量バスラ
インの電圧波形ＶCs1 ，ＶCsn 、液晶セル波形Ｖs1，Ｖ
sn、データ信号Ｖd を示している。ここで、ｎ＝１は蓄
積容量バスラインの入力端波形を示し、ｎ＝ｎはｎ番目
の画素に関する波形を示している。
述したように鈍らないと仮定したときの蓄積容量バスラ
インの電圧波形ＶCs1 ，ＶCsn 、液晶セル波形Ｖs1，Ｖ
sn、データ信号Ｖd を示している。ここで、ｎ＝１は蓄
積容量バスラインの入力端波形を示し、ｎ＝ｎはｎ番目
の画素に関する波形を示している。
【００１９】ＴＦＴのゲートがオンして立ち上がるとき
に、蓄積容量バスラインの電圧ＶCsは図７（Ａ）に示さ
れるゲートバスラインとソース電極間の容量Ｃgsと蓄積
容量Ｃs の容量係合によって歪む。この歪んだ電圧がゲ
ートオン時間ｔonの間に適切な値になればよいが、蓄積
容量バスラインの抵抗が高いと図９（Ｂ）のΔＶだけず
れる。
に、蓄積容量バスラインの電圧ＶCsは図７（Ａ）に示さ
れるゲートバスラインとソース電極間の容量Ｃgsと蓄積
容量Ｃs の容量係合によって歪む。この歪んだ電圧がゲ
ートオン時間ｔonの間に適切な値になればよいが、蓄積
容量バスラインの抵抗が高いと図９（Ｂ）のΔＶだけず
れる。
【００２０】このずれがゲートオフ時に液晶セル電圧を
低下させ、液晶パネルの水平方向に図９（Ｃ）のような
電圧分布をもつため、表示輝度にムラができ表示品質を
低下させるため、問題になる。
低下させ、液晶パネルの水平方向に図９（Ｃ）のような
電圧分布をもつため、表示輝度にムラができ表示品質を
低下させるため、問題になる。
【００２１】
【発明が解決しようとする課題】前述した２つの問題は
ゲートバスラインと蓄積容量バスラインの抵抗を低くす
れば解決できるが、そのためには適切なバスライン材
料、例えば、アルミを用いることが必要になり、アルミ
を用いると製造工程が複雑になり、そのため、歩留りが
低下し、コスト高になるという問題も生じる。
ゲートバスラインと蓄積容量バスラインの抵抗を低くす
れば解決できるが、そのためには適切なバスライン材
料、例えば、アルミを用いることが必要になり、アルミ
を用いると製造工程が複雑になり、そのため、歩留りが
低下し、コスト高になるという問題も生じる。
【００２２】そこで本発明は、製造工程を本質的に変え
ることなく、一連の画素電極のそれぞれに接続されてい
るバスラインの入力端子に印加される信号電圧が、この
バスラインの入力端子から下流に向かって漸減する場
合、この一連の画素電極のそれぞれに、少なくとも２点
で逆向きのバスラインを接続することによって、バスラ
インの入力端子から下流に向かって漸減する信号電圧を
補償し、表示輝度のムラの発生を防ぎ表示品質を向上す
ることを目的とする。
ることなく、一連の画素電極のそれぞれに接続されてい
るバスラインの入力端子に印加される信号電圧が、この
バスラインの入力端子から下流に向かって漸減する場
合、この一連の画素電極のそれぞれに、少なくとも２点
で逆向きのバスラインを接続することによって、バスラ
インの入力端子から下流に向かって漸減する信号電圧を
補償し、表示輝度のムラの発生を防ぎ表示品質を向上す
ることを目的とする。
【００２３】
【課題を解決するための手段】本発明にかかるアクティ
ブマトリクス型液晶表示装置においては、一連の画素電
極のそれぞれに接続されているバスラインの入力端子に
印加される信号電圧が、このバスラインの入力端子から
下流に向かって漸減する場合、この一連の画素電極のそ
れぞれが、少なくとも２点で逆向きのバスラインに接続
され、このバスラインの入力端子から下流に向かって漸
減する信号電圧が補償される構成を採用した。
ブマトリクス型液晶表示装置においては、一連の画素電
極のそれぞれに接続されているバスラインの入力端子に
印加される信号電圧が、このバスラインの入力端子から
下流に向かって漸減する場合、この一連の画素電極のそ
れぞれが、少なくとも２点で逆向きのバスラインに接続
され、このバスラインの入力端子から下流に向かって漸
減する信号電圧が補償される構成を採用した。
【００２４】この場合、液晶パネルの異なる側縁に入力
端子を有する少なくとも２つのバスラインを有し、一連
の画素電極のそれぞれが逆向きの該バスラインに接続さ
れている構成を用いることができる。
端子を有する少なくとも２つのバスラインを有し、一連
の画素電極のそれぞれが逆向きの該バスラインに接続さ
れている構成を用いることができる。
【００２５】またこの場合、入力端子が液晶パネルの同
じ側縁に形成された少なくとも１つのバスラインを有
し、該入力端子が形成されている液晶パネルの側縁とは
異なる側縁で該バスラインが折り返され、一連の画素電
極のそれぞれが、バスラインの往路および復路において
接続されている構成を用いることができる。
じ側縁に形成された少なくとも１つのバスラインを有
し、該入力端子が形成されている液晶パネルの側縁とは
異なる側縁で該バスラインが折り返され、一連の画素電
極のそれぞれが、バスラインの往路および復路において
接続されている構成を用いることができる。
【００２６】またこの場合、液晶パネルの異なる側縁に
入力端子が形成された少なくとも各１つのバスラインを
有し、液晶パネルの中間で該各バスラインが折り返さ
れ、一連の画素電極のそれぞれが、各バスラインの往路
および復路において接続されている構成を採用すること
ができる。
入力端子が形成された少なくとも各１つのバスラインを
有し、液晶パネルの中間で該各バスラインが折り返さ
れ、一連の画素電極のそれぞれが、各バスラインの往路
および復路において接続されている構成を採用すること
ができる。
【００２７】またこの場合、上記の構成のバスライン
を、ゲートバスラインまたは蓄積容量バスラインとする
ことができ、または、上記の構成のバスラインを、ゲー
トバスラインおよび蓄積容量バスラインとすることがで
きる。
を、ゲートバスラインまたは蓄積容量バスラインとする
ことができ、または、上記の構成のバスラインを、ゲー
トバスラインおよび蓄積容量バスラインとすることがで
きる。
【００２８】
【作用】図１は、本発明のアクティブマトリクス型液晶
表示装置のバスラインの入力端子から下流に向かって漸
減する信号電圧を補償する方法の原理説明図である。こ
の原理説明図に示されるように、本発明のアクティブマ
トリクス型液晶表示装置においては、ｎ＝１からｎ＝ｎ
に相当するバスライン長を２ｎにした場合は、前述のバ
スラインの抵抗や関連する容量のために、バスラインの
入力端子ｎ＝１から下流ｎ＝２ｎに向かって、Ｖ1 から
Ｖ2 へと漸減する。
表示装置のバスラインの入力端子から下流に向かって漸
減する信号電圧を補償する方法の原理説明図である。こ
の原理説明図に示されるように、本発明のアクティブマ
トリクス型液晶表示装置においては、ｎ＝１からｎ＝ｎ
に相当するバスライン長を２ｎにした場合は、前述のバ
スラインの抵抗や関連する容量のために、バスラインの
入力端子ｎ＝１から下流ｎ＝２ｎに向かって、Ｖ1 から
Ｖ2 へと漸減する。
【００２９】そこで、ｎ＝ｎでバスラインを折り返し、
１つの画素電極にバスラインの往路と復路の２つの電
圧、例えばｎ＝１においてはＶ1 とＶ2n、を印加する
と、この画素電極にはＶ1 とＶ2 の平均電圧Ｖave が印
加されることになる。平均電圧Ｖave は、この図に示さ
れているように液晶パネルの水平位置によらず、どの位
置でも等しいから、液晶セル電圧の分布が無くなり、表
示輝度のムラも解消される。
１つの画素電極にバスラインの往路と復路の２つの電
圧、例えばｎ＝１においてはＶ1 とＶ2n、を印加する
と、この画素電極にはＶ1 とＶ2 の平均電圧Ｖave が印
加されることになる。平均電圧Ｖave は、この図に示さ
れているように液晶パネルの水平位置によらず、どの位
置でも等しいから、液晶セル電圧の分布が無くなり、表
示輝度のムラも解消される。
【００３０】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図２は、第１実施例のアクティブマトリ
クス型液晶表示装置の構成説明図であり、（Ａ）は特定
の画素の構成を示し、（Ｂ）は液晶パネル全体の構成を
示している。この図において、１1 ，１n は画素電極、
２1 ，２n はドレインバスライン、３1 ，３2 はゲート
バスライン、３1t, ３2tはゲートバスライン入力端子、
４1，４2 は蓄積容量バスライン、４1t, ４2tは蓄積容
量バスライン入力端子、５11，５12，５n1，５n2はＴＦ
Ｔである。
クス型液晶表示装置の構成説明図であり、（Ａ）は特定
の画素の構成を示し、（Ｂ）は液晶パネル全体の構成を
示している。この図において、１1 ，１n は画素電極、
２1 ，２n はドレインバスライン、３1 ，３2 はゲート
バスライン、３1t, ３2tはゲートバスライン入力端子、
４1，４2 は蓄積容量バスライン、４1t, ４2tは蓄積容
量バスライン入力端子、５11，５12，５n1，５n2はＴＦ
Ｔである。
【００３１】この実施例のアクティブマトリクス型液晶
表示装置は、基板上にドレインバスライン２1 ，２
n と、ゲートバスライン入力端子３1tを有するゲートバ
スライン３1 とゲートバスライン入力端子３2tを有する
ゲートバスライン３2 を直交させて配置し、ドレインバ
スライン２1 に形成されたドレイン電極Ｄと画素電極１
1，１n に接続されたソース電極Ｓとゲートバスライン
３1 ，３2 に形成されたゲート電極ＧとからなるＴＦＴ
５11，５12，５n1，５n2から構成されている。
表示装置は、基板上にドレインバスライン２1 ，２
n と、ゲートバスライン入力端子３1tを有するゲートバ
スライン３1 とゲートバスライン入力端子３2tを有する
ゲートバスライン３2 を直交させて配置し、ドレインバ
スライン２1 に形成されたドレイン電極Ｄと画素電極１
1，１n に接続されたソース電極Ｓとゲートバスライン
３1 ，３2 に形成されたゲート電極ＧとからなるＴＦＴ
５11，５12，５n1，５n2から構成されている。
【００３２】そして、各画素電極１1 ，１n の下には、
蓄積容量バスライン入力端子４1tを有する蓄積容量バス
ライン４1 と、蓄積容量バスライン入力端子４2tを有す
る蓄積容量バスライン４2 が、蓄積容量バスライン入力
端子に関して逆方向に配置されている。
蓄積容量バスライン入力端子４1tを有する蓄積容量バス
ライン４1 と、蓄積容量バスライン入力端子４2tを有す
る蓄積容量バスライン４2 が、蓄積容量バスライン入力
端子に関して逆方向に配置されている。
【００３３】この実施例のアクティブマトリクス型液晶
表示装置においては、蓄積容量バスライン４1 と蓄積容
量バスライン４2 が、蓄積容量バスライン入力端子に関
して逆方向に配置され、それぞれ蓄積容量バスライン入
力端子４1tと蓄積容量バスライン入力端子４2tに蓄積容
量信号が印加されるため、一連の画素電極のそれぞれ
に、蓄積容量バスライン４1 と蓄積容量バスライン４2
の蓄積容量信号の平均値が印加されることになり、蓄積
容量バスライン４1 と蓄積容量バスライン４2 の抵抗
と、これに関連する容量によって各蓄積容量バスライン
入力端子から下流に向かって蓄積容量信号が漸減して
も、それらが平均化されて、輝度ムラが解消される。
表示装置においては、蓄積容量バスライン４1 と蓄積容
量バスライン４2 が、蓄積容量バスライン入力端子に関
して逆方向に配置され、それぞれ蓄積容量バスライン入
力端子４1tと蓄積容量バスライン入力端子４2tに蓄積容
量信号が印加されるため、一連の画素電極のそれぞれ
に、蓄積容量バスライン４1 と蓄積容量バスライン４2
の蓄積容量信号の平均値が印加されることになり、蓄積
容量バスライン４1 と蓄積容量バスライン４2 の抵抗
と、これに関連する容量によって各蓄積容量バスライン
入力端子から下流に向かって蓄積容量信号が漸減して
も、それらが平均化されて、輝度ムラが解消される。
【００３４】また、この実施例のアクティブマトリクス
型液晶表示装置においては、各画素電極１1 ，１n に各
２つのＴＦＴ５11，５12および５n1，５n2が形成され、
これら２つのＴＦＴ５11，５12および５n1，５n2のゲー
ト電極が、ゲートバスライン入力端子３1t, ３2tに関し
て逆方向に配置されたゲートバスライン３1 ，３2 に接
続されているため、ゲートバスライン３1 ，３2 の抵抗
と、これに関連する容量によって、各ゲートバスライン
入力端子３1t, ３2tから下流に向かってゲート信号電圧
が漸減しても、それによる輝度ムラを解消することがで
きる。
型液晶表示装置においては、各画素電極１1 ，１n に各
２つのＴＦＴ５11，５12および５n1，５n2が形成され、
これら２つのＴＦＴ５11，５12および５n1，５n2のゲー
ト電極が、ゲートバスライン入力端子３1t, ３2tに関し
て逆方向に配置されたゲートバスライン３1 ，３2 に接
続されているため、ゲートバスライン３1 ，３2 の抵抗
と、これに関連する容量によって、各ゲートバスライン
入力端子３1t, ３2tから下流に向かってゲート信号電圧
が漸減しても、それによる輝度ムラを解消することがで
きる。
【００３５】この実施例のアクティブマトリクス型液晶
表示装置においては、従来は１つの画素電極に１つ設け
られていたＴＦＴを、図示されているように２つ設けな
ければならないが、１つのＴＦＴの大きさは従来の１／
２程度でよく、１本の蓄積容量バスラインの幅も従来の
幅の１／２でよいため、光の透過する面積／１画素の面
積（％）で定義される開口率はほとんど低下しない。
表示装置においては、従来は１つの画素電極に１つ設け
られていたＴＦＴを、図示されているように２つ設けな
ければならないが、１つのＴＦＴの大きさは従来の１／
２程度でよく、１本の蓄積容量バスラインの幅も従来の
幅の１／２でよいため、光の透過する面積／１画素の面
積（％）で定義される開口率はほとんど低下しない。
【００３６】上述の構成を変形して、各々のバスライン
の入力端子と下流方向を入れ替えてもよいことはいうま
でもない。また、蓄積容量バスライン４1 ，４2 と、ゲ
ートバスライン３1 ，３2 のいずれか一方だけを、その
入力端子に関して逆方向に配置して、それらのバスライ
ンを１つの画素電極に接続した構成を採用しても、その
構成に見合う効果を奏することはもちろんである。
の入力端子と下流方向を入れ替えてもよいことはいうま
でもない。また、蓄積容量バスライン４1 ，４2 と、ゲ
ートバスライン３1 ，３2 のいずれか一方だけを、その
入力端子に関して逆方向に配置して、それらのバスライ
ンを１つの画素電極に接続した構成を採用しても、その
構成に見合う効果を奏することはもちろんである。
【００３７】（第２実施例）図３は、第２実施例のアク
ティブマトリクス型液晶表示装置の構成説明図であり、
（Ａ）は特定の画素の構成を示し、（Ｂ）は液晶パネル
全体の構成を示している。この図において、１１1 ，１
１n は画素電極、１２1 ，１２n はドレインバスライ
ン、１３はゲートバスライン、１３t1はゲートバスライ
ン入力端子、１３t2はゲートバスライン出力端子、１４
は蓄積容量バスライン、１４t1は蓄積容量バスライン入
力端子、１４t2は蓄積容量バスライン出力端子、１
５11，１５12，１５n1，１５n2はＴＦＴである。
ティブマトリクス型液晶表示装置の構成説明図であり、
（Ａ）は特定の画素の構成を示し、（Ｂ）は液晶パネル
全体の構成を示している。この図において、１１1 ，１
１n は画素電極、１２1 ，１２n はドレインバスライ
ン、１３はゲートバスライン、１３t1はゲートバスライ
ン入力端子、１３t2はゲートバスライン出力端子、１４
は蓄積容量バスライン、１４t1は蓄積容量バスライン入
力端子、１４t2は蓄積容量バスライン出力端子、１
５11，１５12，１５n1，１５n2はＴＦＴである。
【００３８】この実施例のアクティブマトリクス型液晶
表示装置は、基板上にドレインバスライン１２1 ，１２
n と、液晶パネルの端縁で折り返され、両端にゲートバ
スライン入力端子１３t1、ゲートバスライン出力端子１
３t2を有するゲートバスライン１３と、液晶パネルの端
縁で折り返され、両端に蓄積容量バスライン入力端子１
４t1と蓄積容量バスライン出力端子１４t2を有する蓄積
容量バスライン１４を配置し、ドレインバスライン１２
1 に形成されたドレイン電極Ｄと画素電極１１ 1 ，１１
n に接続されたソース電極Ｓとゲートバスライン１３の
往路と復路に形成されたゲート電極ＧとからなるＴＦＴ
１５11，１５12，１５n1，１５n2から構成されている。
表示装置は、基板上にドレインバスライン１２1 ，１２
n と、液晶パネルの端縁で折り返され、両端にゲートバ
スライン入力端子１３t1、ゲートバスライン出力端子１
３t2を有するゲートバスライン１３と、液晶パネルの端
縁で折り返され、両端に蓄積容量バスライン入力端子１
４t1と蓄積容量バスライン出力端子１４t2を有する蓄積
容量バスライン１４を配置し、ドレインバスライン１２
1 に形成されたドレイン電極Ｄと画素電極１１ 1 ，１１
n に接続されたソース電極Ｓとゲートバスライン１３の
往路と復路に形成されたゲート電極ＧとからなるＴＦＴ
１５11，１５12，１５n1，１５n2から構成されている。
【００３９】この実施例のアクティブマトリクス型液晶
表示装置においては、蓄積容量バスライン入力端子１４
t1に印加される蓄積容量信号が、蓄積容量バスライン１
４の往路と復路で一連の画素電極のそれぞれに、蓄積容
量バスライン入力端子１４t1から下流方向に漸減する蓄
積容量信号がかかるため、各蓄積容量信号が平均化され
ることになり、従来問題になっていた輝度ムラを解消す
ることができる。
表示装置においては、蓄積容量バスライン入力端子１４
t1に印加される蓄積容量信号が、蓄積容量バスライン１
４の往路と復路で一連の画素電極のそれぞれに、蓄積容
量バスライン入力端子１４t1から下流方向に漸減する蓄
積容量信号がかかるため、各蓄積容量信号が平均化され
ることになり、従来問題になっていた輝度ムラを解消す
ることができる。
【００４０】また、この実施例のアクティブマトリクス
型液晶表示装置においては、各画素電極１１1 ，１１n
に各２つのＴＦＴ１５11，１５12および１５n1，１５n2
が形成され、これら２つのＴＦＴ１５11，１５12および
１５n1，１５n2のゲート電極が、右側縁に形成されたゲ
ートバスライン入力端子１３t1から左方に延在するゲー
トバスライン１３を、左側縁で折り返し、ゲートバスラ
イン１３の往路と復路に接続されているため、ゲートバ
スライン１３の抵抗と、これに関連する容量によって、
ゲートバスライン入力端子１３t1から下流に向かってゲ
ート信号電圧が漸減しても、それが平均化されて、輝度
ムラを解消される。
型液晶表示装置においては、各画素電極１１1 ，１１n
に各２つのＴＦＴ１５11，１５12および１５n1，１５n2
が形成され、これら２つのＴＦＴ１５11，１５12および
１５n1，１５n2のゲート電極が、右側縁に形成されたゲ
ートバスライン入力端子１３t1から左方に延在するゲー
トバスライン１３を、左側縁で折り返し、ゲートバスラ
イン１３の往路と復路に接続されているため、ゲートバ
スライン１３の抵抗と、これに関連する容量によって、
ゲートバスライン入力端子１３t1から下流に向かってゲ
ート信号電圧が漸減しても、それが平均化されて、輝度
ムラを解消される。
【００４１】この実施例のアクティブマトリクス型液晶
表示装置においても、従来は１つの画素電極に１つ設け
られていたＴＦＴを、図示されているように２つ設けな
ければならないが、１つのＴＦＴの大きさは従来の１／
２程度でよく、１本の蓄積容量バスラインの幅も従来の
幅の１／２でよいため、光の透過する面積／１画素の面
積（％）で定義される開口率はほとんど低下しない。
表示装置においても、従来は１つの画素電極に１つ設け
られていたＴＦＴを、図示されているように２つ設けな
ければならないが、１つのＴＦＴの大きさは従来の１／
２程度でよく、１本の蓄積容量バスラインの幅も従来の
幅の１／２でよいため、光の透過する面積／１画素の面
積（％）で定義される開口率はほとんど低下しない。
【００４２】また、上述の構成において、各バスライン
入力端子１３t1，１４t1と、バスライン出力端子１
３t2，１４t2のいずれに入力信号を入力しても、上記の
効果に変わりはないことはいうまでもない。また、蓄積
容量バスライン１４と、ゲートバスライン１３のいずれ
か一方だけに上記の構成を採用しても、その構成に見合
う効果を奏することはもちろんである。
入力端子１３t1，１４t1と、バスライン出力端子１
３t2，１４t2のいずれに入力信号を入力しても、上記の
効果に変わりはないことはいうまでもない。また、蓄積
容量バスライン１４と、ゲートバスライン１３のいずれ
か一方だけに上記の構成を採用しても、その構成に見合
う効果を奏することはもちろんである。
【００４３】（第３実施例）図４は、第３実施例のアク
ティブマトリクス型液晶表示装置の構成説明図である。
この図において、２３1 ，２３2 はゲートバスライン、
２３1t，２３2tはゲートバスライン入力端子、２４1 ，
２４2 は蓄積容量バスライン、２４1t，２４2tは蓄積容
量バスライン入力端子である。
ティブマトリクス型液晶表示装置の構成説明図である。
この図において、２３1 ，２３2 はゲートバスライン、
２３1t，２３2tはゲートバスライン入力端子、２４1 ，
２４2 は蓄積容量バスライン、２４1t，２４2tは蓄積容
量バスライン入力端子である。
【００４４】この実施例のアクティブマトリクス型液晶
表示装置においては、ゲートバスライン入力端子２
３1t，２３2tを有するゲートバスライン２３1 ，２３2
と、蓄積容量バスライン入力端子２４1t，２４2tを有す
る蓄積容量バスライン２４1 ，２４2 を、液晶パネルの
中央で折り返して、中央線に左右対称にして、一連の画
素電極は、各バスラインの往路と復路に接続されてい
る。
表示装置においては、ゲートバスライン入力端子２
３1t，２３2tを有するゲートバスライン２３1 ，２３2
と、蓄積容量バスライン入力端子２４1t，２４2tを有す
る蓄積容量バスライン２４1 ，２４2 を、液晶パネルの
中央で折り返して、中央線に左右対称にして、一連の画
素電極は、各バスラインの往路と復路に接続されてい
る。
【００４５】この実施例のアクティブマトリクス型液晶
表示装置においては、蓄積容量バスライン入力端子２４
1t，２４2tに印加される蓄積容量信号が、蓄積容量バス
ライン２４1 ，２４2 の往路と復路で、一連の画素電極
のそれぞれに、蓄積容量バスライン入力端子２４1t，２
４2tから下流方向に漸減する蓄積容量信号がかかるた
め、各蓄積容量信号が平均化されることになり、従来問
題になっていた輝度ムラを解消することができる。
表示装置においては、蓄積容量バスライン入力端子２４
1t，２４2tに印加される蓄積容量信号が、蓄積容量バス
ライン２４1 ，２４2 の往路と復路で、一連の画素電極
のそれぞれに、蓄積容量バスライン入力端子２４1t，２
４2tから下流方向に漸減する蓄積容量信号がかかるた
め、各蓄積容量信号が平均化されることになり、従来問
題になっていた輝度ムラを解消することができる。
【００４６】また、この実施例のアクティブマトリクス
型液晶表示装置においては、ゲートバスライン２３1 ，
２３2 に印加されるゲート信号が、ゲートバスライン２
４1，２４2 の往路と復路で、一連の画素電極のそれぞ
れに、ゲートバスライン入力端子２３1t，２３2tから下
流方向に漸減するゲート信号がかかるため、各ゲート信
号が平均化されることになり、従来問題になっていた輝
度ムラを解消することができる。
型液晶表示装置においては、ゲートバスライン２３1 ，
２３2 に印加されるゲート信号が、ゲートバスライン２
４1，２４2 の往路と復路で、一連の画素電極のそれぞ
れに、ゲートバスライン入力端子２３1t，２３2tから下
流方向に漸減するゲート信号がかかるため、各ゲート信
号が平均化されることになり、従来問題になっていた輝
度ムラを解消することができる。
【００４７】この実施例のアクティブマトリクス型液晶
表示装置においても、従来は１つの画素電極に１つ設け
られていたＴＦＴを、図示されているように２つ設けな
ければならないが、１つのＴＦＴの大きさは従来の１／
２程度でよく、１本の蓄積容量バスラインの幅も従来の
幅の１／２でよいため、光の透過する面積／１画素の面
積（％）で定義される開口率はほとんど低下しない。
表示装置においても、従来は１つの画素電極に１つ設け
られていたＴＦＴを、図示されているように２つ設けな
ければならないが、１つのＴＦＴの大きさは従来の１／
２程度でよく、１本の蓄積容量バスラインの幅も従来の
幅の１／２でよいため、光の透過する面積／１画素の面
積（％）で定義される開口率はほとんど低下しない。
【００４８】また、上述の構成において、各バスライン
入力端子と、その下流方向のいずれに入力信号を入力し
ても、上記の効果に変わりはないことはいうまでもな
い。また、蓄積容量バスラインと、ゲートバスラインの
いずれか一方だけに上記の構成を採用しても、その構成
に見合う効果を奏することはもちろんである。
入力端子と、その下流方向のいずれに入力信号を入力し
ても、上記の効果に変わりはないことはいうまでもな
い。また、蓄積容量バスラインと、ゲートバスラインの
いずれか一方だけに上記の構成を採用しても、その構成
に見合う効果を奏することはもちろんである。
【００４９】以上３つの実施例を挙げたが、ゲートバス
ラインの構成と蓄積容量バスラインの構成を組合せるこ
とによって、９通りの変形態様を実現することができ
る。
ラインの構成と蓄積容量バスラインの構成を組合せるこ
とによって、９通りの変形態様を実現することができ
る。
【００５０】
【発明の効果】以上説明したように、本発明は、従来の
製造方法を本質的に変えることなく、容易に輝度ムラを
生じない高い表示品質のアクティブマトリクス型液晶表
示装置を実現することを可能にし、ＯＡ機器等の表示装
置として期待されている液晶表示装置の大面積化に寄与
するところが大きい。
製造方法を本質的に変えることなく、容易に輝度ムラを
生じない高い表示品質のアクティブマトリクス型液晶表
示装置を実現することを可能にし、ＯＡ機器等の表示装
置として期待されている液晶表示装置の大面積化に寄与
するところが大きい。
【図１】本発明のアクティブマトリクス型液晶表示装置
のバスラインの入力端子から下流に向かって漸減する信
号電圧を補償する方法の原理説明図である。
のバスラインの入力端子から下流に向かって漸減する信
号電圧を補償する方法の原理説明図である。
【図２】第１実施例のアクティブマトリクス型液晶表示
装置の構成説明図であり、（Ａ）は特定の画素の構成を
示し、（Ｂ）は液晶パネル全体の構成を示している。
装置の構成説明図であり、（Ａ）は特定の画素の構成を
示し、（Ｂ）は液晶パネル全体の構成を示している。
【図３】第２実施例のアクティブマトリクス型液晶表示
装置の構成説明図であり、（Ａ）は特定の画素の構成を
示し、（Ｂ）は液晶パネル全体の構成を示している。
装置の構成説明図であり、（Ａ）は特定の画素の構成を
示し、（Ｂ）は液晶パネル全体の構成を示している。
【図４】第３実施例のアクティブマトリクス型液晶表示
装置の構成説明図である。
装置の構成説明図である。
【図５】従来の液晶表示装置の構成説明図である。
【図６】液晶パネルの概略説明図である。
【図７】液晶パネルの等価回路であり、（Ａ）は１画素
の等価回路、（Ｂ）はゲートライン１本分の等価回路を
示している。
の等価回路、（Ｂ）はゲートライン１本分の等価回路を
示している。
【図８】ゲートバスラインの信号の鈍りと液晶セル電圧
の関係説明図であり、（Ａ），（Ｂ）はゲートバスライ
ンの信号の鈍りと液晶セル電圧、（Ｃ）はゲートバスラ
インの信号の鈍りによる液晶セル電圧の低下を示してい
る。
の関係説明図であり、（Ａ），（Ｂ）はゲートバスライ
ンの信号の鈍りと液晶セル電圧、（Ｃ）はゲートバスラ
インの信号の鈍りによる液晶セル電圧の低下を示してい
る。
【図９】蓄積容量バスラインの電圧と液晶セル電圧の関
係説明図であり、（Ａ），（Ｂ）は蓄積容量バスライン
の電圧と液晶セル電圧の関係を示し、（Ｃ）は蓄積容量
バスラインの電圧の歪みによる液晶セル電圧の低下を示
している。
係説明図であり、（Ａ），（Ｂ）は蓄積容量バスライン
の電圧と液晶セル電圧の関係を示し、（Ｃ）は蓄積容量
バスラインの電圧の歪みによる液晶セル電圧の低下を示
している。
１1 ，１n 画素電極 ２1 ，２n ドレインバスライン ３1 ，３2 ゲートバスライン ３1t, ３2t ゲートバスライン入力端子 ４1 ，４2 蓄積容量バスライン ４1t, ４2t 蓄積容量バスライン入力端子 ５11，５12，５n1，５n2 ＴＦＴ １１1 ，１１n 画素電極 １２1 ，１２n ドレインバスライン １３ ゲートバスライン １３t1 ゲートバスライン入力端子 １３t2 ゲートバスライン出力端子 １４ 蓄積容量バスライン １４t1 蓄積容量バスライン入力端子 １４t2 蓄積容量バスライン出力端子 １５11，１５12，１５n1，１５n2 ＴＦＴ ２３1 ，２３2 ゲートバスライン ２３1t，２３2t ゲートバスライン入力端子 ２４1 ，２４2 蓄積容量バスライン ２４1t，２４2t 蓄積容量バスライン入力端子 ３１ 画素電極 ３２ ドレインバスライン ３３ ドレイン電極 ３４ ソース電極 ３５ ゲートバスライン ３６ ゲート電極 ３７ 蓄積容量電極バスライン ３８ ＴＦＴ ４１ 画素電極 ４２ ＴＦＴ ４３ ゲート信号を入力する端子 ４４ 蓄積容量信号を入力する端子 ４５，４６ 映像信号を入力する端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−74076（ＪＰ，Ａ) 特開 平４−16894（ＪＰ，Ａ) 実開 平３−16129（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/133 550 G02F 1/1343
Claims (3)
- 【請求項１】一連の画素電極からなる列に沿って一端側
から他端側に向かって延在する往路及び該他端側で折り
返して該他端側から該一端側に向かって延在する復路か
らなり且つ一端に信号電圧が加えられる入力端子をもっ
た少なくとも一本のバスラインを備え、 該一連の画素電極のそれぞれが全て該一本のバスライン
に於ける往路及び復路のそれぞれに接続されてなること
を特徴とするアクティブマトリクス型液晶表示装置。 - 【請求項２】一連の画素電極からなる列に沿って一端側
から他端側に向かって延在する往路及び該列の中間で折
り返して該他端側から該一端側に向かって延在する復路
からなり且つ一端に信号電圧が加えられる入力端子をも
った少なくとも一本のバスラインと、 該一連の画素電極からなる列に沿って他端側から一端側
に向かって延在する往路及び該列の中間で折り返して該
一端側から該他端側に向かって延在する復路からなり且
つ他端に信号電圧が加えられる入力端子をもった少なく
とも一本のバスラインとを備え、 該一連の画素電極からなる列に於ける略半分の画素電極
が対応するバスラインの往路及び復路にそれぞれ接続さ
れ且つ残り半分の画素電極が対応するバスラインの往路
及び復路にそれぞれ接続されてなること を特徴とするア
クティブマトリクス型液晶表示装置。 - 【請求項３】バスラインがゲートバスライン或いは蓄積
容量バスラインであることを特徴とする請求項１又は請
求項２記載のアクティブマトリクス液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25743293A JP3275221B2 (ja) | 1993-10-15 | 1993-10-15 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25743293A JP3275221B2 (ja) | 1993-10-15 | 1993-10-15 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07114042A JPH07114042A (ja) | 1995-05-02 |
| JP3275221B2 true JP3275221B2 (ja) | 2002-04-15 |
Family
ID=17306288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25743293A Expired - Fee Related JP3275221B2 (ja) | 1993-10-15 | 1993-10-15 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275221B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4050100B2 (ja) * | 2002-06-19 | 2008-02-20 | シャープ株式会社 | アクティブマトリクス基板および表示装置 |
-
1993
- 1993-10-15 JP JP25743293A patent/JP3275221B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07114042A (ja) | 1995-05-02 |
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