JP3274270B2 - Method for adjusting cycle of oscillation circuit in synchronous semiconductor memory device - Google Patents
Method for adjusting cycle of oscillation circuit in synchronous semiconductor memory deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、制御信号やアドレス信
号などの入力信号をシステム・クロック信号に同期させ
て取り込むように構成される同期型半導体記憶装置にお
ける発振回路の周期調整方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous semiconductor memory device configured to take in input signals such as control signals and address signals in synchronization with a system clock signal .
The present invention relates to a method for adjusting the period of an oscillation circuit .
【0002】[0002]
【従来の技術】従来、同期型半導体記憶装置として、例
えば、同期型のDRAM(DynamicRandom Access M
emory)、いわゆるSDRAM(Synchronous DRA
M)が知られている。2. Description of the Related Art Conventionally, for example, a synchronous DRAM (Dynamic Random Access Memory) has been used as a synchronous semiconductor memory device.
emory), so-called SDRAM (Synchronous DRA)
M) are known.
【0003】かかるSDRAMは、ロウアドレス・スト
ローブ信号/RASや、コラムアドレス・ストローブ信
号/CASや、ライト・イネーブル信号/WEなどの制
御信号を、動作モードを決定する命令を構成するものと
して、一体として、システム・クロック信号CLKに同
期させて内部に取り込むというものである。In such an SDRAM, control signals such as a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE are integrated into a command for determining an operation mode. In this case, the data is taken in in synchronization with the system clock signal CLK.
【0004】ところで、DRAMには、SDRAMの他
に、システム・クロック信号CLKには関係なく、ロウ
アドレス・ストローブ信号/RAS及びコラムアドレス
・ストローブ信号/CASのレベル変化のタイミングの
ずれで動作モードを決定する非同期型のDRAMも知ら
れている。[0004] Incidentally, in addition to the SDRAM, the operation mode of the DRAM is changed by the timing shift of the level change of the row address strobe signal / RAS and the column address strobe signal / CAS regardless of the system clock signal CLK. Asynchronous DRAMs for determining are also known.
【0005】ここに、DRAMにおいては、リフレッシ
ュ動作を制御するためにタイマを必要とし、このため、
発振回路と、この発振回路の発振出力をカウントする分
周回路からなるカウンタとを内蔵し、これらでタイマを
構成するようにしている。Here, in the DRAM, a timer is required to control the refresh operation.
A built-in oscillation circuit and a counter composed of a frequency dividing circuit for counting the oscillation output of the oscillation circuit are built in, and these are used to constitute a timer.
【0006】このタイマの動作が許容範囲内において正
確であるためには、即ち、カウンタの出力信号の周期が
適正であるためには、発振回路の発振周波数が適正でな
ければならない。In order for the operation of this timer to be accurate within an allowable range, that is, for the period of the output signal of the counter to be appropriate, the oscillation frequency of the oscillation circuit must be appropriate.
【0007】このため、通常、発振回路は、ヒューズの
切断によって発振周波数の微調整を行うことができるよ
うに構成されるが、この発振回路の発振周波数を微調整
するためには、その前提として、カウンタの出力信号の
周期を測定する必要がある。For this reason, the oscillation circuit is usually configured so that the oscillation frequency can be finely adjusted by cutting a fuse. However, in order to finely adjust the oscillation frequency of the oscillation circuit, the precondition is as follows. , It is necessary to measure the period of the output signal of the counter.
【0008】ここに、非同期型のDRAMにおいては、
このカウンタの出力信号の周期の測定は、カウンタ・テ
スト・サイクルと称されるモードを利用して行われる。Here, in an asynchronous DRAM,
The measurement of the period of the output signal of the counter is performed by using a mode called a counter test cycle.
【0009】図19は、このカウンタ・テスト・サイク
ルによるカウンタの出力信号の周期の測定方法を説明す
るための波形図であり、図19Aはロウアドレス・スト
ローブ信号/RAS、図19Bはコラムアドレス・スト
ローブ信号/CAS、図19C、図19Dはデータの出
力状態を示している。FIG. 19 is a waveform chart for explaining a method of measuring the period of the output signal of the counter by the counter test cycle. FIG. 19A shows a row address strobe signal / RAS, and FIG. 19B shows a column address signal. FIG. 19C and FIG. 19D show the output state of data.
【0010】即ち、カウンタ・テスト・サイクルによる
カウンタの出力信号の周期の測定を行う場合には、ま
ず、コラムアドレス・ストローブ信号/CASをHレベ
ルからLレベルに変化させ、その後、ロウアドレス・ス
トローブ信号/RASをHレベルからLレベルに変化さ
せる。That is, when measuring the period of the output signal of the counter by the counter test cycle, first, the column address strobe signal / CAS is changed from the H level to the L level, and then the row address strobe is changed. Signal / RAS is changed from H level to L level.
【0011】このようにすると、CBR(CASビフォ
アRASリフレッシュ)サイクルが設定されるが、この
まま、カウンタによる測定時間がt1、例えば、100
μsになると、セルフ・リフレッシュ・サイクルに移行
し、データの出力が禁止され、データ出力回路の出力状
態はハイインピーダンス状態とされる。In this way, a CBR (CAS before RAS refresh) cycle is set, but the measurement time by the counter is set to t 1 , for example, 100
At μs, the process shifts to a self-refresh cycle, data output is inhibited, and the output state of the data output circuit is set to a high impedance state.
【0012】そこで、カウンタは、CBRサイクルが設
定されると、発振回路の発振出力をカウントして、ロウ
アドレス・ストローブ信号/RASがLレベルになった
時から100μsの経過を測定する。Therefore, when the CBR cycle is set, the counter counts the oscillation output of the oscillation circuit and measures 100 μs after the row address strobe signal / RAS goes low.
【0013】他方、CBRサイクルを設定した後、コラ
ムアドレス・ストローブ信号/CASをHレベルとし、
ロウアドレス・ストローブ信号/RASをLレベルとし
た時点からカウンタによる測定時間が100μsに達す
る前に、コラムアドレス・ストローブ信号/CASを再
び、Lレベルにすると、図19Cに示すように、データ
出力回路の出力状態はデータ出力状態となる。On the other hand, after setting the CBR cycle, the column address strobe signal / CAS is set to H level,
When the column address strobe signal / CAS is set to L level again before the measurement time by the counter reaches 100 μs from the time when the row address strobe signal / RAS is set to L level, as shown in FIG. Becomes the data output state.
【0014】これに対して、CBRサイクルを設定した
後、コラムアドレス・ストローブ信号/CASをHレベ
ルとし、ロウアドレス・ストローブ信号/RASをLレ
ベルにした時点からカウンタによる測定時間が100μ
sを越えた後に、再び、コラムアドレス・ストローブ信
号/CASをLレベルとしても、この時点では、既に、
セルフ・リフレッシュ・サイクルに移行しているので、
データ出力回路の出力状態はハイインピーダンス状態と
されている。On the other hand, after the CBR cycle is set, the column measurement time of the counter becomes 100 μm from the time when the column address strobe signal / CAS is set to the H level and the row address strobe signal / RAS is set to the L level.
s, the column address strobe signal / CAS is again set to the L level.
Since we are transitioning to a self-refresh cycle,
The output state of the data output circuit is in a high impedance state.
【0015】そこで、コラムアドレス・ストローブ信号
/CASを再びLレベルとする時点をデータ出力回路の
出力状態がデータ出力状態となるような時点とし、この
状態から、コラムアドレス・ストローブ信号/CASを
再びLレベルとする時点を次第に遅くしてゆき、データ
出力回路の出力状態を観察し、データ出力回路の出力状
態がデータ出力状態からハイインピーダンス状態に変わ
る状態を設定する。Therefore, the point in time when the column address strobe signal / CAS is changed to L level again so that the output state of the data output circuit becomes the data output state, and from this state, the column address strobe signal / CAS is reset again. The level of the L level is gradually reduced, the output state of the data output circuit is observed, and the state where the output state of the data output circuit changes from the data output state to the high impedance state is set.
【0016】このようにした場合、ロウアドレス・スト
ローブ信号/RASをLレベルとした後、コラムアドレ
ス・ストローブ信号/CASを再びLレベルとした時点
までの時間t2が、カウンタが100μsと判断した時
間となる。In this case, the counter determines that the time t 2 from when the row address strobe signal / RAS is set to L level to when the column address strobe signal / CAS is set again to L level is 100 μs. Time.
【0017】このようにして、カウンタが100μsと
判断した時間の実際の時間、即ち、カウンタの出力信号
の1周期の実際の時間を測定することができる。In this way, the actual time of the time when the counter determines that it is 100 μs, that is, the actual time of one cycle of the output signal of the counter can be measured.
【0018】ここに、カウンタは分周回路で構成されて
いるので、その分周比から逆算して、発振回路の発振周
波数を算出することができ、発振回路の発振周波数を微
調整することにより、カウンタの出力信号の周期の適正
化を図ることができる。Here, since the counter is constituted by a frequency dividing circuit, the oscillation frequency of the oscillation circuit can be calculated by calculating backward from the frequency division ratio, and by finely adjusting the oscillation frequency of the oscillation circuit, In addition, the period of the output signal of the counter can be optimized.
【0019】[0019]
【発明が解決しようとする課題】しかし、非同期型のD
RAMと異なり、SDRAMの場合には、動作モード決
定命令としてセルフ・リフレッシュ命令が取り込まれる
と、直ちに、周期を、例えば、16μsとするセルフ・
リフレッシュ動作に移行する。However, the asynchronous type D
Unlike a RAM, in the case of an SDRAM, when a self-refresh command is taken in as an operation mode determination command, the cycle is set to, for example, 16 μs immediately.
Shift to the refresh operation.
【0020】このため、SDRAMにおいては、非同期
型のDRAMのように、カウンタ・テスト・サイクルを
設定することが不可能であり、簡単な方法でカウンタの
出力信号の周期を測定することができないという問題点
があった。For this reason, in the SDRAM, it is impossible to set a counter test cycle unlike an asynchronous DRAM, and it is not possible to measure the period of the output signal of the counter by a simple method. There was a problem.
【0021】本発明は、かかる点に鑑み、簡単な方法で
発振回路の発振周波数を調整し、カウンタの出力信号の
周期の適正化を図ることができるようにした同期型半導
体記憶装置における発振回路の周期調整方法を提供する
ことを目的とする。In view of the above, the present invention provides a simple method.
An object of the present invention is to provide a method for adjusting the oscillation frequency of an oscillation circuit in a synchronous semiconductor memory device, which can adjust the oscillation frequency of an oscillation circuit and optimize the cycle of an output signal of a counter.
【0022】[0022]
【課題を解決するための手段】本発明による同期型半導
体記憶装置における発振回路の周期調整方法は、クロッ
ク信号に同期してセルフ・リフレッシュ命令を入力する
工程と、該セルフ・リフレッシュ命令の入力に応答し
て、カウンタが発振回路からの発振信号のカウントを開
始する工程と、次いで、クロック信号に同期してリード
命令を入力し、それに応答してデータ出力端子をデータ
出力状態とする工程と、カウント数が所定の値となった
時点で前記カウンタがカウント終了信号を出力し、該カ
ウント終了信号により、前記データ出力端子を前記デー
タ出力状態からハイインピーダンス状態に状態変化させ
る工程と、前記セルフ・リフレッシュ命令が入力された
時点から、前記状態変化した時点までの時間を測定する
工程と、前記時間に基づいて、前記発振回路の発振周波
数を調整する工程を有するというものである。 According to the present invention , there is provided a method of adjusting a cycle of an oscillation circuit in a synchronous semiconductor memory device according to the present invention.
Input a self-refresh instruction in synchronization with the
And responding to the input of the self-refresh command.
Counter starts counting the oscillation signal from the oscillation circuit.
And then read in synchronization with the clock signal
Input a command and respond to it by setting the data output terminal to data.
The process of setting the output state, and the count number has reached a predetermined value.
At this point, the counter outputs a count end signal,
The data output terminal is connected to the data output terminal by a count end signal.
Data output state to high impedance state.
Receiving the self-refresh command
Measure the time from the time to the time when the state changes
And an oscillation frequency of the oscillation circuit based on the time.
It has a step of adjusting the number.
【0023】[0023]
【作用】本発明によれば、セルフ・リフレッシュ命令を
入力することにより、カウンタが発振回路からの発振信
号のカウント動作を開始し、次いで、リード命令を入力
することにより、データ出力端子をデータ出力状態と
し、次いで、カウンタのカウント終了に応答してデータ
出力端子をデータ出力状態からハイインピーダンス状態
に状態変化させるという一連の工程が実行されるが、こ
れら一連の工程を実行することにより、セルフ・リフレ
ッシュ命令が入力された時点から、データ出力端子が状
態変化した時点までの時間を測定し、この時間に基づい
て、発振回路の発振周波数を調整するという工程を実行
することを可能としている。 According to the present invention, a self-refresh instruction is issued.
By inputting the counter, the counter
Signal count operation, then input read command
To set the data output terminal to the data output state.
And then responds to the end of counting by the counter.
Output terminal is in high impedance state from data output state
A series of steps to change the state is performed,
By performing these steps, self-reflection
Data output terminal is in the state from the point when the
Measure the time up to the point when the state changed, and based on this time
And execute the process of adjusting the oscillation frequency of the oscillation circuit
It is possible to do.
【0024】[0024]
【実施例】以下、図1〜図18を参照して、本発明の一
実施例につき、本発明をSDRAMにおける発振回路の
周期調整方法に適用した場合を例にして説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIGS. 1 to 18, an embodiment of the present invention will be described .
A case where the present invention is applied to a cycle adjusting method will be described as an example.
【0025】図1は本発明の一実施例が適用されるSD
RAMの要部を示すブロック図であり、1はSDRAM
本体、2はメモリセルが配列されてなるメモリセルアレ
イ部、3はアドレス信号が入力されるアドレスバッファ
である。FIG. 1 shows an SD to which an embodiment of the present invention is applied.
FIG. 1 is a block diagram showing a main part of a RAM , where 1 is an SDRAM
The main body 2 is a memory cell array section in which memory cells are arranged, and 3 is an address buffer to which an address signal is input.
【0026】また、4はアドレス信号のうち、行アドレ
ス信号をデコードしてワード線を選択する行デコーダ、
5はアドレス信号のうち、列アドレス信号をデコードし
て列(コラム)の選択を行う列デコーダである。A row decoder 4 decodes a row address signal among address signals to select a word line.
Reference numeral 5 denotes a column decoder for decoding a column address signal among the address signals to select a column (column).
【0027】また、6はデータの入出力を行うデータ入
出力回路、7はシステム・クロック信号CLKが入力さ
れるクロックバッファである。Reference numeral 6 denotes a data input / output circuit for inputting / outputting data, and reference numeral 7 denotes a clock buffer to which a system clock signal CLK is input.
【0028】また、8はロウアドレス・ストローブ信号
/RASや、コラムアドレス・ストローブ信号/CAS
や、ライトイネーブル信号/WE等の制御信号を取り込
み、各回路の動作を制御する動作制御回路である。Reference numeral 8 denotes a row address strobe signal / RAS and a column address strobe signal / CAS.
And an operation control circuit that receives a control signal such as a write enable signal / WE and controls the operation of each circuit.
【0029】また、9は発振回路、10は発振回路9の
発振出力をカウントしてセルフ・リフレッシュの間隔を
決定するセルフ・リフレッシュ間隔信号を出力して、こ
れを行デコーダ4に供給すると共に、このセルフ・リフ
レッシュ間隔信号を出力ディセーブル信号DISとして
データ入出力回路6に供給するカウンタである。Reference numeral 9 denotes an oscillating circuit, and reference numeral 10 denotes a self-refresh interval signal which counts the oscillation output of the oscillating circuit 9 and determines a self-refresh interval. The self-refresh interval signal is supplied to the row decoder 4. The counter supplies this self-refresh interval signal to the data input / output circuit 6 as the output disable signal DIS.
【0030】図2はデータ入出力回路6及びカウンタ1
0の構成を示す回路図である。データ入出力回路6にお
いて、11は出力部、12は入力部であり、13はイン
バータ、14はOR回路、15はNOR回路、16はp
MOSトランジスタ、17はnMOSトランジスタ、1
8はデータ入出力端子、DOUTは出力データ、DIN
は入力データである。FIG . 2 shows the data input / output circuit 6 and the counter 1
FIG. 3 is a circuit diagram illustrating a configuration of a zero . In the data input / output circuit 6, 11 is an output unit, 12 is an input unit, 13 is an inverter, 14 is an OR circuit, 15 is a NOR circuit, and 16 is p
MOS transistor, 17 is an nMOS transistor, 1
8 is a data input / output terminal, DOUT is output data, DIN
Is input data.
【0031】このデータ入出力回路6の出力部11に
は、動作制御回路8から出力イネーブル信号/EN、メ
モリセルアレイ部2からセルデータDATA、カウンタ
10から出力ディセーブル信号DISが供給される。An output section 11 of the data input / output circuit 6 is supplied with an output enable signal / EN from the operation control circuit 8, a cell data DATA from the memory cell array section 2, and an output disable signal DIS from the counter 10.
【0032】ここに、図3に示すように、出力イネーブ
ル信号/EN=「H」の場合、OR回路14の出力=
「H」、pMOSトランジスタ16=OFF、NOR回
路15の出力=「L」、nMOSトランジスタ17=O
FFとされ、出力部11の出力状態はハイインピーダン
ス状態(Hi−Z)とされる。Here, as shown in FIG. 3, when the output enable signal / EN = “H”, the output of the OR circuit 14 =
“H”, pMOS transistor 16 = OFF, output of NOR circuit 15 = “L”, nMOS transistor 17 = O
FF, and the output state of the output unit 11 is a high impedance state (Hi-Z).
【0033】また、図4に示すように、出力ディセーブ
ル信号DIS=「H」の場合、OR回路14の出力=
「H」、pMOSトランジスタ16=OFF、NOR回
路15の出力=「L」、nMOSトランジスタ17=O
FFとされ、出力部11の出力状態はハイインピーダン
ス状態とされる。As shown in FIG. 4, when the output disable signal DIS = “H”, the output of the OR circuit 14
“H”, pMOS transistor 16 = OFF, output of NOR circuit 15 = “L”, nMOS transistor 17 = O
FF, and the output state of the output unit 11 is set to a high impedance state.
【0034】また、図5に示すように、出力イネーブル
信号/EN=「L」、出力ディセーブル信号DIS=
「L」の場合には、読出し状態とされ、セルデータDA
TA=「H」の場合、OR回路14の出力=「H」、p
MOSトランジスタ16=OFF、インバータ13の出
力=「L」、NOR回路15の出力=「H」、nMOS
トランジスタ17=ONとされ、出力データDOUT=
「L」とされる。As shown in FIG. 5, the output enable signal / EN = "L" and the output disable signal DIS =
In the case of "L", a read state is set and the cell data DA
When TA = “H”, the output of the OR circuit 14 = “H”, p
MOS transistor 16 = OFF, output of inverter 13 = “L”, output of NOR circuit 15 = “H”, nMOS
The transistor 17 is turned on, and the output data DOUT =
"L".
【0035】これに対して、図6に示すように、セルデ
ータDATA=「L」の場合には、OR回路14の出力
=「L」、pMOSトランジスタ16=ON、インバー
タ13の出力=「H」、NOR回路15の出力=
「L」、nMOSトランジスタ17=OFFとされ、出
力データDOUT=「H」とされる。On the other hand, as shown in FIG. 6, when the cell data DATA = “L”, the output of the OR circuit 14 = “L”, the pMOS transistor 16 = ON, and the output of the inverter 13 = “H”. Output of NOR circuit 15 =
"L", the nMOS transistor 17 is turned off, and the output data DOUT is set to "H".
【0036】また、カウンタ10において、191、1
92、19nはT(トグル)フリップフロップ回路、CL
R−COUNTは動作制御回路8から供給されるクリア
・カウント信号である。なお、Tフリップフロップ回路
193、194・・・19n-1は図示を省略している。In the counter 10, 19 1 , 1
9 2 and 19 n are T (toggle) flip-flop circuits, CL
R-COUNT is a clear count signal supplied from the operation control circuit 8. The illustration of the T flip-flop circuits 19 3 , 19 4, ... 19 n-1 is omitted.
【0037】これらTフリップフロップ回路191、1
92・・・19nは、同一の回路構成とされており、Tフ
リップフロップ回路191を代表して示せば、図7に示
すように構成されている。These T flip-flop circuits 19 1 , 1
9 2 · · · 19 n is the same circuit configuration, if Shimese on behalf of the T flip-flop circuit 19 1 is configured as shown in FIG.
【0038】図7中、20〜23はインバータ、24、
25はNAND回路、26、27はトランスファゲート
であり、28、29はnMOSトランジスタ、30、3
1はpMOSトランジスタである。In FIG. 7, 20 to 23 are inverters, 24,
25 is a NAND circuit, 26 and 27 are transfer gates, 28 and 29 are nMOS transistors, 30, 3
1 is a pMOS transistor.
【0039】ここに、図8はTフリップフロップ回路1
91の動作を示す波形図であり、図8Aはクリア・カウ
ント信号CLR−COUNT、図8Bは発振回路9の発
振出力SOSC、図8CはTフリップフロップ回路191の
正相出力Qを示している。FIG. 8 shows the T flip-flop circuit 1
Is a waveform diagram showing the 9 first operation, Fig. 8A is clear count signal CLR-COUNT, Figure 8B shows the oscillation output S OSC, the positive-phase output Q of FIG. 8C T flip flop circuit 19 1 of the oscillator circuit 9 ing.
【0040】即ち、まず、図9に示すように、発振回路
9の発振出力SOSC=「L」で、トランスファゲート2
6=OFF、トランスファゲート27=ONとされてい
る場合を考える。That is, first, as shown in FIG. 9, when the oscillation output S OSC of the oscillation circuit 9 is “L”, the transfer gate 2
Consider the case where 6 = OFF and transfer gate 27 = ON.
【0041】この場合、Tフリップフロップ回路191
は、クリア・カウント信号CLR−COUNTが「L」
にされると、クリアされ、NAND回路24の出力=
「H」、インバータ21の出力=「L」、正相出力Q=
「L」、NAND回路25の出力=「H」、インバータ
23の出力=「H」とされる。In this case, the T flip-flop circuit 19 1
Indicates that the clear count signal CLR-COUNT is "L"
, The output is cleared and the output of the NAND circuit 24 =
“H”, output of inverter 21 = “L”, positive-phase output Q =
“L”, the output of the NAND circuit 25 = “H”, and the output of the inverter 23 = “H”.
【0042】この状態から、図10に示すように、クリ
ア・カウント信号CLR−COUNTが「H」に復帰す
ると、NAND回路24の出力=「H」、インバータ2
1の出力=「L」、正相出力Q=「L」、NAND回路
25の出力=「H」、インバータ23の出力=「H」の
状態が維持される。From this state, as shown in FIG. 10, when the clear count signal CLR-COUNT returns to "H", the output of the NAND circuit 24 = "H" and the inverter 2
1 output = “L”, positive-phase output Q = “L”, output of NAND circuit 25 = “H”, output of inverter 23 = “H” are maintained.
【0043】次に、図11に示すように、発振回路9の
発振出力SOSC=「H」になると、トランスファゲート
26=ON、トランスファゲート27=OFFとされ、
NAND回路24の出力=「L」、インバータ21の出
力=「H」にされると共に、正相出力Q=「L」、NA
ND回路25の出力=「H」、インバータ23の出力=
「H」の状態が維持される。Next, as shown in FIG. 11, when the oscillation output S OSC of the oscillation circuit 9 becomes “H”, the transfer gate 26 is turned on and the transfer gate 27 is turned off.
The output of the NAND circuit 24 is set to “L”, the output of the inverter 21 is set to “H”, and the positive-phase output Q is set to “L”, NA
Output of ND circuit 25 = “H”, output of inverter 23 =
The state of "H" is maintained.
【0044】次に、図12に示すように、発振回路9の
発振出力SOSC=「L」になると、トランスファゲート
26=OFF、トランスファゲート27=ONとされ、
NAND回路24の出力=「L」、インバータ21の出
力=「H」の状態が維持されると共に、正相出力Q=
「H」、NAND回路25の出力=「L」、インバータ
23の出力=「L」とされる。Next, as shown in FIG. 12, when the oscillation output S OSC of the oscillation circuit 9 becomes “L”, the transfer gate 26 is turned off and the transfer gate 27 is turned on.
The state of the output of the NAND circuit 24 = “L”, the output of the inverter 21 = “H” is maintained, and the positive-phase output Q =
“H”, the output of the NAND circuit 25 = “L”, and the output of the inverter 23 = “L”.
【0045】次に、図13に示すように、発振回路9の
発振出力SOSC=「H」になると、トランスファゲート
26=ON、トランスファゲート27=OFFとされ、
NAND回路24の出力=「H」、インバータ21の出
力=「L」にされると共に、正相出力Q=「H」、NA
ND回路25の出力=「L」、インバータ23の出力=
「L」の状態が維持される。Next, as shown in FIG. 13, when the oscillation output S OSC of the oscillation circuit 9 becomes “H”, the transfer gate 26 is turned on and the transfer gate 27 is turned off.
The output of the NAND circuit 24 is set to “H”, the output of the inverter 21 is set to “L”, and the positive-phase output Q is set to “H”;
Output of ND circuit 25 = “L”, output of inverter 23 =
The state of "L" is maintained.
【0046】次に、図14に示すように、発振回路9の
発振出力SOSC=「L」になると、トランスファゲート
26=OFF、トランスファゲート27=ONとされ、
NAND回路24の出力=「H」、インバータ21の出
力=「L」の状態が維持されると共に、正相出力Q=
「L」、NAND回路25の出力=「H」、インバータ
23の出力=「H」とされる。Next, as shown in FIG. 14, when the oscillation output S OSC of the oscillation circuit 9 becomes “L”, the transfer gate 26 is turned off and the transfer gate 27 is turned on.
The state of the output of the NAND circuit 24 = “H”, the output of the inverter 21 = “L” is maintained, and the positive-phase output Q =
“L”, the output of the NAND circuit 25 = “H”, and the output of the inverter 23 = “H”.
【0047】次に、図15に示すように、発振回路9の
発振出力SOSC=「H」になると、トランスファゲート
26=ON、トランスファゲート27=OFFとされ、
NAND回路24の出力=「L」、インバータ21の出
力=「H」にされると共に、正相出力Q=「L」、NA
ND回路25の出力=「H」、インバータ23の出力=
「H」の状態が維持される。Next, as shown in FIG. 15, when the oscillation output S OSC of the oscillation circuit 9 becomes “H”, the transfer gate 26 is turned on and the transfer gate 27 is turned off.
The output of the NAND circuit 24 is set to “L”, the output of the inverter 21 is set to “H”, and the positive-phase output Q is set to “L”, NA
Output of ND circuit 25 = “H”, output of inverter 23 =
The state of "H" is maintained.
【0048】次に、図16に示すように、発振回路9の
発振出力SOSC=「L」になると、トランスファゲート
26=OFF、トランスファゲート27=ONとされ、
NAND回路24の出力=「L」、インバータ21の出
力=「H」の状態が維持されると共に、正相出力Q=
「H」、NAND回路25の出力=「L」、インバータ
23の出力=「L」とされる。Next, as shown in FIG. 16, when the oscillation output S OSC of the oscillation circuit 9 becomes “L”, the transfer gate 26 is turned off and the transfer gate 27 is turned on.
The state of the output of the NAND circuit 24 = “L”, the output of the inverter 21 = “H” is maintained, and the positive-phase output Q =
“H”, the output of the NAND circuit 25 = “L”, and the output of the inverter 23 = “L”.
【0049】したがって、このTフリップフロップ回路
191は、図8に示すように、発振回路9の発振出力S
OSCを1/2に分周する分周器として動作することにな
り、カウンタ10は、発振回路9の発振出力SOSCを1
/2nに分周する分周器として動作することになる。[0049] Therefore, the T flip-flop circuit 19 1, as shown in FIG. 8, the oscillation output S of the oscillation circuit 9
The counter 10 operates as a frequency divider that divides the OSC by half, and the counter 10 sets the oscillation output S OSC of the oscillation circuit 9 to 1
/ 2n.
【0050】なお、図17はカウンタ10の動作を示す
波形図であり、図17Aは動作制御回路8から出力され
るクリア・カウント信号CLR−COUNT、図17B
は発振回路9の発振出力SOSCを示している。FIG. 17 is a waveform diagram showing the operation of the counter 10. FIG. 17A is a clear count signal CLR-COUNT output from the operation control circuit 8, and FIG.
Indicates the oscillation output S OSC of the oscillation circuit 9.
【0051】また、図17CはTフリップフロップ回路
(TFF)191の正相出力Q、図17DはTフリップ
フロップ回路192の正相出力Q、図17EはTフリッ
プフロップ回路19nの正相出力Q、即ち、出力ディセ
ーブル信号DISを示している。[0051] Further, Figure 17C the T flip-flop circuits (TFF) 19 1 of the positive phase output Q, FIG. 17D T flip flop circuit 19 2 of the positive-phase output Q, FIG. 17E T flip flop circuit 19 n positive phase An output Q, that is, an output disable signal DIS is shown.
【0052】また、図18は本発明の一実施例を説明す
るための波形図であり、図18Aはシステム・クロック
信号CLK、図18Bはロウアドレス・ストローブ信号
/RAS、図18Cはコラムアドレス・ストローブ信号
/CAS、図18Dはライト・イネーブル信号/WEを
示している。FIG. 18 is a waveform diagram for explaining an embodiment of the present invention . FIG. 18A shows a system clock signal CLK, FIG. 18B shows a row address strobe signal / RAS, and FIG. 18C shows a column address signal. FIG. 18D shows the strobe signal / CAS, and FIG. 18D shows the write enable signal / WE.
【0053】また、図18Eは動作制御回路8から出力
されるクリア・カウント信号CLR−COUNT、図1
8Fはメモリセルアレイ部2からのセルデータDAT
A、図18Gは動作制御回路8から出力される出力イネ
ーブル信号/EN、図18Hはデータ入出力回路6の出
力部11から出力される出力データDOUT、図18I
は発振回路9の発振出力SOSC、図18Jはカウンタ1
0から出力される出力ディセーブル信号DISを示して
いる。FIG. 18E shows a clear count signal CLR-COUNT output from the operation control circuit 8, and FIG.
8F is the cell data DAT from the memory cell array unit 2.
18A shows an output enable signal / EN output from the operation control circuit 8, FIG. 18H shows output data DOUT output from the output unit 11 of the data input / output circuit 6, and FIG.
Is the oscillation output S OSC of the oscillation circuit 9, and FIG.
The output disable signal DIS output from 0 is shown.
【0054】即ち、本実施例においては、まず、ロウア
ドレス・ストローブ信号/RAS=「L」、コラムアド
レス・ストローブ信号/CAS=「H」、ライト・イネ
ーブル信号/WE=「L」にして、セルフ・リフレッシ
ュ命令を与え、時刻T1で、このセルフ・リフレッシュ
命令を取り込ませ、発振回路9を活性化させると共に、
クリア・カウント信号CLR−COUNT=「L」とさ
せて、カウンタ10をクリアさせる。[0054] That is, in this embodiment, first, the row address strobe signal / RAS = "L", column address strobe signal / CAS = "H", and the write enable signal / WE = "L", giving self-refresh command, at time T 1, along with the self-refresh command is taken up and activates the oscillator circuit 9,
The counter 10 is cleared by setting the clear count signal CLR-COUNT = “L”.
【0055】次に、ロウアドレス・ストローブ信号/R
AS=「H」、コラムアドレス・ストローブ信号/CA
S=「L」、ライト・イネーブル信号/WE=「H」に
して、リード命令を与え、時刻T2で、このリード命令
を取り込ませ、出力イネーブル信号/EN=「L」にさ
せて、データ入出力回路6の出力部11の出力状態をデ
ータ出力状態にさせ、出力データDOUTを出力させ
る。Next, the row address strobe signal / R
AS = “H”, column address strobe signal / CA
S = “L”, write enable signal / WE = “H”, and a read command is given. At time T 2 , the read command is fetched, and output enable signal / EN = “L”, and data The output state of the output unit 11 of the input / output circuit 6 is set to the data output state, and the output data DOUT is output.
【0056】ここに、カウンタ10は、クリアされた
後、発振回路9の発振出力SOSCのカウント数からセル
フ・リフレッシュ・サイクルの1周期、例えば、16μ
sが経過したと判断した時点で、出力ディセーブル信号
DIS=「H」とする。Here, after the counter 10 is cleared, the counter 10 calculates one cycle of a self-refresh cycle, for example, 16 μm from the count number of the oscillation output S OSC of the oscillation circuit 9.
When it is determined that s has elapsed, the output disable signal DIS is set to “H”.
【0057】この結果、OR回路14の出力=「H」、
pMOSトランジスタ16=OFF、NOR回路15の
出力=「L」、nMOSトランジスタ17=OFFとさ
れ、データ入出力回路6の出力部11の出力状態はハイ
インピーダンス状態となる。As a result, the output of the OR circuit 14 = “H”,
The pMOS transistor 16 = OFF, the output of the NOR circuit 15 = “L”, the nMOS transistor 17 = OFF, and the output state of the output unit 11 of the data input / output circuit 6 becomes a high impedance state.
【0058】そこで、セルフ・リフレッシュ命令が取り
込まれた時刻T1からデータ入出力回路6の出力部11
の出力状態がハイインピーダンス状態となった時刻T3
までの時間ΔTを測定することによって、カウンタ10
が、クリアとされた後、セルフ・リフレッシュ・サイク
ルの1周期、例えば、16μsが経過したと判断した実
際の時間、即ち、カウンタ10の出力信号の周期を知る
ことができる。Therefore, the output unit 11 of the data input / output circuit 6 starts at time T 1 when the self-refresh command is fetched.
Time T 3 when the output state of the circuit becomes the high impedance state
By measuring the time ΔT until the counter 10
Is cleared, the actual time when it is determined that one cycle of the self-refresh cycle, for example, 16 μs has elapsed, that is, the cycle of the output signal of the counter 10 can be known.
【0059】ここに、カウンタ10は、分周回路で構成
されているので、その分周比から逆算して、発振回路9
の発振周波数を知ることができ、これにより、発振回路
9の発振周波数を微調整し、カウンタ10の出力信号の
周期の適正化を図ることができる。Here, since the counter 10 is constituted by a frequency dividing circuit, the counter 10 is inversely calculated from the frequency dividing ratio to obtain the oscillation circuit 9.
The oscillation frequency of the counter 10 can be finely adjusted, and the period of the output signal of the counter 10 can be optimized.
【0060】このように、本実施例によれば、簡単な方
法でカウンタ10の出力信号の周期を知ることができ、
これにより、発振回路9の発振周波数を微調整し、カウ
ンタ10の出力信号の周期の適正化を図ることができ
る。As described above, according to the present embodiment, the period of the output signal of the counter 10 can be known by a simple method.
Thus, the oscillation frequency of the oscillation circuit 9 can be finely adjusted, and the period of the output signal of the counter 10 can be optimized.
【0061】なお、上述の実施例においては、カウンタ
10を、動作を有効にされた後、発振回路9の発振出力
のカウント数からセルフ・リフレッシュ・サイクルの1
周期が経過したと判断した時点で、データ入出力回路6
の出力状態をハイインピーダンス状態に制御する構成と
したが、この代わりに、データ入出力回路6の出力状態
をデータ出力状態に制御する構成としても良く、この場
合には、セルフ・リフレッシュ命令を取り込んだ場合に
は、データ入出力回路6の出力状態はハイインピーダン
ス状態となるように制御される構成とすることにより、
上述同様の簡単な方法でカウンタ10の出力信号の周期
を測定することができる。In the above-described embodiment, after the operation of the counter 10 is enabled, the counter 10 counts the number of the oscillation output of the oscillation circuit 9 from the self-refresh cycle of one.
When it is determined that the cycle has elapsed, the data input / output circuit 6
The output state of the data input / output circuit 6 is controlled to the high impedance state. Alternatively, the output state of the data input / output circuit 6 may be controlled to the data output state. In this case, a self-refresh command is taken in. In such a case, the output state of the data input / output circuit 6 is controlled so as to be in a high impedance state.
The period of the output signal of the counter 10 can be measured by the same simple method as described above.
【0062】また、上述の実施例においては、セルフ・
リフレッシュ命令を使用するようにした場合について述
べたが、この代わりに、セルフ・リフレッシュ動作は行
わず、カウンタ10の動作を有効にし、その後、カウン
タ10が発振回路9の発振出力のカウント数からセルフ
・リフレッシュ・サイクルの1周期が経過したと判断し
た時点で、カウンタ10はデータ入出力回路6の出力状
態をハイインピーダンス状態とするように動作させる特
別の命令を使用するようにしても良い。In the above embodiment, the self-
Although the case where the refresh instruction is used has been described, instead of this, the self-refresh operation is not performed, the operation of the counter 10 is enabled, and then the counter 10 determines the self-refresh from the count number of the oscillation output of the oscillation circuit 9. When the counter 10 determines that one cycle of the refresh cycle has elapsed, the counter 10 may use a special instruction for operating the output state of the data input / output circuit 6 to a high impedance state.
【0063】[0063]
【発明の効果】以上のように、本発明によれば、まず、
セルフ・リフレッシュ命令を入力することにより、カウ
ンタが発振回路からの発振信号のカウント動作を開始
し、次いで、リード命令を入力することにより、データ
出力端子をデータ出力状態とし、次いで、カウンタのカ
ウント終了に応答して、データ出力端子をデータ出力状
態からハイインピーダンス状態に状態変化させるという
一連の工程を実行させることにより、セルフ・リフレッ
シュ命令が入力された時点から、データ出力端子が状態
変化した時点までの時間を測定し、この時間に基づい
て、発振回路の発振周波数を調整するという工程を実行
することを可能としている。したがって、簡単な方法で
発振回路の発振周波数を調整し、カウンタの出力信号の
周期の適正化を 図ることができる。 As described above, according to the present invention, first,
By entering a self-refresh instruction,
Starts counting the oscillation signal from the oscillation circuit.
And then input a read instruction to
Set the output terminal to the data output state, and then
Data output terminal in data output state in response to
State from high state to high impedance state
By executing a series of steps, self-refresh
Data output terminal is in the state from the point when the
Measure the time to the point of change, and based on this time
And execute the process of adjusting the oscillation frequency of the oscillation circuit
It is possible to do. Therefore, in an easy way
Adjust the oscillation frequency of the oscillation circuit and adjust the output signal of the counter.
The cycle can be optimized .
【図1】本発明の一実施例が適用されるSDRAMの要
部を示すブロック図である。FIG. 1 is a block diagram showing a main part of an SDRAM to which an embodiment of the present invention is applied .
【図2】図1に示すSDRAMが設けているデータ入出
力回路及びカウンタの構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a data input / output circuit and a counter provided in the SDRAM shown in FIG.
【図3】図1に示すSDRAMが設けているデータ入出
力回路の出力部の動作を示す回路図である。FIG. 3 is a circuit diagram showing an operation of an output unit of a data input / output circuit provided in the SDRAM shown in FIG.
【図4】図1に示すSDRAMが設けているデータ入出
力回路の出力部の動作を示す回路図である。FIG. 4 is a circuit diagram showing an operation of an output unit of a data input / output circuit provided in the SDRAM shown in FIG.
【図5】図1に示すSDRAMが設けているデータ入出
力回路の出力部の動作を示す回路図である。FIG. 5 is a circuit diagram showing an operation of an output unit of a data input / output circuit provided in the SDRAM shown in FIG.
【図6】図1に示すSDRAMが設けているデータ入出
力回路の出力部の動作を示す回路図である。FIG. 6 is a circuit diagram showing an operation of an output unit of a data input / output circuit provided in the SDRAM shown in FIG.
【図7】図1に示すSDRAMが設けているカウンタを
構成するTフリップフロップ回路を示す回路図である。FIG. 7 is a circuit diagram showing a T flip-flop circuit forming a counter provided in the SDRAM shown in FIG . 1 ;
【図8】図1に示すSDRAMが設けているカウンタを
構成するTフリップフロップ回路の動作を示す波形図で
ある。8 is a waveform chart showing an operation of a T flip-flop circuit forming a counter provided in the SDRAM shown in FIG.
【図9】図1に示すSDRAMが設けているカウンタを
構成するTフリップフロップ回路の動作を示す回路図で
ある。FIG. 9 is a circuit diagram showing an operation of a T flip-flop circuit forming a counter provided in the SDRAM shown in FIG . 1 ;
【図10】図1に示すSDRAMが設けているカウンタ
を構成するTフリップフロップ回路の動作を示す回路図
である。FIG. 10 is a circuit diagram showing an operation of a T flip-flop circuit constituting a counter provided in the SDRAM shown in FIG . 1 ;
【図11】図1に示すSDRAMが設けているカウンタ
を構成するTフリップフロップ回路の動作を示す回路図
である。11 is a circuit diagram showing an operation of a T flip-flop circuit forming a counter provided in the SDRAM shown in FIG . 1 ;
【図12】図1に示すSDRAMが設けているカウンタ
を構成するTフリップフロップ回路の動作を示す回路図
である。FIG. 12 is a circuit diagram showing an operation of a T flip-flop circuit constituting a counter provided in the SDRAM shown in FIG . 1 ;
【図13】図1に示すSDRAMが設けているカウンタ
を構成するTフリップフロップ回路の動作を示す回路図
である。FIG. 13 is a circuit diagram showing an operation of a T flip-flop circuit constituting a counter provided in the SDRAM shown in FIG . 1 ;
【図14】図1に示すSDRAMが設けているカウンタ
を構成するTフリップフロップ回路の動作を示す回路図
である。FIG. 14 is a circuit diagram showing an operation of a T flip-flop circuit forming a counter provided in the SDRAM shown in FIG . 1 ;
【図15】図1に示すSDRAMが設けているカウンタ
を構成するTフリップフロップ回路の動作を示す回路図
である。FIG. 15 is a circuit diagram showing an operation of a T flip-flop circuit constituting a counter provided in the SDRAM shown in FIG . 1 ;
【図16】図1に示すSDRAMが設けているカウンタ
を構成するTフリップフロップ回路の動作を示す回路図
である。FIG. 16 is a circuit diagram showing an operation of a T flip-flop circuit forming a counter provided in the SDRAM shown in FIG . 1 ;
【図17】図1に示すSDRAMが設けているカウンタ
の動作を示す回路図である。FIG. 17 is a circuit diagram showing an operation of a counter provided in the SDRAM shown in FIG . 1 ;
【図18】本発明の一実施例を説明するための波形図で
ある。FIG. 18 is a waveform chart for explaining one embodiment of the present invention.
【図19】非同期型のDRAMにおいて、発振回路の発
振出力をカウントするカウンタの出力信号の周期を測定
する方法を説明するための波形図である。FIG. 19 is a waveform diagram for explaining a method of measuring a cycle of an output signal of a counter that counts an oscillation output of an oscillation circuit in an asynchronous DRAM.
1 SDRAM本体 2 メモリセルアレイ部 3 アドレスバッファ 4 行デコーダ 5 列デコーダ 6 データ入出力回路 7 クロックバッファ 8 動作制御回路 9 発振回路 10 カウンタ DESCRIPTION OF SYMBOLS 1 SDRAM main body 2 Memory cell array part 3 Address buffer 4 Row decoder 5 Column decoder 6 Data input / output circuit 7 Clock buffer 8 Operation control circuit 9 Oscillation circuit 10 Counter
Claims (1)
シュ命令を入力する工程と、 該セルフ・リフレッシュ命令の入力に応答して、カウン
タが発振回路からの発振信号のカウントを開始する工程
と、 次いで、クロック信号に同期してリード命令を入力し、
それに応答してデータ出力端子をデータ出力状態とする
工程と、 カウント数が所定の値となった時点で前記カウンタがカ
ウント終了信号を出力し、該カウント終了信号により、
前記データ出力端子を前記データ出力状態からハイイン
ピーダンス状態に状態変化させる工程と、 前記セルフ・リフレッシュ命令が入力された時点から、
前記状態変化した時点までの時間を測定する工程と、 前記時間に基づいて、前記発振回路の発振周波数を調整
する工程を有することを特徴とする同期型半導体記憶装
置における発振回路の周期調整方法。 A self-refresh circuit in synchronization with a clock signal.
And a counter in response to the input of the self-refresh command.
Process where the data starts counting the oscillation signal from the oscillation circuit
And then input a read command in synchronization with the clock signal,
In response, the data output terminal is set to the data output state
The counter and the counter are counted when the count reaches a predetermined value.
Output a count end signal, and by the count end signal,
The data output terminal is pulled high from the data output state.
Changing the state to the impedance state, and when the self-refresh command is input,
Measuring the time until the state change, and adjusting the oscillation frequency of the oscillation circuit based on the time
Synchronous semiconductor memory device having a step of performing
Method of adjusting the period of the oscillation circuit in the device.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00793794A JP3274270B2 (en) | 1994-01-27 | 1994-01-27 | Method for adjusting cycle of oscillation circuit in synchronous semiconductor memory device |
US08/308,105 US5594699A (en) | 1993-09-20 | 1994-09-16 | DRAM with reduced electric power consumption |
US08/726,168 US5867438A (en) | 1993-09-20 | 1996-10-04 | DRAM with reduced electric power consumption |
US09/189,148 US6097658A (en) | 1993-09-20 | 1998-11-10 | DRAM with reduced electric power consumption |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
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JP2009021707A (en) | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | Oscillating device, method of adjusting the same, and memory |
-
1994
- 1994-01-27 JP JP00793794A patent/JP3274270B2/en not_active Expired - Lifetime
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