JPH07220473A - Synchronous semiconductor memory device - Google Patents
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- JPH07220473A JPH07220473A JP6007937A JP793794A JPH07220473A JP H07220473 A JPH07220473 A JP H07220473A JP 6007937 A JP6007937 A JP 6007937A JP 793794 A JP793794 A JP 793794A JP H07220473 A JPH07220473 A JP H07220473A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、制御信号やアドレス信
号などの入力信号をシステム・クロック信号に同期させ
て取り込むように構成される同期型半導体記憶装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous semiconductor memory device which is configured to receive an input signal such as a control signal or an address signal in synchronization with a system clock signal.
【０００２】[0002]
【従来の技術】従来、同期型半導体記憶装置として、例
えば、同期型のＤＲＡＭ（ＤynamicＲandom Ａccess Ｍ
emory）、いわゆるＳＤＲＡＭ（Ｓynchronous ＤＲＡ
Ｍ）が知られている。2. Description of the Related Art Conventionally, as a synchronous semiconductor memory device, for example, a synchronous DRAM (Dynamic Random Access M) is used.
so-called SDRAM (Synchronous DRA)
M) is known.
【０００３】かかるＳＤＲＡＭは、ロウアドレス・スト
ローブ信号／ＲＡＳや、コラムアドレス・ストローブ信
号／ＣＡＳや、ライト・イネーブル信号／ＷＥなどの制
御信号を、動作モードを決定する命令を構成するものと
して、一体として、システム・クロック信号ＣＬＫに同
期させて内部に取り込むというものである。In such an SDRAM, control signals such as a row address / strobe signal / RAS, a column address / strobe signal / CAS, and a write enable signal / WE are integrated as a command for determining an operation mode. As a result, it is taken in in synchronization with the system clock signal CLK.
【０００４】ところで、ＤＲＡＭには、ＳＤＲＡＭの他
に、システム・クロック信号ＣＬＫには関係なく、ロウ
アドレス・ストローブ信号／ＲＡＳ及びコラムアドレス
・ストローブ信号／ＣＡＳのレベル変化のタイミングの
ずれで動作モードを決定する非同期型のＤＲＡＭも知ら
れている。Incidentally, in addition to the SDRAM, the DRAM has an operation mode which is irrelevant to the system clock signal CLK and which has a timing shift of the level change of the row address strobe signal / RAS and the column address strobe signal / CAS. Asynchronous type DRAM for determining is also known.
【０００５】ここに、ＤＲＡＭにおいては、リフレッシ
ュ動作を制御するためにタイマを必要とし、このため、
発振回路と、この発振回路の発振出力をカウントする分
周回路からなるカウンタとを内蔵し、これらでタイマを
構成するようにしている。Here, in the DRAM, a timer is required to control the refresh operation, so that
An oscillator circuit and a counter composed of a frequency dividing circuit for counting the oscillation output of this oscillator circuit are built in, and a timer is constituted by these.
【０００６】このタイマの動作が許容範囲内において正
確であるためには、即ち、カウンタの出力信号の周期が
適正であるためには、発振回路の発振周波数が適正でな
ければならない。In order for the operation of the timer to be accurate within the allowable range, that is, for the cycle of the output signal of the counter to be proper, the oscillation frequency of the oscillator circuit must be proper.
【０００７】このため、通常、発振回路は、ヒューズの
切断によって発振周波数の微調整を行うことができるよ
うに構成されるが、この発振回路の発振周波数を微調整
するためには、その前提として、カウンタの出力信号の
周期を測定する必要がある。For this reason, the oscillation circuit is normally constructed so that the oscillation frequency can be finely adjusted by cutting the fuse, but in order to finely adjust the oscillation frequency of the oscillation circuit, it is a prerequisite. , It is necessary to measure the cycle of the output signal of the counter.
【０００８】ここに、非同期型のＤＲＡＭにおいては、
このカウンタの出力信号の周期の測定は、カウンタ・テ
スト・サイクルと称されるモードを利用して行われる。Here, in the asynchronous DRAM,
The measurement of the period of the output signal of the counter is performed by using a mode called a counter test cycle.
【０００９】図１９は、このカウンタ・テスト・サイク
ルによるカウンタの出力信号の周期の測定方法を説明す
るための波形図であり、図１９Ａはロウアドレス・スト
ローブ信号／ＲＡＳ、図１９Ｂはコラムアドレス・スト
ローブ信号／ＣＡＳ、図１９Ｃ、図１９Ｄはデータの出
力状態を示している。FIG. 19 is a waveform diagram for explaining a method of measuring the cycle of the counter output signal by this counter test cycle. FIG. 19A is a row address strobe signal / RAS, and FIG. 19B is a column address. Strobe signal / CAS, FIGS. 19C and 19D show the output state of data.
【００１０】即ち、カウンタ・テスト・サイクルによる
カウンタの出力信号の周期の測定を行う場合には、ま
ず、コラムアドレス・ストローブ信号／ＣＡＳをＨレベ
ルからＬレベルに変化させ、その後、ロウアドレス・ス
トローブ信号／ＲＡＳをＨレベルからＬレベルに変化さ
せる。That is, when the period of the output signal of the counter is measured by the counter test cycle, first, the column address strobe signal / CAS is changed from the H level to the L level, and then the row address strobe is changed. Signal / RAS is changed from H level to L level.
【００１１】このようにすると、ＣＢＲ（ＣＡＳビフォ
アＲＡＳリフレッシュ）サイクルが設定されるが、この
まま、カウンタによる測定時間がｔ1、例えば、１００
μｓになると、セルフ・リフレッシュ・サイクルに移行
し、データの出力が禁止され、データ出力回路の出力状
態はハイインピーダンス状態とされる。In this way, the CBR (CAS before RAS refresh) cycle is set, but the measurement time by the counter is t 1 , for example, 100 as it is.
At μs, the self-refresh cycle starts, data output is prohibited, and the output state of the data output circuit is set to the high impedance state.
【００１２】そこで、カウンタは、ＣＢＲサイクルが設
定されると、発振回路の発振出力をカウントして、ロウ
アドレス・ストローブ信号／ＲＡＳがＬレベルになった
時から１００μｓの経過を測定する。Therefore, when the CBR cycle is set, the counter counts the oscillation output of the oscillation circuit and measures the elapse of 100 μs from the time when the row address strobe signal / RAS becomes L level.
【００１３】他方、ＣＢＲサイクルを設定した後、コラ
ムアドレス・ストローブ信号／ＣＡＳをＨレベルとし、
ロウアドレス・ストローブ信号／ＲＡＳをＬレベルとし
た時点からカウンタによる測定時間が１００μｓに達す
る前に、コラムアドレス・ストローブ信号／ＣＡＳを再
び、Ｌレベルにすると、図１９Ｃに示すように、データ
出力回路の出力状態はデータ出力状態となる。On the other hand, after setting the CBR cycle, the column address / strobe signal / CAS is set to H level,
When the column address strobe signal / CAS is again set to the L level before the time measured by the counter reaches 100 μs from the time when the row address strobe signal / RAS is set to the L level, the data output circuit is output as shown in FIG. 19C. The output state of is the data output state.
【００１４】これに対して、ＣＢＲサイクルを設定した
後、コラムアドレス・ストローブ信号／ＣＡＳをＨレベ
ルとし、ロウアドレス・ストローブ信号／ＲＡＳをＬレ
ベルにした時点からカウンタによる測定時間が１００μ
ｓを越えた後に、再び、コラムアドレス・ストローブ信
号／ＣＡＳをＬレベルとしても、この時点では、既に、
セルフ・リフレッシュ・サイクルに移行しているので、
データ出力回路の出力状態はハイインピーダンス状態と
されている。On the other hand, after the CBR cycle is set, the column address strobe signal / CAS is set to H level and the row address strobe signal / RAS is set to L level.
Even if the column address / strobe signal / CAS is set to the L level again after exceeding s, at this point,
Since it is shifting to the self-refresh cycle,
The output state of the data output circuit is a high impedance state.
【００１５】そこで、コラムアドレス・ストローブ信号
／ＣＡＳを再びＬレベルとする時点をデータ出力回路の
出力状態がデータ出力状態となるような時点とし、この
状態から、コラムアドレス・ストローブ信号／ＣＡＳを
再びＬレベルとする時点を次第に遅くしてゆき、データ
出力回路の出力状態を観察し、データ出力回路の出力状
態がデータ出力状態からハイインピーダンス状態に変わ
る状態を設定する。Therefore, the time at which the column address / strobe signal / CAS is again set to the L level is set as the time at which the output state of the data output circuit becomes the data output state, and from this state, the column address / strobe signal / CAS is restored. The time when the L level is set is gradually delayed, the output state of the data output circuit is observed, and the state in which the output state of the data output circuit changes from the data output state to the high impedance state is set.
【００１６】このようにした場合、ロウアドレス・スト
ローブ信号／ＲＡＳをＬレベルとした後、コラムアドレ
ス・ストローブ信号／ＣＡＳを再びＬレベルとした時点
までの時間ｔ2が、カウンタが１００μｓと判断した時
間となる。In this case, the counter determines that the time t 2 is 100 μs after the row address strobe signal / RAS is set to L level and the column address strobe signal / CAS is set to L level again. It's time.
【００１７】このようにして、カウンタが１００μｓと
判断した時間の実際の時間、即ち、カウンタの出力信号
の１周期の実際の時間を測定することができる。In this way, it is possible to measure the actual time of the time when the counter determines that it is 100 μs, that is, the actual time of one cycle of the output signal of the counter.
【００１８】ここに、カウンタは分周回路で構成されて
いるので、その分周比から逆算して、発振回路の発振周
波数を算出することができ、発振回路の発振周波数を微
調整することにより、カウンタの出力信号の周期の適正
化を図ることができる。Since the counter is composed of a frequency dividing circuit, the oscillation frequency of the oscillation circuit can be calculated by performing back calculation from the frequency division ratio, and by finely adjusting the oscillation frequency of the oscillation circuit. The cycle of the output signal of the counter can be optimized.
【００１９】[0019]
【発明が解決しようとする課題】しかし、非同期型のＤ
ＲＡＭと異なり、ＳＤＲＡＭの場合には、動作モード決
定命令としてセルフ・リフレッシュ命令が取り込まれる
と、直ちに、周期を、例えば、１６μｓとするセルフ・
リフレッシュ動作に移行する。However, the asynchronous D
Unlike the RAM, in the SDRAM, when the self-refresh command is fetched as the operation mode determining command, immediately after the self-refresh command, the cycle is set to, for example, 16 μs.
Transition to refresh operation.
【００２０】このため、ＳＤＲＡＭにおいては、非同期
型のＤＲＡＭのように、カウンタ・テスト・サイクルを
設定することが不可能であり、簡単な方法でカウンタの
出力信号の周期を測定することができないという問題点
があった。Therefore, in the SDRAM, unlike the asynchronous DRAM, it is impossible to set the counter test cycle, and it is impossible to measure the cycle of the output signal of the counter by a simple method. There was a problem.
【００２１】本発明は、かかる点に鑑み、簡単な方法で
カウンタの出力信号の周期を測定することができ、これ
により、発振回路の発振周波数を微調整し、カウンタの
出力信号の周期の適正化を図ることができるようにした
同期型半導体記憶装置を提供することを目的とする。In view of such a point, the present invention can measure the cycle of the output signal of the counter by a simple method, and thereby finely adjust the oscillation frequency of the oscillation circuit and adjust the cycle of the output signal of the counter appropriately. It is an object of the present invention to provide a synchronous semiconductor memory device that can be realized.
【００２２】[0022]
【課題を解決するための手段】本発明による同期型半導
体記憶装置は、発振回路と、この発振回路の発振出力を
カウントするカウンタとを内蔵してなる同期型半導体記
憶装置において、カウンタは、所定の動作モード決定命
令が入力されることによって、発振回路の発振出力のカ
ウントを開始した場合、カウント数が所定の値となった
時点で、データ出力回路の出力状態をハイインピーダン
ス状態又はデータ出力状態に制御する構成とするもので
ある。A synchronous semiconductor memory device according to the present invention is a synchronous semiconductor memory device including an oscillation circuit and a counter for counting the oscillation output of the oscillation circuit. When the oscillation output count of the oscillation circuit is started by inputting the operation mode determination command of, the output state of the data output circuit is changed to the high impedance state or the data output state when the count number reaches a predetermined value. It is configured to be controlled to.
【００２３】[0023]
【作用】本発明において、例えば、カウンタを、所定の
動作モード決定命令が入力されることによって、発振回
路の発振出力のカウントを開始した場合、カウント数が
所定の値となった時点で、データ出力回路の出力状態を
ハイインピーダンス状態に制御する構成とする場合に
は、所定の動作モード決定命令を取り込ませた後、リー
ド命令を取り込ませ、データ出力回路の出力状態をデー
タ出力状態にし、所定の動作モード決定命令を取り込ま
せた時点から、データ出力回路の出力状態がハイインピ
ーダンス状態になるまでの時間を測定する。In the present invention, for example, when the counting of the oscillation output of the oscillation circuit is started by inputting a predetermined operation mode determination command to the counter, the data is output when the count reaches a predetermined value. When the output state of the output circuit is controlled to a high-impedance state, a predetermined operation mode decision command is fetched, then a read command is fetched, and the output state of the data output circuit is set to the data output state. The time from the time when the operation mode decision command of (4) is taken in until the output state of the data output circuit becomes the high impedance state is measured.
【００２４】この所定の動作モード決定命令を取り込ま
せた時点から、データ出力回路の出力状態がハイインピ
ーダンス状態になるまでの時間が、カウント数が所定の
値になった実際の時間となるので、このことから、カウ
ンタの出力信号の周期を知ることができる。Since the time from when the predetermined operation mode decision command is fetched to when the output state of the data output circuit becomes the high impedance state is the actual time when the count number becomes the predetermined value, From this, the cycle of the output signal of the counter can be known.
【００２５】また、カウンタを、カウンタを、所定の動
作モード決定命令が入力されることによって、発振回路
の発振出力のカウントを開始した場合、カウント数が所
定の値となった時点で、データ出力回路の出力状態をデ
ータ出力状態に制御する構成とする場合には、所定の動
作モード決定命令を取り込ませた場合、データ出力回路
の出力状態がハイインピーダンス状態に制御される構成
にしておく。In addition, when the counting of the oscillation output of the oscillation circuit is started by inputting a predetermined operation mode determination command to the counter, when the count number reaches a predetermined value, data output is performed. In the case where the output state of the circuit is controlled to the data output state, the output state of the data output circuit is controlled to the high impedance state when a predetermined operation mode determination command is loaded.
【００２６】このようにする場合には、所定の動作モー
ド決定命令を取り込ませた時点から、データ出力回路の
出力状態がデータ出力状態になるまでの時間を測定す
る。In this case, the time from when the predetermined operation mode decision command is received until the output state of the data output circuit becomes the data output state is measured.
【００２７】この所定の動作モード決定命令を取り込ま
せた時点から、データ出力回路の出力状態がデータ出力
状態になるまでの時間が、カウント数が所定の値になっ
た実際の時間となるので、このことから、カウンタの出
力信号の周期を知ることができる。Since the time from when the predetermined operation mode decision command is fetched to when the output state of the data output circuit becomes the data output state is the actual time when the count number becomes the predetermined value, From this, the cycle of the output signal of the counter can be known.
【００２８】[0028]
【実施例】以下、図１〜図１８を参照して、本発明の一
実施例につき、本発明をＳＤＲＡＭに適用した場合を例
にして説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. 1 to 18 by taking the case where the present invention is applied to an SDRAM as an example.
【００２９】図１は本発明の一実施例の要部を示すブロ
ック図であり、１はＳＤＲＡＭ本体、２はメモリセルが
配列されてなるメモリセルアレイ部、３はアドレス信号
が入力されるアドレスバッファである。FIG. 1 is a block diagram showing an essential part of an embodiment of the present invention. 1 is an SDRAM main body, 2 is a memory cell array section in which memory cells are arranged, 3 is an address buffer to which an address signal is inputted. Is.
【００３０】また、４はアドレス信号のうち、行アドレ
ス信号をデコードしてワード線を選択する行デコーダ、
５はアドレス信号のうち、列アドレス信号をデコードし
て列（コラム）の選択を行う列デコーダである。A row decoder 4 decodes a row address signal of the address signals to select a word line,
A column decoder 5 decodes a column address signal of the address signals to select a column.
【００３１】また、６はデータの入出力を行うデータ入
出力回路、７はシステム・クロック信号ＣＬＫが入力さ
れるクロックバッファである。Further, 6 is a data input / output circuit for inputting / outputting data, and 7 is a clock buffer to which the system clock signal CLK is input.
【００３２】また、８はロウアドレス・ストローブ信号
／ＲＡＳや、コラムアドレス・ストローブ信号／ＣＡＳ
や、ライトイネーブル信号／ＷＥ等の制御信号を取り込
み、各回路の動作を制御する動作制御回路である。Reference numeral 8 is a row address / strobe signal / RAS and a column address / strobe signal / CAS.
And a control signal such as a write enable signal / WE to control the operation of each circuit.
【００３３】また、９は発振回路、１０は発振回路９の
発振出力をカウントしてセルフ・リフレッシュの間隔を
決定するセルフ・リフレッシュ間隔信号を出力して、こ
れを行デコーダ４に供給すると共に、このセルフ・リフ
レッシュ間隔信号を出力ディセーブル信号ＤＩＳとして
データ入出力回路６に供給するカウンタである。Further, 9 is an oscillation circuit, 10 is a self-refresh interval signal which counts the oscillation output of the oscillation circuit 9 and determines a self-refresh interval, and supplies this signal to the row decoder 4. This counter supplies the self-refresh interval signal as an output disable signal DIS to the data input / output circuit 6.
【００３４】ここに、本実施例においては、データ入出
力回路６及びカウンタ１０は、図２に示すように構成さ
れている。Here, in this embodiment, the data input / output circuit 6 and the counter 10 are constructed as shown in FIG.
【００３５】データ入出力回路６において、１１は出力
部、１２は入力部であり、１３はインバータ、１４はＯ
Ｒ回路、１５はＮＯＲ回路、１６はｐＭＯＳトランジス
タ、１７はｎＭＯＳトランジスタ、１８はデータ入出力
端子、ＤＯＵＴは出力データ、ＤＩＮは入力データであ
る。In the data input / output circuit 6, 11 is an output section, 12 is an input section, 13 is an inverter, and 14 is O.
R circuit, 15 is NOR circuit, 16 is pMOS transistor, 17 is nMOS transistor, 18 is data input / output terminal, DOUT is output data, and DIN is input data.
【００３６】このデータ入出力回路６の出力部１１に
は、動作制御回路８から出力イネーブル信号／ＥＮ、メ
モリセルアレイ部２からセルデータＤＡＴＡ、カウンタ
１０から出力ディセーブル信号ＤＩＳが供給される。An output enable signal / EN is supplied from the operation control circuit 8, cell data DATA is supplied from the memory cell array section 2, and an output disable signal DIS is supplied from the counter 10 to the output section 11 of the data input / output circuit 6.
【００３７】ここに、図３に示すように、出力イネーブ
ル信号／ＥＮ＝「Ｈ」の場合、ＯＲ回路１４の出力＝
「Ｈ」、ｐＭＯＳトランジスタ１６＝ＯＦＦ、ＮＯＲ回
路１５の出力＝「Ｌ」、ｎＭＯＳトランジスタ１７＝Ｏ
ＦＦとされ、出力部１１の出力状態はハイインピーダン
ス状態（Ｈｉ−Ｚ）とされる。Here, as shown in FIG. 3, when the output enable signal / EN = “H”, the output of the OR circuit 14 =
“H”, pMOS transistor 16 = OFF, output of NOR circuit 15 = “L”, nMOS transistor 17 = O
The output state of the output unit 11 is set to the high impedance state (Hi-Z).
【００３８】また、図４に示すように、出力ディセーブ
ル信号ＤＩＳ＝「Ｈ」の場合、ＯＲ回路１４の出力＝
「Ｈ」、ｐＭＯＳトランジスタ１６＝ＯＦＦ、ＮＯＲ回
路１５の出力＝「Ｌ」、ｎＭＯＳトランジスタ１７＝Ｏ
ＦＦとされ、出力部１１の出力状態はハイインピーダン
ス状態とされる。Further, as shown in FIG. 4, when the output disable signal DIS = “H”, the output of the OR circuit 14 =
“H”, pMOS transistor 16 = OFF, output of NOR circuit 15 = “L”, nMOS transistor 17 = O
The output state of the output unit 11 is a high impedance state.
【００３９】また、図５に示すように、出力イネーブル
信号／ＥＮ＝「Ｌ」、出力ディセーブル信号ＤＩＳ＝
「Ｌ」の場合には、読出し状態とされ、セルデータＤＡ
ＴＡ＝「Ｈ」の場合、ＯＲ回路１４の出力＝「Ｈ」、ｐ
ＭＯＳトランジスタ１６＝ＯＦＦ、インバータ１３の出
力＝「Ｌ」、ＮＯＲ回路１５の出力＝「Ｈ」、ｎＭＯＳ
トランジスタ１７＝ＯＮとされ、出力データＤＯＵＴ＝
「Ｌ」とされる。Further, as shown in FIG. 5, the output enable signal / EN = “L”, the output disable signal DIS =
In the case of "L", the cell is in the read state and the cell data DA
When TA = “H”, output of OR circuit 14 = “H”, p
MOS transistor 16 = OFF, inverter 13 output = “L”, NOR circuit 15 output = “H”, nMOS
Transistor 17 = ON, output data DOUT =
It is set to "L".
【００４０】これに対して、図６に示すように、セルデ
ータＤＡＴＡ＝「Ｌ」の場合には、ＯＲ回路１４の出力
＝「Ｌ」、ｐＭＯＳトランジスタ１６＝ＯＮ、インバー
タ１３の出力＝「Ｈ」、ＮＯＲ回路１５の出力＝
「Ｌ」、ｎＭＯＳトランジスタ１７＝ＯＦＦとされ、出
力データＤＯＵＴ＝「Ｈ」とされる。On the other hand, as shown in FIG. 6, when the cell data DATA = “L”, the output of the OR circuit 14 = “L”, the pMOS transistor 16 = ON, the output of the inverter 13 = “H”. , The output of the NOR circuit 15 =
"L", the nMOS transistor 17 is turned off, and the output data DOUT is "H".
【００４１】また、カウンタ１０において、１９1、１
９2、１９nはＴ（トグル）フリップフロップ回路、ＣＬ
Ｒ−ＣＯＵＮＴは動作制御回路８から供給されるクリア
・カウント信号である。なお、Ｔフリップフロップ回路
１９3、１９4・・・１９n-1は図示を省略している。Further, in the counter 10, 19 1 , 1
9 2 and 19 n are T (toggle) flip-flop circuits and CL
R-COUNT is a clear count signal supplied from the operation control circuit 8. The T flip-flop circuits 19 3 , 19 4 ... 19 n-1 are not shown.
【００４２】これらＴフリップフロップ回路１９1、１
９2・・・１９nは、同一の回路構成とされており、Ｔフ
リップフロップ回路１９1を代表して示せば、図７に示
すように構成されている。These T flip-flop circuits 19 1 , 1
9 2 ... 19 n have the same circuit configuration, and the T flip-flop circuit 19 1 is representatively shown in FIG.
【００４３】図７中、２０〜２３はインバータ、２４、
２５はＮＡＮＤ回路、２６、２７はトランスファゲート
であり、２８、２９はｎＭＯＳトランジスタ、３０、３
１はｐＭＯＳトランジスタである。In FIG. 7, 20 to 23 are inverters, 24,
25 is a NAND circuit, 26 and 27 are transfer gates, 28 and 29 are nMOS transistors, 30, 3
1 is a pMOS transistor.
【００４４】ここに、図８はＴフリップフロップ回路１
９1の動作を示す波形図であり、図８Ａはクリア・カウ
ント信号ＣＬＲ−ＣＯＵＮＴ、図８Ｂは発振回路９の発
振出力ＳOSC、図８ＣはＴフリップフロップ回路１９1の
正相出力Ｑを示している。Here, FIG. 8 shows a T flip-flop circuit 1
Is a waveform diagram showing the 9 first operation, Fig. 8A is clear count signal CLR-COUNT, Figure 8B shows the oscillation output S OSC, the positive-phase output Q of FIG. 8C T flip flop circuit 19 1 of the oscillator circuit 9 ing.
【００４５】即ち、まず、図９に示すように、発振回路
９の発振出力ＳOSC＝「Ｌ」で、トランスファゲート２
６＝ＯＦＦ、トランスファゲート２７＝ＯＮとされてい
る場合を考える。That is, first, as shown in FIG. 9, when the oscillation output S OSC of the oscillation circuit 9 is "L", the transfer gate 2
Consider the case where 6 = OFF and the transfer gate 27 = ON.
【００４６】この場合、Ｔフリップフロップ回路１９1
は、クリア・カウント信号ＣＬＲ−ＣＯＵＮＴが「Ｌ」
にされると、クリアされ、ＮＡＮＤ回路２４の出力＝
「Ｈ」、インバータ２１の出力＝「Ｌ」、正相出力Ｑ＝
「Ｌ」、ＮＡＮＤ回路２５の出力＝「Ｈ」、インバータ
２３の出力＝「Ｈ」とされる。In this case, the T flip-flop circuit 19 1
Clear count signal CLR-COUNT is "L"
Is cleared, the output of the NAND circuit 24 =
“H”, output of inverter 21 = “L”, positive phase output Q =
“L”, the output of the NAND circuit 25 = “H”, and the output of the inverter 23 = “H”.
【００４７】この状態から、図１０に示すように、クリ
ア・カウント信号ＣＬＲ−ＣＯＵＮＴが「Ｈ」に復帰す
ると、ＮＡＮＤ回路２４の出力＝「Ｈ」、インバータ２
１の出力＝「Ｌ」、正相出力Ｑ＝「Ｌ」、ＮＡＮＤ回路
２５の出力＝「Ｈ」、インバータ２３の出力＝「Ｈ」の
状態が維持される。From this state, as shown in FIG. 10, when the clear count signal CLR-COUNT returns to "H", the output of the NAND circuit = "H", the inverter 2
The state of 1 output = “L”, normal phase output Q = “L”, output of NAND circuit 25 = “H”, output of inverter 23 = “H” is maintained.
【００４８】次に、図１１に示すように、発振回路９の
発振出力ＳOSC＝「Ｈ」になると、トランスファゲート
２６＝ＯＮ、トランスファゲート２７＝ＯＦＦとされ、
ＮＡＮＤ回路２４の出力＝「Ｌ」、インバータ２１の出
力＝「Ｈ」にされると共に、正相出力Ｑ＝「Ｌ」、ＮＡ
ＮＤ回路２５の出力＝「Ｈ」、インバータ２３の出力＝
「Ｈ」の状態が維持される。Next, as shown in FIG. 11, when the oscillation output S OSC of the oscillation circuit 9 becomes "H", the transfer gate 26 is turned on and the transfer gate 27 is turned off.
The output of the NAND circuit 24 is set to “L”, the output of the inverter 21 is set to “H”, and the positive phase output Q is set to “L”, NA.
Output of ND circuit 25 = “H”, output of inverter 23 =
The state of "H" is maintained.
【００４９】次に、図１２に示すように、発振回路９の
発振出力ＳOSC＝「Ｌ」になると、トランスファゲート
２６＝ＯＦＦ、トランスファゲート２７＝ＯＮとされ、
ＮＡＮＤ回路２４の出力＝「Ｌ」、インバータ２１の出
力＝「Ｈ」の状態が維持されると共に、正相出力Ｑ＝
「Ｈ」、ＮＡＮＤ回路２５の出力＝「Ｌ」、インバータ
２３の出力＝「Ｌ」とされる。Next, as shown in FIG. 12, when the oscillation output S OSC of the oscillation circuit 9 becomes "L", the transfer gate 26 is turned off and the transfer gate 27 is turned on.
The output of the NAND circuit 24 = “L”, the output of the inverter 21 = “H” is maintained, and the normal phase output Q =
“H”, the output of the NAND circuit 25 = “L”, and the output of the inverter 23 = “L”.
【００５０】次に、図１３に示すように、発振回路９の
発振出力ＳOSC＝「Ｈ」になると、トランスファゲート
２６＝ＯＮ、トランスファゲート２７＝ＯＦＦとされ、
ＮＡＮＤ回路２４の出力＝「Ｈ」、インバータ２１の出
力＝「Ｌ」にされると共に、正相出力Ｑ＝「Ｈ」、ＮＡ
ＮＤ回路２５の出力＝「Ｌ」、インバータ２３の出力＝
「Ｌ」の状態が維持される。Next, as shown in FIG. 13, when the oscillation output S OSC of the oscillation circuit 9 becomes "H", the transfer gate 26 is turned on and the transfer gate 27 is turned off.
The output of the NAND circuit 24 is set to "H", the output of the inverter 21 is set to "L", and the positive phase output Q is set to "H", NA.
Output of ND circuit 25 = “L”, output of inverter 23 =
The "L" state is maintained.
【００５１】次に、図１４に示すように、発振回路９の
発振出力ＳOSC＝「Ｌ」になると、トランスファゲート
２６＝ＯＦＦ、トランスファゲート２７＝ＯＮとされ、
ＮＡＮＤ回路２４の出力＝「Ｈ」、インバータ２１の出
力＝「Ｌ」の状態が維持されると共に、正相出力Ｑ＝
「Ｌ」、ＮＡＮＤ回路２５の出力＝「Ｈ」、インバータ
２３の出力＝「Ｈ」とされる。Next, as shown in FIG. 14, when the oscillation output S OSC of the oscillation circuit 9 becomes "L", the transfer gate 26 is turned off and the transfer gate 27 is turned on.
The state where the output of the NAND circuit 24 is “H” and the output of the inverter 21 is “L” is maintained, and the normal phase output Q =
“L”, the output of the NAND circuit 25 = “H”, and the output of the inverter 23 = “H”.
【００５２】次に、図１５に示すように、発振回路９の
発振出力ＳOSC＝「Ｈ」になると、トランスファゲート
２６＝ＯＮ、トランスファゲート２７＝ＯＦＦとされ、
ＮＡＮＤ回路２４の出力＝「Ｌ」、インバータ２１の出
力＝「Ｈ」にされると共に、正相出力Ｑ＝「Ｌ」、ＮＡ
ＮＤ回路２５の出力＝「Ｈ」、インバータ２３の出力＝
「Ｈ」の状態が維持される。Next, as shown in FIG. 15, when the oscillation output S OSC of the oscillation circuit 9 becomes "H", the transfer gate 26 is turned on and the transfer gate 27 is turned off.
The output of the NAND circuit 24 is set to “L”, the output of the inverter 21 is set to “H”, and the positive phase output Q is set to “L”, NA.
Output of ND circuit 25 = “H”, output of inverter 23 =
The state of "H" is maintained.
【００５３】次に、図１６に示すように、発振回路９の
発振出力ＳOSC＝「Ｌ」になると、トランスファゲート
２６＝ＯＦＦ、トランスファゲート２７＝ＯＮとされ、
ＮＡＮＤ回路２４の出力＝「Ｌ」、インバータ２１の出
力＝「Ｈ」の状態が維持されると共に、正相出力Ｑ＝
「Ｈ」、ＮＡＮＤ回路２５の出力＝「Ｌ」、インバータ
２３の出力＝「Ｌ」とされる。Next, as shown in FIG. 16, when the oscillation output S OSC = “L” of the oscillation circuit 9, the transfer gate 26 = OFF and the transfer gate 27 = ON,
The output of the NAND circuit 24 = “L”, the output of the inverter 21 = “H” is maintained, and the normal phase output Q =
“H”, the output of the NAND circuit 25 = “L”, and the output of the inverter 23 = “L”.
【００５４】したがって、このＴフリップフロップ回路
１９1は、図８に示すように、発振回路９の発振出力Ｓ
OSCを１／２に分周する分周器として動作することにな
り、カウンタ１０は、発振回路９の発振出力ＳOSCを１
／２ｎに分周する分周器として動作することになる。Therefore, as shown in FIG. 8, the T flip-flop circuit 19 1 has the oscillation output S of the oscillation circuit 9.
The counter 10 operates as a frequency divider that divides the OSC by half, and the counter 10 sets the oscillation output S OSC of the oscillation circuit 9 to 1
It operates as a frequency divider that divides the frequency into / 2n.
【００５５】なお、図１７はカウンタ１０の動作を示す
波形図であり、図１７Ａは動作制御回路８から出力され
るクリア・カウント信号ＣＬＲ−ＣＯＵＮＴ、図１７Ｂ
は発振回路９の発振出力ＳOSCを示している。17 is a waveform diagram showing the operation of the counter 10, and FIG. 17A is a clear count signal CLR-COUNT output from the operation control circuit 8, FIG. 17B.
Indicates the oscillation output S OSC of the oscillation circuit 9.
【００５６】また、図１７ＣはＴフリップフロップ回路
（ＴＦＦ）１９1の正相出力Ｑ、図１７ＤはＴフリップ
フロップ回路１９2の正相出力Ｑ、図１７ＥはＴフリッ
プフロップ回路１９nの正相出力Ｑ、即ち、出力ディセ
ーブル信号ＤＩＳを示している。17C shows the positive phase output Q of the T flip-flop circuit (TFF) 19 1 , FIG. 17D shows the positive phase output Q of the T flip-flop circuit 19 2 , and FIG. 17E shows the positive phase output of the T flip-flop circuit 19 n . The output Q, that is, the output disable signal DIS is shown.
【００５７】また、図１８は、本実施例において、カウ
ンタ１０の出力信号の周期を測定する方法を説明するた
めの波形図であり、図１８Ａはシステム・クロック信号
ＣＬＫ、図１８Ｂはロウアドレス・ストローブ信号／Ｒ
ＡＳ、図１８Ｃはコラムアドレス・ストローブ信号／Ｃ
ＡＳ、図１８Ｄはライト・イネーブル信号／ＷＥを示し
ている。FIG. 18 is a waveform diagram for explaining the method of measuring the cycle of the output signal of the counter 10 in this embodiment. FIG. 18A is the system clock signal CLK and FIG. 18B is the row address signal. Strobe signal / R
AS, FIG. 18C shows column address strobe signal / C
AS and FIG. 18D show the write enable signal / WE.
【００５８】また、図１８Ｅは動作制御回路８から出力
されるクリア・カウント信号ＣＬＲ−ＣＯＵＮＴ、図１
８Ｆはメモリセルアレイ部２からのセルデータＤＡＴ
Ａ、図１８Ｇは動作制御回路８から出力される出力イネ
ーブル信号／ＥＮ、図１８Ｈはデータ入出力回路６の出
力部１１から出力される出力データＤＯＵＴ、図１８Ｉ
は発振回路９の発振出力ＳOSC、図１８Ｊはカウンタ１
０から出力される出力ディセーブル信号ＤＩＳを示して
いる。FIG. 18E is a clear count signal CLR-COUNT output from the operation control circuit 8, FIG.
8F is cell data DAT from the memory cell array unit 2
18A is an output enable signal / EN output from the operation control circuit 8, FIG. 18H is output data DOUT output from the output unit 11 of the data input / output circuit 6, and FIG.
Is the oscillation output S OSC of the oscillation circuit 9, and FIG. 18J is the counter 1
The output disable signal DIS output from 0 is shown.
【００５９】即ち、本実施例において、カウンタ１０の
出力信号の周期を測定する場合、まず、ロウアドレス・
ストローブ信号／ＲＡＳ＝「Ｌ」、コラムアドレス・ス
トローブ信号／ＣＡＳ＝「Ｈ」、ライト・イネーブル信
号／ＷＥ＝「Ｌ」にして、セルフ・リフレッシュ命令を
与え、時刻Ｔ1で、このセルフ・リフレッシュ命令を取
り込ませ、発振回路９を活性化させると共に、クリア・
カウント信号ＣＬＲ−ＣＯＵＮＴ＝「Ｌ」とさせて、カ
ウンタ１０をクリアさせる。That is, in the present embodiment, when measuring the cycle of the output signal of the counter 10, first, the row address
Strobe signal / RAS = “L”, column address strobe signal / CAS = “H”, write enable signal / WE = “L”, self refresh command is given, and at time T 1 , this self refresh is performed. The instruction is fetched, the oscillation circuit 9 is activated, and
The counter 10 is cleared by setting the count signal CLR-COUNT = “L”.
【００６０】次に、ロウアドレス・ストローブ信号／Ｒ
ＡＳ＝「Ｈ」、コラムアドレス・ストローブ信号／ＣＡ
Ｓ＝「Ｌ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」に
して、リード命令を与え、時刻Ｔ2で、このリード命令
を取り込ませ、出力イネーブル信号／ＥＮ＝「Ｌ」にさ
せて、データ入出力回路６の出力部１１の出力状態をデ
ータ出力状態にさせ、出力データＤＯＵＴを出力させ
る。Next, the row address / strobe signal / R
AS = “H”, column address / strobe signal / CA
S = “L”, write enable signal / WE = “H”, a read command is given, and at time T 2 , this read command is fetched, and an output enable signal / EN = “L” is set to read the data. The output state of the output unit 11 of the input / output circuit 6 is set to the data output state, and the output data DOUT is output.
【００６１】ここに、カウンタ１０は、クリアされた
後、発振回路９の発振出力ＳOSCのカウント数からセル
フ・リフレッシュ・サイクルの１周期、例えば、１６μ
ｓが経過したと判断した時点で、出力ディセーブル信号
ＤＩＳ＝「Ｈ」とする。Here, after the counter 10 is cleared, one cycle of the self-refresh cycle, for example, 16 μ is calculated from the count number of the oscillation output S OSC of the oscillation circuit 9.
When it is determined that s has elapsed, the output disable signal DIS = “H” is set.
【００６２】この結果、ＯＲ回路１４の出力＝「Ｈ」、
ｐＭＯＳトランジスタ１６＝ＯＦＦ、ＮＯＲ回路１５の
出力＝「Ｌ」、ｎＭＯＳトランジスタ１７＝ＯＦＦとさ
れ、データ入出力回路６の出力部１１の出力状態はハイ
インピーダンス状態となる。As a result, the output of the OR circuit 14 = “H”,
The pMOS transistor 16 = OFF, the output of the NOR circuit 15 = “L”, and the nMOS transistor 17 = OFF, and the output state of the output unit 11 of the data input / output circuit 6 becomes a high impedance state.
【００６３】そこで、セルフ・リフレッシュ命令が取り
込まれた時刻Ｔ1からデータ入出力回路６の出力部１１
の出力状態がハイインピーダンス状態となった時刻Ｔ3
までの時間ΔＴを測定することによって、カウンタ１０
が、クリアとされた後、セルフ・リフレッシュ・サイク
ルの１周期、例えば、１６μｓが経過したと判断した実
際の時間、即ち、カウンタ１０の出力信号の周期を知る
ことができる。Therefore, from the time T 1 when the self-refresh command is fetched, the output section 11 of the data input / output circuit 6 is started.
Time T 3 when the output state of the
By measuring the time ΔT until
However, after being cleared, one cycle of the self-refresh cycle, for example, the actual time when it is determined that 16 μs has elapsed, that is, the cycle of the output signal of the counter 10 can be known.
【００６４】ここに、カウンタ１０は、分周回路で構成
されているので、その分周比から逆算して、発振回路９
の発振周波数を知ることができ、これにより、発振回路
９の発振周波数を微調整し、カウンタ１０の出力信号の
周期の適正化を図ることができる。Here, since the counter 10 is composed of a frequency dividing circuit, the counter circuit 10 performs back calculation from the frequency dividing ratio to obtain the oscillation circuit 9.
The oscillation frequency of the counter circuit 10 can be known, and thus the oscillation frequency of the oscillation circuit 9 can be finely adjusted to optimize the cycle of the output signal of the counter 10.
【００６５】このように、本実施例によれば、簡単な方
法でカウンタ１０の出力信号の周期を知ることができ、
これにより、発振回路９の発振周波数を微調整し、カウ
ンタ１０の出力信号の周期の適正化を図ることができ
る。As described above, according to this embodiment, the cycle of the output signal of the counter 10 can be known by a simple method,
This makes it possible to finely adjust the oscillation frequency of the oscillation circuit 9 and optimize the cycle of the output signal of the counter 10.
【００６６】なお、上述の実施例においては、カウンタ
１０を、動作を有効にされた後、発振回路９の発振出力
のカウント数からセルフ・リフレッシュ・サイクルの１
周期が経過したと判断した時点で、データ入出力回路６
の出力状態をハイインピーダンス状態に制御する構成と
したが、この代わりに、データ入出力回路６の出力状態
をデータ出力状態に制御する構成としても良く、この場
合には、セルフ・リフレッシュ命令を取り込んだ場合に
は、データ入出力回路６の出力状態はハイインピーダン
ス状態となるように制御される構成とすることにより、
上述同様の簡単な方法でカウンタ１０の出力信号の周期
を測定することができる。It should be noted that in the above-described embodiment, after the operation of the counter 10 is validated, it is determined from the count number of the oscillation output of the oscillation circuit 9 that the self refresh cycle is 1
When it is determined that the cycle has elapsed, the data input / output circuit 6
However, instead of this, the output state of the data input / output circuit 6 may be controlled to the data output state. In this case, the self-refresh command is incorporated. In such a case, the output state of the data input / output circuit 6 is controlled to be in the high impedance state.
The cycle of the output signal of the counter 10 can be measured by the same simple method as described above.
【００６７】また、上述の実施例においては、セルフ・
リフレッシュ命令を使用するようにした場合について述
べたが、この代わりに、セルフ・リフレッシュ動作は行
わず、カウンタ１０の動作を有効にし、その後、カウン
タ１０が発振回路９の発振出力のカウント数からセルフ
・リフレッシュ・サイクルの１周期が経過したと判断し
た時点で、カウンタ１０はデータ入出力回路６の出力状
態をハイインピーダンス状態とするように動作させる特
別の命令を使用するようにしても良い。In the above embodiment, the self
Although the case where the refresh instruction is used has been described, instead of performing the self-refresh operation, the operation of the counter 10 is enabled, and thereafter, the counter 10 self-checks from the count number of the oscillation output of the oscillation circuit 9. When it is determined that one refresh cycle has elapsed, the counter 10 may use a special instruction that operates so that the output state of the data input / output circuit 6 becomes the high impedance state.
【００６８】[0068]
【発明の効果】以上のように、本発明によれば、発振回
路の発振出力をカウントするカウンタを、所定の動作モ
ード決定命令が入力されることによって、発振回路の発
振出力のカウントを開始した場合、カウント数が所定の
値となった時点で、データ出力回路の出力状態をハイイ
ンピーダンス状態又はデータ出力状態に制御する構成と
したので、簡単な方法でカウンタの出力信号の周期を知
ることができ、これにより、発振回路の発振周波数を微
調整し、カウンタの出力信号の周期の適正化を図ること
ができる。As described above, according to the present invention, the counter for counting the oscillation output of the oscillation circuit starts counting the oscillation output of the oscillation circuit by inputting a predetermined operation mode determination command. In this case, since the output state of the data output circuit is controlled to the high impedance state or the data output state when the count number reaches a predetermined value, it is possible to know the cycle of the counter output signal by a simple method. Therefore, the oscillation frequency of the oscillation circuit can be finely adjusted, and the cycle of the output signal of the counter can be optimized.
【図１】本発明の一実施例の要部を示すブロック図であ
る。FIG. 1 is a block diagram showing a main part of an embodiment of the present invention.
【図２】本発明の一実施例が設けているデータ入出力回
路及びカウンタを示す回路図である。FIG. 2 is a circuit diagram showing a data input / output circuit and a counter provided in an embodiment of the present invention.
【図３】本発明の一実施例が設けているデータ入出力回
路の出力部の動作を示す回路図である。FIG. 3 is a circuit diagram showing an operation of an output section of a data input / output circuit provided in an embodiment of the present invention.
【図４】本発明の一実施例が設けているデータ入出力回
路の出力部の動作を示す回路図である。FIG. 4 is a circuit diagram showing an operation of an output section of a data input / output circuit provided in an embodiment of the present invention.
【図５】本発明の一実施例が設けているデータ入出力回
路の出力部の動作を示す回路図である。FIG. 5 is a circuit diagram showing an operation of an output section of a data input / output circuit provided in an embodiment of the present invention.
【図６】本発明の一実施例が設けているデータ入出力回
路の出力部の動作を示す回路図である。FIG. 6 is a circuit diagram showing an operation of an output section of a data input / output circuit provided in an embodiment of the present invention.
【図７】本発明の一実施例が設けているカウンタを構成
するＴフリップフロップ回路を示す回路図である。FIG. 7 is a circuit diagram showing a T flip-flop circuit that constitutes a counter provided in one embodiment of the present invention.
【図８】本発明の一実施例が設けているカウンタを構成
するＴフリップフロップ回路の動作を示す波形図であ
る。FIG. 8 is a waveform diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in an embodiment of the present invention.
【図９】本発明の一実施例が設けているカウンタを構成
するＴフリップフロップ回路の動作を示す回路図であ
る。FIG. 9 is a circuit diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in an embodiment of the present invention.
【図１０】本発明の一実施例が設けているカウンタを構
成するＴフリップフロップ回路の動作を示す回路図であ
る。FIG. 10 is a circuit diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in an embodiment of the present invention.
【図１１】本発明の一実施例が設けているカウンタを構
成するＴフリップフロップ回路の動作を示す回路図であ
る。FIG. 11 is a circuit diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in an embodiment of the present invention.
【図１２】本発明の一実施例が設けているカウンタを構
成するＴフリップフロップ回路の動作を示す回路図であ
る。FIG. 12 is a circuit diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in an embodiment of the present invention.
【図１３】本発明の一実施例が設けているカウンタを構
成するＴフリップフロップ回路の動作を示す回路図であ
る。FIG. 13 is a circuit diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in an embodiment of the present invention.
【図１４】本発明の一実施例が設けているカウンタを構
成するＴフリップフロップ回路の動作を示す回路図であ
る。FIG. 14 is a circuit diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in an embodiment of the present invention.
【図１５】本発明の一実施例が設けているカウンタを構
成するＴフリップフロップ回路の動作を示す回路図であ
る。FIG. 15 is a circuit diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in an embodiment of the present invention.
【図１６】本発明の一実施例が設けているカウンタを構
成するＴフリップフロップ回路の動作を示す回路図であ
る。FIG. 16 is a circuit diagram showing an operation of a T flip-flop circuit which constitutes a counter provided in one embodiment of the present invention.
【図１７】本発明の一実施例が設けているカウンタの動
作を示す回路図である。FIG. 17 is a circuit diagram showing the operation of the counter provided in the embodiment of the present invention.
【図１８】本発明の一実施例において、カウンタの出力
信号の周期を測定する方法を説明するための波形図であ
る。FIG. 18 is a waveform diagram for explaining a method for measuring the cycle of the output signal of the counter in the embodiment of the present invention.
【図１９】非同期型のＤＲＡＭにおいて、発振回路の発
振出力をカウントするカウンタの出力信号の周期を測定
する方法を説明するための波形図である。FIG. 19 is a waveform diagram for explaining a method of measuring the cycle of the output signal of the counter that counts the oscillation output of the oscillation circuit in the asynchronous DRAM.
１ ＳＤＲＡＭ本体 ２ メモリセルアレイ部 ３ アドレスバッファ ４ 行デコーダ ５ 列デコーダ ６ データ入出力回路 ７ クロックバッファ ８ 動作制御回路 ９ 発振回路 １０ カウンタ 1 SDRAM main body 2 Memory cell array section 3 Address buffer 4 Row decoder 5 Column decoder 6 Data input / output circuit 7 Clock buffer 8 Operation control circuit 9 Oscillation circuit 10 Counter
Claims (1)
ウントするカウンタとを内蔵してなる同期型半導体記憶
装置において、 前記カウンタは、所定の動作モード決定命令が入力され
ることによって、前記発振回路の発振出力のカウントを
開始した場合、カウント数が所定の値となった時点で、
データ出力回路の出力状態をハイインピーダンス状態又
はデータ出力状態に制御する構成とされていることを特
徴とする同期型半導体記憶装置。1. A synchronous semiconductor memory device having an oscillation circuit and a counter for counting the oscillation output of the oscillation circuit, wherein the counter receives the predetermined operation mode decision command, When the count of the oscillation output of the oscillation circuit is started, when the count number reaches a predetermined value,
A synchronous semiconductor memory device having a structure for controlling an output state of a data output circuit to a high impedance state or a data output state.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00793794A JP3274270B2 (en) | 1994-01-27 | 1994-01-27 | Method for adjusting cycle of oscillation circuit in synchronous semiconductor memory device |
| US08/308,105 US5594699A (en) | 1993-09-20 | 1994-09-16 | DRAM with reduced electric power consumption |
| US08/726,168 US5867438A (en) | 1993-09-20 | 1996-10-04 | DRAM with reduced electric power consumption |
| US09/189,148 US6097658A (en) | 1993-09-20 | 1998-11-10 | DRAM with reduced electric power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07220473A true JPH07220473A (en) | 1995-08-18 |
| JP3274270B2 JP3274270B2 (en) | 2002-04-15 |
Family
ID=11679433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00793794A Expired - Lifetime JP3274270B2 (en) | 1993-09-20 | 1994-01-27 | Method for adjusting cycle of oscillation circuit in synchronous semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3274270B2 (en) |
Cited By (3)
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|---|---|---|---|---|
| JP2001143465A (en) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | Dynamic random access memory |
| EP1858163A1 (en) | 2006-05-17 | 2007-11-21 | Fujitsu Ltd. | Oscillator circuit generating oscillating signal having stable cycle |
| EP2015309A1 (en) | 2007-07-10 | 2009-01-14 | Fujitsu Limited | Oscillating device, method of adjusting the same and memory |
-
1994
- 1994-01-27 JP JP00793794A patent/JP3274270B2/en not_active Expired - Lifetime
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| US7508729B2 (en) | 2006-05-17 | 2009-03-24 | Fujitsu Microelectronics Limited | Oscillator circuit generating oscillating signal having stable cycle |
| EP2015309A1 (en) | 2007-07-10 | 2009-01-14 | Fujitsu Limited | Oscillating device, method of adjusting the same and memory |
| US7898890B2 (en) | 2007-07-10 | 2011-03-01 | Fujitsu Semiconductor Limited | Oscillating device, method of adjusting the same and memory |
Also Published As
| Publication number | Publication date |
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