KR100408719B1 - tRAS delay control device using clock - Google Patents
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Abstract
본 발명은 클럭을 이용한 tRAS 딜레이 제어 장치에 관한 것으로, 디램은 리프레시 동작을 수행할 때 워드라인을 활성화 시켰다가 자동적으로 디스에이블 해주어야 한다. 워드라인을 디스에이블 해주는 시간은 RAS 활성화 시간인 tRAS으로 스펙상 정의되는데 내부적으로 tRAS 구간 이후에 워드라인을 디스에이블 시키게 된다. 본 발명은 디램에서 리프레시 동작시 워드라인 활성화 구간을 클럭을 이용하여 제어하는 기술로서, 상술된 워드라인 디스에이블 시간을 정확히 정의하기 위하여 외부 클럭에 의하여 딜레이부의 플립플롭을 동기화 시킴으로써 공정 베리에이션이나 온도 등의 내부적인 요인에 의한 리프레시 특성 열화를 감소시킬 수 있게 된다.The present invention relates to a tRAS delay control apparatus using a clock. The DRAM must activate and automatically disable a word line when performing a refresh operation. The time for disabling the word line is defined in the specification as tRAS, which is the RAS activation time. Internally, the word line is disabled after the tRAS period. The present invention is a technology for controlling the word line activation period using a clock during a refresh operation in a DRAM. In order to accurately define the word line disable time described above, the flip-flop of the delay unit is synchronized by an external clock to process process variation or temperature. It is possible to reduce the deterioration of the refresh characteristics due to internal factors.
Description
본 발명은 클럭을 이용한 tRAS 딜레이 제어 장치에 관한 것으로, 특히, 리프레시 동작시 워드라인 활성화 구간의 제어를 외부에서 들어오는 클럭으로 제어하여온도나 공정 베리에이션에 따른 리프레시 열화를 줄일 수 있도록 하는 클럭을 이용한 tRAS 딜레이 제어 장치에 관한 것이다.The present invention relates to a tRAS delay control apparatus using a clock. In particular, tRAS using a clock to reduce the deterioration of refresh due to temperature or process variation by controlling the control of the word line activation section from an external clock during the refresh operation. It relates to a delay control device.
일반적으로, 로오 어드레스 신호(Row Address Strobe 이하 RAS라 칭함)가 활성화 된 순간부터 디램에서 데이터가 읽혀지는 경로는 RAS가 입력되어 로오 어드레스 버퍼에서 생성된 제어신호에 의해 로오 어드레스 버퍼가 활성화되고, 이를 통해 X-어드레스를 받아들여 디코더로 전송한다.In general, the path from which data is read from the DRAM from the moment when the row address signal (hereinafter referred to as RAS) is activated, the row address buffer is activated by the control signal generated from the row address buffer. Accepts an X-address and sends it to the decoder.
따라서, 이에 해당하는 워드라인을 활성화시켜 셀의 데이터를 완전히 재저장 시킨 후 다시 프리차지 시킬 수 있을 때까지의 소요 시간을 RAS활성화 시간(이하 tRAS이라 칭함)이라 한다.Therefore, the time required for activating the word line to completely re-store the data of the cell and then precharge it again is called RAS activation time (hereinafter referred to as tRAS).
디램에서 리프레시 동작이 시작되면 워드라인을 활성화시키게 되는데, 워드라인이 활성화 된 후 tRAS시간 만큼의 내부적인 딜레이 경로를 거친 후 워드라인을 디스에이블 시키게 된다.When the refresh operation starts in the DRAM, the word line is activated. After the word line is activated, the word line passes through the internal delay path for tRAS time and is disabled.
도 1은 종래 기술에 따른 tRAS 딜레이 제어 장치의 블록도이다.1 is a block diagram of a tRAS delay control apparatus according to the prior art.
도 1의 장치는 RC(Resistance,Capacitance) 딜레이 회로로 구성되고 리프레시 동작 신호 REF에 따라 tRAS를 제어하여 일정 시간 후에 워드라인 디스에이블 신호 WLRESET를 출력하는 RC딜레이부(10)와, 리프레시 동작 신호 REF를 버퍼링하여 워드라인 활성화 신호 WLSET를 출력하는 버퍼부(20)와, 버퍼부(20)로부터 인가되는 워드라인 활성화 신호 WLSET와 RC딜레이부(10)로부터 인가되는 워드라인 디스에이블 신호 WLRESET에 따라 워드라인 WL을 선택적으로 제어하는 워드라인 제어부(30)로 구성된다.The apparatus of FIG. 1 is composed of a RC (Resistance, Capacitance) delay circuit and controls the tRAS according to the refresh operation signal REF to output the word line disable signal WLRESET after a predetermined time, and the refresh operation signal REF. The buffer unit 20 outputs the word line activation signal WLSET by buffering the signal, and the word line activation signal WLSET applied from the buffer unit 20 and the word line disable signal WLRESET applied from the RC delay unit 10. And a word line controller 30 for selectively controlling the line WL.
이러한 구성을 갖는 종래의 tRAS 딜레이 제어 장치는, 오토 리프레시(Auto refresh) 또는 셀프 리프레시(Self refresh)의 리프레시 동작신호 REF가 인에이블되면, 버퍼부(20)를 통해 워드라인 활성화 신호 WLSET가 버퍼링되어 워드라인 제어부(30)에 입력된다.In the conventional tRAS delay control device having such a configuration, when the refresh operation signal REF of the auto refresh or the self refresh is enabled, the word line activation signal WLSET is buffered through the buffer unit 20. It is input to the word line controller 30.
워드라인 제어부(30)는 이 워드라인 활성화 신호 WLSET에 의해 워드라인 WL을 활성화시키고 이에 따라 셀에 있는 데이터는 비트라인 센스 앰프를 통하여 리프레시가 수행된다.The word line controller 30 activates the word line WL by this word line activation signal WLSET, and accordingly data in the cell is refreshed through the bit line sense amplifier.
다음에, 리프레시 동작 신호 REF가 RC딜레이부(10)에 입력되면 tRAS 구간동안 딜레이된 후 워드라인 디스에이블 신호 WLRESET가 워드라인 제어부(30)에 입력되고, 워드라인 제어부(30)는 다른 워드라인 WL에 연결된 셀들을 리프레시 하기 위하여 이미 활성화 된 워드라인을 디스에이블 시키고 리프레시를 중단하게 된다.Next, when the refresh operation signal REF is input to the RC delay unit 10, after the delay is performed during the tRAS period, the word line disable signal WLRESET is input to the word line control unit 30, and the word line control unit 30 receives another word line. In order to refresh the cells connected to WL, the already active word line is disabled and the refresh is stopped.
이렇게 워드라인을 디스에이블 시키는 시기는 내부적으로 스펙의 규정인 tRAS 시간에 의하여 결정되고, 그 만큼의 딜레이를 캐패시턴스와 레지스턴스를 이용하여 만들어 준다.The timing of disabling word lines is determined internally by the specification of tRAS time, and the delay is made by using capacitance and resistance.
그런데, 종래의 tRAS딜레이 제어 장치는 리프레시를 수행할 때 tRAS 딜레이를 구현하기 위하여 RC딜레이를 이용하여 왔다.However, the conventional tRAS delay control apparatus has used the RC delay to implement the tRAS delay when performing the refresh.
이 딜레이 시간은 통상적으로 30ns 이상이 걸리게 되는데, 프로세스 베리에이션이나 온도 베리에이션에 의해서 딜레이 시간이 부족하거나 커지기 때문에 기설정된 스펙과 정확히 일치하지 않게 되는 문제점이 있다.This delay time usually takes 30ns or more, but due to process variation or temperature variation, the delay time becomes short or large, which causes a problem that does not exactly match the preset specification.
따라서, 이러한 딜레이 시간이 부족하게 되면 셀에 리프레시 할 수 있는 시간이 줄게 되어 리프레시 특성의 열화를 가져오게 되고, 레이아웃시 여러 가지 딜레이 옵션이 추가되면 레이아웃이 복잡해지는 문제점이 있다.Therefore, when such a delay time is insufficient, the time to be refreshed in the cell is shortened, resulting in deterioration of the refresh characteristics, and when various delay options are added to the layout, the layout becomes complicated.
즉, 30ns 이상의 딜레이를 만들기 위해 쓰이는 저항 및 캐패시터 등이 레이아웃시 면적을 많이 차지하게 되는 문제점이 있다.That is, there is a problem in that a resistor and a capacitor used to make a delay of 30 ns or more occupy a large area in layout.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 외부에서 입력되는 클럭을 이용하여 리프레시 동작시에 클럭의 간격에 따라 tRAS시간을 측정함으로써 보다 정확한 리프레시 시간을 구현하고, 플립플롭을 사용하여딜레이를 제어함으로써 레이아웃 상의 사이즈를 줄일 수 있도록 하는데 그 목적이 있다.The present invention was created to solve the above problems, and by using the externally input clock to measure the tRAS time according to the clock interval during the refresh operation to implement a more accurate refresh time, using a flip-flop The purpose is to reduce the size of the layout by controlling the delay.
도 1은 종래의 tRAS 딜레이 제어 장치에 관한 블록도.1 is a block diagram of a conventional tRAS delay control device.
도 2는 본 발명에 따른 클럭을 이용한 tRAS 딜레이 제어 장치의 구성도.2 is a block diagram of a tRAS delay control apparatus using a clock according to the present invention.
도 3은 본 발명의 딜레이부에 관한 상세 회로도.3 is a detailed circuit diagram of a delay unit of the present invention.
도 4는 본 발명의 동작 타이밍도.4 is an operation timing diagram of the present invention.
도 5는 본 발명의 딜레이부에 관한 다른 실시예.5 is another embodiment of the delay unit of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100 : 딜레이부 110 : 플립플롭부100: delay unit 110: flip-flop unit
120 : 제 1논리연산부 130 : 제 2논리연산부120: first logical operation unit 130: second logical operation unit
140 : 제 2딜레이부 200 : 버퍼부140: second delay unit 200: buffer unit
300 : 워드라인 제어부300: word line control unit
상기한 목적을 달성하기 위한 본 발명의 클럭을 이용한 tRAS 딜레이 제어 장치는, 리프레시 동작 신호, 외부로부터 입력되는 클럭 및 카스 레이턴시 신호에 따라 라스 활성화 시간을 제어하여 일정 시간 이후에 워드라인 디세이블 신호를 출력하는 딜레이수단과, 리프레시 동작 신호를 버퍼링하여 워드라인 활성화 신호를 출력하는 버퍼부와, 버퍼부로부터 인가되는 워드라인 활성화 신호에 따라 워드라인을 활성화시키고, 딜레이수단으로부터 워드라인 디세이블 신호의 인가시 워드라인을 디스에이블 시키는 워드라인 제어부를 구비함을 특징으로 한다.The tRAS delay control apparatus using the clock of the present invention for achieving the above object, by controlling the las activation time according to the refresh operation signal, the clock input from the outside and the cascade latency signal to the word line disable signal after a predetermined time A delay unit for outputting, a buffer unit for buffering the refresh operation signal to output a word line activation signal, and a word line activated according to the word line activation signal applied from the buffer unit, and application of the word line disable signal from the delay unit. And a word line controller for disabling the word line.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 2는 본 발명에 따른 클럭을 이용한 tRAS 딜레이 제어 장치의 블록도이다.2 is a block diagram of a tRAS delay control apparatus using a clock according to the present invention.
도 2를 보면, 본 발명은 리프레시 동작 신호 REF, 내부 클럭 CLK_INT 및 카스 레이턴시 신호 CL(Cas Latency)에 따라 tRAS를 제어하여 일정 시간 후에 워드라인 디세이블 신호 WLRESET를 출력하는 딜레이부(100)와, 리프레시 동작 신호 REF를 버퍼링하여 워드라인 활성화 신호 WLSET를 출력하는 버퍼부(200)와, 버퍼부(200)로부터 인가되는 워드라인 활성화 신호 WLSET와 딜레이부(100)로부터 인가되는 워드라인 디세이블 신호 WLRESET에 따라 워드라인 WL을 선택적으로 제어하는 워드라인 제어부(300)로 구성된다.Referring to FIG. 2, the present invention provides a delay unit 100 for controlling tRAS according to a refresh operation signal REF, an internal clock CLK_INT, and a cascade latency signal CL (Cas Latency) to output a word line disable signal WLRESET after a predetermined time period. A buffer unit 200 for buffering the refresh operation signal REF to output the word line activation signal WLSET, a word line activation signal WLSET applied from the buffer unit 200 and a word line disable signal WLRESET applied from the delay unit 100. The word line controller 300 selectively controls the word line WL.
여기서, 딜레이부(100)는 복수개의 플립플롭으로 구성되어 입력단으로 카스 레이턴시 신호 CL, 오토 리프레시나 셀프 리프레시 때에 인에이블되는 리프레시 동작 신호 REF 및 외부로부터 입력되는 클럭을 인가 받아 내부적으로 외부와 같은 주파수를 유지하며 발생되는 내부 클럭 CLK_INT이 입력된다.Here, the delay unit 100 is composed of a plurality of flip-flop to receive the cas latency signal CL, the refresh operation signal REF enabled at the time of auto refresh or self refresh, and the clock input from the outside. The internal clock CLK_INT, which is generated while maintaining, is input.
이때, 카스 레이턴시 신호 CL는 디램에서 랜덤 리드 동작이 입력되었을 때 이 명령이 들어간 후 몇 클럭 이후에 리드한 데이터가 출력되는 것인가에 대한 규정으로써, 카스 레이턴시 신호 CL의 정보는 몇 ㎒의 주파수를 갖느냐에 따라 CL2, CL3 또는 CL4가 될 수도 있다.At this time, when the random latency operation is input from the DRAM, the CAS latency signal CL is a rule for determining how many clocks after the command is input, the frequency of the CAS latency signal CL has a frequency of MHz. It may be CL2, CL3 or CL4, depending on the type.
예를 들어, 256M 디램의 "A"라는 제품이 카스 레이턴시 CL2 100㎒, CL3 133㎒의 클럭속도를 지원한다고 한다면, 100㎒ 동작시에 이 제품은 카스 레이턴시 신호 CL2가 내부적으로 발생되고, 133㎒ 클럭 속도에 대해서는 내부적으로 카스 레이턴시 신호 CL3가 발생되므로, 이 카스 레이턴시 신호 CL는 주파수 정보를 알 수 있는 중요한 신호이다.For example, if the product "A" of 256M DRAM supports the clock latency of CAS2 CL2 100MHz, CL3 133MHz, the product generates internal CAS latency signal CL2 during 100MHz operation and 133MHz. Since the CAS latency signal CL3 is generated internally with respect to the clock speed, this CAS latency signal CL is an important signal from which frequency information can be known.
따라서, 본 발명의 딜레이부(100)는 이 카스 레이턴시 신호 CL의 정보에 따라 tRAS 딜레이를 플립플롭으로 조절할 수 있다.Therefore, the delay unit 100 of the present invention can adjust the tRAS delay by flip-flop according to the information of the cas latency signal CL.
이러한 구성을 갖는 본 발명의 동작과정을 설명하자면 다음과 같다.Referring to the operation of the present invention having such a configuration as follows.
도 2를 보면, 리프레시가 활성화되면 리프레시 동작 신호 REF가 인에이블되고 이 리프레시 동작 신호 REF는 버퍼부(200)에 의해 버퍼링되어 워드라인 활성화신호 WLSET가 인에이블된다.Referring to FIG. 2, when the refresh is activated, the refresh operation signal REF is enabled, and the refresh operation signal REF is buffered by the buffer unit 200 to enable the word line activation signal WLSET.
이 버퍼링된 워드라인 활성화 신호 WLSET는 워드라인 제어부(300)로 입력되고, 워드라인 제어부(300)에 의해 워드라인 WL이 활성화된다.The buffered word line activation signal WLSET is input to the word line controller 300, and the word line WL is activated by the word line controller 300.
이때, 카스 레이턴시 신호 CL은 파워 업 신호가 완료된 후, 그리고 리프레시 동작이 시작되기 전에 이미 결정되어 DC레벨로 활성화되어 있고, 카스 레이턴시 신호 CL2가 활성화되면 나머지 카스 레이턴시 신호 CL3 및 CL4 등은 디스에이블된다.At this time, the cas latency signal CL is already determined and activated to the DC level after the power-up signal is completed and before the refresh operation is started, and the remaining cas latency signals CL3 and CL4 are disabled when the cas latency signal CL2 is activated. .
이어서, 카스 레이턴시 신호 CL과 내부클럭 CLK_INT 정보에 따라 딜레이부(100)의 tRAS를 제어하고, 이 tRAS에 따라 일정시간 딜레이 후에 워드라인 디세이블 신호 WLRESET가 워드라인 제어부(300)에 입력되면 워드라인 WL이 디스에이블된다.Subsequently, the tRAS of the delay unit 100 is controlled according to the cas latency signal CL and the internal clock CLK_INT information. When the word line disable signal WLRESET is input to the word line controller 300 after a predetermined time delay according to the tRAS, the word line is controlled. WL is disabled.
도 3은 본 발명의 딜레이부(300)에 대한 상세 회로도이다.3 is a detailed circuit diagram of the delay unit 300 of the present invention.
도 3에 도시된 딜레이부(300)는 직렬 연결된 5개의 플립플롭(111~115)으로 구성된 플립플롭부(110)를 구비하고, 입력신호로서 리프레시 동작 신호 REF를 입력받고, 각각의 플립플롭(111~115)을 제어하기 위한 내부클럭 CLK_INT이 각 플립플롭(111~115)에 인가된다,The delay unit 300 shown in FIG. 3 includes a flip-flop unit 110 including five flip-flops 111 to 115 connected in series, and receives a refresh operation signal REF as an input signal, and each flip-flop ( An internal clock CLK_INT for controlling 111 to 115 is applied to each flip-flop 111 to 115.
그리고, 플립플롭(113~115)의 출력신호는 각각 제 1논리연산부(120)의 앤드게이트(121~123)의 일단에 연결되고, 앤드게이트(121~123)의 다른 일단으로는 각각 카스 레이턴시 신호 CL2,CL3,CL4가 입력된다.The output signals of the flip-flops 113 to 115 are respectively connected to one end of the AND gates 121 to 123 of the first logical operation unit 120, and the cas latency to the other end of the AND gates 121 to 123, respectively. Signals CL2, CL3, CL4 are input.
이때, 각 앤드게이트(121~123)의 일단으로 입력되는 카스 레이턴시 신호 CL2,CL3,CL4는 카스 레이턴시 신호 CL2,CL3,CL4 중 선택된 카스 레이턴시 신호 CL만 오아 게이트로 구성된 제 2논리연산부(130)에 입력된다.At this time, the CAS latency signals CL2, CL3, and CL4 input to one end of each of the AND gates 121 to 123 are the second logic operation unit 130 including only the CAS latency signal CL selected from the CAS latency signals CL2, CL3, and CL4. Is entered.
즉, 카스 레이턴시 신호 CL이 얼마냐에 따라 몇 개의 플립플롭을 거쳐서 제 2논리연산부(130)에 입력될 것인지가 결정된다.That is, it is determined whether to input the second logic operation unit 130 via a number of flip-flops depending on how much the cascade latency signal CL is.
한편, 도 3은 tRAS스펙이 "30ns"일 때를 가정하는 것이고, 만일 카스 레이턴시 CL2가 100㎒, CL3가 133㎒, CL4가 166㎒로 동작할 때 클럭의 한 주기는 각각 10ns, 7.5ns, 6ns이 될 수도 있다.On the other hand, Figure 3 assumes that the tRAS specification is "30ns", and if the CAS latency CL2 is 100MHz, CL3 is 133MHz, CL4 is 166MHz, one cycle of the clock is 10ns, 7.5ns, It could be 6ns.
따라서, 이 클럭의 주기에 의거하여 카스 레이턴시 신호가 CL2일 때는 3개의 플립플롭이 동작하게 되어 정확히 30ns에서 워드라인 디세이블 신호 WLRESET이 발생하고, 카스 레이턴시 신호가 CL3일 때는 4개, 카스 레이턴시 신호가 CL4일 때는 5개의 플립플롭이 동작하게 되어 tRAS스펙이 만족하게 된다.Therefore, based on the clock cycle, three flip-flops operate when the cas latency signal is CL2. Thus, the word line disable signal WLRESET occurs at exactly 30 ns, and four cascade latency signals when the cas latency signal is CL3. Is CL4, 5 flip-flops are operated and the tRAS specification is satisfied.
한편, 도 4는 본 발명의 동작과정을 나타내는 타이밍도이다.4 is a timing diagram illustrating an operation process of the present invention.
도 4를 보면, tRAS는 워드라인 활성화 신호 WLSET에 따라 인에이블되고, 내부 클럭 CLK_INT에 의해 제어되는 워드라인 디스에이블 신호 WLRESET에 따라 디스에이블된다.4, tRAS is enabled according to the wordline enable signal WLSET and disabled according to the wordline disable signal WLRESET controlled by the internal clock CLK_INT.
여기서, tRAS는 카스 레이턴시 신호 CL2,CL3,CL4에 따라 점점 늘어나는 것처럼 보이지만 이에 대응하는 주파수가 점점 높아지게 되므로 동일한 tRAS를 유지함을 알 수 있다.Here, tRAS appears to increase gradually according to the cas latency signals CL2, CL3, and CL4, but it can be seen that the same tRAS is maintained because the corresponding frequency increases gradually.
한편, 도 5는 본 발명의 딜레이부에 관한 다른 실시예로서, tRAS스펙이 달라질 경우를 나타낸다.On the other hand, Figure 5 is another embodiment of the delay unit of the present invention, it shows a case where the tRAS specifications are different.
도 5에서, tRAS가 만일 35ns가 되었을 경우에는 각 카스 레이턴시 신호 CL 별로 5ns의 딜레이를 갖는 제 2딜레이부(140)가 제 2논리연산부(130)의 출력에 더 구비된다.In FIG. 5, when tRAS is 35 ns, the second delay unit 140 having a delay of 5 ns for each cas latency signal CL is further provided at the output of the second logical operation unit 130.
여기서, 5ns 정도의 딜레이를 갖는 제 2논리연산부(140)가 더 구비되더라도 tRAS(30ns~35ns)를 RC딜레이로만 제어하는 종래에 비해 더 정확한 리프레시 타이밍을 제어할 수 있으며 면적 또한 절감할 수 있게 된다.Here, even if the second logical operation unit 140 having a delay of about 5 ns is further provided, the refresh timing can be controlled more accurately and the area can be reduced as compared with the conventional control of the tRAS (30 ns to 35 ns) with only the RC delay. .
이상에서 설명한 바와 같이, 본 발명의 클럭을 이용한 tRAS 딜레이 제어 장치는, 외부클럭 및 카스 레이턴시 신호에 따라 딜레이를 제어하여 리프레시 타이밍을 정확하게 제어할 수 있을 뿐만 아니라, 플립플롭을 사용하여 딜레이부를 구성하므로 레이아웃 면적을 줄일 수 있는 효과를 제공한다.As described above, the tRAS delay control apparatus using the clock of the present invention not only controls the delay according to the external clock and the cascade latency signal, but also accurately controls the refresh timing, and uses a flip-flop to configure the delay unit. Provides the effect of reducing the layout area.
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