JP3271121B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP3271121B2 JP3271121B2 JP20114591A JP20114591A JP3271121B2 JP 3271121 B2 JP3271121 B2 JP 3271121B2 JP 20114591 A JP20114591 A JP 20114591A JP 20114591 A JP20114591 A JP 20114591A JP 3271121 B2 JP3271121 B2 JP 3271121B2
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- Japan
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- memory
- data
- memory controller
- cbs
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Description
【０００１】
【産業上の利用分野】本発明はコンピユータメモリの分
野に関するものであり、更に詳しくいえば、データをコ
ンピユータ装置に記憶し、かつデータを検索するための
改良したシングルインラインダイナミックランダムアク
セスメモリに関するものである。
野に関するものであり、更に詳しくいえば、データをコ
ンピユータ装置に記憶し、かつデータを検索するための
改良したシングルインラインダイナミックランダムアク
セスメモリに関するものである。
【０００２】
【従来の技術】コンピユータ装置は、各種のタスクのた
めのデータおよびコンピユータプログラムを記憶するた
めのダイナミックランダムアクセスメモリ（ＤＲＡＭ）
のバンクを一般に利用する。たとえば、ビットマップコ
ンピユータ表示装置においては、陰極線管（ＣＲＴ）表
示器上に配置される各画素には、メモリ中の画素を表わ
す１ビットデジタル値、または色を表わす多ビットデジ
タル値が割り当てられる。コンピユータは８ビット，１
６ビット，３２ビット，６４ビットまたはそれより大き
い増分で該当するメモリをアドレスしていた。典型的に
は、１メモリサイクルは所定数のビットを転送する性能
を有する。デジタルコンピユータの出現以後何年にもわ
たって、データ処理装置の性能を最高にするために、各
種のメモリ構成およびアーキテクチャが開発されてき
た。後で説明するように、本発明は、デジタルコンピユ
ーティングシステムに使用するために複数のＤＲＡＭを
含む改良したシングルインラインを開示するものであ
る。
めのデータおよびコンピユータプログラムを記憶するた
めのダイナミックランダムアクセスメモリ（ＤＲＡＭ）
のバンクを一般に利用する。たとえば、ビットマップコ
ンピユータ表示装置においては、陰極線管（ＣＲＴ）表
示器上に配置される各画素には、メモリ中の画素を表わ
す１ビットデジタル値、または色を表わす多ビットデジ
タル値が割り当てられる。コンピユータは８ビット，１
６ビット，３２ビット，６４ビットまたはそれより大き
い増分で該当するメモリをアドレスしていた。典型的に
は、１メモリサイクルは所定数のビットを転送する性能
を有する。デジタルコンピユータの出現以後何年にもわ
たって、データ処理装置の性能を最高にするために、各
種のメモリ構成およびアーキテクチャが開発されてき
た。後で説明するように、本発明は、デジタルコンピユ
ーティングシステムに使用するために複数のＤＲＡＭを
含む改良したシングルインラインを開示するものであ
る。
【０００３】本願の出願人により製造されているエンジ
ニヤリングワークステーションのようないくつかのコン
ピューティングシステムが、ワークステーションの主プ
リント回路板（「マザーボード」）にプラグインされる
ＤＲＡＭを用いることにより、ダイナミックＲＡＭメモ
リを提供している。それらのＤＲＡＭモジュールはモジ
ュール当たり既知量のメモリを提供し、そのメモリは所
定のサイクル時間と動作モードを有する。たとえば、東
芝により提供されているＤＲＡＭモジュールは、７２メ
ガビット、３６メガビットおよびＲＡＭ記憶容量のその
他の組み合わせを、コンピユータのマザーボード上のメ
モリ拡張スロットに挿入するためのプリント回路板上に
設ける。しかし、それら従来技術のＤＲＡＭモジュール
のプロセッサとの間のデータ転送帯域幅が限られてお
り、最近のコンピユータシステムにおいて望ましい（誤
り訂正および制御のような）性能の多くを欠いている。
ニヤリングワークステーションのようないくつかのコン
ピューティングシステムが、ワークステーションの主プ
リント回路板（「マザーボード」）にプラグインされる
ＤＲＡＭを用いることにより、ダイナミックＲＡＭメモ
リを提供している。それらのＤＲＡＭモジュールはモジ
ュール当たり既知量のメモリを提供し、そのメモリは所
定のサイクル時間と動作モードを有する。たとえば、東
芝により提供されているＤＲＡＭモジュールは、７２メ
ガビット、３６メガビットおよびＲＡＭ記憶容量のその
他の組み合わせを、コンピユータのマザーボード上のメ
モリ拡張スロットに挿入するためのプリント回路板上に
設ける。しかし、それら従来技術のＤＲＡＭモジュール
のプロセッサとの間のデータ転送帯域幅が限られてお
り、最近のコンピユータシステムにおいて望ましい（誤
り訂正および制御のような）性能の多くを欠いている。
【０００４】
【発明が解決しようとする課題】本発明は、最近のエン
ジニヤリングワークステーションその他のデジタルコン
ピユータに関連して使用できる、改良したシングルイン
ラインＤＲＡＭメモリモジュールを提供する。本発明は
データの多重化とパイプライン処理のために独特のクロ
スバースイッチ（ＣＢＳ）を用いる。更に、本発明によ
りメモリ制御器は誤り検出と、ＤＲＡＭに記憶されてい
るデータの回復とを行えるようにされる。
ジニヤリングワークステーションその他のデジタルコン
ピユータに関連して使用できる、改良したシングルイン
ラインＤＲＡＭメモリモジュールを提供する。本発明は
データの多重化とパイプライン処理のために独特のクロ
スバースイッチ（ＣＢＳ）を用いる。更に、本発明によ
りメモリ制御器は誤り検出と、ＤＲＡＭに記憶されてい
るデータの回復とを行えるようにされる。
【０００５】
【課題を解決するための手段】データ処理装置に使用す
る改良したシングルインラインダイナミックＲＡＭメモ
リモジュールを開示する。データ処理装置はシステムバ
スへ結合されるプロセッサを含む。システムバスへはメ
モリ制御器も結合される。このメモリ制御器はメモリバ
スへも結合されて複数のシングルインラインメモリモジ
ュール（ＳＩＭＭ）と通信する。各ＳＩＭＭは複数のＤ
ＲＡＭを有する。それらのＤＲＡＭは４個のクロスバー
スイッチ（ＣＢＳ）へ結合され、アドレスとデータ情報
がクロスバースイッチを介してＤＲＡＭへ供給されるよ
うにする。各ＣＢＳはマルチプレクサを制御するカウン
タおよびデコーダ論理とを含む。マルチプレクサはイネ
イブルＩＤ論理と４個の入力レジスタ（ＡR,ＢR,ＣR,Ｄ
R） へ結合される。入力レジスタＡR はマルチプレクサ
の出力端子へ結合され、残りのレジスタはマルチプレク
サの入力側へ結合される。ＣＢＳにおける入力バッファ
は４個の入力レジスタ（Ａ′W, Ｂ′W, Ｃ′W, Ｄ W ）
へ結合される。また、入力レジスタのうちの３つ（Ａ′
W, Ｂ′W, Ｃ′W） が中間入力レジスタＡW,ＢW,ＣW へ
結合される。ＳＩＭＭにおけるＤＲＡＭの各リフレッシ
ュサイクル中に、イネイブルＩＤ論理が独特の２ビット
ＩＤ値をメモリ制御器へ供給することにより、ＩＤバイ
トを形成する。（各ＣＢＳからの全てのＩＤビットの
和。）ＩＤバイトはＤＲＡＭの製造者と、ＤＲＡＭの寸
法および速度を識別する。
る改良したシングルインラインダイナミックＲＡＭメモ
リモジュールを開示する。データ処理装置はシステムバ
スへ結合されるプロセッサを含む。システムバスへはメ
モリ制御器も結合される。このメモリ制御器はメモリバ
スへも結合されて複数のシングルインラインメモリモジ
ュール（ＳＩＭＭ）と通信する。各ＳＩＭＭは複数のＤ
ＲＡＭを有する。それらのＤＲＡＭは４個のクロスバー
スイッチ（ＣＢＳ）へ結合され、アドレスとデータ情報
がクロスバースイッチを介してＤＲＡＭへ供給されるよ
うにする。各ＣＢＳはマルチプレクサを制御するカウン
タおよびデコーダ論理とを含む。マルチプレクサはイネ
イブルＩＤ論理と４個の入力レジスタ（ＡR,ＢR,ＣR,Ｄ
R） へ結合される。入力レジスタＡR はマルチプレクサ
の出力端子へ結合され、残りのレジスタはマルチプレク
サの入力側へ結合される。ＣＢＳにおける入力バッファ
は４個の入力レジスタ（Ａ′W, Ｂ′W, Ｃ′W, Ｄ W ）
へ結合される。また、入力レジスタのうちの３つ（Ａ′
W, Ｂ′W, Ｃ′W） が中間入力レジスタＡW,ＢW,ＣW へ
結合される。ＳＩＭＭにおけるＤＲＡＭの各リフレッシ
ュサイクル中に、イネイブルＩＤ論理が独特の２ビット
ＩＤ値をメモリ制御器へ供給することにより、ＩＤバイ
トを形成する。（各ＣＢＳからの全てのＩＤビットの
和。）ＩＤバイトはＤＲＡＭの製造者と、ＤＲＡＭの寸
法および速度を識別する。
【０００６】動作時には、読出すべきデータのアドレス
はプロセッサ（または他の装置）によってメモリ制御器
へ供給される。メモリ制御器はアドレスをメモリバスを
介してＳＩＭＭＳへ送る。各ＳＩＭＭに配置されている
各ＣＢＳはアドレスの一部を受け、そのアドレスを増幅
してＤＲＡＭへ再び送る。メモリ制御器は、記憶されて
いるデータを読出すために適切な制御信号を発生し、デ
ータはＤＲＡＭにより各ＣＢＳへ供給される。レジスタ
ＡR にデータが存在すると、そのデータがメモリバスへ
ただちに桁送り出されるように、各ＣＢＳへ供給される
データはレジスタＡR,ＢR,ＣR,ＤR に（４ビットの群
で）順次記憶される。レジスタＡR 内のデータがひとた
び桁送り出されると、カウンタおよびデコーダ論理が、
レジスタＢR,ＣR,ＤR に記憶されているデータがレジス
タＡR を通って桁送りされて、メモリバスへ出力される
ように、マルチプレクサを選択する。
はプロセッサ（または他の装置）によってメモリ制御器
へ供給される。メモリ制御器はアドレスをメモリバスを
介してＳＩＭＭＳへ送る。各ＳＩＭＭに配置されている
各ＣＢＳはアドレスの一部を受け、そのアドレスを増幅
してＤＲＡＭへ再び送る。メモリ制御器は、記憶されて
いるデータを読出すために適切な制御信号を発生し、デ
ータはＤＲＡＭにより各ＣＢＳへ供給される。レジスタ
ＡR にデータが存在すると、そのデータがメモリバスへ
ただちに桁送り出されるように、各ＣＢＳへ供給される
データはレジスタＡR,ＢR,ＣR,ＤR に（４ビットの群
で）順次記憶される。レジスタＡR 内のデータがひとた
び桁送り出されると、カウンタおよびデコーダ論理が、
レジスタＢR,ＣR,ＤR に記憶されているデータがレジス
タＡR を通って桁送りされて、メモリバスへ出力される
ように、マルチプレクサを選択する。
【０００７】書き込み動作の場合には、ＤＲＡＭに記憶
させるアドレスとデータがシステムバスを介してメモリ
制御器へ供給され、メモリ制御器はアドレスとデータを
メモリバスを介して各ＳＩＭＭへ送る。完全なアドレス
の一部を受けると、各ＣＢＳに配置されている各ＣＢＳ
がアドレスを増幅し、アドレスおよび制御バスを介して
そのアドレスをＤＲＡＭへ再び送る。記憶すべきデータ
は、メモリバスと、カウンタおよびデコーダ論理により
可能状態にされる入力バッファとを介して各ＣＢＳによ
り（４ビット群で）受けられる。受けられたデータはレ
ジスタＡ′W,Ｂ′W,Ｃ′W,Ｄ′W に順次記憶される。レ
ジスタＤW にデータがひとたび記憶されると、レジスタ
Ａ′W,Ｂ′W,Ｃ′W に記憶されているデータが中間レジ
スタＡW,ＢW,ＣW へ順次桁送りされる。その後で、デー
タはデータバスを介してＤＲＡＭへ並列に再び桁送り出
されて、そのＤＲＡＭに記憶される。
させるアドレスとデータがシステムバスを介してメモリ
制御器へ供給され、メモリ制御器はアドレスとデータを
メモリバスを介して各ＳＩＭＭへ送る。完全なアドレス
の一部を受けると、各ＣＢＳに配置されている各ＣＢＳ
がアドレスを増幅し、アドレスおよび制御バスを介して
そのアドレスをＤＲＡＭへ再び送る。記憶すべきデータ
は、メモリバスと、カウンタおよびデコーダ論理により
可能状態にされる入力バッファとを介して各ＣＢＳによ
り（４ビット群で）受けられる。受けられたデータはレ
ジスタＡ′W,Ｂ′W,Ｃ′W,Ｄ′W に順次記憶される。レ
ジスタＤW にデータがひとたび記憶されると、レジスタ
Ａ′W,Ｂ′W,Ｃ′W に記憶されているデータが中間レジ
スタＡW,ＢW,ＣW へ順次桁送りされる。その後で、デー
タはデータバスを介してＤＲＡＭへ並列に再び桁送り出
されて、そのＤＲＡＭに記憶される。
【０００８】データとプログラムを記憶し、検索するた
めにデジタルコンピユータにより使用する特定の用途を
有する、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）を採用する改良したシングルインラインメモリモジ
ュール（ＳＩＭＭ）について開示する。本発明を完全に
理解できるようにするために、以下の説明においては、
特定のメモリサイズ、帯域幅、データ路等のような特定
の事項の詳細について数多く述べてある。しかし、その
ような特定の詳細事項なしに本発明を実施できることが
当業者には明らかであろう。その他の場合には、本発明
を不必要に詳しく説明して本発明をあいまいにしないよ
うにするために、周知の電気的構造および回路はブロッ
ク図で示してある。
めにデジタルコンピユータにより使用する特定の用途を
有する、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）を採用する改良したシングルインラインメモリモジ
ュール（ＳＩＭＭ）について開示する。本発明を完全に
理解できるようにするために、以下の説明においては、
特定のメモリサイズ、帯域幅、データ路等のような特定
の事項の詳細について数多く述べてある。しかし、その
ような特定の詳細事項なしに本発明を実施できることが
当業者には明らかであろう。その他の場合には、本発明
を不必要に詳しく説明して本発明をあいまいにしないよ
うにするために、周知の電気的構造および回路はブロッ
ク図で示してある。
【０００９】
【実施例】まず、本発明の教示を利用できる１つの可能
なコンピユータ装置が示されている図１を参照する。プ
ロセッサ１０が、入出力装置１４と、メモリ制御器１６
を含んでいる各種の部材と通信するために、システムバ
ス１２へ結合される。後で詳しく説明するように、プロ
セッサ１０はデータをシングルインラインメモリモジュ
ール（ＳＩＭＭ）２０，２１，２２，２３に記憶し、検
索する。そのデータはプログラムと、英数字と、その他
のデータとの少なくとも１つを含むことができる。図示
のように、ＳＩＭＭ２０〜２３はメモリバス２４を介し
てメモリ制御器１６と通信する。また、クロック２６が
タイミングを計られたデジタルクロック信号をメモリバ
ス２４を介してＳＩＭＭ２０〜２３へ供給する。図１に
はメモリバス２４へ結合された４つのシングルインライ
ンメモリモジュールが示されているが、本発明をメモリ
バス２４へ結合される種々の数のＳＩＭＭに使用できる
ことが当業者はわかるであろう。
なコンピユータ装置が示されている図１を参照する。プ
ロセッサ１０が、入出力装置１４と、メモリ制御器１６
を含んでいる各種の部材と通信するために、システムバ
ス１２へ結合される。後で詳しく説明するように、プロ
セッサ１０はデータをシングルインラインメモリモジュ
ール（ＳＩＭＭ）２０，２１，２２，２３に記憶し、検
索する。そのデータはプログラムと、英数字と、その他
のデータとの少なくとも１つを含むことができる。図示
のように、ＳＩＭＭ２０〜２３はメモリバス２４を介し
てメモリ制御器１６と通信する。また、クロック２６が
タイミングを計られたデジタルクロック信号をメモリバ
ス２４を介してＳＩＭＭ２０〜２３へ供給する。図１に
はメモリバス２４へ結合された４つのシングルインライ
ンメモリモジュールが示されているが、本発明をメモリ
バス２４へ結合される種々の数のＳＩＭＭに使用できる
ことが当業者はわかるであろう。
【００１０】動作時には、プロセッサ１０は、各ＳＩＭ
Ｍ２０〜２３内に配置されているダイナミックランダム
アクセスメモリ（ＤＲＡＭ）にデータを記憶する。プロ
セッサ１０により記憶すべきデータはシステムバス１２
を介してメモリ制御器１６へ供給される。このメモリ制
御器は、ＳＩＭＭ内のデータ記憶場所のアドレスを、記
憶すべきデータとともに、メモリバス２４へ結合する。
後で説明するように、ＳＩＭＭへのデータの記憶と、そ
のデータの検索とを行うために、メモリ制御器１６によ
って各種の制御信号が供給される。また、ＳＩＭＭに配
置されているＤＲＡＭに対する行アドレスストローブＲ
ＡＳと列アドレスストローブＣＡＳがメモリ制御器１６
により供給され、ＳＩＭＭにおけるデータの記憶と検索
に関連する他のタイミング信号がメモリ制御器１６によ
り供給される。したがって、本発明のシングルインライ
ンメモリモジュールは、各種の記憶性能を有するダイナ
ミックランダムアクセスメモリを利用できる。その理由
は、全てのタイミング信号がメモリ制御器１６から発生
されるからである。
Ｍ２０〜２３内に配置されているダイナミックランダム
アクセスメモリ（ＤＲＡＭ）にデータを記憶する。プロ
セッサ１０により記憶すべきデータはシステムバス１２
を介してメモリ制御器１６へ供給される。このメモリ制
御器は、ＳＩＭＭ内のデータ記憶場所のアドレスを、記
憶すべきデータとともに、メモリバス２４へ結合する。
後で説明するように、ＳＩＭＭへのデータの記憶と、そ
のデータの検索とを行うために、メモリ制御器１６によ
って各種の制御信号が供給される。また、ＳＩＭＭに配
置されているＤＲＡＭに対する行アドレスストローブＲ
ＡＳと列アドレスストローブＣＡＳがメモリ制御器１６
により供給され、ＳＩＭＭにおけるデータの記憶と検索
に関連する他のタイミング信号がメモリ制御器１６によ
り供給される。したがって、本発明のシングルインライ
ンメモリモジュールは、各種の記憶性能を有するダイナ
ミックランダムアクセスメモリを利用できる。その理由
は、全てのタイミング信号がメモリ制御器１６から発生
されるからである。
【００１１】ここでの好適な実施例においては、ＳＩＭ
Ｍ２０〜２３はメモリ装置において利用され、各トラン
ザクションに対するデータ転送サイズは６４データバイ
トである。また、データの各６４ビットに対して８ビッ
トの誤り検査ビットが供給される。各ＳＩＭＭ（２０〜
２３）はデータ１６ビットと、誤り検査ビット２ビット
とを供給する。この実施例においては、１つのデータ転
送トランザクションのために７２ビットを供給するため
にＳＩＭＭが利用される。現在は、ＳＩＭＭ２０〜２３
内に配置される本発明によって利用されるＤＲＡＭは１
００ナノ秒のアクセス速度を用いて動作し、データの６
４バイトを得るために連続２回のアクセスが要求され
る。しかし、各ＳＩＭＭに本発明のクロスバースイッチ
（ＣＢＳ）を用いると、１００ナノ秒での３２バイトの
翻訳によって、メモリバス２４を介してメモリ制御器１
６へ転送されるデータの実際の転送速度が８バイトのデ
ータを２５ナノ秒で転送できる結果となる。
Ｍ２０〜２３はメモリ装置において利用され、各トラン
ザクションに対するデータ転送サイズは６４データバイ
トである。また、データの各６４ビットに対して８ビッ
トの誤り検査ビットが供給される。各ＳＩＭＭ（２０〜
２３）はデータ１６ビットと、誤り検査ビット２ビット
とを供給する。この実施例においては、１つのデータ転
送トランザクションのために７２ビットを供給するため
にＳＩＭＭが利用される。現在は、ＳＩＭＭ２０〜２３
内に配置される本発明によって利用されるＤＲＡＭは１
００ナノ秒のアクセス速度を用いて動作し、データの６
４バイトを得るために連続２回のアクセスが要求され
る。しかし、各ＳＩＭＭに本発明のクロスバースイッチ
（ＣＢＳ）を用いると、１００ナノ秒での３２バイトの
翻訳によって、メモリバス２４を介してメモリ制御器１
６へ転送されるデータの実際の転送速度が８バイトのデ
ータを２５ナノ秒で転送できる結果となる。
【００１２】次に図２を参照する。図１に示す各ＳＩＭ
Ｍ２０〜２３は、図２に示すように、４個のクロスバー
スイッチＣＢＳ０，ＣＢＳ１，ＣＢＳ２，ＣＢＳ３へ結
合される１６個のＤＲＡＭを有する。各ＳＩＭＭ（たと
えば図２に示すようにＳＩＭＭ２０）が４個のクロスバ
ースイッチＣＢＳ０〜ＣＢＳ３を含む。各クロスバース
イッチは図示のようにメモリバス２４へ結合される。１
６個のダイナミックＲＡＭ（ＤＲＡＭ）がアドレスおよ
び制御バス５０へ結合され、全部で６４ビットのデータ
を図示のようにデータバス６０へ供給する。また、図２
にＤＲＡＭ５２，５５として示されている２個のＤＲＡ
Ｍが４個の誤り検査ビットを２個のクロスバースイッチ
へ供給する（図２に示す場合には、ＤＲＡＭ５２は４個
の誤り検査ビットをクロスバースイッチＣＢＳ０へ供給
し、ＤＲＡＭ５５は４個の誤り検査ビットをクロスバー
スイッチＣＢＳ２へ供給する。）図示のように、１６個
のＤＲＡＭにより供給されるデータがデータバス６０へ
供給され、それにより各クロスバースイッチへ供給さ
れ、最終的にはメモリバス２４へ送られる。この好適な
実施例においては、各ＣＢＳはＡＳＩＣを有するが、標
準セル、カスタムまたはセミカスタム製造技術を用いて
製造することもわかるであろう。
Ｍ２０〜２３は、図２に示すように、４個のクロスバー
スイッチＣＢＳ０，ＣＢＳ１，ＣＢＳ２，ＣＢＳ３へ結
合される１６個のＤＲＡＭを有する。各ＳＩＭＭ（たと
えば図２に示すようにＳＩＭＭ２０）が４個のクロスバ
ースイッチＣＢＳ０〜ＣＢＳ３を含む。各クロスバース
イッチは図示のようにメモリバス２４へ結合される。１
６個のダイナミックＲＡＭ（ＤＲＡＭ）がアドレスおよ
び制御バス５０へ結合され、全部で６４ビットのデータ
を図示のようにデータバス６０へ供給する。また、図２
にＤＲＡＭ５２，５５として示されている２個のＤＲＡ
Ｍが４個の誤り検査ビットを２個のクロスバースイッチ
へ供給する（図２に示す場合には、ＤＲＡＭ５２は４個
の誤り検査ビットをクロスバースイッチＣＢＳ０へ供給
し、ＤＲＡＭ５５は４個の誤り検査ビットをクロスバー
スイッチＣＢＳ２へ供給する。）図示のように、１６個
のＤＲＡＭにより供給されるデータがデータバス６０へ
供給され、それにより各クロスバースイッチへ供給さ
れ、最終的にはメモリバス２４へ送られる。この好適な
実施例においては、各ＣＢＳはＡＳＩＣを有するが、標
準セル、カスタムまたはセミカスタム製造技術を用いて
製造することもわかるであろう。
【００１３】好適な実施例においては、各ＳＩＭＭ（図
１参照）は１６ビットのデータを供給して、ＳＩＭＭ２
０〜２３の出力の和が全部で６４ビットのデータを供給
するようにする。その６４ビットのデータはコンピユー
タ装置における１「語」を構成する。また、各ＳＩＭＭ
２０〜２３は２ビットの誤り検査ビットを供給すること
により、８ビットの誤り検査バイトになる結果となる。
各ＳＩＭＭにより供給されるデータの１６ビットのう
ち、各クロスバースイッチ（図２参照）はデータの４ビ
ットを提供し、図２に示すように、各クロスバースイッ
チは４本のデータ線をメモリバス２４へ提供し、かつ３
本のアドレス線によりメモリバス２４へも結合される。
ＳＩＭＭ内の各クロスバースイッチの動作については以
下に詳しく説明する。
１参照）は１６ビットのデータを供給して、ＳＩＭＭ２
０〜２３の出力の和が全部で６４ビットのデータを供給
するようにする。その６４ビットのデータはコンピユー
タ装置における１「語」を構成する。また、各ＳＩＭＭ
２０〜２３は２ビットの誤り検査ビットを供給すること
により、８ビットの誤り検査バイトになる結果となる。
各ＳＩＭＭにより供給されるデータの１６ビットのう
ち、各クロスバースイッチ（図２参照）はデータの４ビ
ットを提供し、図２に示すように、各クロスバースイッ
チは４本のデータ線をメモリバス２４へ提供し、かつ３
本のアドレス線によりメモリバス２４へも結合される。
ＳＩＭＭ内の各クロスバースイッチの動作については以
下に詳しく説明する。
【００１４】動作時には、プロセッサ１０はＳＩＭＭ２
０〜２３からデータを読出すため、およびそれらのＳＩ
ＭＭへデータを書込むためのアドレスを供給する。この
アドレスはメモリシステムバス１２を介してメモリ制御
器１６へ結合される。メモリ制御器１６はアドレスをメ
モリバス２４へ結合する。アドレスのビット値に応じ
て、メモリバス２４はアドレスビット（ここでは１度に
３ビット）を各ＳＩＭＭにおけるそれぞれの各クロスバ
ースイッチに対して対にする（図２参照）。後で説明す
るように、各クロスバースイッチはアドレスを増幅し、
アドレスのそれの部分をアドレスおよび制御バス５０へ
結合して、アドレスビットが図２の１６個のＤＲＡＭへ
供給されるようにする。誤り訂正のためにＤＲＡＭ５２
またはＤＲＡＭ５５に関連するアドレスが、図２に示す
ように、クロスバースイッチＣＢＳ０またはＣＢＳ２の
いずれかを介して、適切なＤＲＡＭへ同様に結合され
る。この好適な実施例においては、用いられる誤り検出
および訂正法は「シングルビット誤り検出／ダブルビッ
ト誤り訂正／シングル−４ビットバイト誤り検出」（Ｓ
ＥＣ−ＤＥＤ−Ｓ４ＥＤ）として知られている。しか
し、本発明の教示に従って、各種の誤り検出および訂正
メカニズムを利用できる。また、この実施例において
は、誤りの検出と訂正がメモリ制御器１６により行われ
るが、他の用途においてはそれらの機能のためにプロセ
ッサ１０を使用できる。
０〜２３からデータを読出すため、およびそれらのＳＩ
ＭＭへデータを書込むためのアドレスを供給する。この
アドレスはメモリシステムバス１２を介してメモリ制御
器１６へ結合される。メモリ制御器１６はアドレスをメ
モリバス２４へ結合する。アドレスのビット値に応じ
て、メモリバス２４はアドレスビット（ここでは１度に
３ビット）を各ＳＩＭＭにおけるそれぞれの各クロスバ
ースイッチに対して対にする（図２参照）。後で説明す
るように、各クロスバースイッチはアドレスを増幅し、
アドレスのそれの部分をアドレスおよび制御バス５０へ
結合して、アドレスビットが図２の１６個のＤＲＡＭへ
供給されるようにする。誤り訂正のためにＤＲＡＭ５２
またはＤＲＡＭ５５に関連するアドレスが、図２に示す
ように、クロスバースイッチＣＢＳ０またはＣＢＳ２の
いずれかを介して、適切なＤＲＡＭへ同様に結合され
る。この好適な実施例においては、用いられる誤り検出
および訂正法は「シングルビット誤り検出／ダブルビッ
ト誤り訂正／シングル−４ビットバイト誤り検出」（Ｓ
ＥＣ−ＤＥＤ−Ｓ４ＥＤ）として知られている。しか
し、本発明の教示に従って、各種の誤り検出および訂正
メカニズムを利用できる。また、この実施例において
は、誤りの検出と訂正がメモリ制御器１６により行われ
るが、他の用途においてはそれらの機能のためにプロセ
ッサ１０を使用できる。
【００１５】次に図３を参照して、各クロスバースイッ
チ（ＣＢＳ）は図示の素子で構成される。図示のよう
に、３ビットメモリアドレス（ＭＥＭＡＤＤＲ）を構成
する３本の線がメモリバス２４からメモリアドレスレジ
スタ７０へ結合される。同様に、２本のメモリ制御線
（図２の各ＣＢＳへの１本の線として示されている）が
レジスタ７２，７４へそれぞれ結合される。ＬＤ＿Ｌ制
御線もメモリバス２４へ結合され、メモリアクセスサイ
クルを開始させる信号を供給し、図３に示すように、Ｌ
Ｄ＿Ｌ線がレジスタ７６へ結合される。向き・読出し
（Ｄｉｒｅｃ．ＲＤ）線が、読み出し動作または書き込
み動作として動作を指定する信号をＤＲＡＭへ供給す
る。メモリバス２４へ結合されているＤｉｒｅｃ．ＲＤ
線を介して向き・読み出し信号が供給され、図示のよう
に、その線がレジスタ７８へ結合される。
チ（ＣＢＳ）は図示の素子で構成される。図示のよう
に、３ビットメモリアドレス（ＭＥＭＡＤＤＲ）を構成
する３本の線がメモリバス２４からメモリアドレスレジ
スタ７０へ結合される。同様に、２本のメモリ制御線
（図２の各ＣＢＳへの１本の線として示されている）が
レジスタ７２，７４へそれぞれ結合される。ＬＤ＿Ｌ制
御線もメモリバス２４へ結合され、メモリアクセスサイ
クルを開始させる信号を供給し、図３に示すように、Ｌ
Ｄ＿Ｌ線がレジスタ７６へ結合される。向き・読出し
（Ｄｉｒｅｃ．ＲＤ）線が、読み出し動作または書き込
み動作として動作を指定する信号をＤＲＡＭへ供給す
る。メモリバス２４へ結合されているＤｉｒｅｃ．ＲＤ
線を介して向き・読み出し信号が供給され、図示のよう
に、その線がレジスタ７８へ結合される。
【００１６】動作時には、ＣＢＳはＳＩＭＭ ＤＲＡＭ
の１つにおけるアドレスに対応するメモリアドレス（Ｍ
ＥＭＡＤＤＲ）をメモリバス２４を介して受ける。アド
レスおよびメモリ制御信号（ＣＲＲＬ１とＣＴＲＬ２）
が各ＣＢＳにより受けられ、レジスタ７０，７２，７４
にそれぞれ記憶される。ＣＢＳはメモリアドレスを増幅
し、それをアドレスおよび制御バス５０へ再び送る（図
２および図３参照）。
の１つにおけるアドレスに対応するメモリアドレス（Ｍ
ＥＭＡＤＤＲ）をメモリバス２４を介して受ける。アド
レスおよびメモリ制御信号（ＣＲＲＬ１とＣＴＲＬ２）
が各ＣＢＳにより受けられ、レジスタ７０，７２，７４
にそれぞれ記憶される。ＣＢＳはメモリアドレスを増幅
し、それをアドレスおよび制御バス５０へ再び送る（図
２および図３参照）。
【００１７】一例として、ＳＩＭＭ２０〜２３に記憶さ
れているデータを検索するために、プロセッサが読み出
し動作を開始すると仮定する。プロセッサ１０は記憶さ
れているデータのアドレス（ＭＥＭＡＤＤＲ）をシステ
ムバス１２へ加え、そのアドレスはメモリ制御器１６に
より受けられ、メモリ制御器はそのアドレスをメモリバ
ス２４へ供給する。先に述べたように、各ＳＩＭＭには
４個のクロスバースイッチが配置されている。それぞれ
のＳＩＭＭ内の各ＣＢＳはアドレスの３ビットを、（行
アドレスストローブ（ＲＡＳ）信号と列アドレスストロ
ーブ（ＣＡＳ）信号を含む）制御信号とともに受ける。
それらの信号はレジスタ７０，７２，７４にそれぞれ記
憶される。アドレス（ＭＥＭＡＤＤＲ）は各ＣＢＳ内の
レジスタ７０から桁送り出されて、アドレスおよび制御
バス５０へ与えられ、ダイナミックＲＡＭへ結合される
（図２参照）。図５に最もよく示されているように、Ｃ
ＢＳへ加えられる種々の信号のタイミングは、メモリ制
御器１６がＤｉｒｅｃ．ＲＤ信号（高）を各ＣＢＳへ加
えるようなものである。Ｄｉｒｅｃ．ＲＤ信号はレジス
タ７８に記憶される。
れているデータを検索するために、プロセッサが読み出
し動作を開始すると仮定する。プロセッサ１０は記憶さ
れているデータのアドレス（ＭＥＭＡＤＤＲ）をシステ
ムバス１２へ加え、そのアドレスはメモリ制御器１６に
より受けられ、メモリ制御器はそのアドレスをメモリバ
ス２４へ供給する。先に述べたように、各ＳＩＭＭには
４個のクロスバースイッチが配置されている。それぞれ
のＳＩＭＭ内の各ＣＢＳはアドレスの３ビットを、（行
アドレスストローブ（ＲＡＳ）信号と列アドレスストロ
ーブ（ＣＡＳ）信号を含む）制御信号とともに受ける。
それらの信号はレジスタ７０，７２，７４にそれぞれ記
憶される。アドレス（ＭＥＭＡＤＤＲ）は各ＣＢＳ内の
レジスタ７０から桁送り出されて、アドレスおよび制御
バス５０へ与えられ、ダイナミックＲＡＭへ結合される
（図２参照）。図５に最もよく示されているように、Ｃ
ＢＳへ加えられる種々の信号のタイミングは、メモリ制
御器１６がＤｉｒｅｃ．ＲＤ信号（高）を各ＣＢＳへ加
えるようなものである。Ｄｉｒｅｃ．ＲＤ信号はレジス
タ７８に記憶される。
【００１８】図３に示すように、カウンタおよびデコー
ダ回路９０がレジスタ７６と７８へ結合される。一般
に、Ｄｉｒｅｃ．ＲＤ信号の供給と同時に、メモリ制御
器１６は、メモリアクセスサイクルを開始させるＬＤ＿
Ｌ信号（低）を、レジスタ７６へ加える。ＬＤ＿Ｌ信号
とＤｉｒｅｃ．ＲＤ信号はカウンタおよびデコーダ９０
により受けられる。読み出し動作においては、カウンタ
およびデコーダ９０は出力バッファ９５を可能状態に
し、ＤＲＡＭから読み出すデータを、それぞれの誤り検
査および訂正ビット（ＥＣＣ）とともに、データバス６
０を介してバッファ１００，１０１，１０２，１０３へ
供給させる。それで、検索されたデータが所定のサイク
ル数の後でバッファ１００〜１０３に保持される。本発
明によって利用されるＲＡＳ，ＣＡＳ，ＬＤ＿Ｌおよび
Ｄｉｒｅｃ．ＲＤ信号列を含む、特定の信号列に対して
図５のタイミング図を参照する。
ダ回路９０がレジスタ７６と７８へ結合される。一般
に、Ｄｉｒｅｃ．ＲＤ信号の供給と同時に、メモリ制御
器１６は、メモリアクセスサイクルを開始させるＬＤ＿
Ｌ信号（低）を、レジスタ７６へ加える。ＬＤ＿Ｌ信号
とＤｉｒｅｃ．ＲＤ信号はカウンタおよびデコーダ９０
により受けられる。読み出し動作においては、カウンタ
およびデコーダ９０は出力バッファ９５を可能状態に
し、ＤＲＡＭから読み出すデータを、それぞれの誤り検
査および訂正ビット（ＥＣＣ）とともに、データバス６
０を介してバッファ１００，１０１，１０２，１０３へ
供給させる。それで、検索されたデータが所定のサイク
ル数の後でバッファ１００〜１０３に保持される。本発
明によって利用されるＲＡＳ，ＣＡＳ，ＬＤ＿Ｌおよび
Ｄｉｒｅｃ．ＲＤ信号列を含む、特定の信号列に対して
図５のタイミング図を参照する。
【００１９】カウンタおよびデコーダ９０はマルチプレ
クサ１１０を更に制御して、ＤＲＡＭからひとたび読み
出されたデータがバッファ１００〜１０３を介して受け
られるようにする。その結果次の過程が起こる。バッフ
ァ１００にデータの初めの４ビットを受けると、バッフ
ァ１００内のデータはマルチプレクサ１１０を介してた
だちに転送され、レジスタＡR に記憶される。それか
ら、バッファ１０１，１０２，１０３にデータが順次送
られると、対応するデータがレジスタＢR,ＣR,ＤRに記
憶される。レジスタＡRがデータを受けるのとほぼ同時
に、レジスタＡR に記憶されているデータの４ビットが
ＭＥＭ ＤＡＴＡ線を介してメモリバス２４へ並列に桁
送り出される。レジスタＡR に記憶されているデータビ
ットが出力バッファ９５を通って桁送りされると、カウ
ンタおよびデコーダ９０により制御されるマルチプレク
サ１１０がレジスタＢR,ＣR,ＤR を順次選択して、それ
らのレジスタの内容も出力バッファ９５を介してメモリ
バス２４へ桁送り出されるようにする。ＳＩＭＭ内の各
ＣＢＳの出力バッファ９５を通って桁送りされるデータ
の４ビットに加えて、付加の１誤り検査ビット（ＥＣ
Ｃ）も供給される。各ＳＩＭＭの構造と動作についての
以上の説明から、データの１６ビットが、各ＣＢＳから
の６４ビットデータ語から、８個の検査ビット（ＥＣ
Ｃ）とともに出力されることがわかるであろう。
クサ１１０を更に制御して、ＤＲＡＭからひとたび読み
出されたデータがバッファ１００〜１０３を介して受け
られるようにする。その結果次の過程が起こる。バッフ
ァ１００にデータの初めの４ビットを受けると、バッフ
ァ１００内のデータはマルチプレクサ１１０を介してた
だちに転送され、レジスタＡR に記憶される。それか
ら、バッファ１０１，１０２，１０３にデータが順次送
られると、対応するデータがレジスタＢR,ＣR,ＤRに記
憶される。レジスタＡRがデータを受けるのとほぼ同時
に、レジスタＡR に記憶されているデータの４ビットが
ＭＥＭ ＤＡＴＡ線を介してメモリバス２４へ並列に桁
送り出される。レジスタＡR に記憶されているデータビ
ットが出力バッファ９５を通って桁送りされると、カウ
ンタおよびデコーダ９０により制御されるマルチプレク
サ１１０がレジスタＢR,ＣR,ＤR を順次選択して、それ
らのレジスタの内容も出力バッファ９５を介してメモリ
バス２４へ桁送り出されるようにする。ＳＩＭＭ内の各
ＣＢＳの出力バッファ９５を通って桁送りされるデータ
の４ビットに加えて、付加の１誤り検査ビット（ＥＣ
Ｃ）も供給される。各ＳＩＭＭの構造と動作についての
以上の説明から、データの１６ビットが、各ＣＢＳから
の６４ビットデータ語から、８個の検査ビット（ＥＣ
Ｃ）とともに出力されることがわかるであろう。
【００２０】図２、図３、図４を再び参照して、各ＳＩ
ＭＭ内に配置されているＤＲＡＭへのデータの書き込み
に関して、本発明により実行される一連の動作を説明す
ることにする。プロセッサ１０、または他のＩ／Ｏ装置
がＳＩＭＭメモリアレイへデータを書き込む場合には、
データと、ＤＲＡＭメモリ内の記憶場所のアドレスとが
バス１２を介してメモリ制御器１６へ結合される。メモ
リ制御器１６は制御信号（ＲＡＳとＣＡＳ）をメモリバ
ス２４へ加える。それらの制御信号はそれぞれのＳＩＭ
Ｍ内の各ＣＢＳにより受けられる。読み出し動作におけ
る場合のように、アドレスの３ビットが２つの制御ビッ
トＣＴＲＬ１およびＣＴＲＬ２とともに、ＳＩＭＭに配
置されている各ＣＢＳにより受けられる。各ＣＢＳはア
ドレスと制御ビットをレジスタ７０，７２，７４へクロ
ック制御しつつ入力させて、それらの信号を増幅し、ア
ドレスおよび制御バス５０を介してそれらの信号をＤＲ
ＡＭへ再び送る。図３と図４に最もよく示されているよ
うに、メモリ制御器１６はＤｉｒｅｃ．ＲＤ線を低い状
態に維持し、ＬＤ＿Ｌパルスを供給して書き込み動作を
開始させる。ＬＤ＿Ｌ信号を受けると、カウンタおよび
デコーダ９０は出力バッファ９５を不能状態にし、入力
バッファ１２０を可能状態にする。それから、記憶すべ
きデータがメモリ制御器１６によりメモリバス２４へ加
えられ、各ＣＢＳに対して、４ビット（プラス１ＥＣＣ
検査ビット）が入力バッファ１２０へ直列に加えられ
る。各ＣＢＳ（図３参照）がデータの各４ビット群をレ
ジスタＡ′W,Ｂ′W,Ｃ′W に順次記憶させるが、受けら
れる第４のサイクルはレジスタＤW に直接記憶される。
データの４ビットの最後の群がレジスタＤW に記憶され
ると、ＣＢＳはレジスタＡ′W,Ｂ′W,Ｃ′W に記憶され
ているデータそれぞれレジスタＡW,ＢW,ＣW へ桁送りす
る。それらのレジスタへ桁送りされたデータはバッファ
１２５，１２６，１２７，１２８を介してデータおよび
制御バス５０の出力端子にただちに現れる。本発明を用
いる書き込み動作を行うために、メモリ制御器１６によ
り供給される各種の信号と信号列に対して図４を参照す
る。
ＭＭ内に配置されているＤＲＡＭへのデータの書き込み
に関して、本発明により実行される一連の動作を説明す
ることにする。プロセッサ１０、または他のＩ／Ｏ装置
がＳＩＭＭメモリアレイへデータを書き込む場合には、
データと、ＤＲＡＭメモリ内の記憶場所のアドレスとが
バス１２を介してメモリ制御器１６へ結合される。メモ
リ制御器１６は制御信号（ＲＡＳとＣＡＳ）をメモリバ
ス２４へ加える。それらの制御信号はそれぞれのＳＩＭ
Ｍ内の各ＣＢＳにより受けられる。読み出し動作におけ
る場合のように、アドレスの３ビットが２つの制御ビッ
トＣＴＲＬ１およびＣＴＲＬ２とともに、ＳＩＭＭに配
置されている各ＣＢＳにより受けられる。各ＣＢＳはア
ドレスと制御ビットをレジスタ７０，７２，７４へクロ
ック制御しつつ入力させて、それらの信号を増幅し、ア
ドレスおよび制御バス５０を介してそれらの信号をＤＲ
ＡＭへ再び送る。図３と図４に最もよく示されているよ
うに、メモリ制御器１６はＤｉｒｅｃ．ＲＤ線を低い状
態に維持し、ＬＤ＿Ｌパルスを供給して書き込み動作を
開始させる。ＬＤ＿Ｌ信号を受けると、カウンタおよび
デコーダ９０は出力バッファ９５を不能状態にし、入力
バッファ１２０を可能状態にする。それから、記憶すべ
きデータがメモリ制御器１６によりメモリバス２４へ加
えられ、各ＣＢＳに対して、４ビット（プラス１ＥＣＣ
検査ビット）が入力バッファ１２０へ直列に加えられ
る。各ＣＢＳ（図３参照）がデータの各４ビット群をレ
ジスタＡ′W,Ｂ′W,Ｃ′W に順次記憶させるが、受けら
れる第４のサイクルはレジスタＤW に直接記憶される。
データの４ビットの最後の群がレジスタＤW に記憶され
ると、ＣＢＳはレジスタＡ′W,Ｂ′W,Ｃ′W に記憶され
ているデータそれぞれレジスタＡW,ＢW,ＣW へ桁送りす
る。それらのレジスタへ桁送りされたデータはバッファ
１２５，１２６，１２７，１２８を介してデータおよび
制御バス５０の出力端子にただちに現れる。本発明を用
いる書き込み動作を行うために、メモリ制御器１６によ
り供給される各種の信号と信号列に対して図４を参照す
る。
【００２１】図２と図３を参照して、特定のＤＲＡＭの
供給者と、ＤＲＡＭのサイズおよび速度を識別するＩＤ
番号の本発明の使用が、８ビット識別バイトの一部とし
て報告される。対応するＬＤ＿Ｌパルスなしに、Ｄｉｒ
ｅｃ．ＲＤ信号がレジスタ７８とカウンタおよびデコー
ダ９０へ加えられる場合には、カウンタおよびデコーダ
９０はイネイブルＩＤ論理回路１５０に合図する。その
回路１５０は２ビットＩＤ値を各ＣＢＳへ結合する。各
ビット線を接地するか、ＶCC（図２）へ接続することに
よりハードワイヤすることによって２ビットＩＤ値は決
定される。２ビットＩＤ値はマルチプレクサ１１０を介
して結合され、レジスタＡR と出力バッファ９５を通っ
て桁送りされ、データとしてメモリバス２４へ与えられ
る。各ＳＩＭＭに４つのＣＢＳ装置があり、各ＣＢＳは
ＩＤバイトの２ビットを報告するから、各ＳＩＭＭへは
全部で８ビットが報告されることがわかるであろう。
供給者と、ＤＲＡＭのサイズおよび速度を識別するＩＤ
番号の本発明の使用が、８ビット識別バイトの一部とし
て報告される。対応するＬＤ＿Ｌパルスなしに、Ｄｉｒ
ｅｃ．ＲＤ信号がレジスタ７８とカウンタおよびデコー
ダ９０へ加えられる場合には、カウンタおよびデコーダ
９０はイネイブルＩＤ論理回路１５０に合図する。その
回路１５０は２ビットＩＤ値を各ＣＢＳへ結合する。各
ビット線を接地するか、ＶCC（図２）へ接続することに
よりハードワイヤすることによって２ビットＩＤ値は決
定される。２ビットＩＤ値はマルチプレクサ１１０を介
して結合され、レジスタＡR と出力バッファ９５を通っ
て桁送りされ、データとしてメモリバス２４へ与えられ
る。各ＳＩＭＭに４つのＣＢＳ装置があり、各ＣＢＳは
ＩＤバイトの２ビットを報告するから、各ＳＩＭＭへは
全部で８ビットが報告されることがわかるであろう。
【００２２】次に図６を参照する。ここで説明している
好適な実施例においては、メモリ制御器１６は、ＳＩＭ
Ｍにおいて利用される特定のＤＲＡＭに従って求められ
るリフレッシュモードを開始する。メモリ制御器１６が
リフレッシュサイクルを発生するたびに、上記のように
メモリバスデータ線へＩＤバイトが結合されるようにす
る回路を本発明は含む。本発明により識別バイトを用い
ることによって、ＳＩＭＭアーキテクチャまたはＣＢＳ
を再設計する必要なしに、各種のＤＲＡＭをＳＩＭＭに
組み込むことができる。また、ＩＤバイトによって報告
されたように利用されるＤＲＡＭの種類を基にして全て
のタイミングがメモリ制御器１６を介して行われるか
ら、ＣＢＳに特定のタイミング回路は必要としない。
好適な実施例においては、メモリ制御器１６は、ＳＩＭ
Ｍにおいて利用される特定のＤＲＡＭに従って求められ
るリフレッシュモードを開始する。メモリ制御器１６が
リフレッシュサイクルを発生するたびに、上記のように
メモリバスデータ線へＩＤバイトが結合されるようにす
る回路を本発明は含む。本発明により識別バイトを用い
ることによって、ＳＩＭＭアーキテクチャまたはＣＢＳ
を再設計する必要なしに、各種のＤＲＡＭをＳＩＭＭに
組み込むことができる。また、ＩＤバイトによって報告
されたように利用されるＤＲＡＭの種類を基にして全て
のタイミングがメモリ制御器１６を介して行われるか
ら、ＣＢＳに特定のタイミング回路は必要としない。
【００２３】次に図７を参照して、ＤＲＡＭの誤動作の
場合に失われるデータを最少にするために本発明が用い
るビット分散について説明する。この図に最もよく示さ
れているように、図１に示されている装置内の各ＳＩＭ
Ｍにより供給される各６４ビット語に対して、６４ビッ
ト語を構成する各ビットは異なるＤＲＡＭから生ずる。
先に述べたように、各ＤＲＡＭはデータの４ビットを供
給するが、各サイクルごとにデータの１ビットだけと１
つの検査ビットがＤＲＡＭにより供給されることを本発
明は要求する。また、図７に示すように、各６４ビット
語に対して、各サイクルに同じビットが各ＤＲＡＭによ
って供給されることがわかるであろう。したがって、Ｄ
ＲＡＭの誤動作の場合には、１サイクル当たりデータの
１ビットだけが失われることになる。欠陥のあるＤＲＡ
Ｍのために１サイクル当たり１ビットが失われても致命
的な誤り状態とはならず、本発明の教示に従って誤りは
メモリ制御器１６により検出され、容易に訂正される。
図７に示す構造は、１つのＤＲＡＭが同じ語に対して順
次データの４ビットを供給するようなアーキテクチャと
は対照的である。その場合には、ＤＲＡＭが失われると
６４ビットから４ビットが失われる結果となることがわ
かるであろう。６４ビット語から４ビット語が失われる
ことは致命的で、回復不能なことであることになる。し
たがって、図７に示す本発明のビット分散構造は、誤動
作の場合におけるデータの損失を最少にし、誤りが検出
された場合に誤り訂正の確立を最高にするものである。
場合に失われるデータを最少にするために本発明が用い
るビット分散について説明する。この図に最もよく示さ
れているように、図１に示されている装置内の各ＳＩＭ
Ｍにより供給される各６４ビット語に対して、６４ビッ
ト語を構成する各ビットは異なるＤＲＡＭから生ずる。
先に述べたように、各ＤＲＡＭはデータの４ビットを供
給するが、各サイクルごとにデータの１ビットだけと１
つの検査ビットがＤＲＡＭにより供給されることを本発
明は要求する。また、図７に示すように、各６４ビット
語に対して、各サイクルに同じビットが各ＤＲＡＭによ
って供給されることがわかるであろう。したがって、Ｄ
ＲＡＭの誤動作の場合には、１サイクル当たりデータの
１ビットだけが失われることになる。欠陥のあるＤＲＡ
Ｍのために１サイクル当たり１ビットが失われても致命
的な誤り状態とはならず、本発明の教示に従って誤りは
メモリ制御器１６により検出され、容易に訂正される。
図７に示す構造は、１つのＤＲＡＭが同じ語に対して順
次データの４ビットを供給するようなアーキテクチャと
は対照的である。その場合には、ＤＲＡＭが失われると
６４ビットから４ビットが失われる結果となることがわ
かるであろう。６４ビット語から４ビット語が失われる
ことは致命的で、回復不能なことであることになる。し
たがって、図７に示す本発明のビット分散構造は、誤動
作の場合におけるデータの損失を最少にし、誤りが検出
された場合に誤り訂正の確立を最高にするものである。
【００２４】以上、図１〜７を参照して、あるメモリ装
置のアーキテクチャに焦点をあてて本発明をとくに説明
したが、図は例示のためだけのものであることを理解す
べきであり、本発明を限定するものと解すべきではな
い。また、本発明の方法と装置は、データ処理装置が多
数のデータプレーンをアクセスし、または多ビット語を
発生するような任意の用途において有用であることが明
らかである。
置のアーキテクチャに焦点をあてて本発明をとくに説明
したが、図は例示のためだけのものであることを理解す
べきであり、本発明を限定するものと解すべきではな
い。また、本発明の方法と装置は、データ処理装置が多
数のデータプレーンをアクセスし、または多ビット語を
発生するような任意の用途において有用であることが明
らかである。
【図１】本発明の教示を採用する典型的なデータ処理装
置の機能的なブロック図。
置の機能的なブロック図。
【図２】各シングルインラインメモリモジュール（ＳＩ
ＭＭ）内に配置されている本発明のクロスバースイッチ
（ＣＢＳ）を示す機能的なブロック図。
ＭＭ）内に配置されている本発明のクロスバースイッチ
（ＣＢＳ）を示す機能的なブロック図。
【図３】本発明によって利用される各クロスバースイッ
チの機能的なブロック図。
チの機能的なブロック図。
【図４】書き込みモード中に本発明によって採用される
一連の各種の信号を示すタイミング図。
一連の各種の信号を示すタイミング図。
【図５】読み出しモード中に本発明によって採用される
各種の信号のタイミング図。
各種の信号のタイミング図。
【図６】リフレッシュ動作中に本発明によって利用され
る一連の動作を示すタイミング図。
る一連の動作を示すタイミング図。
【図７】ＤＲＡＭ誤動作の場合にデータ損失を最少にす
るためのビット分散の本発明の使用を概念的に示す。
るためのビット分散の本発明の使用を概念的に示す。
１０ プロセッサ １２ システムバス １４ 入出力装置 １６ メモリ制御器 ２０，２１，２２，２３ シングルインラインメモリモ
ジュール ２４ メモリバス ２６ クロック ５０ アドレスおよび制御バス ５２，５５ ＤＲＡＭ
ジュール ２４ メモリバス ２６ クロック ５０ アドレスおよび制御バス ５２，５５ ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (72)発明者 ジーン・エイ・ガスティネル アメリカ合衆国 94303 カリフォルニ ア州・パロ アルト・マレー ウェイ・ 3271 (72)発明者 シェン・ワン アメリカ合衆国 95070 カリフォルニ ア州・サラトガ・メリブルック ドライ ブ・19799 (72)発明者 スタン・グラハム アメリカ合衆国 94015 カリフォルニ ア州・デリィ シティ・カーメル アヴ ェニュ・11 (72)発明者 フレッド・セロウスキ アメリカ合衆国 94043 カリフォルニ ア州・マウンテン ビュー・ナンバー 15・ロック ストリート・1921 (72)発明者 ジル・チェスレイ アメリカ合衆国 94022 カリフォルニ ア州・ロス アルトス・スターリング ドライブ・22431 (56)参考文献 特開 平１−152547（ＪＰ，Ａ) 特開 昭61−177559（ＪＰ，Ａ) 特開 平１−288945（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16
Claims (3)
- 【請求項１】 データ処理システムであって、 メモリ・アドレス、データおよび制御信号を与えるメモ
リ・コントローラ手段を備え； 前記メモリ・コントローラ手段に結合された複数のメモ
リ・モジュールであって、それらのモジュールのそれぞ
れには、 データを記憶し、検索する複数のメモリ・デバイスと、 前記メモリ・コントローラ手段および対応する少なくと
も２つのメモリ・デバイスにそれぞれ結合されている複
数のクロス・バー・スイッチ（ＣＢＳ）とが含まれてお
り、それらのＣＢＳは、 前記メモリ・コントローラ手段によ
って与えられたメモリ・アドレスの部分を受け取り、前
記メモリ・アドレスの前記部分をそれぞれ対応するメモ
リ・デバイスに与え、前記メモリ・アドレスは対応する
データの位置を特定し、前記メモリ・アドレスの前記部
分は前記対応するデータの一部分の位置を特定するもの
であり、各前記ＣＢＳがさらに入出力手段を含み、その
入出力手段は、前記メモリ・コントローラ手段からの前
記メモリ・アドレスの前記部分に対応する前記データの
前記一部分を前記対応するメモリ・デバイスに順次に与
え、かつ前記対応するメモリ・デバイスからの前記デー
タの前記一部分を、前記メモリ・コントローラ手段への
転送用に順次に受け取るものであるよう構成されてい
る、複数のメモリ・モジュールを備え； 前記ＣＢＳそれぞれは、前記対応するメモリ・デバイス
へとデータおよびアドレス／制御バスを介して結合され
ており、 読取り動作の場合において、前記メモリ・コントローラ
手段から第１の所定の制御信号を受信したときには、各
前記ＣＢＳが、前記対応するメモリ・デバイスからデー
タの前記一部分を受け取り、かつ前記受け取ったデータ
の一部分を前記メモリ・コントローラ手段に与え、 書込み動作の場合には、各前記ＣＢＳは前記メモリ・コ
ントローラ手段から記憶すべきデータの前記一部分を受
け、前記メモリ・コントローラ手段から第２の所定の制
御信号を受信したときに、当該ＣＢＳが、データの前記
一部分を前記対応するメモリ・デバイス中に記憶し、 各前記ＣＢＳには、 前記データ・バスに結合され、前記対応するメモリ・デ
バイスからデータを受け取る第１の入力レジスタ手段
と、 カウンタおよびデコーダ手段と、 前記第１の入力レジスタ手段に結合され且つ前記カウン
タおよびデコーダ手段に結合されたマルチプレクサ手段
にして、前記カウンタおよびデコーダ手段からのマルチ
プレクサ制御信号を受信したときに前記第１の入力レジ
スタ手段中の前記受け取ったデータを前記メモリ・コン
トローラ手段へと送るマルチプレクサ手段とが含まれて
いる、 ことを特徴とする データ処理システム。 - 【請求項２】 データ処理システムであって、 メモリ・アドレス、データおよび制御信号を与えるメモ
リ・コントローラ手段を備え； 前記メモリ・コントローラ手段に結合された複数のメモ
リ・モジュールであって、それらのモジュールのそれぞ
れには、 データを記憶し、検索する複数のメモリ・デバイスと、 前記メモリ・コントローラ手段および対応する少なくと
も２つのメモリ・デバイスにそれぞれ結合されている複
数のクロス・バー・スイッチ（ＣＢＳ）とが含まれてお
り、それらのＣＢＳは、 前記メモリ・コントローラ手段によ
って与えられたメモリ・アドレスの部分を受け取り、前
記メモリ・アドレスの前記部分をそれぞれ対応するメモ
リ・デバイスに与え、前記メモリ・アドレスは対応する
データの位置を特定し、前記メモリ・アドレスの前記部
分は前記対応するデータの一部分の位置を特定するもの
であり、各前記ＣＢＳがさらに入出力手段を含み、その
入出力手段は、前記メモリ・コントローラ手段からの前
記メモリ・アドレスの前記部分に対応する前記データの
前記一部分を前記対応するメモリ・デバイスに順次に与
え、かつ前記対応するメモリ・デバイスからの前記デー
タの前記一部分を、前記メモリ・コントローラ手段への
転送用に順次に受け取るものであるよう構成されてい
る、、複数のメモリ・モジュールを備え； 前記複数のメモリ・デバイスが１６のダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）デバイスを含
み、前記メモリ・モジュールがそれぞれ４つのクロス・
バー・スイッチを含み、 前記メモリ・モジュールそれぞれがさらに、ＣＢＳに与
えられるデータの各４ビットごとに、１つのエラー・チ
ェック・ビットが与えられるように、エラー・チェック
・ビット（ＥＣＣ）を記憶する２つのＤＲＡＭを含み、 ＣＢＳそれぞれが１６ビットを出力して、データ処理シ
ステム用の６４ビット・データ・ワードが形成され、各
読取り動作ごとに、各ＤＲＡＭから１つのデータ・ビッ
トおよび１つのチェック・ビットが与えられて、前記６
４ビット・ワードの各ビットが異なるＤＲＡＭから与え
られる、ことを特徴とする データ処理システム。 - 【請求項３】 データ処理システムであって、 メモリ・アドレス、データおよび制御信号を与えるメモ
リ・コントローラ手段を備え； 前記メモリ・コントローラ手段に結合された複数のメモ
リ・モジュールであって、それらのモジュールのそれぞ
れには、 データを記憶し、検索する複数のメモリ・デバイスと、 前記メモリ・コントローラ手段および対応する少なくと
も２つのメモリ・デバイスにそれぞれ結合されている複
数のクロス・バー・スイッチ（ＣＢＳ）とが含まれてお
り、それらのＣＢＳは、 前記メモリ・コントローラ手段によ
って与えられたメモリ・アドレスの部分を受け取り、前
記メモリ・アドレスの前記部分をそれぞれ対応するメモ
リ・デバイスに与え、前記メモリ・アドレスは対応する
データの位置を特定し、前記メモリ・アドレスの前記部
分は前記対応するデータの一部分の位置を特定するもの
であり、各前記ＣＢＳがさらに入出力手段を含み、その
入 出力手段は、前記メモリ・コントローラ手段からの前
記メモリ・アドレスの前記部分に対応する前記データの
前記一部分を前記対応するメモリ・デバイスに順次に与
え、かつ前記対応するメモリ・デバイスからの前記デー
タの前記一部分を、前記メモリ・コントローラ手段への
転送用に順次に受け取るものであるよう構成されてい
る、、複数のメモリ・モジュールを備え； 前記クロス・バー・スイッチそれぞれには、 前記データ・バスに結合され、前記メモリ・デバイスか
らデータを受け取る第１の入力レジスタ手段が備えら
れ、 前記第１の入力レジスタ手段およびカウンタおよびデコ
ーダ手段に結合されたマルチプレクサ手段が備えられ、
前記マルチプレクサ手段は、前記カウンタおよびデコー
ダ手段からマルチプレクサ制御信号を受信したときに前
記受け取ったデータを前記メモリ・コントローラ手段に
シフト・アウトするものであり、 前記メモリ・デバイスの所定のものに記憶すべきデータ
を前記メモリ・コントローラ手段から受け取る第２の入
力レジスタ手段が備えられ、 ｘビットの識別子を記憶するイネイブルＩＤ手段が前記
カウンタおよびデコーダ手段に結合され、 前記カウンタおよびデコーダ手段は、所定の信号を受信
したときに、前記ｘビット識別子を前記メモリ・コント
ローラ手段に結合し、 前記所定の信号が前記メモリ・コントローラ手段に結合
されたプロセッサによって与えられ、前記ｘビットの識
別子は、ＣＢＳそれぞれ用の２ビット値を含めて８ビッ
トを含む識別値を有していて、前記マルチプレクサ手段
を介して前記メモリ・コントローラ手段に結合され、前
記イネイブルＩＤ手段は２つの１ビット線に結合されて
いて、それらの１ビット線がグランドまたは電圧源にハ
ード・ワイヤー接続されることによって前記２ビット値
が決定され、前記ｘビットの識別子により、前記メモリ
・デバイスのメーカ、サイズおよび速度が識別され得
る、 ことを特徴とする データ処理システム。
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