JP3268785B2 - A semiconductor memory device - Google Patents

A semiconductor memory device

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JP3268785B2
JP3268785B2 JP1767791A JP1767791A JP3268785B2 JP 3268785 B2 JP3268785 B2 JP 3268785B2 JP 1767791 A JP1767791 A JP 1767791A JP 1767791 A JP1767791 A JP 1767791A JP 3268785 B2 JP3268785 B2 JP 3268785B2
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勝己 堂阪
康弘 小西
彰 山崎
久 岩本
浩司 早野
正樹 熊野谷
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三菱電機株式会社
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    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は半導体記憶装置に関し、特に、主メモリとしての大容量のダイナミック・ランダム・アクセス・メモリ(DRAM)とキャッシュメモリとしての小容量のスタティック・ランダム・アクセス・メモリ(SRAM)とが同一半導体チップ上に集積化されたキャッシュ内蔵半導体記憶装置に関する。 FIELD OF THE INVENTION The present invention relates to a semiconductor memory device, in particular, the main dynamic random access memory having a large capacity as a memory (DRAM) and a small capacity as the cache memory static random access memory ( SRAM) and are integrated on the same semiconductor chip related semiconductor memory device containing a cache.

【0002】 [0002]

【従来の技術】最近の16ビットまたは32ビットのマイクロプロセシングユニット(MPU)は、動作クロック周波数が25MHzまたはそれ以上と非常に高速になってきている。 BACKGROUND OF THE INVENTION Modern 16-bit or 32-bit microprocessing unit (MPU), the operation clock frequency is becoming very fast and 25MHz or more. データ処理システムにおいては、標準D In the data processing system, a standard D
RAM(ダイナミック・ランダム・アクセス・メモリ) RAM (dynamic random access memory)
はビット単価が安いため、大記憶容量の主メモリとして用いられることが多い。 Since cheap cost per bit, it is often used as a main memory of a large storage capacity. この標準DRAMは、アクセス時間が短縮化されてきてはいるものの、MPUの高速化は標準DRAMのそれを上回っている。 This standard DRAM, although access time is the been shortened, faster MPU has exceeded that of the standard DRAM. このため、標準DRAMを主メモリとして用いるデータ処理システムは、ウェイトステート(待ち状態)の増加などの犠牲を払う必要がある。 Therefore, the data processing system using the standard DRAM as a main memory, it is necessary to make sacrifices such as an increase in the wait state (waiting state). このMPUと標準DRAMの動作速度のギャップという問題は、標準DRAMが次のような特徴を有しているために本質的なものである。 Problem that the operating speed of the gap of the MPU and the standard DRAM is inherently to the standard DRAM has the following characteristics.

【0003】(1) 行アドレスと列アドレスとが時分割的に多重化されて同じアドレスピン端子へ与えられる。 [0003] (1) it is divided multiplexed at the row and column addresses are applied to the same address pin terminals. 行アドレスはローアドレスストローブ信号/RAS The row address is a row address strobe signal / RAS
の降下エッジで装置内部へ取込まれる。 It is taken into the interior at the falling edge device. 列アドレスはコラムアドレスストローブ信号/CASの降下エッジで装置内部へ取込まれる。 Column address is taken into the device by the falling edge of the column address strobe signal / CAS. ローアドレスストローブ信号/R The row address strobe signal / R
ASはメモリサイクルの開始を規定しかつ行選択系を活性化する。 AS activates the provisions Shikatsu row selection system the start of a memory cycle. コラムアドレスストローブ信号/CASは列選択系を活性化する。 Column address strobe signal / CAS activates a column selection system. 信号/RASが活性状態となってから信号/CASが活性状態となるまで“RAS−CA From the signal / RAS becomes the active state until the signal / CAS becomes active "RAS-CA
S遅延時間(tRCD)”と呼ばれる所定の時間が必要とされるため、アクセス時間の短縮化にも限度があるというアドレス多重化による制約が存在する。 Since the predetermined time, called the S delay time (tRCD) "is required, constraints of address multiplexer that there is a limit to the shortening of the access time is present.

【0004】(2) ローアドレスストローブ信号/R [0004] (2) the row address strobe signal / R
ASを一旦立上げてDRAMをスタンバイ状態に設定した場合、このローアドレスストローブ信号/RASはR If you set the DRAM to the standby state once raised the AS, the row address strobe signal / RAS is R
ASプリチャージ時間(tRP)と呼ばれる時間が経過した後でなければ再び“L”へ立下げることはできない。 AS precharge time (tRP) and can not be pulled down to "L" again only after a lapse of a time to be called. このRASプリチャージ時間はDRAMの様々な信号線を確実に所定電位にプリチャージするために必要とされる。 The RAS precharge time is required to precharge reliably predetermined potential various signal lines of the DRAM. このため、RASプリチャージ時間tRPによりDRAMのサイクル時間を短くすることはできない。 Therefore, it is impossible to shorten the cycle time of the DRAM by RAS precharge time tRP.
また、DRAMのサイクル時間を短くすることは、DR Moreover, shortening the cycle time of the DRAM, DR
AMにおいて信号線の充放電の回数が多くなるため、消費電流の増加にもつながる。 Because the number of charging and discharging of signal lines increases in AM, also leads to an increase in current consumption.

【0005】(3) 回路の高集積化およびレイアウトの改良などの回路技術およびプロセス技術の向上また駆動方法の改良などの応用上の工夫・改良によりDRAM [0005] (3) DRAM by devising and improvement on applications such as the improvement of improvement also driving method of circuit technology and process technology, such as high integration and layout of the improved circuit
の高速化を図ることができる。 It is possible to achieve a high-speed. しかし、MPUの高速化の進展はDRAMのそれを大きく上回っている。 However, progress in speeding the MPU is much higher than that of DRAM. ECL ECL
RAM(エミッタ・カップルドRAM)およびスタティックRAMなどのバイポーラトランジスタを用いた高速のバイポーラRAMおよびMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)を用いた比較的低速のD RAM (Emitter Coupled RAM) and relatively slow D using bipolar transistors fast bipolar RAM and MOS transistor using such as static RAM (insulated gate field effect transistor)
RAMというように半導体メモリの動作スピードには階層構造がある。 There is a hierarchical structure to the operation speed of the semiconductor memory and so on RAM. MOSトランジスタを構成要素とする標準DRAMでは数十nS(ナノ秒)のスピード(サイクル時間)を期待するのは非常に困難である。 It is very difficult to expect the speed (cycle time) of the number of the standard DRAM as a component of the MOS transistor tens nS (nanoseconds).

【0006】MPUと標準DRAMのスピードギャップ(動作速度の差)を埋めるため応用面から種々の改善が行なわれている。 [0006] Various improvements from the application surface to fill the MPU and speed gap of the standard DRAM (difference in operation speed) is being performed. このような改善の主なものとしては、 The main thing of such improvements,
(1) DRAMの高速モードとインタリーブ方式とを用いる、(2) 高速のキャッシュメモリ(SRAM) (1) using a high-speed mode and the interleave method DRAM, (2) high-speed cache memory (SRAM)
を外部に設ける、がある。 The provided outside, there is.

【0007】上記方法(1)の場合、スタティックコラムモードまたはページモードなどの高速モードを用いる方法と、この高速モードとインタリーブ方式とを組合わせる方法とがある。 [0007] When the above method (1), there is a method using a high speed mode such as static column mode or a page mode, and a method of combining a high-speed mode and the interleave method. スタティックモードとは、1本のワード線(1行)を選択した後、列アドレスのみを順次変化させることによりこの1行のメモリセルを順次アクセスする方法である。 A static mode, after selecting one word line (one row) is a method of sequentially accessing the memory cells of one line by sequentially changing only the column address. ページモードとは、1本のワード線を選択した後、信号/CASをトグルして列アドレスを順次取込み、この1本のワード線に接続されるメモリセルへ順次アクセスする方法である。 The page mode, after selecting one word line, is a method of sequential access to the memory cell connected sequentially takes in a column address and toggling the signal / CAS, this one word line. これらのいずれのモードも信号/RASのトグルを含まずにメモリセルへアクセスすることができ、通常の、信号/RASおよび/ Any of these modes can access the memory cell without the toggle signal / RAS, usually, the signal / RAS and /
CASを用いたアクセスよりも高速となる。 A faster than access using the CAS.

【0008】インタリーブ方式とは、複数のメモリをデータバスに並列に設け、この複数のメモリへのアクセスを交互または順次行なうことにより、実効的にアクセス時間の短縮を図る方式である。 [0008] The interleaving scheme provided in parallel a plurality of memory data bus, by performing the access to the plurality of memory alternately or sequentially, a method of shortening the effective access time. このDRAMの高速モードを用いた方法および高速モードとインタリーブ方式とを組合わせる方法は、簡単にしかも比較的効率よく標準DRAMを高速DRAMとして使用する方法として従来から知られている。 How to combine the methods and high-speed mode and the interleave method using a high-speed mode of the DRAM it is known easily and relatively efficiently standard DRAM conventionally as a method of using as a high-speed DRAM.

【0009】上記方法(2)については、メインフレームでは昔から幅広く使われている方法である。 [0009] For the above-mentioned method (2) is a method in which the main frame has been widely used since ancient times. この高速キャッシュメモリは高価である。 This high-speed cache memory is expensive. しかしながら、低価格ながらも高性能も要求されるパーソナルコンピュータの分野においては、その動作速度を改善するために、ある程度高価になるのを犠牲にしてやむなく一部で使われている。 However, in the field of personal computers performance is also required while low cost, in order to improve its operation speed, is used by some forced at the expense become somewhat expensive. 高速キャッシュメモリをどこに設けるかについては次の3種類の可能性がある。 For where to provide a high-speed cache memory is a possibility of the following three types.

【0010】(a) MPUそのものに内蔵する。 [0010] The built-in (a) MPU itself. (b) MPU外部に設ける。 (B) MPU externally provided.

【0011】(c) また高速キャッシュメモリを別に設けるのではなく、標準DRAMに内蔵されている高速モードをキャッシュのように用いる(高速モードの擬似的キャッシュメモリ化)。 [0011] (c) Further, instead of providing a separate high-speed cache memory, using a high-speed mode that is incorporated in the standard DRAM as a cache (pseudo cache memory of high-speed mode). すなわちキャッシュヒット時には高速モードで標準DRAMへアクセスし、キャッシュミス時には通常モードで標準DRAMにアクセスする。 That is, access to the standard DRAM in the high-speed mode at the time of cache hit, access to the standard DRAM in the normal mode at the time of a cache miss. これらの3つの方法(a)ないし(c)は何らかの形で既にデータ処理システムにおいて採用されている。 It not these three methods (a) (c) have been employed in earlier data processing system in some way.

【0012】しかしながら、価格の観点から、多くのM [0012] However, from the point of view of price, many M
PUシステムにおいては、DRAMに不可避のRASプリチャージ時間(tRP)を実効的に表に出ないようにするために、メモリをバンク構成とし、このメモリバンクごとにインタリーブする方法が用いられている。 In PU system, unavoidable RAS precharge time to the DRAM (tRP) to prevent out effectively table memory and a bank structure, a method of interleaving is used for each memory bank. この方法に従えば、実質的にDRAMのサイクル時間をスペック値(仕様値)のほぼ半分にすることができる。 According to this method, it is possible to almost half of the substantially specification value the cycle time of DRAM (specification value). インタリーブの方法では、メモリへのアクセスがシーケンシャルになされる場合にしか効果的ではない。 The interleaving method, not effective only when access to the memory is made sequentially. すなわち、 That is,
同一のメモリバンクへ連続してアクセスする場合には効果は得られない。 No effect was obtained in the case of continuous access to the same memory bank. またこの方法ではDRAM自身のアクセス時間の実質的向上は図ることはできない。 Also it is not possible to achieve substantial improvement in DRAM its access time in this way. また、メモリの最小単位を少なくとも2バンクとする必要がある。 Moreover, there needs to be at least 2 banks smallest unit of memory.

【0013】ページモードまたはスタティックコラムモードなどの高速モードを用いる場合、MPUがあるページ(ある指定された1行のデータ)を連続してアクセスする場合に限り実効的にアクセス時間を短縮することができる。 [0013] When using a high speed mode such as page mode or static column mode, to shorten the effective access time only if consecutive accesses to the page (one line of data specified any) have MPU it can. この方法は、バンク数が2ないし4と比較的大きい場合には各バンクごとに異なる行をアクセスすることができるためある程度効果が得られる。 This method is somewhat effective for the case relatively large and to the number of banks of 2 to 4 can access a different row in each bank can be obtained. 与えられたページ内にMPUが要求するメモリのデータがない場合を“ミスヒット”と呼ぶ。 If MPU within a given page there is no data in the memory is to request is referred to as a "miss-hit". 通常、データの1塊りは近接したアドレスまたは逐次的アドレスに格納される。 Usually, 1 lump of data is stored in the address or sequential address close. 高速モードにおいては、アドレスの半分である行アドレスが既に指定されているため“ミスヒット”が起こる確率は高い。 In high-speed mode, the probability that for half a is the row address of the address has already been specified "miss-hit" occurs is high. しかしながら、バンクの数が30ないし40と大きくなると、各バンクごとに異なるページのデータを格納できるため“ミスヒット”率は激減する。 However, as large as to the number of banks 30 to 40, "miss hit" rate because it can store data of different pages for each bank is depleted. しかしながら、データ処理システムにおいて30ないし40のバンクを想定することは現実的ではない。 However, it is not practical to assume 30 to 40 of the bank in a data processing system. また、“ミスヒット”が発生した場合には、新たに行アドレスを選択し直すために信号/RASを立上げDRAMのプリチャージサイクルに戻る必要があり、バンク構成の性能を犠牲にすることになる。 Further, in the case of "miss-hit" occurs, it is necessary to return the signal / RAS in order to re-select a new row address to the pre-charge cycle of start-up DRAM, at the expense of performance of the bank configuration Become.

【0014】上記方法(2)の場合、MPUと標準DR [0014] The above method (2), MPU and the standard DR
AMとの間に高速キャッシュメモリが設けられる。 High-speed cache memory between the AM is provided. この場合標準DRAMは比較的低速であっても構わない。 In this case the standard DRAM is may be a relatively low speed. 一方において、標準DRAMは4M(メガ)ビット、16 On the other hand, the standard DRAM is 4M (Mega) bit, 16
Mビットと大記憶容量のものが出現している。 Those of the M-bit and large storage capacity have emerged. パーソナルコンピュータなどの小規模システムにおいては、そのメインメモリを1チップないし数チップの標準DRAM In a small system such as a personal computer, a standard DRAM of the main memory one chip or several chips
により構成することができる。 It can be configured by. 外部に高速キャッシュメモリを設けた場合、メインメモリがたとえば1個の標準DRAMにより構成できるような小規模システムでは有効ではない。 If outside provided a fast cache memory, it is not effective for small systems can be configured by the main memory, for example one of the standard DRAM. 標準DRAMをメインメモリとする場合、 If it is a standard DRAM as the main memory,
高速キャッシュメモリとメインメモリとの間のデータ転送速度がこの標準DRAMのデータ入出力端子数で制限され、システムの速度に対するネックになるからである。 Fast cache memory and the data transfer speed between the main memory is limited by the number of data input and output terminals of the standard DRAM, since become a bottleneck for the speed of the system.

【0015】また高速モードの擬似的キャッシュメモリ化の場合、その動作速度は高速のキャッシュメモリよりも遅く、所望のシステムの性能を実現することは困難である。 [0015] In the case of a pseudo cache memory of high speed mode, the operating speed slower than fast cache memory, it is difficult to achieve the desired performance of the system.

【0016】上述のようなインタリーブ方式または高速動作モードを使用した場合に生じるシステム性能の犠牲を解消し、比較的安価で小規模なシステムを構築する方法としては、高速キャッシュメモリ(SRAM)をDR [0016] As a method of eliminating the expense of system performance caused when using interleaving or high-speed operation mode as described above, to build a relatively inexpensive and small system, high-speed cache memory (SRAM) DR
AMに内蔵することが考えられる。 It is conceivable to built-in AM. すなわち、DRAM In other words, DRAM
をメインメモリとし、かつSRAMをキャッシュメモリとして備える階層的な構造の1チップメモリを考えることができる。 It was the main memory, and can be considered a 1-chip memory hierarchical structure with SRAM as a cache memory. このような階層的な構造の1チップメモリをキャッシュDRAM(CDRAM)と称す。 The one-chip memory having such a hierarchical structure called a cache DRAM (CDRAM). このCD This CD
RAMについて以下に説明する。 The RAM will be described below.

【0017】図81は従来の標準的な1メガビットDR [0017] Figure 81 is a conventional standard 1 megabit DR
AMの要部の構成を示す図である。 Is a drawing showing the essential components of the structure of AM. 図81において、D In Figure 81, D
RAMは、行および列からなるマトリクス状に配列された複数のメモリセルMCからなるメモリセルアレイ50 RAM is a memory cell array 50 comprising a plurality of memory cells MC arranged in a matrix of rows and columns
0を含む。 Including 0. 1本のワード線WLに1行のメモリセルが接続される。 Memory cells of one row to one word line WL is connected. 1本の列線CLに1列のメモリセルMCが接続される。 One column of the memory cells MC are connected to one column line CL. 通常この列線CLは1対のビット線から構成される。 Usually this column line CL is composed of a pair of bit lines. 1本のワード線WLはこの1対のビット線のうちの一方のビット線との交点に位置するメモリセルを選択状態とする。 One on the word line WL and one selected memory cell located at the intersection of the bit lines of the pair of bit lines. 1M(メガ)DRAMにおいてはメモリセルMCは1024×1024列のマトリクス状に配列される。 In 1M (mega) DRAM memory cells MC are arranged in a matrix of 1024 × 1024 columns. すなわち、このメモリセルアレイ500は10 That is, the memory cell array 500 is 10
24本のワード線WLと1024本の列線CL(102 24 word lines WL and 1024 column lines CL (102
4対のビット線)を含む。 Including 4 pairs of bit lines).

【0018】DRAMはさらに、外部から与えられる行アドレス(図示せず)をデコードし、メモリセルアレイ500の対応の行を選択するロウデコーダ502と、このロウデコーダ502により選択されたワード線に接続されるメモリセルのデータを検知し増幅するセンスアンプと、外部から与えられる列アドレス(図示せず)をデコードし、このメモリセルアレイ500の対応の列を選択するコラムデコーダを含む。 The DRAM further decodes a row address supplied from the outside (not shown), a row decoder 502 for selecting a corresponding row of the memory cell array 500 is connected to a word line selected by the row decoder 502 that includes a sense amplifier for data detects the amplification of the memory cell, and decodes the column address given from the outside (not shown), a column decoder for selecting a corresponding column in the memory cell array 500. 図81においてはセンスアンプとコラムデコーダとが1つのブロック504で示される。 In Figure 81 the sense amplifier and the column decoder is shown by one block 504. このDRAMがデータの入出力を1ビット単位で行なう×1ビット構成の場合、コラムデコーダにより1本の列線CL(ビット線対)が選択される。 The DRAM is the case of × 1 bit structure for performing input and output of data in 1-bit units, one column line CL (bit line pairs) of the column decoder is selected. DRAM DRAM
が4ビット単位でデータの入出力を行なう×4ビット構成の場合、コラムデコーダにより4本の列線CLが選択される。 If is × 4-bit configuration for performing input and output of data in units of four bits, four column lines CL are selected by the column decoder. ブロック504のセンスアンプは各列線(ビット線対)CLに対して1個ずつ設けられる。 Sense amplifier block 504 is provided one by one for each column line (bit line pair) CL.

【0019】このDRAM内のメモリセルMCへデータを書込むかまたはこのメモリセルMCからデータを読出すメモリアクセス時においては、以下の動作が行なわれる。 [0019] During reading the memory access data from writing data to the memory cell MC or the memory cell MC in the DRAM, the following operation is performed. まずロウデコーダ502へ行アドレスが与えられる。 First row address is provided to the row decoder 502. ロウデコーダ502はこの行アドレスをデコードし、メモリセルアレイ500内の1本のワード線WLの電位を“H”に立上げる。 The row decoder 502 decodes the row address, raises potential of one word line WL of the memory cell array 500 to "H". この選択されたワード線WL The selected word line WL
に接続される1024ビットのメモリセルMCのデータが対応の列線CL上へ伝達される。 Data of the connected 1024-bit memory cell MC is transmitted to the corresponding column lines CL in. この列線CL上のデータはブロック504に含まれるセンスアンプにより増幅される。 Data on the column line CL are amplified by the sense amplifier included in the block 504. この選択されたワード線WLに接続されるメモリセルのうちデータの書込みまたは読出しを受けるメモリセルの選択はブロック504に含まれるコラムデコーダからの列選択信号により行なわれる。 Selection of the memory cell receiving the writing or reading of data out of the memory cells connected to the selected word line WL is carried out by the column select signal from the column decoder included in the block 504.

【0020】前述の高速モード時においては、ブロック504に含まれるコラムデコーダに対し列アドレスが順次与えられる。 [0020] In high-speed mode described above, the column address to the column decoder included in the block 504 is given sequentially. スタティックコラムモード動作時においては、所定時間ごとに与えられる列アドレスを新たな列アドレスとしてコラムデコーダがデコードし、この選択されたワード線WLに接続されるメモリセルを列線CL In the static column mode operation, column decoder column address applied at predetermined time intervals as a new column address is decoded, the column line CL of the memory cells connected to the selected word line WL
を介して選択する。 It is selected via the. ページモード時においては、コラムデコーダへは、信号/CASの各トグルごとに新たな列アドレスが与えられ、コラムデコーダはこの列アドレスをデコードして対応の列線を選択する。 In page mode, the to column decoder, given a new column address for each toggle of the signal / CAS, the column decoder selects a corresponding column line by decoding the column address. このように1本のワード線WLを選択状態とし列アドレスのみを変えることによりこの選択されたワード線WLに接続される1 Thus it is connected by changing only the column address and selected one word line WL in the selected word line WL 1
行のメモリセルMCへ高速でアクセスすることができる。 It can be accessed at high speed to a row of the memory cell MC.

【0021】図82は従来の1MビットCDRAMの一般的構成を示す図である。 [0021] FIG. 82 is a diagram showing a general structure of a conventional 1M bit CDRAM. 図82において従来のCDR Conventional CDR in Figure 82
AMは、図81に示す標準DRAMの構成に加えて、S AM, in addition to the structure of the standard DRAM shown in FIG. 81, S
RAM506と、DRAMのメモリセルアレイ500の1行とSRAM506との間でのデータ転送を行なうためのトランスファーゲート508を含む。 And RAM 506, including a transfer gate 508 for transferring data between the first row and the SRAM506 memory cell array 500 of the DRAM. SRAM50 SRAM50
6は、DRAMメモリセルアレイ500の1行のデータを同時に格納することができるように、このメモリセルアレイ500の各列線CLに対応して設けられるキャッシュレジスタを含む。 6, to be able to store data for one row of the DRAM memory cell array 500 at the same time, includes a cache register provided corresponding to each column line CL of the memory cell array 500. このキャッシュレジスタは、したがって1024個設けられる。 The cash register is thus provided 1024. またこのキャッシュレジスタはSRAMセルにより構成される。 Also this cache register includes SRAM cell. この図82に示すCDRAMの構成の場合、外部からキャッシュヒットを示す信号が与えられた場合、このSRAM506へのアクセスが行なわれ、高速でメモリへアクセスすることができる。 For construction of the CDRAM shown in FIG. 82, when a signal indicating a cache hit is externally given, access to this SRAM506 is performed, it is possible to access the memory at high speed. キャッシュミス(ミスヒット)時においては、DRAM部へアクセスが行なわれる。 In a cache miss (miss hit), the access is made to the DRAM section.

【0022】上述のような大容量のDRAMと高速のS [0022] of large capacity, such as the above-mentioned DRAM and high-speed S
RAMとを同一チップ上に集積したCDRAMは、たとえば特開昭60−7690号公報および特開昭62−3 CDRAM that integrates and RAM on the same chip, for example, JP 60-7690 and JP 62-3
8590号公報などに開示されている。 Are disclosed in, 8590 JP.

【0023】 [0023]

【発明が解決しようとする課題】上述のような従来のC [SUMMARY OF THE INVENTION Conventional C as described above
DRAMの構成においては、DRAMメモリセルアレイ500の列線(ビット線対)CLとSRAM(キャッシュメモリ)506の列線(ビット線対)が1対1対応の関係でトランスファーゲート508を介して接続される。 In the configuration of DRAM, the column lines of the DRAM memory cell array 500 (bit line pairs) CL and SRAM (cache memory) 506 of the column lines (bit line pairs) are connected through a transfer gate 508 in a one-to-one correspondence relationship that. すなわち、この上述の従来のCDRAMの構成においては、DRAMメモリセルアレイ500におけるワード線WL1本に接続されるメモリセルのデータと、このメモリセルアレイ500の1行と同数個のSRAMセルのデータとをトランスファーゲート508を介して双方向一括転送する構成がとられる。 That, in this configuration of the conventional CDRAM described above, transfer the data of the memory cells connected to the word line WL1 present in the DRAM memory cell array 500, and data of one line and the same number of SRAM cells of the memory cell array 500 configuration for bidirectional batch transfer through the gate 508 is taken. この構成においては、 In this configuration,
SRAM506がキャッシュメモリとして用いられ、D SRAM506 is used as a cache memory, D
RAMがメインメモリとして用いられる。 RAM is used as the main memory.

【0024】この場合、キャッシュのいわゆるブロックサイズは、SRAM506において、1回のデータ転送でその内容が書換えられるビットの数と考えられる。 [0024] In this case, a so-called block size of the cache, in SRAM506, its contents in one data transfer is considered as the number of bits to be rewritten. したがって、このブロックサイズはDRAMメモリセルアレイ500の1本のワード線WLに物理的に結合されるメモリセルの数と同数になる。 Therefore, the block size becomes equal to the number of memory cells that are physically coupled to one word line WL of DRAM memory cell array 500. 図81および図82に示すように1本のワード線WLに1024個のメモリセルが物理的に接続されている場合には、ブロックサイズは1024となる。 When 1024 memory cells in one word line WL as shown in FIGS. 81 and 82 are physically connected, the block size is 1024.

【0025】一般的に、ブロックサイズが大きいとヒット率が上昇する。 [0025] In general, the block size is large, the hit rate is increased. しかしながら、同一のキャッシュメモリサイズの場合、ブロックサイズに反比例してセット数が減少するため逆にヒット率は減少する。 However, when the same cache memory size, the hit ratio in the reverse order to reduce the number of sets in inverse proportion to the block size decreases. たとえば、キャッシュサイズが4Kビットの場合、ブロックサイズが1024であればセット数は4となるが、ブロックサイズが32であればセット数は128となる。 For example, if the cache size is 4K bits, the number of sets if a block size of 1024 is a 4, the number of sets will be 128 if the block size is 32. したがって、従来のCDRAMの構成の場合、ブロックサイズが必要以上に大きくなり、キャッシュヒット率をそれほど改善することができないという問題が生じる。 Therefore, in the case of the configuration of a conventional CDRAM, the block size becomes larger than necessary, a problem that it is impossible to improve the cache hit rate so arises.

【0026】ブロックサイズを小さくする構成はたとえば特開平1−146187号公報に示されている。 The structure to reduce the block size is shown in, for example, JP-A No. 1-146187. この先行技術においては、DRAMアレイおよびSRAMアレイは列線(ビット線対)が1対1対応に配置されるが、それぞれ列方向に複数のブロックに分割される。 In this prior art, DRAM array and SRAM array are column lines (bit line pairs) are arranged in one-to-one correspondence, it is divided into a plurality of blocks in the column direction, respectively. ブロックの選択はブロックデコーダにより行なわれる。 Selection of the block is performed by a block decoder. キャッシュミス(ミスヒット)時にはブロックデコーダにより1つのブロックが選択される。 One block is selected by the cache miss (miss hit) sometimes block decoder. 選択されたDRAM Selected DRAM
ブロックとSRAMブロックとの間でのみデータの転送が行なわれる。 Data only between the block and the SRAM block transfer is performed. この構成に従えばキャッシュメモリのブロックサイズを適当な大きさに低減することができるが、以下のような問題点が未解決として残る。 Although the block size of the cache memory according to this configuration can be reduced to an appropriate size, the following problems remain as unsolved.

【0027】図83は1MビットDRAMアレイの標準的なアレイ構成を示す図である。 [0027] FIG. 83 is a diagram illustrating a standard array structure of 1M bit DRAM array. 図83において、DR In Figure 83, DR
AMアレイは8つのメモリブロックDMB1〜DMB8 AM array of eight memory blocks DMB1~DMB8
に分割される。 It is divided into. メモリブロックDMB1〜DMB8に対し共通にロウデコーダ502がメモリアレイの長辺方向の一方側に設けられる。 The row decoder 502 commonly to the memory blocks DMB1~DMB8 is provided on one side of the longitudinal direction of the memory array. メモリブロックDMB1〜DM Memory block DMB1~DM
B8の各々に対して(センスアンプ+コラムデコーダ) For each of the B8 (sense amplifier + column decoder)
ブロック504−1〜504−8が設けられる。 Block 504-1~504-8 is provided.

【0028】メモリブロックDMB1〜DMB8はそれぞれ128Kビットの容量を備える。 [0028] comprising the capacity of each memory block DMB1~DMB8 is 128K bits. この図83においては、1つのメモリブロックDMBが128行・102 In this FIG. 83, one memory block DMB is 128 rows and 102
4列に配置されている場合が一例として示される。 If located on the fourth column is shown as an example. 1本の列線CLは、1対のビット線BL,/BLにより構成される。 One column line CL, a pair of bit lines BL, composed of / BL.

【0029】この図83に示すように、DRAMメモリセルアレイを複数のブロックに分割すれば1本のビット線BL(および/BL)の長さは短くなる。 As shown in FIG. 83, the length of if dividing the DRAM memory cell array into a plurality of blocks one bit line BL (and / BL) becomes shorter. データ読出し時には、メモリセル内のキャパシタ(メモリセルキャパシタ)に蓄積された電荷が対応のビット線BL(または/BL)に伝達される。 During the data read, the capacitor charge accumulated in (memory cell capacitor) in the memory cell is transmitted to the corresponding bit line BL (or / BL). このときビット線BL(または/BL)に生じる電位変化量はメモリセルキャパシタの容量Csとビット線BL(または/BL)の容量Cb Capacity at this time the bit line BL (or / BL) potential variation occurring in the memory cell capacitor capacitance Cs and the bit line BL (or / BL) Cb
の比,Cs/Cb,に比例する。 Proportional ratio, Cs / Cb, the. ビット線BL(または/BL)の長さが短くなればビット線容量Cbが小さくなる。 Bit line capacitance Cb decreases The shorter the length of the bit line BL (or / BL). これにより、ビット線に生じる電位変化量を大きくすることができる。 Thus, it is possible to increase the amount of potential change generated on the bit line.

【0030】また動作時においてはロウデコーダ502 Further the row decoder 502 at the time of operation
により選択されたワード線WLを含むメモリブロック(図83においてメモリブロックDMB2)に対するセンス動作のみが行なわれ、残りのブロックにおいてはスタンバイ状態が維持される。 Only the sense operation is performed for the memory block including the selected word line WL (memory block DMB2 in Fig. 83), the standby state is maintained in the remaining blocks. これにより、センス動作時におけるビット線充放電に伴う消費電力を低減することができる。 Thus, it is possible to reduce the power consumption associated with the bit line charging discharge in the sensing operation.

【0031】この図83に示すようなDRAMにおいて、上述のブロック分割方式のCDRAMを適用した場合、各メモリブロックDMB1〜DMB8に対しSRA [0031] In DRAM, as shown in FIG. 83, the case of applying the CDRAM block division method above, SRA for each memory block DMB1~DMB8
Mレジスタおよびブロックデコーダを設ける必要がある。 It is necessary to provide the M register and a block decoder. このためチップ面積が著しく増大するという問題が生じる。 Therefore a problem that the chip area is increased remarkably occurs.

【0032】また、上述のごとくDRAMアレイとSR [0032] In addition, as described above DRAM array and SR
AMアレイとはビット線が1対1に対応している。 The AM array bit lines are in one-to-one correspondence. メインメモリとキャッシュメモリとの間のメモリのマッピング方式としてダイレクトマッピング方式を採用した場合、図82に示すように、SRAM506は1行に配列された1024個のキャッシュレジスタで構成される。 When employing the direct mapping method as a memory mapping scheme between the main memory and the cache memory, as shown in FIG. 82, SRAM506 consists of 1024 cash registers arranged in one row.
この場合SRAMキャッシュの容量は1Kビットとなる。 The capacity of the case SRAM cache becomes 1K bits.

【0033】またマッピング方式として4ウェイセットアソシアティブ方式を採用した場合、図84に示すようにSRAMアレイ506は4行のキャッシュレジスタ5 [0033] In the case of adopting the 4-way set associative method as a mapping scheme, SRAM array 506, as shown in FIG. 84 of the four rows cash register 5
06a〜506dを含む。 Including the 06a~506d. この4行のキャッシュレジスタ506a〜506dのうちの1行がウェイアドレスに従ってセレクタ510により選択される。 One row of the 4 rows of cache registers 506a~506d is selected by the selector 510 according to way addresses. この場合SR In this case SR
AMキャッシュの容量は4Kビットとなる。 Capacity of AM cache is a 4K bit.

【0034】上述のようにDRAMアレイとキャッシュメモリとの間のメモリセルのマッピング方式はそのチップ内部の構成により決定される。 The mapping scheme of the memory cell between the DRAM array and the cache memory as described above is determined by the configuration of the internal the chip. マッピング方式を変化させると上述のようにキャッシュサイズも変更する必要がある。 Cache size as described above and changing the mapping method must be changed.

【0035】また上述のいずれのCDRAMの構成においても、DRAMアレイとSRAMアレイとはビット線が1対1に対応しているため、このDRAMアレイの列アドレスとSRAMアレイの列アドレスとは必然的に同一となり、DRAMアレイのメモリセルをSRAMアレイの任意の位置へマッピングするフルアソシアティブ方式を実現することは原理的に不可能である。 [0035] Also in the configuration of any of the above CDRAM, since the bit line and the DRAM array and the SRAM array are in one-to-one correspondence, inevitably the column address of the column address and the SRAM array of the DRAM array identical and will, realizes the full associative method of mapping the memory cell of the DRAM array to an arbitrary position of the SRAM array is impossible in principle.

【0036】DRAMとSRAMとを同一チップ上に集積した半導体記憶装置の他の構成はまた特開平2−87 [0036] Another structure of a semiconductor memory device integrating a DRAM and SRAM on the same chip also Hei 2-89
392号公報に開示されている。 It disclosed in 392 JP. この先行技術においては、DRAMアレイとSRAMアレイとが内部共通データバスを介して接続される。 In this prior art, it is connected to the DRAM array and the SRAM array through the internal common data bus. この内部共通データバスは装置外部とデータの入出力を行なうための入出力バッファに接続される。 The internal common data bus is connected to the input and output buffers for inputting and outputting apparatus external data. このDRAMアレイとSRAMアレイとはそれぞれ別々のアドレスにより選択位置を指定することができる。 This DRAM array and SRAM array can be designated selection position by respective separate address. しかしこの先行技術の構成においてはD However D in the structure of the prior art
RAMアレイとSRAMアレイとの間のデータ転送は内部の共通データバスを介して行なわれているため、一度に転送することのできるビット数はこの内部データバス線数により制限を受け、高速でキャッシュメモリの内容を書換えることはできない。 Since the data transfer between the RAM array and the SRAM array are carried out through the internal common data bus, the number of bits that can be transferred at a time restricted by the internal data bus line number, a cache fast it is not possible to rewrite the contents of the memory. したがって、前述のようにSRAMキャッシュを標準DRAMの外部に設ける構成の場合と同様、このDRAMアレイとSRAMアレイとの間のデータ転送速度がネックとなり高速キャッシュメモリシステムを構築することはできない。 Therefore, as in the case of the structure provided outside the standard DRAM the SRAM cache as described above, the data transfer rate between the DRAM array and the SRAM array can not be constructed fast cache memory system becomes a bottleneck.

【0037】また、この先行技術においては、内部共通データバスを介してDRAMアレイとSRAMアレイとのデータの転送が行なわれる。 Further, in this prior art, the data of the DRAM array and the SRAM array are transferred through the internal common data bus. したがって、「コピーバックモード」と一般に呼ばれる動作を高速で行なうことができないという問題が生じる。 Thus, the problem of not being able to perform an operation that is commonly referred to as "copy-back mode" in high speed occurs. すなわち、「コピーバックモード」は、キャッシュミス時にSRAMアレイの対応のメモリセルのデータをDRAMアレイの元のメモリセル位置へ転送するステップと、アクセス要求されたDRAMメモリセルのデータをSRAMアレイの対応のメモリセルへ転送するステップとを含む。 That is, "copy back mode", and transferring the data in a corresponding memory cell of the SRAM array at a cache miss to the original memory cell position of the DRAM array, the corresponding data of access requested DRAM memory cell of the SRAM array and forwarding to the memory cell. 内部共通データバスは双方向バスではあるが、一度に行なわれるデータ転送の方向は、SRAMからDRAM、およびDRA Although the internal common data bus is a bidirectional bus, performed the direction of data transfer is at a time, DRAM from SRAM, and DRA
MからSRAMと一方方向である。 A SRAM and one direction from M. したがって、この先行技術の構成においては、DRAMアレイにおけるワード線の選択、SRAMアレイからDRAMアレイへのデータの転送、DRAMアレイのプリチャージ(スタンバイ状態への設定)、DRAMアレイの別のワード線の選択、この選択されたワード線のうちの対応のメモリセルのデータをSRAMへ転送するという数多くのステップを必要とし、高速で「コピーバック」を行なうことができないという問題が生じる。 Thus, in the configuration of this prior art, the selection of the word line in the DRAM array, data transfer from the SRAM array to the DRAM array (setting to the standby state) precharging of the DRAM array, another word line in the DRAM array selecting the data of the corresponding memory cell of the selected word line requiring a number of steps that is transferred to the SRAM, a problem that can not be carried out "copy-back" occurs at high speed.

【0038】また、この先行技術においては、内部共通データバスを介してDRAMアレイとSRAMアレイとのデータ転送が行なわれているため、キャッシュミス時においては、DRAMアレイからSRAMアレイへのデータ転送が完了しかつDRAMアレイがスタンバイ状態に設定されてからでないと、SRAMアレイへアクセスしてこのSRAMアレイからデータを読出すことはできない。 Further, in this prior art, because it made the data transfer between the DRAM array and the SRAM array through the internal common data bus, at the time of a cache miss, the data transfer from the DRAM array to the SRAM array When complete vital DRAM array is not from being set to the standby state, it is impossible to read data from the SRAM array to access the SRAM array. したがって、また、キャッシュミス時等においてデータ読出しを高速で行なうことができないという問題が生じる。 Thus, also, impossible to perform data reading at high speed at the time of such a cache miss occurs.

【0039】さらに、一般的なCDRAMにおいてもD [0039] In addition, D also in the general CDRAM
RAMはリフレッシュを必要とする。 RAM requires a refresh. DRAMアレイへのアクセスとSRAMアレイへのアクセスとを独立に行なうことができないCDRAMにおいては、DRAMアレイのリフレッシュ時SRAMアレイへアクセスすることができない。 In the CDRAM it can not be performed and access to the access and the SRAM array to the DRAM array independently can not access to the refreshing SRAM array of the DRAM array. したがって、この間CPUはキャッシュを利用することができず、キャッシュシステムの性能が損われる。 Therefore, during this CPU will not be able to use the cache, divided by the performance of the cache system loss.

【0040】また、従来のCDRAMでは、外部制御信号(/CAS、および/WE)によりデータの出力タイミングが一意的に決定される。 Further, in the conventional CDRAM, data output timing is determined uniquely by the external control signal (/ CAS, and / WE). このとき、出力データが確定するまでは無効データが出力される。 At this time, until the output data is determined invalid data is output. パイプライン用途などの適用用途においては、常に有効データのみが出力されるのが望ましい。 In applications applications, such as pipeline applications, always only valid data is output is desired. したがって、データ出力タイミングを適用用途に応じて可変とすることができず、その適用用途が限定され、パイプライン処理用途に適用するためには、外部に別のラッチ手段などを設ける必要があり、キャッシュシステムの規模が大きくなるという問題が生じる。 Therefore, it is not possible to vary in accordance with data output timing on the application, the application uses is limited, in order to apply the pipeline processing applications, it is necessary to provide a such as another latch means to the outside, a problem that the scale of the cache system becomes large. また、このようなラッチを外部に設け、システムクロックでラッチ動作させた場合、無効データのラッチを防止するために、そのときラッチから出力されるデータは前のサイクルのデータとなり、現サイクルでアクセスされたデータを読出すことができず、その適用用途が制限されるという問題が生じる。 Further, providing such a latch to the outside, if allowed to latch operation by the system clock, in order to prevent latch-disabled data, it becomes then the data is data from the previous cycle is output from the latch, the access in the current cycle data can not be read, a problem that its application use is restricted occurs.

【0041】それゆえ、この発明の目的は所望のマッピング方式を容易に実現することのできる改良されたキャッシュ内蔵半導体記憶装置を提供することである。 [0041] It is therefore an object is to provide a semiconductor memory device containing a cache which is improved can be easily realize a desired mapping scheme of the present invention.

【0042】この発明の他の目的はキャッシュサイズの変更を伴うことなく容易にマッピング方式を変更することのできる改良されたキャッシュ内蔵半導体記憶装置を提供することである。 [0042] Another object of the present invention is to provide a semiconductor memory device containing a cache which is improved can be easily changed mapping method without changing the cache size.

【0043】この発明のさらに他の目的は、適切なブロックサイズおよびセット数を備えたいずれのマッピング方式にも対応することのできる高速のキャッシュ内蔵半導体記憶装置を提供することである。 [0043] Still another object of the present invention is to provide a high-speed semiconductor memory device containing a cache which can also correspond to any of the mapping scheme comprising a number of appropriate block sizes and set.

【0044】 [0044]

【0045】 [0045]

【0046】 [0046]

【0047】 [0047]

【0048】 [0048]

【0049】 [0049]

【課題を解決するための手段】第1の発明に係る半導体記憶装置は、装置外部とデータの入出力を行なうための入出力バッファに接続される内部データ線と、行および列からなるマトリクス状に配列された複数のダイナミック型メモリセルからなるDRAMアレイと、行および列からなるマトリクス状に配列された複数のスタティック型メモリセルからなるSRAMアレイを含む。 Means for Solving the Problems A semiconductor memory device according to the first invention, the internal data line connected to the input and output buffers for inputting and outputting apparatus external data, a matrix of rows and columns comprising a plurality of dynamic memory cells arranged in comprising a DRAM array, the SRAM array comprising a plurality of static memory cells arranged in a matrix of rows and columns.

【0050】第1の発明に係る半導体記憶装置はさらに、上記内部データ線と別に設けられ、DRAMアレイとSRAMアレイとの間でデータの転送を行なうためのデータ転送手段を含む。 The semiconductor memory device according to the first invention further provided separately from the said internal data lines, including data transfer means for transferring data between the DRAM array and the SRAM array. このデータ転送手段は、DRA The data transfer means, DRA
MアレイからSRAMアレイへデータを転送する第1の From M array first transferring the data to the SRAM array
転送回路と、第1の転送回路と別に設けられ、SRAM A transfer circuit provided separately from the first transfer circuit, SRAM
アレイからDRAMアレイへデータを転送する第2の転 Second rolling for transferring data from the array to the DRAM array
送回路を含む。 Feed containing the circuit. この発明に係る半導体記憶装置は、さら The semiconductor memory device further according to the present invention
に、外部から与えられる第1のアドレスに応答して上記DRAMアレイから複数のメモリセルを同時に選択し、 To, in response to the first address given from the outside at the same time to select a plurality of memory cells from said DRAM array,
該選択された複数のメモリセルを上記転送手段へ接続する第1の接続手段と、外部から与えられる第2のアドレスに応答して上記SRAMアレイから複数のメモリセルを同時に選択し、該選択された複数のメモリセルを上記転送手段へ接続する第2の接続手段とを含む。 A first connecting means for connecting a plurality of memory cells said selected to said transfer means, simultaneously selects a plurality of memory cells from the SRAM array in response to a second address given from the outside, the said selected a plurality of memory cells and a second connecting means for connecting to said transfer means. れらの第1および第2のアドレスはそれぞれ独立に外部から与えられる。 First and second address of these are given from the outside independently.

【0051】第1の発明にる半導体記憶装置はさらに、転送指示信号に応答して選択的に第1および第2の [0051] Ru engaged to the first invention a semiconductor memory device further transfer instruction signal in response selectively in first and second
転送回路を活性化してSRAMアレイの上記選択された複数のメモリセルと上記DRAMアレイの上記選択された複数のメモリセルとの間でのデータの転送を行わせるための制御信号を発生する手段を備える。 Means for generating a control signal for causing the transfer of data between said selected plurality of memory cells of the plurality of memory cells and the DRAM array of the transfer circuit activated is the selection of the SRAM array provided.

【0052】第2の発明による半導体記憶装置は、DR [0052] The semiconductor memory device according to the second invention, DR
AMアレイと、SRAMアレイとを含む。 It includes an AM array, and an SRAM array. この第2の発明の半導体記憶装置は外部からの第1のアドレスに応答してDRAMアレイの対応のメモリセルを選択する第1 First selecting a corresponding memory cell of the DRAM array to the second semiconductor memory device of the invention in response to the first address from the external
の選択手段と、この第1のアドレスと独立に外部から与えられる第2のアドレスに従ってSRAMアレイの対応のメモリセルを選択する手段と、リフレッシュ指示信号発生手段と、このリフレッシュ指示信号に応答して第1 And selection means, means for selecting a corresponding memory cell of the SRAM array in accordance with the second address given from the outside independently of the first address, and the refresh instruction signal generating means, in response to the refresh instruction signal first
のアドレスを無視してDRAMのメモリセルをリフレッシュするリフレッシュ手段を含む。 To ignore the address, including the refresh means for refreshing the memory cell of the DRAM. このリフレッシュ手段は、リフレッシュ指示信号に応答してリフレッシュされるべきDRAMアレイ内のメモリセルを特定するアドレスを発生する手段を含む。 The refresh means includes means for generating an address identifying the memory cells in the DRAM array to be refreshed in response to the refresh instruction signal.

【0053】第2の発明の半導体記憶装置はさらに、外部からのSRAMアレイアクセス指示信号に応答して、 [0053] The semiconductor memory device of the second invention further responsive to SRAM array access designating signal from outside,
SRAMアレイの第2のアドレスにより選択されたメモリセルへアクセスする手段を含む。 Including means for accessing the memory cells selected by the second address of the SRAM array.

【0054】この第2の発明の半導体記憶装置はさらに、データ転送指示信号に応答してDRAMアレイとS [0054] The second semiconductor memory device of the invention further comprises a DRAM array in response to a data transfer instruction signal S
RAMアレイとの間でのデータ転送を行なうための手段と、リフレッシュ指示信号またはSRAMアレイアクセス指示信号に応答してこの転送手段をディスエーブル状態に設定してSRAMアレイとDRAMアレイとを電気的に切離す手段とを含む。 And means for performing data transfer between the RAM array, the refresh instruction signal or SRAM array access designating signal responsive to the electrically the SRAM array and the DRAM array is set to disabled this transfer means disconnected and means.

【0055】 [0055]

【0056】 [0056]

【0057】 [0057]

【0058】 [0058]

【0059】 [0059]

【0060】 [0060]

【作用】第1の発明による半導体記憶装置においては、 [Action] In the semiconductor memory device according to the first aspect of the invention,
DRAMアレイとSRAMアレイとはそれぞれ互いに独立にメモリセルを選択することができる。 Each DRAM array and the SRAM array can be selected memory cells independently of each other. これにより任意のマッピング方式を実現することができる。 This makes it possible to realize any mapping scheme. またDR The DR
AMアレイとSRAMアレイとの間のデータ転送は転送手段を介して一度に複数のメモリセルを単位として行なわれるため、この一度に選択されるメモリセルを1つのブロックとすれば高速でDRAMアレイとSRAMアレイとの間でのキャッシュブロックの転送を行なうことができ、高速のキャッシュメモリを実現することができる。 Since the data transfer between the AM array and SRAM array is carried out in units of a plurality of memory cells at a time through the transfer means, and DRAM array at high speed if the memory cells selected in this once and one block the transfer of the cache block between the SRAM array can be carried out, it is possible to realize high-speed cache memory.

【0061】第2の発明による半導体記憶装置においては、内部データ線と別に設けられたデータ転送経路を介してDRAMアレイとSRAMアレイとのデータ転送が行なわれる。 [0061] In the semiconductor memory device according to the second invention, the data transfer between the DRAM array and the SRAM array is carried out through a provided separately from the data transfer path between the internal data line. このDRAMアレイとSRAMアレイとはそれぞれ別々のアドレスによりアドレッシングが可能である。 The DRAM array and the SRAM array are possible respectively addressed by a separate address. したがって、外部からのリフレッシュ指示信号に応答してあるいはSRAMアレイへのアクセス指示信号に応答してこの転送手段をディスエーブル状態としSR Therefore, the transfer means in response to an access instruction signal to the to or SRAM array in response to the refresh instruction signal from the outside and disabled SR
AMアレイとDRAMアレイとを電気的に切離すことにより、SRAMアレイへのアクセスに何ら悪影響を及ぼすことなくDRAMアレイのリフレッシュを行なうことができる。 The electrically disconnect it the AM array and DRAM array can be refreshed in the DRAM array without adversely any adverse effect on the access to the SRAM array.

【0062】 [0062]

【0063】 [0063]

【0064】 [0064]

【0065】 [0065]

【0066】 [0066]

【0067】 [0067]

【発明の実施例】図1はこの発明の一実施例である半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。 Figure 1 Example of the Invention is a diagram showing the structure of a memory array portion of a semiconductor memory device according to an embodiment of the present invention. In FIG. 図1において、半導体記憶装置は、行および列からなるマトリクス状に配列されたダイナミック型メモリセルを含むDRAMアレイ1と、行および列からなるマトリクス状に配列されたスタティック型メモリセルからなるSRAMアレイ2と、このDRAMアレイ1とSR 1, the semiconductor memory device, SRAM array of rows and DRAM array 1 including dynamic memory cells arranged in a matrix consisting of columns, rows and matrix on arrayed static memory cell consisting of columns and 2, and the DRAM array 1 SR
AMアレイ2との間でのデータ転送を行なうための双方向転送ゲート回路3を含む。 Including bidirectional transfer gate circuit 3 for transferring data to and from the AM array 2.

【0068】DRAMアレイ1はその記憶容量が1Mビットの場合1024本のワード線WLと1024対のビット線BL,/BLを含む。 [0068] including DRAM array 1 is the storage capacity of 1024 word lines WL and 1024 pairs For 1M bit bit lines BL, / BL. ただし、図においてはビット線対はDBLで示される。 However, the bit line pair in the figure indicated by DBL. このDRAMアレイ1は行および列方向にそれぞれ沿って複数のブロックに分割される。 This along DRAM array 1 row and each column is divided into a plurality of blocks. 図1においては、DRAMアレイ1は列方向に8 In Figure 1, DRAM array 1 in the column direction 8
個のブロックMBi1〜MBi8(i=1〜4)に分割され、かつ行方向に4つのブロックMB1j〜MB4j Is divided into blocks MBi1~MBi8 (i = 1~4), and four blocks MB1j~MB4j in the row direction
(j=1〜8)に分割され、合計32個のメモリブロックに分割された場合が一例として示される。 It is divided (j = 1 to 8), when divided into a total of 32 memory blocks are shown as an example.

【0069】この列方向に分割された8個のブロックM [0069] eight blocks M, which is divided into the column direction
Bi1〜MBi8は1つの行ブロック11を構成する。 Bi1~MBi8 constitute one row block 11.
行方向に分割された4つのブロックMB1j〜MB4j Four blocks MB1j~MB4j divided in the row direction
は列ブロック12を構成する。 Constitute a column block 12. 1つの行ブロック11に含まれるメモリブロックMBi1〜MBi8は1本のワード線WLを共有する。 Memory blocks MBi1~MBi8 included in one row block 11 shares one word line WL. 同一の列ブロック12に含まれるメモリブロックMB1j〜MB4jはコラム選択線C Memory blocks MB1j~MB4j the column select line C included in the same column block 12
SLを共有する。 To share the SL. 各メモリブロックMB11〜MB48 Each memory block MB11~MB48
それぞれに対してセンスアンプ+IOブロック13が設けられる。 Sense amplifier + IO block 13 is provided for each. このセンスアンプ+IOブロック13の構成については後に説明する。 The configuration of the sense amplifier + IO block 13 will be described later. コラム選択線CSLは同時に2列(2対のビット線)を選択する。 Column select line CSL selects two columns (two pairs of bit lines) at the same time.

【0070】この半導体記憶装置はさらに、外部から与えられるアドレスに応答してこのDRAMアレイ1から対応の1行を選択するロウデコーダ14と、外部から与えられる列アドレスに応答して1本のコラム選択線CS [0070] The semiconductor memory device further includes a row decoder 14 in response to the address given from the outside to select a line of the corresponding from the DRAM array 1, a column and one in response to a column address supplied from the outside select line CS
Lを選択するコラムデコーダ15を含む。 And a column decoder 15 for selecting the L. 列ブロック1 Column block 1
2はそれぞれ互いに独立の2対のI/O線16aおよび16bを介して双方向転送ゲート回路3へ接続される。 2 are connected to the bi-directional transfer gate circuit 3 through two independent pairs of I / O lines 16a and 16b to each other.

【0071】SRAMアレイ2は、この双方向転送ゲート回路3を介して16対のI/O線にそれぞれ接続される16対のビット線対SBLを含む。 [0071] SRAM array 2 includes bit line pairs SBL of 16 pair connected respectively to the I / O lines 16 to through the bi-directional transfer gate circuit 3. このSRAMアレイ2は、4Kビットの容量の場合、16対のビット線と256本のワード線とを含む。 The SRAM array 2, when the capacity of 4K bits, and a bit line and a 256 word lines 16 pairs. したがって、このSRA Therefore, this SRA
Mアレイ2は、1行が16ビットとなる。 M array 2, one row is 16 bits. このSRAM This SRAM
アレイに対し、外部から与えられる行アドレスをデコードし、このSRAMアレイ2の1行を選択するSRAM The SRAM array to decode the row address externally applied to select one row of the SRAM array 2
ロウデコーダ21と、外部から与えられる列アドレスをデコードし、このSRAMアレイ2の対応の列を選択するSRAMコラムデコーダ22と、データ読出し時においてこのSRAMロウデコーダ21およびSRAMコラムデコーダ22により選択されたメモリセルのデータを増幅して出力するセンスアンプ回路23を含む。 A row decoder 21 decodes a column address supplied from the outside, a SRAM column decoder 22 for selecting a corresponding column of the SRAM array 2, which is selected by the SRAM row decoder 21 and SRAM column decoder 22 in data reading a sense amplifier circuit 23 for amplifying and outputting data of the memory cell. このS The S
RAMコラムデコーダ22により選択されたSRAMビット線対SBLは共通データバスへ接続され入出力バッファ(図示せず)を介して装置外部とデータの入出力が行なわれる。 SRAM bit line pair SBL selected by RAM column decoder 22 is common data is connected to the bus output buffer (not shown) of the apparatus external data via the input and output is performed. DRAMロウデコーダ14およびDRAM DRAM row decoder 14 and DRAM
コラムデコーダ15へ与えられるアドレスとSRAMロウデコーダ21およびSRAMコラムデコーダ22へ与えられるアドレスはともに互いに独立なアドレスであり、それぞれ異なるアドレスピン端子を介して与えられる。 Address applied to the address supplied to the column decoder 15 and SRAM row decoder 21 and SRAM column decoder 22 are both independently of one another address given via different addresses pin terminals, respectively. 次に図1に示す半導体記憶装置のデータ転送動作について図1を参照して概略的に説明する。 Next will be briefly described with reference to FIG. 1, the data transfer operation of the semiconductor memory device shown in FIG.

【0072】まずDRAM部分の動作について説明する。 [0072] First, a description will be given of the operation of the DRAM portion. まず、外部から与えられる行アドレスに従ってロウデコーダ14が行選択動作を行ない1本のワード線DW First, one word line DW performs the row decoder 14 according to a row address supplied from the outside of the row selecting operation
Lの電位を“H”に立上げる。 It raises L of the potential to "H". この選択された1本のワード線DWLに接続されるメモリセルから対応の102 102 from the memory cells in the corresponding connected to the selected one word line DWL
4本のビット線BL(または/BL)にデータが読出される。 Data is read into the four bit lines BL (or / BL).

【0073】次いで、この選択されたワード線DWLを含む行ブロック11に含まれるセンスアンプ(ブロック13に含まれる)が一斉に活性化され、各ビット線対の電位差を差動的に増幅する。 [0073] Then, sense amplifier included in the row block 11 including the selected word line DWL (included in block 13) is activated simultaneously, to amplify the potential difference between each bit line pair differentially. このように4つの行ブロック11のうち1つの行ブロックのみが活性化されるのはこのセンス動作時におけるビット線の充放電に伴う消費電力を低減するためである(この選択行を含む行ブロックのみを活性化する動作方式をブロック分割動作方式と称す)。 Thus only one row block of the four row blocks 11 being activated in order to reduce power consumption due to charging and discharging of the bit lines during the sensing operation (row block including the selected row the operation method of activating only referred to as block division operation method).

【0074】次に外部から与えられる列アドレスにしたがって、DRAMコラムデコーダ15が列選択動作を行ない、各列ブロック12において1本のコラム選択線C [0074] then follow the column address supplied from the outside, subjected to DRAM column decoder 15 is the column select operation, one column selecting line C in each column block 12
SLが選択状態とされる。 SL is set to the selected state. この1本のコラム選択線CS Column select line CS of this one
Lは2対のビット線を選択し、この2対のビット線を該ブロック対応に設けられた2対のI/O線16aおよび16bにそれぞれ接続する。 L selects the bit line of the two pairs are connected respectively to the bit lines of the two pairs of I / O lines 16a and 16b of the two pairs provided in the block corresponding. これにより、DRAMアレイ1から複数ビット(本実施例においては16ビット) Thus, a plurality of bits from DRAM array 1 (16 bits in this embodiment)
のデータが複数のI/O線対16aおよび16b上に読出される。 Data is read on a plurality of I / O line pairs 16a and 16b.

【0075】次にSRAM部分の動作について説明する。 [0075] Next, a description will be given of the operation of the SRAM portion. 外部から与えられる行アドレスに従ってSRAMロウデコーダ21が行選択動作を行ない、SRAMアレイ2から1本のワード線を選択する。 SRAM row decoder 21 according to a row address supplied from the outside performs a row selection operation to select one word line from SRAM array 2. 1本のSRAMワード線には、前述のごとく16ビットのメモリセルが接続される。 The one SRAM word lines are connected to 16-bit memory cells as described above. したがって、この1本のワード線の選択動作に従って、16個のスタティック型メモリセル(SRAM Therefore, according to the selection operation of the one word line, 16 static memory cells (SRAM
セル)が16対のビット線SBLに接続される。 Cell) is connected to the bit line SBL of 16 pairs.

【0076】DRAMアレイ1に対するI/O線対16 [0076] I / O line pair to the DRAM array 1 16
aおよび16bに16ビットのデータが伝達された後に、この双方向転送ゲート回路3がオン状態となり、1 After 16 bits data have been transmitted to a and 16b, the bi-directional transfer gate circuit 3 is turned on, 1
6対のI/O線対16aおよび16bとSRAMの16 Six pairs of I / O line pairs 16a and 16b and SRAM 16
対のビット線SBLとがそれぞれ接続される。 A bit line SBL pairs are connected. これにより、SRAMアレイ2において既に選択されていた16 Thus, already it has been selected in SRAM array 2 16
ビットのメモリセルに対し16対のI/O線対16aおよび16b上に伝達されていたデータがそれぞれ書込まれる。 Data which has been transmitted onto a bit of 16 to the memory cell I / O line pairs 16a and 16b are written respectively incorporated.

【0077】SRAMに設けられているセンスアンプ回路23およびコラムデコーダ22はそのSRAMアレイ2におけるメモリセルと外部データを入出力するための内部データ線とのデータの授受のために用いられる。 [0077] The sense amplifier circuit 23 and column decoder 22 provided in the SRAM is used for exchange of data with the internal data lines for inputting and outputting the memory cell and the external data in the SRAM array 2.

【0078】このSRAMアレイ2におけるSRAMセルを選択するためのアドレスは、DRAMアレイ1におけるダイナミック型メモリセル(DRAMセル)を選択するためのアドレスとは全く独立に設定することが可能である。 [0078] The addresses for selecting SRAM cells in the SRAM array 2, and the addresses for selecting dynamic memory cells (DRAM cells) in DRAM array 1 can be set completely independently. このため、DRAMアレイ1において選択された16ビットのメモリセルはSRAMアレイ2の任意の位置(行)のメモリセルとデータの授受を行なうことが可能であり、ダイレクトマッピング方式、セットアソシアティブ方式およびフルアソシアティブ方式のすべてのマッピング方式をアレイ配置および構成を変更することなく実現することが可能である。 Thus, 16 bits of memory cells selected in DRAM array 1 is capable of transmitting and receiving a memory cell data at an arbitrary position of the SRAM array 2 (row), direct mapping method, set associative method and full It can be realized without changing the array arrangement and configured all mapping scheme associative.

【0079】上記説明においては、DRAMからSRA [0079] In the above description, SRA from DRAM
Mへの16ビットの一括転送の動作を原理的に説明したが、SRAMアレイ2からDRAMアレイ1への16ビットの一括転送についても同様の動作に従って行なわれ、単に双方向転送ゲート回路3によるデータの流れる方向が逆になるだけである。 Having described the operation of the 16-bit batch transfer to the M principle, carried out according to the same operation also for 16-bit batch transfer from SRAM array 2 to DRAM array 1, merely the data by the bi-directional transfer gate circuit 3 direction of the flow of is only reversed. 次にこの発明によるキャッシュ内蔵半導体記憶装置の構成および動作について順に詳細に説明する。 Next sequentially described in detail the structure and operation of a semiconductor memory device containing a cache in accordance with the present invention.

【0080】図2は、図1に示す半導体記憶装置の要部の具体的構成を示す図である。 [0080] Figure 2 is a diagram showing a specific configuration of a main portion of the semiconductor memory device shown in FIG. 図2においては、DRA In Figure 2, DRA
Mアレイの1つのメモリブロックMBijのデータ転送に関連する部分が代表的に示される。 One memory block associated partial data transfer MBij of M array are representatively shown. 図2において、D In FIG. 2, D
RAMメモリブロックMBijは、行列状に配置された複数のDRAMセルDMCを含む。 RAM memory block MBij includes a plurality of DRAM cells DMC arranged in a matrix. DRAMセルDMC DRAM cell DMC
は1個のトランジスタQ0と、1個のキャパシタC0を含む。 Includes a one transistor Q0, one capacitor C0. このメモリキャパシタC0の一方電極(セルプレート)には一定の電位Vggが与えられる。 It is given a constant potential Vgg to one electrode of the memory capacitor C0 (cell plate).

【0081】このメモリブロックMBijはさらに、各々に1行のDRAMセルDMCが接続されるDRAMワード線DWLと、各々に1列のDRAMセルがDMC接続されるDRAMビット線対DBLを含む。 [0081] The memory block MBij further includes a DRAM word line DWL of DRAM cells DMC of one row each of which is connected, the DRAM bit line pair DBL to DRAM cells in one row each is DMC connected. このDRA The DRA
Mビット線対DBLは、2本のビット線BLおよび/B M bit line pair DBL includes two bit lines BL and / B
Lにより構成される。 L by constructed. ビット線BLとビット線/BLには互いに相補な信号が伝達される。 Mutually complementary signal to the bit line BL and the bit line / BL is transmitted. DRAMセルDMC DRAM cell DMC
は、DRAMワード線DWLとDRAMビット線対DB Is, DRAM word line DWL and a DRAM bit line pair DB
Lの交点にそれぞれ配置される。 L is respectively arranged at the intersections of.

【0082】DRAMビット線対DBLそれぞれに対して、対応のビット線対上の電位差を検知し増幅するためのDRAMセンスアンプDSAが設けられる。 [0082] For each DRAM bit line pair DBL, DRAM sense amplifier DSA for detecting and amplifying potential difference on a corresponding bit line pairs are provided. このDR The DR
AMセンスアンプDSAはセンスアンプ活性化信号φS AM sense amplifier DSA is the sense amplifier activation signal φS
ANEおよび/φSAPEに応答してセンスアンプ駆動信号φSANおよび/φSAPを発生するセンスアンプ活性回路SAKによりその動作が制御される。 In response to ANE and / FaiSAPE its operation is controlled by the sense amplifier circuit SAK which generates sense amplifier driving signals φSAN and / FaiSAP with. DRAM DRAM
センスアンプDSAは、pチャネルMOSトランジスタが交差結合され、信号/φSAPに応答して高電位側のビット線電位を動作電源電位Vccレベルにまで昇圧するための第1のセンスアンプ部分と、nチャネルMOS The sense amplifier DSA, p-channel MOS transistor is cross-coupled, a first sense amplifier portion for boosting up in response to the signal / FaiSAP the operating power supply potential Vcc level bit line potential on the high potential side, n-channel MOS
トランジスタが交差結合され、信号φSANに応答して低電位側のビット線の電位をたとえば接地電位レベルの電位Vssへ放電する第2のセンスアンプ部分を含む。 Transistors are cross-coupled, including a second sense amplifier portion for discharging the potential of the response lower potential side bit line for example the ground potential level to a potential Vss to signal FaiSAN.

【0083】センスアンプ活性化回路SAKはセンスアンプ活性化信号/φSAPEに応答してオン状態となり、DRAMセンスアンプDSAの第1のセンスアンプ部分を活性化するためのセンスアンプ活性化トランジスタTR1と、センスアンプ活性化信号φSANEに応答してオン状態となり、DRAMセンスアンプDSAの第2のセンスアンプ部分を活性化するセンスアンプ活性化トランジスタTR2を含む。 [0083] Sense amplifier activating circuit SAK is turned on in response to sense amplifier activating signal / φSAPE, a sense amplifier activating transistor TR1 for activating the first sense amplifier portion of DRAM sense amplifier DSA, It is turned on in response to sense amplifier activating signal FaiSANE, a sense amplifier activating transistor TR2 which activates the second sense amplifier portion of DRAM sense amplifier DSA. トランジスタTR1はpチャネルMOSトランジスタにより構成され、トランジスタTR2はnチャネルMOSトランジスタにより構成される。 Transistor TR1 is constituted by p-channel MOS transistor, the transistor TR2 is constituted by n-channel MOS transistor. トランジスタTR1はオン状態となったときに動作電源電位Vccレベルの駆動信号/φSAPを各センスアンプDSAの一方電源ノードへ伝達する。 Transistor TR1 transmits a driving signal / FaiSAP operating supply potential Vcc level when turned on to one supply node of each sense amplifier DSA. トランジスタTR2はオン状態となったとき、DRAMセンスアンプDSAの他方電源ノードへ電位Vssレベルの信号φSANを伝達する。 When the transistor TR2 is that the ON state to transmit the potential Vss level signal φSAN to the other supply node of DRAM sense amplifier DSA.

【0084】このセンスアンプ活性化回路SAKからの信号/φSAPおよびφSANが出力される信号線/φ [0084] signal line to which a signal / FaiSAP and φSAN from the sense amplifier activating circuit SAK is output / phi
SAPと信号線φSANとの間に、イコライズ指示信号φEQに応答して両信号線をイコライズするイコライズトランジスタTEQが設けられる。 Between the SAP and the signal line FaiSAN, equalizing transistor TEQ is provided for equalizing the response both signal lines to equalize designating signal .phi.EQ. これにより、センスアンプ駆動信号線/φSAPおよびφSANはスタンバイ時には(Vcc+Vss)/2の中間電位にプリチャージされる。 Thus, the sense amplifier driving signal lines / FaiSAP and φSAN is in the standby are precharged to an intermediate potential of (Vcc + Vss) / 2.

【0085】DRAMビット線対DBL各々に対して、 [0085] with respect to DRAM bit line pair DBL, respectively,
プリチャージ・イコライズ信号φEQに応答して活性化され、対応のビット線対の各ビット線を所定のプリチャージ電位Vblにプリチャージしかつイコライズするプリチャージ/イコライズ回路PEが設けられる。 It is activated in response to a precharge and equalize signal .phi.EQ, precharge / equalize circuit PE which precharging and equalizing a predetermined precharge potential Vbl each bit lines of the corresponding bit line pairs are provided.

【0086】DRAMメモリブロックMBijはさらに、DRAMビット線対DBLそれぞれに対して設けられてコラム選択線CSL上の信号電位に応答してオン状態となり、対応のDRAMビット線対DBLをローカルI/O線対LIOへ接続する列選択ゲートCSGを含む。 [0086] DRAM memory block MBij further provided for each DRAM bit line pair DBL in response to a signal potential on column selecting line CSL turned on, the corresponding DRAM bit line pair DBL local I / O It contains the column selection gate CSG to connect to line pair LIO. コラム選択線CSLは2対のDRAMビット線に対し共通に設けられ、これにより同時に2つのDRAMビット線対DBLが選択される。 Column selecting line CSL is commonly provided to the DRAM bit line two pairs, thereby being selected DBL 2 single DRAM bit line pair at the same time. ローカルI/O線対はこの同時に選択される2対のDRAMビット線対からのデータをそれぞれ受けることができるように2対LIOa 2 pairs LIOa to local I / O line pair can receive data from the DRAM bit line pair of two pairs this simultaneously selected respectively
およびLIOb設けられる。 And LIOb are provided.

【0087】このメモリブロックMBijはさらに、ブロック活性化信号φBAに応答してローカルI/O線対LIOaおよびLIObをそれぞれグローバルI/O線対GIOaおよびGIObへ接続するIOゲートIOG [0087] IO gate IOG which connects to this memory block MBij further global I / O line pairs each local I / O line pair LIOa and LIOb in response to the block activation signal FaiBA GIOa and GIOb
aおよびIOGbを含む。 Including a and IOGb. コラム選択線CSLは図1に示す1つの列ブロックにわたって行方向に延在し、またグローバルI/O線対GIOaおよびGIObも1つの列ブロックにわたって行方向に延在する。 Column select line CSL extends over one column block in the row direction shown in FIG. 1, also the global I / O line pair GIOa and GIOb also extend in the row direction over one column block. ローカルI/ Local I /
O線対LIOaおよびLIObは1つのメモリブロック内においてのみ列方向に延在する。 O line pairs LIOa and LIOb extends in the column direction only in the one memory block.

【0088】図1との対応において、I/O線16aおよび16bはそれぞれ、ローカルI/O線対LIOaおよびLIObと、LIOゲートIOGaおよびIOGb [0088] In correspondence with FIG. 1, respectively I / O lines 16a and 16b, and LIOa and LIOb local I / O line pair, LIO gates IOGa and IOGb
と、グローバルI/O線対GIOaおよびGIObに対応する。 If, corresponding to the global I / O line pairs GIOa and GIOb.

【0089】SRAMは、それぞれに1行のSRAMセルSMCが接続されるSRAMワード線SWLと、それぞれに1列のSRAMセルSMCが接続されるSRAM [0089] SRAM SRAM may be a SRAM word line SWL one row of SRAM cells SMC are connected to respective, the SRAM cell SMC of one row on each connection
ビット線対SBLと、SRAMビット線対SBLそれぞれに設けられ対応のビット線対の電位差を検知し増幅するSRAMセンスアンプSSAを含む。 Including a bit line pair SBL, the SRAM sense amplifier SSA is provided for each SRAM bit line pair SBL to detect a potential difference corresponding bit line pair amplification.

【0090】双方向転送ゲート回路3は、SRAMビット線対SBLとグローバルI/O線対GIOとの間に設けられる双方向転送ゲートBTGaおよびBTGbを含む。 [0090] bi-directional transfer gate circuit 3 includes bidirectional transfer gates BTGa and BTGb provided between SRAM bit line pair SBL and global I / O line pair GIO. 双方向転送ゲートBTGaおよびBTGbはともに、データ転送指示信号φTSDおよびφTDSに応答してSRAMビット線対SBLとグローバルI/O線対GIOaおよびGIObとの間でのデータ転送を行なう。 Bi-directional transfer gate BTGa and BTGb together in response to a data transfer instructing signal φTSD and φTDS performs data transfer between the SRAM bit line pair SBL and global I / O line pairs GIOa and GIOb. データ転送指示信号φTSDは、SRAM部分からDRAM部分へのデータ転送を指示し、データ転送指示信号φTDSはDRAM部分からSRAM部分へのデータ転送を指示する。 Data transfer designating signal φTSD instructs data transfer from SRAM portion to DRAM portion, the data transfer instructing signal φTDS instructs data transfer from DRAM portion to SRAM portion.

【0091】図3は双方向転送ゲートBTGの構成の一例を示す図である。 [0091] FIG. 3 is a diagram showing an example of a configuration of a bi-directional transfer gate BTG. 図3において双方向転送ゲートBT Bi-directional transfer gate BT 3
G(BTGaまたはBTGb)は、データ転送指示信号φTSDに応答して活性化され、SRAMビット線対S G (BTGa or BTGb) is activated in response to data transfer designating signal FaiTSD, SRAM bit line pair S
BL上のデータをグローバルI/O線対GIOへ伝達するドライブ回路DR1と、データ転送指示信号φTDS A drive circuit DR1 which transmits data on the BL to the global I / O line pair GIO, the data transfer instructing signal φTDS
に応答して活性化され、グローバルI/O線対GIO上のデータをSRAMビット線対SBL上へ伝達するドライブ回路DR2を含む。 It is activated in response to, including the drive circuit DR2 for transmitting data on global I / O line pair GIO to SRAM bit line pair on SBL. ドライブ回路DR1およびDR Drive circuit DR1 and DR
2は、データ転送指示信号φTSDおよびφTDSが不活性状態の場合には出力ハイインピーダンス状態に設定される。 2, the data transfer instructing signal φTSD and φTDS is the case in an inactive state is set to the output high impedance state.

【0092】図4はDRAMアレイからSRAMアレイへのデータ転送時における動作を示す信号波形図である。 [0092] FIG 4 is a signal waveform diagram showing the operation when the data transfer from the DRAM array to the SRAM array. 以下、図2および図4を参照してDRAMアレイからSRAMへのデータ転送動作について説明する。 Hereinafter, with reference to FIGS. 2 and 4 will be described the data transfer operation from the DRAM array to the SRAM.

【0093】時刻t1以前のプリチャージ指示信号φE [0093] before time t1 of precharge instruction signal φE
Qが活性状態の“H”にある間、センスアンプ駆動信号線φSAN,/φSAP,ローカルI/O線対LIOおよびグローバルI/O線対GIOはそれぞれVcc/2 While Q is in "H" of the active state, the sense amplifier drive signal line φSAN, / φSAP, local I / O line pair LIO and global I / O line pair GIO respectively Vcc / 2
のプリチャージ電位に保持される。 It is holding the precharge potential. またこのときプリチャージ・イコライズ回路PEが活性化され、DRAMビット線対DBLをVcc/2(=Vbl)のプリチャージ電位にプリチャージしかつ各ビット線BL,/BLの電位をイコライズしている。 At this time precharge equalize circuit PE is activated, which equalizes the potential of the precharge vital respective bit lines BL, / BL precharge potential of the DRAM bit line pair DBL Vcc / 2 (= Vbl) .

【0094】時刻t1においてプリチャージ指示信号φ [0094] At the time t1 precharge instructing signal φ
EQが立下がると、プリチャージ・イコライズ回路PE When EQ falls, precharge equalize circuit PE
およびイコライズトランジスタTEQが不活性状態となる。 And equalize transistor TEQ are rendered inactive. この結果、センスアンプ駆動信号線φSANおよび/φSAPのイコライズ動作が完了し、かつDRAMビット線対DBLのイコライズ/プリチャージ動作が停止され、DRAMビット線対DBLとセンスアンプ駆動信号線φSANおよび/φSAPは中間電位Vcc/2 Consequently, equalizing operation of the sense amplifier drive signal line φSAN and / FaiSAP is complete, and equalize / precharge operation of DRAM bit line pair DBL is stopped, DRAM bit line pair DBL and sense amplifier driving signal lines φSAN and / FaiSAP the intermediate potential Vcc / 2
(ただしVss=0V)のフローティング状態となる。 A floating state (but Vss = 0V).

【0095】この後、外部から与えられるアドレスに従ってロウデコーダ14(図1参照)による行選択動作が行なわれ、時刻t2においてDRAMアレイ1(図1参照)において1本のワード線DWLが選択され、この選択ワード線DWLの電位が“H”に立上がる。 [0095] Thereafter, the row selecting operation of the row decoder 14 (see FIG. 1) is performed in accordance with the address given from the outside, one word line DWL in DRAM array 1 (see FIG. 1) is selected at time t2, the potential of the selected word line DWL rises to "H". この選択ワード線DWLに接続される1行のメモリセルがそれぞれ対応のDRAMビット線対DBL(DRAMビット線BLまたは/BL)に接続され、各DRAMビット線対DBLの電位がその接続されるメモリセルのデータに従って変化する。 Memory in which memory cells of one row connected to the selected word line DWL are connected to corresponding DRAM bit line pair DBL (DRAM bit line BL or / BL), respectively, the potentials of the DRAM bit line pair DBL is that connection It varies according to the data of the cell. 図4においては、電位“H”を記憶するメモリセルが選択された場合のDRAMビット線対DB In FIG. 4, DRAM bit line pair when the memory cell storing the potential "H" is selected DB
Lの電位変化を示している。 L of shows the potential change.

【0096】時刻t3においてセンスアンプ活性化信号φSANEが接地電位Vssから動作電源電位Vccレベルへ立上がり、センスアンプ活性化回路SAKに含まれるトランジスタTR2がオン状態となる。 [0096] rising sense amplifier activating signal φSANE at time t3, the operating power supply potential Vcc level from the ground potential Vss, and the transistor TR2 is turned on in sense amplifier activating circuit SAK. これにより、DRAMセンスアンプDSAに含まれる第2のセンスアンプ部が活性化され、DRAMビット線対DBLの低電位側のビット線の接地電位GNDレベルへの放電が行なわれる。 Thus, the second sense amplifier portion included in the DRAM sense amplifier DSA is activated, discharge is performed to the ground potential GND level of the low-potential side bit line of the DRAM bit line pair DBL.

【0097】時刻t4において、センスアンプ活性化信号/φSAPEが電位Vccから接地電位GNDレベルへ立下がり、センスアンプ活性化回路SAKに含まれるトランジスタTR1がオン状態となる。 [0097] At time t4, sense amplifier activating signal / FaiSAPE falls from the potential Vcc to the ground potential GND level, the transistors TR1 in sense amplifier activating circuit SAK is turned on. これによりDR This DR
AMセンスアンプDSAに含まれる第1のセンスアンプ部分が活性化され、DRAMビット線対DBLの高電位のビット線の電位が動作電源電位Vccレベルにまで充電される。 First sense amplifier portion included in the AM sense amplifier DSA is activated, the potential of the bit line of higher potential of the DRAM bit line pair DBL is charged to the operating power supply potential Vcc level.

【0098】時刻t5において、DRAMコラムデコーダ15(図1参照)による列選択信号に従って、1本のコラム選択線CSLが選択され、この選択されたコラム選択線CSLの電位が“H”に立上がる。 [0098] At time t5, in accordance with the column selection signal by the DRAM column decoder 15 (see FIG. 1), one column selecting line CSL is selected, the potential of the selected column selecting line CSL rises to "H" . これにより2 This 2
対のDRAMビット線対DBLが列選択ゲートCSGを介してローカルI/O線対LIO(LIOaおよびLI Local I / O line pair LIO DBL DRAM bit line pair pairs via a column selection gate CSG (LIOa and LI
Ob)へ接続される。 Is connected to the Ob). この結果、選択されたDRAMビット線対DBL上の電位がローカルI/O線対LIO上へ伝達され、ローカルI/O線対の電位はプリチャージ電位Vcc/2から変化する。 As a result, the potential on the selected DRAM bit line pair DBL is transmitted to the local I / O line pair LIO, the potential of local I / O line pair changes from the precharge potential Vcc / 2.

【0099】時刻t6においてブロック活性化信号φB [0099] block at the time t6 activation signal φB
Aが選択された行ブロックに対してのみ“H”に立上がり、I/OゲートIOGがオン状態となる。 Rises to "H" only for row block A is selected, I / O gate IOG is turned on. これによりローカルI/O線対LIO上の信号電位がグローバルI Thus global signal potential on local I / O line pair LIO I
/O線対GIO上へ伝達される。 / O line is transmitted to the pair GIO. ここで、選択された行ブロックは、選択されたワード線DWLを含む行ブロックを示す。 Here, the row block is selected, shows a row block including the selected word line DWL. この選択された行ブロックの指定は、たとえばDRAMワード線選択に用いられる行アドレスの上位2ビットをデコードすることにより行なわれる。 The designation of the selected row block is effected by decoding for example the high-order two bits of the row address used DRAM word line selection. このようにブロック分割動作を行なうことにより消費電流の低減を行なうことができる。 Thus it is possible to carry out the reduction of current consumption by performing a block division operation.

【0100】一方、SRAMにおいては、時刻ts1においてSRAMロウデコーダ21(図1参照)による行選択動作が行なわれ、SRAMアレイにおいて1本のS [0100] Meanwhile, in the SRAM, row selecting operation of SRAM row decoder 21 (see FIG. 1) at time ts1 is performed, one S in SRAM array
RAMワード線SWLが選択され、この選択されたSR RAM word line SWL is selected, the selected SR
AMワード線SWLの電位が“H”に立上がる。 The potential of the AM word line SWL rises to "H". DRA DRA
Mにおける行選択動作とSRAMにおける行選択動作は非同期的に行なわれる。 Row selecting operation in the row selecting operation and SRAM in M ​​are carried out asynchronously. SRAMワード線SWLに接続されるSRAMセルのデータがそれぞれ対応のSRAM Each corresponding SRAM data SRAM cells connected to the SRAM word line SWL
ビット線対SBL上に伝達される。 It is transmitted onto the bit line pair SBL. これにより、SRA As a result, SRA
Mビット線対SBLの電位はプリチャージ電位Vcc/ The potential of the M-bit line pair SBL is precharged potential Vcc /
2から、対応のSRAMセルの記憶情報に対応した電位に変化する。 2, changes corresponding to the information stored in the corresponding SRAM cell potential.

【0101】時刻t7においてデータ転送指示信号φT [0101] data at time t7 transfer instruction signal φT
DSが“H”に一定期間立上がる。 DS rises a certain period of time to "H". この時刻t7以前には、既にグローバルI/O線対GIOにDRAMセルのデータが伝達されており、かつSRAMビット線対SB The time t7 before already transmitted data of the DRAM cell to the global I / O line pair GIO, and SRAM bit line pair SB
LにはSRAMセルが接続されている。 SRAM cell is connected to the L. このデータ転送指示信号φTDSに応答して双方向転送ゲートBTGが活性化されてグローバルI/O線対GIO上の信号電位を対応のSRAMビット線対SBL上へ伝達する。 This in response to a data transfer instruction signal φTDS bidirectional transfer gate BTG is activated to transmit a signal potential on global I / O line pair GIO to the corresponding SRAM bit line pairs on SBL. これによりDRAMセルからSRAMセルへのデータ伝達が行なわれる。 Thus, the data transfer from the DRAM cell to the SRAM cell.

【0102】このデータ転送指示信号φTDSが活性化される時刻t7がブロック活性化信号φBAが立上がる時刻t6およびSRAMワード線SWLの選択が行なわれる時刻ts1の両者よりも後の時点であるという関係を満足する限り、時刻ts1と時刻t1ないし時刻t6 [0102] relationship is a time point later than both time ts1 this data transfer instruction signal φTDS selection of time t6 and the SRAM word line SWL time t7 activated rises block activating signal φBA is performed as long as satisfying the time ts1 and time t1 to the time t6
との前後関係は任意である。 Before and after the relationship between is optional. SRAMからDRAMへのデータ転送指示信号φTSDはこのサイクルにおいては、非活性状態の“L”に維持される。 Data transfer instruction signal φTSD from SRAM to DRAM is in this cycle is maintained at "L" of the inactive state.

【0103】時刻t8において選択されたDRAMワード線DWLの電位が“L”に立下がり、また時刻ts2 [0103] potential of the DRAM word line DWL, which has been selected at the time t8 falls to "L", the also time ts2
において選択されたSRAMワード線SWLの電位が“L”へ立下がり、各信号が初期状態へ復帰することにより、このDRAMからSRAMへのデータ転送サイクルが完了する。 Falls to the potential "L" of the SRAM word line SWL selected in by each signal is restored to the initial state, the data transfer cycle from the DRAM to SRAM is completed.

【0104】前述のごとく、DRAMコラムデコーダ1 [0104] As described above, DRAM column decoder 1
5(図1参照)は各列ブロック12において1本のコラム選択線CSLを選択している。 5 (see FIG. 1) has selected column select line CSL of one in each column block 12. 1本のコラム選択線C One of the column select line C
SLは2対のDRAMビット線対DBLを選択する。 SL selects the DRAM bit line pairs DBL of 2 pairs. D
RAMからSRAMへのデータ転送は各列ブロック並列に行なわれる。 Data transfer from the RAM to the SRAM is carried out in parallel each column block. したがって、この図に示す実施例において、16ビットのデータが一括して転送される。 Accordingly, in the embodiment shown in this figure, 16 bits of data are transferred collectively. 但しこの関係は列ブロックが8個設けられており、各列ブロックから2対のDRAMビット線対が選択される構成の場合であり、一括して転送されるデータのビット数はこの列ブロックの数または一度に選択されるDRAMビット線対の数に応じて変化する。 However and this relationship is provided eight column blocks is the case of the structure DRAM bit line pair two pairs from each column block is selected, the number of bits of data transferred at once is the column block It varies depending on the number of DRAM bit line pair to be selected to the number or a time. これにより、適切な大きさのブロックサイズを設定することができる。 Thus, it is possible to set the block size of appropriate size.

【0105】図4に示すように、ほぼ時刻t8においてDRAMワード線の駆動信号DWLが不活性状態に立下がると、応じてデータ転送指示信号φTDSも“L”へ立下がっている。 [0105] As shown in FIG. 4, it is substantially a driving signal DWL in DRAM word line falls to the inactive state at time t8, the fall of the data transfer instructing signal φTDS be "L" in response. この時刻t8の時点でローカルI/O Local I / O at the time of this time t8
線対LIOとSRAMビット線対SBLとは非接続状態となり、DRAMアレイとSRAMアレイとは電気的に切離される。 The line pair LIO and SRAM bit line pair SBL in a non-connected state, the DRAM array and the SRAM array are electrically disconnected. この時刻t8以後、DRAM部とSRAM This time t8 after, DRAM portion and SRAM
部とは独立した動作が可能となる。 It is possible to operate independently from the department. したがって、図5に示すように、時刻t8′でデータ転送指示信号φTDS Accordingly, as shown in FIG. 5, the data transfer instruction signal at time t8 'φTDS
を不活性状態とした場合、このときまだDRAMアレイにおいてはワード線駆動信号DWLは活性状態の“H” The case of inactivated, the word line driving signal DWL in this case still DRAM array of active "H"
を維持している。 It has maintained. このとき、DRAMへは外部から新たにアクセスすることはできないが、SRAMアレイ部へは外部からアクセスすることができる。 In this case, the the DRAM can not be newly accessed externally, can be accessed from the outside to the SRAM array portion.

【0106】すなわち、図5に示すように、時刻t8′ [0106] That is, as shown in FIG. 5, time t8 '
でデータ転送指示信号φTDSを“L”に立下げたとき、たとえDRAMアレイが活性状態にあったとしても、SRAMアレイは時刻ts2でスタンバイ状態に移行した後所定時間を経て新たにアクセスすることが可能となる。 In when lowered to "L" data transfer instruction signal FaiTDS, even if DRAM array was in the active state, SRAM array can be newly accessed after a predetermined time after the transition to the standby state at time ts2 It can become. したがって、この時刻t8′以降においては、 Therefore, at this time t8 'later,
SRAM部へはDRAMの状態にかかわらずアクセスすることが可能となる。 It is possible to access regardless of the state of the DRAM to the SRAM portion. たとえば、時刻t8′において、 For example, at time t8 ',
キャッシュミス時のデータをSRAMアレイから読出すこともできる。 It is also possible to read the data at the time of a cache miss from the SRAM array.

【0107】またDRAMのスタンバイ状態復帰前に新たに外部アドレスを設定してSRAMへアクセスすることもできる。 [0107] It is also possible to access to the SRAM to set a new external address before the standby state return of the DRAM. これは、SRAMはDRAMのようなRA This is, SRAM is such as DRAM RA
Sプリチャージ動作を何ら必要とせず、スタンバイ状態復帰後高速でアクセスすることができるからである。 S without precharging any need, because it can be accessed at high speed after the standby state restoration.

【0108】図5においては、時刻t9′においてDR [0108] In Figure 5, DR at time t9 '
AMワード線駆動信号DWLが“L”に立下がり、時刻t10においてイコライズ信号φEQが活性化され、D Falls to AM word line drive signal DWL is "L", the equalizing signal φEQ is activated at time t10, D
RAMビット線対DBLのイコライズおよびプリチャージ動作が始まる。 Equalizing and precharging operation of the RAM bit line pair DBL is started. このときまた同様にセンスアンプ駆動信号線φSANおよび/φSAPのイコライズ動作も行なわれる。 Equalizing operation in this case also the sense amplifier drive signal line similarly φSAN and / FaiSAP also performed. DRAMにおいては、時刻t9′から数10 In the DRAM, a few from time t9 '10
n秒経過した後の時刻t11においてその周辺回路を含めてスタンバイ状態に復帰する。 At a time t11 after a lapse n seconds including its peripheral circuit returns to the standby state. このDRAMアレイへは、所定の時間RASプリチャージ時間が経過した後でなければDRAMへはアクセスすることができない。 To the DRAM array can not be accessed to the DRAM only after a predetermined time RAS precharge time has elapsed. しかしながら、SRAMアレイでは、時刻ts2でSRA However, in the SRAM array, SRA at the time ts2
Mワード線SWL1を非選択状態とした後、数n秒後の時刻ts3において、外部アドレスに従って別のSRA After the M word lines SWL1 and non-selected state, at time ts3 after several n seconds, another SRA according to the external address
Mワード線SWL2を選択し、この選択されたSRAM Select the M word lines SWL2, the selected SRAM
ワード線SWL2に接続されるメモリセルへのアクセス(データの読出しまたは書込み)を行なうことができる。 Access to the memory cells connected to the word line SWL2 (read or write data) can be performed.

【0109】このデータ転送指示信号φTDSが不活性状態の“L”に立下がる時刻ts2から、次いでSRA [0109] standing from down time ts2 to "L" in the data transfer instruction signal φTDS is inactive, then SRA
Mワード線SWL2を活性化するこのとできる時刻ts Time ts which can this activates the M word lines SWL2
3との間の時間は外部仕様で適当な値に設定される。 3 as the time between is set to an appropriate value in external specification. このように、DRAMのスタンバイ状態復帰前に、SRA In this way, before the standby state return of DRAM, SRA
Mへのアクセスを可能とすることにより、高速で動作する半導体記憶装置、特にキャッシュ内蔵半導体記憶装置を得ることができる。 By allowing access to M, a semiconductor memory device which operates at high speed, it is possible to obtain particularly semiconductor memory device containing a cache.

【0110】このSRAMのワード線SWL2の選択期間は、DRAMにおけるセンスアンプのセンスおよびラッチ動作の後に列選択動作を行なう必要がないためごく短期間で十分であり、時刻ts4においてこのSRAM [0110] The selection period of the word line SWL2 in SRAM is sufficient very short period of time because there is no need to perform a column selecting operation after the sensing and latch operation of the sense amplifier in DRAM, the SRAM at time ts4
へのアクセスが完了する。 Access to is completed. この時刻ts3から時刻ts Time ts from this time ts3
4の時間は通常のSRAMにおいては、せいぜい10n 4 In a normal SRAM is time, at most 10n
秒程度であり、DRAMのスタンバイ時にそのSRAM Is about seconds, the SRAM at the time of standby of DRAM
へのアクセスが完了する。 Access to is completed. このようなDRAMアレイのスタンバイ状態復帰前にSRAMへのアクセスをする構成は、SRAMとDRAMをそれぞれ別々のアドレスによりアドレス指定してアクセスすることが可能となるという本発明の半導体記憶装置によって可能となる。 Configuration for access to such a DRAM array SRAM before the standby state return is possible by the semiconductor memory device of the present invention that was addressed by each separate address the SRAM and DRAM and can access Become.

【0111】図6はSRAMからDRAMへのデータ転送時の動作を示す信号波形図である。 [0111] FIG. 6 is a diagram of signal waveforms showing operation in data transfer from SRAM to DRAM. 以下、図2および図6を参照してこのSRAMからDRAMへのデータ転送動作について説明する。 Hereinafter, with reference to FIGS. 2 and 6 will be described the data transfer operation to the DRAM from the SRAM. DRAM部分の動作は、時刻t1ないし時刻t6までは、図4に示すDRAMからS Operation of the DRAM portion, until the time t1 to time t6, S from the DRAM shown in FIG. 4
RAMへのデータ転送時のそれと全く同様である。 It is exactly the same as that at the time of data transfer to the RAM. またSRAM部分の動作においても、時刻ts1においてS Also in the operation of the SRAM portion, S at time ts1
RAMワード線SWLの電位が“H”に立上がることは図4に示す波形図と全く同様である。 The potential of the RAM word line SWL rises to "H" is exactly the same as the waveform diagram shown in FIG.

【0112】時刻ts1および時刻t6の後、すなわちDRAMビット線対DBLがグローバルI/O線対GI [0112] After the time ts1 and time t6, i.e. the DRAM bit line pair DBL is global I / O line pair GI
Oへ接続され、かつSRAMビット線対SBLにSRA Connected to O, and SRA to SRAM bit line pair SBL
Mセル(SMC)が接続された後、時刻t7から一定の期間データ転送指示信号φTSDが活性化され、“H” After M cells (SMC) has been connected, a period of time the data transfer instructing signal φTSD from time t7 is activated, "H"
に立上がる。 It rises to. これに応答して双方向転送ゲートBTGが活性化されてSRAMビット線対SBL上の信号をグローバルI/O線対GIO(GIOa,GIOb)、ローカルI/O線対LIO(LIOa,LIOb)を介してDRAMビット線対DBL上へ伝達する。 Bi-directional transfer gate BTG in response thereto is activated SRAM bit line pair SBL on signals global I / O line pair GIO (GIOa, GIOb), a local I / O line pair LIO (LIOa, LIOb) via transmission to DRAM bit line pair DBL on it. これにより、 As a result,
選択されたDRAMビット線対DBLに接続されるDR DR connected to the selected DRAM bit line pair DBL
AMセルのデータの書換えが行なわれる。 Rewriting of data of AM cell is performed. すなわち、S In other words, S
RAMセルのデータがDRAMセルへ転送される。 Data in the RAM cell is transferred to the DRAM cell. このSRAMアレイからDRAMアレイへのデータ転送サイクル中はデータ転送指示信号φTDSは非活性状態の“L”に維持される。 During this data transfer cycle from SRAM array to the DRAM array is a data transfer instruction signal φTDS is maintained at "L" of the inactive state. 図3に示す双方向データ転送回路の構成においては、転送指示信号φTDSおよびφTS In the configuration of a bidirectional data transfer circuit shown in FIG. 3, the transfer instruction signal φTDS and φTS
Dに従ってドライブ回路DR1およびDR2のいずれか一方しか駆動されていない。 Only either one of the drive circuits DR1 and DR2 are not driven in accordance with D. この場合、SRAMアレイからDRAMアレイへのデータ転送とDRAMアレイからSRAMアレイへのデータ転送とは同時に行なうことはできない。 In this case, it can not be done simultaneously with the data transfer from the data transfer and DRAM array from the SRAM array to the DRAM array to the SRAM array. このため、高速でSRAMアレイとDRA Thus, SRAM array with DRA at high speed
Mアレイのデータ転送を行なう必要が生じた場合に対処することができない場合が生じる。 If necessary to perform a data transfer M array can not cope when generated it occurs.

【0113】図7は、双方向データ転送ゲートの他の構成例を示す図である。 [0113] Figure 7 is a diagram illustrating another configuration example of a bidirectional data transfer gate. 図7において、双方向転送ゲート回路80は、図1に示す双方向転送ゲート回路3に含まれる転送ゲートBTGに対応する。 7, bi-directional transfer gate circuit 80 corresponds to the transfer gate BTG included in bi-directional transfer gate circuit 3 shown in FIG. 単位双方向データ転送回路80は、SRAMアレイからゲート81を介して伝達されたデータを増幅しかつ保持する第1のラッチ8 Unit bidirectional data transfer circuit 80, a first latch 8 to amplify and hold data transmitted through the gate 81 from the SRAM array
5と、DRAMアレイから転送されたデータをゲート8 5, the gate 8 the data transferred from DRAM array
4を介して受けて増幅するアンプ86を含む。 Received via the 4 comprises an amplifier 86 for amplifying. このアンプ回路86は、またデータ保持機能をも備える。 The amplifier circuit 86 is also provided with a data retaining function. ゲート81は、転送制御信号DTLに応答してSRAMビット線対SBL,*SBL上のデータをラッチ85へ伝達する。 Gate 81, in response to a transfer control signal DTL transferring SRAM bit line pair SBL, the data on the * SBL to latch 85. ゲート82は、転送制御信号DTAに応答してラッチ85のラッチデータをグローバルI/O線GIO,* Gate 82, the transfer control signal DTA in response global latch data of the latch 85 I / O lines GIO, *
GIOへ伝達する。 Transmitted to the GIO. ゲート83は、アンプ86で増幅されたデータを転送制御信号DTS2(制御信号DTS) Gate 83, the transfer control signal data amplified by amplifier 86 DTS2 (control signal DTS)
に応答してSRAMビット線対SBL,*SBLへ伝達する。 SRAM bit line pair SBL in response to, and transmits to the * SBL. ゲート84は、転送制御信号DTS1(制御信号DTS)に応答してグローバルI/O線GIO,*GI Gate 84, global I / O line GIO in response to transfer control signal DTS1 (control signal DTS), * GI
O上のデータをアンプ86へ伝達する。 The data on the O to transfer to the amplifier 86. 制御信号WDE Control signal WDE
は、DRAMアレイへのアクセス要求時に発生される制御信号であり、内部データバス(書込みデータ線対)D Is a control signal generated at the time of request for access to the DRAM array, an internal data bus (write data line pair) D
BW,*DBW上のデータをゲート81の入力部へ伝達する。 BW, transmits the data on * DBW to an input of the gate 81. 転送制御信号DTLおよびDTAはSRAMビット線対SBL,*SBLのデータをDRAMアレイのグローバルI/O線対GIO,*GIOへ伝達するときに順次発生される。 Transfer control signal DTL and DTA are SRAM bit line pair SBL, * a global I / O line pair GIO in the SBL data DRAM array, are successively generated to propagate into * GIO. 制御信号DTS1およびDTS2はD Control signals DTS1 and DTS2 are D
RAMアレイからSRAMアレイへのデータ転送時に発生される。 It is generated from the RAM array at the time of data transfer to the SRAM array. この制御信号DTS1およびDTS2は実質的に同じ制御信号であり、ほぼ同一のタイミングで発生される。 The control signals DTS1 and DTS2 are substantially the same control signals are generated at substantially the same timing. この制御信号DTL,DTA,DTS1およびDTS2は、前述の制御信号φTDSおよびφTSDと同様にして発生される。 The control signal DTL, DTA, DTS1 and DTS2 are generated in the same manner as the control signal φTDS and φTSD described above. これらの制御信号は、後に説明するが、双方向データ転送制御回路から発生される。 These control signals will be described later, it is generated from the bi-directional data transfer control circuit. ここで符号SBL,GIOは符号*SBL,*GIOと対で用いられるときは一本の信号線を示す。 Here code SBL, GIO when used by the symbol * SBL, * GIO pair shows the one signal line.

【0114】図8は図7に示す単位双方向転送ゲート回路80の具体的構成の一例を示す図である。 [0114] FIG. 8 is a diagram showing an example of a specific structure of unit bi-directional transfer gate circuit 80 shown in FIG. 図8において、ゲート81は、SRAMビット線SBLに結合されるゲート回路81aと、相補SRAMビット線*SBL 8, the gate 81 includes a gate circuit 81a coupled to the SRAM bit lines SBL, complementary SRAM bit line * SBL
に結合されるゲート回路81bを含む。 And a gate circuit 81b coupled to. ゲート回路81 Gate circuit 81
aはそのゲートがSRAMビット線SBLに接続されるnチャネルMOSトランジスタ811aと、そのゲートに転送制御信号DTLが与えられるnチャネルMOSトランジスタ812aを含む。 a comprises the n-channel MOS transistor 811a having its gate connected to SRAM bit line SBL, the n-channel MOS transistor 812a which is given the transfer control signal DTL at its gate. ゲート回路81bは、そのゲートがSRAMビット線*SBLに結合されるnチャネルMOSトランジスタ811bと、そのゲートに転送制御信号DTLが与えられるnチャネルMOSトランジスタ812bを含む。 The gate circuit 81b includes the n-channel MOS transistor 811b having its gate coupled to SRAM bit line * SBL, the n-channel MOS transistor 812b which is given the transfer control signal DTL at its gate. トランジスタ811aおよび81 Transistors 811a and 81
1bの一方導通端子は接地電位Vssに接続される。 One conduction terminal of 1b is connected to the ground potential Vss. このゲート回路81aおよび81bは対応のSRAMビット線SBL,*SBLのデータを制御信号DTLに応答して反転してラッチ回路85へ伝達する。 The gate circuits 81a and 81b are corresponding SRAM bit line SBL, transmitted to latch circuit 85 is inverted in response to the control signal DTL data * SBL.

【0115】ラッチ回路85はゲート回路81aおよび81bのデータをラッチするインバータラッチを含む。 [0115] Latch circuit 85 includes an inverter latch for latching data of the gate circuits 81a and 81b.
このインバータラッチはインバータ回路IVL1およびIVL2から構成される。 The inverter latch is composed of the inverter circuit IVL1 and IVL2. このラッチ回路85は、インバータ出力を反転して伝達するインバータ回路IVL3 The latch circuit 85, an inverter circuit IVL3 to invert and transmit an inverter output
およびIVL4をさらに含む。 And further comprising a IVL4. インバータ回路IVL3 Inverter circuit IVL3
はゲート回路81aからのデータを反転する。 It inverts the data from the gate circuit 81a. インバータ回路IVL4はゲート回路81bの出力を反転する。 The inverter circuit IVL4 inverts the output of the gate circuit 81b.
ゲート82は、転送制御信号DTAに応答してオン状態となり、ラッチ回路85の出力をグローバルI/O線G The gate 82 is turned on in response to transfer control signal DTA, the global I / O line G the output of the latch circuit 85
IO,*GIOおよびゲート84の入力へ伝達するnチャネルMOSトランジスタ82aおよび82bを含む。 IO, and an n channel MOS transistors 82a and 82b for transmission to the input of * GIO and a gate 84.

【0116】ゲート84はグローバルI/O線GIO上のデータおよびゲート82aの出力をそのゲートに受けるnチャネルMOSトランジスタ841aと、データ転送制御信号DTS1に応答してオン状態となり、トランジスタ841aの出力をアンプ86の入力へ伝達するn [0116] The gate 84 and the n-channel MOS transistor 841a receiving the output of the data and gate 82a on global I / O line GIO to the gate, in response to the data transfer control signal DTS1 turned on, the output of the transistor 841a n to be transmitted to the input of the amplifier 86
チャネルMOSトランジスタ842と、転送制御信号D Channel MOS transistor 842, the transfer control signal D
TS1に応答してオン状態となり、トランジスタ842 Turned on in response to the TS1, the transistor 842
aおよびアンプ86の一方出力を伝達するnチャネルM n-channel M for transmitting the one output of a and amplifier 86
OSトランジスタ843aを含む。 Including the OS transistor 843a.

【0117】ゲート回路84bは、ゲート回路84aと同様に、グローバルI/O線*GIO上のデータおよびゲート82bの出力をゲートに受けるnチャネルMOS [0117] The gate circuit 84b, like the gate circuit 84a, n-channel MOS receiving an output of the data and gate 82b on global I / O line * GIO gate
トランジスタ841bと、転送制御信号DTS1に応答してオン状態となり、トランジスタ842bの出力を伝達するnチャネルMOSトランジスタ843bを含む。 And the transistor 841b, turned on in response to transfer control signal DTS1, an n channel MOS transistor 843b for transmitting an output of the transistor 842b.

【0118】アンプ86は、互いに並列に接続されるp [0118] amplifier 86, p, which is connected in parallel with each other
チャネルMOSトランジスタTM1a,TM1bと、互いに並列に接続されるpチャネルMOSトランジスタT Channel MOS transistor TM1a, and TM1b, p-channel MOS transistor T is connected in parallel with each other
M2a,TM2bを含む。 M2a, including TM2b. トランジスタTM1aのゲートへは転送制御信号DTS1が与えられ、トランジスタTM1bのゲートは、トランジスタTM2a,TM2b The to the gate of transistor TM1a given transfer control signal DTS1, the gate of the transistor TM1b the transistors TM2a, TM2b
の一方導通端子が接続される。 One conduction terminal connected to. トランジスタTM2aのゲートはトランジスタTM1a,TM1bの一方導通端子が接続される。 The gate of the transistor TM2a transistors TM1a, one conduction terminal connected to TM1b. トランジスタTM2bのゲートへは転送制御信号DTS1が与えられる。 The to the gate of transistor TM2b given transfer control signal DTS1. トランジスタTM1 Transistor TM1
a,TM1b、およびTM2a,TM2bの他方導通端子が電源電位(Vcc)に接続される。 a, TM1b, and TM2a, the other conduction terminal of TM2b is connected to the power supply potential (Vcc).

【0119】ゲート83は、転送制御信号DTS2に応答してオン状態となり、トランジスタ843aからのデータをSRAMビット線*SBLおよびゲート87aへ伝達するnチャネルMOSトランジスタ83aを含む。 [0119] The gate 83 is turned on in response to transfer control signal DTS2, an n-channel MOS transistor 83a for transmitting data from transistor 843a to SRAM bit line * SBL and the gate 87a.
このゲート83はまた、転送制御信号DTS2に応答してオン状態となり、トランジスタ843bの出力をSR The gate 83 also is responsive turned on to transfer control signal DTS2, the output of the transistor 843b SR
AMビット線SBLおよびゲート回路87bへ伝達するnチャネルMOSトランジスタ83bを含む。 And an n channel MOS transistor 83b for transmission to AM bit line SBL, and a gate circuit 87b.

【0120】ゲート87は、データ線DBWとSRAM [0120] gate 87, data lines DBW and SRAM
ビット線*SBLを接続するゲート回路87aと、データ線*DBWとSRAMビット線SBLとを接続するゲート回路87bを含む。 Includes a gate circuit 87a for connecting the bit line * SBL, the gate circuit 87b for connecting the data line * DBW and SRAM bit lines SBL. ゲート回路87aは、DRAM Gate circuit 87a is, DRAM
コラムデコーダ(これはSRAMコラムデコーダの出力と共有されていてもよい)の出力CDに応答してオン状態となるMOSトランジスタ871aと、DRAMアレイへのアクセス指示信号WEDに応答してオン状態となり、内部データ線DBWをトランジスタ871aへ接続するnチャネルMOSトランジスタ872aを含む。 A MOS transistor 871a which is turned column decoder (which may be shared with the output of the SRAM column decoder) in response to the output CD of, in response to the access instruction signal WED to the DRAM array turned on, and an n channel MOS transistor 872a which connects the internal data line DBW to transistor 871 a. ゲート回路87bは、SRAMコラムデコーダ出力CDに応答してオン状態となるMOSトランジスタ871b The gate circuit 87b is, MOS transistor 871b which is turned on in response to SRAM column decoder output CD
と、DRAMアレイアクセス指示信号WDEに応答してオン状態となり、内部データ線*DBWをトランジスタ871bに接続するnチャネルMOSトランジスタ87 If, turned on in response to DRAM array access designating signal WDE, n-channel MOS transistor 87 for connecting the internal data line * DBW to transistor 871b
2bを含む。 Including 2b.

【0121】この制御信号WDEは、後に説明するが、 [0121] The control signal WDE is described later,
半導体記憶装置のDRAMアレイへの外部からのアクセス時(特にデータ書込時)に発生される制御信号である。 A control signal generated at the time of access from the outside to the DRAM array in the semiconductor memory device (especially data writing). このDRAMアレイへのアクセス指示は、外部制御信号(CI#,W#;後に説明する)に応答して発生される。 The access instruction to the DRAM array, external control signal; generated in response to (CI #, W # is described later). 内部データ線DBW,*DBWは書込みデータを伝達するためのデータ線であり入出力回路に含まれる入力回路(後に説明する)に接続される。 Internal data lines DBW, * DBW are connected to an input circuit included in the data line a and output circuit for transmitting the write data (described later). 次にこの図7および図8に示す双方向データ転送ゲート回路の動作についてその動作波形図である図9および図10を参照して説明する。 Will now be described with reference to FIGS. 9 and 10 is an operation waveform diagram for operation of the bidirectional data transfer gate circuit shown in FIGS.

【0122】まず、図9を参照してSRAMアレイからDRAMアレイへのデータ転送動作について説明する。 [0122] First, referring to FIG. 9 will be described the data transfer operation from the SRAM array to the DRAM array.

【0123】まず時刻t1においてSRAMアレイにおいてワード線の選択が行なわれ、SRAMビット線対S [0123] First selection of the word line in the SRAM array at time t1 is performed, SRAM bit line pair S
BL上のデータがそこに接続されるメモリセルのデータに応じて確定する。 Determined in accordance with the data of the memory cell data on the BL is connected thereto.

【0124】続いて、SRAMアレイからDRAMアレイへのデータ転送指示に応答してまず時刻t2において、データ転送指示信号DTLが発生される。 [0124] Subsequently, at the first time t2 in response from the SRAM array to the data transfer command to the DRAM array, data transfer designating signal DTL is generated. これに応答して、図8に示すトランジスタ812a,812bがオン状態となり、SRAMビット線SBLおよび*SB In response, transistors 812a shown in FIG. 8, 812b are turned on, SRAM bit lines SBL and * SB
Lのデータが反転してラッチ85へ伝達される。 L data is transmitted by inverting the latch 85. ラッチ85はこのデータをインバータラッチIVL1,IVL Latch 85 is inverter latch IVL1 this data, IVL
2でラッチする。 Latched on the 2. このラッチされたデータをインバータ回路IVL3およびIVL4で反転されてゲート回路8 The latched data is inverted by an inverter circuit IVL3 and IVL4 gate circuit 8
2aおよび82bへ伝達される。 It is transmitted to the 2a and 82b. したがって、時刻t2 Therefore, the time t2
においてデータ転送指示信号DTLが発生されるとラッチ85のラッチデータが対応のSRAMビット線SBL When the data transfer instruction signal DTL is generated latched data of the latch 85 corresponding SRAM bit line SBL in
*SBLの内容に対応した値となる。 * Becomes a value corresponding to the contents of the SBL.

【0125】ラッチ85におけるラッチデータが確定すると、次いで転送制御信号DTAが時刻t3において発生される。 [0125] When the latch data in latch 85 is established, then the transfer control signal DTA is generated at time t3. これに応答してゲート回路82aおよび82 Gate circuits 82a and 82 in response thereto
bがオン状態となり、ラッチ85のラッチデータがグローバルI/O線GIOおよび*GIOへそれぞれ伝達される。 b is turned on, the latch data of the latch 85 are respectively transmitted to global I / O lines GIO and * GIO.

【0126】このときDRAMアレイからSRAMアレイへのデータ転送は行なわれないため制御信号DTS [0126] Control signal DTS for data transfer is not performed from this time the DRAM array to the SRAM array
(DTS1,DTS2)とDRAMアレイアクセス指示信号WDEが不活性状態の“L”の状態にある。 (DTS1, DTS2) and DRAM array access designating signal WDE is in the state of "L" in an inactive state. したがって、トランジスタ842a,842b、およびゲート回路83a,83bはすべてオフ状態にある。 Therefore, some transistors 842a, 842b, and gate circuits 83a, all 83b is turned off. また、アンプ86も不動作状態にある。 In addition, the amplifier 86 is also in the non-operating state.

【0127】次にDRAMアレイからSRAMアレイへのデータ転送動作について図10を参照して説明する。 [0127] now be described with reference to FIG. 10 for the data transfer operation from the DRAM array to the SRAM array.

【0128】図10に示す時刻t1以前においてDRA [0128] DRA before the time t1 shown in FIG. 10
Mアレイにおけるワード線選択動作が行なわれ、選択されたメモリセルのデータがグローバルI/O線対GIO Word line selecting operation in M ​​array is performed, data is global I / O line pair GIO of the selected memory cell
上へ伝達され、時刻t1において確定する。 It is transferred onto, determined at time t1.

【0129】続いて時刻t2において、DRAMアレイからSRAMアレイへのデータ転送を指示する制御信号DTS(DTS1,DTS2)が発生される。 [0129] Subsequently, at time t2, control signal DTS instructing data transfer from DRAM array to the SRAM array (DTS1, DTS2) is generated. これに応答してトランジスタ842a,842b,83a,83 Transistor 842a in response to this, 842b, 83a, 83
bがオン状態となり、ゲート84およびゲート83が導通状態となる。 b is turned on, the gate 84 and gate 83 becomes conductive. アンプ86においては、制御信号DTS In the amplifier 86, the control signal DTS
(DTS1)が“L”のとき、トランジスタTM1aおよびTM2bがオン状態にあり、そのトランジスタ84 When (DTS1) is "L", the transistors TM1a and TM2b are in ON state, the transistor 84
2aおよび842bの一方ノードの電位を“H”に保持している。 The potential of one node 2a and 842b are held to "H". 制御信号DTSが時刻t2で発生されるとトランジスタTM1a,TM2bがオフ状態となる。 When the control signal DTS is generated at time t2 transistor TM1a, TM2b is turned off. トランジスタTM1aとトランジスタTM2bのオン・オフ状態はトランジスタ842aおよび842bを介してD D on-off state of the transistor TM1a and transistor TM2b via the transistor 842a and 842b
RAMアレイのグローバルI/O線GIO,*GIO線から伝達されたデータに応じて変化する。 Global I / O line GIO of RAM array, changes in accordance with the data transmitted from the * GIO line. 制御信号DT Control signal DT
Sが発生されない場合、アンプ86の入出力ノードは電源電位Vccに充電されている。 If S is not generated, input and output nodes of the amplifier 86 is charged to the power supply potential Vcc. グローバルI/O線G Global I / O lines G
IOへのデータが“H”の場合、トランジスタ841a If the data to the IO is "H", the transistor 841a
がオン状態、トランジスタ841bがオフ状態である。 But the on state, the transistor 841b is in the off state.
この状態で、転送制御信号DTS1が発生されると、トランジスタ842aおよび842bがオン状態となり、 In this state, when the transfer control signal DTS1 is generated, the transistors 842a and 842b are turned on,
トランジスタTM1a,TM2bがオフ状態となる。 Transistor TM1a, TM2b is turned off. したがって、トランジスタ842a,841aを介してトランジスタTM1bおよびTM1aの入出力ノードの電位が接地電位Vssに放電される。 Accordingly, the transistors 842a, the potential of the output node of the transistors TM1b and TM1a via 841a is discharged to the ground potential Vss. 一方、トランジスタ841bはオフ状態であるため、トランジスタTM2 Meanwhile, since the transistor 841b is off, the transistor TM2
a,TM2bの入出力ノードは、トランジスタTM2a a, input and output node of TM2b, the transistor TM2a
がオン状態となることにより“H”に維持される。 There is maintained at "H" by which is turned. これにより、トランジスタ843aおよび83aを介してグローバルI/O線GIOのデータが反転されてSRAM Thus, data on the global I / O line GIO through the transistors 843a and 83a is inverted by SRAM
ビット線*SBL上へ伝達され、かつグローバルI/O Is transmitted to the bit line * SBL, and global I / O
線*GIO上のデータがトランジスタ843bおよび8 Line * data on the GIO the transistor 843b and 8
3bを介してSRAMビット線SBL上へ反転されて伝達される。 It is transmitted after being inverted onto SRAM bit line SBL through 3b.

【0130】このとき、SRAMアレイからDRAMアレイへのデータ転送が行なわれないため制御信号DTA [0130] At this time, the control signal DTA for data transfer is not performed from the SRAM array to the DRAM array
およびDTLは“L”にある。 And DTL is in the "L". この転送制御信号DTS The transfer control signal DTS
は、図3,図4,図5および図6に示す転送制御信号φ Is 3, 4, the transfer control signal φ shown in FIGS. 5 and 6
TDSと等価な信号となる。 The TDS and the equivalent signal.

【0131】この図7および図8に示す構成によれば、 [0131] According to the configuration shown in FIGS. 7 and 8,
SRAMビット線SBL,*SBLのデータはゲート8 SRAM bit line SBL, * SBL data gate 8
1、ラッチ85およびゲート82を介してグローバルI 1, the global I via the latch 85 and the gate 82
/O線GIO,*GIOへ伝達される。 / O lines GIO, is transmitted to the * GIO. またグローバルI/O線GIO,*GIOのデータはゲート84,アンプ86およびゲート83を介してSRAMビット線SB The global I / O lines GIO, * GIO data gate 84, SRAM bit line via the amplifier 86 and the gate 83 SB
L,*SBLへ伝達される。 L, is transmitted to the * SBL. したがって、この構成によればそれぞれデータ転送経路が異なり、かつラッチ85 Therefore, unlike each data transfer path according to this configuration, and the latch 85
およびアンプ86の機能により、SRAMアレイからD And by the function of the amplifier 86, D from the SRAM array
RAMアレイへのデータ転送とDRAMアレイからSR SR from the data transfer and the DRAM array to the RAM array
AMアレイへのデータ転送とのオーバーラップさせて実行させることが可能となり、高速で両アレイ間のデータ転送を行なうことができる。 Are overlapped with the data transfer to the AM array becomes possible to execute, it is possible to transfer data between the two arrays at high speed.

【0132】特にこの構成によれば、書込みデータをデータ線DBW,*DBWを介してゲート87a,87b [0132] Particularly, according to this configuration, the write data data lines DBW, gate 87a via the * DBW, 87b
からゲート81、ラッチ85およびゲート82を介してグローバルI/O線GIO,*GIOへ伝達することが可能となる。 Via a gate 81, latch 85 and gate 82 from the global I / O lines GIO, it is possible to transmit to the * GIO. したがって、共通の書込みデータ線DB Therefore, common write data lines DB
W,*DBWを用いてDRAMアレイとSRAMアレイとへ選択的に書込むことができる。 W, * DBW can be writing selectively written to the DRAM array and the SRAM array using. この場合、両者へ書込むこともできれば一方へ書込むだけも行なうことができる。 In this case, writing also whereas f incorporated if the writing into both alone can also be performed. DRAMアレイへのデータ書込の指示は信号WD Indication of data writing to the DRAM array signal WD
Eにより行なわれる。 It is carried out by E.

【0133】したがって、この図7および図8に示す構成を用いればSRAMビット線SBL,*SBLを介してDRAMアレイへのデータ書込みを行なう構成であったとしても、SRAMアレイにおけるワード線選択信号に対し、DRAMアレイへのアクセス指示信号を条件信号として付加する必要がなく、また高速SRAMアレイの選択メモリセルのデータを書込みデータバスDBW, [0133] Therefore, SRAM bit line SBL With the structure shown in FIGS. 7 and 8, even a configuration in which the data writing to the DRAM array via a * SBL, the word line selection signal in the SRAM array contrast, it is not necessary to add a condition signal access instruction signal to the DRAM array, and the data write data bus DBW of the selected memory cell of the high speed SRAM array,
*DBWへ接続する信号にDRAMアレイアクセス指示信号を条件信号として付加する必要がなくなり、高速でSRAMアレイへデータの書込みを行なうことができるとともに、DRAMアレイへも高速でデータを書込むことが可能となる。 * DBW DRAM array access designating signal to a signal connection eliminates the need to add as a condition signal to, it is possible to perform writing of data to the SRAM array at high speed, you can write data at a faster rate to the DRAM array to become.

【0134】図11は双方向転送ゲート回路の他の構成例を示す図である。 [0134] Figure 11 is a diagram illustrating another configuration example of a bi-directional transfer gate circuit. 図11に示す単位双方向転送ゲート回路90は、図7に示す構成に加えて、内部書込みデータバスDBW,*DBW上のデータを転送制御信号WD Unit bidirectional transfer gate circuit shown in Fig. 11 90, in addition to the configuration shown in FIG. 7, the internal write data buses DBW, * the transfer control signal data on DBW WD
E1に応答してラッチ85へ伝達するゲート88を含む。 E1 in response to a gate 88 for transmitting to the latch 85. 制御信号WDE0,WDE1は、図7に示す制御信号WDEに対応し、かつDRAMのコラムデコーダ出力が条件付けられる。 Control signal WDE0, WDE1 corresponds to control signal WDE shown in FIG. 7, and the column decoder output of the DRAM is conditioned. すなわち、ゲート87へ与えられる制御信号WDE0は、DRAMアレイへデータを書込む場合には発生されず、ゲート87はオフ状態となる。 That is, the control signal WDE0 applied to the gate 87 is not generated when writing data to the DRAM array, the gate 87 is turned off. このとき制御信号WDE1のみが発生されゲート88がオン状態となり書込みデータ伝達線DBW,*DBWのデータをラッチ85へ伝達する。 In this case the control signal WDE1 only the generated write data transmitting lines DBW gate 88 is turned on to transmit the data * DBW to latch 85. このように、SRAMアレイおよびDRAMアレイ両者にデータを書込むか、D Thus, if writing data to both the SRAM array and the DRAM array, D
RAMアレイへのみデータを書込むかに応じて書込み制御信号WDE0,WDE1を選択的に発生させることにより、より効率的に大容量のDRAMへデータを高速で書込むことができる。 By selectively generating a write control signal WDE0, WDE1 depending on write data only to RAM array, data can be a writing fast to the DRAM of the more efficient large.

【0135】図12はさらに他の双方向転送ゲート回路の構成を示す図である。 [0135] FIG. 12 is a diagram illustrating a configuration of still another bi-directional transfer gate circuit. この構成においては、ゲート8 In this configuration, the gate 8
8はDRAMアレイへのデータ書込指示信号WDEに応答してオン状態となるゲートGT1とコラムデコーダの出力CD(これはDRAMアレイの列を選択するための出力)に応答してオン状態となるゲートGT2を含む。 8 is turned on in response to the output of the data write instruction gates GT1 turned on signal WDE to the response and the column decoder of the DRAM array audio CD (an output for selecting a column of the DRAM array) including a gate GT2.
この構成の場合、ゲート88により、直接書込みデータ線DBW,*DBWがラッチ85へ接続される。 In this configuration, the gate 88, the direct write data lines DBW, * DBW are connected to the latch 85. 他の回路ブロックの構成は図11に示す双方向転送ゲート回路の構成と同様である。 Construction of other circuit blocks are the same as the configuration of the bi-directional transfer gate circuit shown in FIG. 11. この構成によれば、転送制御信号WDE0,WDE1(これらの制御信号は実質的に同一)に対しコラムデコーダ出力により結果的に条件付けが行なわれており(ANDがとられている)、この信号によりゲート88の動作が制御されている。 According to this arrangement, the transfer control signal WDE0, WDE1 (these control signals are substantially identical) are consequently conditioning is performed by the relative column decoder output (AND is taken), this signal the operation of the gate 88 is controlled.

【0136】なお上述の図7および図11および図12 [0136] Note that the above-described FIGS. 7 and 11 and 12
に示す双方向転送ゲート回路はSRAMビット線SB Bi-directional transfer gate circuit shown in the SRAM bit lines SB
L,*SBLとグローバルI/O線GIO,*GIOとの間のデータ転送を行なっている。 L, * SBL and global I / O lines GIO, is performed the transfer of data between the * GIO. しかしながらこの双方向転送ゲート回路の構成は、図13に示すように、一般の半導体記憶装置においても適用可能である。 However the configuration of the bi-directional transfer gate circuit, as shown in FIG. 13, is also applicable in a general semiconductor memory device. すなわち、図13において、半導体記憶装置95は、大容量メモリ(一般にDRAMアレイ)93と高速メモリ(一般にSRAMアレイ)94とを含む。 That is, in FIG. 13, the semiconductor memory device 95 includes a 94 (SRAM array in general) mass memory (typically DRAM array) 93 and a high-speed memory. このメモリ93およびメモリ94との間のたとえば「コピーバック」のようなデータ転送を行なう場合この図7、図11および図1 The memory 93 and FIG. 7 when transferring data, such as, for example, "copy back" and from the memory 94, 11 and 1
2に示す構成を用いれば、第1のラッチ91と第2のラッチ92とを設けそれぞれのデータ転送経路を独立に設定することが可能となり、DRAMからなる大容量メモリ93からSRAMからなる高速メモリ94へデータを転送しつつ逆方向のデータ転送をも行なうことができる。 With the configuration shown in 2, high-speed memory in which the first latch 91 it is possible to independently set the respective data transfer paths is provided and a second latch 92, consisting of SRAM from the mass memory 93 composed of DRAM It can also be performed in the opposite direction of the data transfer while transferring data to 94. この場合、独立のデータ転送経路というのは、大容量メモリ93からラッチ91へのデータ転送と高速メモリ94からラッチ92へのデータ転送とを独立して行なうことができ、かつラッチ91からSRAMからなる高速メモリ94へのデータ転送とラッチ92からDRAM In this case, because independent data transfer path may be from the large capacity memory 93 is performed from the data transfer and fast memory 94 to the latch 91 independently and the data transfer to the latch 92, and the SRAM from the latch 91 DRAM from the data transfer and the latch 92 to the high-speed memory 94 to be
からなる大容量メモリ93へのデータ転送を独立に並列して行なうことができることを意味している。 Which means that data can be transferred to the mass memory 93 in parallel independently consisting of. したがってそれぞれのメモリ93および94内部でのデータ転送が共通バスを介して行なわれていても何ら問題が生じることはない。 Therefore not be any problems even if the data transfer inside the respective memories 93 and 94 have been carried out through a common bus. このように図13に示すようにラッチ91 Thus, as shown in FIG. 13 the latch 91
とラッチ92をオーバーラップさせたタイミングでまたは両者を同時に活性化することにより高速でデータ転送を行なうことができる。 It can transfer data at a high speed by simultaneously activating the timing or both in which the latch 92 are overlapped with.

【0137】図14はこの発明の他の実施例である半導体記憶装置のアレイのレイアウトを示す図である。 [0137] FIG. 14 is a diagram showing a layout of an array of the semiconductor memory device according to another embodiment of the present invention. 図1 Figure 1
4に示すCDRAMは4MビットのDRAMアレイと1 CDRAM shown in 4 and DRAM array of 4M bits 1
6KビットのSRAMアレイとを含む。 And a 6K bit SRAM array. すなわち、図1 That is, FIG. 1
4のCDRAMは図1に示すCDRAMを4面含む。 4 of CDRAM includes four surfaces a CDRAM shown in Fig. 図14において、CDRAMは、各々が1Mビットの容量を備える4つのメモリマットMM1,MM2,MM3およびMM4を含む。 In FIG. 14, CDRAM includes each four memory mats MM1 comprises a capacity of 1M bit, MM2, MM3 and MM4. DRAMメモリマットMM1〜MM DRAM memory mat MM1~MM
4の各々は、1024行(ワード線)512列(ビット線対)のメモリセル配置を含む。 Each 4 includes a memory cell arrangement of 1024 rows (word lines) 512 columns (bit line pairs). DRAMメモリマットMM1〜MM4は、それぞれ、各々が128列(ビット線対)×256行(ワード線)の構成を備える32個のメモリブロックMBに分割される。 DRAM memory mats MM1~MM4, respectively, is divided into 32 memory blocks MB having the configuration of each 128 columns (bit line pairs) × 256 rows (word lines).

【0138】1つのメモリマットMMにおいて、行方向に4つのメモリブロックに分割され、列方向に8つのブロックに分割される。 [0138] In one memory mat MM, is divided in the row direction into four memory blocks is divided into eight blocks in the column direction. この図14に示すように、1Mビットのメモリマットを図1に示すDRAMのような配置と異なり列方向に8分割、行方向に4分割とするのは、 As shown in FIG. 14, the arrangement and unlike 8 divided in the column direction, such as the DRAM shown in FIG. 1 the memory mat 1M bits, to a 4 divided in the row direction,
後に説明する矩形状のパッケージに収納するためである。 In order to house the rectangular packages to be described later. メモリブロックMBの各々の列方向の中央部にDR DR in a central portion in the column direction of each of the memory blocks MB
AM用のセンスアンプDSAと列選択ゲートCSGが各ビット線対DBLに対応して配置される。 The sense amplifier DSA and column selecting gate CSG for AM are arranged corresponding to respective bit line pairs DBL. メモリブロックMBはセンスアンプDSAと列選択ゲートCSGを中心として上側のメモリブロックUMBと下側のメモリブロックLMBに分割される。 Memory block MB is divided into memory blocks LMB of the upper memory block UMB and a lower around the sense amplifier DSA and column selecting gate CSG. 動作時においては、この上下のメモリブロックUMBおよびLMBのいずれか一方がセンスアンプDSAおよび列選択ゲートCSGに接続される。 In operation, one of the upper and lower memory blocks UMB and LMB are connected to the sense amplifier DSA and column selecting gate CSG. このセンスアンプDSAおよび列選択ゲートC This sense amplifier DSA and column selecting gate C
SGに上下メモリブロックUMBおよびLMBのいずれを接続するのかは、アドレスによって決定される。 Whether to connect either of the upper and lower memory blocks UMB and LMB to SG is determined by the address. このような1つのメモリブロックMBを上下2つのメモリブロックUMBおよびLMBに分割し、一方のみをセンスアンプDSAおよび列選択ゲートCSGに接続する構成はたとえば4Mビット以上のシェアドセンスアンプ構成のDRAMにおいて通常用いられている。 One such by dividing the memory block MB into two upper and lower memory blocks UMB and LMB, the configuration of connecting only one of the sense amplifier DSA and column selecting gate CSG usual in the DRAM of the shared sense amplifier structure, for example, more than 4M bits It has been used.

【0139】1つのメモリマットMMは2つの活性化区分ASを含む。 [0139] One memory mat MM includes two activation section AS. この活性化区分ASにおいて1本のワード線が選択される。 One word line in the activation section AS is selected. すなわち、この図14に示す構成においては、図1に示す構成と異なり、1本のワード線が2つに分割され、それぞれの活性化区分に振分けられる。 That is, in the structure shown in FIG. 14, unlike the configuration shown in FIG. 1, is divided one word line into two, it is distributed to each of the activation section. したがって、1つのメモリマットMMにおいて1本のワード線が選択されることは、各活性化区分ASにおいて1本のワード線が選択されることと等価である。 Therefore, the one word line in one memory mat MM is selected, it is equivalent to one word line in each activation section AS is selected.

【0140】この半導体装置(CDRAM)は、さらに、4つのDRAMメモリマットMM1〜MM4から1 [0140] The semiconductor device (CDRAM) further four DRAM memory mats MM1 to MM4 1
本のワード線を選択するために、4つのDRAMロウデコーダDRD1,DRD2,DRD3およびDRD4を備える。 To select the word lines includes four DRAM row decoders DRD1, DRD2, DRD3 and DRD4. このDRAMロウデコーダDRD1〜DRD4 The DRAM row decoder DRD1~DRD4
は各メモリマットMM1〜MM4から1本のワード線を選択する。 Selects one word line from each memory mat MM1~MM4. したがって、この図14に示すCDRAMにおいては、一度に4本のワード線が選択される。 Therefore, in the CDRAM shown in Fig. 14, 4 word lines are selected at a time. DRA DRA
MロウデコーダDRD1はメモリマットMM1およびM M row decoder DRD1 the memory mats MM1 and M
M2の対応の活性化区分ASから1行を選択する。 M2 selects one row from the activation section AS in response. DR DR
AMロウデコーダDRD2はこのメモリマットMM1およびMM2の下側の活性化区分ASから1行を選択する。 AM row decoder DRD2 selects one row from the activation section AS of lower side of the memory mats MM1 and MM2. DRAMロウデコーダDRD3およびDRD4はD DRAM row decoders DRD3 and DRD4 is D
RAMメモリマットMM3およびMM4の上側の活性化区分ASおよび下側の活性化区分ASそれぞれから1行を選択する。 Selecting a RAM memory mats MM3 and upper activation section AS and lower activation sections AS 1 line from each of MM4.

【0141】CDRAMはさらに、DRAMのメモリマットMM1〜MM4の各列ブロックから2列(ビット線対)を選択するためのDRAMコラムデコーダDCDを含む。 [0141] CDRAM further comprises DRAM column decoders DCD for selecting two columns from each column block of the memory mats MM1~MM4 of DRAM (bit line pair). このDRAMコラムデコーダDCDからの列選択信号は図1に示すコラム選択線CSLへ伝達される。 Column selection signal from the DRAM column decoder DCD is transmitted to a column selection line CSL shown in FIG. このコラム選択線CSLは、上側の活性化区分ASと下側の活性化区分ASとで共用されるように延在する。 The column selection line CSL extends to be shared by the activation section AS the upper activation section AS and lower. したがって、この図14に示す構成においてはDRAMコラムデコーダDCDからの列選択信号により、1つの列ブロック(この図14においては列方向に分割された8個のメモリブロックMBからなるブロック)から4列を選択する。 Accordingly, the column selection signal from DRAM column decoder DCD is in the structure shown in FIG. 14, four columns of one column block (in Fig. 14 consists of eight memory block MB is divided in the column direction block) to select.

【0142】コラムデコーダDCDにより選択された列はそれぞれ対応のグローバルI/O線対GIOへ接続される。 [0142] column selected by the column decoder DCD are respectively connected to corresponding global I / O line pair GIO. このグローバルI/O線対GIOは、1つの活性化区分ASにおける各列ブロックに2対ずつ列方向に延在する。 The global I / O line pair GIO extends in the column direction two pairs in each column block in one activation section AS. このグローバルI/O線対GIOと各列ブロックにおけるローカルI/O線対LIOとの接続構成については後に詳述する。 The connection configuration of the local I / O line pair LIO in the global I / O line pair GIO and each column block will be described in detail later.

【0143】図14に示すCDRAMはさらに、各々4 [0143] CDRAM shown in FIG. 14 Further, each 4
Kビットの容量を有するSRAMセルからなるSRAM SRAM consisting of SRAM cell having a capacity of K bits
アレイブロックSMA1〜SMA4を含む。 It includes an array block SMA1~SMA4. 2つのSR Two of the SR
AMアレイブロックに共用されるように両者の中央部にSRAM用のロウデコーダSRD1およびSRD2が設けられる。 Row decoders SRD1 and SRD2 for SRAM in the center of both are provided so as to be shared by the AM array block. SRAMロウデコーダSRD1はSRAMアレイブロックSMA1およびSMA3により共用される。 SRAM row decoder SRD1 is shared by SRAM array blocks SMA1 and SMA3. SRAMロウデコーダSRD2は、SRAMアレイブロックSM2およびSMA4により共用される。 SRAM row decoder SRD2 is shared by SRAM array blocks SM2 and SMA4. このSRAMアレイブロックSMAの構成の詳細は後に詳細に説明する。 Details of the structure of the SRAM array block SMA will be described in detail later.

【0144】このCDRAMは、データの入出力を4ビット単位で行なうために、4つの入出力バッファ回路I [0144] The CDRAM is to perform input and output of data in units of four bits, four input-output buffer circuit I
OB1、IOB2、IOB3およびIOB4を含む。 OB1, including the IOB2, IOB3 and IOB4. この入出力バッファ回路IOB1〜IOB4はそれぞれ共通データバス(内部データバス)を介してSRAMのためのセンスアンプおよびコラムデコーダのブロックSC Block SC of the sense amplifier and column decoder for SRAM through the input-output buffer circuit IOB1~IOB4 each common data bus (internal data buses)
DAへ接続される。 It is connected to the DA. この図14に示す構成においては、 In the structure shown in FIG. 14,
データの入出力はSRAMのためのセンスアンプおよびコラムデコーダブロックSCDAを介して行なわれるように示されているが、これは双方向転送ゲートBTGの部分からデータの入出力を行なうように構成してもよい。 Input and output of data is shown as being carried out through the sense amplifier and column decoder block SCDA for the SRAM, which is configured to perform input and output of data from the portion of the bi-directional transfer gate BTG it may be.

【0145】動作時においては、各活化性区分ASにおいて1本のワード線が選択される。 [0145] In operation, one word line in each active resistance section AS is selected. この選択されたワード線を含む行ブロックのみが活性化される。 Only row block including the selected word line is activated. 残りの行ブロックはプリチャージ状態を維持する。 The remaining row block maintains the precharge state. この選択された行ブロックにおいては、選択ワード線を含む小ブロックUMB(またはLMB)のみがDRAM用センスアンプDSAおよび列選択ゲートCSGに接続される、他方の小メモリブロックLMB(またはUMB)はDRAM用センスアンプDSAおよび列選択ゲートCSGから切離される。 In the selected row block, the small block only UMB (or LMB) is connected to the sense amplifier DSA and column selecting gate CSG for DRAM, the other small memory block LMB (or UMB) is a DRAM including a selected word line It is disconnected from the use sense amplifier DSA and column selecting gate CSG. したがって、全体として1/8のビット線の活性化(充放電)が行なわれる。 Thus, activation of the whole 1/8 of the bit line (charge-discharge) is performed. このように分割動作することにより、ビット線の充放電に伴う消費電力を低減することができる。 By dividing such operation, it is possible to reduce the power consumption due to charging and discharging of the bit lines. また、1つのメモリブロックMBを上側のメモリブロックUMBと下側のメモリブロックLM Moreover, one memory block MB upper memory block UMB and a lower memory block LM
Bとに分割し、この中央部にセンスアンプDSAを配置することにより、ビット線の長さが短くなり、ビット線容量Cbとメモリキャパシタ容量Csとの比,Cb/C Divided into and B, by arranging the sense amplifier DSA in the central portion, the length of the bit line is shortened, the ratio of the bit line capacitance Cb and the memory capacitor capacitance Cs, Cb / C
sを小さくすることができ、十分な読出し電圧を高速で得ることができる。 s can be reduced, it is possible to obtain a sufficient read voltage at a high speed.

【0146】各活性化区分ASにおいては行方向の4つの小ブロックUMB(またはLMB)におけるセンス動作が行なわれる。 [0146] sensing operation is performed in the four small blocks UMB in the row direction in each activation section AS (or LMB). 各活性化区分ASにおいてDRAMコラムデコーダDCDからの列選択信号により1つの列ブロックにおいて2対のビット線が選択される。 Bit line two pairs in one column block by a column selection signal from DRAM column decoder DCD in each activation section AS is selected. グローバルI/O線対GIOは各活性化区分ASの列ブロックに対し共有されるように列方向に延在している。 Global I / O line pair GIO extends in the column direction to be shared to column block in each activation section AS. 各活性化区分ASにおいて各列ブロックから2対のビット線が選択され対応の2対のグローバルI/O線GIOに接続される。 Bit line two pairs from each column block in each activation section AS is selected and connected to the global I / O lines GIO two pairs of corresponding. 双方向転送ゲートBTGへは4対のグローバルI Global I of 4 pairs of the bidirectional transfer gate BTG
/O線対GIOが接続される。 / O line pair GIO is connected. 1つのメモリマットMM One memory mat MM
に対して4つの双方向転送ゲートBTGが設けられる。 Four bi-directional transfer gate BTG are provided for.
したがって、1つのメモリマットMMからは16対のグローバルI/O線GIOが対応のSRAMアレイのSR Accordingly, the global I / O line GIO of 16 pairs from one memory mat MM is compatible SRAM array SR
AMビット線対SBLに接続されることができる。 It can be connected to the AM bit line pair SBL. 次に、このグローバルI/O線のレイアウトについて説明する。 It will now be described the layout of the global I / O line.

【0147】図15は1つのメモリマットに対するグローバルI/O線の配置を示す図である。 [0147] Figure 15 is a diagram showing the arrangement of a global I / O lines for one memory mat. 図15においてグローバルI/O線対GIOは上側活性化区分UASに対して設けられる上側グローバルI/O線対UGIO The upper global I / O line pair of the global I / O line pair GIO are provided for the upper activation section UAS in FIG 15 UGIO
と、下側活性化区分LASに対して設けられる下側グローバルI/O線対LGIOを含む。 If, it includes a lower global I / O line pair LGIO provided to the lower activation section LAS. この上側グローバルI/O線対UGIOと下側グローバルI/O線対LGI The upper global I / O line pair UGIO and lower global I / O line pair LGI
Oは平行に配置される。 O are arranged in parallel. 下側グローバルI/O線対LG Lower global I / O line pair LG
IOは上側の活性化区分UASを通過するが、この上側の活性化区分UAS内のローカルI/O線対LIOとは接続されない。 IO is passed through the upper activation section UAS, not connected to the local I / O line pair LIO in the upper activation section in UAS. グローバルI/O線対GIOとローカルI/O線対LIOとはブロック選択スイッチであるIO IO global I / O line pair GIO and local I / O line pair LIO is a block selecting switch
ゲートIOGを介して接続される。 It is connected via a gate IOG. このIOゲートIO The IO gate IO
Gは、選択されたワード線を含む行ブロックに設けられたもののみがブロック選択信号φBAによりオン状態となり、対応のローカルI/O線対LIOと対応のグローバルI/O線対GIOとを接続する。 G, only those provided in the row block including the selected word line is turned on by the block select signal FaiBA, connecting the local I / O line pair LIO in the corresponding global I / O line pair GIO correspondence to.

【0148】ローカルI/線対LIOは、DRAMセンスアンプDSAおよび列選択ゲートCSGがメモリブロックMBの列方向の中央部に配置されているため、またメモリブロックMBの列方向の中央部に行方向に沿って配置される。 [0148] Local I / line pair LIO is, DRAM sense amplifier DSA and column selecting for gates CSG are arranged at the center in the column direction of the memory blocks MB, also the row direction in the central portion in the column direction of memory block MB It is disposed along the.

【0149】隣接列ブロック間には列方向にワード線シャント領域WSRが設けられる。 [0149] Word line shunt region WSR is provided in the column direction between adjacent column blocks. このワード線シャント領域WSRは、比較的高抵抗のポリシリコンで形成されるワード線と低抵抗のアルミニウム配線とのコンタクトをとるための領域である。 The word line shunt region WSR is an area for making contact between the word line and the low resistance aluminum wiring formed by a relatively high resistance of polysilicon. このワード線シャント領域について以下に簡単に説明する。 This word line shunt region will be described briefly below.

【0150】図16は、DRAMセルに含まれる選択トランジスタQ0(図2参照)部の断面構造を概略的に示す図である。 [0150] Figure 16 is a diagram schematically showing a sectional structure of the select transistor Q0 (see FIG. 2) section included in the DRAM cell. 図16において、選択トランジスタQ0 16, the selection transistor Q0
は、半導体基板SUBの表面に形成された不純物領域I , The impurity region formed on the surface of the semiconductor substrate SUB I
PRと、一方の不純物領域IPRに接続されるビット線BLと、この2つの不純物領域IPRの間の半導体基板表面上に形成されるポリシリコン層PLを含む。 Including PR and, one bit line BL connected to the impurity regions IPR, and a polysilicon layer PL formed on the surface of the semiconductor substrate between the two impurity regions IPR. このポリシリコン層PLにワード線駆動信号DWL(信号線とその上に伝達される信号と同一参照符号で示している) The polysilicon layer PL to the word line drive signal DWL (are indicated by signal line and the same reference numerals and the signal transmitted thereon)
が伝達されることにより、この不純物領域IPR間の半導体基板表面にチャネルが形成され、この選択トランジスタQ0がオン状態となる。 There by being transmitted, the channel surface of the semiconductor substrate between the impurity regions IPR is formed, the select transistor Q0 is turned on. ポリシリコンは比較的高抵抗である。 Polysilicon is relatively high resistivity. ワード線DWLの抵抗が長くなれば、ポリシリコンの抵抗により信号遅延が生じる。 The longer the resistance of the word line DWL, signal delay caused by resistance of the polysilicon. ワード線DWL Word line DWL
を低抵抗にするためにポリシリコン層PLと平行に低抵抗のアルミニウム配線ALを設ける。 A parallel low-resistance polysilicon layer PL to the low resistance providing the aluminum interconnection AL. アルミニウム配線ALとポリシリコン層PLとを周期的に接続することにより、このワード線DWLの抵抗を低下させる。 By connecting the aluminum interconnection AL and polysilicon layer PL periodically lowers the resistance of the word line DWL. アルミニウム配線ALはビット線BLの上層に形成される。 Aluminum interconnection AL is formed above the bit line BL. したがって、ポリシリコン層PLとアルミニウム配線AL Therefore, the polysilicon layer PL and aluminum interconnection AL
とのコンタクトをとるための領域はこのビット線BL Region the bit line BL for making contact with the
(/BL)が存在しない領域、すなわちメモリセルが配置されていない領域に設定する必要がある。 (/ BL) region there is no, i.e. it is necessary to set a region where the memory cell is not arranged. このため、 For this reason,
列ブロック間にワード線シャント領域が設けられる。 Word line shunt region is provided between column blocks. この接続態様を図17に示す。 It shows this connection mode in FIG.

【0151】図17においてワード線となる比較的高抵抗のポリシリコン層PLと平行に低抵抗のアルミニウム配線ALが配設される。 [0151] Aluminum interconnection AL parallel low-resistance polysilicon layer PL having a relatively high resistance the word line 17 is arranged. このアルミニウム配線ALにワード線駆動信号DWLが伝達される。 Word line drive signal DWL is transmitted to aluminum interconnection AL. アルミニウム配線ALとポリシリコン層PLとはワード線シャント領域W Aluminum interconnection AL and polysilicon layer PL word line shunt region W
SRにおいてコンタクト層CNTにより周期的に接続される。 It is periodically connected by a contact layer CNT in SR. アルミニウム配線ALとポリシリコン層PLとコンタクト領域CNTを介して周期的にコンタクトを形成することにより実効的にこのポリシリコン層PLの抵抗を低下させることができる。 It can be reduced effectively resistance of the polysilicon layer PL by forming a periodically contacts via the aluminum interconnection AL and polysilicon layer PL and the contact region CNT. これにより、1本のワード線の長さが長くなったとしても、高速でワード線駆動信号WLをワード線終端にまで伝達することができる。 Accordingly, even if the length of one word line becomes long, it can be transmitted at high speed word line driving signal WL to the word line termination.

【0152】図18にグローバルI/O線およびコラム選択線CSLのレイアウトを概略的に示す。 [0152] schematically shows a layout of global I / O lines and column selecting lines CSL in Figure 18. 図18においては、2つのメモリブロックMBに対するこれらのレイアウトのみを示す。 18 shows only these layouts for two memory blocks MB. 図18において、グローバルI/ 18, global I /
O線対GIOはワード線シャント領域WSRに配置される。 O line pair GIO is arranged in word line shunt region WSR. DRAMワード線DWLはこのグローバルI/O線対GIOと直交する方向に配置される。 DRAM word lines DWL are arranged in a direction perpendicular to the global I / O line pair GIO. この図18においては、アルミニウム配線ALとポリシリコン層PLとは互いに平行に配置され、この平面図においては重なり合うため同じワード線DWLとして示している。 The 18 are disposed parallel to each other with aluminum interconnection AL and polysilicon layer PL, it is shown as the same word line DWL for overlap in this plan view. また、 Also,
DRAMコラムデコーダからの列選択信号を伝達するコラム選択線CSLはこのDRAMワード線DWLと直交する方向に配置される。 Column select line CSL for transmitting column selection signal from DRAM column decoder are arranged in a direction perpendicular to the DRAM word line DWL.

【0153】このレイアウトにおいてはDRAMのビット線対DBLは示していないがこのコラム選択線CSL [0153] Although not shown in the bit line pair DBL of DRAM in this layout the column selecting line CSL
と平行に配設される。 It is arranged parallel to the. DRAMワード線DWLに対するアルミニウム配線AL(図17参照)は第1層アルミニウム配線により構成される。 Aluminum interconnection AL for DRAM word lines DWL (see FIG. 17) is constituted by a first layer aluminum interconnection. コラム選択線CSLは第2 Column select line CSL is the second
層アルミニウム配線により構成される。 Constituted by a layer of aluminum wiring. グローバルI/ Global I /
O線はコラム選択線CSLと同一層のアルミニウム配線により形成される。 O lines are formed by aluminum wiring of the column selection line CSL and the same layer. このワード線シャント領域WSRにグローバルI/O線対GIOを配設することにより、D By arranging the global I / O line pair GIO in word line shunt region WSR, D
RAMアレイと双方向転送ゲートとを接続するためのI I for connecting the RAM array and bi-directional transfer gate
/O線をローカルI/O線とグローバルI/O線と階層構造としてもチップ面積の増大は生じることはない。 / O line to an increase in chip area as a local I / O lines and global I / O line and hierarchy does not occur.

【0154】図19は、図14に示すSRAMアレイブロックSMAの構成を概略的に示す図である。 [0154] Figure 19 is a diagram schematically showing the configuration of SRAM array block SMA shown in Fig. 14. 図19において、SRAMアレイブロックSMAは、16対のビット線対SBLと256本のSRAMワード線SWLを含む。 In Figure 19, SRAM array block SMA includes 16 pairs bit line pairs SBL and 256 SRAM word lines SWL. SRAMビット線対SBLとSRAMワード線S SRAM bit line pairs SBL and SRAM word lines S
WLとの交点にSRAMセルSMCが配置される。 SRAM cells SMC are arranged at intersections of WL. 図1 Figure 1
4に示すように、このSRAMアレイブロックSMA As shown in 4, the SRAM array block SMA
を、長方形のチップレイアウトに対応させるためにSR SR a, in order to correspond to the rectangular chip layout
AMビット線対SBLはDRAMアレイの行方向に配置され、かつSRAMワード線SWLがDRAMアレイの列方向に配置される。 AM bit line pairs SBL are arranged in the row direction of DRAM array and SRAM word lines SWL are arranged in column direction of DRAM array. このSRAMワード線SWLはS The SRAM word line SWL S
RAMロウデコーダSRDに接続される。 It is connected to the RAM row decoder SRD.

【0155】SRAMビット線対SBLは双方向転送ゲートBTGを介してグローバルI/O線対GIOと接続する必要がある。 [0155] SRAM bit line pairs SBL must be connected to global I / O line pair GIO through bi-directional transfer gate BTG. したがって、SRAMビット線対SB Therefore, SRAM bit line pair SB
Lを図19の下方向(または図19の上方向:これはメモリアレイの配置により決定される)に設けられる双方向転送ゲートBTGへ接続される必要がある。 (Upward direction or Figure 19: This is determined by the arrangement of the memory array) downward in FIG. 19 the L needs to be connected to the bi-directional transfer gate BTG provided. このため、図19に示す構成においては、SRAMワード線S Therefore, in the configuration shown in FIG. 19, SRAM word line S
WLと平行にSRAMビット線取出し配線SBLTが配設される。 WL parallel to SRAM bit line taking lines SBLT are arranged. SRAMビット線取出し配線SBLTはSR SRAM bit line taking lines SBLT is SR
AMアレイブロックSMAのビット線対SBLと同数設けられ、それぞれが対応のSRAMビット線対SBLに接続される。 AM array block bit lines provided the same number as the pair SBL of SMA, are respectively connected to corresponding SRAM bit line pair SBL. このSRAMビット線取出し配線SBLT The SRAM bit line taking lines SBLT
は、SRAMワード線SWLと同一層の配線層により構成すれば、新たに別の製造工程で形成される追加の配線層を設ける必要がなく容易にこのSRAMビット線取出し配線SBLTを実現することができる。 , If configured by the wiring layer of the SRAM word line SWL and the same layer, is possible to realize an additional easily the SRAM bit line taking lines SBLT is not necessary to provide a wiring layer formed in a new, separate manufacturing process it can.

【0156】SRAMロウデコーダSRDは外部からのSRAM用行アドレスをデコードしてこの256本のS [0156] SRAM row decoder SRD decodes a SRAM for row address from the outside of the 256 S
RAMワード線SWLのうちの1本を選択する。 To select one of the RAM word line SWL. この選択されたSRAMワード線SWLに接続される16ビットのSRAMセルSMCがそれぞれ対応のSRAMビット線対SBLおよびSRAMビット線取出し配線SBL The respective selected 16-bit SRAM cells SMC connected to the SRAM word line SWL corresponding SRAM bit line pairs SBL and SRAM bit line taking lines SBL
Tに接続される。 It is connected to the T. データ転送時においては、このビット線取出し配線SBLTは双方向転送ゲートBTGを介してグローバルI/O線対GIOと接続される。 In data transfer, the bit line taking lines SBLT are connected to global I / O line pair GIO through bi-directional transfer gate BTG.

【0157】この図15および図19に示すようなレイアウトを用いることにより図14に示すように、DRA [0157] As shown in FIG. 14 by using a layout as shown in FIG. 15 and FIG. 19, DRA
Mのアレイを図の上下に分割して配置し、上下のDRA The M of the array are arranged divided into upper and lower figures, the upper and lower DRA
Mアレイブロックの間にSRAMアレイを集中的に配置し、かつこの半導体記憶装置(チップ)中央部に設けられたSRAMアレイの近傍に入出力バッファ回路IOB The SRAM array during M array blocks arranged centrally, and input-output buffer circuit IOB to the vicinity of the semiconductor memory device (chip) SRAM array provided in the central portion
1〜IOB4を設ける構造を実現することができる。 It is possible to realize a structure in which the 1~IOB4. このようなチップ中央部にSRAMアレイを集中的に配置しかつこのチップ中央部近傍からデータの入出力を行なう構造は、以下に示すようにCDRAMに極めて適した利点を与える。 Such a chip center portion to SRAM array centrally disposed and structured to perform input and output of data from the chip central portion near gives highly suitable advantages CDRAM as shown below.

【0158】CDRAMにおいて第1に要求されることはキャッシュレジスタへの高速なアクセスである。 [0158] It is required to first in CDRAM is a fast access to the cache register. キャッシュレジスタとして機能するSRAMアレイを装置外部とのデータの入出力を行なう入出力バッファに近接して配置することは、この間の信号配線長を短くすることができ、高速でデータの入出力を行なうことができ、高速アクセスという要求を満すのに適している。 Be arranged close to SRAM array serving as a cash register to the input and output buffers to perform input and output of data with the outside of the apparatus can be shortened signal wiring length therebetween, inputs and outputs data at a high speed it can be, it is suitable for the requirement that high-speed access to Mitsurusu.

【0159】またSRAMアレイを集中的に中央部に配置することにより、SRAMセルを選択するためのアドレス線を短くすることができる。 [0159] Further, by arranging the SRAM array to the intensive central portion, it is possible to shorten the address lines for selecting SRAM cells. アドレス線を短くすればこのアドレス線に付随する配線抵抗および寄生容量を小さくすることができ、高速でSRAMセルを選択することができ、キャッシュレジスタへの高速アクセスの実現に適している。 The shorter the address line can be reduced wiring resistance and parasitic capacitance associated with this address line, high speed can be selected SRAM cells, are suitable for the realization of high-speed access to the cache register.

【0160】図14に示すアーキテクチャの場合、DR [0160] For the architecture shown in FIG. 14, DR
AMアレイとSRAMアレイとを結ぶための配線が長くなり、DRAMアレイとSRAMアレイとの間のデータ転送速度が低下するという懸念が生じるかもしれない。 Wiring for connecting the AM array and SRAM array becomes long, it may concern that the data transfer rate between the DRAM array and the SRAM array is lowered.
しかしながら、このDRAMアレイとSRAMアレイとの間でのデータ転送が行なわれるのはキャッシュミス(ミスヒット)が発生した場合であり、この場合は、標準DRAMのアクセス速度程度で十分であり、あまりその速度の高速化は要求されないため実用上何ら問題は生じない。 However, this is the case the DRAM array and the cache miss of data is transferred between the SRAM array (mishit) occurs, in this case, is sufficient access speed of about standard DRAM, so that faster rate practically there is no problem because they are not required.

【0161】図20は、この発明によるCDRAMを収納するパッケージのピン配置の一例を示す図である。 [0161] Figure 20 is a diagram showing an example of a pin arrangement of a package housing the CDRAM in accordance with the present invention. 図20においては、図14に示すような、4MビットDR In Figure 20, as shown in FIG. 14, 4M bits DR
AMと16KビットSRAMとを同一チップ上に集積したCDRAMに対するピン配置が示される。 Pinout is shown for CDRAM that integrates the AM and 16K bit SRAM on the same chip. このCDR The CDR
AMはリードピッチ0.8mm、チップ長18.4m AM the lead pitch 0.8mm, chip length 18.4m
m、44ピンの300mil. m, 44-pin 300mil. TSOP(シン・スモール・アウトライン・パッケージ)のタイプIIに収納される。 TSOP is housed in a Type II (thin small outline package). このCDRAMは、データの入出力方式として、 This CDRAM is, as input and output method of data,
D/Q分離およびマスクトライトの2種類を含む。 Including two types of D / Q separation and masked write. D/ D /
Q分離は、書込みデータDと出力データQとを別々のピンを介して入出力する方式である。 Q separation is a method for inputting and outputting the output data Q and the write data D through separate pins. マスクトライトは、 Masked write is,
この書込みデータDと出力読出しデータQとを同一のピン端子を介して出力し、かつ外部からデータの書込みをマスクすることのできる動作モードである。 The write data D and output read data Q through the same pin terminal output, and an operation mode capable of masking the write data from the outside.

【0162】CDRAMへ効率的に電源電位を供給しかつこの電源配線のレイアウトを容易にするために電源電位VccおよびGndに対しそれぞれ3ピン設けられる。 [0162] Each provided 3-pin to the power supply potential Vcc and Gnd for efficiently supplying the power supply potential and to facilitate layout of power supply lines to the CDRAM. すなわち、ピン番号1、ピン番号11およびピン番号33のピンに対し外部からの電源電位Vccが供給される。 In other words, pin number 1, the power supply potential Vcc from the outside to the pin of the pin number 11 and pin number 33 is supplied. ピン番号1,11,33のピンへ与えられる電源電位Vccは図2に示した動作電源電位Vccと同一の電圧値であってもよく、またこのピン番号1,11および33のピンへ与えられる外部電源電位Vccを内部で降圧して動作電源電位を供給する構成であってもよい。 Supply potential Vcc applied to the pin with number 1,11,33 may be the same voltage value and the operating power supply potential Vcc as shown in FIG. 2, also applied to the pin of the pin number 1, 11 and 33 the external power supply potential Vcc to operating power supply potential steps down internally may be configured to supply.
接地電位Gndはピン番号12、22および34のピンへ与えられる。 Ground potential Gnd is supplied to the pins of the pin numbers 12, 22 and 34.

【0163】ピン番号6ないし8、15ないし17、2 [0163] to 8 and 15 to no pin number 6 17,2
8ないし30および37ないし39のピンにSRAMのためのアドレスAc0〜Ac11が与えられる。 8 to 30 and 37 to address Ac0~Ac11 for SRAM to the pin 39 is provided. DRA DRA
M用のアドレスAa0〜Aa9は、ピン番号2,3、1 Address for M Aa0~Aa9 is, pin numbers 2,3,1
9ないし21、24ないし26および42,43のピン端子へ与えられる。 9 to 21 and 24 to be given to the pin terminals 26 and 42, 43. ピン番号2および3のピンへはまた後に説明する特殊モードを指定するためのコマンドアドレスAr0およびAr1も与えられる。 Command address Ar0 and Ar1 for designating a special mode to be described also later to pins with numbers 2 and 3 is also provided. ピン番号4のピン端子へキャッシュアクセス禁止を示すキャッシュ禁止信号CI#が与えられる。 Cache inhibition signal CI # indicating cache access inhibition to the pin terminal of the pin number 4 is given. キャッシュ禁止信号CI#が“L”に設定されるとSRAMアレイへのアクセスは禁止され、DRAMアレイへの直接アクセス(アレイアクセス)が可能になる。 When the cache inhibition signal CI # is set to "L" access to the SRAM array is inhibited, direct access (array access) to the DRAM array becomes possible. ピン番号5のピンへは、データ書込みモードを示すライトイネーブル信号W#が与えられる。 To the pin with number 5, the write enable signal W # indicating data writing mode is applied. ピン番号18のピンへはこのチップが選択されたことを示すチップセレクト信号E#が与えられる。 The to-pin having a pin number 18 is given chip select signal E # indicating that this chip is selected.

【0164】ピン番号23のピンへは特殊モードを指定するためのコマンドレジスタ指示信号CR#が与えられる。 [0164] is given a command register designating signal CR # for designating the special mode to the pin of the pin number 23. このコマンドレジスタ指示信号CR#が“L”のときピン番号2および3のピンへ与えられるコマンドアドレスAr0およびAr1が有効となり、特殊モードの設定が行なわれる。 The command register designating signal CR # is "L" command address Ar0 and Ar1 applied to pins with numbers 2 and 3 is enabled when the setting of the special mode is performed.

【0165】ピン番号27のピンへはキャッシュヒットを示すキャッシュヒット信号CH#が与えられる。 [0165] The to-pin having a pin number 27 is given cache hit signal CH # indicating a cache hit. このキャッシュヒット信号CH#が“L”にあればキャッシュ(SRAM)へアクセス可能てある。 If this cache hit signal CH # is "L" are accessible to the cache (SRAM). ピン番号40のピンへは出力モードを示すアウトプットイネーブル信号G#が与えられる。 The to-pin having a pin number 40 is given the output enable signal G # indicating an output mode. ピン番号41のピンへはクロック信号Kが与えられる。 Clock signal K is given to a pin of the pin number 41. ピン番号44のピンへはDRAMアレイのリフレッシュを指定するリフレッシュ指示信号R Refresh instruction signal to the pin having a pin number 44 designates a refresh of the DRAM array R
EF#が与えられる。 EF # is given. このリフレッシュ指示信号REF The refresh instruction signal REF
#が“L”となるとそのサイクルにおいて内部でDRA # Becomes "L" when the DRA internally in the cycle
Mアレイのオートリフレッシュが行なわれる。 Auto-refresh is performed for M array.

【0166】ピン番号9,10,13,14,31,3 [0166] pin number 9,10,13,14,31,3
2,35および36はD/Q分離およびマスクトライトの2種の動作モードに対応して、与えられるデータが異なる。 2,35 and 36 correspond to two modes of operation D / Q separation and masked write are given data are different. このD/Q分離およびマスクトライトの動作モードはコマンドレジスタ(後述する)により設定される。 The D / Q operating mode of separation and masked write are set by a command register (to be described later).

【0167】マスクトライトモードにおいてはピン番号10,13,32,および35のピンがデータ入出力を共通に行なうための共通データ入出力端子として用いられる。 [0167] In masked write mode, pins of the pin numbers 10,13,32, and 35 are used as common data input and output terminal for data input and output common. ピン番号9,14,31,35および36のピンへは、どの入出力ピンへ与えられたデータをマスクするかを示すマスクトライト指示データM0,M1,M2およびM3がそれぞれ与えられる。 To the pin with number 9,14,31,35 and 36, masked write instruction data M0, M1, M2 and M3 indicating whether to mask the data applied to which input and output pins are provided respectively.

【0168】D/Q分離モードにおいては、ピン番号9,14,31および36のピンが書込みデータD0, [0168] D / Q in the separation mode, pins write data D0 pin number 9,14,31 and 36,
D1,D2およびD3を入力するためのピンとして用いられる。 D1, is used as a pin for inputting the D2 and D3. ピン番号10,13,32および35のピンが読出しデータQ0,Q1,Q2およびQ3を出力するためのデータ出力ピンとして用いられる。 Pin with number 10,13,32 and 35 are used as data output pins for outputting read data Q0, Q1, Q2 and Q3.

【0169】SRAMアドレスAc0〜Ac11はノンマルチプレクスで行および列アドレスが同時に与えられる。 [0169] SRAM address Ac0~Ac11 the row and column address in the non-multiplex is given at the same time. DRAMアドレス(アレイアドレス)Aa0〜Aa DRAM address (array address) Aa0~Aa
9は行アドレスと列アドレスとがマルチプレクスして与えられる。 9 rows and address and a column address is given in the multiplex. この図20に示すピン配置において、標準D At pin arrangement shown in FIG. 20, the standard D
RAMにおいて通常用いられているローアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASは用いられていない。 The row address strobe signal / RAS and column address strobe signal / CAS is normally used in RAM is not used. 本発明によるCDRAM CDRAM according to the present invention
においては外部からのクロックKの立上がりエッジに応答して制御信号およびデータの入力が行なわれる。 Input of control signals and data in response to the rising edge of the clock K from the outside is performed in.

【0170】図21は、図20に示すパッケージに収納されるCDRAMチップ内部の構成を示すブロック図である。 [0170] Figure 21 is a block diagram showing a structure of an internal CDRAM chip housed in a package shown in FIG. 20. この図21に示すブロック配置は、CDRAMの内部構成を機能的に示すためだけのものであり、実際のレイアウトとは一致していないことに注意されたい。 The block arrangement shown in FIG. 21 is intended only to show the internal structure of the CDRAM functional, it should be noted that do not match the actual layout.

【0171】図21において、CDRAMは、DRAM [0171] In FIG. 21, CDRAM is, DRAM
100と、SRAM200とを含む。 Including the 100, and SRAM200. DRAM100 DRAM100
は、4MビットのDRAMアレイ101と、与えられたDRAM用内部行アドレスをデコードし、このDRAM Decodes the DRAM array 101 of 4M bits, the internal row address for the DRAM given, this DRAM
アレイ101から4行を選択するDRAMロウデコーダブロック102と、与えられたDRAM用内部列アドレスをデコードし、通常動作モード(アレイアクセス)時にはこの選択された4行からそれぞれ1列ずつを選択するDRAMコラムデコーダブロック103と、選択された行に接続されるメモリセルのデータを検知し増幅するDRAMセンスアンプDSAと、ブロック103からの列選択信号に応答してデータ転送モード時においてこのDRAMアレイ101の16ビットを選択しかつアレイアクセスモード時においては4ビットのメモリセルを選択する選択ゲートSGとからなるブロック104を含む。 A DRAM and DRAM row decoder block 102 for selecting 4 rows from the array 101, decodes the internal column address for DRAM given, selects one each column from the normal operation mode (array access) Sometimes this selected four rows a column decoder block 103, a DRAM sense amplifier DSA for detecting and data of the memory cell amplification is connected to the selected row, the DRAM array 101 in a data transfer mode in response to a column selection signal from block 103 in 16-bit select and at the array access mode includes a block 104 consisting of a selection gate SG for selecting 4 bits of memory cells.

【0172】SRAM200は、16Kビットの容量を有するSRAMアレイ201と、SRAM用内部行アドレスをデコードし、このSRAMアレイ201から4行を選択するSRAMロウデコーダブロック202と、S [0172] SRAM200 includes a SRAM array 201 having the capacity of 16K bits, the SRAM row decoder block 202 for decoding an internal row address for SRAM, selecting four rows from the SRAM array 201, S
RAM用内部列アドレスをデコードし、選択された4行それぞれから1ビットを選択して内部データバス250 It decodes the internal column address for RAM, internal data bus 250 to select one bit from the four rows each selected
へ接続し、かつデータ読出し時においてはこの選択されたSRAMセルの情報を検知し増幅するSRAMコラムデコーダおよびSRAMセンスアンプからなるコラムデコーダ/センスアンプブロック203を含む。 Connected to, and at the time of data reading including SRAM column decoder and the column decoder / sense amplifier block 203 consisting of SRAM sense amplifier detecting and amplifying information of the selected SRAM cells. DRAM DRAM
100とSRAM200との間に双方向転送ゲート回路210が設けられる。 Bi-directional transfer gate circuit 210 is provided between 100 and SRAM 200. 図21において、図14に示す配置のようにコラムデコーダ/センスアンプブロック20 In Figure 21, a column decoder / sense amplifier block 20 as the arrangement shown in FIG. 14
3の出力(入力)にゲート回路210が接続される構成であってもよい。 The third output (input) may be configured to gate circuit 210 is connected. ただ図21においては、アレイアクセスモードのとき、DRAM100へのデータの入出力が共通データバス251を介して行なわれるため、この共通データバス251が双方向転送ゲート回路210に結合されるように示される。 But in FIG. 21, when the array access mode, since the input and output of data to DRAM100 takes place via the common data bus 251, illustrated as the common data bus 251 is coupled to bi-directional transfer gate circuit 210 It is. 共通データバス251は図7,8に示した書込みデータバス線DBW,*DBWを含む。 Common data bus 251 is a write data bus line DBW shown in FIGS. 7 and 8, including * DBW.

【0173】この発明によるCDRAMはさらに、外部から与えられる制御信号G#、W#、E#、CH#、C [0173] CDRAM according to the present invention further control signal G # externally applied, W #, E #, CH #, C
I#、REF#、およびCR#を受けて内部制御信号G、W、E、CH、CI、REFおよびCRを発生する制御クロックバッファ250と、DRAM用の内部アドレスint−AaおよびSRAM用の内部アドレスin I #, internal REF #, and CR internal control signals G undergoing #, W, E, CH, CI, and a control clock buffer 250 for generating the REF and CR, internal address int-Aa and SRAM for DRAM address in
t−Acを発生するアドレスバッファ252と、外部から与えられるクロック信号Kをバッファ処理するクロックバッファ254を含む。 An address buffer 252 for generating a t-Ac, a clock buffer 254 for buffering the clock signal K supplied from the outside. 制御クロックバッファ250 Control clock buffer 250
は、クロックバッファ254からの内部クロックの立上がりに応答して与えられた制御信号を取込み内部制御信号を発生する。 Generates uptake internal control signal a control signal provided in response to the rise of the internal clock from clock buffer 254. このクロックバッファ254の出力はまたアドレスバッファ252へも与えられる。 The output of the clock buffer 254 is also applied even to the address buffer 252. アドレスバッファ252は、このクロックバッファ254からのクロックKの立上がりエッジで内部チップイネーブル信号Eが活性状態のときに与えられた外部アドレスAaおよびAcを取込み内部アドレスint−Aaおよびint The address buffer 252, the incorporation internal address at the rising edge of the clock K is an internal chip enable signal E external address Aa and Ac given when the active state of the clock buffer 254 int-Aa and int
−Acを発生する。 To generate a -Ac.

【0174】この発明によるCDRAMはさらに、内部リフレッシュ指示信号REFに応答して活性化されDR [0174] CDRAM in accordance with the present invention is further activated in response to internal refresh designating signal REF DR
AMアレイのリフレッシュアドレスを発生するカウンタ回路293と、内部リフレッシュ指示信号REFに応答して駆動されるリフレッシュ制御回路292からの切換信号MUXにより、このカウンタ回路256からのリフレッシュアドレスとアドレスバッファ252からの内部行アドレスのいずれか一方をDRAMロウデコーダブロック102へ与えるアドレスマルチプレクス回路258 A counter circuit 293 for generating a refresh address of AM array, the switching signal MUX from refresh control circuit 292 which is driven in response to the internal refresh designating signal REF, from the refresh address and the address buffer 252 from the counter circuit 256 address multiplexing circuit 258 to provide either the internal row address to DRAM row decoder block 102
を含む。 including. リフレッシュ制御回路292はオートリフレッシュモード検出回路291からのリフレッシュ要求により駆動される。 Refresh control circuit 292 is driven by a refresh request from auto refresh mode detecting circuit 291. このリフレッシュ動作については後に説明する。 This refresh operation will be described later.

【0175】CDRAMはさらに、各内部制御信号E, [0175] CDRAM further the internal control signals E,
CH,CIおよびREFに応答してDRAM100を駆動するための各種制御信号を発生するDRAMアレイ駆動回路260と、内部制御信号E,CHおよびCIに応答して双方向転送ゲート制御回路210の転送動作を制御する信号を発生する転送ゲート制御回路262と、内部チップセレクト信号Eに応答してSRAM200を駆動するための各種制御信号を発生するSRAMアレイ駆動回路264を含む。 CH, DRAM array driving circuit 260 for generating various control signals for driving the DRAM100 in response to CI and REF, the transfer operation of the internal control signals E, bi-directional transfer gate control circuit 210 in response to the CH and CI a transfer gate control circuit 262 for generating a signal for controlling the, including SRAM array driving circuit 264 for generating various control signals for driving the SRAM200 in response to the internal chip select signal E.

【0176】この発明によるCDRAMはさらに、内部制御信号CRに応答して活性化されて外部からのライトイネーブル信号W#とコマンドアドレスAr(Ar0およびAr1)に応答してこのCDRAMの動作モードを指定するためのコマンドCMを発生するコマンドレジスタ270と、内部制御信号G,E,CH,CIおよびW [0176] CDRAM according to the present invention further specifies the operation mode of the CDRAM in response to a write enable signal W # and command address Ar externally is activated in response (Ar0 and Ar @ 1) to the internal control signal CR a command register 270 for generating a command CM for internal control signals G, E, CH, CI and W
と特殊モードコマンドCMに従ってデータの入出力を制御するデータ入出力制御回路272と、データ入出力制御回路272の制御の下に、共通データバス251と装置外部との間でのデータの入出力を行なうための入出力バッファと出力レジスタとからなる入出力回路274を含む。 And a data output control circuit 272 for controlling input and output of data in accordance with the special mode command CM, under the control of the data input-output control circuit 272, the input and output of data between the device outside the common data bus 251 including the input and output circuit 274 consisting of an output buffer and an output register for performing. 入出力回路274に出力レジスタが設けられているのは、このCDRAMの特殊モードであるラッチ出力モードおよびレジスタ出力モードを実現するためである。 The output register is provided in the output circuit 274 is to realize a special mode latch output mode and registered output mode of the CDRAM. データ入出力制御回路272は、特殊モードコマンドCMが指定するモードに従ってデータの入出力タイミングの設定のみならずデータの入出力態様を設定する。 Data input-output control circuit 272, the special mode command CM to set the output mode of the data not only setting the output timing of data in accordance with the mode to be specified.
図21においては、マスクトライトモード時におけるデータ入出力ピンの態様が一例として示される。 In Figure 21, aspects of the data input and output pins when masked write mode is shown as an example.

【0177】図22は、図21に示す半導体記憶装置の他のレイアウトを示す図である。 [0177] Figure 22 is a diagram showing another layout of the semiconductor memory device shown in FIG. 21. この図22に示す構成においては内部データ伝達線251はSRAMコラムデコーダ22によりSRAMビット線対SBLに接続される。 The internal data transmission line 251 in the configuration shown in FIG. 22 are connected by SRAM column decoder 22 to SRAM bit line pair SBL. また内部データ伝達線251へはDRAMコラムデコーダ15からの列選択信号により双方向転送ゲート回路3を介して伝達されたDRAMアレイ1の選択列のデータがさらに選択されて接続される。 The data in the selected column of DRAM array 1 transmitted through bi-directional transfer gate circuit 3 by the column selection signal from DRAM column decoder 15 is further connected is selected and is to internal data transmitting line 251. この構成の場合、 In the case of this configuration,
SRAMのローデコーダ21およびコラムデコーダ22 SRAM row decoder 21 and column decoder 22
へ与えられる内部アドレスint−Acと、DRAMのローデコーダ14およびコラムデコーダ15へ与えられる内部アドレスint−Aaとはそれぞれ独立の経路を介して与えられる。 An internal address int-Ac applied to, applied through independent paths from the internal address int-Aa applied to row decoder 14 and column decoder 15 of DRAM. したがって、この構成により、SR Therefore, by this configuration, SR
AMアレイ2およびDRAMアレイ1のメモリセルをそれぞれ独立にアドレス指定することが可能となる。 It is possible to address AM array 2 and the memory cell of the DRAM array 1 independently.

【0178】図21に示す構成において双方向転送ゲート回路3とSRAMアレイ2との間にSRAMコラムデコーダ22が設けられているが、このSRAMコラムデコーダ22は双方向転送ゲート回路3とDRAMアレイ1との間に設けられる構成であってもよい。 [0178] Although SRAM column decoder 22 is provided between the bi-directional transfer gate circuit 3 and SRAM array 2. In the structure shown in FIG. 21, the SRAM column decoder 22 is bi-directional transfer gate circuit 3 and DRAM array 1 it may be configured to be provided between the. また、DR In addition, DR
AMアレイ1のI/O線対16a,16bからDRAM AM array 1 of the I / O line pair 16a, DRAM from 16b
コラムデコーダ15出力により選択して内部共通データバス251へ接続しかつSRAMコラムデコーダ22によりSRAMビット線対SBLを内部データ伝達線25 Internal common data connection to the bus 251 vital SRAM column decoder 22 internal data transmitting line 25 to SRAM bit line pair SBL by selected by the column decoder 15 outputs
1へ接続する構成であってもよい。 It may be configured to connect to one.

【0179】図23は、図21に示す双方向転送ゲート回路210と内部共通データ線251との接続態様の一例を示す図である。 [0179] Figure 23 is a diagram showing an example of connection between the bi-directional transfer gate circuit 210 and internal common data line 251 shown in FIG. 21. 図23において、SRAM入出力ゲート301は、SRAMセンスアンプSSAと、SRA In Figure 23, SRAM output gate 301, a SRAM sense amplifier SSA, SRA
Mアレイへのデータ書込み時に活性化され、内部データ線251a上のデータを対応のSRAMビット線対SB Is activated when data is written to the M array, the data on internal data line 251a corresponding SRAM bit line pair SB
L上へ伝達するための書込み回路WRIを含む。 Comprising a write circuit WRI for transmitting onto L. SRA SRA
Mビット線対SBLはSRAMセンスアンプSSAを介してSRAM列選択ゲート302を介して内部データ線251aに接続される。 M bit line pair SBL is connected to internal data line 251a through SRAM column selecting gate 302 through the SRAM sense amplifier SSA. SRAM選択ゲート302へはそれぞれSRAMコラムデコーダブロック203からのSRAM列選択信号SYLが与えられる。 SRAM column selection signal SYL from each to SRAM selecting gate 302 SRAM column decoder block 203 is provided. それにより、 Thereby,
1対のSRAM列ビット線対SBLのみが内部データ線251aに接続される。 Only one pair of SRAM column bit line pair SBL is connected to internal data line 251a. ここで図21に示す内部データ線251は4ビットのデータを転送しており、このうちの1ビットに対する内部データ線のみが図23において示される。 Here internal data line 251 shown in FIG. 21 is transferred four bits of data, only the internal data line for the one bit of this is shown in Figure 23.

【0180】図23において、このCDRAMはさらにアレイアクセスを可能とするために、キャッシュ禁止信号CIとDRAM列選択信号DYとの論理積信号に応答してグローバルI/O線対GIOを内部データ線251 [0180] In FIG. 23, for the CDRAM is further enabling array access, an internal data line global I / O line pair GIO in response to the logical product signal between cache inhibiting signal CI and DRAM column selecting signal DY 251
aへ接続するアクセス切換え回路310を含む。 Including access switching circuit 310 connected to a. このアクセス切換え回路310と双方向転送ゲートBTGとは、転送ゲート回路ブロック305に含まれる。 And the access switching circuit 310 and bi-directional transfer gate BTG, included in the transfer gate circuit blocks 305.

【0181】このDRAMの列選択信号DYiは、たとえば列アドレスの下位4ビットをデコードして発生される。 [0181] Column select signal DYi of DRAM is, for example, generated by decoding lower 4 bits of the column address. すなわち、グローバルI/O線対GIOは1つのD That is, the global I / O line pair GIO one D
RAMメモリマット(容量1Mビット)に対して16対設けられている。 It provided 16 to the RAM memory mats (volume 1M bits). アレイアクセスの場合にはこのうちの1対のみを選択する必要がある。 In the case of array access it is necessary to select only one pair of which. そのため、下位4ビットのDRAM用の列アドレスをデコードして列選択信号DYiが発生される。 Therefore, column selecting signal DYi is generated by decoding the column address for DRAM lower 4 bits. このアクセス切換え回路310は単にグローバルI/O線対GIOを内部データ線251 The access switching circuit 310 simply internal data line global I / O line pair GIO 251
aへ接続するだけであり、双方向転送ゲートBTG内においてそれぞれ対応の信号線への接続が行なわれている。 Is only connected to a, is connected to the corresponding signal lines are carried out in the bidirectional transfer gate BTG. なおアレイアクセスを実現する場合このようなアクセス切換え回路310を設けることなく、SRAMセンスアンプSSAを介して内部データ線251aへグローバルI/O線対GIOを接続する構成であってもよい。 Note without providing such access switching circuit 310 when implementing an array access, it may be configured to connect the global I / O line pair GIO to internal data line 251a through SRAM sense amplifier SSA.
このとき、SRAM選択ゲート302へ与えられる列選択信号はDRAMへ与えられる列アドレスによる選択信号となる。 At this time, the column selection signal supplied to the SRAM selecting gate 302 is a selection signal according to the column address supplied to the DRAM. これは、信号CIにより列選択信号をマルチプレクスする回路により実現できる。 This can be realized by a circuit multiplexing the column selecting signal by signal CI. このマルチプレクス回路は信号CIが活性状態のときDRAM用の列選択信号をSRAM選択ゲートへ与える。 The multiplex circuit signal CI will give the column selection signal for DRAM when in the activated state to SRAM selecting gate.

【0182】なお、SRAMにおいては各SRAMビット線対SBLに対してそれぞれSRAMセンスアンプS [0182] Incidentally, each SRAM sense amplifiers for each SRAM bit line pair SBL in SRAM S
SAが設けられているが、これは通常のSRAMのように1つのブロックのSRAMビット線対に対し1個のS SA is provided, but this is one of S with respect to SRAM bit line pair of a block as a normal SRAM
RAMセンスアンプのみを設ける構成であってもよい。 It may be only the provision of configuration RAM sense amplifier.
ただこのようにSRAMビット線対SBLそれぞれに対してSRAMセンスアンプを設ければ、より確実かつ高速にデータの出力を行なうことができる。 Just by providing the SRAM sense amplifier thus for each SRAM bit line pair SBL, it is possible to output the data to a more reliable and faster. また、SRA In addition, SRA
MセンスアンプSSAがDRAMセンスアンプと同様の構成を有していれば、書込回路WRIは設ける必要はない。 If M sense amplifier SSA is only to have a configuration similar to the DRAM sense amplifier, write circuit WRI need not be provided.

【0183】また、転送ゲート回路ブロック305は図7,図8,図11および図12に示す転送ゲート回路を用いてもよい。 [0183] Also, the transfer gate circuit blocks 305 7, 8, may be used transfer gate circuit shown in FIG. 11 and FIG. 12.

【0184】図24は入出力回路274におけるD/Q [0184] FIG. 24 is D / Q in the input-output circuit 274
分離を実現するための構成を示す図である。 Is a diagram showing the configuration for realizing the separation. 図24において、入出力回路274は、内部アウトプットイネーブル信号Gに応答して活性化され、内部データ線251a In Figure 24, output circuit 274 is activated in response to an internal output enable signal G, the internal data line 251a
上のデータから出力データQを生成する出力バッファ3 Output buffer to generate output data Q from data on 3
20と、内部書込み指示信号Wに応答して活性化され、 20, is activated in response to an internal write designating signal W,
外部書込みデータDから内部書込みデータを生成して内部データ線251a上へ伝達する入力バッファ322 Input buffer 322 for transmission to the internal data line 251a from the external write data D and generates an internal write data
と、コマンドレジスタ270(図21参照)からのD/ If, from the command register 270 (see FIG. 21) D /
Q分離指示ビットCMaに応答して出力バッファ320 In response to Q separation instruction bit CMa output buffer 320
の出力と入力バッファ322の入力とを短絡するスイッチ回路324を含む。 The output of a switch circuit 324 which short-circuits the input of the input buffer 322. このD/Q分離指示ビットCMa The D / Q separation indication bit CMa
はコマンドレジスタ270から発生される特殊モード指定コマンドCMに含まれる。 It is contained in a special mode designating command CM which is generated from the command register 270. このスイッチ回路324が導通状態となればデータの入出力は同一のピンを介して行なわれる。 Input and output of data if the switch circuit 324 is in a conducting state is done via the same pins. スイッチ回路324がオフ状態となればデータの入出力が別々のピンを介して行なわれる。 If the switch circuit 324 is turned off data input and output is performed via a separate pin. なお、 It should be noted that,
この図24においても1ビットのデータの入出力に関する構成のみが代表的に示されている。 Only the configuration for one bit of data input and output are representatively shown also in FIG. 24.

【0185】図25はデータ入出力回路と他の接続構成を示す図である。 [0185] Figure 25 is a diagram illustrating a data output circuit and the other connection configuration. 図25において、出力バッファ回路3 In Figure 25, the output buffer circuit 3
20は、SRAMセンスアンプまたはDRAMアレイの選択されたメモリセルデータを受けて外部出力ピンQへ伝達する。 20, transmitted to the external output pin Q receives the selected memory cell data is of the SRAM sense amplifier or DRAM array. 第1の入力バッファ回路322aは外部ピン端子Qに接続され、第2の入力バッファ回路322bは外部データ入力ピン端子Dに接続される。 The first input buffer circuit 322a is connected to external pin terminal Q, a second input buffer circuit 322b is connected to an external data input pin terminal D. この第1および第2の入力バッファ回路322aおよび322bの出力はOR回路322cを介して内部データバスDBW, The first and second input buffer circuits 322a and output 322b is internal data bus DBW via the OR circuit 322c,
*DBW(251a)へ伝達される。 * Is transmitted to DBW (251a). この第1および第2の入力バッファ回路322a,322bのイネーブルディスエーブルはコマンドレジスタ(図21参照)からの指示ビットCMに応答して行なわれる。 The first and second input buffer circuits 322a, enabling disabling of 322b is performed in response to an instruction bit CM from command register (see Figure 21). コマンドレジスタがD/Q分離モードを指示している場合には第1の入力バッファ回路322aがディスエーブル状態とされ、入力バッファ回路322bがイネーブル状態とされる。 If the command register instructs the D / Q separation mode the first input buffer circuit 322a is a disabled state, the input buffer circuit 322b are enabled. 指示ビットCMがD/Q共通のマスクトライトモードを示している場合には、第1の入力バッファ回路32 If the designation bit CM indicates a D / Q common masked write mode, the first input buffer circuit 32
2aがイネーブル状態とされ第2の入力バッファ回路3 2a is an enable state second input buffer circuit 3
22bがディスエーブル状態とされる。 22b is a disabled state.

【0186】なお、図25に示す構成においては出力バッファ回路320へはSRAMセンスアンプからのデータが伝達されているが、これはDRAMアレイの選択されたメモリセルのデータがSRAMアレイの列線を介してさらにSRAMのセンスアンプを介して内部データバスへ伝達される場合を示しているからである。 [0186] Incidentally, the data from the SRAM sense amplifier to the output buffer circuit 320 in the configuration shown in FIG. 25 are transmitted, which data of the selected memory cell of the DRAM array column lines of SRAM array because it indicates the case where it is transmitted to internal data bus connection via the sense amplifier of the SRAM through. すなわち、図23の構成における、ゲート310が設けられていない構成において、ゲート302へ与えられる列選択信号SYLi,SYLjがDRAMコラムデコーダ出力DYi,DYjと共有されている場合が一例として示される。 That is, in the configuration of FIG. 23, in the configuration in which the gate 310 is not provided, the column selection signal SYLi applied to the gate 302, if the SYLj is shared DRAM column decoder outputs DYi, and DYj is shown as an example. この構成については後に説明する。 This configuration will be described later.

【0187】図26は入出力回路のさらに他の構成を示す図である。 [0187] Figure 26 is a diagram showing still another configuration of the input-output circuit. 図26において、出力バッファ回路320 In Figure 26, the output buffer circuit 320
と入力バッファ回路322との間に、指示ビットCMa Between the input buffer circuit 322 and the instruction bit CMa
に応答してオン状態となるトランジスタ324aが設けられ、入力バッファ回路322とデータ入力ピン端子D Transistor 324a is provided which is turned on in response to an input buffer circuit 322 and a data input pin terminal D
との間に相補指示ビット/CMaに応答してオン状態となるトランジスタゲート324bが設けられる。 Transistor gate 324b is provided which is turned on in response to a complementary designation bit / CMa between. この構成の場合、指示ビットCMaがD/Q分離モードを示している場合には、トランジスタゲート324aがオフ状態、トランジスタゲート324bがオン状態となる。 In this configuration, when the instruction bit CMa indicates a D / Q separation mode, the transistor gate 324a is turned off, the transistor gate 324b is turned on. 逆にD/Q共有のマスクトライトモードを示している場合にはトランジスタゲート324aがオン状態、トランジスタゲート324bがオフ状態となる。 If they represent a masked write mode of D / Q share Conversely transistor gate 324a is turned on, the transistor gate 324b is turned off.

【0188】この構成により、入力バッファ回路322 [0188] With this structure, input buffer circuit 322
を選択的にデータ出力ピン端子Qまたはデータ入力ピン端子Dへ接続することができ、D/Q分離モードおよびD/Q共有モードを設定することができる。 Selectively can be connected to the data output pin terminal Q or the data input pin terminal D, it is possible to set the D / Q separation mode and D / Q shared mode.

【0189】図27は、DRAMとSRAMへのアドレスの接続態様の一例を示す図である。 [0189] Figure 27 is a diagram showing an example of connection of addresses to DRAM and SRAM. この図27に示す構成においては、DRAMアレイへのアクセスは、SR In the structure shown in FIG. 27, access to the DRAM array, SR
AMアレイへのビット線対SBLまたは双方向転送ゲート回路を介して行なわれる。 It takes place via the bit line pair SBL or bi-directional transfer gate circuit for an AM array. この構成の場合、SRAM In the case of this configuration, SRAM
コラムデコーダ22からの列選択信号CDは、DRAM Column select signal CD from the column decoder 22, DRAM
アレイの列選択信号とSRAMアレイの列選択信号とで共有される構成となる。 A configuration that is shared by the array column column selection signal of the selection signal and SRAM array. 図27において、DRAMアドレスバッファ252aは、外部からのDRAM用アドレスAa0〜Aa9を受け、内部アドレスint. In Figure 27, DRAM address buffer 252a receives DRAM address Aa0~Aa9 from the outside, an internal address int. Aaを発生する。 To generate Aa. DRAMローデコーダ14は、この内部アドレスint. DRAM row decoder 14, the internal address int. Aaのうち内部行アドレスをデコードし、 It decodes the internal row address of aa,
DRAMアレイからワード線を選択するワード線駆動信号DWLを発生する。 Generating a word line driving signal DWL for selecting a word line from DRAM array. DRAMコラムデコーダ15は、 DRAM column decoder 15,
DRAMアドレスバッファ252aからの内部列アドレスの一部を受け、DRAMアレイから列選択線を選択する信号CSLを発生する。 Receiving a part of internal column address from DRAM address buffer 252a, and generates a signal CSL for selecting a column selecting line from DRAM array. このDRAMアドレスバッファ252aからの内部列アドレスの残りの一部はバッファ29へ与えられる。 The remaining portion of internal column address from the DRAM address buffer 252a is applied to the buffer 29. バッファ29は、SRAMバッファ252bからの内部列アドレスを受けてSRAMコラムデコーダ22へ伝達する。 Buffer 29, transmitted to SRAM column decoder 22 receives internal column address from SRAM buffer 252b. 後に詳細に説明するが、D It described later in detail, D
RAMアレイへのアクセス時においては、SRAMバッファ252bからは内部列アドレスが発生されない。 During access to the RAM array, internal column address is not generated from SRAM buffer 252b. この場合、バッファ29はDRAMアドレスバッファ25 In this case, the buffer 29 DRAM address buffer 25
2aからの内部列アドレスを受けてSRAMコラムデコーダ22へ伝達する。 It receives internal column address from 2a transmitted to SRAM column decoder 22.

【0190】SRAMローデコーダ21は、SRAMバッファ252bからの内部行アドレスを受け、SRAM [0190] SRAM row decoder 21 receives internal row address from SRAM buffer 252b, SRAM
アレイから1行を選択するSRAMワード線駆動信号S SRAM word line drive signal S for selecting one row from the array
WLを発生する。 To generate a WL. この図27に示す構成に従えば、先に図7および図8に示した双方向転送ゲート回路へ与えられるコラムデコーダ出力CDはSRAMデコーダ出力となる。 According to the structure shown in FIG. 27, above the column decoder output CD that is supplied to bi-directional transfer gate circuit shown in FIGS. 7 and 8 is the SRAM decoder output. また、この図27に示す構成に従えば、図23に示すデータ入出力の構成においては、列選択信号DY Further, according to the structure shown in FIG. 27, in the configuration of the data input-output shown in FIG. 23, column selection signal DY
i,DYjとSRAM列選択信号SYLi,SYLjとは等価なものとなる。 i, DYj and SRAM column selection signal SYLi, becomes equivalent to the SYLj.

【0191】図28は、アドレス入出力部の他の構成例を示す図である。 [0191] Figure 28 is a diagram showing another configuration example of the address output unit. 図28に示す構成においては、図27 In the structure shown in FIG. 28, FIG. 27
に示すバッファ29に代えてキャッシュヒット指示信号CHとDRAMアレイアクセス指示信号CIとに応答してDRAMアドレスバッファ252aからの内部列アドレスとSRAMアドレスバッファ252bからの内部列アドレスのいずれか一方を通過させるマルチプレクサ3 Instead of the buffer 29 shown in passing either an internal column address from the internal column address and SRAM address buffer 252b from DRAM address buffer 252a in response to a cache hit designating signal CH and the DRAM array access designating signal CI multiplexer 3
0が設けられる。 0 is provided. キャッシュ信号CHおよびDRAMアレイアクセス指示信号CIは後に詳細に説明するが、キャッシュヒット指示信号CHが発生された場合、SRA Cache signal CH and the DRAM array access designating signal CI will be described in detail later, when the cache hit designating signal CH is generated, SRA
Mアレイへのアクセスが許可され、DRAMへのアクセスによるデータの書込み/読出しが禁止される。 Access to M array is permitted, the write / read of data by accessing to DRAM is inhibited. DRA DRA
Mアレイアクセス指示信号CIが発生された場合、DR If M array access designating signal CI is generated, DR
AMアレイのメモリセルへのアクセスによるデータの書込み/読出しが許可される。 AM access writing / reading of data by the memory cell of the array is allowed. したがってマルチプレクサ30は、信号CHが発生された場合、SRAMアドレスバッファ252bからの内部列アドレスを選択してSR Thus multiplexer 30, when the signal CH is generated, by selecting the internal column address from SRAM address buffer 252b SR
AMコラムデコーダ22へ伝達する。 It is transmitted to the AM column decoder 22. またマルチプレクサ30は、DRAMアレイアクセス指示信号CIが発生された場合、DRAMアドレスバッファ252aからの内部列アドレスを選択してSRAMコラムデコーダ22 The multiplexer 30, when the DRAM array access designating signal CI is generated, SRAM column decoder 22 selects internal column address from DRAM address buffer 252a
へ伝達する。 To be transmitted. この図28に示す構成においても、SRA In the structure shown in FIG. 28, SRA
Mコラムデコーダ22はDRAMアレイの列選択とSR Column selection and SR of the M column decoder 22 DRAM array
AMアレイの列選択との両者に用いられる構成となる。 The configuration used in both the column selection of the AM array.
この図27および図28に示すアドレスの振分ける構成は単なる一例であり、それぞれ独立にDRAMアレイの内部列アドレスのデコードおよびSRAMアレイの内部列アドレスのデコードが行なわれる構成であってもよい。 FIG 27 and distributes the addresses shown in FIG. 28 configuration is merely an example, it may be configured to decode the internal column address decoding and SRAM array of internal column address independently DRAM array is carried out.

【0192】図29は、内部データ伝達線対とSRAM [0192] Figure 29 is an internal data transmitting line pair SRAM
アレイとの接続形態の他の構成例を示す図である。 It is a diagram illustrating another configuration example of a connection form between the array. 図2 Figure 2
3に示す構成においては、SRAMセンスアンプSSA In the structure shown in 3, SRAM sense amplifier SSA
が各SRAMビット線対SBLに対して設けられている。 There has been provided for each SRAM bit line pair SBL. この図29に示す構成においてはSRAMセンスアンプSSAは複数のSRAMビット線対SBL,*SB SRAM sense amplifier SSA is plural SRAM bit line pair SBL is in the configuration shown in FIG. 29, * SB
Lに対して1個設けられる。 One for L is provided. 各SRAMビット線対SB Each SRAM bit line pair SB
L,*SBLに対しては選択ゲート回路302が設けられる。 L, selection gate circuit 302 is provided for the * SBL. この選択ゲート回路302へ列選択信号CDが与えられる。 Given column selection signal CD to the selection gate circuit 302. この列選択信号CDは図27および28に示すSRAMコラムデコーダからの列選択信号が与えられる。 The column selection signal CD is given a column select signal from SRAM column decoder shown in FIG. 27 and 28. 内部データ線対は書込みデータを伝達するための内部書込みデータ線251a′と読出しデータを出力バッファ回路へ伝達するための読出しデータ伝達線251 Read data transmission line 251 for the internal data line pairs for transmitting the read data to the output buffer circuit and the internal write data line 251a 'for transmitting write data
b′を含む。 Including the b '. この内部書込みデータ伝達線251a′は相補データ線対DBW,*DBWを含む。 The internal write data transmitting line 251a 'complementary data line pair DBW, including * DBW. この内部データ線DBW,*DBWには入力バッファ回路からの相補なデータが伝達される。 The internal data lines DBW, * the DBW complementary data from the input buffer circuit are transmitted. この内部書込みデータ線251 The internal write data line 251
a′は書込み回路303へ接続される。 a 'is connected to the write circuit 303. 書込み回路30 The write circuit 30
3は、交差接続されたnチャネルMOSトランジスタT 3 is cross-coupled n-channel MOS transistor T
301,T302,T303,T304を含む。 Including the 301, T302, T303, T304. トランジスタT302およびT303のゲートが内部データ線DBWに接続される。 The gate of the transistor T302 and T303 are connected to internal data line DBW. トランジスタT301およびT3 Transistor T301 and T3
04のゲートが内部データ線*DBWに接続される。 04 of the gate is connected to the internal data line * DBW. 書込み回路303からの相補書込みデータがデータ線DB Complementary write data from write circuit 303 data lines DB
Wa,*DBWを介して各選択ゲート回路302へ伝達される。 Wa, is transmitted to each of the selection gate circuits 302 through * DBW. トランジスタT301およびT302はオン状態のとき電源電位Vccを伝達する。 Transistors T301 and T302 is transmitting power supply potential Vcc when the ON state. トランジスタT3 Transistor T3
03およびT304はオン状態のとき接地電位Vssを伝達する。 03 and T304 will transmit ground potential Vss when the ON state. たとえば、内部データ線DBWに“H”のデータが伝達された場合を考える。 For example, consider the case where data of "H" to the internal data line DBW has been transmitted. このとき内部データ線*DBWには“L”のデータが伝達される。 "L" data in this case the internal data line * DBW are transmitted. このときトランジスタT302およびT303がオン状態となる。 Transistors T302 and T303 are turned on at this time.
したがって、書込み回路303からはトランジスタT3 Therefore, transistor T3 from the write circuit 303
02を介して“H”のデータが内部データ線DBWaへ伝達され、他方の内部データ線*DBWaへはトランジスタT303を介して“L”のデータが伝達される。 Data 02 through the "H" is transmitted to internal data line DBWa, data via the transistor T303 "L" is transmitted to the other internal data line * DBWa.

【0193】データ読出し時においては、入力バッファ回路からこの内部書込みデータ線DBW,*DBWへともに“L”のデータが伝達されることにより、書込み回路303の出力はハイインピーダンス状態となる。 [0193] In data reading, the internal write data lines DBW from the input buffer circuit, by which data is transmitted in the "L" to * DBW, the output of the write circuit 303 becomes a high impedance state. このとき、センスアンプSSAが活性化され、選択された選択ゲート回路302を介して内部データ線DBWa,* At this time, sense amplifier SSA is activated, the internal data line DBWa via a selection gate circuit 302 which is selected, *
DBWaへ伝達されたデータがセンスアンプSSAで増幅された後出力バッファ回路へ内部読出しデータ伝達線251b′を介して伝達される。 The data transmitted to DBWa is transmitted through the internal read data transmitting line 251b 'to the output buffer circuit after being amplified by the sense amplifier SSA.

【0194】この図29に示すように、内部データ線2 [0194] As shown in FIG. 29, the internal data line 2
51として書込みデータ伝達線251a′と読出しデータ伝達線251b′とを別々に設けることにより、データ書込み/読出しを共通の内部データバスを介して行なう構成に比べて、入出力回路のレイアウトの設計が容易となる。 By 'and read data transmitting line 251b' write data transmitting line 251a provided and separately as 51, compared with a configuration for performing data write / read via the common internal data bus, the layout design of the input and output circuits easy to become.

【0195】DRAMアレイは、ダイナミック型メモリセルを構成要素としており、周期的または所定の期間内でその記憶データをリフレッシュする必要がある。 [0195] DRAM array is a component of the dynamic memory cells, it is necessary to refresh the stored data in periodic or predetermined period. 次にこのキャッシュ内蔵半導体記憶装置のリフレッシュ動作について説明する。 It will now be described refresh operation of the semiconductor memory device containing a cache.

【0196】図21を参照して、外部からリフレッシュ指示信号REF#が与えられる。 [0196] With reference to FIG. 21, the refresh instruction signal REF # is supplied from the outside. この半導体記憶装置は外部からのリフレッシュ指示信号REF#が内部クロックKの立上がり時点で“L”の活性状態と設定された場合に内部で自動的にリフレッシュを行なう。 The semiconductor memory device automatically perform the refresh internally when refresh designating signal REF # from the outside is set to the active state of "L" at the rising time of the internal clock K.

【0197】図21において、リフレッシュを行なうための回路構成は、制御クロックバッファ250からの内部リフレッシュ指示信号REFに応答して、オートリフレッシュが指定されたことを検出するオートリフレッシュモード検出回路291と、このオートリフレッシュモード検出回路291からのリフレッシュ要求に応答して各種制御信号を発生してカウンタ293およびマルチプレクサ回路258へ与えるリフレッシュ制御回路292 [0197] In FIG. 21, the circuit structure for refreshing in response to the internal refresh designating signal REF from a control clock buffer 250, the auto-refresh mode detecting circuit 291 which detects that the auto-refresh is designated, refresh control circuit 292 to provide this in response to a refresh request from auto refresh mode detecting circuit 291 generates various control signals to the counter 293 and multiplexer circuit 258
を含む。 including. カウンタ回路293は、リフレッシュ制御回路292からのリフレッシュ指示信号に応答してそこに格納されているカウント値をリフレッシュされるべき行を示すリフレッシュ行アドレスとしてマルチプレクサ回路258へ与える。 Counter circuit 293 provides to multiplexer circuit 258 as a refresh row address indicating a row to be refreshed count value stored therein in response to the refresh instruction signal from the refresh control circuit 292. マルチプレクサ回路258は、リフレッシュ制御回路292からの切換制御信号MUXに応答してカウンタ回路293からのリフレッシュ行アドレスを選択してDRAMローデコーダ102へ与える。 The multiplexer circuit 258 selects and applies the refresh row address from counter circuit 293 in response to switching control signals MUX from refresh control circuit 292 to the DRAM row decoder 102. この内部リフレッシュ指示信号REFはまたDRAMアレイ駆動回路260へも与えられる。 The internal refresh designating signal REF is also applied to DRAM array driving circuit 260. DRAMアレイ駆動回路250は内部リフレッシュ指示信号REFが与えられたとき活性状態となり、DRAMアレイ101における行選択に関連する動作を実行する。 DRAM array driving circuit 250 enters an active state when the internal refresh designating signal REF is applied to perform an operation related to row selection in DRAM array 101.

【0198】リフレッシュ制御回路292は、リフレッシュ指示信号REFが与えられるたびごとにリフレッシュ完了時にカウンタ回路293のカウント値を1増分する。 [0198] The refresh control circuit 292 1 increments the count value of the counter circuit 293 at the time of completion of refreshing each time a refresh designating signal REF is applied. またリフレッシュ制御回路292は、リフレッシュ完了時には切換制御信号MUXを不活性状態とし、マルチプレクサ回路258は、これによりアドレスバッファ回路252からの内部DRAM用の内部アドレスint The refresh control circuit 292, the inactive state switching control signals MUX during completion of refreshing, the multiplexer circuit 258, thereby the internal address int for internal DRAM from address buffer circuit 252
−Aaを選択してDRAMローデコーダ102へ伝達する。 Transferring to the DRAM row decoder 102 select the -Aa.

【0199】図30は転送ゲート制御回路262を機能的に示す図である。 [0199] Figure 30 is a diagram functionally showing the transfer gate control circuit 262. 転送ゲート制御回路262は、内部制御信号E,CI,WおよびCHに応答して双方向転送ゲート回路210(3,BTG)の転送動作を制御する信号φTDSおよびφTSDを発生する。 Transfer gate control circuit 262 generates the internal control signals E, CI, signals φTDS and φTSD controlling the transfer operation of bi-directional transfer gate circuit 210 in response to the W and CH (3, BTG). この転送ゲート制御回路262は、キャッシュヒット信号CHが活性状態の場合、転送制御信号φTDSおよびφTSDを発生しないが、アレイアクセス指示(キャッシュ禁止)信号CIが活性状態となると、そのときのライトイネーブル信号Wの状態に応じて制御信号φTDS,φTSDを順次発生する。 The transfer gate control circuit 262, if the cache hit signal CH is active, but does not generate the transfer control signal φTDS and FaiTSD, array access instruction (cache disable) the signal CI is active, the write enable signal at that time W in the state control signal in response to FaiTDS, sequentially generates FaiTSD. このとき、転送ゲート制御回路262 At this time, the transfer gate control circuit 262
へ、内部リフレッシュ指示信号REFが与えられ、この内部リフレッシュ指示信号REFが与えられたとき、転送ゲート制御回路262は不活性状態とされる構成であってもよい。 To given an internal refresh designating signal REF, when the internal refresh designating signal REF is applied, the transfer gate control circuit 262 may be configured to be inactivated. しかしながら、外部からリフレッシュ指示信号REF#が与えられるため、そのとき、アレイアクセス指示信号CIが発生されないように外部仕様で設定しておけば、転送ゲート制御回路262は、リフレッシュ指示信号REFを特に受ける必要はない。 However, since the given refresh designating signal REF # from the outside, then, by setting the external specification as array access designating signal CI is not generated, the transfer gate control circuit 262, in particular receives the refresh instruction signal REF You need not be. しかしながら、DRAMアレイにおけるリフレッシュが実行されている場合には確実にSRAMアレイとDRAMアレイと電気的に分離する必要があり、内部リフレッシュ指示信号REFに応答して転送ゲート制御回路262がディスエーブル状態とされる構成を設けておけばリフレッシュ動作時において、SRAMアレイとDRAMアレイとは確実に電気的に分離されることになり、SRAMアレイへ外部からアクセスすることが可能となる。 However, it is necessary to ensure that the SRAM array and the DRAM array and electrically separated when the refresh of the DRAM array is executed, the transfer gate control circuit 262 in response to an internal refresh designating signal REF and the disabled state in the refresh operation if provided configured to be, the SRAM array and the DRAM array would be reliably electrically isolated, it is possible to access from the outside to the SRAM array.

【0200】このような転送ゲート制御回路262の構成としては、キャッシュヒット信号CHおよびリフレッシュ指示信号REFのいずれか一方が活性状態となったときには転送ゲート制御回路262をディスエーブル状態とする構成を設ければよい。 [0200] As the structure of such a transfer gate control circuit 262, it is provided a structure for the disabled transfer gate control circuit 262 when either cache hit signal CH and refresh designating signal REF becomes active it may be Re. より好ましくは、このチップイネーブル信号Eが不活性状態にあるか、またはキャッシュヒット信号CHおよびリフレッシュ指示信号R More preferably, either the chip enable signal E is in an inactive state, or a cache hit signal CH and refresh designating signal R
Fのいずれかが活性状態にあるときに選択ゲート制御回路262がディスエーブル状態とされるゲート回路を設ければよい。 Either F may be provided gate circuit selection gate control circuit 262 is a disabled state when in the active state. それ以外の場合には、制御信号CIおよびWに従って所定のタイミングで転送制御信号φTDSおよびφTSDが発生される。 Otherwise, transfer control signal at a predetermined timing φTDS and φTSD is generated in accordance with the control signals CI and W.

【0201】図31は、図21に示すDRAMアレイ駆動回路260の機能的構成を示す図である。 [0202] Figure 31 is a diagram showing a functional structure of DRAM array driving circuit 260 shown in FIG. 21. DRAMアレイ駆動回路260は、DRAMアレイの行選択に関連する回路を駆動する行選択系駆動回路260aとDRA DRAM array driving circuit 260, row selection driving circuits 260a and DRA for driving circuits related to row selection of DRAM array
Mアレイ1の列選択に関連する回路を駆動する列選択系駆動回路260bを含む。 It includes a row selection system driving circuit 260b for driving circuits related to column selection in the M array 1. 行選択系駆動回路260a Row selection system driving circuit 260a
は、内部制御信号E,CH,CIおよびREFに応答して各種制御信号φEQ、/φSAPE、φSANE、およびDWLをそれぞれ所定のタイミングで発生する。 The internal control signal E, CH, in response to the CI and REF various control signals φEQ, / φSAPE, φSANE, and each occurs at a predetermined timing DWL. 列選択系駆動回路260bは、制御信号E,CH,CIおよびREFに応答して所定のタイミングでDRAMコラムデコーダ15を駆動するための信号CDAを発生する。 Column selecting system driving circuit 260b generates the control signal E, CH, a signal CDA for driving DRAM column decoder 15 at a predetermined timing in response to the CI and REF. この列選択系駆動回路260bは、行選択系駆動回路260aが活性状態となったときにリフレッシュ指示信号REFが不活性状態にあれば、所定のタイミングでコラムデコーダ活性化信号CDAを発生する。 The column selecting system driving circuit 260b is the refresh instruction signal REF when a row selecting system driving circuit 260a becomes active state if the inactive state, generates a column decoder activating signal CDA at a predetermined timing. 列選択系駆動回路260bは、リフレッシュ指示信号REFが活性状態となった場合にはディスエーブル状態とされる。 Column selecting system driving circuit 260b, when the refresh instruction signal REF becomes active state are disabled.
これによりDRAMにおける列選択動作が禁止される。 Accordingly column selecting operation in the DRAM is prohibited.

【0202】この構成により、リフレッシュ指示信号R [0202] With this configuration, refresh instruction signal R
EFが活性状態となったとき、DRAMアレイにおけるリフレッシュ動作をSRAMアレイの動作と独立して実行することができる。 When EF becomes activated, it is possible to execute the refresh operation in the DRAM array independently of the operation of the SRAM array.

【0203】またこの図21に示すオートリフレッシュモード検出回路291、リフレッシュ制御回路292およびカウンタ回路293はリフレッシュ指示信号REF [0203] The auto-refresh mode detecting circuit 291 shown in FIG. 21, the refresh control circuit 292 and counter circuit 293 is the refresh instruction signal REF
に応答して動作しており、コマンドレジスタ270とはその動作が独立である。 And it operates in response to, the command register 270 the operation is independent. このため、コマンドレジスタ2 For this reason, the command register 2
70へのコマンドモード設定と並行してDRAMアレイ101のリフレッシュを行なうことができる。 It can be refreshed in the DRAM array 101 in parallel with the command mode setting to 70. すなわち、コマンドレジスタ270はコマンドデータCMを発生してデータ入出力制御回路272および入出力バッファ+出力レジスタブロック274へ与えるだけであり、 That is, the command register 270 is only gives generates a command data CM to the data output control circuit 272 and the output buffer + output register block 274,
その保持データはDRAMアレイ101におけるメモリセル選択動作に対し何ら影響を及ぼさないからである。 Its retention data is because no effect in any way the memory cell selecting operation in the DRAM array 101.

【0204】このとき、コマンドレジスタ270へのデータ設定は、後にタイミング図を用いて詳細に説明するように、外部クロック信号Kの1サイクルで完了する。 [0204] At this time, the data set to the command register 270, as will be described in detail with reference to a timing chart after completed in 1 cycle of external clock signal K.
一方、DRAMアレイにおけるリフレッシュ動作はnサイクル必要とされる。 On the other hand, the refresh operation in the DRAM array is required n cycles. これは、DRAM100の動作速度はクロックKの速度よりも遅いからである。 This is, the operation speed of the DRAM100 is because slower than the speed of the clock K. したがって、この場合、1クロックサイクルが単純に言えば効果的に利用されるだけである。 Therefore, in this case, it is only one clock cycle is effectively utilized speaking simply. しかしながら、外部クロックKは、その動作モードに従って周期が遅くされるような場合、その周期がDRAM100の1メモリサイクルと同等であれば、コマンドレジスタ270へのデータ設定とDRAMアレイ101のリフレッシュと並行して行なうことが可能となる。 However, the external clock K, if such period is delayed in accordance with the operation mode, if equal to 1 memory cycle of the cycle DRAM 100, in parallel with the refresh data set and the DRAM array 101 to the command register 270 it is possible to be carried out. このような外部クロックKの周期の変更は、たとえばDRAMがスタンバイ状態にあるときおよび、この記憶装置が高速動作を要求されずむしろ低消費電力性を要求されるような場合に、そのクロック周期を長くすることにより半導体記憶装置の動作速度を低下させれば、動作速度の低下に応じて消費電流の低減が得られる。 Changing the period of such external clock K, for example when the DRAM is and when in the standby state, such as the storage device is required to low power consumption rather not require high-speed operation, the clock cycle if it caused to reduce the operating speed of the semiconductor memory device by increasing, reducing the current consumption can be obtained in accordance with the decrease in the operating speed. この外部クロックKの周期を長くするのは、DRAMのみへのアクセスが行なわれているときにおいて行なわれてもよい。 To lengthen the period of the external clock K may be made at the time when the access to the DRAM only to have been made.

【0205】上述のような構成をとることにより以下の特徴を備えるCDRAMを実現することができる。 [0205] it is possible to realize a CDRAM having the following characteristics by taking the above-described configuration.

【0206】(1) 本発明によるCDRAMは、メインメモリとしてのDRAMメモリアレイとキャッシュメモリとしてのSRAMアレイとを1チップ上に集積し、 [0206] (1) CDRAM according to the invention, integrated and SRAM array as a DRAM memory array and cache memory as the main memory on one chip,
かつこの両メモリ間を内部共通データバスと異なるデータ転送専用の内部バスを介して連結している。 And it is connected via an internal bus of the internal common data bus and different data transfer only between the two memories. これによりDRAMアレイとSRAMアレイ(キャッシュ)との間のブロック転送が1クロックサイクルで完了する。 Thus the block transfer between the DRAM array and the SRAM array (cache) is completed in one clock cycle. なお以下の説明において単にアレイと称したときはDRA Note When simply referred to as an array in the following description DRA
Mアレイを示すものとする。 Denote the M array. これにより従来の標準DR Thus conventional standard DR
AMと標準SRAMを用いたキャッシュメモリシステムに比べて大幅にシステムの性能の向上を図ることができる。 It is possible to greatly improve the performance of the system as compared to the cache memory system using the AM and the standard SRAM.

【0207】(2) DRAMメモリアレイとSRAM [0207] (2) DRAM memory array and SRAM
アレイとはそれぞれ別々のアドレスによりアクセス可能である。 Array and are each accessible by a separate address. そのためダイレクトマッピング方式、セットアソシアティブ方式およびフルアソシアティブ方式など多様なマッピング方式に対応することができる。 Therefore it is possible to cope with direct mapping method, set associative method and full associative method various mapping methods such as.

【0208】(3) このCDRAMは外部クロックK [0208] (3) This CDRAM the external clock K
を用いて同期動作している。 Running synchronization using. したがって、アドレス変化検出回路を用いて内部クロック信号を発生する方式などに比べてアドレスのスキューなどに起因するサイクルタイムの遅延を防止することができ、正確な制御を実行することができる。 Therefore, it is possible to prevent a delay of cycle time due the like to the address of the skew than are systems for generating an internal clock signal using the address transition detection circuit, it is possible to perform precise control.

【0209】(4) アレイアドレス(DRAM用のアドレス)Aa0〜Aa9とキャッシュアドレス(SRA [0209] (4) array address (address for DRAM) Aa0~Aa9 and cache address (SRA
M用のアドレス)Ac0〜Ac11、データ入出力D0 Address for M) Ac0~Ac11, data input and output D0
〜D3またはDQ0〜DQ3、ライトイネーブル信号W ~D3 or DQ0~DQ3, write enable signal W
#、キャッシュヒット信号CH#、チップセレクト信号E#、リフレッシュ信号REF#、キャッシュ禁止信号CI#、コマンドレジスタ信号CR#などの外部から与えられる信号(またはデータ)はすべて外部クロックK #, Cache hit signal CH #, chip select signal E #, a refresh signal REF #, cache inhibition signal CI #, command register signal CR signal (or data) given from the outside, such as #, all the external clock K
の立上がりエッジで取込まれる。 It is taken at the rising edge of.

【0210】(5) アレイアドレスはマルチプレクス方式で取込まれるため、このアレイアドレスのためのピン数を削減することができ、CDRAMの実装密度を高めることができる。 [0210] (5) Since array addresses are taken in multiplex method, it is possible to reduce the number of pins for the array addresses, it is possible to increase the packing density of the CDRAM.

【0211】(6) アレイとキャッシュのアドレスは独立しており、キャッシュヒット時にはキャッシュに対するアクセスのみが行なわれ、高速なキャッシュヒットアクセスを実現することがてきる。 [0211] (6) the address of the array and cache are independent, only access to the cache is performed on a cache hit, Tekiru is possible to realize a high-speed cache hit accessing.

【0212】(7) 外部クロックKのタイミングに無関係に出力イネーブル信号G#により任意のタイミングでデータを読出すことができ、これによりシステムにおいて非同期的なバス制御を実行することができる。 [0212] (7) Data can be read at any time by an external clock K independent output enable signal G # to timing, thereby executing the asynchronous bus control in the system.

【0213】(8) コマンドレジスタ270により出力仕様(トランスペアレント、ラッチ、レジスタ;これらについては後述する)およびI/O構成(入出力ピン分離、マスクトライト)をユーザが任意に指定することができる。 [0213] (8) Output the command register 270 (transparent, latch, register, they will be described later) and the I / O configuration (input and output pins separation, masked write) to the user can arbitrarily designate. 後に説明するようにレジスタ出力方式を用いれば、前のサイクルで指定されたアドレスの出力データが外部クロックKの立上がりエッジで出現する。 Using the register output mode, as described later, the output data of the address designated in the previous cycle appears at a rising edge of external clock K. このようなデータ出力モードはパイプラインアプリケーションに適している。 Such data output mode is suitable for pipeline application. またラッチ出力方式においては、無効データが出力されるタイミングで前のサイクルで指定されたアドレスの出力データがその間出力される。 In the latch output mode, the output data of the address designated in the previous cycle at the timing when invalid data is output is output between. これにより無効データは何ら出力されることがなく、常に有効な出力データのみが得られる。 Thus invalid data is not outputted at all, only constantly valid output data is obtained. このラッチ出力モードではCPUが出力データを取込むのに十分な期間をとることができる。 In the latch output mode can take a period of time sufficient CPU is taking in output data.

【0214】(9) データの書込み動作は、外部クロックKの立上がりエッジにより開始されるが、この書込みの終了は内部でタイマー等により自動的に終結する。 [0214] (9) Data writing operation is initiated by the rising edge of the external clock K, the end of the writing is terminated automatically by a timer or the like inside.
このため書込み動作の終了をたとえば外部からのライトイネーブル信号W#により設定する必要がなく、システムのタイミング設定が容易となる。 Therefore there is no need to set the write enable signal W # to the end of the write operation from the outside for example, it is facilitated timing setting system.

【0215】(10) 外部からオートリフレッシュを指定するリフレッシュ指示信号REF#を与えることができる。 [0215] (10) can give a refresh instruction signal REF # to specify the auto-refresh from the outside. これによりDRAMアレイを容易に所望のタイミングでオートリフレッシュすることができる。 This makes it possible to auto refresh at a desired timing of DRAM array easily.

【0216】(11) また前述のごとく、44ピンの300mil. [0216] (11) also as described above, of the 44-pin 300mil. TSOPパッケージのタイプIIに本発明のCDRAMは収納することができる。 CDRAM of the present invention to type II TSOP package can be accommodated. このTSOP The TSOP
パッケージのタイプIIは極めて薄型の矩形パッケージであり高実装密度のシステムを構築することができる。 Type of package II can be constructed very be thin rectangular package system of high packing density.

【0217】図32は本発明のCDRAMが備える動作モードおよび各動作モードを指定するための制御信号の状態を一覧にして示す図である。 [0217] Figure 32 is a view showing a list of state of the control signal for designating the operation mode and the operation mode included in the CDRAM of the present invention. CDRAMの動作モードは外部制御信号E#、CH#、CI#、CR#、W# Mode of operation the external control signal CDRAM E #, CH #, CI #, CR #, W #
およびREF#の状態の組合わせにより設定される。 And it is set by a combination of the state of the REF #. 図32において“H”は高レベルの信号電位を示し、 In Figure 32 "H" indicates a high level signal potential,
“L”は低レベルの信号電位を示し、“X”は任意(ドントケアD.C)を示す。 "L" indicates the low level signal potential, "X" represents any (do not care D.C). 図32に示すようにCDRA CDRA As shown in FIG. 32
Mの動作モードとしては、CDRAMを待機状態にするスタンバイモード、DRAMアレイのオートリフレッシュを行なうアレイリフレッシュ、CPU(中央演算処理装置)とキャッシュ(SRAM)との間のデータの転送、CPUとアレイとの間のデータの転送、キャッシュとアレイとの間のデータブロックの転送、コマンドレジスタへの特殊モードの設定などがある。 The M operation mode, the standby mode of the CDRAM to a standby state, transfer of data between the array refresh for performing auto-refresh of the DRAM array, a CPU (Central Processing Unit) and a cache (SRAM), a CPU and array transfer of data between the transfer of data blocks between the cache and the array, and the like set in the special mode to the command register. 各動作モードを設定するための信号の状態の組合わせおよびタイミングなどについては後に動作波形図を参照して詳細に説明する。 For such combinations and timings of the states of signals for setting respective operation modes will be described in detail with reference to an operation waveform diagram later. なお図32において、ライトイネーブル信号W#がCPUとコマンドレジスタとの間のデータ転送時において“H/L”として示されているのはこの動作モードにおいてはライトイネーブル信号W#は“H”または“L”に設定され、この“H”および“L”どちらの状態もある特殊モードを指定するために用いられることを示している。 In FIG. 32, the write of the enable signal W # is indicated as "H / L" in the data transfer between the CPU and the command register in this mode of operation the write enable signal W # is "H" or "L" is set to indicate that used to specify special mode in which both conditions the "H" and "L".

【0218】図33および図34は図21に示すコマンドレジスタ270の内容およびその内容の選択方法を示す図である。 [0218] FIGS. 33 and 34 are views showing a method of selecting the contents and its contents of the command register 270 shown in FIG. 21. コマンドレジスタ270は8個のレジスタRR0〜RR3およびWR0〜WR3を含む。 Command register 270 includes 8 registers RR0~RR3 and WR0~WR3. このレジスタの選択には、ライトイネーブル信号W#と2ビットのコマンドアドレスAr0およびAr1の組合わせが用いられる。 The choice of this register, the combination of the write enable signal W # and 2 bits of command addresses Ar0 and Ar1 are used. 外部クロックKの立上がりエッジで外部ライトイネーブル信号W#を“H”とすることによりレジスタRR0〜RR3のいずれかが選択される。 Any of the registers RR0~RR3 is selected by an external clock K rising external write enable signal W # at the edge "H". レジスタR Register R
R0はコマンドアドレスAr0およびAr1をともに“0”に設定することにより選択される。 R0 is selected by setting both "0" to command addresses Ar0 and Ar @ 1. レジスタRR Register RR
1はコマンドアドレスビットAr0を“1”、コマンドアドレスビットAr1を“0”と設定することにより選択される。 1 the command address bit Ar0 "1", is selected by setting command address bit Ar1 "0". レジスタRR0が選択された場合にはマスクトライトモードが設定されたことを示す(このマスクトライトモードはまたデフォルトでもある)。 If the register RR0 is selected, indicates that the masked write mode is set (this masked write mode is also a default). レジスタR Register R
R1が選択された場合D/Q分離モードが設定されたことを示す。 R1 indicates that if the selected D / Q separation mode is set.

【0219】外部クロックKの立上がりエッジでライトイネーブル信号W#を“L”に設定し、コマンドアドレスAr0およびAr1をともに“0”に設定すればレジスタWR0が選択される。 [0219] Set the write enable signal W # "L" at the rising edge of the external clock K, register WR0 is set to command address Ar0 and Ar1 are both "0" is selected. このレジスタWR0は図34 This register WR0 Figure 34
に示すようにそのときにデータ入力端子DQ0(D0) Data input terminals DQ0 at that time as shown in (D0)
ないしDQ3(D3)のデータの組合わせにより出力モードをトランスペアレント、ラッチ、およびレジスタのいずれかに設定する。 To set the output mode by a combination of data DQ3 (D3) transparent, latch, and any of the registers. この出力モードの各々の詳細については後に説明する。 Details of each of the output mode will be described later. このレジスタWR0選択時においては入力データD2およびD3(DQ2およびDQ3) The register WR0 during selected input data D2 and D3 (DQ2 and DQ3)
をともに“0”に設定する。 Together is set to "0". この状態において入力データD0を“0”に設定し入力データD1を任意の値に設定すればトランスペアレント出力モードが設定される。 By setting the input data D1 is set to "0" input data D0 in this state to any value transparent output mode is set.
入力データD0を“1”、入力データD1を“0”に設定すればラッチ出力モードが選択される。 The input data D0 "1", the latch output mode is selected by setting to "0" input data D1. 入力データD Input data D
0およびD1をともに“1”に設定すればレジスタ出力モードが選択される。 If set to 0 and D1 are both "1" registered output mode is selected. 残りのレジスタは任意の拡張機能に利用される。 The remaining registers are utilized for any extensions.

【0220】図35は、本発明によるCDRAM600 [0220] FIG. 35, CDRAM600 according to the present invention
を用いてダイレクトマッピング方式のキャッシュシステムを構成した場合のシステムの構成を示すブロック図である。 It is a block diagram showing a system configuration when constituting the cache system of the direct mapping method using. 図35において、このキャッシュシステムはCD In Figure 35, the cache system CD
RAM600に加えてこのCDRAM600へのアクセスを制御するためのコントローラ650と、CDRAM In addition to the RAM600 a controller 650 for controlling access to this CDRAM600, CDRAM
600とデータの入出力を行ない所望のデータ処理を施すためのCPUを含む。 Including a CPU for performing the desired data processing is performed to input and output 600 and data. 図35においては、CPUから出力されるキャッシュアクセス要求時のアドレスの構成のみが示される。 In Figure 35, only the configuration of the address at the time of a cache access request is output from the CPU is shown. このCPUは32ビットを想定している。 The CPU is assumed 32 bits. このキャッシュシステムはさらに、CDRAM60 The cache system further, CDRAM60
0のアレイへ行アドレスと列アドレスをマルチプレクスして与えるためのアドレスマルチプレクス回路700を備える。 The array row and column addresses to the 0 multiplexed and an address multiplex circuit 700 for applying to. CDRAM600は、キャッシュアクセスに関連する部分のみが代表的に示される。 CDRAM600, only a portion related to the cache access is typically shown.

【0221】コントローラ650はCPUからのセットアドレスA6〜A13をデコードするデコーダ652 [0221] The decoder 652 controller 650 which decodes the set address A6~A13 from the CPU
と、デコーダ652の出力に応答してどのタグが有効であるかを示す有効ビットメモリ654と、SRAM20 When a valid bit memory 654 indicating which tag is valid in response to an output of the decoder 652, SRAM 20
0に格納されるデータのタグアドレスを格納するタグメモリ656を含む。 Including a tag memory 656 for storing tag addresses of data stored in the 0. SRAM200は、4K×4ビットの構成を有しており、タグは256個存在する。 SRAM200 has a 4K × 4 bit configuration, the tag is present 256. このため、タグメモリ656は8ビット×256の構成を備える。 Therefore, tag memory 656 includes a configuration of 8 bits × 256. 有効ビットメモリ654は、この256個のタグ(セット)のうちどれが有効であるかを示すために1ビット×256の構成を備える。 Valid bit memory 654 has a structure of 1 bit × 256 to indicate which of the 256 tag (set) is valid. デコーダ652はセットアドレスA6〜A13をデコードし、有効ビットメモリ654のいずれかのビットを有効にする。 The decoder 652 decodes the set address A6~A13, to enable any bit of the valid bit memory 654.

【0222】コントローラ650はさらに、CPUからのアドレスA22〜A31をチップ選択信号として受け、対応のCDRAM600が指定されているか否かを判定するためのデコーダ670と、デコーダ670の出力に応答して活性化され、このタグメモリ656からのタグアドレスとCPUからのタグアドレスA14〜A2 [0222] The controller 650 further receives an address A22~A31 from the CPU as a chip selection signal, a decoder 670 for determining whether the corresponding CDRAM600 is specified, in response to an output of the decoder 670 active ized, the tag address from the tag address and CPU from the tag memory 656 A14~A2
1とを比較しキャッシュヒット/ミスを判定するコンパレータ658と、キャッシュヒット/ミスに応じて、このタグメモリ656からのタグアドレスとCPUからのタグアドレスA14〜A21のいずれかを選択してマルチプレクス回路700へ与えるセレクタ672を含む。 1 and a determining comparator 658 compares the cache hit / miss, in accordance with the cache hit / miss, multiplex selects one of the tag address A14~A21 from the tag address and CPU from the tag memory 656 and a selector 672 to be given to the circuit 700.
セレクタ672はまたキャッシュミス時にはCPUから与えられたタグアドレスをタグメモリ656の対応の位置に格納する。 The selector 672 is also at the time of a cache miss for storing a tag address applied from the CPU to a corresponding position of the tag memory 656.

【0223】次に動作について簡単に説明する。 [0223] Next, the operation will be briefly described. CPU CPU
がCDRAM600へアクセスを希望する場合データバス620上へアドレスA2〜A31を発生する。 But generates the address A2~A31 to the above data bus 620 if you wish to access to CDRAM600. この共通データバス620上の30ビットのアドレスのうち、 Of 30 bits of the address on the common data bus 620,
アドレスA22ないしA31がチップセレクト信号としてコントローラ650内のデコーダ670へ与えられる。 Address A22 to A31 are supplied to the decoder 670 in the controller 650 as a chip select signal. デコーダ670はこのチップセレクト信号としてのアドレスA22〜A31をデコードし、対応のCDRA The decoder 670 decodes the address A22~A31 as the chip select signal, the corresponding CDRA
Mがアクセス要求されているか否かを判定する。 M determines whether or not it is an access request. このC The C
DRAM600がアクセス要求されていると判定した場合、デコーダ670からはチップセレクト信号E#が発生されCDRAM600へ与えられる。 DRAM600 if it is determined that the access request is given to the chip select signal E # is generated CDRAM600 from the decoder 670. またコンパレータ658がこのデコーダ670からのチップセレクト信号により活性化される。 The comparator 658 is activated by the chip select signal from the decoder 670.

【0224】コントローラ650に含まれるデコーダ6 [0224] decoder 6, which is included in the controller 650
52は、CPUからアドレスバス620上へ伝達されたアドレスのうちアドレスA6〜A13をセットアドレスとして取込んでデコードする。 52 decodes crowded preparative as a set address address A6~A13 of the addresses transmitted from the CPU onto the address bus 620. この8ビットのセットアドレスをデコードしたデコーダ652は、256個のタグのうち1つのタグを選択するために有効ビットメモリ654のうちの対応のビットを有効状態とする。 The 8-bit decoder 652 sets the address was decoded is a valid state corresponding bit of the valid bit memory 654 for selecting one tag out of 256 tags. タグメモリ656からは、この有効ビットメモリ654の有効ビットに対応するタグを示す8ビットのアドレスが読出されてコンパレータ658へ与えられる。 From the tag memory 656, 8-bit address indicating the corresponding tag valid bit of the valid bit memory 654 is supplied are read out to the comparator 658. コンパレータ658はこのタグメモリ656からのタグアドレスとC Comparator 658 and the tag address from the tag memory 656 C
PUから出力されたタグアドレスA14〜A21とを比較する。 And it compares the tag address A14~A21 output from PU. 両者が一致した場合にはコンパレータ658はキャッシュヒットを示すためキャッシュヒット信号CH Cache hit signal CH for if they match comparator 658 indicating a cache hit
#を“L”に立下げてCDRAM600へ与える。 # Stand lowered to "L" to give to CDRAM600. 一方、両者が不一致の場合には、コンパレータ658はキャッシュミス(ミスヒット)を示すために“H”のキャッシュヒット信号CH#を発生する。 On the other hand, if the both do not match, the comparator 658 generates a cache hit signal CH # of "H" to indicate a cache miss (miss hit).

【0225】キャッシュヒットにおいてはCDRAM6 [0225] In the cache hit CDRAM6
00においては次の動作が行なわれる。 The following operation is performed in 00. このときの動作制御は制御クロックバッファ250からの制御信号およびSRAMアレイ駆動回路264により行なわれる(図21参照)。 Operation control of this time is carried out by the control signal and the SRAM array driving circuit 264 from control clock buffer 250 (see FIG. 21). SRAMロウデコーダ202は、CPUからのアドレスA6〜A13に応答して256セットのうちの1セットを選択する。 SRAM row decoder 202 selects a set of 256 set in response to the address A6~A13 from CPU. すなわち、1本の行(各SR Namely, one row (each SR
AMアレイブロックにおいて1本ずつ合計4本)が選択される。 Total of four one by one in the AM array block) is selected. これによりSRAM200の各SRAMアレイブロックにおいて16ビットのSRAMセルが選択される。 Thus 16 bits of SRAM cells in each SRAM array block of SRAM200 is selected. SRAMコラムデコーダSCD203はCPUからのブロックアドレスA2−A5をデコードし、この16 SRAM column decoder SCD203 decodes the block address A2-A5 from CPU, the 16
ビットのメモリセルのうち1ビットを選択し、データ入出力端子へ接続する。 Select one bit of the bits of the memory cells, connected to the data input-output terminal. 図35においては、ヒットリード時の出力データQを示している。 In Figure 35 shows an output data Q at the time of hit read.

【0226】ミスヒット時の動作について次に説明する。 [0226] Next, a description will be given of the operation of a miss hit. この場合、SRAM200にはCPUがアクセス要求するデータは格納されていない。 In this case, CPU data to the access request is not stored in the SRAM 200. コントローラ650 Controller 650
においてはセレクタ672がこのコンパレータ658からのミスヒット指示信号に応答してタグメモリ656に格納されていた対応のタグアドレスをマルチプレクス回路700へ与える。 In providing the tag address of the corresponding previously stored in the tag memory 656 in response to a miss hit designating signal from the selector 672 the comparator 658 to multiplex circuit 700. セレクタ672はこのとき、またC Selector 672 at this time, also C
PUから与えられている8ビットのタグアドレスA14 Tag address of 8 bits that are given from the PU A14
〜A21を新たなタグアドレスとしてタグメモリ656 Tag memory 656 a ~A21 as a new tag address
の対応の位置へ格納する。 Stores to the corresponding position.

【0227】CDRAM600内においては、このサイクルではコピーバックすなわちSRAM200からDR [0227] In the CDRAM600, in this cycle the copyback i.e. SRAM 200 DR
AM100への16ビットの一括転送が行なわれる。 16-bit batch transfer to AM100 is performed. S
RAM200においてこのCPUからのアドレスA6− Address from the CPU in RAM200 A6-
A13に従ってSRAMロウデコーダSRD202により選択された16ビット×4のデータが、CPUから出力されるアドレスA6−A13およびセレクタ672から出力される8ビットのタグアドレスに従ってDRAM Data of 16 bits × 4 selected by SRAM row decoder SRD202 is in accordance A13, DRAM according 8-bit tag address output from the address A6-A13 and the selector 672 output from the CPU
100において行および列の選択動作が行なわれて選択された16ビット×4のDRAMセルの対応の位置に格納される。 Row and column selecting operation is stored in the corresponding position of conducted with DRAM cells of a selected 16-bit × 4 at 100.

【0228】次の動作サイクルにおいてCDRAM60 [0228] In the next operating cycle CDRAM60
0は、このCPUから出力されるアドレスA6−A21 0, address A6-A21 output from the CPU
に従ってDRAM100において16ビット×4のDR DR in DRAM100 of 16 bits × 4 according
AMセルを選択し、この16ビット×4のデータをまたCPUからのアドレスA6−A13に従ってSRAMロウデコーダSRDにより選択されていたSRAM200 Select AM cell, it has been selected by SRAM row decoder SRD in accordance with address A6-A13 of the data of the 16 bits × 4 and from CPU SRAM 200
の対応の16ビット×4のメモリセルへ書込む。 Written to the memory cells in the corresponding 16-bit × 4.

【0229】上述のように、SRAMに対してはアドレスA2ないしA5をブロックアドレス、アドレスA6ないしA13をセットアドレスおよびアドレスA14ないしA21をタグアドレスとし、かつDRAMに対してはアドレスA6ないしA11を列アドレスとしかつアドレスA12ないしA21を行アドレスとして用いることにより、DRAM100とSRAM200との間でのダイレクトマッピング方式を実現することができる。 [0229] As described above, the block address to no address A2 A5 for SRAM, to set the address and the address A14 without the A13 to no address A6 and the tag address A21, and columns to addresses A6 no A11 for DRAM by using the address Toshikatsu address A12 to A21 as the row address, it is possible to realize a direct mapping method between the DRAM100 the SRAM 200.

【0230】図36は本発明のCDRAMを用いた4ウェイセットアソシアティブ方式のシステムの構成を示すブロック図である。 [0230] Figure 36 is a block diagram showing a system configuration of a four-way set-associative method using the CDRAM of the present invention. CDRAM600は図35に示すものと同様の構成を意味しており、SRAM200、DR CDRAM600 is meant a structure similar to that shown in FIG. 35, SRAM 200, DR
AM100、クロック制御回路250′を含む。 AM100, a clock control circuit 250 '. クロック制御回路250′は、図21に示す制御クロックバッファ250、SRAMアレイ駆動回路264およびDR Clock control circuit 250 'includes control clock buffer 250 shown in FIG. 21, SRAM array driving circuit 264 and the DR
AMアレイ駆動回路260を含む。 Including AM array driving circuit 260. 図面を簡略化するためにデータ入出力を制御するための回路構成は示していない。 Circuitry for controlling data input and output in order to simplify the drawing is not shown.

【0231】コントローラ750は、デコーダ752、 [0231] The controller 750, a decoder 752,
有効ビットメモリ754、タグアドレスメモリ756、 Valid bit memory 754, the tag address memory 756,
コンパレータ758、デコーダ770およびセレクタ7 Comparator 758, decoder 770 and the selector 7
72を含む。 Including the 72. 4ウェイに対応するために、有効ビットメモリ754は各々が1ビット×64の構成を備える4面のメモリプレインを備え、またタグアドレスメモリ75 To accommodate four-way, each valid bit memory 754 is provided with four surfaces memory plane of with the arrangement 1 bit × 64, also the tag address memory 75
6も各々が8ビット×64の構成を備える4つのメモリプレインを備える。 6 also comprises four memory plane, each having the configuration of the 8-bit × 64. コンパレータ758も同様に、この4ウェイのうちの1つを選択するために、タグアドレスメモリ756の各メモリプレインに対して1つずつ設けられ、合計4つ設けられる。 Comparator 758 similarly, in order to select one of the 4-way, provided one for each memory plane of the tag address memory 756, it is provided a total of four. この4ウェイセットアソシアティブ方式においては、SRAM200の256行が4ウェイに分割されるため、セット数は64となる。 In the 4-way set associative, for 256 lines of SRAM200 is divided into 4 ways, number of sets is 64.

【0232】CPUからは以下の構成からなるアドレスがアドレスバス620上へ伝達される。 [0232] address constituted as follows by the CPU is transmitted onto address bus 620. アドレスA22 Address A22
ないしA31はチップセレクト用アドレス、アドレスA Through A31 chip select for the address, the address A
14ないしA21がタグアドレス、アドレスA12およびA13がウェイアドレス、アドレスA6ないしA11 14 to A21 tag address, to address A12 and A13 is way address, address A6 no A11
がセットアドレス、アドレスA2ないしA5がブロックアドレスとなる。 But set address, to not address A2 A5 becomes the block address. アドレスA6ないしA11およびアドレスA12ないしA21はDRAM100に対してそれぞれ列アドレスおよび行アドレスとして用いられる。 It is no A11 and the address A12 to the address A6 no A21 is used as each column address and a row address to DRAM 100. またCDRAM600のDRAM100に対しては、行アドレスと列アドレスとをマルチプレクスするためのマルチプレクス回路700が設けられる。 Also for the DRAM100 of CDRAM600, multiplex circuit 700 for multiplexing the row and column addresses are provided. 次に動作について説明する。 Next, the operation will be described.

【0233】CPUからのアドレスA6−A11がセットアドレスとしてデコーダ752へ与えられ、また、アドレスA22−A31がチップセレクトアドレスとしてデコーダ770へ与えられる。 [0233] addresses from CPU A6-A11 are supplied to the decoder 752 as the set address, The address A22-A31 are supplied to the decoder 770 as a chip select address. デコーダ752はこのセットアドレスA6−A11をデコードし、有効ビットメモリ754において、対応のセットに関連する有効ビットを有効状態に設定する。 The decoder 752 decodes the set address A6-A11, the valid bit memory 754, sets the valid bit associated with the corresponding set to valid state. それにより1セット(4ウェイ)が選択される。 Whereby one set (4 ways) is selected. デコーダ770はチップセレクトアドレスA22−A31をデコードし、このCDRAM6 The decoder 770 decodes the chip select address A22-A31, the CDRAM6
00へのアクセス要求が出されているか否かを判定する。 00 request for access to it is determined whether or not issued. CDRAM600がアクセス要求されている場合にはデコーダ770はチップセレクト信号E#を“L”の活性状態とするとともに、コンパレータ758を活性状態とする。 CDRAM600 decoders 770 if it is the access request along with the active state of the chip select signal E # "L", the comparator 758 to the active state. コンパレータ758は、有効ビットメモリ7 Comparator 758, valid bit memory 7
54の有効ビットを参照して、タグアドレスメモリ75 Refer to a valid bit 54, the tag address memory 75
6から対応の4ウェイのタグアドレスを読出し、この読出したタグアドレスとCPUからのアドレスA14−A Reads the tag address of the 4-way correspondence from 6, the address from the read out tag address and CPU A14-A
21を比較する。 21 to compare. コンパレータ758は、一致が見出された場合には、この一致が見出されたウェイを示すウェイアドレスW0,W1を出力するとともに、キャッシュヒットを示すキャッシュヒット信号CH#を“L”に立下げる。 The comparator 758, if a match is found, outputs the way addresses W0, W1 indicating the way in which this match is found, pulls the "L" cache hit signal CH # indicating a cache hit . コンパレータ758において一致が見出されない場合には、このキャッシュヒット信号CH#はミスヒットを示す“H”に設定される。 When the comparator 758 do not match is found, the cache hit signal CH # is set to "H" indicates a miss hit.

【0234】キャッシュヒットの場合、このコントローラ750からのウェイアドレスW0,W1とCPUからのアドレスA6−A11がSRAMロウデコーダ202 [0234] When a cache hit, way addresses W0, W1 and addresses A6-A11 from the CPU SRAM row decoder 202 from the controller 750
へ与えられ、SRAMアレイ201において16ビット×4のSRAMセルが選択される。 Given to, SRAM cell 16 bits × 4 is selected in the SRAM array 201. ブロックアドレスA Block address A
2−A5がSRAMコラムデコーダ203によりデコードされ、選択された16ビット×4のSRAMセルのうち、1ビット×4が選択されてデータ出力端子Q(またはデータ入力端子D)に接続される。 2-A5 are decoded by SRAM column decoder 203, of the SRAM cells of the selected 16 bits × 4, is connected to one bit × 4 is selected and the data output terminal Q (or data input terminal D).

【0235】ミスヒットの場合には、セレクタ772 [0235] In the case of a miss-hit, the selector 772
は、たとえばLRU論理(最も古いウェイを選択する論理)に従ってこの4ウェイのタグアドレスのうちの1つを選択しタグアドレスを書換えるべき領域を選択する。 Selects the example selected area to rewrite the tag address one of the tag address of the 4-way in accordance with LRU logic (logic that selects the oldest ways).
このセレクタ772により選択されたタグアドレスはアレイアドレスとしてマルチプレクス回路700を介してDRAM100のDRAMロウデコーダDRDへ与えられる。 Tag address selected by the selector 772 is applied to DRAM row decoder DRD in DRAM100 through the multiplex circuit 700 as array address. またセレクタ772はその書換えられるべきタグアドレスをCPUから与えられたアドレスA14−A2 The address selector 772 is given a tag address to be rewritten from its CPU A14-A2
1で置換える。 Replaced by 1.

【0236】CDRAM600内においては、このサイクルはコピーバックモードとなる。 [0236] In the CDRAM600, this cycle is a copy-back mode. このコピーバックモードにおいては、またセレクタ772の制御の下に、書換えられるべきウェイを示すウェイアドレスW0,W1 In this copy-back mode, also under the control of the selector 772, the way shows the way to be rewritten addresses W0, W1
が出力される。 There is output. SRAM200においては、CPUからのアドレスA6−A11とコントローラ750からのウェイアドレスW0,W1とがデコードされ、16ビット×4のSRAMセルが選択される。 In SRAM200, and way addresses W0, W1 from the address A6-A11 and the controller 750 from the CPU is decoded, SRAM cell 16 bits × 4 is selected. 一方、DRAM10 On the other hand, DRAM10
0においては、セレクタ772から出力される8ビットのタグアドレスとCPUから出力されるアドレスA6− In 0, address output from 8-bit tag address and CPU output from the selector 772 A6-
A13に従って16ビット×4のDRAMセルの選択が行なわれる。 16 Selection of the DRAM cell of bits × 4 is performed in accordance with A13. その後、選択された16ビット×4のSR Thereafter, SR of the selected 16-bit × 4
AMセルから選択された16ビット×4のDRAMセルへのデータ転送が行なわれる。 Data transfer from AM cells to selected 16 bits × 4 DRAM cells is performed.

【0237】次の動作サイクルにおいて、CPUからのアドレスA6−A21に従ってDRAM100において16ビット×4のDRAMセルが選択される。 [0237] In the next operation cycle, DRAM cells of 16 bits × 4 in DRAM100 accordance with the address A6-A21 from the CPU is selected. この新たに選択された16ビット×4のDRAMセルデータがアドレスA6−A11およびウェイアドレスW0,W1に従って選択された16ビット×4のSRAMセルに一括して転送される。 This newly transferred DRAM cell data in the selected 16-bit × 4 is collectively SRAM cell of the address A6-A11 and way address W0, W1 16 bits × 4, which is selected in accordance with.

【0238】上述の構成とすることにより、CDRAM [0238] With the configuration described above, CDRAM
600の内部構成を何ら変更することなく、ダイレクトマッピング方式およびセットアソシアティブ方式いずれのマッピング方式をも実現することができる。 Without any change the internal structure of the 600, can be realized a direct mapping method and a set associative method any mapping scheme. なお図には示していないが、フルアソシアティブマッピング方式ももちろん可能である。 Note Though not shown, full associative mapping method is also of course possible. この場合、コントローラ750 In this case, the controller 750
においては、SRAMキャッシュのアドレスとDRAM In the, and the address of SRAM cache DRAM
100の対応のアドレスとを記憶するタグアドレスメモリが必要とされる。 Tag address memory for storing and 100 corresponding addresses are required. 次に、このCDRAMの各種動作サイクルにおける信号のタイミング関係および状態遷移について説明する。 Next, a description will be given timing relationship and the state transition of the signal at various operating cycles of the CDRAM.

【0239】前述のように、アウトプットイネーブル信号G#を除く制御信号およびアドレスAa,Acは外部クロック信号Kの立上がりエッジでラッチされる。 [0239] As described above, the control signals and address Aa except output enable signal G #, Ac are latched at a rising edge of external clock signal K. 外部クロックKの立上がりエッジの前後にそれぞれセットアップ時間およびホールド時間が必要とされる以外は、各信号の状態は任意(D.C.)である。 Except that the external clock, respectively setup and hold times before and after the rising edge of K is required, the state of each signal is optional (, D.C.). この外部クロック同期方式に従えば、アドレス信号のスキューなどに起因するサイクルタイムのマージンなどを考慮する必要がなく、サイクルタイムを低減することができ、高速動作するCDRAMを得ることができる。 According to this external clock synchronization method, such as no need to consider the margin for the cycle time due the like to the skew of the address signals, it is possible to reduce the cycle time, it is possible to obtain a CDRAM operating at high speed.

【0240】アウトプットイネーブル信号G#は図21 [0240] The output enable signal G # is 21
に示す入出力回路274に含まれる出力バッファおよび出力レジスタの出力状態を制御する。 Controlling the output state of the output buffer and output register included in input-output circuit 274 shown in. アウトプットイネーブル信号G#が“H”の場合出力データはハイインピーダンス状態(Hi−Z)となる。 If the output data of the output enable signal G # is at "H" becomes a high impedance state (Hi-Z). アウトプットイネーブル信号G#が活性状態の“L”となれば何らかのデータが出力される。 Some data is output if output enable signal G # is at "L" active state. CDRAMの動作モードは図32に一覧にして示すとおりであるが、以下に各動作モードについてそのタイミング図とともに説明する。 CDRAM operating mode but is shown in the list in FIG. 32 will be described together with the timing chart of each operation mode are described below.

【0241】スタンバイ時においては外部クロック信号Kの立上がりエッジではチップセレクト信号E#およびリフレッシュ指示信号REF#が共に“H”に設定され、残りの制御信号CH#,CI#、CR#およびW# [0241] In the standby state is set to both "H" is the chip select signal E # and refresh designating signal REF # is at a rising edge of external clock signal K, the remaining control signals CH #, CI #, CR # and W #
は任意の状態である。 It is an arbitrary state. このスタンバイ時においては、C At the time of this standby, C
DRAMにおいては何らメモリ動作は行なわれない。 Memory operation is not performed at all in the DRAM.

【0242】No. [0242] No. 1:キャッシュヒットライトサイクル 図37はキャッシュヒットライトサイクル時における各信号のタイミングを示す図である。 1: cache hit write cycle Figure 37 is a diagram showing a timing of signals in cache hit write cycle. 外部クロック信号K External clock signal K
はサイクルタイムtkを備える。 It is provided with a cycle time tk. サイクルタイムtk Cycle time tk
は、外部クロック信号Kが“H”の状態にあるHパルス幅tKHと、外部クロック信号Kが“L”の状態にあるLパルス幅tKLを含む。 Includes a H pulse width tKH in the state of the external clock signal K is "H", the L pulse width tKL in the state of the external clock signal K is "L". キャッシュヒットライトサイクルは、SRAMキャッシュへデータを書込むサイクルである。 Cache hit write cycle is a writing cycle data to the SRAM cache. この状態の選択時には、外部クロック信号Kの立上がりエッジでチップセレクト信号E#を“L”、キャッシュヒット信号CH#を“L”、キャッシュ禁止信号CI#を“H”、コマンドレジスタ信号CR#を“H”、ライトイネーブル信号W#を“L”、アウトプットイネーブル信号G#を“H”に設定する。 When selecting this condition, the chip select signal E # at a rising edge of external clock signal K "L", the cache hit signal CH # "L", a cache inhibition signal CI # "H", a command register signal CR # "H", the write enable signal W # "L", it sets the "H" output enable signal G #.

【0243】この状態において、SRAM200に対するアドレスが有効(Valid)としてラッチされ、このSRAM用のアドレスAcに従ってSRAMへアクセスが行なわれる。 [0243] In this state, are latched as the address is valid (Valid) for SRAM 200, access to SRAM is carried out in accordance with the address Ac for the SRAM. このときDRAMに対するアドレスA Address A for the DRAM at this time
aは任意(D.C.)である。 a is an arbitrary (D.C.). 外部クロック信号Kの立上がりエッジで入力データDは有効とされ、SRAM用のアドレスAcにより選択されたSRAMセルへのこの有効な書込みデータが書込まれる。 Input data D at the rising edge of external clock signal K is valid, the valid write data is written to the SRAM cell selected by the address Ac for the SRAM. キャッシュメモリS Cache memory S
RAMへのアクセスは高速であるため、図37に示すように外部クロック信号Kの1クロックサイクルで書込みが完了する。 For access to the RAM is fast, writing is completed in 1 clock cycle of external clock signal K as shown in FIG. 37. すなわち、このキャッシュヒットライトに要する時間はクロックサイクル時間tKである。 That is, the time required for the cache hit write is the clock cycle time tK.

【0244】図37においては出力データQがアウトプットイネーブル信号G#の任意状態に応答して変化しているが、これはこのアウトプットイネーブル信号G#の“H”および“L”のレベルに応じて出力データが現われることを示している。 [0244] Although output data Q in FIG. 37 is changed in response to any state of the output enable signal G #, which is the level of "H" and "L" of the output enable signal G # It shows that depending on the output data appears. また、この図37においては、 Further, in this FIG. 37,
各制御信号およびアドレス信号のセットアップ時間およびホールド時間をも併せて示している。 The setup and hold times of respective control signals and address signals are also shown. セットアップ時間は外部クロック信号Kの立上がりエッジまでに確実に各制御信号またはアドレスを確定状態に設定するために必要とされる時間である。 Setup time is the time required to set a reliable control signals or address until the rising edge of external clock signal K to the definite state. ホールド時間はこの外部クロック信号Kの立上がりエッジからその信号を一定時間保持し、確実な動作を行なわせるために必要とされる時間である。 Hold time the external clock the signal from the rising edge of the signal K is held constant time, is the time required to carry out a reliable operation. 簡単にこの各セットアップ時間およびホールド時間を説明する。 Briefly the respective setup and hold times.

【0245】チップセレクト信号E#は“L”移行時に必要とされるセットアップ時間tELSと、“H”へ移行するときに必要とされるセットアップ時間tEHS [0245] chip select signal E # is "L" and the set-up time tELS is required at the time of transition, set-up time is required when the transition to "H" tEHS
と、“L”移行時に必要とされるホールド時間tELH And, "L" hold is required during the transition time tELH
と、“H”移行時に必要とされるホールド時間tEHH And, "H" hold is required during the transition time tEHH
を含む。 including.

【0246】キャッシュヒット信号CH#には、“L” [0246] in the cache hit signal CH # is, "L"
移行時に必要とされるセットアップ時間tCHLSと、 And setup time tCHLS that is required at the time of transition,
“H”移行時に必要とされるセットアップ時間tCHH "H" set-up time is required at the time of transition tCHH
Sと、“L”移行時に必要とされるホールド時間tCH S and, "L" hold is required during the transition time tCH
LHと、“H”移行時に必要とされるホールド時間tC LH and, "H" hold is required during the transition time tC
HHHが設定される。 HHH is set.

【0247】キャッシュ禁止信号CI#は、“L”移行時および“H”移行時にそれぞれ必要とされるセットアップ時間tCILSおよびtCIHSと、“L”移行時および“H”移行時にそれぞれ必要とされるホールド時間tCILHおよびtCIHHを含む。 [0247] hold a cache inhibition signal CI # is, "L" is shifted up and "H" and the setup time tCILS and tCIHS required respectively at the time of transition, required "L" respectively and during "H" Migrating including the time tCILH and tCIHH.

【0248】コマンドレジスタ信号CR#は、“L”移行時および“H”移行時にそれぞれ必要とされるセットアップ時間tCRLSおよびtCRHSと、“L”移行時および“H”移行時にそれぞれ必要とされるホールド時間tCRLHおよびtCRHHを含む。 [0248] Hold command register signal CR # is, "L" is shifted up and "H" and the setup time tCRLS and tCRHS required respectively at the time of transition, required "L" respectively and during "H" Migrating including the time tCRLH and tCRHH.

【0249】リフレッシュ信号REF#は、“L”移行時および“H”移行時にそれぞれ必要とされるセットアップ時間tRLSおよびtRHSと、“L”移行時および“H”移行時にそれぞれ必要とされるホールド時間t [0249] refresh signal REF # is, "L" during the transition and "H" and the setup time tRLS and tRHS are required respectively at the time of transition, "L" transition time and "H" hold time required respectively during migration t
RLHおよびtRHHを含む。 Including the RLH and tRHH.

【0250】ライトイネーブル信号W#は、“L”移行時および“H”移行時にそれぞれ必要とされるセットアップ時間tWLSおよびtWHSと、“L”移行時および“H”移行時にそれぞれ必要とされるホールド時間t [0250] hold the write enable signal W # is, "L" is shifted up and "H" and the setup time tWLS and tWHS required respectively at the time of transition, required "L" respectively and during "H" Migrating time t
WLHおよびtWHHを含む。 Including the WLH and tWHH. SRAM用のアドレスA Address for the SRAM A
cは、その状態が有効(Valid)と判定されるために必要とされるセットアップ時間tACSと、有効時に必要とされるホールド時間tACHを含む。 c includes a setup time tACS required for that state is determined to be valid (Valid), a hold time tACH required during valid.

【0251】DRAM用のアドレスAaは、有効と判定される(外部クロック信号Kの立上りエッジ)までに必要とされるセットアップ時間tAASと、有効と判定された後に必要とされるホールド時間tAAHを含む。 [0251] address Aa for DRAM includes a set up time tAAS required until it is determined to be valid (rising edge of external clock signal K), the hold time tAAH required after it is determined to be valid .

【0252】書込みデータDに対しては、有効データに対して要求されるセットアップ時間tDSと、有効データに要求されるホールド時間tDHが必要とされる。 [0252] For the write data D, it is a set up time tDS required for valid data, hold time tDH is necessary required for valid data.

【0253】アウトプットイネーブル信号G#に対しては、出力ディスエーブル状態としてからデータ入力ピンが活性状態とされるまでに必要とされる時間tGHD [0253] The output for the enable signal G #, time data input pin from the output disabled state is required until it is activated tGHD
と、データ入力ピンがハイインピーダンス状態となってから信号G#が“L”へ移行するまでに必要とされる遅延時間tGLDと、“L”移行後出力ピンが活性状態とされるまでに必要とされる時間tGLQと、“H”移行後出力ピンがハイインピーダンス状態となるまでに必要とされる時間tGHQが設定される。 If required by the delay time tGLD is required until the data input pin transitions from a high impedance state signal G # is the "L", "L" after migration output pin is activated and time tGLQ are, "H" time tGHQ that after the transition output pins is required until a high-impedance state is set.

【0254】アクセス時間としては、アウトプットイネーブル信号G#が“L”となってから有効データが出力されるまでのアクセス時間tGLAと、外部クロック信号Kが“L”となってから有効データが出力されるまでに必要とされるアクセス時間tKLAと、外部クロック信号Kが“H”となってから有効データが出力されるまでに要するアクセス時間tKHAと、レジスタ出力モードにおいて外部クロック信号Kが“H”となってから有効データが出力されるまでのアクセス時間tKHAR [0254] As access time, until the access time tGLA valid data from when output enable signal G # is at "L" is outputted, the valid data from when the external clock signal K is "L" and access time tKLA required before being output, the access time tKHA required until valid data from when the external clock signal K is "H" is outputted, the external clock signal K in the register output mode " access time from when H "until the valid data is output tKHAR
と、外部クロック信号Kが“H”となってからDRAM If, DRAM from when the external clock signal K is at "H"
へアクセスして有効データが出力されるまでに必要とされるアレイアクセス時間tKHAAが設定される。 Array access time tKHAA required until valid data is output in access is set.

【0255】図37において、アウトプットイネーブル信号G#の立上がりエッジから時間tGHD経過後、書込みデータDは無効(Inv)とみなされる。 [0255] In FIG 37, after the time tGHD elapsed since output enable signal G # rising edge, the write data D is regarded as invalid (Inv).

【0256】本発明のCDRAMのサイクル時間は、一例として、10nSないし20nSに設定される。 [0256] The cycle time of the CDRAM of the present invention, as an example, is set to not 10nS to 20 nS. アレイアクセス時間tKHAAは、70ないし80nSに設定される。 Array access time tKHAA is set to 70 to no 80 ns. 各セットアップ時間およびホールド時間は数ナノ秒に設定される。 Each set-up time and the hold time is set to several nanoseconds.

【0257】NO. [0257] NO. 2T:キャッシュヒットリードサイクル(トランスペアレント出力モード) 図38にこのトランスペアレント出力モード時におけるキャッシュヒットリードサイクルのタイミング図を示す。 2T: the cache hit read cycle (transparent output mode) Fig. 38 shows a timing diagram of the cache hit read cycle in the transparent output mode. 出力モードは前述のごとく、トランスペアレント出力モード、ラッチ出力モード、およびレジスタ出力モードを含む。 Output mode as described above, includes transparent output mode, latched output mode, and the register output mode. この出力モードの指定は、コマンドレジスタによって行なわれる。 The designation of the output mode is carried out by the command register. 図38において、キャッシュヒットリードサイクルの設定時においては、外部クロック信号Kの立上がりエッジで、チップセレクト信号E#およびキャッシュ指示信号CH#がともに“L”に設定され、キャッシュ禁止信号CI#、リフレッシュ指示信号REF#、コマンドレジスタ信号CR#およびライトイネーブル信号W#が“H”に設定される。 In Figure 38, at the time of setting the cache hit read cycle, the rising edge of external clock signal K, chip select signal E # and cache designating signal CH # is set to both "L", cache inhibition signal CI #, refresh designating signal REF #, command register signal CR # and write enable signal W # is set to "H".

【0258】この状態において、外部クロック信号Kの立上がりエッジでSRAMに対するアドレスAcが有効とされ、この有効アドレスAcに従ったSRAMセルの選択動作が行なわれる。 [0258] In this state, the valid address Ac for the SRAM at the rising edge of external clock signal K, the effective address Ac selecting operation of the SRAM cell according to is carried out. トランスペアレント出力モードにおいては、この有効アドレスAcが指定するSRAM In transparent output mode, SRAM by the effective address Ac designates
セルのデータがこのクロックサイクルにおいて出力される。 Cell data is output in this clock cycle. このトランスペアレント出力モードにおいては、有効出力データQは、外部クロック信号Kの立上がりエッジから時間tKHA経過後、またはアウトプットイネーブル信号G#の立下がりエッジから時間tGLA経過後の遅い方のタイミングで出力される。 In this transparent output mode, valid output data Q is output by the external clock signal after the time tKHA elapsed since the rising edge of the K, or the output enable signal G # slower timing after time tGLA elapsed since the falling edge of that.

【0259】時間tKHAより前にアウトプットイネーブル信号G#を“L”へ立下げると、無効データ(IN [0259] When the time tKHA stand lower to "L" the output enable signal G # before, invalid data (IN
V. V. )が時間tKHAが経過するまで出力される。 ) Is output until time elapses TKHA. このキャッシュヒットリードサイクルにおいては書込みデータはハイインピーダンス状態(Hi−Z)に設定され、 Write data in this cache hit read cycle is set to the high impedance state (Hi-Z),
またDRAMに対するアドレスAaは用いられることがないため、任意状態である。 Since the address Aa is never used for the DRAM, is any state.

【0260】No. [0260] No. 2L:キャッシュヒットリードサイクル(ラッチ出力モード) 図39にラッチ出力モードのキャッシュヒットリードサイクルのタイミング図を示す。 2L: shows a timing diagram of the cache hit read cycle of latched output mode in the cache hit read cycle (latched output mode) Fig. 39. このラッチ出力モードと、トランスペアレント出力モードとの相違点は、アクセス時間tKHAよりも前にアウトプットイネーブル信号G#を“L”に立下げたときに、まず、前のサイクルで選択されたSRAMセルのデータ(Pre.Vali And the latch output mode is different from the transparent output mode, when lowered to "L" output enable signal G # before access time TKHA, firstly, SRAM cell selected in the previous cycle of data (Pre.Vali
d)が出力されることである。 d) it is that is output. 他の信号のタイミングは図38に示すトランスペアレント出力モードと同様である。 Timing of other signals are the same as the transparent output mode shown in FIG. 38. このラッチ出力モードに従えば、無効データ(IN According to the latch output mode, invalid data (IN
V)が出力されることはなく、常に有効なデータのみが出力される。 Never V) is output, always only valid data is output.

【0261】No. [0261] No. 2R:キャッシュヒットリードサイクル(レジスタ出力モード) 図40にレジスタ出力モードにおけるキャッシュヒットリードサイクルのタイミング図を示す。 2R: shows a timing diagram of the cache hit read cycle in a cache hit read cycle (registered output mode) Fig. 40 in the register output mode. このレジスタ出力モードにおけるキャッシュヒットリードサイクルにおける外部制御信号のタイミングは図38および39に示すトランスペアレント出力モードおよびラッチ出力モードのそれと同様である。 Timing of external control signals in the cache hit read cycle in the register output mode is similar to that of the transparent output mode and a latch output mode shown in FIGS. 38 and 39. このレジスタ出力モードにおいては外部クロック信号Kの立上がりエッジから時間tK Time from the rising edge of external clock signal K in the register output mode tK
HAR経過後、またはアウトプットイネーブル信号G# After HAR elapses or output enable signal G #
の立下がりエッジから時間tGLA経過後の遅い方の時刻に前サイクルの有効データ(Pre.Valid)が出力される。 Slower time effective prior cycle data after the time tGLA elapsed since the falling edge of the (Pre.Valid) is output. このレジスタ出力モードにおいては無効データは出力されない。 Invalid data is not output in this register output mode. このレジスタ出力モードは、パイプライン動作に適している。 The registered output mode is suitable for pipeline operation.

【0262】上述の出力モードの切換えは、図21に示す入出力回路274に含まれる出力レジスタの動作を制御することにより実現される。 [0262] Switching of the above described output modes is realized by controlling the operation of the output register included in input-output circuit 274 shown in FIG. 21.

【0263】No. [0263] No. 3:コピーバックサイクル 図41にコピーバックサイクルの各信号のタイミングを示す。 3 shows the timing of each signal copy back cycle copyback cycle Figure 41. このコピーバックサイクルはキャッシュ(SRA This copy-back cycle cache (SRA
M)からアレイ(DRAM)へデータを転送するサイクルであり、ミスヒットの場合の最初のサイクルに行なわれる。 From M) to the array (DRAM) is a cycle for transferring data is performed in the first cycle in the case of a mishit. コピーバックサイクルにおいては、外部クロック信号Kの立上がりエッジで、チップセレクト信号E#およびライトイネーブル信号W#をともに“L”に設定し、かつキャッシュヒット信号CH#、キャッシュ禁止信号CI#、リフレッシュ指示信号REF#、コマンドレジスタ信号CR#およびアウトプットイネーブル信号G#を“H”に設定する。 In the copy back cycle, at the rising edge of external clock signal K, to set the chip select signal E # and write enable signal W # both to "L", the and cache hit signal CH #, cache inhibition signal CI #, refresh designating signal REF #, command register signal CR # and output enable signal G # is set to "H". このコピーバックサイクルにおいては、DRAMにおいてもメモリセルを選択するためにアレイアドレスAaを入力する必要がある。 In the copy back cycle, it is necessary to enter the array address Aa for selecting a memory cell even in the DRAM. アレイアドレスAaは行アドレス(Row)と列アドレス(C Array address Aa row address (Row) and the column address (C
ol)とがマルチプレクスして与えられる。 ol) and is given in the multiplex. 外部クロック信号Kの最初の立上がりエッジでアレイ行アドレスがラッチされ、外部クロック信号Kの2回目の立上がりエッジでアレイ列アドレスがラッチされる。 Array row address at the first rising edge of external clock signal K is latched, the array column address is latched in the second rising edge of external clock signal K. 外部クロック信号Kの2回目の立上がりエッジにおいてはキャッシュヒット指示信号CH#、キャッシュ禁止信号CI#、ライトイネーブル信号W#およびキャッシュアドレス(S External clock signal cache hit designating signal in a second rising edge of K CH #, cache inhibition signal CI #, write enable signal W # and cache address (S
RAMに対するアドレス)Acは任意である。 Address for the RAM) Ac is optional.

【0264】ライトイネーブル信号W#が1回目の外部クロック信号Kの立上がりエッジで“L”に設定されており、外部入力データDはハイインピーダンス状態から任意の状態へ変化する。 [0264] Write enable signal W # is set to "L" at the rising edge of the first external clock signal K, external input data D changes from high impedance state to an arbitrary state. 外部出力データQは、アウトプットイネーブル信号G#が“H”にあるためハイインピーダンス状態となる。 External output data Q is output enable signal G # attains a high impedance state due to to "H".

【0265】No. [0265] No. 4:ブロック転送サイクル 図42に示すブロック転送サイクルでは、コピーバック動作後などにおいて、アレイからキャッシュ(SRA 4: In block transfer cycle shown in block transfer cycle Figure 42, in such post-copy back operation, the cache from the array (SRA
M)へデータブロックが一括転送される。 M) data block is batch transfer to. このブロック転送サイクルは、外部クロック信号Kの1回目の立上がりエッジでライトイネーブル信号W#が“H”に設定されることを除いて図41に示すコピーバックサイクルと同じタイミング条件が満足される。 The block transfer cycle, the same timing conditions as copy back cycle shown in FIG. 41, except that it is set to the write enable signal W # is at "H" by the first rising edge of external clock signal K is satisfied.

【0266】すなわち、キャッシュミス(ミスヒット) [0266] In other words, a cache miss (miss hit)
時において外部クロック信号Kの1回目の立上がりエッジでライトイネーブル信号W#を“L”と設定すればコピーバックサイクルが起動され、一方、ライトイネーブル信号W#を“H”と設定すればアレイからキャッシュへのブロック転送サイクルが設定される。 By setting the external clock by the first rising edge of the signal K a write enable signal W # "L" and the copy back cycle is started at the time, whereas, from the array is set to "H" write enable signal W # block transfer cycle is set to the cache.

【0267】No. [0267] No. 5:アレイライトサイクル 図43に示すアレイライトサイクルはCPUがアレイへ直接アクセスしてデータを書込むモードを設定するサイクルである。 5: Array write cycle shown in array write cycle Figure 43 is a cycle for setting a mode for writing data by accessing CPU directly to the array. アレイアドレスAaによりアレイのDRA Array of DRA by the array address Aa
Mセルを選択する。 To select the M cell. このとき、図23に示すように、双方向転送ゲート回路305のアクセス切換え回路310 At this time, as shown in FIG. 23, access switching circuit 310 of bi-directional transfer gate circuit 305
を介してデータが書込まれてもよく、またこのようなアクセス切換え回路310を設けることなく、図7,8, May be data written through, also without providing such access switching circuit 310, FIG. 7 and 8,
11および12に示すようにSRAMのビット線対SB 11 and SRAM, as shown in 12-bit line pair SB
Lおよび双方向転送ゲートBTGならびにグローバルI L and bidirectional transfer gate BTG and global I
/O線対GIOを介してデータを書込む構成であってもよい。 / A O line pair GIO data may be writing constituting the via. SRAMアレイのSRAMビット線対SBLを介してデータを書込む構成の場合、アレイアドレスAaの下位ビットがブロックアドレスとしてSRAMのコラムデコーダSCDへ与えられてもよく、またDRAMコラムデコーダから列選択信号がSRAM選択ゲートへ与えられてもよい。 For writing configuration data through SRAM bit line pair SBL in SRAM array, lower bits of array address Aa is may be given to the column decoder SCD of SRAM as a block address, also the column select signal from the DRAM column decoder it may be given to the SRAM selection gate.

【0268】アレイライトサイクルの指定は、図43に示すように外部クロック信号Kの1回目の立上がりエッジで、チップセレクト信号E#、キャッシュ禁止信号C [0268] Specifying the array write cycle, at the first rising edge of external clock signal K as shown in FIG. 43, the chip select signal E #, cache inhibition signal C
I#、およびライトイネーブル信号W#を“L”に設定し、リフレッシュ指示信号REF#およびアウトプットイネーブル信号G#を“H”に設定することにより行なわれる。 I #, and sets the write enable signal W # to "L", is performed by setting the "H" refresh designating signal REF # and output enable signal G #. キャッシュ指示信号CH#の状態は任意である。 Cache designating signal CH # state is arbitrary. このアレイライトサイクルにおいては、外部クロック信号Kの1回目の立上がりエッジでアレイアドレスA In the array write cycle, array address A by the first rising edge of external clock signal K
aが行アドレス(Row)としてラッチされ、外部クロック信号Kの2回目の立上がりエッジでアレイアドレスAaが列アドレス(Col)としてラッチされる。 a is latched as a row address (Row), array address Aa is latched as a column address (Col) at the second rising edge of external clock signal K. キャッシュへのアクセスはこのとき行なわれないため、キャッシュ用のアドレスAcの状態は任意である。 Since access to the cache is not performed this time, address Ac of the state of the cache is optional. 外部書込みデータDは1回目の外部クロック信号Kの立上がりエッジでラッチされる。 External write data D is latched at the rising edge of the first external clock signal K. 外部出力データQはハイインピーダンス状態となる。 External output data Q is a high-impedance state.

【0269】図35および図36に示すキャッシュシステムにおいては、DRAM100へは16ビットのアドレスのみが与えられており、ブロックアドレスによりS [0269] In the cache system shown in FIGS. 35 and 36, are given only for 16-bit address is the DRAM 100, S by the block address
RAMにおけるブロック内部の列選択動作が行なわれている。 Block internal column selecting operation is being performed in RAM. この図35および図36に示す構成はキャッシュシステム時の構成を示しており、アレイアクセスの構成を示していないが、アレイアクセス時において、キャッシュ禁止信号CI#が“L”となったとき、この4ビットのブロックアドレスをDRAM100の列選択用アドレスとして用いる構成とすればよい。 Structure shown in FIG. 35 and FIG. 36 shows the structure of a cache system does not show the structure of the array access, at the time of array accessing, when a cache inhibition signal CI # becomes "L", the 4 block address bits may be configured to be used as column selecting addresses for DRAM 100.

【0270】No. [0270] No. 6:アレイリードサイクル 図44に示すアレイリードサイクルはCPUが直接アレイへアクセスしてデータを読出すモードを設定するためのサイクルである。 6: Array read cycle Array read cycle shown in Figure 44 is a cycle for setting a reading mode data access CPU is directly array. このアレイリードサイクルの指定は外部クロック信号Kの1回目の立上がりエッジでチップセレクト信号E#、キャッシュ禁止信号CI#を“L” The specification of the array read cycle external clock signal chip select signal by the first rising edge of K E #, cache inhibition signal CI # "L"
とし、リフレッシュ指示信号REF#、コマンドレジスタ信号CR#、ライトイネーブル信号W#およびアウトプットイネーブル信号G#を“H”に設定することにより行なわれる。 And then, refresh designating signal REF #, command register signal CR #, is performed by setting the "H" write enable signal W # and output enable signal G #. 外部クロック信号Kの2回目の立上がりエッジではチップセレクト信号E#、リフレッシュ指示信号REF#、およびコマンドレジスタ信号CR#が“H”に設定され、キャッシュ禁止信号CI#およびライトイネーブル信号Wの状態は任意である。 External clock signal chip select signal at the second rising edge of K E #, refresh designating signal REF #, and command register signal CR # are set to "H", the state of the cache inhibition signal CI # and write enable signal W it is optional. キャッシュヒット指示信号CH#はアレイリードサイクルにおいては状態は任意であり、またアウトプットイネーブル信号G#は“H”の状態を維持する。 Cache hit designating signal CH # is state in array read cycle is optional, and output enable signal G # is maintained a state of "H". 外部クロック信号Kの1回目の立上がりエッジでアレイアドレスAaが行アドレスとしてラッチされ、2回目の外部クロック信号Kの2回目の立上がりエッジでアレイアドレスAaが列アドレスとしてラッチされる。 Array address Aa in the first rising edge of external clock signal K is latched as a row address, array address Aa is latched as a column address at the second second rising edge of external clock signal K. 外部入力データDの状態は任意であり、外部出力データQはハイインピーダンス状態に設定される。 State of the external input data D is optional, external output data Q is set to a high impedance state.

【0271】ここで、アレイアクセスサイクル(アレイライトサイクルおよびアレイリードサイクル)は外部クロック信号Kの1回目の立上がりエッジでキャッシュ信号CI#を“L”に設定することにより設定されるが、 [0271] Here, array access cycle (array write cycle and array read cycle) but is set by setting "L" cache signal CI # by the first rising edge of external clock signal K,
このアレイアクセスサイクルは、アレイにCPUが直接アクセスするモードを設定するためのサイクルであり、 The array access cycle is a cycle for setting a mode in which CPU the array is directly accessed,
このアレイライトサイクルおよびアレイリードサイクル内で実際にデータのリード/ライトが行なわれているのではない。 Not what is actually done is to read / write data in the array write cycle and array read cycle.

【0272】コピーバック動作、ブロック転送動作およびアレイアクセス動作など、アレイのデータのリード/ [0272] Copy back operation and block transfer operation and array access operation, the data array read /
ライトを必要とする動作は、DRAMアレイのワード線の選択、選択セルデータのセンスアンプによる検知増幅およびデータのリストア動作ならびにRASプリチャージなどを必要とする。 Operation, selection of the word line of the DRAM array, requiring such restoring operation as well as RAS precharge sensing amplifier and data by the sense amplifier of the selected cell data that requires light. したがって、これらのアレイのデータのリード/ライトを必要とする動作は数クロックサイクル必要とする。 Therefore, the operation that requires the read / write of data of these arrays require several clock cycles. DRAMのサイクルタイムをta、 The cycle time of the DRAM ta,
外部クロック信号KのサイクルタイムをtKとしてm= m the cycle time of the external clock signal K as tK =
ta/tK回だけ外部クロックサイクルがアレイアクセスに必要とされる。 ta / tK times only the external clock cycles are required to array access. このmサイクルはCPUに対する待ち時間となる。 The m cycle becomes latency for CPU. このようなアレイにおけるセル選択およびデータのリード/ライトにおいてCPUに対するウェイトがかけられているときのタイミングについて次に説明する。 The timing of when the wait for the CPU are applied in cell selection and data read / write in such an array will be described.

【0273】No. [0273] No. 7:アレイアクティブサイクル 図45に示すアレイアクティブサイクルでは、与えられたアレイアドレスAaに従って行選択動作および列選択動作ならびにデータの書込み/読出しが行なわれる。 7: In array active cycle shown in array active cycle Figure 45, writing / reading of row selecting operation and the column selecting operation and data in accordance with the array address Aa given is performed. このアレイアクティブサイクルにおいては、外部クロック信号Kの立上がりエッジで、チップセレクト信号E#、 In the array active cycle, at the rising edge of external clock signal K, chip select signal E #,
リフレッシュ指示信号REF#およびコマンドレジスタ信号CR#が“H”に設定され、アウトプットイネーブル信号G#がこのサイクル中“H”に固定される。 Refresh designating signal REF # and command register signal CR # are set to "H", the output enable signal G # is fixed at "H" during this cycle. キャッシュヒット信号CH#、キャッシュ禁止信号CI#、 Cache hit signal CH #, cache inhibition signal CI #,
ライトイネーブル信号W#の状態は任意である。 Write enable signal W # state is arbitrary. このアレイアクティブサイクルにおいては、外部入力データD In the array active cycle, the external input data D
の状態は任意であるが、外部出力データQはハイインピーダンスとなる。 While the state is arbitrary, external output data Q is set to a high impedance state.

【0274】No. [0274] No. 7QT:トランスペアレント出力モードを伴うアレイアクティブサイクル この図46に示すトランスペアレント出力モードにおけるアレイアクティブサイクルの指定においては、各制御信号E#、CH#、CI#、REF#、CR#およびW 7QT: In specifying the array active cycle in transparent output mode shown in the array active cycle FIG 46 with the transparent output mode, the control signals E #, CH #, CI #, REF #, CR # and W
#は図45に示すアレイアクティブサイクルと同様に設定される。 # Is set similarly to the array active cycle shown in FIG. 45. このトランスペアレント出力モードにおけるアレイアクティブサイクルは、アウトプットイネーブル信号G#が“L”と設定されることにより出力バッファが活性化され、有効データが出力される。 Array active cycle in the transparent output mode, the output buffer by the output enable signal G # is set to "L" is activated, the effective data is output. このトランスペアレント出力モードにおけるアレイアクティブサイクルにおいては、図44に示すアレイリードサイクルにおいて設定されたアレイアドレスAaに対応するDRAM DRAM In this transparent output array active cycle in mode, corresponding to the array address Aa set in array read cycle shown in FIG. 44
セルのデータが出力される。 Data of the cell is output.

【0275】No. [0275] No. 7QL:ラッチ出力モードでのアレイアクティブサイクル 図47に示すラッチ出力モードでのアレイアクティブサイクルにおける各制御信号のタイミング状態は図46に示すものと同じである。 7ql: Timing states of the control signals in array active cycle in the latch output mode shown in array active cycle Figure 47 in latch output mode is the same as that shown in FIG. 46. ラッチ出力モードでのアレイアクティブサイクルにおいては、それまで“H”に保持されていたアウトプットイネーブル信号G#が“L”へ立下がると、まず、前回のアクセスサイクル(キャッシュアクセスサイクルでもアレイアクセスサイクルのいずれでもよい)で読出されたデータ(出力レジスタにラッチされている)がまず出力され、続いて今回のアレイアクセスサイクルで読出されたデータが出力される。 In array active cycle in the latch output mode, when it until "H" output enable signals held in the G # is "L" to the falls, first, array access cycle in the previous access cycle (cache access cycle either good) read out the data (latched in an output register) is first output followed by the data read in the current array access cycle is output.

【0276】No. [0276] No. 7QR:レジスタ出力モードでのアレイアクティブサイクル 図48に示すレジスタ出力モードでのアレイアクティブサイクルにおける各制御信号の状態は、図46および図47に示すものと同じである。 7QR: the state of the control signals in the array active cycle in register output mode shown in array active cycle Figure 48 in register output mode are the same as those shown in FIGS. 46 and 47. このラッチ出力モードでのアレイアクティブサイクルにおいてはそれまで“H” Until In array active cycle in the latch output mode "H"
に保持されていたアウトプットイネーブル信号G#を“L”に立下げると、外部書込みデータDがハイインピーダンス状態となり、外部出力データQとして前回のアクセスサイクルで読出されたデータが出力される。 Lowering standing on out output enable signal G # "L" which has been held in the external write data D becomes high impedance state, data read in the previous access cycle as the external output data Q is output. このラッチ出力モードのアレイアクセスサイクルにおいて、 In the array access cycle of the latch output mode,
次のクロックサイクルでアウトプットイネーブル信号G Output enable signal G at the next clock cycle
#が“H”から“L”に立下げられると今回のアレイアクセスサイクルで読出されたデータが出力される。 # Is the data read from the "H" to "L" at the fall are the current array access cycle is output.

【0277】この図44ないし図48に示すサイクルを組合わせることによりアレイから外部アドレスに従った出力データQが得られる。 [0277] Output data Q in accordance with the array to an external address by combining the cycle shown in FIG. 44 through FIG. 48 are obtained.

【0278】図49はトランスペアレント出力モードにおいてアレイからデータを読出す際に実行されるサイクルの全体を示す図である。 [0278] Figure 49 is a diagram showing the overall cycle that is executed when reading data from the array in transparent output mode. 図49において、タイミング図の上に丸印で示す数字は前述の各サイクルの説明において付した番号を表わしている。 In Figure 49, numerals indicated by circles on the timing diagram represents the numbers attached in the description of each cycle of the foregoing.

【0279】まずトランスペアレント出力モードにおけるアレイリード動作においては、図44に示すアレイリードサイクル(No.6)が実行される。 [0279] First, in the array reading operation in the transparent output mode, the array read cycle (No.6) shown in FIG. 44 is executed. このサイクルNo. This cycle No. 6によりアレイアドレスAaがそれぞれ外部クロック信号Kの立上がりエッジで行アドレスおよび列アドレスとして順に取込まれる。 Array address Aa is respectively incorporated in the order as a row address and a column address at the rising edge of external clock signal K by 6. 次いで図45に示すアレイアクティブサイクルが所定回数実行され、DRAMアレイにおける行および列の選択動作が行なわれる。 Then array active cycle shown in FIG. 45 is executed a predetermined number of times, the row and column selecting operation in the DRAM array is carried out. 最後に、図46に示すサイクルNo. Finally, the cycle shown in FIG. 46 No. 7QTを実行し、出力イネーブル信号G#を“L”に立下げることにより、無効データが出力された後有効データが出力される。 Run the 7QT, by lowering stand to "L" output enable signal G #, the effective data after the invalid data is output is output. この場合のアクセス時間tKHAAは通常のDRAMのアクセス時間と同程度となる。 Access time in this case tKHAA is the normal access time and the same degree of DRAM.

【0280】図50はラッチ出力モードにおいてアレイからデータをリードする際に行なわれるサイクルの全体を示す図である。 [0280] Figure 50 is a diagram showing the overall cycle which is performed when reading data from the array in the latch output mode. このラッチ出力モードにおけるアレイリード動作においても、図49に示すトランスペアレント出力モードにおけるアレイリード動作と同様、まず図44に示すアレイリードサイクル(No.6)が行なわれ、アレイからデータを読出すモードの設定が行なわれる。 Also in array read operation in the latch output mode, similar to the array read operation in the transparent output mode shown in FIG. 49, first, array read cycle shown in FIG. 44 (No.6) is performed, the reading mode data from the array setting is performed. このアレイリードサイクル(サイクルNo.6)によりアレイアドレスAaがラッチされた後、図45に示すアレイアクティブサイクル(サイクルNo.7)が所定回数行なわれる。 After the array address Aa is latched by the array read cycle (cycle No.6), the array active cycle (cycle No.7) shown in FIG. 45 is performed a predetermined number of times. このアレイアクティブサイクル(サイクルNo.7)の後、図47に示すラッチ出力モードでのアレイアクティブサイクル(サイクルNo.7Q After the array active cycle (cycle No.7), array active cycle in the latch output mode shown in FIG. 47 (cycle No.7Q
L)が行なわれる。 L) is carried out. このサイクルNo. This cycle No. 7QLにおいてそれまで“H”に設定されていたアウトプットイネーブル信号G#を“L”へ立下げると、前回のアクセスにより読出されたデータが出力された後今回のアレイリードサイクルでアクセス要求されたメモリセルのデータが出力される。 Until "H" set which was output enable signal G # to the "L" to stand lowered in 7ql, it is access requests in this array read cycle after the read data is output by the last visit data of the memory cell is output. このときのアクセス時間tKHAAは、外部クロック信号Kの第1回目の立上がりエッジから今回のアレイアクセスサイクルでアクセス要求されたメモリセルデータ(Valid)が出力されるまでに要する時間である。 Access time in this case tKHAA is the time required until the access requested memory cell data in this array access cycle from the first rising edge of external clock signal K (Valid) is output.

【0281】図51はレジスタ出力モードにおいてアレイからデータをリードする際に行なわれるサイクルの全体を示す図である。 [0281] Figure 51 is a diagram showing the overall cycle which is performed when reading data from the array in register output mode. 図51において、まずサイクルN In Figure 51, first the cycle N
o. o. 6の実行により、アレイリードモードの設定が行なわれ、かつ外部クロック信号Kの立上がりエッジでアレイアドレスAaがそれぞれ行アドレスおよび列アドレスとして時分割的にラッチされる。 The execution of the 6, setting the array read mode is performed, and array address Aa at the rising edge of external clock signal K is divided latched when the row and column addresses, respectively. 続いて、サイクルN Then, cycle N
o. o. 7のアレイアクティブサイクルが所定回数行なわれた後、サイクルNo. After 7 array active cycle is performed a predetermined number of times, the cycle No. 7QRのアレイアクティブサイクルが行なわれる。 Array active cycle of 7QR is performed. このサイクルNo. This cycle No. 7QRにおいてアウトプットイネーブル信号G#が“L”に立下がりかつ外部クロック信号Kの立上がった後、時間tKHA経過後または時間tGLA経過後の遅い方のタイミングで前回のサイクルで読出されたデータが出力データQとして出力される。 After rising to the output enable signal G # is at "L" of the falling and the external clock signal K in 7QR, the data read out in the previous cycle at slower timing after time tKHA elapse or time tGLA elapsed It is output as the output data Q. このときのアクセス時間tKHAAはサイクルNo. Access time tKHAA of this time, the cycle No. 6において外部クロック信号Kが1回目の立上がりエッジから有効データが出力されるまでの時間である。 A time until the external clock signal K is output valid data from the first rising edge at 6.

【0282】DRAMセルは定期的にリフレッシュする必要がある。 [0282] DRAM cell it is necessary to periodically refresh. このリフレッシュ動作の設定は外部からのリフレッシュ指示信号REF#により行なわれる。 Setting the refresh operation is performed by the refresh designating signal REF # from the outside. このリフレッシュ時においては、CDRAM内では、このリフレッシュ指示信号REF#に応答してリフレッシュアドレスカウンタ(図21のカウンタ回路293参照)からリフレッシュアドレスが発生され、このリフレッシュアドレスに従って自動的にDRAMセルのリフレッシュが行なわれる。 During this refresh, within CDRAM, the refresh address from the refresh address counter in response (see counter circuit 293 of FIG. 21) to the refresh designating signal REF # is generated, the refresh automatically DRAM cell in accordance with the refresh address is performed. このようなオートリフレッシュ機能を備えるDRAMは従来からDRAM分野において知られている。 Such DRAM having an auto-refresh function are known in the DRAM art conventionally. 以下、このリフレッシュを行なうための信号のタイミングについて説明する。 The following describes the timing of signals for performing the refresh.

【0283】No. [0283] No. 8:リフレッシュサイクル 図52はリフレッシュサイクルの信号タイミングを示す図である。 8: Refresh cycle Figure 52 is a diagram illustrating signal timings of the refresh cycle. 図52に示すように、外部クロック信号Kの立上がりエッジでチップセレクト信号E#およびリフレッシュ指示信号REF#をそれぞれ“H”および“L” As shown in FIG. 52, respectively chip select signal E # and refresh designating signal REF # at a rising edge of external clock signal K "H" and "L"
と設定することによりDRAMのリフレッシュモードが設定される。 DRAM refresh mode is set by setting. 外部クロック信号Kの立上がりエッジでチップセレクト信号E#を“H”、リフレッシュ指示信号REF#を“H”と設定すれば、このDRAMのリフレッシュが停止される。 At a rising edge of external clock signal K and chip select signal E # "H", if set to a refresh designating signal REF # "H", the refresh of the DRAM is stopped. このオートリフレッシュサイクルにおいては、他の制御信号CH#、CI#、CR#、W In this auto-refresh cycle, other control signals CH #, CI #, CR #, W
#の状態は任意であり、またアウトプットイネーブル信号G#は“H”に設定される。 # Condition of is arbitrary, and output enable signal G # is set to "H". したがってこのとき、キャッシュアドレスAcおよびアレイアドレスAaの状態は任意であり、また外部入力データDの状態も任意であり、外部出力データQはハイインピーダンス状態に設定される。 In this case therefore, the state of the cache address Ac and array address Aa is arbitrary, and the state of the external input data D is also arbitrary, external output data Q is set to a high impedance state.

【0284】リフレッシュ動作はDRAMに対してのみ行なわれる。 [0284] refresh operation is performed only for the DRAM. SRAMは何らリフレッシュをする必要がない。 SRAM does not need to make any refresh. したがってこのリフレッシュ期間中にキャッシュへアクセスすることが可能である。 Thus it is possible to access to the cache during the refresh period.

【0285】以下、このリフレッシュとキャッシュアクセスとを同時に行なうサイクルのタイミングについて説明する。 [0285] The following describes the timing of the cycle of performing the refresh and cache access time.

【0286】No. [0286] No. 8W:キャッシュヒットライトを伴うリフレッシュサイクル このサイクルNo. 8W: refresh cycle this cycle with cache hit write No. 8Wにおいては、DRAMにおけるリフレッシュと平行して、キャッシュヒットが発生したときに対応のSRAMセルへのデータの書込みが行なわれる。 In 8W, in parallel with the refresh of DRAM, writing of data to a corresponding SRAM cell is carried out when a cache hit occurs. このキャッシュヒットライトを伴うリフレッシュサイクルの設定は図53に示すように、外部クロック信号Kの立上がりエッジにおいて、チップセレクト信号E Setting of the refresh cycle with the cache hit write, as shown in FIG. 53, at the rising edge of external clock signal K, chip select signal E
#、キャッシュヒット信号CH#、リフレッシュ指示信号REF#、ライトイネーブル信号W#を“L”に設定し、キャッシュ禁止信号CI#およびアウトプットイネーブル信号G#を“H”に設定することにより行なわれる。 # Is performed by the cache hit signal CH #, refresh designating signal REF #, set to "L" write enable signal W #, set to "H" cache inhibition signal CI # and output enable signal G # . これによりキャッシュヒットライトサイクルが設定されかつリフレッシュサイクルが設定される。 Thus set cache hit write cycle and the refresh cycle is set. キャッシュ(SRAM)においては、このキャッシュヒット指示信号CH#とライトイネーブル信号W#の活性状態に応答して、外部クロック信号Kの立上がりエッジで外部からの書込みデータDを取込み対応のSRAMセル位置へ書込む。 In the cache (SRAM), in response to the active state of the cache hit designating signal CH # and write enable signal W #, the uptake corresponding SRAM cell position to write data D from the outside at the rising edge of external clock signal K written. DRAMにおいては、リフレッシュ指示信号R In the DRAM, refresh instruction signal R
EF#により内部のリフレッシュアドレスカウンタが起動され、このカウンタからのリフレッシュアドレスに従ってリフレッシュが行なわれる。 Internal refresh address counter is started by the EF #, refresh is performed in accordance with a refresh address from the counter.

【0287】外部クロック信号Kの立上がりエッジにおいて、リフレッシュ指示信号REF#を“H”とすれば、単に図37に示すキャッシュヒットライトサイクル(サイクルNo.1)が行なわれるだけであり、DRA [0287] In the rising edge of external clock signal K, if the refresh designating signal REF # "H", and only has a cache hit write cycle shown in FIG. 37 (cycle No.1) is performed, DRA
Mのリフレッシュは停止される。 M refresh is stopped.

【0288】No. [0288] No. 8RT:トランスペアレント出力モードにおけるキャッシュヒットリードを伴うリフレッシュサイクル このサイクルNo. 8RT: Refresh cycle with cache hit read in transparent output mode this cycle No. 8RTにおいては、トランスペアレント出力モードに従ってキャッシュヒットリードが行なわれるとともに、DRAMにおいてオートリフレッシュが行なわれる。 In 8RT, along with cache hit read is performed in accordance with transparent output mode, auto-refresh is performed in DRAM. このサイクルNo. This cycle No. 8の設定は、図54 8 settings, as shown in FIG. 54
に示すように、外部クロック信号Kの立上がりエッジで、チップセレクト信号E#、キャッシュヒット信号C As shown, at the rising edge of external clock signal K, chip select signal E #, cache hit signal C
H#、およびリフレッシュ指示信号REF#を“L”に設定しかつキャッシュ禁止信号CI#、コマンドレジスタ信号CR#およびライトイネーブル信号W#を“H” H #, and refresh designating signal REF # is set to "L" and cache inhibition signal CI #, command register signal CR # and write enable signal W # "H"
に設定することにより行なわれる。 It is performed by setting. SRAMキャッシュにおいては、このキャッシュヒットリード指示に応答して、外部クロック信号Kの立上がりエッジでキャッシュアドレスAcを取込み対応のSRAMセルを選択する。 In SRAM cache, the response to the cache hit read instruction, selects the external clock signal acquisition corresponding SRAM cell cache address Ac at a rising edge of K.
アウトプットイネーブル信号G#が“L”に立下がると、所定時間経過後有効出力データQが出力される。 When output enable signal G # is fall to "L", after a predetermined time has elapsed valid output data Q is output.

【0289】DRAMにおいては、リフレッシュ指示信号REF#に応答してオートリフレッシュが行なわれる。 [0289] In the DRAM, automatic refreshing is performed in response to refresh designating signal REF #. このキャッシュヒットリードを伴うリフレッシュサイクルにおいて外部クロック信号Kの立上がりエッジでリフレッシュ指示信号REF#を“H”に設定すれば、 If set to "H" refresh designating signal REF # at a rising edge of external clock signal K in refresh cycle with the cache hit read,
このリフレッシュ指示信号REF#に応答して行なわれるオートリフレッシュが停止される。 Auto refresh is performed in response to the refresh designating signal REF # is stopped. したがってこの場合には、図38に示すサイクルNo. Therefore, in this case, the cycle No. shown in FIG. 38 2Tと同じトランスペアレント出力モードにおけるキャッシュヒットリードサイクルが行なわれる。 Cache hit read cycle in the same transparent output mode and 2T is performed.

【0290】No. [0290] No. 8RL:ラッチ出力モードのキャッシュヒットリードを伴うリフレッシュサイクル この図55に示すサイクルNo. 8RL: Refresh cycle with cache hit read in latched output mode cycle shown in FIG. 55 No. 8RLにおいては、ラッチ出力モードによるキャッシュヒットリードが行なわれるとともにDRAMのオートリフレッシュが行なわれる。 In 8RL, auto refresh the DRAM is carried out together with the cache hit read by the latch output mode is carried out. 各制御信号のタイミング条件は図53および54に示すものと同様である。 Timing conditions of various control signals are the same as those shown in FIGS. 53 and 54. このラッチ出力モードにおいては、キャッシュヒットが生じた場合、アウトプットイネーブル信号G#が“L”に立下がった後、まず前回のサイクルでアクセスされたデータが出力され続いて今回のサイクルでアクセスされたデータが出力される。 In this latch output mode, when a cache hit occurs, after falls to output enable signal G # is "L", is first accessed in the previous access data is outputted is subsequently in the present cycle in cycle data is output.

【0291】No. [0291] No. 8RR:レジスタ出力モードのキャッシュヒットリードサイクルを伴うリフレッシュサイクル この図56に示すサイクルNo. 8RR: Refresh cycle with cache hit read cycle in registered output mode cycle shown in FIG. 56 No. 8RRにおいては、レジスタ出力モードでのキャッシュヒットリードサイクルに従ってデータの読出しが行なわれるとともに、DRA In 8RR, together with the read data is performed in accordance with the cache hit read cycle in registered output mode, DRA
Mにおいてもオートリフレッシュが行なわれる。 Auto-refresh is performed also in M. 各制御信号のタイミング条件は図54および図55に示すものと同様であり、ヒートリードとオートリフレッシュが行なわれる。 Timing requirements for the control signals is similar to that shown in FIGS. 54 and 55, the heat leads and auto-refresh is performed. このサイクルNo. This cycle No. 8RRにおいては、アウトプットイネーブル信号G#が“L”へ立下がると前回のサイクルにおいて選択された出力データが出力される。 In 8RR, output enable signal G # is the "L" to the falls is output data selected in the previous cycle is output. この後一旦アウトプットイネーブル信号G#を“H”に立上げ、続いて次のクロックサイクルでアウトプットイネーブル信号G#を“L”へ立下げると今回のサイクルで選択されたSRAMセルのデータが出力される。 Once the output enable signal G # "H" after this commissioning, followed by data in the next clock cycle the output enable signal G # to "L" to stand lowering the SRAM cell selected in this cycle is output.

【0292】CDRAMのトランスペアレント出力モード、ラッチ出力モード、レジスタ出力モード、マスクトライトモード、D/Q分離モードはコマンドレジスタに所望の特殊機能を設定するコマンドをセットすることにより実現される。 [0292] CDRAM transparent output mode, latched output mode, registered output mode, masked write mode, D / Q separation mode is achieved by setting the command to set the desired special function in the command register. 次にこのコマンドレジスタにコマンドを設定するための動作サイクルについて説明する。 Next will be described the operation cycle for setting commands to the command register.

【0293】No. [0293] No. 9:コマンドレジスタセットサイクル 図57はコマンドレジスタセットサイクル(サイクルN 9: Command register set cycle Figure 57 is a command register set cycle (cycle N
o. o. 9)における各信号のタイミングを示す図である。 Is a diagram showing the timing of each signal in 9).
このコマンドレジスタセットサイクルは、外部クロック信号Kの立上がりエッジで、チップセレクト信号E#、 The command register set cycle, at the rising edge of external clock signal K, chip select signal E #,
キャッシュ禁止信号CI#、コマンドレジスタ信号CR Cache inhibition signal CI #, command register signal CR
#、およびライトイネーブル信号W#を“L”に設定することにより実現される。 #, And is realized by setting "L" write enable signal W #. このとき、図33に示すように、コマンドレジスタのうちの4つのレジスタWR0〜 At this time, as shown in FIG. 33, four registers of command register WR0~
WR3のいずれかが選択される。 WR3 one of the is selected. 出力モードの設定ではコマンドレジスタWR0が選択され、かつそのときの入力データDの組合わせにより出力モードの内容が選択される。 In determining the output mode is selected command register WR0, and the contents of the output mode by a combination of the input data D at that time is selected. このため外部クロック信号Kの立上がりエッジでコマンドアドレスArと外部書込みデータDが有効とされてラッチされる。 Therefore it is an external clock at the rising edge of the signal K as an active command address Ar and an external write data D is latched. コマンドアドレスArの2ビットA 2-bit A of the command address Ar
r0およびAr1がともに0(“L”)のときにコマンドレジスタWR0が選択される。 r0 and Ar1 command register WR0 is selected when both of 0 ( "L"). 4ビットの外部書込みデータDのうち上位2ビットD2(DQ2)およびD3 4 upper 2 bits of external write data D of the bit D2 (DQ2) and D3
(DQ3)が“0”(“L”)であり、最下位ビットD (DQ3) is "0" ( "L"), the least significant bit D
0(DQ0)が“0”にあればトランスペアレント出力モードに設定される。 0 (DQ0) is set in the transparent output mode if the "0".

【0294】ラッチ出力モードは、この外部クロック信号Kの立上がりエッジで外部書込みデータD0およびD [0294] latch output mode, the external write data D0 and D at the rising edge of the external clock signal K
1をそれぞれ“1”(“H”)および“0”と設定し残りの2ビットの外部書込みデータD2およびD3をともに“0”と設定することにより選択される。 It is selected by setting 1 respectively "1" and ( "H") and "0" set as to both external write data D2 and D3 of the remaining two bits "0". レジスタ出力モードは、外部クロック信号Kの立上がりエッジでコマンドアドレスAr0およびAr1をともに“0”に設定しかつ外部書込みデータD0およびD1(DQ0およびDQ1)をともに“1”に設定しかつ外部書込みデータD2およびD3(DQ2およびDQ3)をともに“0”と設定することにより選択される。 Register output mode is set to set to both "0" to command addresses Ar0 and Ar1 in the rising edge of external clock signal K and an external write data D0 and D1 a (DQ0 and DQ1) are both "1" and the external write data is selected by setting D2 and D3 to (DQ2 and DQ3) are both "0".

【0295】なお図33に示すコマンドレジスタの構成においては8つのレジスタが設けられており、8種類の特殊モードを設定することが可能である。 [0295] Note that in the configuration of the command register shown in FIG. 33 is provided with eight registers, it is possible to set eight types special modes. マスクトライトモードを設定するためのコマンドレジスタRR0およびD/Q分離モードを設定するためのレジスタRR1を選択するためには、この図57に示すタイミング図において外部クロック信号Kの立上がりエッジでライトイネーブル信号W#を“H”に設定する。 To select the register RR1 for setting the command register RR0 and D / Q separation mode for setting the masked write mode, the write enable signal in the timing diagram shown in FIG. 57 at a rising edge of external clock signal K the W # is set to "H". このときのコマンドアドレスArの値によりそれぞれ所望のモードが選択される。 Each desired mode is selected by the value of the command address Ar at this time.

【0296】次に、このコマンドレジスタによる設定データに応じてデータ出力モードをトランスペアレントモード、ラッチモードおよびレジスタモードに設定するための具体的構成について説明する。 [0296] Next, transparent mode the data output mode according to the setting data according to the command register, the specific structure for setting the latch mode and register mode will be described. 図58は、データ出力モード設定に関連する回路構成を示す図である。 Figure 58 is a diagram showing a circuit configuration related to data output mode setting. 図5 Figure 5
8において、コマンドレジスタ270は、コマンドレジスタモード検出信号(内部コマンドレジスタ信号)CR In 8, a command register 270, a command register mode detecting signal (internal command register signal) CR
に応答して、ライトイネーブル信号W#、およびコマンドデータAr0,Ar1をデコードするコマンドレジスタモードセレクタ279と、レジスタWR0〜WR3およびフリップフロップFF1を含む。 In response to include a write enable signal W #, and a command register mode selector 279 for decoding command data Ar0, Ar @ 1, register WR0~WR3 and the flip-flop FF1. コマンドレジスタは、図33に示すように8つのレジスタRR0〜RR3 Command register, the eight shown in FIG. 33 register RR0~RR3
およびWR0〜WR3を含んでいる。 And contains a WR0~WR3. しかしながら、図58においては、レジスタRR2およびRR3は図示していない。 However, in FIG. 58, registers RR2 and RR3 are not shown. レジスタWR0〜WR3はそれぞれ4ビットのレジスタである。 Register WR0~WR3 is a register for each 4 bits. レジスタRR0およびRR1は1つのフリップフロップFF1を共有する。 Register RR0 and RR1 share one flipflop FF1. レジスタRR0 Register RR0
が選択されるとフリップフロップFF1がマスクトライトモードにセットされる。 But when it is selected flip-flop FF1 is set to masked write mode. レジスタRR1が選択されるとフリップフロップFF1はD/Q分離モードに設定される。 When register RR1 is selected flip-flop FF1 is set to D / Q separation mode. 入力制御回路272bは、このフリップフロップFF1の設定データに応じて入力回路274bおよび2 Input control circuit 272b is input in response to the setting data of the flip-flop FF1 circuit 274b and 2
74cのいずれかを選択する。 To select one of the 74c.

【0297】レジスタWR0〜WR3のいずれかへのデータ設定は、コマンドデータAr0,Ar1をデコードすることにより行なわれる。 [0297] Data setting to either register WR0~WR3 is performed by decoding command data Ar0, Ar @ 1. ライトイネーブル信号W# The write enable signal W #
が活性状態のとき、入力制御回路272bにより選択された入力回路274bまたは274cを介して4ビットのデータD0〜D3(またはDQ0〜DQ3)が対応のレジスタへ設定される。 When is the active state, via a selected input circuit 274b or 274c by the input control circuit 272b is 4-bit data D0 to D3 (or DQ0 to DQ3) are set to the corresponding register. データ出力モードに関連するのはレジスタWR0であるため、このデータ出力モードの設定について説明する。 For Associated with the data output mode is a register WR0, described setting of the data output mode. レジスタWR0の下位2ビットのデータに従って出力制御回路272bはトランスペアレント、ラッチ、およびレジスタの出力モードのいずれかに設定され、その設定された出力モードに応じて出力回路274aを選択的に活性化する制御信号φ1,/φ Output control circuit 272b in accordance with lower 2 bits of data of the register WR0 is set to one of the output modes of transparent, latched, and registers, control for selectively activating output circuit 274a in accordance with the set output mode signal φ1, / φ
1およびφ2を発生する。 To generate a 1 and φ2.

【0298】図59は出力回路274aの具体的構成の一例を示す図である。 [0298] Figure 59 is a diagram showing an example of a specific structure of the output circuit 274a. 図59において、出力回路274 In Figure 59, the output circuit 274
aは、制御信号φ1,/φ1に応答して読出しデータバスDB,*DB上のデータをラッチするための第1の出力ラッチ981と、クロック信号φ2に応答して、出力ラッチ1のラッチデータまたはデータバスDB,*DB a control signal .phi.1, / .phi.1 read data bus DB in response to * a first output latch 981 for latching the data on the DB, in response to a clock signal .phi.2, the output latch 1 latches data or the data bus DB, * DB
上のデータを通過させる第2の出力ラッチ982および出力ラッチ982からのデータを受け、制御信号G#に応答して出力データとして外部ピン端子DQへ伝達する出力バッファ983を含む。 Receiving the data from the second output latch 982 and output latch 982 to pass data on, and an output buffer 983 for transmission to an external pin terminal DQ as output data in response to a control signal G #.

【0299】第1の出力ラッチ981は、クロック信号φ1および/φ1に応答して活性化されるクロックドインバータICV1,ICV2を含む。 [0299] The first output latch 981 includes clocked inverters ICV1, ICV2 which are activated in response to a clock signal .phi.1 and / .phi.1. クロックドインバータICV1の入力および出力はクロックドインバータICV2の出力および入力にそれぞれ接続される。 Input and output of the clocked inverter ICV1 are connected to the output and input of the clocked inverter ICV2. この出力ラッチ981は、クロック信号φ1が“H”のときにラッチ状態となる。 The output latch 981, the clock signal φ1 is latched state when the "H". すなわちクロックドインバータI That is clocked inverter I
CV1およびICV2はクロック信号φ1が“H”のときに活性化されてインバータとして機能する。 CV1 and ICV2 clock signal φ1 functions as activated by the inverter when the "H". クロック信号φ1が“L”のとき、クロックドインバータICV When the clock signal φ1 is "L", the clocked inverter ICV
1およびICV2はディスエーブル状態とされてラッチ981はラッチ動作を行なわない。 1 and ICV2 latch 981 is a disabled state does not perform a latch operation.

【0300】第2の出力ラッチ982は、クロック信号φ2が“L”のとき、その入力A,*Aへ与えられたデータをラッチし出力Q,*Qから出力する。 [0300] The second output latch 982, when the clock signal φ2 is "L", the input A, and latches data applied to * A output Q, and outputs the * Q. 出力ラッチ982は、クロック信号φ2が“H”のとき、その入力A,*Aの信号状態にかかわらず、クロック信号φ2が“L”のときにラッチしたデータを出力Q,*Qから出力する。 Output latch 982, when the clock signal φ2 is "H", the input A, * regardless signal state of A, outputs data latched when clock signal φ2 is "L" Q, and outputs the * Q . このラッチ動作を制御するクロック信号φ1, Clock signal φ1 for controlling the latch operation,
/φ1およびφ2は外部からのクロックKに同期した信号であり、出力制御回路272bよりその発生タイミングが異ならされる。 / .phi.1 and φ2 are signal synchronized with the clock K from the outside, the generation timing is different from the output control circuit 272b.

【0301】出力バッファ983は出力イネーブル信号G#が活性状態となると活性化され、出力ラッチ982 [0301] The output buffer 983 is activated when output enable signal G # attains an active state, the output latch 982
からの出力データを端子DQへ伝達する。 The output data from the transmitting to the terminal DQ.

【0302】図60は第2の出力ラッチ982の具体的構成の一例を示す図である。 [0302] Figure 60 is a diagram showing an example of a specific structure of second output latch 982. 図60において、第2の出力ラッチ982は、入力A(*A)をそのD入力に受け、クロック信号φ2をそのクロック入力CLKに受けるD型フリップフロップDFFを含む。 In Figure 60, a second output latch 982 receives input A a (* A) at its D input, including D-type flip-flop DFF receiving clock signal φ2 to the clock input CLK. フリップフロップDFFの出力Qから出力ラッチ982の出力Q(* The output Q of the output latch 982 from the output Q of the flip-flop DFF (*
Q)が得られる。 Q) is obtained. このD型フリップフロップDFFはダウンエッジトリガ型であり、クロック信号φ2がLに立下がるタイミングで入力Aを取込み、クロック信号φ2 The D-type flip-flop DFF is down edge trigger type takes an input A at a timing when the clock signal φ2 falls L, and the clock signal φ2
が“L”の間入力Aをそのまま出力する。 But as it is output between input A of the "L". クロック信号φ2が“H”の場合には、入力端子Dへ与えられる入力Aの状態にかかわらず先のラッチしたデータを出力する。 When the clock signal φ2 is "H", it outputs the previous latched data, regardless of the state of the input A applied to input terminal D. これにより、所望の機能を実現する出力ラッチ98 Thereby, the output latches to achieve the desired function 98
2が得られる。 2 is obtained. D型フリップフロップDFFが入力Aおよび入力*Aに対してそれぞれ設けられる。 D-type flip-flop DFF are respectively provided to the input A and input * A. この出力ラッチ982は他の構成であってもよく、クロック信号φ The output latch 982 may have other configurations, the clock signal φ
2に応答してラッチ状態およびスルー状態を実現することのできる回路構成であればいずれの回路構成であってもよい。 It may be any circuit configuration as long as the circuit configuration which can be 2 in response to realizing latched state and through state.

【0303】図61は出力制御回路272bの具体的構成の一例を示す図である。 [0303] Figure 61 is a diagram showing an example of a specific structure of the output control circuit 272b. 出力制御回路272bは、外部クロックを所定の時間遅延させる遅延回路991a, Output control circuit 272b includes a delay circuit 991a for delaying an external clock a predetermined time,
991b,991cと、遅延回路991aの出力に応答して所定のパルス幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路992aと、遅延回路991bの出力に応答して所定のパルス幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路992bと、遅延回路991cの出力に応答して所定のパルス幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路992cを含む。 991b, and 991C, a one-shot pulse generating circuit 992a for generating a one shot pulse signal having a predetermined pulse width in response to an output of the delay circuit 991a, a predetermined pulse width in response to an output of the delay circuit 991b includes a one-shot pulse generating circuit 992b for generating a one shot pulse signal, the one-shot pulse generating circuit 992c which generates a one shot pulse signal having a predetermined pulse width in response to an output from delay circuit 991c having. ワンショットパルス発生回路992aからクロック信号φ1,/φ1が発生される。 Clock signal .phi.1, / .phi.1 is generated from one shot pulse generating circuit 992a.

【0304】ワンショットパルス発生回路992bとワンショットパルス発生回路992cの出力はOR回路9 [0304] one-shot pulse generating circuit output of 992b and the one-shot pulse generating circuit 992c is OR circuit 9
93へ与えられる。 Given to 93. OR回路993からクロック信号φ From the OR circuit 993 clock signal φ
2が発生される。 2 is generated. 遅延回路991bの遅延時間は遅延回路991cの遅延時間よりも短い。 Delay time of the delay circuit 991b is shorter than the delay time of the delay circuit 991c. このワンショットパルス発生回路992a〜992cのイネーブル/ディスエーブルが2ビットのコマンドデータWR0により設定される。 Enable / disable of one shot pulse generating circuit 992a~992c is set by 2 bits of command data WR0. 2ビットのコマンドデータWR0がラッチモードを示している場合、ワンショットパルス発生回路99 If 2 bits of command data WR0 indicates latch mode, one shot pulse generating circuit 99
2aと992cがイネーブル状態とされ、ワンショットパルス発生回路992bはディスエーブル状態とされる。 2a and 992c is set to the enable state, the one-shot pulse generating circuit 992b is set to disabled. 次に、この図58ないし図61に示すコマンドレジスタおよびデータ出力回路の動作について説明する。 Next, the operation of the command register and the data output circuit shown in FIG. 58 to FIG. 61.

【0305】まず図62に示すラッチ動作の動作波形図を参照して説明する。 [0305] First with reference to an operation waveform diagram of the latch operation of FIG. 62 will be described. データ出力モードのラッチ出力モードの設定はコマンドデータレジスタWR0の下位2ビットを(01)に設定することにより行なわれる。 Setting of the latch output mode of the data output mode is carried out by setting lower 2 bits of command data register WR0 to (01). このとき、ワンショットパルス発生回路992aおよび99 At this time, one shot pulse generating circuit 992a and 99
2cがイネーブル状態とされる。 2c is an enable state. 今、アウトプットイネーブル信号G#はデータ出力を示す活性状態の“L”にあるとする。 Now, output enable signal G # is referred to as being "L" active state indicating data output. このとき、クロックKの立上がりエッジで外部アドレスAnがアドレスバッファに取込まれ、対応のSRAMワード線SWLnが選択され、SRAMビット線対SBLにデータRDnが現われる。 In this case, external address An in the rising edge of the clock K is taken into the address buffer is selected corresponding SRAM word line SWLn is, data RDn appears on the SRAM bit line pair SBL. このとき、ワンショットパルス発生回路992aは、外部クロックK In this case, the one-shot pulse generating circuit 992a, the external clock K
の立上がりに応答して、所定のタイミングでワンショットのパルスを発生し所定期間“L”となる。 Rise in response to the, a predetermined time period "L" to generate a one-shot pulse at a predetermined timing. このクロック信号φ1が“L”へ立下がることにより、出力ラッチ981はラッチ動作が禁止される。 By the clock signal φ1 is pulled down to "L", the output latch 981 latch operation is prohibited. このとき、クロック信号φ2は“H”にあり、ラッチ状態を維持しており、 At this time, the clock signal φ2 is "H", the maintains the latched state,
前のサイクルで読出されたデータQn−1をラッチして出力している。 And outputs the data Qn-1 which is read in the previous cycle is latched. この外部アドレスにより選択された64 64 selected by the external address
ビットのSRAMビット線対SBL上のデータRDnのうちさらに外部アドレスに従って選択された4ビットのデータが内部出力データバスDB,*DBへ伝達される。 4 bits of data further selected according to the external address of the data RDn on bits of SRAM bit line pair SBL internal output data buses DB, it is transmitted to the * DB. このデータバスDB,*DB上のデータDBnが確定した状態でクロック信号φ1は“H”に立上がる。 The data bus DB, * clock signal φ1 is in a state in which the data DBn has been determined on the DB rises to "H". これにより出力ラッチ981がラッチ動作をし、確定データDBnをラッチする。 Thus the output latch 981 is a latch operation to latch the established data DBn.

【0306】続いて、ワンショットパルス発生回路99 [0306] Subsequently, the one-shot pulse generating circuit 99
2cからワンショットパルスが発生され信号φ2が“L”に立下がる。 Signal φ2 one-shot pulse is generated from 2c falls to "L". これにより出力ラッチ982がこのラッチされたデータDBnを新たに取込み、出力端子D Thus the output latch 982 newly takes in the latched data DBn, the output terminal D
Qへ出力バッファ983を介して伝達する。 Communicated via the output buffer 983 to the Q. このクロック信号φ2の発生はクロックKの立下がりに同期して行なわれており、外部クロックKの立下がりに応答してこのサイクルで選択されたデータがQDBnが出力データQnとして出力される。 The generation of the clock signal φ2 are performed in synchronization with the falling edge of the clock K, data selected in this cycle in response to the fall of the external clock K is output QDBn as the output data Qn. クロック信号φ2は次に外部クロックKが立上がるまでに“H”に立上がる。 The clock signal φ2 then rises to "H" until the external clock K rises. これにより、出力ラッチ982は、内部出力データバスDB,* As a result, the output latch 982, internal output data bus DB, *
DBのデータとは関係なく確定データDBnを持続的に出力する。 Continuously outputs a fixed data DBn regardless of the DB data.

【0307】続いて、クロック信号φ1を“L”に立下げ、出力ラッチ981のラッチ状態を開放し、次のサイクルすなわち次の確定データのラッチ動作に備える。 [0307] Subsequently, Tatsusage the clock signal .phi.1 "L", to release the latch state of output latch 981 includes a latch operation of the next cycle or the next confirmation data. これにより、外部クロックKの立上がりに応答して前のサイクルで読出されたデータが順次確定データとして出力されることになる。 As a result, the data read in the previous cycle in response to the rise of external clock K is output as the sequence determined data.

【0308】次に図63を参照してレジスタモードについて説明する。 [0308] Next referring to FIG. 63 for the register mode will be described. レジスタモードの設定は、コマンドデータWR0の下位2ビットを(11)に設定することにより行なわれる。 Setting register mode is done by setting lower 2 bits of command data WR0 to (11). このレジスタ出力モードにおいては、ワンショットパルス発生回路992bがイネーブル状態とされ、ワンショットパルス発生回路992cがディスエーブル状態とされる。 In the register output mode, one shot pulse generating circuit 992b is enabled state, the one-shot pulse generating circuit 992c is a disabled state. この場合、外部クロックKの立上がりに応答して、ワンショットパルス発生回路992b In this case, in response to the rise of external clock K, one shot pulse generating circuit 992b
から“L”に立下がるワンショットのパルスが発生される。 Pulse of the falls one shot is generated from the "L". このときクロック信号φ1は“H”にあるため、前のサイクルで読出されたデータDBn−1を出力ラッチ982がラッチする。 At this time, since the clock signal φ1 is "H", the data DBn-1 which is read in the previous cycle is output latch 982 latches.

【0309】レジスタ出力モードにおいては、クロック信号φ2の“L”への降下タイミングが外部クロックK [0309] In the register output mode, drop timing external clock K to "L" of the clock signal φ2
の立上がりに応答して決定される。 It is determined in response to a rise of. この場合、外部クロックKの(n+1)回目のサイクルに応答して出力ピン端子DQに、n回目のクロックサイクルにおける読出しデータDBnが出力データQnとして出力される。 In this case, the output pin terminal DQ in response to (n + 1) th cycle of the external clock K, the read data DBn in the n-th clock cycle is output as output data Qn. したがって、ラッチ出力モードとレジスタ出力モードとでは、クロック信号φ2の発生タイミングすなわち“L” Thus, in the latch output mode and registered output mode, generation timing i.e. the clock signal .phi.2 "L"
への移行タイミングが異なっているだけである。 Timing of transition to only are different. これにより、サイクル前のサイクルのデータが出力され続いて今回のサイクルで読出されたデータが出力されるラッチ出力モードと、n+1回目のサイクルにおいてはn回目のサイクルにおける読出しデータが出力されるレジスタ出力モードが実現される。 Thus, the cycle a latch output mode before the data the data cycle is read out at output subsequently in the present cycle is output, n + 1 th in the cycle register read data in the n-th cycle is output Output mode is realized.

【0310】次に図64および図65を参照してトランスペアレントモードについて説明する。 [0310] Next referring to FIGS. 64 and 65 for Transparent mode will be described. まず図64を参照して第1のトランスペアレント出力モードについて説明する。 Referring first to FIG. 64 for the first transparent output mode will be described. このトランスペアレント出力モードは前述のごとくレジスタWR0の下位2ビットをX0と設定することにより行なわれる。 The transparent output mode is carried out by setting the lower two bits X0 of the foregoing as register WR0. この第1のトランスペアレント出力モードおよび第2のトランスペアレント出力モードはこのXのビット値を0または1に設定することにより選択される。 The first transparent output mode and a second transparent output mode of being selected by setting the bit value of the X to 0 or 1. このときいずれの値により第1のトランスペアレント出力モードおよび第2のトランスペアレント出力モードのうちのいずれが選択されるかは任意である。 One can either be selected from among the by any value at this time the first transparent output mode and a second transparent output mode is optional.
第1のトランスペアレント出力モードにおいては、クロック信号φ1およびφ2はともに“L”のままである。 In the first transparent output mode, clock signals φ1 and φ2 remain both "L".
このとき、出力ラッチ981はラッチ動作から開放されており、また出力ラッチ982もスルー状態となっている。 At this time, the output latch 981 is being released from the latching operation, and also outputs the latch 982 a through state. したがって、この場合には、出力データQnとしては、内部データバスDB,*DB上に伝達されたDBn Therefore, in this case, the output data Qn, internal data buses DB, transmitted to the * DB DBn
がそのまま出力されることになる。 So that but output as it is. すなわちSRAMビット線対SBLまたはグローバルI/O線対GIOのデータが無効データ(INVALID DATA)の場合にはこれに応答して出力ピンDQにも無効データINV That SRAM bit line pair SBL or global I / O line pair GIO data invalid data (INVALID DATA) invalid data INV to the output pin DQ in response to this in the case of
が出現する。 There appears.

【0311】図65に示す第2のトランスペアレント出力モードにおいては、クロック信号φ1が発生される。 [0311] In the second transparent output mode shown in FIG. 65, the clock signal φ1 is generated.
クロック信号φ1が“H”の期間第1の出力ラッチ98 The period of the clock signal φ1 is "H" 1 and the output latch 98
1がラッチ動作を行なうため、SRAMビット線対SB Since 1 performs the latching operation, SRAM bit line pair SB
LのデータRDnが無効状態となっても、データバスD L of data RDn is also disabled state, data bus D
B,*DBのデータがラッチ回路981により有効データがラッチされ所定期間(クロック信号φ1の“H”の間)出力されるので、無効データINVが出力される期間が短くなる。 B, * DB data since valid data by latch circuit 981 is output (during the clock signal φ1 "H") predetermined time period is latched, the period during which invalid data INV is output is shortened. この第2のトランスペアレント出力モードにおいてもクロック信号φ2は“L”のままである。 Clock signal φ2 in this second transparent output mode remains "L".

【0312】なお上述の構成においては第2の出力ラッチ982としてダウンエッジトリガ型のD型フリップフロップを用いたがこれはクロック信号φ2の極性を変えればアップエッジトリガ型のラッチ回路を用いても同様の効果を得ることができる。 [0312] Note that in the configuration described above be used latch circuit of the second using a D-type flip-flop of the down edge trigger type as the output latch 982 While this up edge trigger type By changing the polarity of the clock signal φ2 it is possible to obtain the same effect. また、出力ラッチ981の構成も、他のラッチ回路を用いても実現することができる。 Also, configuration of the output latch 981 can also be implemented using other latch circuits.

【0313】このコマンドレジスタにより設定される出力モードの特徴をまとめると以下のようになる。 [0313] is as of the principles of the output mode set by the command register.

【0314】(1) トランスペアレント出力モード: [0314] (1) transparent output mode:
このモードは、内部データバスDB,*DB上のデータを直接出力バッファに伝達するモードである。 This mode, internal data buses DB, is a mode that transmits directly to the output buffer data on * DB. このモードにおいては、出力データDQ(Q)は外部クロックK In this mode, the output data DQ (Q) is the external clock K
の立上がりエッジから時間tKHA経過後またはアウトプットイネーブル信号G#の立下がりエッジから時間t Falling edge from the time t from the rising edge time tKHA elapsed or after the output enable signal G #
GLA経過後の遅い方に有効データが現われる。 It enables data to slow later GLA elapsed appears. 時間t Time t
KHAよりも先にアウトプットイネーブル信号G#を立下げると無効データ(inv)が時間tKHAまで出力される。 Invalid data (inv) is output to the time tKHA the previously lowered output enable signal G # standing than KHA. これは、アウトプットイネーブル信号G#の立下げタイミングが速いと、内部データバスDB,*DB When this is faster the fall timing of the output enable signal G #, the internal data bus DB, * DB
には有効データが現れていないことによる。 Due to the fact that valid data does not appear to. したがって、このモードにおいては、出力データが有効な期間は内部バスに有効データが現われている期間に限られる。 Accordingly, in this mode, valid period output data is limited to the period that appears valid data to the internal bus.

【0315】(2) ラッチ出力モード:このモードにおいては、内部データバスDB,*DBと出力バッファとの間に出力ラッチ回路が設けられる。 [0315] (2) Latch Output Mode: In this mode, internal data bus DB, an output latch circuit between the output buffer and * DB are provided. このラッチ出力モードにおいては、外部クロックKが“H”の間、データが出力ラッチ回路によりラッチされるため、時間tK In the latch output mode, while the external clock K is "H", since the data is latched by the output latch circuit, time tK
HAより先にアウトプットイネーブル信号G#を立下げたときに前のサイクルの読出しデータが出力されることにある。 Lies in the read data of the previous cycle is output when the previously lowered output enable signal G # standing than HA. したがって、内部データバスDB,*DBに無効データが現われている期間であっても、外部には無効データは出力されない。 Thus, the internal data bus DB, even periods appearing invalid data * DB, invalid data is outside is not output. すなわち、CPUが出力データを取込むための期間を十分とることができるという効果を得ることができる。 That is, it is possible to obtain an effect that the period for which the CPU takes in output data can be made sufficiently.

【0316】(3) レジスタ出力モード;このモードは、内部データバスと出力バッファとの間に出力レジスタを設けたモードである。 [0316] (3) registered output mode: This mode is provided with an output register between the internal data bus and an output buffer. このレジスタ出力モードにおいては、出力データとしては、外部クロックKの立上がりエッジから時間tKHAR経過後あるいはアウトプットイネーブル信号G#の立下がりエッジから時間tGL In the register output mode, the output data, the time from the external clock rising falling edge after the time tKHAR elapsed since the edge or output enable signal G # of K TGL
A経過後の遅い方に前のサイクルにおける有効データが出力される。 Valid data in the previous cycle slower after A lapse is output. このレジスタモードもラッチモードと同様な理由により、無効データは出力されないことになる。 This register mode is also similar to the latch mode reason, invalid data will not be output.
このレジスタモードで連続してデータの出力を行なう場合、外部クロックKの立上がりから見て非常に高速にデータが出力されているように見える。 If the register mode in succession to output the data, seem very data at a high speed as seen from the rise of the external clock K is output. このような動作は、一般にパイプライン動作と呼ばれており、見かけ上のアクセスタイムのサイクルタイムよりもさらに縮小することができる。 Such operation is commonly referred to as a pipeline operation can be further reduced than the cycle time of the access time of the apparent.

【0317】上述のような出力モードをコマンドレジスタにより設定することが可能とすることにより、ユーザはシステムに応じた出力モードを選択することが可能になる。 [0317] By making it possible to set the output mode command register as described above, the user can select the output mode according to the system.

【0318】残りのコマンドレジスタについてその機能については特定しないがこれは任意の用途に適用可能である。 [0318] Although not specified their functions for the remainder of the command register which is applicable to any application. 次に、このCDRAMの状態遷移について状態遷移図を参照して説明する。 It will now be described with reference to the state transition diagram for the state transition of the CDRAM.

【0319】図66はキャッシュミス(ミスヒット)時のCDRAMの状態遷移を示す図である。 [0319] Figure 66 is a diagram showing a state transition of the CDRAM when a cache miss (miss hit). 図66(A) Fig. 66 (A)
には状態遷移のフローを示し、図66(B)には各サイクル間の状態遷移を示す。 To show the flow of state transition, in FIG. 66 (B) shows the state transition between respective cycles. この図66において、各サイクルをサイクル番号で示す。 In this FIG. 66 shows each cycle in the cycle number.

【0320】図66において、キャッシュミス発生時には、最初に図41に示すコピーバックサイクル(サイクルNo.3)が行なわれる。 [0320] In FIG. 66, when a cache miss occurs, first copy back cycle shown in FIG. 41 (cycle No.3) is performed. これによりSRAMからD D As a result from the SRAM
RAMへのデータ転送モードが設定される。 Data transfer mode to the RAM is set. その後図4 Then Figure 4
5に示すアレイアクセスサイクル(サイクルNo.7) Array access cycle shown in 5 (cycle No.7)
がn(n=(ta/tk)−1)回繰り返される。 There are repeated n (n = (ta / tk) -1) times. ここでtaはDRAMのサイクル時間、tkは外部クロックKのサイクル時間である。 Here ta the cycle time of the DRAM, tk is the cycle time of the external clock K. このサイクルNo. This cycle No. 7をn回繰り返すことにより、SRAMからDRAMへのデータブロックの一括転送が完了する。 By repeating 7 n times, collective transfer of data blocks from SRAM to DRAM is completed. 次いで図42に示すブロック転送サイクル(サイクルNo.4)が行なわれる。 Then block transfer cycle (cycle No.4) is performed as shown in FIG. 42. これによりDRAMからSRAMへのデータ転送モードが設定される。 Thus, the data transfer mode from DRAM to SRAM is set. このサイクルNo. This cycle No. 4に続いてサイクルNo. 4 followed by cycle No. 7をn回繰り返すことによりDRAMからS S from the DRAM by repeating 7 n times
RAMへのデータブロックの転送が行なわれる。 Transfer of the data blocks to the RAM is performed. この後、DRAMは次のアクセスを受けることが可能な状態とされる。 Thereafter, DRAM is set to a state capable of receiving the next access. この状態はブロック転送モードと称し、CP This condition is referred to as a block transfer mode, CP
Uはこの後SRAMおよびDRAMいずれへもアクセスすることができる。 U can be SRAM and access to either DRAM after this.

【0321】サイクルNo. [0321] cycle No. 4に続いてアレイアクティブサイクル(サイクルNo.7)をn′(n′=(ta 4 followed by the array active cycle (cycle No.7) n '(n' = (ta
/2・tK)−1)回繰り返すと、DRAMにおいては、まだそのメモリセルへのリストア動作およびRAS Repeating / 2 · tK) -1) times, in the DRAM, still restoring operation and RAS to the memory cell
プリチャージが完了しておらず次のアクセスを受けることができない。 It is not possible to pre-charge is subjected to the following access not completed. しかしながらSRAMにおいては、既にこの状態においてはDRAMからブロックデータの転送を受けており、何らリストアする必要はなくSRAMビット線対上のデータは確定状態となっており、CPUはこの状態でSRAMへアクセスするこどかできる。 However, in SRAM has already undergone transfer of the block data from the DRAM in this state, the data on the SRAM bit line pair need not be restored any has a definite state, CPU can access to SRAM at this state Surukodo can do. この状態はキャッシュフィル状態と呼ばれる。 This condition is referred to as a cache fill state. このキャッシュフィル状態においては、CPUはSRAMへのみアクセスすることができる。 In this cache fill state, CPU can be only access to the SRAM. このキャッシュフィルの後に行なわれるのは図37に示すキャッシュヒットライトサイクル(サイクルNo.1)であるかまたは図38ないし図40に示すキャッシュヒットリードサイクル(サイクルNo.2)である。 Is a cache hit read cycle shown in cache hit write cycle or 38 to 40 is (cycle No.1) shown in FIG. 37 (cycle No.2) from being performed after the cache fill. ここで、このキャッシュヒットリードサイクル(サイクルNo.2)はトランスペアレント出力モード、ラッチ出力モードおよびレジスタ出力モードのいずれであってもよい。 Here, the cache hit read cycle (cycle No.2) may be either transparent output mode, latch output mode and registered output mode. ヒットライトは各クロックサイクルごとに連続して行なうことができ、またヒットリードサイクルも各クロックサイクルごとに連続して実行することができる。 Hit write can be carried out continuously every clock cycle and can also hit read cycle executed continuously at every clock cycle. またヒットリードサイクルからヒットライトサイクルへも移行することができる。 In addition it is also possible to migrate from the hit read cycle to hit write cycle.

【0322】図67はアレイアクセス時の状態遷移を示す図である。 [0322] Figure 67 is a diagram showing a state transition when the array access. 図67(A)にはアレイアクセスにおける状態遷移のフローを示し、図67(B)には各サイクル間の状態遷移図を示す。 Figure 67 (A) to indicate the flow of state transition in array access, in FIG. 67 (B) shows a state transition diagram between each cycle. アレイアクセスにはアレイへデータを書込むアレイライトとアレイからデータを読出すアレイリードとがある。 The array access is the reading array reads the data from the array write an array for writing data to the array. アレイライトにおいては、まず図39に示すアレイライトサイクル(サイクルNo. In array write, first array write cycle (cycle shown in FIG. 39 No.
5)が行なわれる。 5) is performed. このサイクルNo. This cycle No. 5に続いてサイクルNo. 5 followed by cycle No. 7のアレイアクティブサイクルがn回繰り返されることによりDRAMアレイ内へデータを書込むことができる。 Data can be written into the DRAM array by 7 array active cycle is repeated n times.

【0323】アレイリード時においては図44に示すアレイリードサイクル(サイクルNo.6)が行なわれ、 [0323] Array read cycle shown in FIG. 44 at the time of array read (cycle No.6) is carried out,
DRAMがアクセス可能にされる。 DRAM is to be accessed. このサイクルNo. This cycle No.
6のアレイリードサイクルを行なった後、図45に示すアレイアクティブサイクル(サイクルNo.7)をn′ After performing the 6 array read cycle, array active cycle shown in FIG. 45 (cycle No.7) and n '
回繰り返す。 Repeat times. この状態ではまだDRAMからはデータを読出すことはできない。 It is not possible to read the data from the still DRAM in this state. このサイクルNo. This cycle No. 7に続いて図46ないし図48に示すデータ出力のためのアレイアクティブサイクル(サイクルNo.7Q)がn′+1回繰り返される。 7 followed by the array active cycle for data output shown in FIG. 46 through FIG. 48 (cycle Nanba7Q) is repeated n '+ 1 times. ここでサイクルNo. Here cycle No. 7Qは、トランスペアレント出力のためのアレイアクティブサイクル、ラッチ出力を伴うアレイアクティブサイクルおよびレジスタ出力を伴うアレイアクティブサイクルのいずれであってもよい。 7Q may be any of the array active cycle with an array active cycle and the register output associated array active cycle for transparent output, the latch output. このサイクルNo. This cycle No. 7Qにおける最後のサイクルにおいて出力イネーブル信号G#を“L”に設定することによりアレイからデータを読出すことができる。 The data from the array by setting to "L" output enable signal G # at the end of the cycle can be read in 7Q.
このアレイライトとアレイリードでは、サイクルタイムが一見したところ異なっているように見えるが、n= In this array write and array lead, but seem to be different from where the cycle time is at first glance, n =
n′+1であり、同一のクロックサイクルでアレイへデータのリード/ライトを行なうことができる。 n 'is an + 1, it is possible to perform data read / write to the array in the same clock cycle. アレイライト動作またはアレイリード動作を行なった後は再び続いてアレイライトまたはアレイリードを行なうことができる。 After performing the array write operation or array reading operation can be performed array write or array read followed again.

【0324】図68はリフレッシュ時の状態遷移を示す図である。 [0324] Figure 68 is a diagram showing a state transition during refresh. 図68(A)はリフレッシュ時の状態遷移のフローを示し、図68(B)はリフレッシュ時の各サイクル間の状態遷移を示す。 Figure 68 (A) shows a flow of state transition during refresh, FIG 68 (B) shows the state transition between respective cycles at the time of refresh.

【0325】DRAMのオートリフレッシュのみを行ないSRAMへのアクセスを行なわないノーマルリフレッシュにおいては、まず図52に示すリフレッシュサイクル(サイクルNo.8)が行なわれる。 [0325] In the normal refresh is not performed access to only perform SRAM auto-refresh of a DRAM, first refresh cycle shown in FIG. 52 (cycle No.8) is performed. これに続いて図45に示すアレイアクティブサイクル(サイクルNo. This is followed by the array active cycle shown in FIG. 45 (cycle No.
7)がn回繰り返される。 7) is repeated n times. これによりCDRAM内蔵のリフレッシュカウンタからのリフレッシュアドレスに従う1回のオートリフレッシュが完了する。 Thus once the auto-refresh according to the refresh address from the CDRAM internal refresh counter is completed.

【0326】ヒットライトを伴うリフレッシュ時において、まず図53に示すキャッシュヒットライトを伴うリフレッシュサイクル(サイクルNo.8W)が行なわれる。 [0326] In the refresh with hit writing, first the refresh cycle with cache hit writing shown in FIG. 53 (cycle Nanba8W) is performed. これに続いて、nクロックサイクル間はDRAMのオートリフレッシュが行なわれている。 Following this, between n clock cycles have been performed auto-refresh of the DRAM. この間CPUは図37に示すキャッシュヒットライトサイクルをn回実行することができる。 During this time the CPU can execute n times cache hit write cycle shown in FIG. 37.

【0327】ヒットリードを伴うリフレッシュサイクル時には図54ないし図56に示すキャッシュヒットリードを伴うリフレッシュサイクル(サイクルNo.8R) [0327] refresh cycle to the refresh cycle with hit read with cache hit read shown in FIG. 54 through FIG. 56 (cycle Nanba8R)
が行なわれる。 Is performed. これによりDRAMのオートリフレッシュが起動され、nクロックサイクル間はDRAMにおいてオートリフレッシュが行なわれる。 Thus DRAM auto-refresh is started, between the n clock cycle auto-refresh is carried out in DRAM. このnクロックサイクル間CPUはヒットリードを行なうことができる。 The n clock cycles between CPU can perform hit read.
ここでサイクルNo. Here cycle No. 8Rは、その出力モードがトランスペアレント出力モード、ラッチ出力モードおよびレジスタ出力モードのいずれであってもよい。 8R, the output mode is transparent output mode may be either a latch output mode and registered output mode.

【0328】以上この発明によるCDRAMの構成および動作について種々説明してきたが、この発明によるC [0328] Although the configuration and operation of CDRAM in accordance with the invention have been variously described, C according to the invention
DRAMの構成は上述の実施例のものに限定されず、その容量は4MビットCDRAMすなわち4MビットのD Structure of a DRAM is not limited to the above-described embodiment, the capacitance 4M bit CDRAM ie 4M bits D
RAMと16KビットのSRAMとの構成に限定されず、任意の記憶容量のDRAMおよびSRAMを用いてもよい。 Not limited to the configuration of the RAM and 16K bit SRAM, it may be used DRAM and SRAM of any storage capacity. またそのアレイレイアウトにおいてもパッケージの形状に応じた修正を受けても上記実施例と同様の効果を得ることができる。 Also it is possible to obtain the same effects as described above even under the modifications corresponding to the shape of the package even in the array layout.

【0329】最後に、データ転送をDRAMアレイとS [0329] Finally, the data transfer and the DRAM array S
RAMアレイとの間で行なうための方法のさらに他の実施例について説明する。 Still another embodiment of a method for performing between the RAM array will be described.

【0330】図69(A)ないし図71(B)は先に説明したキャッシュミス時において行なわれるコピーバックとブロック転送の動作を模式的に示す図である。 [0330] Figure 69 (A) to FIG. 71 (B) is a diagram schematically illustrating the operation of the copy back and block transfer performed at the time of cache miss described above. まず通常のコピーバックおよびブロック転送動作について説明する。 First will be described the normal copy back and block transfer operations.

【0331】図69(A)において、CPUがアクセス要求したデータD2がSRAMの対応の位置には格納されていない場合を考える。 [0331] In FIG. 69 (A), assume that data D2 the CPU has access request is not stored in the corresponding position of the SRAM. SRAMすなわちキャッシュの対応の位置にはデータD1′が格納されている。 The corresponding position of the SRAM i.e. cache stored data D1 '. このSRAMへのキャッシュミスが発生したとき、まだDR When a cache miss to this SRAM has occurred, still DR
AMにおいてはプリチャージ状態である。 It is a pre-charge state in the AM.

【0332】図69(B)において、キャッシュミス指示信号に応答して、DRAMにおいて、データD1′が格納されるべき領域を含むワード線(図においてハッチングで示す)が選択される。 [0332] In FIG. 69 (B), in response to a cache miss designating signal, in DRAM, a word line including a region where data D1 'is stored (shown by hatching in the drawing) is selected. この状態はアレイアクティブ状態である。 This state is an array active state. SRAMではデータD1′の領域は選択されている。 Area of ​​the data D1 'in the SRAM is selected.

【0333】図70(A)において、転送指示信号φT [0333] In FIG. 70 (A), transfer designating signal φT
SDが発生され、SRAMのデータD1′がDRAMの選択されたワード線のうちの対応の領域へ伝達される。 SD is generated, the data D1 of the SRAM 'is transmitted to the corresponding region of the selected word line of the DRAM.
これによりDRAMのデータ領域D1にデータD1′を格納する。 Thereby storing data D1 'to the DRAM data area D1.

【0334】図70(B)において、このDRAMのデータ領域D1へのデータD′の転送完了後DRAMアレイはプリチャージ状態に復帰する。 [0334] In FIG. 70 (B), the transfer completion DRAM array of data D 'to the data region D1 of the DRAM is returned to the precharge state.

【0335】図71(A)において、続いてCPUがアクセス要求するデータD2を含むワード線(図においてハッチングで示す)がDRAMにおいて選択される。 [0335] In FIG. 71 (A), followed by the word line including data D2 by the CPU access request (indicated by hatching in the drawing) is selected in DRAM.

【0336】図71(B)において、この選択されたワード線に含まれるデータD2がデータ転送指示信号φT [0336] In FIG. 71 (B), data D2 is a data transfer instruction signal included in the selected word line φT
DSに応答してSRAMアレイの対応の領域へ伝達される。 It is transmitted to the corresponding region of the SRAM array in response to DS. これによりSRAMアレイのデータD1はデータD Thus, the data D1 of the SRAM array data D
2で書換えられることになる。 It will be rewritten by two. この図69(A)から図70(B)がコピーバックであり、また図70(B)から図71(B)がブロック転送モードとなる。 FIG 69 FIG 70 from (A) (B) is a copy-back, and FIG. 71 (B) is block transfer mode from the FIG. 70 (B). ここで図70(B)のステップを両者のサイクルに含めているのは、両者が続いて行なわれる場合、このDRAMのプリチャージ期間は両者に含まれると考えられるからである。 Here What included in step both cycles of FIG. 70 (B), when both are subsequently performed, the precharge period of the DRAM is considered to be contained in both.

【0337】このデータ転送方法の場合、DRAMアレイのプリチャージ期間が間に挟まれることになりまたデータ転送も常に一方方向である。 [0337] In this data transfer method, will be the precharge period of the DRAM array is interposed between and the data transfer is also always one direction. このため、高速でSR For this reason, SR at high speed
AMアレイとDRAMアレイとの間でデータ転送を行なうことができない。 It is impossible to transfer data between the AM array and DRAM array. この場合、図7、図8および図11 In this case, FIGS. 7, 8 and 11
に示すような双方向転送DRAMアレイとSRAMアレイとの間のデータ転送をオーバーラップして行なうことが可能になる。 It becomes possible to perform data transfer between the bidirectional transfer DRAM array and the SRAM array shown in overlapping manner. このデータ転送をさらに高速で行ない、 Further carried out at a high speed data transfer,
高速動作の要求を満足する半導体記憶装置のデータ転送動作について以下に説明する。 The data transfer operation of the semiconductor memory device which satisfies the requirements of high speed operation will be described below.

【0338】図72は、この発明の一実施例である双方向データ転送を行なうための回路構成を示すブロック図である。 [0338] Figure 72 is a block diagram showing a circuit configuration for performing two-way data transfer according to an embodiment of the present invention. 図72において、双方向転送ゲート回路は、転送制御信号φTSLに応答してSRAMビット線対SB In Figure 72, the bidirectional transfer gate circuit, SRAM bit line pair in response to a transfer control signal FaiTSL SB
L,*SBLをラッチ回路1811へ接続するゲート回路1810と、転送制御信号φTLDに応答してラッチ回路1811のラッチデータをグローバルI/O線GI L, * SBL a gate circuit 1810 to connect to the latch circuit 1811, the transfer control signal global latch data of the latch circuit 1811 in response to φTLD I / O lines GI
O,*GIOへ接続するゲート1812と、DRAMライトイネーブル信号AWDEおよびSRAMコラムデコーダ出力SAYに応答してラッチ1811の出力をグローバルI/O線GIO,*GIOへ接続するゲート18 O, * a gate 1812 to connect to the GIO, gate 18 connects the output of the latch 1811 in response to DRAM write enable signal AWDE and SRAM column decoder output SAY of global I / O lines GIO, the * GIO
13を含む。 Including the 13. ここでSRAMコラムデコーダ出力SAY Here SRAM column decoder output SAY
は、DRAMアレイにおける同時に選択された16ビットのうちの1つへデータを書込む。 Writes the data into one of the 16 bits simultaneously selected in DRAM array. したがってSRAM Therefore SRAM
コラムデコーダ出力SAYとしては、DRAMにおける列アドレスが共通にSRAMコラムデコーダへ与えられている場合の構成が示されている。 The column decoder output SAY, column addresses are shown configuration when given to common SRAM column decoder in DRAM.

【0339】双方向データ転送回路はさらに、転送制御信号φTDSに応答してオン状態となり、グローバルI [0339] bi-directional data transfer circuit further responsive turned on to transfer control signal FaiTDS, global I
/O線GIO,*GIOをアンプ1815へ接続するゲート1816と、転送制御信号φTDSに応答してアンプ1815の出力をSRAMビット線対SBL,*SB / O lines GIO, * GIO and a gate 1816 is connected to the amplifier 1815, the transfer control signal SRAM bit line pair output of the amplifier 1815 in response to φTDS SBL, * SB
Lへ伝達するゲート1814を含む。 And a gate 1814 for transmission to L. この双方向データ転送回路は、DRAMアレイへデータを書込む場合、S The bidirectional data transfer circuit, when writing data to the DRAM array, S
RAMのビット線対SBL,*SBLを介することなく直接グローバルI/O線GIO,*GIOへ伝達するゲート1813を備えている。 Bit line pairs SBL of the RAM, direct global I / O lines GIO without using * SBL, and a gate 1813 for transmission to * GIO. これにより高速でDRAM DRAM in this by a high-speed
アレイへデータを伝達することができる。 It is possible to transmit data to the array. ゲート181 Gate 181
2は、転送制御信号φTLDに応答してSRAMアレイとDRAMとの間で同時に選択された64ビット(4M 2, 64 bits are simultaneously selected between SRAM array and DRAM in response to transfer control signal φTLD (4M
CDRAMの場合)を一括してデータ転送を行なうために用いられる。 Collectively case of CDRAM) used for data transfer.

【0340】図73は、図72に示す双方向データ転送回路の具体的構成の一例を示す図である。 [0340] Figure 73 is a diagram showing an example of a specific configuration of a bidirectional data transfer circuit shown in FIG. 72. 図71において、ゲート1810は、転送制御信号φTSLに応答してオン状態となる1対のトランジスタT100,T10 In Figure 71, a gate 1810, a pair of transistors is turned on in response to transfer control signal φTSL T100, T10
1を含む。 Including 1. ゲート1810(トランジスタT100,T Gate 1810 (transistor T100, T
101)はそれぞれSRAMビット線SBL,*SBL 101) each SRAM bit line SBL, * SBL
のデータを増幅するトランジスタT102bおよびT1 Transistors T102b and T1 amplifies the data
02aに接続される。 It is connected to the 02a. トランジスタT102a,T10 Transistor T102a, T10
2bはビット線*SBLおよびSBL上のデータを反転増幅して伝達する。 2b transmits inversely amplifies the data on the bit line * SBL and SBL.

【0341】ラッチ1811は、インバータ1830a [0341] latch 1811, the inverter 1830a
および1830bからなるインバータラッチ回路を備える。 And an inverter latch circuit formed of 1830B. ラッチ1811のラッチデータはインバータ回路1 Latch data of the latch 1811 is an inverter circuit 1
822aおよび1822bを介してゲート1812a, Gate 1812a through 822a and 1822b,
1812bおよび1812a,1813bへ伝達される。 1812b and 1812a, are transmitted to 1813B. ゲート812は制御信号φTLDに応答してオン状態となり、インバータ回路1822aの出力をグローバルI/O線*GIOへ伝達するトランジスタT103a The gate 812 is turned on in response to the control signal FaiTLD, transistor T103a for transferring the output of the inverter circuit 1822a to global I / O line * GIO
を含む。 including. ゲート回路1812bは、転送制御信号φTL The gate circuit 1812b, the transfer control signal φTL
Dに応答してオン状態となるトランジスタT103bを含む。 It includes a transistor T103b which is turned on in response to D.

【0342】トランジスタT103bは、転送制御信号φTLDに応答してインバータ回路1822bの出力をグローバルI/O線GIOへ伝達する。 [0342] transistor T103b, in response to transfer control signal φTLD transmits the output of the inverter circuit 1822b to global I / O line GIO.

【0343】ゲート1813は、ゲート1813aおよび1813bを含む。 [0343] gate 1813, includes a gate 1813a and 1813b. ゲート回路1813aは、DRA Gate circuit 1813a is, DRA
Mライトイネーブル信号AWDEに応答してオン状態となるトランジスタT104aおよびSRAMコラムデコーダ出力SAYに応答してオン状態となるトランジスタT105bを含む。 In response to the M write enable signal AWDE in response to transistors T104a and SRAM column decoder output SAY and which is turned includes transistors T105b which is turned. このゲート回路1813aは、制御信号AWDEおよびレコード信号SAYがともに“H” The gate circuit 1813a, the control signal AWDE and record signal SAY are both "H"
となったときにインバータ回路1822a出力をグローバルI/O線*GIOへ伝達する。 An inverter circuit 1822a outputs when a transmitted to global I / O line * GIO. ゲート回路1813 Gate circuit 1813
bは、SRAMコラムデコーダ出力SAY出力に応答してオン状態となるトランジスタT105bと、DRAM b is a transistor T105b which is turned on in response to SRAM column decoder output SAY output, DRAM
ライトイネーブル信号AWDEに応答してオン状態となるトランジスタT104bを含む。 Includes a transistor T104b which is turned on in response to the write enable signal AWDE. ゲート回路1813 Gate circuit 1813
bは、デコーダ出力SAYおよびライトイネーブル信号AWDEがともに活性状態となるとき、インバータ回路1822bの出力をグローバルI/O線GIOへ伝達する。 b, when the decoder output SAY and write enable signal AWDE are both in the active state to transmit the output of the inverter circuit 1822b to global I / O line GIO.

【0344】ゲート1816は、ゲート回路1816a [0344] gate 1816, gate circuit 1816a
および1816bを含む。 And a 1816b. ゲート回路1816aは、転送制御信号φTDSに応答してオン状態となるトランジスタT106aを含む。 The gate circuit 1816a includes a transistor T106a which is turned on in response to transfer control signal FaiTDS. トランジスタT106aは反転増幅トランジスタ1821aを介してグローバルI/O Global I / O transistor T106a via an inverting amplifier transistor 1821a
線*GIOへ接続され、かつアンプ1815へ接続される。 It is connected to line * GIO, and is connected to the amplifier 1815. ゲート回路1816bは、転送制御信号φTDSに応答してオン状態となるトランジスタT106bを含む。 The gate circuit 1816b includes a transistor T106b which is turned on in response to transfer control signal FaiTDS. トランジスタT106bは、反転増幅トランジスタ821bを介してグローバルI/O線GIOへ接続される。 Transistor T106b is connected to global I / O line GIO through an inverting amplifier transistor 821b.

【0345】アンプ1815は、pチャネルMOSトランジスタTM11,TM10とTM20,TM21を含む。 [0345] amplifier 1815, and a p-channel MOS transistor TM11, TM10 and TM20, TM21. トランジスタTM11およびトランジスタTM10 Transistor TM11 and TM10 transistor
は互いに並列に接続される。 It is connected in parallel with each other. トランジスタTM20とトランジスタTM21とが互いに並列に接続される。 A transistor TM20 and the transistor TM21 are connected in parallel with each other. トランジスタTM11はそのゲートに転送制御信号φTDS Transfer transistor TM11 to a gate control signal φTDS
を受ける。 The subject. トランジスタTM10はそのゲートにトランジスタT106b(ゲート回路1816b)の出力を受ける。 Transistor TM10 receives an output of the transistor T106b (gate circuit 1816b) at its gate. トランジスタTM20はそのゲートにトランジスタT106a(ゲート回路1816a)の出力を受ける。 Transistor TM20 receives an output of transistor T106a (gate circuit 1816a) at its gate. トランジスタTM21はそのゲートに転送制御信号φTDSを受ける。 Transistor TM21 receives transfer control signal φTDS at its gate. トランジスタTM10,TM11、 Transistor TM10, TM11,
TM20,TM21はオン状態となったとき電源電位V TM20, TM21 is the power supply potential V when turned on
ccを伝達する。 To transmit the cc.

【0346】ゲート1814はゲート回路1814aおよび1814bを含む。 [0346] gate 1814 and a gate circuit 1814a and 1814b. ゲート回路1814aは転送制御信号φTDSに応答してオン状態となるトランジスタT107aを含む。 Gate circuit 1814a includes a transistor T107a which is turned on in response to transfer control signal FaiTDS. トランジスタT107aはアンプ1 Transistor T107a the amplifier 1
815の出力をSRAMビット線SBLへ伝達する。 The output of 815 is transmitted to SRAM bit line SBL. ゲート回路1814bは転送信号φTDSに応答してオン状態となりアンプ1815の出力をSRAMビット線* The gate circuit 1814b is outputting the SRAM bit line of the amplifier 1815 is turned on in response to transfer signal FaiTDS *
SBLへ伝達するトランジスタT107bを含む。 Including a transistor T107b be transmitted to the SBL. 次にこの図72および図73に示す双方向データ転送回路の動作をその動作波形図である図74および図75を参照して説明する。 Will now be described with reference to FIGS. 74 and 75 is an operation waveform diagram of the operation of the bidirectional data transfer circuit shown in FIG. 72 and FIG. 73.

【0347】まず、図74を参照してDRAMアレイからSRAMアレイへのデータ転送動作について説明する。 [0347] First, referring to FIG. 74 will be described data transfer operation from the DRAM array to the SRAM array. この場合、アレイアクセス(キャッシュ禁止)信号CIに従ってアレイアクティブサイクルが行なわれ、D In this case, the array active cycle is performed in accordance with the array access (cache disable) signal CI, D
RAMアレイにおけるワード線DWLの選択、この選択ワード線DWLに接続されるメモリセルデータの検知増幅、列選択線CSLの選択、ローカルI/O線へのデータの伝達、次いでブロック選択信号φBAによるローカルI/O線とグローバルG/O線との接続が行なわれる。 Selection of the word line DWL in the RAM array, detecting the amplification of memory cell data connected to the selected word line DWL, the selection of column select lines CSL, the transmission of data to the local I / O lines, then the local by the block selection signal φBA connection between the I / O lines and global G / O lines are performed.

【0348】一方、SRAMアレイにおいてはSRAM [0348] On the other hand, SRAM in the SRAM array
ワード線SWLの選択が行なわれ、この選択ワード線S Selection of word line SWL is carried out, the selected word line S
WLに接続されるメモリセルがSRAMビット線対SB The memory cell is SRAM bit line pair connected to WL SB
Lへ伝達される。 It is transmitted to the L. 時刻t7において、グローバルI/O At a time t7, the global I / O
線GIOおよびSRAMビット線対SBLのデータが確定すると、データ転送制御信号φTDSが発生される。 When the data lines GIO and SRAM bit line pair SBL is established, data transfer control signal φTDS is generated.
このとき制御信号φTLDおよびφTSLはともに“L”を維持する。 At this time, the control signal φTLD and φTSL maintains both "L".

【0349】制御信号φTDSが“H”となると、ゲート回路1814a,1814bが導通状態となりかつゲート回路1816aおよび1816bが導通状態となる。 [0349] Control the signal φTDS becomes "H", the gate circuit 1814a, 1814b are rendered conductive and the gate circuits 1816a and 1816b are rendered conductive. これによりグローバルI/O線GIOのデータがトランジスタ1821bで反転された後ゲート回路181 The gate circuit 181 after the data on the global I / O line GIO is inverted by transistor 1821b This
6bおよび1814bを介してSRAMビット線*SB SRAM bit line via a 6b and 1814b * SB
Lへ伝達される。 It is transmitted to the L. 一方、グローバルI/O線*GIO上のデータはトランジスタ1821aで反転された後ゲート回路1816aおよび1814aを介してSRAMビット線SBL上へ伝達される。 Meanwhile, data on global I / O line * GIO is transmitted to the SRAM bit lines SBL through the gate circuits 1816a and 1814a after being inverted by transistor 1821a.

【0350】このデータ転送の完了後、時刻t9でDR [0350] After completion of the data transfer, DR at the time t9
AMアレイがイコライズ/プリチャージ状態となりスタンバイ状態へ移行し、一方SRAMアレイにおいて時刻ts2においてプリチャージ/イコライズ状態に移行する。 AM array is shifted to the standby state will equalize / precharge state, whereas the process proceeds to precharge / equalize state at time ts2 in the SRAM array. この図74に示すデータ転送タイミングはほぼ、図4に示すものと同様である。 Data transfer timing shown in FIG. 74 is almost the same as that shown in FIG. このとき転送制御信号φT In this case the transfer control signal φT
LDおよびφTSLが転送制御信号φTSDに対応する。 LD and φTSL correspond to transfer control signal FaiTSD.

【0351】図75を参照してSRAMからDRAMアレイへのデータ転送動作について説明する。 [0351] With reference to FIG. 75 will be described data transfer operation from SRAM to DRAM array. この場合、 in this case,
図6に示すデータ転送動作とほぼ同様の動作が行なわれるが、制御信号φTSDおよびφTSLが発生されるため、このときのデータ転送が少し異なってくる、この図75に示すデータ転送においては、SRAMにおいて選択ワード線SWLが電位が“H”に立上がり、SRAM While substantially the same operation as the data transfer operation shown in FIG. 6 is performed, since the control signal φTSD and φTSL are generated, coming data transfer is little different in this case, in the data transfer shown in FIG. 75, SRAM the selected word line SWL in rises in potential "H", SRAM
ビット線対SBLのデータが確定した後、まず転送制御信号φTSLが発生される。 After the data of the bit line pair SBL is established, transfer control signal φTSL is generated first. この転送制御信号φTSL The transfer control signal φTSL
に応答してゲート1810がオン状態となり、トランジスタT102aおよびT102bからのSRAMビット線SBL,*SBLのデータが反転され、ラッチ181 Gate 1810 in response is turned on, the transistors T102a and SRAM bit lines SBL from T102B, * SBL data is inverted, the latch 181
1へ伝達される。 It is transmitted to the 1. これにより、ラッチ1811におけるラッチデータはSRAMの選択されたメモリセルに対応したものとなる。 Thus, latch data in latch 1811 becomes to correspond to a selected memory cell of the SRAM.

【0352】次いで、時刻t7においてデータ転送制御信号φTLDが図6に示すデータ転送制御信号φTSD [0352] Then, the data transfer control signal data transfer control signal φTLD at time t7 is shown in FIG. 6 FaiTSD
とほぼ同様のタイミングで発生される。 Once it generated at substantially the same timing. これにより、ゲート1812がオン状態となり、ラッチ1811でラッチされたデータがインバータ回路1822aおよび18 Thus, gate 1812 is turned on, the data latched in latch 1811 inverter circuits 1822a and 18
22bで反転された後グローバルI/O線*GIOおよびGIO上へ伝達される。 It is transmitted to the global I / O line * GIO and GIO on after being inverted by 22b. このグローバルI/O線GI The global I / O lines GI
O,*GIOのデータはローカルI/O線LIOを介してDRAMビット線対DBL上へ伝達される。 O, * GIO data is transmitted to DRAM bit line pair DBL on through the local I / O lines LIO. これにより、DRAMアレイへのSRAMアレイからのデータ転送が完了する。 Thus, data transfer from SRAM array to DRAM array is completed.

【0353】DRAMアレイへ直接データを書込む場合には、データ転送制御信号φTLD,φTDSおよびφ [0353] To write data directly to the DRAM array, data transfer control signal φTLD, φTDS and φ
TSLは発生されず、ゲート回路1813aおよび18 TSL is not generated, the gate circuit 1813a and 18
13bによりSRAMコラムデコーダ出力SAYにより選択されたゲート回路を介してのデータの書込みが行なわれる。 Writing data through a gate circuit selected by SRAM column decoder output SAY is performed by 13b.

【0354】この図72および図73に示すようにラッチ1811とアンプ1815とを設けそれぞれ別々の経路を介してデータ転送を行なうように構成すれば、DR [0354] If configured as FIG. 72 and the latch 1811 as shown in FIG. 73 respectively provided an amplifier 1815 via a separate path for data transfer, DR
AMアレイとSRAMアレイとの間のデータ転送をより高速で行なうことも可能になる。 It becomes possible to perform data transfer between the AM array and SRAM array at higher speed. このような動作モードについて次に説明する。 Such operation mode will be described.

【0355】図76および図77はこの高速コピーバックモード時のデータ転送動作を示す信号波形図である。 [0355] FIG. 76 and FIG. 77 is a diagram of signal waveforms showing data transfer operation of the high speed copy back mode.
ここで「高速コピーバック」モードは、SRAMアレイからDRAMアレイへのデータ転送を行なうコピーバックモードと、DRAMアレイからSRAMアレイへのブロック転送を行なうブロック転送モードの両者を含む。 Here, "high-speed copy back" mode includes a copy back mode for transferring data from the SRAM array to the DRAM array, both block transfer mode for block transfer from DRAM array to SRAM array.
まず図76を参照してDRAMからSRAMへのデータ転送動作について説明する。 Referring first to FIG. 76 will be described data transfer operation from DRAM to SRAM.

【0356】この動作モード時においては、時刻ts1 [0356] At the time of this mode of operation, time ts1
においてSRAMアレイにおいて選択メモリセルデータが確定すると転送制御信号φTSLが発生される。 A transfer control signal φTSL selected memory cell data in the SRAM array is determined is generated in. これにより、SRAMビット線対SBLからのデータがゲート1810を介してラッチ1811にラッチされる。 Thus, data from SRAM bit line pair SBL are latched in latch 1811 through gate 1810.

【0357】一方、並行してDRAMアレイにおいて行なわれていたDRAMワード線DWLの選択およびDR [0357] On the other hand, parallel selection of the DRAM word line DWL that have been made in the DRAM array and DR
AM列選択線CSLの選択動作が行なわれる。 Selecting operation of the AM column select line CSL is performed. ラッチ1 Latch 1
811におけるデータラッチの完了後の時刻t7において、データ転送制御信号φTDSが発生される。 At time t7 after the completion of data latch in 811, the data transfer control signal φTDS is generated. これにより、ゲート1814および1816がオン状態となり、アンプ1815を介してグローバルI/O線GI Thus, gate 1814 and 1816 are turned on, the global I / O lines GI through an amplifier 1815
O,*GIOのデータがSRAMビット線対SBL上へ伝達される。 O, * GIO data is transmitted to the SRAM bit line pair SBL. ラッチ1811においては既にSRAMからDRAMアレイへ転送されるべきデータがラッチされている。 Data already be transferred from the SRAM to the DRAM array is latched in the latch 1811. この図76に示すように、ラッチ1811とアンプ1815とを別系統に設けることにより、SRAM As shown in FIG. 76, by providing a latch 1811 and amplifier 1815 in separate systems, SRAM
アレイからのデータのラッチへの転送と並行してDRA DRA in parallel with the transfer to latch data from the array
MアレイからSRAMアレイへデータを転送することができる。 It is possible to transfer data from the M array to the SRAM array.

【0358】転送制御信号φTSLが発生されるタイミングは時刻ts1以降であればよい。 [0358] The timing of the transfer control signal φTSL is generated may be a time ts1 later. また、転送制御信号φTDSの発生タイミングはラッチ1811におけるラッチ動作が完了しかつグローバルI/O線GIO上のデータが確定したタイミングであればよい。 Further, the generation timing of the transfer control signal φTDS may be any timing latched operation is completed and the data on the global I / O lines GIO been determined at the latch 1811. この構成とすれば、制御信号φTDSが発生されてSRAMビット線対SBLのデータが確定した後すぐにSRAMのデータを読出すことができ、より高速でSRAMアレイへアクセスすることが可能になる。 According to this configuration, the control signal φTDS data of the SRAM is generated immediately after the data of the SRAM bit line pair SBL is established could be read, it is possible to access to the SRAM array at higher speed.

【0359】次いで、ラッチ1811にラッチされたデータのDRAMアレイへの転送が行なわれる。 [0359] Then, transfer to the DRAM array of the data latched in the latch 1811 is performed.

【0360】図77において、SRAMアレイへのデータ転送完了後、別のDRAMアドレスに従ってワード線の選択動作が行なわれる。 [0360] In FIG. 77, after completing the data transfer to SRAM array, word line selecting operation is performed in accordance with another DRAM address. 時刻t7において、グローバルI/O線対GIOのデータが確定するとデータ転送制御信号φTLDが発生され、ゲート1812がオン状態となり、ラッチ1811にラッチされたデータがグローバルI/O線対GIOへ伝達される。 In time t7, the the data of the global I / O line pair GIO is established data transfer control signal φTLD is generated, gate 1812 is turned on, the latched data is transmitted to the global I / O line pair GIO to the latch 1811 that. このグローバルI The global I
/O線対GIOへ伝達されたデータはローカルI/O線対LIOを介してDRAMビット線対DBLへ伝達される。 / O line data transmitted to the pair GIO is transmitted to DRAM bit line pair DBL through local I / O line pair LIO.

【0361】図77に示すSRAMアレイからDRAM [0361] DRAM from the SRAM array shown in FIG. 77
アレイへのデータ転送時においてはラッチ1811にラッチされたデータがDRAMアレイへ伝達されているだけである。 In data transfer to the array is only the data latched in the latch 1811 is transmitted to the DRAM array. したがって、この場合このSRAMアレイからDRAMアレイへのデータ転送と並行してSRAMアレイへアクセスすることができ、より高速の半導体記憶装置を得ることができる。 Therefore, this case can access the SRAM array in parallel from the SRAM array and the data transfer to the DRAM array, it is possible to obtain a higher speed of the semiconductor memory device. この図76および図77に示す高速コピーバックモードの動作を模式的に図78ないし図80に示す。 The operation of the high-speed copy back mode shown in FIG. 76 and FIG. 77 schematically shown in FIG. 78 to FIG. 80. 以下、図78ないし図80を参照してこの高速コピーバックモードについてより具体的に説明する。 Referring to FIG. 78 through FIG. 80 will be described in more detail for the high-speed copy back mode.

【0362】SRAMアレイへアクセスされた領域にはデータD1′が格納されており、アクセス要求されたデータD2が格納されていない状態を考える。 [0362] The area accessed SRAM array are stored data D1 ', consider a state in which the access request data D2 is not stored. この場合アクセスはSRAMアレイに対して行なわれており、DR In this case the access is made to the SRAM array, DR
AMはスタンバイ状態のプリチャージ状態にある(図7 AM is in the precharge state of standby (Fig. 7
8(A))。 8 (A)).

【0363】このようなキャッシュミスが生じた場合、 [0363] When such a cache miss occurs,
まずSRAMにおいては、データD1′がラッチへ転送される。 First, in the SRAM, it is the transfer data D1 'is to the latch. このラッチへのデータ転送動作と並行して、D In parallel with the data transfer operation to the latch, D
RAMにおいては、データDRAM2を含むワード線(ハッチング部分)の選択が行なわれる(図78 In comprise RAM, selection of the word line including data DRAM 2 (hatched portion) is performed (FIG. 78
(B))。 (B)).

【0364】次いで、このDRAMの選択ワード線に含まれるデータD2がアンプを介してSRAMの先にデータD1′を格納していた領域へ伝達される。 [0364] Then, data D2 included in the selected word line of the DRAM is transferred to the area which has been stored in the data D1 'to the previous SRAM through the amplifier. このときラッチにおいてはデータD1′がラッチされている(図7 Data D1 'is latched in this case the latch (FIG. 7
9(A))。 9 (A)).

【0365】DRAMからSRAMのデータ転送後、D [0365] After the data transfer of the SRAM from the DRAM, D
RAMは、再びデータD1を含むワード線を選択するために一旦プリチャージ状態へ移行する。 The RAM temporarily shifts to the precharge state for selecting the word line including data D1 again. データD1はS Data D1 is S
RAMに格納されていたデータD1′が格納されるべき領域である(図79(B))。 A region where data D1 stored in the RAM 'is stored (FIG. 79 (B)).

【0366】DRAMにおいてプリチャージ完了後、データD1を含むワード線(ハッチング領域)の選択が行なわれる(図80(A))。 [0366] After completion of precharging in DRAM, the selection of the word line including data D1 (hatched region) is performed (FIG. 80 (A)).

【0367】次いでこのDRAMの選択されたワード線に含まれるデータ領域D1にラッチされていたデータD [0367] Then the data D latched in the data region D1 included in the selected word line of the DRAM
1′が転送される。 1 'is transferred. これによりDRAM内のデータD1 Thus, the data in the DRAM D1
がデータD1′で書換えられる(図80(B))。 There is rewritten by the data D1 '(Fig. 80 (B)).

【0368】ここで外部アドレスの与え方は、SRAM [0368] In this way of giving the external address, SRAM
に対しては先のキャッシュミス時と同様であり、DRA Against is the same as that at the time of the previous cache miss, DRA
Mでは先にCPUからのアドレス、次いでタグメモリからのアドレスとなる。 Ahead address from the CPU in M, then the address from the tag memory.

【0369】この図78ないし図80に示す高速コピーバックモードと図69ないし図71に示すデータ転送動作とを比較すれば、DRAMにおいては高速コピー時においてはプリチャージ期間が1回必要とされているだけであり、高速でSRAMとDRAMとの間でのデータ転送を行なうことができる。 [0369] In comparison with the data transfer operation shown in a high speed copy back mode and Figure 69 to Figure 71 shown in FIG. 78 to FIG. 80, at the time of high-speed copying in the DRAM is precharged period required once is only there, it is possible to perform data transfer between SRAM and DRAM at a high speed. また、従来のコピーバックおよびブロック転送モードを含むサイクルにおいては、ブロック転送が行なわれた後にしかSRAMへはアクセスできなかったが、この高速コピーバックモードにおいては、最初のデータ転送サイクルにおいてDRAMからS Moreover, S in the cycle that includes a conventional copy back and block transfer mode, but could not access to the SRAM only after block transfer is performed, in the high-speed copy back mode, the DRAM in the first data transfer cycle
RAMへのデータ転送が行なわれることになり、ブロック転送が最初に行なわれており、SRAMへ直にアクセスすることができ、より高速で動作するキャッシュ内蔵半導体記憶装置を得ることができる。 Will be the data transfer to the RAM is performed, it is carried out block transfer is first, it is possible to directly access the SRAM, it is possible to obtain a semiconductor memory device containing a cache which operates at a higher speed.

【0370】この高速コピーバックモードは、キャッシュ内蔵の半導体記憶装置においてキャッシュミス時においてSRAMアレイとDRAMアレイとの間でのデータ転送を一例として示しているが、通常のSRAMアレイとDRAMアレイのような2つのメモリセルアレイ間でデータを相互に転送する場合においても同様に高速でデータの交換を行なうことが可能となり、データ転送効率を大幅に改善することができる。 [0370] The high speed copy back mode is shown as an example of data transfer between the SRAM array and DRAM array at a cache miss in a semiconductor memory device containing a cache, as usual SRAM array and the DRAM array data between two memory cell arrays also becomes possible to carry out the exchange of similar data at high speed in a case of transferring to each other, the data transfer efficiency can be greatly improved such.

【0371】この高速コピーバックモードは、キャッシュ内蔵の半導体記憶装置においてキャッシュミス時においてSRAMアレイとDRAMアレイとの間でのデータ転送を一例として示しているが、図13に示すような通常のSRAMアレイとDRAMアレイのような2つのメモリセルアレイ間でデータを相互に転送する場合においても同様に高速でデータの交換を行なうことが可能となり、データ転送効率を大幅に改善することができる。 [0371] The high speed copy back mode is shown as an example of data transfer between the SRAM array and DRAM array at a cache miss in a semiconductor memory device containing a cache, conventional SRAM shown in FIG. 13 also it is possible to perform the exchange of similar data at high speed in a case of transferring data mutually between arrays and two memory cell arrays such as DRAM array, data transfer efficiency can be greatly improved.

【0372】 [0372]

【発明の効果】以上のように第1の発明によれば、同一チップ上に形成されたSRAMとDRAMとに対しそれぞれ独立にアドレスの設定を可能にし、かつこのSRA According to the first invention as described above, according to the present invention allows the setting of the address independently to the SRAM and DRAM formed on the same chip, and the SRA
MとDRAMとの間を装置外部とのデータ入出力のための内部共通データ線とは別の経路に別々に設けられるデ De provided separately in a different path from the internal common data line for data input and output to and from the device outside between M and DRAM
ータ転送回路を用いて第1および第2の接続手段を介し Via first and second connecting means with a chromatography data transfer circuit
てSRAMアレイの選択メモリとDRAMアレイの選択 The selection of the selected memory and DRAM array of SRAM array Te
メモリとを転送回路に接続してデータ転送を行なうように構成している。 It is constructed by connecting the memory to the transfer circuit to perform the data transfer. このため、アレイアーキテクチャの変更を伴うことなく任意のマッピング方式を備えた高速のキャッシュメモリを得ることができる。 Therefore, it is possible to obtain a high speed cache memory with an arbitrary mapping method without changing the array architecture. またこの発明によれば、DRAMアレイとSRAMアレイとはそれぞれ別々の領域に設けられるため、小占有面積で適当なブロックサイズを備えるキャッシュ内蔵半導体記憶装置を得ることができる。 Further, according to the present invention, since the respectively provided in separate regions and DRAM array and SRAM array, it is possible to obtain a semiconductor memory device containing a cache having a proper block size with small occupation area.

【0373】第2の発明に従えば、DRAMアレイとS [0373] According to a second aspect of the present invention, DRAM array and S
RAMアレイとをリフレッシュ指示信号またはSRAM Refresh instruction signal or SRAM and RAM array
アレイアクセス指定信号に応答して電気的に切離すように構成したため、SRAMアレイへのアクセスに何ら悪影響を及ぼすことなくDRAMアレイのリフレッシュを実行することができる。 Since thus constructed electrically disconnected in response to the array access designating signal, it is possible to perform a refresh of the DRAM array without adversely any adverse effect on the access to the SRAM array. また、外部からのリフレッシュ指示信号に従ってDRAMアレイのリフレッシュを指示することができるため、任意のタイミングでDRAMアレイのリフレッシュを実行することができ、高性能のキャッシュシステムを実現することのできるキャッシュ内蔵半導体記憶装置を得ることができる。 Further, it is possible to instruct refreshing of the DRAM array in accordance with a refresh instruction signal from the outside, containing a cache semiconductors can perform refresh of the DRAM array at any time, can realize a high-performance cache system it can be obtained storage device.

【0374】 [0374]

【0375】 [0375]

【0376】 [0376]

【0377】 [0377]

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の一実施例であるキャッシュ内蔵半導体記憶装置のメモリアレイの構成を示す図である。 1 is a diagram showing a configuration of a memory array of semiconductor memory device containing a cache according to an embodiment of the present invention.

【図2】図1に示す半導体記憶装置の1つのメモリブロックに関連する部分の詳細構成を示す図である。 2 is a diagram showing a detailed configuration of relevant portions in one memory block in the semiconductor memory device shown in FIG.

【図3】図2に示す双方向転送ゲートの構成の一例を示す図である。 3 is a diagram showing an example of the configuration of a bi-directional transfer gate shown in FIG.

【図4】図1に示す半導体記憶装置におけるDRAMアレイからSRAMへのデータ転送動作を示す信号波形図である。 It is a signal waveform diagram showing data transfer operation from the DRAM array to the SRAM in the semiconductor memory device shown in FIG. 1; FIG.

【図5】図1に示す半導体記憶装置におけるDRAMアレイからSRAMアレイへのデータ転送動作および該データ転送後のSRAMへのアクセス動作を示す信号波形図である。 5 is a signal waveform diagram showing data transfer operation and an access operation to the SRAM after the data transfer from the DRAM array to the SRAM array in the semiconductor memory device shown in FIG.

【図6】図1に示す半導体記憶装置におけるSRAMアレイからDRAMアレイへのデータ転送動作を示す信号波形図である。 6 is a signal waveform diagram showing data transfer operation from the SRAM array to the DRAM array in the semiconductor memory device shown in FIG.

【図7】図2に示す双方向転送ゲートの他の構成を概略的に示す図である。 7 is a diagram schematically showing another structure of the bi-directional transfer gate shown in FIG.

【図8】図7に示す双方向転送ゲートの詳細な構成を示す図である。 8 is a diagram showing the detailed structure of the bi-directional transfer gate shown in FIG.

【図9】図7および図8に示す双方向転送ゲートにおけるSRAMアレイからDRAMアレイへのデータ転送時の動作を示す信号波形図である。 9 is a signal waveform diagram representing an operation in data transfer from SRAM array in bi-directional transfer gate shown in FIGS. 7 and 8 to the DRAM array.

【図10】図7および図8に示す双方向転送ゲートにおけるDRAMアレイからSRAMアレイへのデータ転送動作を示す信号波形図である。 10 is a signal waveform diagram showing data transfer operation from the DRAM array to the SRAM array in bi-directional transfer gate shown in FIGS.

【図11】図2に示す双方向転送ゲートのさらに他の構成例を示す図である。 11 is a diagram showing still another example of the configuration of a bi-directional transfer gate shown in FIG.

【図12】図2に示す双方向転送ゲートのさらに他の構成例を示す図である。 Is a diagram illustrating yet another configuration example of a bi-directional transfer gate shown in FIG. 12 FIG.

【図13】図7ないし図12に示す双方向転送ゲートの他の構成への適用例を概略的に示す図である。 13 is a diagram schematically showing an application example to other configurations of the bi-directional transfer gate shown in FIGS. 7 to 12.

【図14】この発明の他の実施例であるキャッシュ内蔵半導体記憶装置の全体の構成を示す図である。 14 is a diagram showing the overall configuration of another embodiment is a semiconductor memory device containing a cache of the present invention. .

【図15】図14に示す半導体記憶装置におけるグローバルI/O線とローカルI/O線の配置を示す図である。 15 is a diagram showing the arrangement of global I / O line and a local I / O line in the semiconductor memory device shown in FIG. 14.

【図16】DRAMセルに含まれるメモリセルトランジスタ部の断面構造を示す図である。 16 is a diagram showing a sectional structure of the memory cell transistor portion included in the DRAM cell.

【図17】アルミニウムで裏打ちされたポリシリコンワード線とワード線シャント領域との関係を示す図である。 17 is a diagram showing the relationship between aluminum lined polysilicon word lines and the word line shunt region.

【図18】この発明に従う半導体記憶装置におけるグローバルI/O線、コラム選択線およびDRAMワード線のレイアウトを示す平面図である。 [18] Global I / O line in the semiconductor memory device according to the present invention, is a plan view showing the layout of the column selection lines and DRAM word lines.

【図19】図14に示すSRAMアレイの1つのブロックの構成を示す図である。 19 is a diagram showing the structure of one block of the SRAM array shown in FIG. 14.

【図20】図14に示す半導体記憶装置を収納するパッケージのピン配置の一例を示す図である。 20 is a diagram showing an example of a pin arrangement of a package housing a semiconductor memory device shown in FIG. 14.

【図21】図14に示す半導体記憶装置の全体の構成を機能的に示すブロック図である。 FIG. 21 is a block diagram functionally showing the overall configuration of the semiconductor memory device shown in FIG. 14.

【図22】図21に示す半導体記憶装置のメモリアレイ部の構成例を示す図である。 22 is a diagram showing a configuration example of a memory array portion of the semiconductor memory device shown in FIG. 21.

【図23】この発明に従う半導体記憶装置においてDR [Figure 23] DR semiconductor memory device according to the invention
AMアレイへのアレイアクセスを可能にするための内部データ線とDRAMアレイとの接続関係の一例を示す図である。 Is a diagram showing an example of a connection relationship between the internal data line and the DRAM array for enabling array access to AM array.

【図24】この発明に従う半導体記憶装置においてD/ [24] D in the semiconductor memory device according to the invention /
Q分離モードおよびマスクトライトモードを実現するためのデータ入出力回路部の構成の一例を示す図である。 It is a diagram illustrating an example of a data input-output circuit section of the structure for realizing the Q separation mode and masked write mode.

【図25】図24に示すデータ入出力回路部の他の構成例を示す図である。 25 is a diagram illustrating another configuration example of a data output circuit portion shown in FIG. 24.

【図26】図24に示すデータ入出力回路部のさらに他の構成例を示す図である。 26 is a diagram illustrating yet another configuration example of a data output circuit portion shown in FIG. 24.

【図27】この発明に従う半導体記憶装置におけるDR [Figure 27] DR in the semiconductor memory device according to the invention
AM用のアドレスとSRAM用アドレスとの対応関係を示す図である。 Is a diagram showing the correspondence between the address and the SRAM address for AM.

【図28】DRAMの列アドレスとSRAMの列アドレスとの対応関係を示す図である。 28 is a diagram showing the correspondence between the column address and the column address of the SRAM of the DRAM.

【図29】図14に示す半導体記憶装置におけるSRA SRA in the semiconductor memory device shown in FIG. 29 FIG. 14
Mビット線対と内部データ線との接続関係を示す図である。 It is a diagram showing a connection relationship between the M-bit line pair and the internal data lines.

【図30】図21に示す転送ゲート制御回路の信号の入出力関係を具体的に示す図である。 FIG. 30 is a diagram schematically showing an input-output relationship between the signal of the transfer gate control circuit shown in FIG. 21.

【図31】図21に示すDRAMアレイ駆動回路の構成を概略的に示すブロック図である。 FIG. 31 is a block diagram schematically showing a configuration of a DRAM array driving circuit shown in FIG. 21.

【図32】この発明に従うキャッシュ内蔵半導体記憶装置が実施可能な動作モードおよびその動作モードを設定するための制御信号のタイミング条件を一覧にして示す図である。 32 is a diagram showing a list of the timing condition of the control signal for setting a semiconductor memory device containing a cache can be implemented operating modes and operation mode in accordance with the present invention.

【図33】図21に示すコマンドレジスタの内容およびこのコマンドレジスタのモードを設定するための信号の条件を一覧にして示す図である。 33 is a diagram showing conditions of signals in the list for setting the content and mode of the command register of the command register shown in FIG. 21.

【図34】選択されたコマンドレジスタとそのときに選択される特殊モードとの対応関係を例示する図である。 34 is a diagram illustrating the correspondence between the selected command register and a special mode that is selected at that time.

【図35】この発明に従う半導体記憶装置を用いてキャッシュシステムをダイレクタトマッピング方式で構成した際のシステム構成をブロック図である。 FIG. 35 is a block diagram a system configuration of a time of constructing the cache system using the semiconductor memory device according to the invention in a director preparative mapping scheme.

【図36】この発明に従う半導体記憶装置を用いて4ウェイセットアソシアティブ方式のマッピング方式でキャッシュシステムを構成した際のシステム構成を示すブロック図である。 FIG. 36 is a block diagram showing the system configuration of the time of constructing the cache system in the mapping scheme 4 way set associative method using the semiconductor memory device according to the present invention.

【図37】この発明に従う半導体記憶装置のキャッシュヒットライトサイクル時の制御信号のタイミングを示す信号波形図である。 FIG. 37 is a signal waveform diagram showing the timing of control signals at the time of a cache hit write cycle of the semiconductor memory device according to the present invention.

【図38】この発明に従う半導体記憶装置のトランスペアレント出力モードにおけるキャッシュヒットリードサイクルを行なうための各外部信号のタイミングを示す信号波形図である。 38 is a signal waveform diagram showing the timing of each external signal for cache hit read cycle in the transparent output mode of the semiconductor memory device according to the present invention.

【図39】この発明に従う半導体記憶装置をラッチ出力モードのキャッシュヒットリードサイクルで動作させる場合の各外部信号のタイミングを示す信号波形図である。 39 is a signal waveform diagram showing the timing of each external signal when operating in a cache hit read cycle of latched output mode of the semiconductor memory device according to the present invention.

【図40】この発明に従う半導体記憶装置をレジスタ出力モードのキャッシュヒットリードサイクルで動作させるための各種外部信号のタイミングを示す信号波形図である。 FIG. 40 is a signal waveform diagram showing timings of various external signals for operating the semiconductor memory device according to the invention in the register output mode of the cache hit read cycle.

【図41】この発明に従う半導体記憶装置をコピーバックサイクルで動作させるための各種外部信号のタイミングを示す信号波形図である。 41 is a signal waveform diagram showing timings of various external signals for operating the semiconductor memory device according to the invention in a copy back cycle.

【図42】この発明に従う半導体記憶装置をブロック転送サイクルで動作させるための各種外部信号のタイミングを示す信号波形図である。 FIG. 42 is a signal waveform diagram showing timings of various external signals for operating the semiconductor memory device according to the invention in a block transfer cycle.

【図43】この発明に従う半導体記憶装置のアレイライトサイクルを設定するための各外部信号のタイミングを示す波形図である。 FIG. 43 is a waveform diagram showing the timing of each external signal for setting the array write cycle of the semiconductor memory device according to the present invention.

【図44】この発明に従う半導体記憶装置のアレイリードサイクル設定時における各外部制御信号のタイミングを示す波形図である。 FIG. 44 is a waveform diagram showing the timing of each external control signals during array read cycle setting of the semiconductor memory device according to the present invention.

【図45】この発明に従う半導体記憶装置をアレイアクティブサイクルで動作させるための各外部制御信号のタイミングを示す波形図である。 FIG. 45 is a waveform diagram showing the timing of each external control signals for operating the semiconductor memory device according to the invention in an array active cycle.

【図46】この発明に従う半導体記憶装置をトランスペアレント出力モードのアレイアクティブサイクルで動作させるための各種外部信号のタイミングを示す信号波形図である。 FIG. 46 is a signal waveform diagram showing timings of various external signals for operating the semiconductor memory device according to the invention in transparent output mode of the array active cycle.

【図47】この発明に従う半導体記憶装置をラッチ出力モードを伴うアレイアクティブサイクルで動作させるための各外部信号のタイミングを示す波形図である。 FIG. 47 is a waveform diagram showing the timing of each external signals for operating the semiconductor memory device according to the invention in an array active cycle with latch output mode.

【図48】この発明に従う半導体記憶装置をラッチ出力モードを伴うアレイアクティブサイクルで動作させるための各外部信号のタイミングを示す波形図である。 FIG. 48 is a waveform diagram showing the timing of each external signals for operating the semiconductor memory device according to the invention in an array active cycle with latch output mode.

【図49】この発明に従う半導体記憶装置をトランスペアレント出力モードのアレイリードサイクルで動作させるための各外部信号のタイミングを示す波形図である。 FIG. 49 is a waveform diagram showing the timing of each external signals for operating the semiconductor memory device according to the present invention in the array read cycle of the transparent output mode.

【図50】この発明に従う半導体記憶装置をラッチ出力モードのアレイリードサイクルで動作させるための各種外部信号のタイミングを示す波形図である。 FIG. 50 is a waveform diagram showing timings of various external signals for operating the semiconductor memory device according to the present invention in the array read cycle of the latch output mode.

【図51】この発明に従う半導体記憶装置をレジスタ出力モードのアレイリードサイクルで動作させるための各外部信号のタイミングを示す波形図である。 FIG. 51 is a waveform diagram showing the timing of each external signals for operating the semiconductor memory device according to the present invention in the array read cycle of the register output mode.

【図52】この発明に従う半導体記憶装置のリフレッシュサイルを行なわせるための各外部信号のタイミングを示す波形図である。 FIG. 52 is a waveform diagram showing the timing of each external signal for causing the refresh missile semiconductor memory device according to the present invention.

【図53】この発明に従う半導体記憶装置をキャッシュヒットライトとともにリフレッシュサイクルを行なわせるための各外部信号のタイミングを示す波形図である。 FIG. 53 is a waveform diagram showing the timing of each external signal for causing the refresh cycle of the semiconductor memory device according to the invention with cache hit writing.

【図54】この発明に従う半導体記憶装置のトランスペアレント出力モードでのキャッシュヒットリードとともにリフレッシュサイクルを実行するための各外部信号のタイミングを示す波形図である。 FIG. 54 is a waveform diagram showing the timing of each external signal for executing the refresh cycle with cache hit read in transparent output mode of the semiconductor memory device according to the present invention.

【図55】この発明に従う半導体記憶装置をラッチ出力モードでのキャッシュヒットリードとともにリフレッシュサイクルを行なわせるための各外部信号のタイミングを示す波形図である。 FIG. 55 is a waveform diagram showing the timing of each external signal for causing the refresh cycle with cache hit read in the semiconductor memory device according to the invention in the latch output mode.

【図56】この発明に従う半導体記憶装置をレジスタ出力モードのキャッシュヒットリードとともにリフレッシュサイクルを行なわせるための各外部信号のタイミングを示す波形図である。 FIG. 56 is a waveform diagram showing the timing of each external signal for causing the refresh cycle with cache hit read in the semiconductor memory device according to the invention the register output mode.

【図57】この発明に従う半導体記憶装置のコマンドレジスタをセットするための各外部信号のタイミングを示す波形図である。 FIG. 57 is a waveform diagram showing the timing of each external signal for setting the command register in the semiconductor memory device according to the present invention.

【図58】コマンドレジスタにより半導体記憶装置のデータ出力モードを設定するための回路構成を示す図である。 FIG. 58 is a diagram showing a circuit configuration for setting a data output mode of the semiconductor memory device by the command register.

【図59】図58に示すデータ出力回路の構成の一例を示す図である。 FIG. 59 is a diagram showing an example of the configuration of a data output circuit shown in FIG. 58.

【図60】図59に示す第2の出力ラッチの構成の一例を示す図である。 Is a diagram illustrating an example of FIG. 60 of the second output latch shown in FIG. 59 configuration.

【図61】図58に示す出力制御回路の構成の一例を示す図である。 FIG. 61 is a diagram showing an example of a configuration of an output control circuit shown in FIG. 58.

【図62】図58ないし図61に示す回路のラッチ出力モード設定時の動作を示す信号波形図である。 62 is a signal waveform diagram showing the operation of the latch output mode is set in the circuit shown in FIG. 58 to FIG. 61.

【図63】レジスタ出力モード設定時の動作を示す信号波形図である。 FIG. 63 is a signal waveform diagram representing an operation in register output mode setting.

【図64】図58ないし図61に示す回路の第1のトランスペアレントモード設定時における動作を示す信号波形図である。 FIG. 64 is a signal waveform diagram showing the operation when the first transparent mode setting circuit shown in FIG. 58 to FIG. 61.

【図65】図58ないし図61に示す回路の第2のトランスペアレントモード設定時の動作を示す信号波形図である。 Figure 65 is a signal waveform diagram showing a second operation of the transparent mode when setting of the circuit shown in FIG. 58 to FIG. 61.

【図66】この発明に従う半導体記憶装置のキャッシュミス時における状態遷移を示す図である。 FIG. 66 is a diagram showing a state transition at a cache miss of the semiconductor memory device according to the present invention.

【図67】この発明に従う半導体記憶装置のアレイアクティブ時における状態遷移を示す図である。 FIG. 67 is a diagram showing a state transition when the array active semiconductor memory device according to the present invention.

【図68】この発明に従う半導体記憶装置のリフレッシュ時における状態遷移を示す図である。 FIG. 68 is a diagram showing a state transition during refresh of a semiconductor memory device according to the present invention.

【図69】図2、図7および図11に示す双方向転送ゲートを用いた際のDRAMアレイとSRAMアレイとの間のデータの相互転送動作を示す図である。 FIG. 69 FIG. 2 is a diagram showing a mutual data transfer operation between the DRAM array and SRAM array when using the bidirectional transfer gate shown in FIGS. 7 and 11.

【図70】図2、図7および図11に示す双方向転送ゲートを用いた際のDRAMアレイとSRAMアレイとの間のデータの相互転送動作を示す図である。 Figure 70] Figure 2 illustrates a cross-transfer operation of data between the DRAM array and SRAM array when using the bidirectional transfer gate shown in FIGS. 7 and 11.

【図71】図2、図7および図11に示す双方向転送ゲートを用いた際のDRAMアレイとSRAMアレイとの間のデータの相互転送動作を示す図である。 FIG. 71 FIG. 2 is a diagram showing a mutual data transfer operation between the DRAM array and SRAM array when using the bidirectional transfer gate shown in FIGS. 7 and 11.

【図72】この発明に従うデータ転送を実現するための双方向転送ゲートのさらに他の構成例を示す図である。 Figure 72 is a diagram showing still another example of the configuration of a bi-directional transfer gates for implementing data transfer in accordance with the present invention.

【図73】図72に示す双方向転送ゲートの具体的構成の一例を示す図である。 Figure 73 is a diagram showing an example of a specific structure of the bi-directional transfer gate shown in FIG. 72.

【図74】図72および図73に示す双方向転送ゲートを用いてDRAMアレイからSRAMアレイへのデータ転送を行なう際の動作を示す信号波形図である。 [Figure 74] using a bi-directional transfer gate shown in FIG. 72 and FIG. 73 is a signal waveform diagram showing an operation when transferring data from the DRAM array to the SRAM array.

【図75】図72および図73に示す双方向転送ゲートを用いたSRAMアレイからDRAMアレイへデータ転送を行なう際の動作を示す信号波形図である。 Figure 75 is a signal waveform diagram showing an operation when transferring data from SRAM array using bi-directional transfer gate shown in FIGS. 72 and 73 to the DRAM array.

【図76】図72および図73に示す双方向転送ゲートを用いた高速コピーバック動作を行なう際のDRAMアレイからSRAMアレイへのデータ転送動作を示す信号波形図である。 Figure 76 is a signal waveform diagram showing data transfer operation from the DRAM array to the SRAM array when performing high-speed copy back operation using the bi-directional transfer gate shown in FIG. 72 and FIG. 73.

【図77】高速コピーバック動作時におけるSRAMアレイからDRAMアレイへのデータ転送動作を示す信号波形図である。 Figure 77 is a signal waveform diagram showing data transfer operation from the SRAM array to the DRAM array at high speed copy back operation.

【図78】高速コピーバックモード動作を説明するための模式図である。 Figure 78 is a schematic diagram for explaining the high-speed copy back mode operation.

【図79】高速コピーバックモード動作を説明するための模式図である。 Figure 79 is a schematic diagram for explaining the high-speed copy back mode operation.

【図80】高速コピーバックモード動作を説明するための模式図である。 Figure 80 is a schematic diagram for explaining the high-speed copy back mode operation.

【図81】従来の1MビットDRAMのアレイ構成を示す図である。 Figure 81 is a diagram showing the array structure of a conventional 1M bit DRAM.

【図82】従来のキャッシュ内蔵半導体記憶装置のアレイ配置を示す図である。 Figure 82 is a diagram showing an array arrangement of a conventional semiconductor memory device containing a cache.

【図83】従来の1MビットDRAMのアレイの具体的配置を例示する図である。 Figure 83 is a diagram illustrating a specific arrangement of a conventional 1M bit DRAM array.

【図84】従来のキャッシュ内蔵半導体記憶装置において4ウェイセットアソシアティブ方式を実現するためのアレイ配置を示す図である。 Figure 84 is a diagram showing an array arrangement for realizing 4 way set associative method in a conventional semiconductor memory device containing a cache.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 DRAMアレイ 2 SRAMアレイ 3 双方向転送ゲート回路 13 DRAMセンスアンプ+IOゲートブロック 14 DRAMロウデコーダ 15 DRAMコラムデコーダ 16a,16b I/O線対 21 SRAMロウデコーダ 22 SRAMコラムデコーダ 23 SRAMセンスアンプ回路 GIO グローバルI/O線対 LIO ローカルI/O線対 CSL コラム選択線 IOG I/Oゲート CSG 列選択ゲート SBL SRAMビット線対 DBL DRAMビット線対 MM メモリマット 80,90 双方向転送ゲート 85,1811 ラッチ 86,1815 アンプ 100 DRAM 101 DRAMアレイ 102 DRAMロウデコーダ 1 DRAM array 2 SRAM array 3 bi-directional transfer gate circuit 13 DRAM sense amplifier + IO gate block 14 DRAM row decoder 15 DRAM column decoder 16a, 16b I / O line pair 21 SRAM row decoder 22 SRAM column decoder 23 SRAM sense amplifier circuit GIO Global I / O line pair LIO local I / O line pair CSL column select line IOG I / O gate CSG column selection gate SBL SRAM bit line pair DBL DRAM bit line pair MM memory mats 80 and 90 bi-directional transfer gate 85,1811 latch 86 , 1815 amp 100 DRAM 101 DRAM array 102 DRAM row decoder

フロントページの続き (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 山崎 彰 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 岩本 久 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 昭62−38590(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) G11C 11/401 Of the front page Continued (72) inventor Kumanotani Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi Electric Corporation El es Eye in the Institute Masaki (72) inventor Akira Yamazaki Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi electric Co., Ltd. El es eye in the Laboratory (72) inventor Hisashi Iwamoto Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi electric Corporation El es eye in the Laboratory (56) reference Patent Akira 62-38590 (JP, a) (58) investigated the field (Int.Cl. 7, DB name) G11C 11/401

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 内部データ線に結合される入出力回路を介して装置外部とデータの入出力を行なう半導体記憶装置であって、 行および列からなるマトリクス状に配列された複数のダイナミック型メモリセルからなるDRAMアレイ、 行および列からなるマトリクス状に配列された複数のスタティック型メモリセルからなるSRAMアレイ、 およ 1. A internal data line via the input-output circuit coupled to input and output devices external data to a semiconductor memory device, a plurality of dynamic memory arranged in a matrix of rows and columns DRAM array, SRAM array comprising a plurality of static memory cells arranged in a matrix of rows and columns of cells, Oyo
    前記内部データ線と別に設けられ、前記DRAMアレイと前記SRAMアレイとの間でデータの転送を行なうためのデータ転送手段を備え前記転送手段は、前記D Is provided separately from the fine the internal data lines, a data transfer means for transferring data between said SRAM array and the DRAM array, the transfer means, the D
    RAMアレイから前記SRAMアレイへデータを転送す To transfer data from the RAM array to the SRAM array
    る第1の転送回路と、前記第1の転送回路と別に設けら The first transfer circuit and, provided separately et and the first transfer circuit that
    れ、前記SRAMアレイから前記DRAMアレイへデー Is, data from the SRAM array to the DRAM array
    タを転送する第2の転送回路とを含み 、 外部から与えられる第1のアドレスに従って前記DRA And a second transfer circuit for transferring data, the DRA in accordance with the first address given from the outside
    Mアレイから複数のダイナミック型メモリセルを同時に選択し、該選択された複数のダイナミック型メモリセルを前記転送手段へ結合する第1の接続手段、 前記第1のアドレスと独立に外部から与えられる第2のアドレスの一部に従って、前記SRAMアレイから複数のスタティック型メモリセルを同時に選択して、該選択された複数のスタティック型メモリセルを前記転送手段へ結合する第2の接続手段、および転送指示信号に応答して、前記転送手段の第1および第2の転送回路を選択 Simultaneously selecting a plurality of dynamic memory cells from M array, the given plurality of dynamic memory cells said selected first connecting means for coupling to said transfer means, from the outside independently of the first address according to some second address, from said SRAM array to select a plurality of static memory cells at the same time, a second connection means for coupling a plurality of static memory cells which are the selections to the transfer means, and transfer instruction in response to the signal, selecting the first and second transfer circuits of said transfer means
    的に活性化して前記SRAMアレイの前記選択された複数のスタティック型メモリセルと前記DRAMアレイの前記選択された複数のダイナミック型メモリセルとの間でのデータ転送を行なわせるための制御信号を発生する制御信号発生手段を備える、半導体記憶装置。 To activate a control signal for causing the data transfer between said selected plurality of dynamic memory cells of the selected plurality of static memory cells the DRAM array of the SRAM array a control signal generating means for generating, semiconductor memory device.
  2. 【請求項2】 内部データ線に結合される入出力回路を介して装置外部とデータの入出力を行なう半導体記憶装置であって、 行および列からなるマトリクス状に配列された複数のダイナミック型メモリセルからなるDRAMアレイ、 行および列からなるマトリクス状に配列された複数のスタティック型メモリセルからなるSRAMアレイ、 前記内部データ線と別に設けられた経路を介して前記D Wherein internal data line via the input-output circuit coupled to input and output devices external data to a semiconductor memory device, a plurality of dynamic memory arranged in a matrix of rows and columns DRAM array, SRAM array comprising a plurality of static memory cells arranged in a matrix of rows and columns of cells, via said provided separately from the path and the internal data lines D
    RAMアレイと前記SRAMアレイとの間でデータの転送を行なうためのデータ転送手段、 外部から与えられる第1のアドレスに従って前記DRA Data transfer means for transferring data between the RAM array and the SRAM array, the DRA in accordance with the first address given from the outside
    Mアレイから複数のダイナミック型メモリセルを同時に選択し、該選択された複数のダイナミック型メモリセルを前記転送手段へ結合する第1の接続手段、 前記第1のアドレスと独立に外部から与えられる第2のアドレスの少なくとも一部に従って前記SRAMアレイから複数のスタティック型メモリセルを同時に選択し、 Simultaneously selecting a plurality of dynamic memory cells from M array, the given plurality of dynamic memory cells said selected first connecting means for coupling to said transfer means, from the outside independently of the first address a plurality of static memory cells from said SRAM array simultaneously selected in accordance with at least a portion of the second address,
    該選択された複数のスタティック型メモリセルを前記転送手段へ結合する第2の接続手段、 リフレッシュ指示信号発生手段、 前記リフレッシュ指示信号に応答して、前記第1のアドレスを無視して前記DRAMアレイのメモリセルをリフレッシュするリフレッシュ手段、前記リフレッシュ手段は前記リフレッシュ指示信号に応答して、リフレッシュされるべきダイナミック型メモリセルを特定するアドレスを発生する手段を含み、 外部からのSRAMアレイアクセス指示信号に応答して、前記SRAMアレイの前記第2のアドレスにより選択されたスタティック型メモリセルへアクセスする手段、および前記リフレッシュ指示信号および前記SRA Second connecting means for coupling a plurality of static memory cells which are the selections to the transfer means, the refresh instruction signal generating means, responsive to said refresh instruction signal, the DRAM array, ignoring the first address refresh means for refreshing the memory cells, the refresh means in response to the refresh instruction signal includes means for generating an address identifying the dynamic memory cell to be refreshed, the SRAM array access designating signal from external in response, it means to access the second static memory cell selected by the address of the SRAM array, and said refresh instruction signal and the SRA
    Mアレイアクセス指示信号の少なくとも一方に応答して前記転送手段をディスエーブル状態に設定し、前記SR In response to at least one of the M array access designating signal sets the transfer means in the disabled state, the SR
    AMアレイと前記DRAMアレイとを電気的に切離す手段を備える、半導体記憶装置。 It comprises electrically disconnect means and AM array and the DRAM array, the semiconductor memory device.
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