JP3259228B2 - ヒント信号を利用したバイナリデータエラー訂正 - Google Patents

Description

【発明の詳細な説明】 発明の背景 1.技術分野 本発明は、電力線路（パワーライン）通信分野に関
し、特に、このような通信を可能とするトランシーバに
関するものである。

2.従来技術 米国特許第4,918,690号には、検知、双方向通信およ
び制御を行うシステムが開示されている。複数のセル間
の通信によって、例えば、スイッチング等の制御が実現
する。本発明は、電力線路通信用のトランシーバを提供
するもので、このトランシーバは、上述の米国特許で記
載されたシステムで利用できるものである。

パワーライン（電力線路）通信における主要問題点と
しては、インパルスノイズを含んだバックグランドノイ
ズが存在する。このノイズは、電源および配電網のみな
らず種々の負荷からも発生するものである。このノイズ
は時間に関して一定でない上に、更に、配電網の場所に
よって変動するものである。インパルスノイズに関する
理論的な分析、特に、ツイストペア（撚り合わせ対）に
関する分析が、1990年８月、vol.38,No.8のIEEE Transa
ctions on Communication “Errors−and−Erasures Co
ding to Combat Impulse Noise on Digital Subscriber
Loops"の第1145頁の冒頭に記載されている。後述する
ように、本発明は、インパルスノイズを根絶するための
スナップ（緩衝）手段またはブランク手段を採用するも
のである。本願の出願人は、この技術がディジタルシス
テムに応用されていることに気付いたものではない。こ
のようなスナップ手段またはブランク手段は、ラジオ受
信機に関連して利用されており、この利用法について
は、米国特許第4,124,819号に記載されている。

市販されている一つのシステム“Ｘ−10"によれば、
パワーライン上で検知、制御、および通信が実現してい
る。符号化パターンが２回送信され、一度目はその本来
の形態で送信され、二度目は、変調キャリア（搬送波）
上に相補的な形態で送信される。この技術では、パワー
ラインノイズに対して、限られた“免疫性”しか得るこ
とができない。このシステムならびに他のシステムにお
ける問題点の１つとしては、キャリアの検出用スレッシ
ュホールドレベルが固定されていることである。このよ
うなシステムに対してスレッシュホールドレベルを選択
するに当たり、このレベルを比較的高い値に設定して、
予測されたノイズに対して或る“免疫性”を持たせる必
要がある。これによって、システムの動作に限定を与え
てしまう。例えば、ノイズおよび信号の両者を低いもの
にするような限定である。後述するように、本発明によ
れば、適切なキャリア検出レベルが得られるようにな
る。

或る既知の通信システムでは、２つのチャネルに情報
を冗長的に送信し、次に、受信機において最強の信号で
このチャネルを選択している。この技術は、無線マイク
ロフォンシステムで利用されている。本発明では、２つ
のチャネルを利用するが、一方または他方（または両
方）のチャネルの選択は、ノイズレベルで行い、決して
信号強度で行わないものである。

例えば、ハミングコードのようなエラー訂正コード
（ECC）でデータを符号化することがあり、これによっ
てエラーの検出および訂正が行われる。本発明によれ
ば、この符号化動作を“ヒント”信号を利用して拡張し
てエラーを位置決める。このヒント信号がインパルスノ
イズ検出回路から発生される。

パワーライン通信に利用される他の技術としては、ス
プレッドスペクトラム（スペクトラム拡散）通信技術を
利用している。このようなパワーライン通信装置は、米
国特許第4,815,106号に開示されている。

発明の概要 バイナリ（２進）データを表す信号中におけるエラー
を検出すると共に訂正する方法および装置が記載されて
いる。この信号を偏差に対して検査する。例えば、所定
の限度値を超過したノイズパルスを検出することによっ
て偏差を検出する。ノイズパルスが発生した点における
バイナリデータ中に生じるデータを“ヒント”信号とし
て識別する。このデータを認識用利用する。

具体的には、現在の好適実施例（以下単に、“実施
例”と略称する）において、データを、（15,11）ハミ
ングコードおよびパリティビットを利用して符号化す
る。ダブルエラーが検出されると、これらエラーは、ハ
ミングコードを利用して訂正されると共に、ヒント信号
によって指摘されたバイナリ信号の状態を変化させるこ
とによって訂正する。

図面の簡単な説明 図１は、パワーライン（電力線路）通信に伴う問題点
を絵図的に表すためのダイヤグラム。

図２は、本発明のパワーライン通信装置のブロック線
図。

図３は、図２に示したパルス検出器とスナバーのブロ
ック線図。

図４は、図３に示したパルス検出器とスナバーの動作
を説明するために用いる波形図。

図５は、変調されたキャリアに対するスナバー動作の
効果を説明するために用いる波形図。

図６は、本発明におけるデータ、ハミングコード、パ
リティビットの流れを示す図。

図７は、本発明におけるハミングコードの実行を説明
するためのダイヤグラム。

図８は、本発明のスナップヒント発明器の回路図。

図９は、図８の回路の動作を説明するための波形図。

図10は、キャリア検出スレッシュホールドレベルを更
新するためのメカニズムを説明するための状態ダイヤグ
ラム。

図11aは、キャリア検出スレッシュホールドレベルが
平均ノイズレベルより上のレベルの場合の状態を説明す
る複数の波形を示す図。

図11bは、キャリア検出スレッシュホールドレベルが
キャリア信号のレベルより上の場合の状態を説明するた
めの複数の波形を示す図。

図11cは、キャリア検出スレッシュホールドレベルが
ノイズレベルより低い場合の状態を説明するための複数
の波形を示す図。

図12は、直角変調信号に対するデータ配列位置を示す
ダイヤグラム。

図13は、データが存在すべきターゲットエリアを表す
ために利用され、図12の図に類似したグラフ。

図14は、適合型キャリア検出回路の一部を示す実施例
のブロックダイヤグラム。

図15は、図14のスコアテーブルで利用される係数値を
表すグラフ。

図16は、図２のチャネル選択または加算回路の図略
図。

図17は、図２のパルス検出器で利用されるフィルタの
特性を示すグラフ。

発明の詳細な説明 セル間、または他のデバイス間のパワーライン（電力
線路）を介して通信を実現するパワーライン通信（“PL
C“と略称）装置が記載されている。このPLC装置は、デ
ィスクリートコンポーネントによって実現することもで
き、または周知のコンプリメンタリ（相補型）金属酸化
物半導体（CMOS）技術、または他の半導体処理技術を駆
使して単一基板上に形成された集積回路によって実現さ
れる。

以下の説明において、種々の特定の値、例えば、特定
の周波数等が記載されている。これら特定の詳細な値に
よって、本発明を適切に、本発明の全部または一部を理
解できるようになる。本発明は、これら特定の詳細な値
を用いなくても実施できることは、当業者にとって自明
のことである。他の例においては、周知の回路はブロッ
クダイヤグラムの形態で表示されており、これは、不必
要に詳述することによって本発明を不明瞭なものとしな
いようにすることである。

本明細書で記載されたブロックの大部分は、アナログ
動作を意味している。また、当業者によれば、これらブ
ロックの大部分を、連続時間アナログ回路、分散時間ア
ナログ回路（即ち、スイッチドキャパシタ回路）、ディ
ジタル信号処理ハードウェア、またはディジタルプロセ
ッサ上のソフトウェアとして実現することもでき、これ
らの全体機能および目的を変化することなく実現でき
る。本例の或るケースにおける連続時間アナログの説明
は、本発明を、より良くおよび明瞭に理解および認識す
るためのものである。

パラーライン通信に伴う問題点 本発明を理解するためには、電力ラインを介して通信
した時に伴う問題点のいくつかについて理解することが
役立つものである。一般に、上述したパワーライン（電
力線路、電源線）は、50Hzまたは60Hzの交流を配電する
ために利用される。他方、場合によっては更に高い周波
数、例えば、航空機での400Hzの周波数の交流配電や、
鉄道システムにおける低い周波数25Hzの配電に利用され
ている。パワーライン通信信号を、電力を送給するのと
同一の線路上で、高周波キャリア（搬送波）信号を変調
して送信している。例えば、150Hzのキャリアを利用し
て、パワーライン上でディジタル信号を10KBのボーレー
トで通信することができる。

本発明の被譲渡人に譲渡された、同時係属出願No.58
6,458の発明の名称“METHOD AND APPARATUS FOR POWER
LINE COMMUNICATIONS"には、パワーライン通信デバイス
を配電網に結合させる方法および装置が開示されてい
る。このような結合方法／装置を、本発明に協動して利
用できる。また、上述の米国特許第4,918,690号には、
検知、通信および制御システムが開示されており、この
システムには、セルが設けられており、これらセルを本
発明の装置を経てパワーラインに結合できる。

図１において、電力ライン通信送信機８が、一般の家
庭用電源レセプタクルに接続されているのが図示されて
いる。この送信機８をレセプタクル中に設置して、他の
コンセプトを制御することもできる。説明のため、この
送信機８によって信号がPLC受信機10へ送信され、この
受信機10によってこの受信機10と組合わされたレセプタ
クルに結合された機器を制御する。図示のように、送信
機８と受信機10との間の通信路は、サーキットブレーカ
（回路遮断器）パネルを通過する。これらのレセプタク
ルの内の一方が一つの分岐回路上に存在し、他方がもう
一つの分岐回路上に存在することがある。送信機８か
ら、例えば、150KHzで送信された信号を、この信号が受
信機10に到来する前に40dB以上減衰することができる。
これから明らかなように、この送信機８から1Vの出力を
送信した場合、受信機10での電圧は、大幅に減少される
ようになる。

パワーライン配電システムには、多数のノイズ発生源
およびトランジェント（転移特性）が存在している。こ
れらによって、PLC送信機からの信号を受信および／ま
たは再生することが困難となる。これらノイズ源の１つ
として、交流波形をチョッピングする電子調光器が存在
する。また、他のノイズ源としては、パーソナルコンピ
ュータで頻繁に利用されているスイッチング電源があ
り、この電源から、高周波ノイズバースト（例えば25KH
zのバーストまたはそれ以上の周波数のバースト）が発
生される。その他、家庭用または業務用電源環境で見ら
れるノイズ源には、相互通信（インターコム）、モー
タ、テレビジョンおよびその他多くの機器が存在する。
従って、この受信機10は、パワーライン上のノイズから
通信信号を探査できるようになる必要がある（上述の説
明において、送信機および受信機が独立して表されてい
るが、一般的には、送信および受信機能が単一デバイス
に組合わされている）。

本発明のパワーライン通信装置の最新の好適実施例の全
体ブロック線図 図２において、このブロック線図の上側部分は本発明
のPLC装置の送信部であり、下側部分は受信部である。
本例では、明瞭の目的のために、この送信部が含まれて
いる。この送信部は、本発明の要旨ではない。この受信
部は、パワーライン41上の信号を受信し、処理し、次
に、処理したディジタル信号をI/Oバッファおよび制御
回路10に送給する。ここから、これら信号をライン40を
介してセルまたは他のデバイスへ送給する。このライン
40と、米国特許第4,918,690に記載されたようなセルと
が通信を行うことができる。このI/Oバッファおよびコ
ントロール回路10の所定項目については、同時係属出願
明細書第 号の“Transceiver Interface"、
日に出願され、本願の被譲渡人に譲渡されたも
のに記載されている。

セルからライン40を介して到来した送信用データを、
エラー訂正用コードエンコーダ11に供給する。この最新
の好適実施例（単に“実施例”と称す）において、この
データを（15,11）ハミングコードでエンコード（符号
化）する。このことは、エラー訂正コードの４ビットが
11ビットデータワードの各々に追加されることを意味す
る。しかし乍ら、このエンコード動作を通常の方法で実
施することもできる。その理由は、８ビットデータワー
ドがエンコードされているからであり、図６に関連して
記載されているようにエンコード（符号化）およびデコ
ード（復号化）動作中の両者において、各バイトに、ダ
ミービット、即ち、プレースホルダビットを組合わせる
ための手段が設けられているからである。パリティビッ
トも各ワードと一緒に送信する。データをセルからパワ
ーライン上に、プリアンブル発生器12と一緒に、パケッ
トの形態で送信する。このプリアンブル発生器12によっ
てこれらパケットに対してプリアンブルを供給する。加
算器13において、エンコーダ11から得られた符号化デー
タのパケットの前側に、このプリアンブルを配置する。
従って、この加算器13によってマルチプレックス機能が
行われ、これによって、データまたはプリアンブルが選
択される。本例におけるプリアンブル発生器12とプリア
ンブルデコーダ（解説器）35の詳細については、同時係
属出願の“Data Rate Detection"、出願番号
、出願日 、（本願の被譲渡人へ譲渡され
た）の明細書に記載されている。

この加算器13の出力を波形整形および変調回路14に供
給する。本実施例において、この回路には、ROM、D/Aコ
ンバータおよび２つのフィルタが設けられている（本例
の集積回路でのこれらフィルタは、スイッチドキャパシ
タフィルタである）。この波形整形／変調回路14の所定
の内容については、同時係属出願“Carrier Frequency
Derivation"、出願No. 、出願日
（本願の被譲渡人へ譲渡されている）の明細書に記載さ
れている。これら機能を実行するための他の回路は、従
来より周知である。

本発明の装置によって、このデータを、そっくりその
ままの状態で２つチャネル上に送信する。即ち、この伝
送には冗長度が存在している。このデータの全部（プリ
アンブルを含む）によって、前述の米国特許で利用でき
るように設計されたPLC装置用に、118KHzキャリアと13
3.7KHzキャリアとの両者を変調する（他のキャリア周波
数を用いて、各国の異なった規則に合致させる）。これ
ら周波数間の分離については、図16のチャネル選択、即
ち、加算回路33に関連して記載されている。このデータ
を両方のチャネル上に送信する一方、受信機によって、
後述のように、一方または両のチャネルを選択する。

多くの動作中、横軸位相偏移変調（QPSK）を利用して
これらキャリアを変調する。しかし、BPSKも同様に利用
でき、このことについては、上述した特許出願に記載さ
れている。QPSK信号のビットレートの半分であるBPSK信
号は、QPSKよりノイズに対して免疫性を保有している
が、対応速度が遅いものである。このBPSK信号配列は、
QPSKと同一の受信機構成を有しているが、４点QPSK信号
配列の２点部分集合のみを利用している。BPSK信号配列
によって、信号ボー期間毎に、ディジタル情報の１ビッ
トを通信する（データビットレートおよびボーレートが
等しいものである）。QPSK信号配列によって、信号ボー
期間毎にディジタル情報の２ビットを通信する（データ
ビットレートは、ボーレートの２倍である）。受信機フ
ィルタの物理的なパラメータによって決められるBPSKお
よびQPSK信号に対する信号ボーレートは同一である。以
下の例では、BPSKが説明されている。この理由は、ビッ
トレートがボーレートに等しい場合に、本発明を容易に
理解できるためである。

波形整形／変調回路14の出力を増幅器15に接続し、そ
こからパワーライン結合網16を介してパワーライン41に
接続される。一実施例において、これら増幅器15とネッ
トワーク16とをディスクリートコンポーネント（個別素
子）で製造する。これら増幅器15とネットワーク16と
が、同時係属出願“Improved Power Line Coupling Net
work"、出願No. 、出願日 、および
“Output Amplifier"出願No. 、出願日
に記載されており、これら特許出願は、本願の被譲
渡人へ譲渡されている。

パワーライン41上で受信した信号をネットワーク16を
経てフィルタ18へ送給する。このフィルタ18には、同様
に、集積回路用のスイッチドキャパシタフィルタが設け
られている。このフィルタ18は、ハイパスフィルタおよ
びローパスフィルタを有している。このハイバスフィル
タは約90〜110KHzのカットオフ（遮断）周波数を有し、
ローパスフィルタは約320KHzのカットオフ周波数を有す
る。従って、これらフィルタによって、変調したキャリ
アを通過させると共に、追加的に、これらフィルタ18に
よって或るノイズが通過してしまう。

パルス検出器20は、フィルタ18の出力を受信する（ノ
ード42）。この検出器20によって、波形中の異常、例え
ばノイズパルスや或るスレッシュホールドレベルの上ま
たは下のレベルの波形の他の偏位を検出する。例えば、
このパルス検出器20によって調光器に伴うノイズおよび
ノイズパルスの他の発生源に伴うノイズを検出する。こ
のパルス検出器20によって、スナバー制御信号をライン
61上のスナバー（緩衝器）22に供給する。このスナバー
22によって、受信信号中に、妨害（ノイズパルス）を表
すパルスが現れた場合に、予め決められた期間だけ、フ
ィルタ18から信号を空白状態にするか、または緩衝す
る。

これらパルス検出器20およびスナバー22については、
図３を参照し乍ら説明する。主要受信信号路であるスナ
バー22の出力をライン64上の復調器28に接続する。キャ
リア同期化回路26によって、COS fc1、SIN fc1、COS fc
2およびSIN fc2をこの復調器28に供給する。４つの信号
がこの復調器28からこの同期化回路26（各チャネルに対
して２組）へ供給される。前述したように、２つのキャ
リアを利用するので、この結果として、２つのチャネル
が必要となり、一方のチャネルは118KHz信号に対するも
ので、他方のチャネルが133.7KHz信号に対するものであ
る。この検出器26の出力の制御の下で、この復調器28に
よって、２つのキャリア信号が復調されると共に、これ
ら２つのチャネルの各々に対して、同相および直角位相
信号の両方が、ウィルタ32に送給される。この復調器28
の出力を、またビット（ボー）同期化回路30にも送給す
る。この同期化回路30によってボー同期がデコーダ34な
らびに他の回路にも与えられる。また、このビット同期
化回路30によって、図９で示した緩衝フレームタイミン
グ信号が何れの場所にも送給される。これら復調器28お
よびビット同期化回路30は、以下で説明した処を除き、
通常の周知の回路である。２チャネルキャリア検出／適
合キャリア検出スレッシュホールド回路29は、以下図10
〜15に関連して説明する適合スレッシュホールドレベル
を有している。

フィルタ32には、４つの整合フィルタが設けられてお
り、これら２つの整合フィルタが一つのチャネル用であ
る。図面を簡単にするため、これらフィルタを通常のデ
ザインのものとすることができる。

これらフィルタ32の出力をチャネル選択／加算回路33
に接続する。この回路33は、上述のスレッシュホールド
回路29より、２つのコントロール（選択）信号を受信す
る。この回路33によって、一方のチャネルからのデータ
または、フィルタ32からの他方のものを選択して、ビッ
トスライサ31に供給するか、または両方のチャネル中の
データを互いに加算して、このビットスライサ31に供給
する（注意、同一データが両チャネル中に存在してい
る）。要約として、一方のチャネル中のノイズが他方の
チャネル中のノイズに比べて高い場合に、この低いノイ
ズを有するチャネルを選択する。両チャネルのノイズが
ほぼ等しい場合には、これらチャネル中の信号が加算さ
れる。この回路の詳細については、図16に関連して説明
する。

チャネル選択／加算回路33からの出力をスライサ31に
供給して、ここで、この波形を通常の方法でディジタル
形態の波形に、前述のビット同期信号の制御の下で変換
する。この回路33の出力波形を図５のライン96で表す。
このスライサ31は、例えば時間100で信号レベルを検出
することによって二進の１または０レベルを得る。（こ
のダイヤグラムは説明の目的のために、BPSKを表す。こ
れに対してQPSKの場合に、２つの信号がチャネル選択回
路33からスライサ31まで送給されると共に、このスライ
サからは信号ボー当たり２ビット出力される）。

このスライサ31からの信号がプリアンブルデコーダ35
に与えられ、ここでは、プリアンブルが除去される。こ
のデコーダ35の出力をECCデコーダ34に供給する。ここ
では、送信中にエラーが発生したかどうかが決定され、
もしエラーが発生した場合には、前述したように、ハミ
ングコードで訂正される。追加的に、パリティビットが
各ワードと一緒に送信され、各ワードによって各バイト
キにおける第２のエラーの検出を実行できる。本発明の
新規事項の１つとしては、このパルス検出器20からの
“ヒント”を利用することで、この“ヒント”によっ
て、所定の条件の下で各バイトにおける第２の送信エラ
ーの訂正を行うことができる。要約すると、変調された
波形に沿って、緩衝されなかったノイズパルスが発生し
た位置によって、データ中に発生したエラーに関してこ
のヒントが得られる。ライン36上のヒント信号がデコー
ダ34に送信されて、これによって、このデコーダは、こ
のデータストリーム中の何処にノイズパルスが発生した
かを知ることができる。この結果、同様に、エラーが何
処で起こり得るかを知ることができる。このデコーダ34
と関連してこのヒント信号を利用することについて、図
３〜図９を参照し乍ら説明する。

このデコーダ34から得られた復号化したデータを入／
出力バッファおよびコントロール回路10へ供給されると
共に、ここからセルまたはライン40上の他のデバイスへ
供給する。

以下の記載において、実施例でアナログ信号が利用さ
れているので、アナログ信号について説明しているが、
本発明は、デジタル信号処理（DSP）技術を利用して実
現できる。例えば、前述したように、フィルタ18の出力
からスライサ31までの信号路をこのDSP技術を利用して
形成することができる。

パルス検出／緩衝回路およびそれらの動作 図３において、図２のパルス検出器20およびスナバー
（緩衝器）22が詳細に表されている。図２のスナバー22
への入力（ノード43）が、図３の右端部に表されてい
る。ノード43を遅延回路73に接続して、以下の理由によ
って変調されたキャリアを遅延する。この遅延した信号
は、ライン64上の出力信号である。この信号をアナログ
スイッチ63を介して緩衝処理する。即ち、受信した信号
（キャリアおよびノイズパルス）をスナブ（緩衝）コン
トロール信号の制御の下で、選択的にブランク（空白状
態）にし、この信号によってスイッチ63を作動させる。
図３の回路の内の残りの回路部分によってSNUBCTL信号
を発生する。

図２のパルス検出器20への入力（ノード42）をこの図
３の左上端部に示す。このノード42をフィルタ45と45と
の入力に接続する。ハイパスフィルタ44は約150KHzのカ
ットオフ周波数を有しているので、この結果、フィルタ
44の出力は、約150〜320KHz帯域から成る（この帯域は
キャリアを除去する）。このフィルタ44の出力を正の包
絡線検出（波）器47および負の包絡線検出（波）器48に
送給する。また、このフィルタの出力をウィンドウコン
パレータ53に直接的に供給する。これら正および負の包
絡線検出器の出力から、包絡線スレッシュホールド信号
が得られ、これら信号はバックグランドノイズに比例す
るものである。これら包絡線より所定の量（正または負
の値で）だけ大きな、フィルタ44の出力における信号
を、このウィンドウコンパレータ53で検出する。フィル
タ44の出力が、この所定の量だけ、正の包絡線検出器ま
たは負の包絡線検出器によって確立されたスレッシュホ
ールドレベルを越えたときは何時でも、このコンパレー
タ53の出力に信号が発生する。実質的に、このウィンド
ウコンパレータと一緒に、これら正および負の包絡線検
出器を、バックグランド信号によって確立されたスレッ
シュホールドレベルを有する全波整流路として見なすこ
とができる。これらスレッシュホールドレベルがノイズ
によって確立され、これらスレッシュホールドレベルよ
り高いパルスが検出され、ORゲート56の一方のターミナ
ルに出力が得られるようになる。

フィルタ44の出力から直接コンパレータ54への通信路
中の信号を、４の係数でこのコンパレータ中で減衰させ
る（ここで、検出器47と48とのゲインは１であると仮定
する）。この結果、ノイズの包絡線より４倍またはそれ
以上大きなパルスのみによって、このコンパレータ53を
トリガー（点孤）する。一実施例によれば、これら検出
器47および48は、約850μｓおよび約6.8msの充電時定数
を有しており、また、検出器50および51は、約150μｓ
および300μｓの充電時定数を有している。

本例におけるローパスノッチフィルタ45によって、約
200KHz以上の信号を相当程度減衰する（25dBまたはそれ
以上の減衰量）ローパスフィルタが得られる。このフィ
ルタに関する理由を簡単に説明する。このノッチフィル
タ45の出力を、フィルタ44の出力と同様な方法で処理す
る。特に、このフィルタ45の出力を正の包絡線検出器5
0、負の包絡線検出器51およびウィンドウコンパレータ5
4に供給する。再度、これら検出器50と51とによって規
定されたスレッシュホールドレベルを所定の量だけ超え
たパルスによって、コンパレータ54から信号が発生され
る。これら信号をORゲート56の他方のターミナルに供給
する。しかし乍ら、この場合に、受信したパケットのキ
ャリア信号によってこれらスレッシュホールドレベルを
設定する。

ここで注意すべき点としては、パルス検出器の目的
は、ノイズパルスが発生した場合に、変調したキャリア
をブランク（空白状態）にすることであり、このウィン
ドウコンパレータ53の出力が、これらすべての必要なも
のであることがわかる。しかし乍ら、連続的な干渉が20
0〜400KHzで起こることが知られており、これは、或る
パワーライン相互通信に伴ったキャリア周波数レンジに
よるものである。或る相互通信が使用中の場合に、200K
Hzまたはそれ以上の周波数で起こるパルスによって、こ
れら検出器47と48とによって規定されたスレッシュホー
ルドレベルを上昇させ、これによってあらゆるノイズパ
ルスの検出を阻止するようになる。

図３の回路は、200KHzまたはそれ以上の周波数におけ
る相互通信における干渉（インターフェアレンス）に対
して補償するのに適している。図17で示したように、相
互通信信号はフィルタ45によって相当程度減衰される。
検出器50、51によって確立されたスレッシュホールドレ
ベルは、200KHzより低い信号によって最初に設定され
る。この結果として、この相互通信信号が存在する場合
に、コンパレータ54の出力によって、ORゲート56を介し
て、スナバー（緩衝）動作を実質的に制御する。このよ
うな制御は、コンパレータ53の出力を利用する場合に比
べて、余り好ましいものでないが、この相互通信信号が
発生している間に、すべてのスナバー動作を喪失するこ
とをかなり改善できるものである。

また、バックグランドノイズ（コンパレータ53に伴
う）によって確立されたスレッシュホールドレベルを有
することが更に好ましいものである。しかし乍ら、相互
通信信号が存在すると、このスレッシュホールドレベル
は高くなる。この場合、コンパレータ54中のキャリア信
号によって確立されたスレッシュホールドレベルを超過
した（４の係数だけ）ノイズが検出される。

ORゲート56の出力（SNUBTRY）をANDゲート57の一方の
入力端子へ供給する。このANDゲートの出力をフリップ
フロップ59のRST端子に供給する。このフリップフロッ
プのＱ出力は、ライン61上のスナブコントロール信号
（SNUBCTL）である。また、このフリップフロップ59の
Ｓ端子をライン72を経てカウンタ67の出力に接続する。
このフリップフロップ59のクロック端子によって、高周
波（ボーレートより高い）クロック信号を受信する。こ
のクロック信号を本発明の装置全体で利用すると共に、
図２には図示しない。

このフリップフロップ59を利用して、ゲート56からの
信号の期間を延長する。図４において、ライン74上に２
つのパルス80および81が図示されており、これらパルス
は説明の都合上、パルスであるとする（本図では、変調
したキャリアを図示しない）。一般的なパルスには、リ
ンギングが含まれており、従って、エネルギの主ソース
から延在しているティル（尾）が存在するようになる。
ライン76に沿って示したように、理想的には、波形82を
用いてパルス80を緩衝する必要がある。ライン76はゲー
ト56の出力を表している。この出力は、ノイズパルスの
ピークレベルおよび１つまたは、それ以上の追加のパル
ス85と組合わされたメインパルス84を有している。これ
ら追加のパルス85は、このノイズのティルが検出された
場合に、発生する。この実施例では、ライン77で図示し
たように、この幅を30〜45μｓの範囲で選択できる。こ
れによって、全体ノイズパルスが緩衝されるようにな
る。後述した処から明らかなように、30〜45μｓの期間
は、ビットの検出を妨害するようなボーレートと比較し
て、十分に長いものではない。このビットを１個のSNUB
CTL信号で部分的に緩衝している。フリップフロップ59
（ライン72）のＳ端子への入力によって、このSNUBCTL
信号が何時終了するかを決定する。この入力をカウンタ
67によって得る。

このカウンタ67は、マルチプレックサ66から５ビット
ワードを受信する。これらビットによって４つの時間
（30,35,40または45μｓ）の１つを指定する。セルから
受信した２ビットによってこれら４つの時間の１つを選
択した。追加の信号を用いて、この装置が米国またはヨ
ーロッパで利用すべきものであるかを表し、異なったク
ロック周波数のために、５ビット値を調整する。マルチ
プレックサ66の５ビット出力をカウンタ67に供給する。
このカウンタ67を、フリップフロップ59からのＱ出力が
ハイ（高）レベルへ向かう場合に、イネーブルとなると
共にリセットする。この出力を立上り縁検出器70に供給
する。クロック信号の制御の下で、計数動作が行われる
（メインクロック信号は比較的高速であり、このクロッ
ク信号をカウンタ67へ送給する前に分周器69によって下
の周波数に分周する）。この計数動作の期間は、MUX66
からの５ビット入力の関数である。予め決められた計数
値がこのカウンタ67で達成されると、ライン72上の信号
によって、フリップフロップ59をセットし、この緩衝動
作を終了する。このような方法によって、緩衝パルスの
持続期間を、30、35、40または45μｓのようにユーザに
よって選択する（マルチプレックサ66によってこれら選
択信号が受信されない場合には、これら持続期間の１つ
を欠如期間として利用できる）。

このSNUBCTL信号は、フィルタ44または45および他の
回路における遅延のために、ノイズパルスの開始時間と
一致しないものである。このことが、図４のライン76上
の時間83によって表されている。このような遅延を補償
するために、埋設された不所望なノイズパルスの一緒
に、変調されたキャリアを遅延回路73によって遅延す
る。この遅延したノイズパルスが図４のライン78上で表
される。ライン79は、SNUBCTL信号を表し、これから明
らかなように、スナッピング（緩衝）動作がライン78の
パルス８の開始時間に一致させて行われる。

次に、余りも多くのスナッピング動作が行われた場合
に、データが喪失してしまうことについて考察する。一
実施例では、SNUBCTLパルスの各々によって、固定期間
の防止期間が生じ、この防止期間中に、もう１つのSNUB
CTLパルスが禁止される。本例では、このSNUBCTLパルス
の開始から測定した固定期間は、約100μｓである。こ
の防止期間を図４に示す。

第１ノイズパルス80の約100μｓ期間内で、このパル
ス80の後に、第２のノイズパルス81が発生したものと仮
定する。この第２パルス81によって、ゲート56の出力が
得られ、これを波形86で示す。追加のスナッピングパル
ス（破線波形87で示す）が発生するものと予測できる。
しかし、これは図３の回路によって防止期間中に第２の
スナッピングパルスを阻止するために起こらない。図３
に戻り、一旦、SNUBCTLパルスが発生すると、フリップ
フロップ60がセットされ、この結果としてこれのＱ出力
が低下する。このことによってゲート57が、図４の波形
86のような信号がフリップフロップ59を通過するのを防
止するようになる。また、このSNUBCTLパルスの開始に
よってカウンタ91をリセットすると共にイネーブル状態
にする。これは、検出器70からの出力があるからであ
る。このカウンタ91の計数値が、予め決められた値に到
達すると（110μｓに相当する）、ライン88上の信号が
生じて、これによってフリップフロップ60をリセットす
る。このフリップフロップ60のＱ出力がハイ状態に向か
うと、ゲート57を介して信号が通過できるようになる。
従って、SNUBCTL信号が一旦、発生すると、追加のスナ
ッピング動作が110μｓ期間中、不可能となる。

本発明の装置では、第２のノイズパルス81が発生する
と共に、緩衝処理されなかった事実を利用している。こ
のパルス81の発生および波形86（緩衝処理を施さない）
によって、図４に示した時間89でヒント信号が発生する
ようになる。この信号をライン36を介してデコーダ34
（図２）へ送信する。後述するように、エラーが抑制さ
れていないノイズと組合わされたワード中で検出される
と、このノイズによって、このノイズの時間に発生した
データの状態を変更することができる。即ち、ライン83
で示した単一フレームに対して、二進の“0"がこのビッ
トに対して検出されると共に、第２のインパルス81を検
出する場合に、訂正処理過程で実行される１ステップに
よって、このビットの状態を二進数の“0"から“1"へ変
化させる。回路34によって、スナップヒットがどのビッ
トを変化させるかを表示するポインタとして動作中に、
この状態変化が必要かどうかを決定する（ヒント信号を
発生する回路とそれのタイミングを図８および図９に関
連して説明する）。

図５には、受信信号に対して緩衝処理した効果が、BP
SKの場合について図示されている。単一のノイズパルス
が、キャリアと一緒にライン92上で発生したものと示し
ている。波形93は、２つのボーインターバル中に変調し
たキャリアを表す。第１ボーインターバルを二進数の
“0"で変調すると共に、第２ボーインターバルを二進数
の“1"で変調する（ここで、位相シフトは、第１および
第２ボータイム間のキャリア中で起こる）。ライン94
は、前述したように発生されたSNUBCTL信号を表す。ラ
イン95上において、変調信号上での緩衝用信号の効果を
表す。期間99中には、検出される信号は存在しない。そ
の理由は、キャリア信号が図３のスイッチ63によって遮
断されるからである。検出信号がフィルタ32の出力のラ
イン96上に表される。スライサ31によって、二進数の０
が時間100で検出される。この二進数の０に続く二進数
の１によって、この信号が破線97によって表示された波
形に続くようになる。これには、妨害が起こらないと共
に、緩衝動作も起こらないものとする。しかし乍ら、ラ
イン95上の波形の一部が緩衝処理されたので、ライン96
上の実際の波形は、それ自身に対して予測された振幅に
対して量98だけ短く低下したものとなる。しかし乍ら、
二進数１が検出可能である。その理由は、参照番号98で
表された電圧が、波形97の全体の大きさと比べて、比較
的低いからである。一方、防止期間を設定しなかった場
合には、追加のエネルギが変調信号から失われ、二進数
の１を検出できないようになる（ビット期間の相対期間
および緩衝期間に依存して、いくつかのシステムにおい
ては、単一フレーム期間中、２個またはそれ以上の緩衝
パルスを利用できる）。

図５に示した相対振幅は便宜上表されており、必然的
に、これらは、実際の振幅を表すものではない。例え
ば、妨害発生用パルスの振幅は、この変調キャリアより
かなり大きい場合がある。これは、特に、図１に示した
例で顕著なもので、ここでは、送信機が受信機よりかな
り離間しており、更に、ノイズ発生源がこの受信機に近
接している。妨害パルスのエネルギは、二進データを正
しく検出することに対して阻止するのに十分に大きなも
のである（緩衝されていない場合に）である場合があ
る。

SNUBビット発生回路 図８において、スナップ（緩衝）ヒント発生器にはAN
Dゲート112が設けられ、このANDゲートの出力をフリッ
プフロップ113のリセット端子に供給する。このフリッ
プフロップ113のＱ出力をフリップフロップ114のＤ入力
に供給する。このフリップフロップ114のＱ出力をフリ
ップフロップ115のＤ端子に供給する。フリップフロッ
プ118のＱ出力によって、図２のライン36上にスナップ
ヒント信号を供給する。

図３からこのANDゲート115への入力は、SNUBTRY信号
と、反転端子へ供給されるSNUBCTL信号（ライン61）
と、同時に反転端子へ供給されるSNUBENABLE信号とが存
在する。

SNUBFRAME信号を、フリップフロップ113のＳ端子と、
フリップフロップ114のCE端子とに供給する。図３から
のメインクロックをこれらフリップフロップ113と114の
クロック端子に供給する。図３からのボークロックをフ
リップフロップ115へ供給する。

図９に関連して説明するように、本質的に、このフリ
ップフロップ113によって、ゲート112の出力で制御され
た非同期リセットが得られる。これらフリップフロップ
114と115とによって、ヒント信号を再同期化して、この
信号をボー境界まで持って行くので、この結果として、
このヒント信号をECCデコーダによって利用できる。

図９において、最上部の波形は、スナップスイッチで
受信した信号を表し、データＸおよびＹ用に２ビットを
説明の便宜上利用する。ボークロックとスナッブフレー
ム信号との間の関連性が図９に表されている。SNUBFRAM
E信号を、図２のビット同期化回路30からスナッバー
（緩衝器）22に供給する。明らかなように、SNUBFRAME
信号は、各ボークロックの前に発生する。SNUBTRY波形
（図３のORゲート56の出力）は、Ｘフレーム期間中、２
つの妨害が検出され；これら妨害をパルス117と118で表
示する。最初のパルスが発生すると、SNUBENABLE信号
（図３のフリップフロップ60の出力）の電位が低下し、
これをイネーブル信号の立ち下がり縁119で表す。これ
によって、このフレーム期間中、第2SNUBCTL信号の発生
を阻止できる。SNUBCTL信号（図３のライン60）が図９
で表したように発生する。ライン120上のフリップフロ
ップ113の出力も同様に図９に示す。第２のSNUBTRYパル
ス118でこのフリップフロップ113がリセットされると共
に、ライン120の電位が上昇する。次のSNUBFRAMEパルス
が到来すると、フリップフロップ113の出力が、図９の
波形で示したように、フリップフロップ114にクロック
同期する。最後に、このフリップフロップ115によっ
て、フリップフロップ114の出力をボークロックで同期
化し、この結果として、フレームＸ期間中に、このスナ
ッブヒント信号が得られるようになる。明らかなよう
に、フレームＸ期間中、ECCデコーダで受信したデータ
が、フレームＸ期間中のスナッブヒント信号と同時に発
生するようになる。

エラー訂正方法および装置 前述したように、エンコーダ11によって、データをハ
ミングコードでエンコード（符号化）すると共に、デコ
ーダ34によってデータをデコード（復号化）する。図６
において、セル100の出力が、８ビットのディジタルワ
ード104で表示されている。これらの８ビットを、図２
に示したようなパワーライン通信装置101に送信する。
一旦、受信すると、３ビット105が、この８ビットワー
ドに付加されるか、またはこの８ビットワード内に配置
される。ビット011は、11ビットデータワード中の最上
位の３ビットとなる。これらビットは位置保持ビット、
即ちダミービットであり、これらビットは、利用可能な
（15,11）ハミングコードの利用を許可するためだけに
使用する。このハミングコードは、11ビットワードで動
作すると共に、４ビットハミングセクションを提供す
る。この４ビットによって、11ビット中の単一エラーを
検出および訂正できる。８ビットワード（本来のデー
タ）および３ビットの位置保持ビットを含んだ11ビット
を、周知の（15,11）ハミングコードを採用したエンコ
ーダ109によってエンコードする。このエンコード処理
結果が15ビットとなり、即ち、３ビットの位置保持ビッ
ト、データ（８ビット）および４ビットのハミングコー
ドである。追加的に、パリティビット107を追加して、
このハミングコードを補足する。これによって、二重ビ
ットエラーの検出（訂正ではない）が実現する。データ
を受信機102まで送信する前に、３ビットの位置保持ビ
ットをこのワードから除去する。従って、13ビットのみ
送信する。

特定の位置保持ビット（011）を選択することによっ
て、符号化された出力シーケンス中のトランジション
（転移点）の数を最大値（および直接ドリフトを最小
限）にする。

受信機102内で13ビットを一旦受信すると、予め位置
保持ビット用に利用した同じ３ビットコードをこのワー
ドの同一位置に再度配置する。即ち、例えば、３ビット
108として表された011が、11ビットのデータワードの最
上位の３ビットになる。勿論、所定のシステム中におけ
るすべてのトランシーバは、同一の位置保持ビットを利
用する必要があると共に、これらビットをエンコードお
よびデコード処理に先立って同じ相対位置に配置する必
要がある。通常のハミングデコーダ110を、11ビットの
データワードに基づいて動作させることができると共
に、通常の方法で４個のハミングコードビットに基づい
ても動作させられる。このデコーダ110の出力には、３
ビットの位置保持ビットが含まれており、これらをこの
データワードから除去する。ハミングコードおよびパリ
ティビットは、デコーディング処理の後では必要なくな
るので、８ビットワードのみをセル103に送信する（こ
こで、他のパリティビットや他のエンコード処理を、セ
ルと、ハミングコードとパリティビットから独立したそ
れぞれのトランシーバとの間で利用することもでき、こ
れらハミングコードとパリティビットとは、これらトラ
ンシーバ間で使用している）。

再び図２に戻り、上述した種々の理由のために、エン
コーダ11には、ハミングコードを演算するための３ビッ
トの位置保持ビットを追加する手段と、加算器13で行わ
れる加算処理に先立って、これら位置保持ビットを除去
する手段とが、設けられている。同様に、デコーダ34に
は、デコード処理に先立ってこれら位置保持ビットを追
加する手段と、このデコード処理の後で、且つ、データ
をI/Oバッファおよびコントロール回路10に供給する前
に、これら位置保持ビットを除去する手段とが設けられ
ている。

QSPKのために、エンコーダ11によって、13ビットの符
号化ビットを２つのワードからインターレース（飛び越
し）処理する（これら２つのワード中のビットが連続的
に１〜26まで番号が付けられた場合には、インターレー
ス処理したワードのビットは、1,13,2,14,3,15,…とな
る）。デコーダ34は、これらワードを逆インターレース
することによって、これらワードの元のインターレース
処理されていない順序に戻す。その結果として、例え
ば、“01"状態は一方のワードの“0"を表し、他方のワ
ードの“1"を表す。このようなことを実行する理由とし
ては、１ボー期間中にデータを喪失するのを回避するた
めで、一方のワード中に２つのエラーが生じる原因とな
る。むしろ、この喪失が２つのワードと組合わされてい
る。このことによって、ハミングコードに対して、殆ど
起こらない単一エラーを訂正する場合に良好な機会を与
えるようになる。また、特定のボー期間に対する“ヒン
ト”が２ビットに与えられ、各ワードの１つがこのイン
ターレース処理用となる。

（15,11）ハミングコードによって、前述したよう
に、ワード当たり１個のエラーの検出および訂正が許可
されている。本例で利用されているように、パリティビ
ットを追加することによって、各ワード中で第２のエラ
ーを検出できる。しかし乍ら、本発明を駆使しなけれ
ば、この第２エラーを他のコーディング手段を用いずに
訂正することができない。本発明によれば、図２のライ
ン36上のヒント信号を、このパリティビットと一緒に用
いて、第２のエラーが発生した場合にはこれを訂正す
る。

図７において、本実施例で実行され、ヒント信号の利
用が可能な論理が図示されている。最初にブロック112
で示したように、デコーダ34内の通常の回路によって、
データ（位置保持ビットを有する）およびハミングコー
ドビットを検査して、エラーがこのワード中に存在して
いるかを決定する。また、このデータをチェックして、
このパリティが正しいものであるかを決定する。このこ
とが、ハミングおよびパリティチェックのブロック112
で図示されている。ブロック113は、ハミングおよびパ
リティの両方のチェックによって、このデータが正しい
ものであることを表すものである。本例の場合、データ
ワードは正しいものであると仮定する。この場合、ヒン
トがこのワード中で１ビットまたはそれ以上のビット利
用できるとしても、それを無視するものとする。その理
由は、このヒントを発生するパルスによって、二進デー
タを汚染していなかったからである。

次に、ハミングチェック動作によって、このデータが
正しくないものであることを表すと共に、パリティチェ
ック動作によっても、このデータが正しくないものであ
るようなケースを考える（ブロック114）。これらの条
件に対して、パリティミスマッチから明らかなように、
エラーの奇数番号のものが存在すると共に、エラーが１
つだけ存在するものとする。ハミングチェックが不良で
あるため、このエラーをデータ中に存在させるか、また
は、ハミングコードの４ビット中に存在させる必要があ
る。ここで、もし、利用できるならば、このヒントを無
視すると共に、ハミングコードを利用してこのエラーを
訂正する。このことがブロック115に示されている。

ここで、ハミングチェック動作が良好であると共に、
パリティチェックが不良であるケース（ブロック116）
を考える。これらエラーの数は奇数であり、従って、１
つのエラーが存在していると推定できる。ハミングチェ
ックが良好であるので、このエラーをパリティビット中
に存在している筈である。このような状況の下で、これ
らパリティビットおよびヒントを簡単に無視して、この
ワードを、ブロック117によって表されているように利
用する。

最後に、ブロック118は、ハミングチェック動作が不
良で、パリティチェック動作が良好であるケースを表
す。このような条件の下で、偶数個のエラーが存在して
いる筈であり、２つのエラーが存在しているものとす
る。ここでは、ヒントを利用する。もし、ヒントが存在
しない場合には、このデータを変更しない（プロトコル
の高いレベルによってこれらエラーを取扱う。例えば、
循環冗長コード（CRC）を用いる）。１個またはそれ以
上のヒントが存在する場合には、ヒント信号と組合わさ
れたビットの１つを反転する。ここで、１個のみのエラ
ーが存在しているものと仮定する。ハミングコードを用
いて、残りのエラーを訂正する（ブロック120）。この
ヒントによってパリティビットが指定された場合に、こ
のパリティビットを訂正してから、ハミングチェックお
よびパリティチェックの両方が不良となる。このこと
は、残余のエラーをハミングコードで訂正できることを
表す（ブロック114で説明したように）。また、ブロッ
ク118で示した条件の下で、ヒントがデータ／ハミング
コードを指定する場合、およびヒント信号と組合ったビ
ットを反転した後で、このハミングコードが不良でパリ
ティチェックが不良の場合には、他のエラーがデータ／
ハミングコード中に存在する（再度、これは、ブロック
114で説明したように、訂正することができる。他方、
第２のエラーがパリティビット中に存在する場合には、
データ／ハミングセクションチェックが良好で、且つ、
パリティチェックが不良となる（これは、ブロック116
のケースである）。

所定のワードに対して、１個以上のヒントが発生され
ると、これらヒントの１つ（例えば第１ヒント）を利用
できる。１個以上のヒントを他の方法で利用することが
でき、例えば、２個のヒントを発生すると、両者を多数
のエラーの検出および訂正のための所定のコーディング
処理用に利用できる。

上述したように、本実施例においては、ノイズパルス
の検出を利用してヒント信号を発生する。このヒント信
号を、他の手段によって波形中の異常を識別するような
場所で発生させる。例えば、復調処理中に頻繁に利用す
る位相ロックループにおいて、ループの位相の急激な変
化を検出すると共に、利用してヒント信号を発生する。
緩衝信号自身を利用してこのヒント信号を交互に発生さ
せることもできる。図５の波形96から注意すべき点は、
緩衝が一旦起こると、ノイズマージンが、予測した波形
97と実際の波形98との間の差で示したように、低下す
る。この結果、誤った検出が緩衝処理した信号に対して
行われる可能性が大きくなる。このため、ヒント信号
を、緩衝処理したデータに対して発生することができ
る。また、このヒント信号を、上述した方法とは異なっ
た方法で利用してデータを識別することができる。再
び、例えば、各バイトを、異なった時間に、各送信が行
われる時に、一緒に２回送信することができる。受信し
た冗長的なバイトどうしを比較することができる。これ
ら冗長的なバイトが同一ならば、このデータは正しいも
のであると推定できる。他方、ミスマッチが起こると、
ヒント信号が発生され、このヒント信号と組合わされた
ビットの状態を変化して、再び、これらバイトを比較し
て予測したエラーを訂正するかどうかを検討する。

適合型キャリア検出スレッシュホールド回路 再び、簡単に図２を参照すると、２チャネルキャリア
検出／適合型キャリア検出スレッシュホールド回路29に
は、２つのセクションを有するキャリア検出メカニズム
が設けられ、各メカニズムが各チャネル用に用いられ
る。このメカニズムは、周知の原理を利用しており、こ
の理由のため、これ以上詳述しない。このことは、ま
た、キャリア同期化回路26についても同様である。しか
し、新規性を有するものとしては、適合型キャリア検出
スレッシュホールドレベルであり、ノイズ条件に依存し
て、このレベルを自動的に変化させる。この適合型キャ
リア検出スレッシュホールドレベルを図２の回路29内で
発生する。要約として、この適合型スレッシュホールド
レベルは、図10で示した方程式および図15で示したよう
なそれ自身の特定の係数を有するデータ品質予測値によ
って実行される、管理されていない学習を利用して発生
される。

以下の説明においては、単一チャネルに対する処理お
よび回路が記載されており、この実施例では、各チャネ
ルに対して、独立のキャリア検出スレッシュホールドレ
ベルを発生する回路を採用している。

図２の回路29によって、図10の状態図が実現する。こ
の回路によって、受信した信号が記憶したキャリア検出
スレッシュホールドレベルより大きいかを決定する。初
期化において、このレベルをライン136で示したように
最大値に設定する。受信した信号がこのキャリア検出ス
レッシュホールドレベルより大きい場合に、恐らく、キ
ャリアが存在すると共に、ライン133で表したように、
このキャリア検出スレッシュホールドレベルを一定に保
持する（ブロック135）。キャリアの検出動作は、この
同一回路29内で行われるが、図10には図示しない。他
方、受信した信号がキャリア検出スレッシュホールドレ
ベルより低い場合に（即ち、キャリアまたはスレッシュ
ホールドレベルが余りにも高いことを表す）、このスレ
ッシュホールドレベルをライン132およびブロック134で
示し、且つ、以下で説明するように、更新する。

このスレッシュホールドレベルは、平均ノイズの関数
であり、これは、定数（Ｋ）で掛算された方程式137に
よって表示される。この定数（Ｋ）は十分大きなもの
で、これによってこのスレッシュホールドレベルがこの
ノイズ（例えばＫ＝４）より高くなることを保証され
る。ｎ＋１サンプルに対する平均ノイズレベルを、図10
の方程式138で表したように、ｎ番目のサンプルに対し
て見い出された平均ノイズレベルおよびｎ番目のサンプ
ルに対するノイズの大きさから演算する。この大きさ
は、復調されると共にフィルタ処理された受信信号の実
数成分と虚数成分とによる実関数である。1/64の掛算係
数については後述する。サンプルレートはボーレートで
ある（この回路は、次のような仮定に基づいて動作する
ものとする。即ち、トラフィックは比較的軽度であり、
これによって、キャリアの存在無しで、このスレッシュ
ホールドレベルをバックグランド信号、即ちノイズに対
して確立するのに十分な時間が存在するものと仮定す
る。また他の方法として、図10の受信信号をバックグラ
ンドノイズより構成し、十分に長い時間が存在するの
で、このスレッシュホールドレベルをこれによって設定
するが、キャリアによって設定しない方法である。

（上述した状態図およびある値が他の値より“大き
い”かまたは“小さい”かを決定するような他のケース
においては、２つの値が互いに等しい場合のような特殊
な条件は含まれていない。等価な条件およびその解決
を、“より大きい”または“より小さい”として選択で
きる）。

図11aでは、例えば、データパケット139のような複数
のデータパケットが存在し、更に、これらパケットと一
緒に変調されたキャリアの大きさが、ライン140で表さ
れたキャリア検出スレッシュホールドおよびライン141
で表された平均ノイズレベルより大きいのものとする。
これは理想状態を示す。S/Nは高いもので、キャリア検
出スレッシュホールドレベルは信号とノイズとの間に存
在する。キャリア検出の実行がライン142で表されてい
る。このキャリア検出信号が高レベル状態の場合には、
キャリア検出スレッシュホールドレベルは図10のブロッ
ク135で表したように、一定値のままである。

キャリアが存在している場合、このスレッシュホール
ドレベルによってノイズレベルを追従することができ
る。例えば、矢印143で表したように、ノイズが低下す
るので、このキャリア検出スレッシュホールドレベルを
同様に低下させる。スレッシュホールドレベルが平均ノ
イズを追従する速度は、方程式138の1/64として表され
た倍率によって決定される。図11aから容易に明らかな
ように、このスレッシュホールドレベルは平均ノイズよ
り上側に存在している。これは方程式137の定数（Ｋ）
のためである。

図10の状態図を、２つの不所望な状態に保持すること
ができ、一方の状態は、図11bに、他方の状態は図11cに
示される。

先ず、図11bを参照すると、キャリア検出スレッシュ
ホールドレベルが矢印145によって表示されたようにキ
ャリアレベルより上に存在し、このキャリアの信号レベ
ルは、矢印144で示したように、ノイズレベルより実質
的に上に存在する。このような状態は、スレッシュホー
ルドレベルが最大値に設定される場合の初期化または、
他のリセット時に発生する。このような状態の下では、
パケットがキャリア検出機能によって認識されない。そ
の理由は、キャリア検出スレッシュホールドが高すぎる
からである。これらパケット間にギャップが生じるもの
とし、結局、図10の平均ノイズ予測値ＮAVGは下側にド
リフトする。これは、方程式138のアクションによっ
て、キャリア検出スレッシュホールド（方程式137）も
また低下するからである。このドリフト速度は、方程式
138で使用した係数1/64で決定され、この係数によっ
て、ノイズ予測値ＮAVGをどのようにして急速にドライ
ブして、実際に受信したノイズＮMAGにマッチングさせ
るかを制御する。数百個のサンプル内で、図11bの状態
を最悪のケースに対して回復する。係数（即ち、1/64）
を、図11aに示した状態から比較的急速に回復させるた
めに、十分に大きな値とする必要がある。しかし乍ら、
余り大きく選択することができない。その理由として
は、少ないノイズサンプルによってこのスレッシュホー
ルドレベルを不適当にバイアスしてしまうからである。

次に、図11cにおいて、平均ノイズレベルが矢印147で
表示されたキャリアレベルより下側に存在し、且つ、キ
ャリア検出スレッシュホールドレベルが、矢印148で示
した平均ノイズレベルより下側に存在しているものとす
る。このような状態は、ノイズレベルにおける極めて急
激な変化等による種々の異常によって起こるものであ
る。図10の状態図において、受信した信号がキャリア検
出スレッシュホールドレベルより高いので、この結果と
して、この回路は、ブロック135で表した状態となる。
即ち、キャリア検出スレッシュホールドレベルが一定値
で保持される。この回路を、キャリア検出スレッシュホ
ールドレベルを一定のままとする状態に保持する。この
スレッシュホールド値がノイズレベルより低いので、キ
ャリアの検出動作が永続的にONとなり、パケットを自動
的に認識するための回路を適切に検出しないようにな
る。これは困難な状態となる。回路29によって、フィル
タ32の出力を検査すると共に、ノイズまたはデータが存
在して、以下に説明するように、この状態を訂正するか
どうかを決定する。

図11cの状態を検出するための回路29で利用した特殊
な回路について説明する前に、この回路に採用した原理
について理解することが望ましい。先ず、図12には、チ
ャネルに対する信号サンプルの極プロットが図示してあ
る。水平線は、復調した受信信号の同相成分を表し、こ
れに対して、垂直線は、この受信信号の直角成分を表
す。実際上、データが存在した場合に、データ点は、QP
SK用のデータ配列150、151、152、153以内に落着く（BP
SKについては後述する）。各データ配列は、信号レベル
の平均の大きさに関してほぼ中心を成す。一例として、
“00"は配列150によって表されると共に、“10"へのト
ランジション（転移）によって、データポイントが配列
153へシフトするようになる。これらデータ配列は、オ
ッシロスコープで容易に観察することができる。他方、
データが存在しないが、ノイズのみが存在する場合に
は、このノイズは、ライン154で表されたように、この
グラフの原点の周りに集中するようになる。他の方程式
で見ると、このノイズに組合わされた位相角はランダム
であり、従って、このノイズ信号を、原点の周りに、円
対称状態に分配する。

本発明は、図12に示した原理を利用して、データよ
り、むしろノイズが存在しているかどうかを決定するも
のである。このことが図13に、ダートボードに似ている
ダイヤグラムで表されている。このダイヤグラムの最内
側円は、平均（受信した）信号レベル（フィルタ32の出
力側で）の1/2を表し、次の円は、平均信号レベルを表
し、外側の円はこの平均信号レベルの２倍を表してい
る。データポイントは、これら配列150、151、152、153
以内に現れる必要がある。有効な回路によって、ハイス
コア（高得点）が、これら配列中に現れる信号に与えら
れ、ロースコアがこれら配列の外側に現れる信号に与え
られる。ボード期間を超えたスコアが平均値化されると
共に、これらスコアを利用して図11cの状態を検出する
と共に訂正する。実際上、明らかなように、各々の四分
円が８個のセグメントに分割され、種々のゾーンがルッ
クアップテーブル中に記憶した係数値に割当てられる。
これら割当てられた特別の値が、図15の“スコア”テー
ブルに表示されている。

本実施例において、図14に示す回路は、マイクロプロ
セッサで実現され、これはディジタル信号処理を利用
し、ＩおよびＰ信号が一度ディジタル化される。テキサ
スインストルメント社のTMS−32032を採用し、これのプ
ログラムを付録Ａに添付してある。本発明の動作を更に
詳細に説明するために、図14を示す。

各チャネルには、図14に示した回路の１つが設けられ
ている。これら回路の各々は、同相および直角位相信号
のそれぞれを受信するようになっている。これらの信号
をA/Dコンバータ157、158のそれぞれに供給する（実際
には、入力および出力がマルチプレックス処理された単
一のコンバータを用いて２つの出力を得るようにす
る）。次に、位相角を、これらコンバータの出力で表さ
れた複素数に対して演算する。本例においては、種々の
既知のアルゴリズムを採用することができ、一組の線形
比較を利用してこの位相角を32個の値の１つの分類す
る。これら32個の値は、位相角演算手段159の出力で５
ビットのワードで表される。この５ビットワードを定数
テーブルROM160の検索用に用いる。この定数テーブルに
よって角度のサインおよびコサインが得られる。絶対値
演算手段166を利用して、各チャネルに対して、Ｉ（同
相）データおよびＱ（直角）データによって表される複
素値の絶対値を演算する。この演算は、サイン値（K1）
およびコサイン値（K2）をテーブル160から用いて実行
する。

次に、これらの絶対値の平均値を平均化手段162で求
める。本実施例では、この平均値演算は、16ボーインタ
ーバル以上で行っている。コンパレータ163で、この演
算手段161からの絶対値を、この平均値の２倍値と、こ
の平均値と、更に、これの1/2の値とをそれぞれ比較す
る。この比較結果を２ビットワードに符号化し、これに
よって、上述の位相角と一緒に、スコアテーブル（RO
M）164に対するアドレスが得られる。このスコアテーブ
ルを図15に示した値でプログラムする。１つの四分円の
みを図15に示し、他の四分円は、図15に示した値と鏡面
対応した値を有する。

コンパレータ163用に示したこれら状態の第１番目の
状態は、所定の絶対値を満足し、正しいものである。即
ち、絶対値が平均の絶対値の（最後の16個の絶対値から
演算した）の２倍より大きい場合、図15の最外側円を越
えた値のみ適用する（勿論、この絶対値は、平均値、即
ち、平均絶対値の1/2より大きいものである）。また、
欠陥によって、絶対値が平均絶対値の1/2より小さい場
合に、最内側円内の値を適用する。従って、例えば、平
均絶対値が７の場合に、最新の絶対値が16.9゜の角度
で、３であり、テーブル164からの値が^-.454である。

他の例によれば、サンプルは平均値の1/2より大きい
ものとし（但し、平均値より小さいものとする）更に、
位相角の第１インクレメント（増加点）以内で低下する
ものとする。この場合のスコアテーブルの出力は、.25
である。この値が平均値作成器165に伝えられ、この値
を用いて平均値を形成する。次のサンプルが角度の第４
インクレメント以内で低下すると共に、平均値の２倍の
値より大きい場合には、この平均値作成器165に伝えら
れたこの値は−2.816であり、この値を次の平均値処理
に使用する。本実施例では、スコアテーブル164によっ
て、16ビット出力が得られると共に、平均値作成器165
で64以上のサンプルに亘って平均値を求める。この平均
値作成器165の出力を、S/N値のインディケータとして見
なすことができる。但し、この出力はこの値を精密に表
したものではない。

初期化中、ノイズでなくデータを表した高い平均値
が、平均値作成器165内に設定される。

この平均値作成器165の出力と、図14で示したような
値“0"（アナログ形態またはディジタル形態の値）とを
コンパレータ166で比較する。この値が０より大きい場
合には、このコンパレータ166から、データを表す出力
が発生する。出力が存在しない場合には、そのチャネル
にはノイズのみが存在することになる。

キャリア検出信号が高い場合に、反転処理の後に、こ
の出力をANDゲート167を介してANDゲート処理する。こ
のゲート167の出力は、ラッチした状態を表す。この信
号によって、キャリア検出スレッシュホールドレベルの
高い値（即ち、図10のライン136を参照のこと）に対し
てリセットが掛けられる。この結果として、スレッシュ
ホールドレベルが上昇すると共に、図11cのラッチ状態
が解除される。このことによって、回路29がフリー状態
となると共に、図11bで示したような状態に進行するよ
うになり、更に、ここから、スレッシュホールド値が、
このキャリア信号が検出されるまで再度演算される。

図14の演算処理および演算手段は、周知の回路および
プロセッサによって実現できる。

付録Ａのプログラムおよび図14の回路をBPSKの場合に
適用する。このBPSKに対して、データ配列が実数軸上の
みに存在したとしても、同一のスコアテーブルを利用す
る。異なった係数を有する別個のテーブルを利用するこ
とができ、このことによって、BPSK用のシステムを最適
化するために、直角軸の全体に沿って低いスコアを与え
る。このことによって、BPSKに対する認識時間が、図15
に示したテーブルによって得られる認識時間より速くな
る。

チャネル選択回路 前述したように、再度、図２に戻り、同一データの２
つのチャネルを、チャネル選択または加算回路33に結合
する。ここで、これら２つのチャネルの一方を選択する
か、または、これらチャネルを組合わせる。ノイズが最
小となっているチャネルを選択する。これは最大の信号
強度を有するチャネルを必ずしも意味しないものであ
る。両チャネルのノイズが相対的に近似している場合
に、これらチャネルのデータを加算する。このような選
択または加算処理には、伝送エラーを減少させる効果が
含まれる。その理由は、パワーライン中では、エラーの
大部分がノイズに起因するからである。

このチャネル選択または加算回路33が、図２および図
16では、フィルタ32とスライサ31との間に接続されて図
示してある（図16の破線192より上側の回路は、このチ
ャネル選択または加算回路33の内側に存在している。他
方、破線192の下側の回路は、２チャネルキャリア検出
／適合型キャリア検出スレッシュホールド回路29の内側
に存在している）。図16の回路は、２つのチャネルに対
するキャリア検出スレッシュホールドレベルを受信す
る。従来から知られているように、スレッシュホールド
レベルを図16の回路に適用する前に、このレベルを拡大
／縮小したり、増幅したり、バッファ処理する必要があ
る。

図16に示した回路は、アナログコンポーネントであ
る。同様に、この回路をディジタル回路として実現する
ことも可能である。

第１チャネル用のスレッシュホールドレベルを、コン
パレータ176の負入力端子および増幅器190に供給する。
この増幅器190によって1.4の利得が得られる。この結果
として、第１チャネルに対して、このスレッシュホール
ドレベルの1.4倍のものがコンパレータ175の正入力端子
に与えられる。同様に、第２チャネル用のスレッシュホ
ールドレベルが、コンパレータ175の負入力端子に与え
られると共に、このレベルの1.4倍のレベルが増幅器191
（利得Ｋ＝1.4即ち3dB）を介してコンパレータ176に供
給される。

このコンパレータ175の出力によってスイッチ173、17
4をコントロールする。同様に、コンパレータ176の出力
によって、スイッチ171、172をコントロールする。抵抗
179、182を、これらチャネルの同相ライン間に直列接続
する一方、抵抗180、181を、チャネルの直角ライン間に
直列接続する。これら抵抗179、180、181、182は、すべ
て同一抵抗値である。抵抗179と182との間の接続点によ
って、最終の同相信号が得られ、他方、抵抗180と181と
の間の接続点によって、最終の直角信号が得られる。

図16の回路によって実行される方程式がこの図に表れ
ている。説明の都合上、係数（Ｋ）を1.4とする。第１
チャネル中のスレッシュホールドレベルが、その1.4倍
より大きい場合には、第２のチャネルをオフにする。こ
の場合、第１チャネルには、より多くのノイズが存在す
る。ここで、ゲート176の出力は“ロー”であり、スイ
ッチ171と172は開放している。コンパレータ175の出力
が“ハイ”となると、これによってスイッチ173と174と
は閉じるようになる。従って、信号12、Q2が抵抗182、1
81のそれぞれを経てスライサ31へ供給されるようにな
る。同様に、第２チャネルのスレッシュホールドレベル
が、第１チャネルのスレッシュホールドレベルの1.4倍
より大きい場合に、コンパレータ175の出力が“ロー”
となり、この結果、スイッチ173、174が開放される。こ
れにより、第１チャネルからの信号のみがスライサ31に
供給される。第１チャネルのスレッシュホールドレベル
が第２チャネルのスレッシュホールドレベルの1.4倍よ
り小さい場合において、更に、第２チャネルのスレッシ
ュホールドレベルが第１チャネルのスレッシュホールド
レベルの1.4倍より小さい場合において、スイッチ171、
172、173、174は閉じるようになる。これによって、両
方のチャネルからの同相信号が加算されると共に、直角
信号も加算されるようになる。

２つのチャネル間で周波数分離が適切に達成される
と、２つのチャネルの利用が特に良好に働くようにな
る。例えば、スイッチング電源で使用する最小周波数を
約25KHz（これは、大部分の最近製造されたものについ
ての周波数である）とすると、これらチャネル間での周
波数の分離は、25KHzより低くする必要がある。この理
由としては、スイッチング電源からのスイッチング信号
（基本周波数および高調波の両者）は、常時、少なくと
も25KHzだけ分離しているからである。例えば、スイッ
チング電源からの高調波が118KHz（一方のキャリア周波
数）であった場合には、第１チャネルの中のデータを歪
ませると共に、この電源からの次に高い高調波は、約13
3.3KHz（他方のキャリア周波数）より上側で低下する。
この結果、第２チャネルを利用できるようになる。従っ
て、２つのチャネル間での周波数の間隔は、ノイズ源の
基本周波数より低くする必要があり、これによって、２
チャネルアプローチにおける利益が最良のものとなる。

結果として、上述した本発明のPLC装置は、従来の装
置に比べて多くの利点を有している。

フロントページの続き (72)発明者 ハールバット，アミイ・オー アメリカ合衆国 94107 カリフォルニ ア州・サン フランシスコ・ナンバー 213・４ティエイチ ストリート・601 (56)参考文献 特開 昭62−48126（ＪＰ，Ａ) 特開 平２−113341（ＪＰ，Ａ) 特開 昭63−13444（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 1/00 H04L 27/00 H03M 13/00

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】二進データを表すとともに、エラー訂正コ
   ードとパリティが付加された信号を処理する装置でその
   二進データ中のエラーを訂正する方法において、 前記信号についてエラー訂正コードによるチェックとパ
   リティによるチェックを行い、この信号内にエラーが存
   在しているか否かを決定するステップを有し、 前記ステップにおいて、両チェックがそれぞれ正しいも
   のであると判定した場合にはその信号にはエラーが存在
   しないものと見なし、 前記ステップにおいて、両チェックともに不良であると
   判定した場合にはその信号内にはエラーが一つ存在する
   ものと見なし、前記エラー訂正コードを用いてこの信号
   のエラー訂正を行い、 前記ステップにおいて、エラー訂正コードによるチェッ
   クが正しいとされ、パリティによるチェックが不良であ
   ると判定された場合にはその信号内のパリティビット内
   にエラーが存在するものと見なし、 前記ステップにおいて、エラー訂正コードによるチェッ
   クが不良、パリティによるチェックが正しいと判定され
   た場合には前記信号には二つ以上のエラーが存在するも
   のと見なし、ついで 所定の限度値を越えたノイズパルスが、前記信号中に存
   在したか否かを検査し、ノイズパルスが存在した場合に
   はそのノイズパルスに対応する信号の部分を変化させて
   訂正するとともに前記エラー訂正コードを用いて残りの
   エラーの訂正を行うことを特徴とするエラー訂正方法。
2. 【請求項２】前記限度値は、 ノイズ条件に依存して自動的に変化されるスレッシュホ
   ールドレベルであることを特徴とする請求項１記載のエ
   ラー訂正方法。
3. 【請求項３】前記スレッシュホールドレベルは、 前記信号の平均ノイズの関数であることを特徴とする請
   求項１記載のエラー訂正方法。
4. 【請求項４】前記エラー訂正コードによるチェックは、
   ハミングコードチェックを含むことを特徴とする請求項
   １記載のエラー訂正方法。
5. 【請求項５】二進データを表すとともに、エラー訂正コ
   ードとパリティが付加された信号を処理する装置でその
   二進データ中のエラーを訂正する方法において、 前記信号についてエラー訂正コードによるチェックとパ
   リティによるチェックを行い、この信号内にエラーが存
   在しているか否かを決定するステップを有し、 前記ステップにおいて、両チェックがそれぞれ正しいも
   のであると判定した場合にはその信号にはエラーが存在
   しないものと見なし、 前記ステップにおいて、両チェックともに不良であると
   判定した場合にはその信号内にはエラーが一つ存在する
   ものと見なし、前記エラー訂正コードを用いてこの信号
   のエラー訂正を行い、 前記ステップにおいて、エラー訂正コードによるチェッ
   クが正しいとされ、パリティによるチェックが不良であ
   ると判定された場合にはその信号内のパリティビット内
   にエラーが存在するものと見なし、 前記ステップにおいて、エラー訂正コードによるチェッ
   クが不良、パリティによるチェックが正しいと判定され
   た場合には前記信号には二つ以上のエラーが存在するも
   のと見なし、ついで 所定の限度値を越えたノイズパルスが、前記信号中に存
   在したか否かを検査し、ノイズパルスが存在した場合に
   はそのノイズパルスに対応する信号の部分を反転させて
   訂正するとともに前記エラー訂正コードを用いて残りの
   エラーの訂正を行うことを特徴とするエラー訂正方法。
6. 【請求項６】前記限度値は、 ノイズ条件に依存して自動的に変化されるスレッシュホ
   ールドレベルであることを特徴とする請求項５記載のエ
   ラー訂正方法。
7. 【請求項７】前記チェックには、ハミングコードチェッ
   クが包含されていることを特徴とする請求項５記載のエ
   ラー訂正方法。
8. 【請求項８】ビット群の複数個のビットがワードを表
   し、これらワードの各々には、当該ワード内のエラーを
   検出または訂正するために使用される１個またはそれ以
   上のビットが含まれたビット列を表す信号を処理する装
   置の信号処理方法であって、 前記信号の平均ノイズに依存してそのレベルが変化され
   るスレッシュホールドレベルを越える前記被変調信号中
   のノイズパルスを検出するステップと、 各ワードにエラーが含まれているかどうかを検査するス
   テップと、 エラーを含む前記ワード内のビットであるとともに前記
   ノイズパルスが検出された位置に一致するビットの状態
   を変化するステップとを具備することを特徴とする信号
   処理方法。
9. 【請求項９】所定のグループのビット群にハミングコー
   ドおよびパリティビットを有する被変調信号中の二進デ
   ータを検出する装置であって、エラーを検出および訂正
   する方法において、 前記各グループのビット群中に、単一エラーが存在する
   かどうかを決定し、 この単一エラーが検出された場合に、このエラーを前記
   ハミングコードを用いて訂正し、 前記各グループのビット群内に、２重ビットエラーが存
   在するかどうかを決定し、 前記信号の平均ノイズに依存してそのレベルが変化され
   る限度値を越えたノイズパルスの有無を検出するため、
   前記被変調信号を検査し、 前記被変調信号中の前記ノイズパルスが発生した点で、
   前記ビットのグループ内のどのビットが検出されたかを
   決定するステップと、 前記ハミングコードを利用すると共に、前記被変調信号
   中の前記ノイズパルスが発生した点で検出された前記ビ
   ットの状態を変化させることによって、前記二重ビット
   エラーを訂正することを特徴とするエラー検出／訂正方
   法。
10. 【請求項１０】二進データを表す信号を処理する装置で
    あって、前記二進データ中のエラーを訂正する方法にお
    いて、 （ａ）前記信号中の異常をその信号の平均ノイズに基づ
    き変化されるスレッシュホールドレベルにより検出する
    ステップと、 （ｂ）これら異常の発生を伴った信号中のデータを識別
    するステップと、 （ｃ）前記ステップ（ｂ）において識別されたデータを
    訂正するステップとを具備したことを特徴とするエラー
    訂正方法。
11. 【請求項１１】一連の二進信号を表す被変調信号を処理
    し、これら二進信号中の伝送エラーを訂正する装置にお
    いて、 前記被変調信号中の異常をその信号の平均ノイズに基づ
    き変化されるスレッシュホールドにより検出する手段
    と、 前記検出手段に結合するとともに前記異常が検出された
    位置における前記被変調信号中の二進信号の状態を変化
    させる訂正手段とを具備したことを特徴とする伝送エラ
    ー訂正装置。
12. 【請求項１２】ビット列を表す被変調信号を処理し、こ
    れらビット群の複数個のビットがデータワードを表し、
    これらデータワードの各々に１個またはそれ以上のビッ
    トを包含して、これらデータワード中のエラーを訂正す
    る装置において、 前記被変調信号の平均ノイズに基づき変化させる限度値
    を越える該被変調信号内のノイズパルスを検出する検出
    手段と、 前記被変調信号中に存在するとともに前記ノイズパルス
    が検出された位置に一致する前記ワード内のビットの状
    態を変化する訂正手段とを具備し、この訂正手段を前記
    検出手段に結合させたことを特徴とするエラーを訂正す
    る装置。
13. 【請求項１３】一連のバイナリ信号を表す被変調信号を
    処理する装置の伝送エラーを訂正する方法において、 前記被変調信号中の異常をその信号の平均ノイズに基づ
    き変化されるスレッシュホールドレベルにより検出する
    ステップと、 この異常が検出された位置における前記被変調信号中の
    二進信号の状態を変化させるステップとを具備したこと
    を特徴とする伝送エラーを訂正する方法。