JP3257596B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、耐放射線性が強化された半
導体装置およびその製造方法に関する。
その製造方法に関し、特に、耐放射線性が強化された半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを含む半導体装置を
宇宙用機器部品として使用する場合、宇宙線（たとえば
γ線）の影響によりその静消費電流が増加するという現
象が生じる。これは、半導体装置にγ線等が照射される
と、素子間を分離するフィールド酸化膜中に正孔−電子
対が発生し、このうち移動度の小さい正孔がシリコン基
板とシリコン酸化膜界面に捕獲され、固定正電荷とな
り、寄生ＮチャネルＭＯＳトランジスタのしきい値電圧
を低下させ、フィールド酸化膜と接するシリコン基板表
面の導電型が反転してしまってリーク電流が増大するこ
とによる。
宇宙用機器部品として使用する場合、宇宙線（たとえば
γ線）の影響によりその静消費電流が増加するという現
象が生じる。これは、半導体装置にγ線等が照射される
と、素子間を分離するフィールド酸化膜中に正孔−電子
対が発生し、このうち移動度の小さい正孔がシリコン基
板とシリコン酸化膜界面に捕獲され、固定正電荷とな
り、寄生ＮチャネルＭＯＳトランジスタのしきい値電圧
を低下させ、フィールド酸化膜と接するシリコン基板表
面の導電型が反転してしまってリーク電流が増大するこ
とによる。
【０００３】従来、このリーク電流の増大を防止するた
めに、ＮチャネルＭＯＳトランジスタの周辺にガードバ
ンドと呼ばれるＰ型の高濃度不純物領域を設け、Ｐ型基
板（あるいはＰ型ウェル）表面の導電型の反転を防止し
ている。
めに、ＮチャネルＭＯＳトランジスタの周辺にガードバ
ンドと呼ばれるＰ型の高濃度不純物領域を設け、Ｐ型基
板（あるいはＰ型ウェル）表面の導電型の反転を防止し
ている。
【０００４】例えば、ゲートアレイの場合、文献“A Ra
diation-Hardened CMOS 177k GateArray Having Librar
ies Compatible With Commercial Ones” 、K. Ohsono
等、1994 IEEE Radiation Effects Data Workshop, p3
7-p40,July 20, 1994 （特にFigure.１）に示されてい
る様に、素子内リーク（ソース−ドレイン間リーク）に
対しては、ソースとフィールド酸化膜との境界及びドレ
インとフィールド酸化膜との境界とに高濃度ガードボロ
ンＰ層を形成し(図ではGuard Band P+-Layer)、素子間
リークに対しては、ＮチャネルＭＯＳトランジスタの周
囲に、高エネルギーボロンＰ層(図ではHigh Energy Bor
on Implantation P+-Layer)や高濃度ガードボロンＰ層
(図ではHigh-Concentration Guard Band P+-Layer)を形
成して、上記導電型の反転を防止している。
diation-Hardened CMOS 177k GateArray Having Librar
ies Compatible With Commercial Ones” 、K. Ohsono
等、1994 IEEE Radiation Effects Data Workshop, p3
7-p40,July 20, 1994 （特にFigure.１）に示されてい
る様に、素子内リーク（ソース−ドレイン間リーク）に
対しては、ソースとフィールド酸化膜との境界及びドレ
インとフィールド酸化膜との境界とに高濃度ガードボロ
ンＰ層を形成し(図ではGuard Band P+-Layer)、素子間
リークに対しては、ＮチャネルＭＯＳトランジスタの周
囲に、高エネルギーボロンＰ層(図ではHigh Energy Bor
on Implantation P+-Layer)や高濃度ガードボロンＰ層
(図ではHigh-Concentration Guard Band P+-Layer)を形
成して、上記導電型の反転を防止している。
【０００５】なお、素子内リークを防止する高濃度ガー
ドボロンＰ層については、特開昭６１−１６４２６５号
公報にも、素子間リークを防止する高エネルギーボロン
Ｐ層については、特開平２−３０４９４９号公報及び特
開平４−２８７２３４号公報にも、素子間リークを防止
する高濃度ボロンＰ層は、特開昭６２−５６５４号公報
にも記載されている。また、特開平９−８２７９３号公
報には、フィールド酸化膜の下面に接するチャネルスト
ッパー層の形成方法が開示されている。
ドボロンＰ層については、特開昭６１−１６４２６５号
公報にも、素子間リークを防止する高エネルギーボロン
Ｐ層については、特開平２−３０４９４９号公報及び特
開平４−２８７２３４号公報にも、素子間リークを防止
する高濃度ボロンＰ層は、特開昭６２−５６５４号公報
にも記載されている。また、特開平９−８２７９３号公
報には、フィールド酸化膜の下面に接するチャネルスト
ッパー層の形成方法が開示されている。
【０００６】以下、従来の半導体装置について説明する
が、ここでは、耐放射線性の強化が行われていない汎用
の半導体装置について述べた後、耐放射線性の強化が成
された半導体装置の構造とその製造方法について説明す
る。
が、ここでは、耐放射線性の強化が行われていない汎用
の半導体装置について述べた後、耐放射線性の強化が成
された半導体装置の構造とその製造方法について説明す
る。
【０００７】まず、従来の汎用半導体装置としてゲート
アレイについて図１２（Ａ）及び（Ｂ）を参照して説明
する。図１２（Ａ）は、このゲートアレイの平面図を示
し、図１２（Ｂ）は、図１２（Ａ）のＫ−Ｋ′線断面図
である。
アレイについて図１２（Ａ）及び（Ｂ）を参照して説明
する。図１２（Ａ）は、このゲートアレイの平面図を示
し、図１２（Ｂ）は、図１２（Ａ）のＫ−Ｋ′線断面図
である。
【０００８】図１２（Ａ）及び（Ｂ）に示すように、こ
のゲートアレイは、基本セル３４を有している。実際の
ゲートアレイでは、この基本セル３４をその４辺（図１
２（Ａ）の破線）で線対称に繰り返し展開してゲートア
レイを構成する。
のゲートアレイは、基本セル３４を有している。実際の
ゲートアレイでは、この基本セル３４をその４辺（図１
２（Ａ）の破線）で線対称に繰り返し展開してゲートア
レイを構成する。
【０００９】ＰＭＯＳ領域３１では、Ｐ型基板１１上の
Ｎ型ウェル１２の中（表面側）に３つのＰ型拡散層１５
と、これらＰ型拡散層の間に配置されるゲート電極１８
と、Ｎ型ウェルコンタクト１６とを形成することによ
り、一対のＰチャネルＭＯＳトランジスタが形成されて
いる。また、ＮＭＯＳ領域３２及びトランスファ−ゲー
ト用ＮＭＯＳ領域３３の各々では、Ｐ型ウェル１３の中
に３のＮ型拡散層１４とゲート電極１８とＰ型ウェルコ
ンタクト１７とを形成することにより、それぞれ一対の
ＮチャネルＭＯＳトランジスタが形成されている。
Ｎ型ウェル１２の中（表面側）に３つのＰ型拡散層１５
と、これらＰ型拡散層の間に配置されるゲート電極１８
と、Ｎ型ウェルコンタクト１６とを形成することによ
り、一対のＰチャネルＭＯＳトランジスタが形成されて
いる。また、ＮＭＯＳ領域３２及びトランスファ−ゲー
ト用ＮＭＯＳ領域３３の各々では、Ｐ型ウェル１３の中
に３のＮ型拡散層１４とゲート電極１８とＰ型ウェルコ
ンタクト１７とを形成することにより、それぞれ一対の
ＮチャネルＭＯＳトランジスタが形成されている。
【００１０】また、ＰＭＯＳ領域３１とＮＭＯＳ領域３
２との間、 ＮＭＯＳ領域３２とトランスファ−ゲート
用ＮＭＯＳ領域３３との間、及びトランスファ−ゲート
用ＮＭＯＳ領域３３同士の間は、それぞれフィールド酸
化膜１９によって分離されている。さらに、Ｐ型ウェル
１３側に形成されたフィールド酸化膜１９の直下には、
ガードリングボロン２５が形成されている。
２との間、 ＮＭＯＳ領域３２とトランスファ−ゲート
用ＮＭＯＳ領域３３との間、及びトランスファ−ゲート
用ＮＭＯＳ領域３３同士の間は、それぞれフィールド酸
化膜１９によって分離されている。さらに、Ｐ型ウェル
１３側に形成されたフィールド酸化膜１９の直下には、
ガードリングボロン２５が形成されている。
【００１１】次に、このゲートアレイの製造方法につい
て説明する。
て説明する。
【００１２】まずＰ型基板１１を用意し、選択的にＮ型
ウェル１２とＰ型ウェル１３を形成する。 Ｎ型ウェル
１２の領域には、ＰＭＯＳ領域３１が、Ｐ型ウェル１３
領域には、ＮＭＯＳ領域３２、トランスファ−ゲート用
ＮＭＯＳ領域３３が最終的に形成される。
ウェル１２とＰ型ウェル１３を形成する。 Ｎ型ウェル
１２の領域には、ＰＭＯＳ領域３１が、Ｐ型ウェル１３
領域には、ＮＭＯＳ領域３２、トランスファ−ゲート用
ＮＭＯＳ領域３３が最終的に形成される。
【００１３】次に、ガードリングボロン層２５を形成す
るため、Ｐ型ウェル１３領域のうち、Ｎ型拡散層１４及
びＰ型ウェルコンタクト１７を形成する部分を除いて、
ボロンをイオン注入（１００ｋｅＶ、１×１０１３ｃｍ
−２）する。その後、ＬＯＣＯＳ(Local Oxidation of
Silicon)法により、これより後の工程でＮ型拡散層１
４、Ｐ型拡散層１５、Ｎ型ウェルコンタクト１６、及び
Ｐ型ウェルコンタクト１７を形成する部分以外の領域に
選択的にフィールド酸化膜１９を形成する。こうして、
Ｐ型ウェル１３側のフィールド酸化膜１９の下には、ガ
ードリングボロン層２５が形成される。
るため、Ｐ型ウェル１３領域のうち、Ｎ型拡散層１４及
びＰ型ウェルコンタクト１７を形成する部分を除いて、
ボロンをイオン注入（１００ｋｅＶ、１×１０１３ｃｍ
−２）する。その後、ＬＯＣＯＳ(Local Oxidation of
Silicon)法により、これより後の工程でＮ型拡散層１
４、Ｐ型拡散層１５、Ｎ型ウェルコンタクト１６、及び
Ｐ型ウェルコンタクト１７を形成する部分以外の領域に
選択的にフィールド酸化膜１９を形成する。こうして、
Ｐ型ウェル１３側のフィールド酸化膜１９の下には、ガ
ードリングボロン層２５が形成される。
【００１４】この後、ＮチャネルＭＯＳトランジスタの
しきい値電圧制御とＰチャネルＭＯＳトランジスタのし
きい値電圧制御のため、ボロンイオン注入を行う。それ
から、ゲート電極１８を形成する。
しきい値電圧制御とＰチャネルＭＯＳトランジスタのし
きい値電圧制御のため、ボロンイオン注入を行う。それ
から、ゲート電極１８を形成する。
【００１５】次に、Ｎ型拡散層１４とＮ型ウェルコンタ
クト１６とを形成するため砒素（あるいは燐）をイオン
注入する。同様に、Ｐ型拡散層１５とＰ型ウェルコンタ
クト１７とを形成するためボロン（あるいはフッ化ボロ
ン）をイオン注入する。
クト１６とを形成するため砒素（あるいは燐）をイオン
注入する。同様に、Ｐ型拡散層１５とＰ型ウェルコンタ
クト１７とを形成するためボロン（あるいはフッ化ボロ
ン）をイオン注入する。
【００１６】その後、ＢＰＳＧなどの層間膜成長、電気
的接続するためのコンタクトホールやヴィアホールの形
成、アルミ配線の形成等を繰り返し行って半導体装置と
して機能するようにする。
的接続するためのコンタクトホールやヴィアホールの形
成、アルミ配線の形成等を繰り返し行って半導体装置と
して機能するようにする。
【００１７】以上が、汎用のゲートアレイの構造及び製
造方法である。
造方法である。
【００１８】次に、耐放射線性が強化された半導体装置
及びその製造方法について説明する。
及びその製造方法について説明する。
【００１９】耐放射線性が強化されたゲートアレイは、
図１３（Ａ）及び（Ｂ）に示すように、図１２の構成に
加え、ＮＭＯＳ領域３２、及びトランスファ−ゲート用
ＮＭＯＳ領域３３のそれぞれに形成されたＮチャネルＭ
ＯＳトランジスタの各々のソース−ドレイン間リーク
（各領域の３つのＮ型拡散層１４の内、中央に位置する
拡散層と、その両側に位置する拡散層との間のリーク）
を防止するするために、フィールド酸化膜１９とＮ型拡
散層１４とに接する様に高濃度ガードボロンＰ層２３が
形成されいる。
図１３（Ａ）及び（Ｂ）に示すように、図１２の構成に
加え、ＮＭＯＳ領域３２、及びトランスファ−ゲート用
ＮＭＯＳ領域３３のそれぞれに形成されたＮチャネルＭ
ＯＳトランジスタの各々のソース−ドレイン間リーク
（各領域の３つのＮ型拡散層１４の内、中央に位置する
拡散層と、その両側に位置する拡散層との間のリーク）
を防止するするために、フィールド酸化膜１９とＮ型拡
散層１４とに接する様に高濃度ガードボロンＰ層２３が
形成されいる。
【００２０】また、Ｎ型ウェル１２とＮＭＯＳ領域３２
のＮチャネルＭＯＳトランジスタのソース（またはドレ
イン）との間のリークを防止し、ＮＭＯＳ領域３２のＮ
チャネルＭＯＳトランジスタのソース（またはドレイ
ン）とトランスファ−ゲート用ＮＭＯＳ領域３３のＮチ
ャネルＭＯＳトランジスタのドレイン（またはソース）
との間のリークを防止し、かつ、トランスファ−ゲート
用ＮＭＯＳ領域３３のＮチャネルＭＯＳトランジスタの
ドレイン（またはソース）と隣接する基本セル（図の右
側、図示せず）のＮチャネルＭＯＳトランジスタのソー
ス（またはドレイン）との間のリークを防止するため
に、ガードバンドＰ層２４と高エネルギーボロン注入Ｐ
層２１とが形成されている。
のＮチャネルＭＯＳトランジスタのソース（またはドレ
イン）との間のリークを防止し、ＮＭＯＳ領域３２のＮ
チャネルＭＯＳトランジスタのソース（またはドレイ
ン）とトランスファ−ゲート用ＮＭＯＳ領域３３のＮチ
ャネルＭＯＳトランジスタのドレイン（またはソース）
との間のリークを防止し、かつ、トランスファ−ゲート
用ＮＭＯＳ領域３３のＮチャネルＭＯＳトランジスタの
ドレイン（またはソース）と隣接する基本セル（図の右
側、図示せず）のＮチャネルＭＯＳトランジスタのソー
ス（またはドレイン）との間のリークを防止するため
に、ガードバンドＰ層２４と高エネルギーボロン注入Ｐ
層２１とが形成されている。
【００２１】また、２つのトランスファ−ゲート用ＮＭ
ＯＳ領域３３の一方に形成されたＮチャネルＭＯＳトラ
ンジスタのソース（またはドレイン）と、他方に形成さ
れたＮチャネルＭＯＳトランジスタのドレイン（または
ソース）との間のリークを防止するために、これらの間
には、高エネルギーボロン注入Ｐ層２１が形成されてい
る。
ＯＳ領域３３の一方に形成されたＮチャネルＭＯＳトラ
ンジスタのソース（またはドレイン）と、他方に形成さ
れたＮチャネルＭＯＳトランジスタのドレイン（または
ソース）との間のリークを防止するために、これらの間
には、高エネルギーボロン注入Ｐ層２１が形成されてい
る。
【００２２】次にこの半導体装置の製造方法について説
明する。
明する。
【００２３】まずＰ型基板１１を用意し、選択的にＮ型
ウェル１２とＰ型ウェル１３を形成する。 Ｎ型ウェル
１２領域には、ＰＭＯＳ領域３１が、Ｐ型ウェル１３領
域には、ＮＭＯＳ領域３２とトランスファ−ゲート用Ｎ
ＭＯＳ領域３３とが最終的に形成される。
ウェル１２とＰ型ウェル１３を形成する。 Ｎ型ウェル
１２領域には、ＰＭＯＳ領域３１が、Ｐ型ウェル１３領
域には、ＮＭＯＳ領域３２とトランスファ−ゲート用Ｎ
ＭＯＳ領域３３とが最終的に形成される。
【００２４】次に、ガードリングボロン層２５を形成す
るため、Ｐ型ウェル１３領域のうち、Ｎ型拡散層１４及
びＰ型ウェルコンタクト１７を形成する部分を除いて、
ボロンをイオン注入（１００ｋｅＶ、１×１０１３ｃｍ
−２）する。その後、ＬＯＣＯＳ(Local Oxidation of
Silicon)法により、これより後の工程でＮ型拡散層１
４、Ｐ型拡散層１５、Ｎ型ウェルコンタクト１６、及び
Ｐ型ウェルコンタクト１７を形成する部分以外の領域に
選択的にフィールド酸化膜１９を形成する。こうして、
Ｐ型ウェル１３側のフィールド酸化膜１９に下には、ガ
ードリングボロン層２５が形成される。ここまでの工程
は、汎用の半導体装置の製造方法と同じである。
るため、Ｐ型ウェル１３領域のうち、Ｎ型拡散層１４及
びＰ型ウェルコンタクト１７を形成する部分を除いて、
ボロンをイオン注入（１００ｋｅＶ、１×１０１３ｃｍ
−２）する。その後、ＬＯＣＯＳ(Local Oxidation of
Silicon)法により、これより後の工程でＮ型拡散層１
４、Ｐ型拡散層１５、Ｎ型ウェルコンタクト１６、及び
Ｐ型ウェルコンタクト１７を形成する部分以外の領域に
選択的にフィールド酸化膜１９を形成する。こうして、
Ｐ型ウェル１３側のフィールド酸化膜１９に下には、ガ
ードリングボロン層２５が形成される。ここまでの工程
は、汎用の半導体装置の製造方法と同じである。
【００２５】次に、高エネルギーボロン注入Ｐ層２１、
高濃度ガードボロンＰ層２３、及びガードバンドＰ層２
４を、それぞれ異なるマスクを用い、選択的にボロンを
イオン注入することにより形成する。また、Ｎチャネル
ＭＯＳトランジスタのしきい値電圧制御とＰチャネルＭ
ＯＳトランジスタのしきい値電圧制御のため、ボロンイ
オン注入を行う。なお、これらのボロンイオン注入は、
どの様な順序で行っても構わない。
高濃度ガードボロンＰ層２３、及びガードバンドＰ層２
４を、それぞれ異なるマスクを用い、選択的にボロンを
イオン注入することにより形成する。また、Ｎチャネル
ＭＯＳトランジスタのしきい値電圧制御とＰチャネルＭ
ＯＳトランジスタのしきい値電圧制御のため、ボロンイ
オン注入を行う。なお、これらのボロンイオン注入は、
どの様な順序で行っても構わない。
【００２６】その後、ゲート電極１８を形成する。そし
て、Ｎ型拡散層１４とＮ型ウェルコンタクト１６とを形
成するために砒素（または燐）をイオン注入する。同様
に、Ｐ型拡散層１５とＰ型ウェルコンタクト１７とを形
成するためにボロン（あるいはフッ化ボロン）をイオン
注入する。
て、Ｎ型拡散層１４とＮ型ウェルコンタクト１６とを形
成するために砒素（または燐）をイオン注入する。同様
に、Ｐ型拡散層１５とＰ型ウェルコンタクト１７とを形
成するためにボロン（あるいはフッ化ボロン）をイオン
注入する。
【００２７】最後に、ＢＰＳＧなどの層間膜成長、電気
的接続を行うためのコンタクトホールやヴィアホールの
形成、アルミ配線の形成等を繰り返し行って半導体装置
として機能するようにする。
的接続を行うためのコンタクトホールやヴィアホールの
形成、アルミ配線の形成等を繰り返し行って半導体装置
として機能するようにする。
【００２８】以上が、耐放射線性が強化された半導体装
置の構造及び製造方法である。
置の構造及び製造方法である。
【００２９】
【発明が解決しようとする課題】第１の問題点は、耐放
射線が強化された半導体装置は、汎用品に比べ、製造工
程が多く、製造に要する時間が長くなり、コストの上昇
を招くことである。
射線が強化された半導体装置は、汎用品に比べ、製造工
程が多く、製造に要する時間が長くなり、コストの上昇
を招くことである。
【００３０】その理由は、耐放射線性を向上させるた
め、汎用品を製造するための工程に加えて、高エネルギ
ーボロン注入Ｐ層、高濃度ガードボロンＰ層、及びガー
ドバンドＰ層を形成する工程が必要になるからである。
め、汎用品を製造するための工程に加えて、高エネルギ
ーボロン注入Ｐ層、高濃度ガードボロンＰ層、及びガー
ドバンドＰ層を形成する工程が必要になるからである。
【００３１】第２の問題点は、耐放射線性を向上させる
ために追加される３つのＰ層のうち、高濃度ガードボロ
ンＰ層及びガードバンドＰ層の２つのＰ層については、
汎用品のレイアウトから容易にマスクデータを得ること
ができないことである。これは、ＣＰＵ等の専用ＬＳＩ
において、耐放射線性強化のための設計が困難であるこ
とを意味する。
ために追加される３つのＰ層のうち、高濃度ガードボロ
ンＰ層及びガードバンドＰ層の２つのＰ層については、
汎用品のレイアウトから容易にマスクデータを得ること
ができないことである。これは、ＣＰＵ等の専用ＬＳＩ
において、耐放射線性強化のための設計が困難であるこ
とを意味する。
【００３２】その理由は、高濃度ガードボロンＰ層及び
ガードバンドＰ層の形成位置（形状）が、フィールド酸
化膜等の他の膜と一致しないからである。
ガードバンドＰ層の形成位置（形状）が、フィールド酸
化膜等の他の膜と一致しないからである。
【００３３】第３の問題点は、ガードバンドＰ層とゲー
ト電極が交差する部分でゲート−基板間の寄生容量が増
大することである。
ト電極が交差する部分でゲート−基板間の寄生容量が増
大することである。
【００３４】その理由は、ガードバンドＰ層とゲート電
極とが交差する部分では、フィールド酸化膜を薄くして
いるので、ゲート電極と基板との間の容量が大きくなる
ためである。
極とが交差する部分では、フィールド酸化膜を薄くして
いるので、ゲート電極と基板との間の容量が大きくなる
ためである。
【００３５】本発明は、耐放射線性強化のために、特殊
なレイアウトをする必要がなく、汎用のマスクレイアウ
トパターンの適用が容易で、工程数を削減させることが
できる耐放射線性が強化された半導体装置、及びその製
造方法を提供することを目的とする。
なレイアウトをする必要がなく、汎用のマスクレイアウ
トパターンの適用が容易で、工程数を削減させることが
できる耐放射線性が強化された半導体装置、及びその製
造方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】本発明は、ＮチャネルＭ
ＯＳトランジスタが形成されるＰ型基板またはＰ型ウェ
ルと当該Ｐ型基板またはＰ型ウェルの表面側に形成され
るフィールド酸化膜との境界に、第１の高エネルギーで
ボロンを注入して形成した第１のＰ型領域を有し、かつ
前記フィールド酸化膜の厚み方向中心付近に、第２の高
エネルギーでボロンを注入して形成した第２のＰ型領域
を有し、前記フィールド酸化膜と前記第１のＰ型領域と
前記第２のＰ型領域とが、全て前記ＮチャネルＭＯＳト
ランジスタのソース／ドレインを形成するＮ型拡散層よ
り離れているＮチャネルＭＯＳトランジスタを含む半導
体装置の製造方法において、素子分離を行なうフィール
ド酸化膜を形成した後で、前記ＮチャネルＭＯＳトラン
ジスタのゲート電極を形成する前に、前記第１のＰ型領
域を形成する工程と、前記第１の高エネルギーよりも低
い前記第２の高エネルギーでボロンを注入して前記第２
のＰ型領域を形成する工程を含み、前記第１のＰ型領域
を選択するためマスクの作製が、前記フィールド酸化膜
を形成する領域を選択するためのマスクパターンを表わ
すマスクデータと、前記ＮチャネルＭＯＳトランジスタ
を形成するためのＰ型ウェルを形成する領域を選択する
ためのマスクパターンを表わすマスクデータとの論理和
に基づいて行われることを特徴とする。
ＯＳトランジスタが形成されるＰ型基板またはＰ型ウェ
ルと当該Ｐ型基板またはＰ型ウェルの表面側に形成され
るフィールド酸化膜との境界に、第１の高エネルギーで
ボロンを注入して形成した第１のＰ型領域を有し、かつ
前記フィールド酸化膜の厚み方向中心付近に、第２の高
エネルギーでボロンを注入して形成した第２のＰ型領域
を有し、前記フィールド酸化膜と前記第１のＰ型領域と
前記第２のＰ型領域とが、全て前記ＮチャネルＭＯＳト
ランジスタのソース／ドレインを形成するＮ型拡散層よ
り離れているＮチャネルＭＯＳトランジスタを含む半導
体装置の製造方法において、素子分離を行なうフィール
ド酸化膜を形成した後で、前記ＮチャネルＭＯＳトラン
ジスタのゲート電極を形成する前に、前記第１のＰ型領
域を形成する工程と、前記第１の高エネルギーよりも低
い前記第２の高エネルギーでボロンを注入して前記第２
のＰ型領域を形成する工程を含み、前記第１のＰ型領域
を選択するためマスクの作製が、前記フィールド酸化膜
を形成する領域を選択するためのマスクパターンを表わ
すマスクデータと、前記ＮチャネルＭＯＳトランジスタ
を形成するためのＰ型ウェルを形成する領域を選択する
ためのマスクパターンを表わすマスクデータとの論理和
に基づいて行われることを特徴とする。
【００３７】また、本発明は、ＮチャネルＭＯＳトラン
ジスタが形成されるＰ型基板またはＰ型ウェルと当該Ｐ
型基板またはＰ型ウェルの表面側に形成されるフィール
ド酸化膜との境界に、第１の高エネルギーでボロンを注
入して形成した第１のＰ型領域を有し、かつ前記フィー
ルド酸化膜の厚み方向中心付近に、第２の高エネルギー
でボロンを注入して形成した第２のＰ型領域を有し、前
記フィールド酸化膜と前記第１のＰ型領域と前記第２の
Ｐ型領域とが、すべて前記ＮチャネルＭＯＳトランジス
タのソース／ドレインを形成するＮ型拡散層より離れて
いるＮチャネルＭＯＳトランジスタを含む半導体装置の
製造方法において、素子分離を行なうフィールド酸化膜
を形成した後で、前記ＮチャネルＭＯＳトランジスタの
ゲート電極を形成する前に、前記第１のＰ型領域を形成
する工程と、前記第１の高エネルギーよりも低い前記第
２の高エネルギーでボロンを注入して前記第２のＰ型領
域を形成する工程を含み、前記第２のＰ型領域を選択す
るためマスクの作製が、前記フィールド酸化膜を形成す
る領域を選択するためのマスクパターンを表わすマスク
データと、前記ＮチャネルＭＯＳトランジスタを形成す
るためのＰ型ウェルを形成する領域を選択するためのマ
スクパターンを表わすマスクデータとの論理和を求め、
当該論理和により表されるマスクパターンに細らせ処理
を施すことにより行われることを特徴とする。
ジスタが形成されるＰ型基板またはＰ型ウェルと当該Ｐ
型基板またはＰ型ウェルの表面側に形成されるフィール
ド酸化膜との境界に、第１の高エネルギーでボロンを注
入して形成した第１のＰ型領域を有し、かつ前記フィー
ルド酸化膜の厚み方向中心付近に、第２の高エネルギー
でボロンを注入して形成した第２のＰ型領域を有し、前
記フィールド酸化膜と前記第１のＰ型領域と前記第２の
Ｐ型領域とが、すべて前記ＮチャネルＭＯＳトランジス
タのソース／ドレインを形成するＮ型拡散層より離れて
いるＮチャネルＭＯＳトランジスタを含む半導体装置の
製造方法において、素子分離を行なうフィールド酸化膜
を形成した後で、前記ＮチャネルＭＯＳトランジスタの
ゲート電極を形成する前に、前記第１のＰ型領域を形成
する工程と、前記第１の高エネルギーよりも低い前記第
２の高エネルギーでボロンを注入して前記第２のＰ型領
域を形成する工程を含み、前記第２のＰ型領域を選択す
るためマスクの作製が、前記フィールド酸化膜を形成す
る領域を選択するためのマスクパターンを表わすマスク
データと、前記ＮチャネルＭＯＳトランジスタを形成す
るためのＰ型ウェルを形成する領域を選択するためのマ
スクパターンを表わすマスクデータとの論理和を求め、
当該論理和により表されるマスクパターンに細らせ処理
を施すことにより行われることを特徴とする。
【００３８】さらに、本発明によれば、ＮチャネルＭＯ
Ｓトランジスタを含む半導体装置において、前記Ｎチャ
ネルＭＯＳトランジスタが形成されるＰ型ウェルと当該
Ｐ型ウェルの表面側に形成されるフィールド酸化膜との
境界に、第１の高エネルギーでボロンを注入して形成し
た第１のＰ型領域を有し、これはＰウェル全面にあり、
かつ前記フィールド酸化膜の厚み方向中心付近に、前記
第１の高エネルギーよりも低い第２の高エネルギーでボ
ロンを注入して形成した第２のＰ型領域を有し、前記フ
ィールド酸化膜と前記第１のＰ型領域と前記第２のＰ型
領域とが、すべて前記ＮチャネルＭＯＳトランジスタの
ソース／ドレインを形成するＮ型拡散層より離れている
ことを特徴とする半導体装置が得られる。
Ｓトランジスタを含む半導体装置において、前記Ｎチャ
ネルＭＯＳトランジスタが形成されるＰ型ウェルと当該
Ｐ型ウェルの表面側に形成されるフィールド酸化膜との
境界に、第１の高エネルギーでボロンを注入して形成し
た第１のＰ型領域を有し、これはＰウェル全面にあり、
かつ前記フィールド酸化膜の厚み方向中心付近に、前記
第１の高エネルギーよりも低い第２の高エネルギーでボ
ロンを注入して形成した第２のＰ型領域を有し、前記フ
ィールド酸化膜と前記第１のＰ型領域と前記第２のＰ型
領域とが、すべて前記ＮチャネルＭＯＳトランジスタの
ソース／ドレインを形成するＮ型拡散層より離れている
ことを特徴とする半導体装置が得られる。
【００３９】
【作用】ＮＭＯＳ領域とトランスファーゲート用ＮＭＯ
Ｓ領域とに形成されるＮチャネルＭＯＳトランジスタの
それぞれについて、ソース−ドレイン間のリークは、第
１の高エネルギーボロン注入Ｐ層との第２の高エネルギ
ーボロン注入Ｐ層とによって防止される。これら第１及
び第２の高エネルギーボロン注入Ｐ層は、ソース及びド
レインであるＮ型拡散層から所定の距離だけ離して配置
されている。
Ｓ領域とに形成されるＮチャネルＭＯＳトランジスタの
それぞれについて、ソース−ドレイン間のリークは、第
１の高エネルギーボロン注入Ｐ層との第２の高エネルギ
ーボロン注入Ｐ層とによって防止される。これら第１及
び第２の高エネルギーボロン注入Ｐ層は、ソース及びド
レインであるＮ型拡散層から所定の距離だけ離して配置
されている。
【００４０】同様に、Ｎ型ウェルとＮＭＯＳ領域のソー
ス（あるいはドレイン）との間のリークも、第１の高エ
ネルギーボロン注入Ｐ層と第２の高エネルギーボロン注
入Ｐ層とによって防止される。また、ＮＭＯＳ領域のＮ
チャネルＭＯＳトランジスタのソース（あるいはドレイ
ン）とトランスファ−ゲート用ＮＭＯＳ領域のＮチャネ
ルＭＯＳトランジスタのドレイン（あるいはソース）と
のリークも、第１の高エネルギーボロン注入Ｐ層と第２
の高エネルギーボロン注入Ｐ層とによって防止される。
さらに、トランスファ−ゲート用ＮＭＯＳ領域のＮチャ
ネルＭＯＳトランジスタのソース（あるいはドレイン）
と隣接するセルのトランスファ−ゲート用ＮＭＯＳ領域
に形成されたＮチャネルＭＯＳトランジスタのドレイン
（あるいはソース）との間のリークも、第１の高エネル
ギーボロン注入Ｐ層と第２の高エネルギーボロン注入Ｐ
層とによって防止される。
ス（あるいはドレイン）との間のリークも、第１の高エ
ネルギーボロン注入Ｐ層と第２の高エネルギーボロン注
入Ｐ層とによって防止される。また、ＮＭＯＳ領域のＮ
チャネルＭＯＳトランジスタのソース（あるいはドレイ
ン）とトランスファ−ゲート用ＮＭＯＳ領域のＮチャネ
ルＭＯＳトランジスタのドレイン（あるいはソース）と
のリークも、第１の高エネルギーボロン注入Ｐ層と第２
の高エネルギーボロン注入Ｐ層とによって防止される。
さらに、トランスファ−ゲート用ＮＭＯＳ領域のＮチャ
ネルＭＯＳトランジスタのソース（あるいはドレイン）
と隣接するセルのトランスファ−ゲート用ＮＭＯＳ領域
に形成されたＮチャネルＭＯＳトランジスタのドレイン
（あるいはソース）との間のリークも、第１の高エネル
ギーボロン注入Ｐ層と第２の高エネルギーボロン注入Ｐ
層とによって防止される。
【００４１】さらにまた、２つのトランスファ−ゲート
用ＮＭＯＳ領域の一方に形成されたＮチャネルＭＯＳト
ランジスタのソース（あるいはドレイン）と、他方に形
成されたＮチャネルＭＯＳトランジスタのドレイン（あ
るいはソース）との間のリークも、第１の高エネルギー
ボロン注入Ｐ層と第２の高エネルギーボロン注入Ｐ層と
によって防止される。
用ＮＭＯＳ領域の一方に形成されたＮチャネルＭＯＳト
ランジスタのソース（あるいはドレイン）と、他方に形
成されたＮチャネルＭＯＳトランジスタのドレイン（あ
るいはソース）との間のリークも、第１の高エネルギー
ボロン注入Ｐ層と第２の高エネルギーボロン注入Ｐ層と
によって防止される。
【００４２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００４３】図１に本発明の半導体装置の第１の実施の
形態を示す。図１（Ａ）は、本実施の形態による半導体
装置の平面図であり、図１（Ｂ）はそのＫ−Ｋ′線断面
図である。また、図１（Ｃ）は、図１（Ｂ）のＤ線内の
拡大図である。
形態を示す。図１（Ａ）は、本実施の形態による半導体
装置の平面図であり、図１（Ｂ）はそのＫ−Ｋ′線断面
図である。また、図１（Ｃ）は、図１（Ｂ）のＤ線内の
拡大図である。
【００４４】図１の半導体装置は、ゲートアレイであっ
て、基本セル３４内に、ＰＭＯＳ領域３１、ＮＭＯＳ領
域３２、及び２つのトランスファ−ゲート用ＮＭＯＳ領
域３３を有している。 ＰＭＯＳ領域３１には、一対の
ＰチャネルＭＯＳトランジスタが、ＮＭＯＳ領域３２に
は、一対のＮチャネルＭＯＳトランジスタが、２つのト
ランスファ−ゲート用ＮＭＯＳ領域３３にはそれぞれ一
対のＮチャネルＭＯＳトランジスタが形成されている。
なお、実際のゲートアレイは、基本セルの４辺（図１
（Ａ）の破線）で線対称に繰り返し展開して構成され
る。
て、基本セル３４内に、ＰＭＯＳ領域３１、ＮＭＯＳ領
域３２、及び２つのトランスファ−ゲート用ＮＭＯＳ領
域３３を有している。 ＰＭＯＳ領域３１には、一対の
ＰチャネルＭＯＳトランジスタが、ＮＭＯＳ領域３２に
は、一対のＮチャネルＭＯＳトランジスタが、２つのト
ランスファ−ゲート用ＮＭＯＳ領域３３にはそれぞれ一
対のＮチャネルＭＯＳトランジスタが形成されている。
なお、実際のゲートアレイは、基本セルの４辺（図１
（Ａ）の破線）で線対称に繰り返し展開して構成され
る。
【００４５】ＰＭＯＳ領域３１のＰチャネルＭＯＳトラ
ンジスタは、Ｎ型ウェル１２の中に、Ｐ型拡散層１５
と、ゲート電極１８と、Ｎ型ウェルコンタクト１６とを
形成することにより構成される。また、ＮＭＯＳ領域３
２及び２つのトランスファ−ゲート用ＮＭＯＳ領域３３
のＮチャネルＭＯＳトランジスタは、Ｐ型ウェル１３の
中に、Ｎ型拡散層１４と、ゲート電極１８と、Ｐ型ウェ
ルコンタクト１７とを形成することにより構成される。
ンジスタは、Ｎ型ウェル１２の中に、Ｐ型拡散層１５
と、ゲート電極１８と、Ｎ型ウェルコンタクト１６とを
形成することにより構成される。また、ＮＭＯＳ領域３
２及び２つのトランスファ−ゲート用ＮＭＯＳ領域３３
のＮチャネルＭＯＳトランジスタは、Ｐ型ウェル１３の
中に、Ｎ型拡散層１４と、ゲート電極１８と、Ｐ型ウェ
ルコンタクト１７とを形成することにより構成される。
【００４６】ＰＭＯＳ領域３１とＮＭＯＳ領域３２との
間、ＮＭＯＳ領域３２と一方のトランスファ−ゲート用
ＮＭＯＳ領域３３との間、及び２つのトランスファ−ゲ
ート用ＮＭＯＳ領域３３との間は、フィールド酸化膜１
９（例えば、厚さ４５０nm）により分離されている。
間、ＮＭＯＳ領域３２と一方のトランスファ−ゲート用
ＮＭＯＳ領域３３との間、及び２つのトランスファ−ゲ
ート用ＮＭＯＳ領域３３との間は、フィールド酸化膜１
９（例えば、厚さ４５０nm）により分離されている。
【００４７】また、フィールド酸化膜１９とＰ型ウェル
１３の界面には、第１の高エネルギーボロン注入Ｐ層２
１（例えば、イオン注入エネルギー：１５０ｋｅＶ、ド
ーズ：１×１０１４ｃｍ−２）が設けられている。ま
た、Ｐ型ウェル内では、フィールド酸化膜の（厚さ方向
の）中心付近に、第２の高エネルギーボロン注入Ｐ層２
２（例えば、イオン注入エネルギー：８０ｋｅＶ、ドー
ズ：２×１０１３ｃｍ− ２）が設けられている。この第
２の高エネルギーボロン注入Ｐ層の大きさ（平面図にお
ける面積）は、第１の高エネルギーボロン注入Ｐ層２１
の形成領域の大きさと同じか、あるいはそれより大きく
してある。第１の高エネルギーボロン注入Ｐ層２１及び
第２の高エネルギーボロン注入Ｐ層２２は、ＮＭＯＳ領
域３３と２つのトランスファーゲート用ＮＭＯＳ領域３
３の各ＮチャネルＭＯＳトランジスタのソース及びドレ
インとなるＮ型拡散層１４に接することがないよう、Ｎ
型拡散層１４から（０．５〜１．５μｍ、例えば約０．
８μｍ）離れるよう形成されている。また、フィールド
酸化膜１９についても、Ｎ型拡散層１４に接することが
ないようにＮ型拡散層１４から（０．５〜２．５μｍ）
離して形成されている。これらの様子を図１（Ｃ）に示
しておく。
１３の界面には、第１の高エネルギーボロン注入Ｐ層２
１（例えば、イオン注入エネルギー：１５０ｋｅＶ、ド
ーズ：１×１０１４ｃｍ−２）が設けられている。ま
た、Ｐ型ウェル内では、フィールド酸化膜の（厚さ方向
の）中心付近に、第２の高エネルギーボロン注入Ｐ層２
２（例えば、イオン注入エネルギー：８０ｋｅＶ、ドー
ズ：２×１０１３ｃｍ− ２）が設けられている。この第
２の高エネルギーボロン注入Ｐ層の大きさ（平面図にお
ける面積）は、第１の高エネルギーボロン注入Ｐ層２１
の形成領域の大きさと同じか、あるいはそれより大きく
してある。第１の高エネルギーボロン注入Ｐ層２１及び
第２の高エネルギーボロン注入Ｐ層２２は、ＮＭＯＳ領
域３３と２つのトランスファーゲート用ＮＭＯＳ領域３
３の各ＮチャネルＭＯＳトランジスタのソース及びドレ
インとなるＮ型拡散層１４に接することがないよう、Ｎ
型拡散層１４から（０．５〜１．５μｍ、例えば約０．
８μｍ）離れるよう形成されている。また、フィールド
酸化膜１９についても、Ｎ型拡散層１４に接することが
ないようにＮ型拡散層１４から（０．５〜２．５μｍ）
離して形成されている。これらの様子を図１（Ｃ）に示
しておく。
【００４８】なお、各ＮチャネルＭＯＳトランジスタに
基板電位を与えるためのＰ型ウェルコンタクト１７の下
にも第１及び第２の高エネルギーボロン注入Ｐ層は形成
される様にしてもよい。
基板電位を与えるためのＰ型ウェルコンタクト１７の下
にも第１及び第２の高エネルギーボロン注入Ｐ層は形成
される様にしてもよい。
【００４９】第１の高エネルギーボロン注入Ｐ層２１及
び第２の高エネルギーボロン注入Ｐ層２２をＮ型拡散層
１４から離して設けたのは次の理由による。即ち、第１
の高エネルギーボロン注入Ｐ層２１及び第２の高エネル
ギーボロン注入Ｐ層２２は、そのボロンの濃度高い程、
半導体装置の耐放射線性を強くする。ところが、第１の
高エネルギーボロン注入Ｐ層２１及び第２の高エネルギ
ーボロン注入Ｐ層２２が、Ｎ型拡散層１４と接している
と、Ｎ型拡散層１４とＰ型ウェル１３の接合耐圧が低下
してしまい、第１の高エネルギーボロン注入Ｐ層２１あ
るいは第２の高エネルギーボロン注入Ｐ層２２のボロン
濃度を十分に大きくすることができない。そこで、これ
らの高エネルギーボロン注入Ｐ層２１、２２は、Ｎ型拡
散層１４から離しておかなければならない。
び第２の高エネルギーボロン注入Ｐ層２２をＮ型拡散層
１４から離して設けたのは次の理由による。即ち、第１
の高エネルギーボロン注入Ｐ層２１及び第２の高エネル
ギーボロン注入Ｐ層２２は、そのボロンの濃度高い程、
半導体装置の耐放射線性を強くする。ところが、第１の
高エネルギーボロン注入Ｐ層２１及び第２の高エネルギ
ーボロン注入Ｐ層２２が、Ｎ型拡散層１４と接している
と、Ｎ型拡散層１４とＰ型ウェル１３の接合耐圧が低下
してしまい、第１の高エネルギーボロン注入Ｐ層２１あ
るいは第２の高エネルギーボロン注入Ｐ層２２のボロン
濃度を十分に大きくすることができない。そこで、これ
らの高エネルギーボロン注入Ｐ層２１、２２は、Ｎ型拡
散層１４から離しておかなければならない。
【００５０】第１の高エネルギーボロン注入Ｐ層２１
は、フィールド酸化膜１９とＰ型ウェル１３との界面に
形成されているので、主として、素子間リークを防止す
る。即ち、第１の高エネルギーボロン注入Ｐ層２１は、
Ｎ型ウェル１２とＮＭＯＳ領域３２のＮチャネルＭＯＳ
トランジスタのソース（あるいはドレイン）間、ＮＭＯ
Ｓ領域３２のＮチャネルＭＯＳトランジスタのソース
（あるいはドレイン）と隣接するトランスファ−ゲート
用ＮＭＯＳ領域３３のＮチャネルＭＯＳトランジスタの
ドレイン（あるいはソース）との間、一方のトランスフ
ァ−ゲート用ＮＭＯＳ領域３３のＮチャネルＭＯＳトラ
ンジスタのドレイン（あるいはソース）と他方のトラン
スファ−ゲート用ＮＭＯＳ領域３３のＮチャネルＭＯＳ
トランジスタのソース（あるいはドレイン）との間、ト
ランスファ−ゲート用ＮＭＯＳ領域３３のＮチャネルＭ
ＯＳトランジスタのドレイン（あるいはソース）と隣接
する基本セル（図示せず）のトランスファ−ゲート用Ｎ
ＭＯＳ領域のＮチャネルＭＯＳトランジスタのソース
（あるいはドレイン）との間、のリークを抑制する。
は、フィールド酸化膜１９とＰ型ウェル１３との界面に
形成されているので、主として、素子間リークを防止す
る。即ち、第１の高エネルギーボロン注入Ｐ層２１は、
Ｎ型ウェル１２とＮＭＯＳ領域３２のＮチャネルＭＯＳ
トランジスタのソース（あるいはドレイン）間、ＮＭＯ
Ｓ領域３２のＮチャネルＭＯＳトランジスタのソース
（あるいはドレイン）と隣接するトランスファ−ゲート
用ＮＭＯＳ領域３３のＮチャネルＭＯＳトランジスタの
ドレイン（あるいはソース）との間、一方のトランスフ
ァ−ゲート用ＮＭＯＳ領域３３のＮチャネルＭＯＳトラ
ンジスタのドレイン（あるいはソース）と他方のトラン
スファ−ゲート用ＮＭＯＳ領域３３のＮチャネルＭＯＳ
トランジスタのソース（あるいはドレイン）との間、ト
ランスファ−ゲート用ＮＭＯＳ領域３３のＮチャネルＭ
ＯＳトランジスタのドレイン（あるいはソース）と隣接
する基本セル（図示せず）のトランスファ−ゲート用Ｎ
ＭＯＳ領域のＮチャネルＭＯＳトランジスタのソース
（あるいはドレイン）との間、のリークを抑制する。
【００５１】また、第２の高エネルギーボロン注入Ｐ層
２２は、フィールド酸化膜１９の厚さ方向の中心付近
（深さ、約０．２３μｍ）に形成されているので、主と
して、各ＮチャネルＭＯＳトランジスタの素子内リー
ク、即ち、ＮチャネルＭＯＳトランジスタのソース−ド
レイン間リークを抑制する。
２２は、フィールド酸化膜１９の厚さ方向の中心付近
（深さ、約０．２３μｍ）に形成されているので、主と
して、各ＮチャネルＭＯＳトランジスタの素子内リー
ク、即ち、ＮチャネルＭＯＳトランジスタのソース−ド
レイン間リークを抑制する。
【００５２】第１の高エネルギーボロン注入Ｐ層２１の
大きさを、第２の高エネルギーボロン注入Ｐ層の大きさ
以下（縁間距離０〜０．５μｍ、例えば、約０．２μ
ｍ）にしたのは、上述したように抑制しようとするリー
ク電流が異なるため、第１の高エネルギーボロン注入Ｐ
層２１は、フィールド酸化膜１９の底部、第２高エネル
ギーボロン注入Ｐ層２２は、フィールド酸化膜１９の周
辺部に形成されるのが望ましいためである。
大きさを、第２の高エネルギーボロン注入Ｐ層の大きさ
以下（縁間距離０〜０．５μｍ、例えば、約０．２μ
ｍ）にしたのは、上述したように抑制しようとするリー
ク電流が異なるため、第１の高エネルギーボロン注入Ｐ
層２１は、フィールド酸化膜１９の底部、第２高エネル
ギーボロン注入Ｐ層２２は、フィールド酸化膜１９の周
辺部に形成されるのが望ましいためである。
【００５３】なお、Ｐ型ウェルコンタクト１７の下に
は、第１の高エネルギーボロン注入Ｐ層２１及び第２の
高エネルギーボロン注入Ｐ層２２を配置しなくても良
い。これは、これらの層の存在の有無が、Ｐ型ウェルコ
ンタクト１７の電気特性に何等影響を与えないからであ
る。
は、第１の高エネルギーボロン注入Ｐ層２１及び第２の
高エネルギーボロン注入Ｐ層２２を配置しなくても良
い。これは、これらの層の存在の有無が、Ｐ型ウェルコ
ンタクト１７の電気特性に何等影響を与えないからであ
る。
【００５４】以上の構成により、ＮＭＯＳ領域３２とト
ランスファ−ゲート用ＮＭＯＳ領域３３とに形成される
ＮチャネルＭＯＳトランジスタのそれぞれについて、ソ
ース−ドレイン間のリークは、第１の高エネルギーボロ
ン注入Ｐ層２１と第２の高エネルギーボロン注入Ｐ層２
２によって防止される。
ランスファ−ゲート用ＮＭＯＳ領域３３とに形成される
ＮチャネルＭＯＳトランジスタのそれぞれについて、ソ
ース−ドレイン間のリークは、第１の高エネルギーボロ
ン注入Ｐ層２１と第２の高エネルギーボロン注入Ｐ層２
２によって防止される。
【００５５】同様に、Ｎ型ウェル１２とＮＭＯＳ領域３
２のＮチャネルＭＯＳトランジスタのソース（あるいは
ドレイン）との間のリークも、第１の高エネルギーボロ
ン注入Ｐ層２１と第２の高エネルギーボロン注入Ｐ層２
２によって防止される。また、ＮＭＯＳ領域３２のＮチ
ャネルＭＯＳトランジスタのソース（あるいはドレイ
ン）とトランスファ−ゲート用ＮＭＯＳ領域３３のＮチ
ャネルＭＯＳトランジスタのドレイン（あるいはソー
ス）とのリークも、第１の高エネルギーボロン注入Ｐ層
２１と第２の高エネルギーボロン注入Ｐ層２２によって
防止される。さらに、トランスファ−ゲート用ＮＭＯＳ
領域３３のＮチャネルＭＯＳトランジスタのソース（あ
るいはドレイン）と隣接するセルのトランスファ−ゲー
ト用ＮＭＯＳ領域（図示せず）に形成されたＮチャネル
ＭＯＳトランジスタのドレイン（あるいはソース）との
間のリークも、第１の高エネルギーボロン注入Ｐ層２１
と第２の高エネルギーボロン注入Ｐ層２２によって防止
される。
２のＮチャネルＭＯＳトランジスタのソース（あるいは
ドレイン）との間のリークも、第１の高エネルギーボロ
ン注入Ｐ層２１と第２の高エネルギーボロン注入Ｐ層２
２によって防止される。また、ＮＭＯＳ領域３２のＮチ
ャネルＭＯＳトランジスタのソース（あるいはドレイ
ン）とトランスファ−ゲート用ＮＭＯＳ領域３３のＮチ
ャネルＭＯＳトランジスタのドレイン（あるいはソー
ス）とのリークも、第１の高エネルギーボロン注入Ｐ層
２１と第２の高エネルギーボロン注入Ｐ層２２によって
防止される。さらに、トランスファ−ゲート用ＮＭＯＳ
領域３３のＮチャネルＭＯＳトランジスタのソース（あ
るいはドレイン）と隣接するセルのトランスファ−ゲー
ト用ＮＭＯＳ領域（図示せず）に形成されたＮチャネル
ＭＯＳトランジスタのドレイン（あるいはソース）との
間のリークも、第１の高エネルギーボロン注入Ｐ層２１
と第２の高エネルギーボロン注入Ｐ層２２によって防止
される。
【００５６】さらにまた、２つのトランスファ−ゲート
用ＮＭＯＳ領域３３の一方に形成されたＮチャネルＭＯ
Ｓトランジスタのソース（あるいはドレイン）と、他方
に形成されたＮチャネルＭＯＳトランジスタのドレイン
（あるいはソース）との間のリークも、第１の高エネル
ギーボロン注入Ｐ層２１と第２の高エネルギーボロン注
入Ｐ層２２によって防止される。
用ＮＭＯＳ領域３３の一方に形成されたＮチャネルＭＯ
Ｓトランジスタのソース（あるいはドレイン）と、他方
に形成されたＮチャネルＭＯＳトランジスタのドレイン
（あるいはソース）との間のリークも、第１の高エネル
ギーボロン注入Ｐ層２１と第２の高エネルギーボロン注
入Ｐ層２２によって防止される。
【００５７】以上のように、本実施の形態による半導体
装置では、第１の高エネルギーボロン注入Ｐ層２１及び
第２の高エネルギーボロン注入Ｐ層２２の２つのＰ層
で、従来の高エネルギーボロン注入Ｐ層２１と高濃度ガ
ードボロン層２３と、ガードバンドＰ層２４との３つの
層と同じ効果を実現できる。
装置では、第１の高エネルギーボロン注入Ｐ層２１及び
第２の高エネルギーボロン注入Ｐ層２２の２つのＰ層
で、従来の高エネルギーボロン注入Ｐ層２１と高濃度ガ
ードボロン層２３と、ガードバンドＰ層２４との３つの
層と同じ効果を実現できる。
【００５８】詳述すると、ＮＭＯＳ領域３２及びトラン
スファ−ゲート用ＮＭＯＳ領域に形成された各Ｎチャネ
ルＭＯＳトランジスタのソース−ドレイン間リークは、
フィールド酸化膜がゲート酸化膜へと続く部分（厚みが
増加した部分）に寄生するＭＯＳトランジスタが原因で
あることが分かっている。この寄生ＭＯＳトランジスタ
によるリークを減らすには、そのしきい値電圧を上げれ
ばよい。寄生ＭＯＳトランジスタのしきい値電圧を上げ
るには、そのゲート酸化膜を厚くするか、その基板不純
物濃度を上げなければならない。ここで、ゲート酸化膜
を厚くすることは、γ線が照射されたときに発生する正
孔−電子対の数の増大を招く。従って、基板不純物濃度
を上げるほうがよい。基板不純物濃度を上げるには、Ｐ
層を設置すればよい。
スファ−ゲート用ＮＭＯＳ領域に形成された各Ｎチャネ
ルＭＯＳトランジスタのソース−ドレイン間リークは、
フィールド酸化膜がゲート酸化膜へと続く部分（厚みが
増加した部分）に寄生するＭＯＳトランジスタが原因で
あることが分かっている。この寄生ＭＯＳトランジスタ
によるリークを減らすには、そのしきい値電圧を上げれ
ばよい。寄生ＭＯＳトランジスタのしきい値電圧を上げ
るには、そのゲート酸化膜を厚くするか、その基板不純
物濃度を上げなければならない。ここで、ゲート酸化膜
を厚くすることは、γ線が照射されたときに発生する正
孔−電子対の数の増大を招く。従って、基板不純物濃度
を上げるほうがよい。基板不純物濃度を上げるには、Ｐ
層を設置すればよい。
【００５９】従来は、寄生ＭＯＳトランジスタによるリ
ークを防止するため、高濃度ガードボロンＰ層２３によ
り防止していたが、本実施の形態では、第２の高エネル
ギーボロン注入Ｐ層２２により防止している。この第２
の高エネルギーボロン注入Ｐ層２２は、Ｎ型拡散層１４
から離れているので、その濃度を高くすることができ、
十分なリーク低減効果が得られる。
ークを防止するため、高濃度ガードボロンＰ層２３によ
り防止していたが、本実施の形態では、第２の高エネル
ギーボロン注入Ｐ層２２により防止している。この第２
の高エネルギーボロン注入Ｐ層２２は、Ｎ型拡散層１４
から離れているので、その濃度を高くすることができ、
十分なリーク低減効果が得られる。
【００６０】また、Ｎウェル１２とＮＭＯＳ領域３２に
形成されるＮチャネルＭＯＳトランジスタのソース（あ
るいはドレイン）との間にリークや、トランスファ−ゲ
ート用ＮＭＯＳ領域３３に形成されたＮチャネルＭＯＳ
トランジスタのソース（あるいはドレイン）と、隣接す
るセルのトランスファ−ゲート用ＮＭＯＳ領域に形成さ
れたＮチャネルＭＯＳトランジスタのドレイン（あるい
はソース）とのリークは、従来、ガードバンドＰ層２４
により防止することとしていたが、実際には、その寸法
の制約により、形成されないことが多い。つまり、ガー
ドバンドＰ層２４は、特に必要な層ではなく、第１の高
エネルギーボロン注入Ｐ層２１により、十分なリーク防
止効果が得られる。
形成されるＮチャネルＭＯＳトランジスタのソース（あ
るいはドレイン）との間にリークや、トランスファ−ゲ
ート用ＮＭＯＳ領域３３に形成されたＮチャネルＭＯＳ
トランジスタのソース（あるいはドレイン）と、隣接す
るセルのトランスファ−ゲート用ＮＭＯＳ領域に形成さ
れたＮチャネルＭＯＳトランジスタのドレイン（あるい
はソース）とのリークは、従来、ガードバンドＰ層２４
により防止することとしていたが、実際には、その寸法
の制約により、形成されないことが多い。つまり、ガー
ドバンドＰ層２４は、特に必要な層ではなく、第１の高
エネルギーボロン注入Ｐ層２１により、十分なリーク防
止効果が得られる。
【００６１】次に、本実施の形態による半導体装置の製
造方法について説明する。
造方法について説明する。
【００６２】まず、Ｐ型基板１１（例えば不純物濃度が
１×１０１５ｃｍ−３のシリコン基板）を用意し、選択
的にＮ型ウェル１２とＰ型ウェル１３を形成する。Ｎ型
ウェル１２は、ＰＭＯＳ領域３１として、Ｐ型ウェル１
３は、ＮＭＯＳ領域３２、及びトランスファ−ゲート用
ＮＭＯＳ領域３３として利用され、Ｎ型ウェル１２には
ＰチャネルＭＯＳトランジスタが、Ｐ型ウェル１３に
は、ＮチャネルＭＯＳトランジスタが最終的に形成され
る。
１×１０１５ｃｍ−３のシリコン基板）を用意し、選択
的にＮ型ウェル１２とＰ型ウェル１３を形成する。Ｎ型
ウェル１２は、ＰＭＯＳ領域３１として、Ｐ型ウェル１
３は、ＮＭＯＳ領域３２、及びトランスファ−ゲート用
ＮＭＯＳ領域３３として利用され、Ｎ型ウェル１２には
ＰチャネルＭＯＳトランジスタが、Ｐ型ウェル１３に
は、ＮチャネルＭＯＳトランジスタが最終的に形成され
る。
【００６３】次にＬＯＣＯＳ法により、これより後の工
程でＮ型拡散層１４、Ｐ型拡散層１５、Ｎ型ウェルコン
タクト１６、及びＰ型ウェルコンタクト１７を形成する
部分以外の領域に（正確には、それらの領域からさらに
１μｍ程度距離をおいて）、選択的にフィールド酸化膜
１９（例えば、厚さ４５０nm）を形成する。この後、第
１の高エネルギーボロン注入Ｐ層２１（イオン注入エネ
ルギー：１２０〜１８０ｋｅＶ、ドーズ：３×１０１３
〜３×１０１４ｃｍ−２）、第２の高エネルギーボロン
注入Ｐ層２２（イオン注入エネルギー：６０〜１００ｋ
ｅＶ、ドーズ：１×１０１３〜１×１０１４ｃ
ｍ−２）、をそれぞれ異なるマスク（後に、詳述する）
を用い、選択的にボロンをイオン注入することにより形
成する。それから、ＮチャネルＭＯＳトランジスタのし
きい値電圧制御とＰチャネルＭＯＳトランジスタのしき
い値電圧制御のため、ボロンイオン注入を行う。なお、
これらのボロンイオン注入の順序は、どの様な順序でも
良い（フィールド酸化膜形成後、ゲート電極形成前であ
れば）。
程でＮ型拡散層１４、Ｐ型拡散層１５、Ｎ型ウェルコン
タクト１６、及びＰ型ウェルコンタクト１７を形成する
部分以外の領域に（正確には、それらの領域からさらに
１μｍ程度距離をおいて）、選択的にフィールド酸化膜
１９（例えば、厚さ４５０nm）を形成する。この後、第
１の高エネルギーボロン注入Ｐ層２１（イオン注入エネ
ルギー：１２０〜１８０ｋｅＶ、ドーズ：３×１０１３
〜３×１０１４ｃｍ−２）、第２の高エネルギーボロン
注入Ｐ層２２（イオン注入エネルギー：６０〜１００ｋ
ｅＶ、ドーズ：１×１０１３〜１×１０１４ｃ
ｍ−２）、をそれぞれ異なるマスク（後に、詳述する）
を用い、選択的にボロンをイオン注入することにより形
成する。それから、ＮチャネルＭＯＳトランジスタのし
きい値電圧制御とＰチャネルＭＯＳトランジスタのしき
い値電圧制御のため、ボロンイオン注入を行う。なお、
これらのボロンイオン注入の順序は、どの様な順序でも
良い（フィールド酸化膜形成後、ゲート電極形成前であ
れば）。
【００６４】その後、ゲート電極（ゲートポリサイド）
１８を形成する。そして、Ｎ型拡散層１４とＮ型ウェル
コンタクト１６とを形成するため砒素（または燐）をイ
オン注入する。同様に、Ｐ型拡散層１５とＰ型ウェルコ
ンタクト１７とを形成するためボロン（あるいはフッ化
ボロン）をイオン注入する。
１８を形成する。そして、Ｎ型拡散層１４とＮ型ウェル
コンタクト１６とを形成するため砒素（または燐）をイ
オン注入する。同様に、Ｐ型拡散層１５とＰ型ウェルコ
ンタクト１７とを形成するためボロン（あるいはフッ化
ボロン）をイオン注入する。
【００６５】最後に、ＢＰＳＧなどの層間膜成長、電気
的接続するためのコンタクトホールやヴィアホールの形
成、アルミ配線の形成等を繰り返し行って半導体装置を
完成させる。
的接続するためのコンタクトホールやヴィアホールの形
成、アルミ配線の形成等を繰り返し行って半導体装置を
完成させる。
【００６６】次に、第１の高エネルギーボロン注入Ｐ層
２１と第２の高エネルギーボロン注入Ｐ層２２との製造
に使用されるマスク（レチクル）の製造方法について説
明する。
２１と第２の高エネルギーボロン注入Ｐ層２２との製造
に使用されるマスク（レチクル）の製造方法について説
明する。
【００６７】図２は、フィールド酸化膜パターンを示
す。また、図３は、Ｐウェルパターンを示す。これらパ
ターンは、基本セル３４に対応しており、破線で折り返
すことにより、ゲートアレイ用のマスクパターンとな
る。また、ハッチング部分は、ホトレジストを感光させ
る光を遮るメタルパターンに相当する。
す。また、図３は、Ｐウェルパターンを示す。これらパ
ターンは、基本セル３４に対応しており、破線で折り返
すことにより、ゲートアレイ用のマスクパターンとな
る。また、ハッチング部分は、ホトレジストを感光させ
る光を遮るメタルパターンに相当する。
【００６８】第１の高エネルギーボロン注入Ｐ層２１を
形成するためのマスクパターンは、図２及び図３に示す
パターンから得ることができる。つまり、図２及び図３
に示すパターンをデータ化して、論理演算処理すること
により得ることができる。
形成するためのマスクパターンは、図２及び図３に示す
パターンから得ることができる。つまり、図２及び図３
に示すパターンをデータ化して、論理演算処理すること
により得ることができる。
【００６９】詳述すると、各パターンをマトリクス状に
細分化し、細分化された微細領域がハッチング部分に相
当する場合は、論理値１を、ハッチング部分以外に相当
する場合は、論理値０を与えてデータ化し、フィールド
酸化膜マスクパターンデータとＰウェルマスクパターン
データとの２次元的論理和を求める。するとその結果得
られるマスクパターン（マスクデータ）は、図４に示す
ようなものとなる。これが、第１の高エネルギーボロン
注入Ｐ層２１を形成するためのマスクパターンである。
細分化し、細分化された微細領域がハッチング部分に相
当する場合は、論理値１を、ハッチング部分以外に相当
する場合は、論理値０を与えてデータ化し、フィールド
酸化膜マスクパターンデータとＰウェルマスクパターン
データとの２次元的論理和を求める。するとその結果得
られるマスクパターン（マスクデータ）は、図４に示す
ようなものとなる。これが、第１の高エネルギーボロン
注入Ｐ層２１を形成するためのマスクパターンである。
【００７０】次に、図４のマスクパターンを２次元的に
細らせ処理する（ハッチング部分の縁をその中心に向け
て後退させる、例えば、０．５〜１．５μｍ）。ここ
で、基本セル３４の縁に接する部分（Ｆで示す）は、隣
接セルとの関係から、細らせ処理の対象とはならず、変
形しない。この結果。図５に示すようなマスクパターン
が得られる。これが、第２高エネルギーボロン注入Ｐ層
２２を形成するためのマスクパターンである。
細らせ処理する（ハッチング部分の縁をその中心に向け
て後退させる、例えば、０．５〜１．５μｍ）。ここ
で、基本セル３４の縁に接する部分（Ｆで示す）は、隣
接セルとの関係から、細らせ処理の対象とはならず、変
形しない。この結果。図５に示すようなマスクパターン
が得られる。これが、第２高エネルギーボロン注入Ｐ層
２２を形成するためのマスクパターンである。
【００７１】次に、第１の高エネルギーボロン注入Ｐ層
２１と第２高エネルギーボロン注入Ｐ層２２との製造に
使用されるマスクパターンの他の製造方法について説明
する。
２１と第２高エネルギーボロン注入Ｐ層２２との製造に
使用されるマスクパターンの他の製造方法について説明
する。
【００７２】この方法は、フィールド酸化膜パターン
と、ＮチャネルＭＯＳトランジスタのしきい値電圧制御
ボロンを注入するためのマスクパターンとから、第１の
高エネルギーボロン注入Ｐ層２１と第２高エネルギーボ
ロン注入Ｐ層２２との製造に使用されるマスクパターン
を得る方法である。
と、ＮチャネルＭＯＳトランジスタのしきい値電圧制御
ボロンを注入するためのマスクパターンとから、第１の
高エネルギーボロン注入Ｐ層２１と第２高エネルギーボ
ロン注入Ｐ層２２との製造に使用されるマスクパターン
を得る方法である。
【００７３】ここで、ＮチャネルＭＯＳトランジスタの
しきい値電圧制御ボロン注入するためのマスクパターン
について理解するため、ＮチャネルＭＯＳトランジスタ
のＳＤ（ソース／ドレイン）層を作製するためのマスク
パターンの作成方法について説明しておく。
しきい値電圧制御ボロン注入するためのマスクパターン
について理解するため、ＮチャネルＭＯＳトランジスタ
のＳＤ（ソース／ドレイン）層を作製するためのマスク
パターンの作成方法について説明しておく。
【００７４】ＮチャネルＭＯＳトランジスタのＳＤ（ソ
ース／ドレイン）層パターンは、図２に示すフィールド
酸化膜パターンと、図６に示すＮチャネルＭＯＳトラン
ジスタのしきい値電圧制御ボロン注入する部分を選択す
るマスクパターンとから得られる。つまり、図２のマス
クパターンを表すマスクデータと図６のマスクパターン
を表すマスクデータと論理積を求め、それによって得た
マスクパターンに対して２次元的細らせ処理（０．５〜
２．５μｍ）を行なうと、図７に示すマスクパターンが
得られる。このマスクパターンを反転処理すると、図８
に示す。ＮチャネルＭＯＳトランジスタのＳＤ層のマス
クパターンとなる。
ース／ドレイン）層パターンは、図２に示すフィールド
酸化膜パターンと、図６に示すＮチャネルＭＯＳトラン
ジスタのしきい値電圧制御ボロン注入する部分を選択す
るマスクパターンとから得られる。つまり、図２のマス
クパターンを表すマスクデータと図６のマスクパターン
を表すマスクデータと論理積を求め、それによって得た
マスクパターンに対して２次元的細らせ処理（０．５〜
２．５μｍ）を行なうと、図７に示すマスクパターンが
得られる。このマスクパターンを反転処理すると、図８
に示す。ＮチャネルＭＯＳトランジスタのＳＤ層のマス
クパターンとなる。
【００７５】このように、ＮチャネルＭＯＳトランジス
タのしきい値電圧制御ボロン注入する部分を選択するマ
スクパターンは、ＮチャネルＭＯＳトランジスタのＳＤ
層のマスクパターンを得るために必要なマスクパターン
であって、第１の高エネルギーボロン注入Ｐ層２１と第
２高エネルギーボロン注入Ｐ層２２の製造するために特
別に作製されるパターンではない。
タのしきい値電圧制御ボロン注入する部分を選択するマ
スクパターンは、ＮチャネルＭＯＳトランジスタのＳＤ
層のマスクパターンを得るために必要なマスクパターン
であって、第１の高エネルギーボロン注入Ｐ層２１と第
２高エネルギーボロン注入Ｐ層２２の製造するために特
別に作製されるパターンではない。
【００７６】さて、第１の高エネルギーボロン注入Ｐ層
２１と第２高エネルギーボロン注入Ｐ層２２の製造に使
用されるマスクパターンの製造方法の説明に戻る。
２１と第２高エネルギーボロン注入Ｐ層２２の製造に使
用されるマスクパターンの製造方法の説明に戻る。
【００７７】まず、フィールド酸化膜のマスクパターン
（図２参照）を表すマスクデータとＮチャネルＭＯＳト
ランジスタのしきい値電圧制御ボロン注入用のマスクパ
ターン（図６参照）を表すマスクデータとの２次元的論
理積を求めると、図９に示すマスクパターンが得られ
る。そして、この図９のマスクパターンを表すマスクデ
ータと、図３に示すＰ型ウェルのマスクパターンを表す
マスクデータとの２次元的論理和を求める。こうして得
られたマスクパターンが、第１の高エネルギーボロン注
入Ｐ層２１を形成するためのマスクパターンである。こ
のマスクパターンに対して、細らせ処理（例えば、０．
５〜２．５μｍ）を行なうと、図１０のようになる。こ
れが、第２の高エネルギーボロン注入Ｐ層２２を形成す
るためのマスクパターンである。
（図２参照）を表すマスクデータとＮチャネルＭＯＳト
ランジスタのしきい値電圧制御ボロン注入用のマスクパ
ターン（図６参照）を表すマスクデータとの２次元的論
理積を求めると、図９に示すマスクパターンが得られ
る。そして、この図９のマスクパターンを表すマスクデ
ータと、図３に示すＰ型ウェルのマスクパターンを表す
マスクデータとの２次元的論理和を求める。こうして得
られたマスクパターンが、第１の高エネルギーボロン注
入Ｐ層２１を形成するためのマスクパターンである。こ
のマスクパターンに対して、細らせ処理（例えば、０．
５〜２．５μｍ）を行なうと、図１０のようになる。こ
れが、第２の高エネルギーボロン注入Ｐ層２２を形成す
るためのマスクパターンである。
【００７８】以上にように、いずれの場合も、汎用の半
導体装置を製造するためのマスクパターンを利用して、
容易に、第１及び第２の高エネルギーボロン注入Ｐ層を
形成するためのマスクパターンを得ることができる。
導体装置を製造するためのマスクパターンを利用して、
容易に、第１及び第２の高エネルギーボロン注入Ｐ層を
形成するためのマスクパターンを得ることができる。
【００７９】次に、図１１を参照して本発明の第２の実
施の形態について説明する。
施の形態について説明する。
【００８０】上記第１の実施の形態では、第１の高エネ
ルギーボロン注入Ｐ層２１をフィールド酸化膜１９の直
下のみに形成することとしたが、本実施の形態では、Ｐ
ウェル１３全体に形成している。
ルギーボロン注入Ｐ層２１をフィールド酸化膜１９の直
下のみに形成することとしたが、本実施の形態では、Ｐ
ウェル１３全体に形成している。
【００８１】本実施の形態による半導体装置は、図１３
（Ｃ）からも分かるように、Ｎ型拡散層１４と第１の高
エネルギーボロン注入Ｐ層２１とが互いに接近してい
る。このため、この半導体装置では、Ｎ型拡散層１４と
Ｐ型ウェル１３の接合耐圧が低下する。そこで、本実施
の形態では、第１の高エネルギーボロン注入Ｐ層２１を
形成する際のボロンのドーズを、第１の実施の形態に比
べ１／４程度（イオン注入エネルギーは同じ）にして、
その影響を抑制する。
（Ｃ）からも分かるように、Ｎ型拡散層１４と第１の高
エネルギーボロン注入Ｐ層２１とが互いに接近してい
る。このため、この半導体装置では、Ｎ型拡散層１４と
Ｐ型ウェル１３の接合耐圧が低下する。そこで、本実施
の形態では、第１の高エネルギーボロン注入Ｐ層２１を
形成する際のボロンのドーズを、第１の実施の形態に比
べ１／４程度（イオン注入エネルギーは同じ）にして、
その影響を抑制する。
【００８２】なお、本実施の形態では、第１の高エネル
ギーボロン注入Ｐ層２１を形成するためのマスクパター
ンとして、Ｐ型ウェル１３を形成するためのマスクパタ
ーンがそのまま利用できるので、第１の高エネルギーボ
ロン注入Ｐ層２１を形成するための専用のマスクパター
ンは不要である。
ギーボロン注入Ｐ層２１を形成するためのマスクパター
ンとして、Ｐ型ウェル１３を形成するためのマスクパタ
ーンがそのまま利用できるので、第１の高エネルギーボ
ロン注入Ｐ層２１を形成するための専用のマスクパター
ンは不要である。
【００８３】
【発明の効果】第１の効果は、従来よりも工程数が少な
くなるので、製造期間が短縮でき、コストの低減が図れ
ることである。
くなるので、製造期間が短縮でき、コストの低減が図れ
ることである。
【００８４】その理由は、従来、耐放射線性強化のため
に用いられていた高濃度ガードボロンＰ層と、ガードバ
ンドＰ層を削除し、第２の高エネルギーボロン注入Ｐ層
を導入して、第１及び第２の高エネルギーボロン注入Ｐ
層でこれらの層によるリーク抑止効果を得るようにした
からである。
に用いられていた高濃度ガードボロンＰ層と、ガードバ
ンドＰ層を削除し、第２の高エネルギーボロン注入Ｐ層
を導入して、第１及び第２の高エネルギーボロン注入Ｐ
層でこれらの層によるリーク抑止効果を得るようにした
からである。
【００８５】第２の効果は、汎用品に追加する２つ高エ
ネルギーボロン注入Ｐ層を作製するためのマスクパター
ンが、汎用品を作製するためのマスクパターンから容易
に得られることである。これにより、ＣＰＵなどの専用
ＬＳＩであっても、耐放射線性強化のための設計が容易
になる。
ネルギーボロン注入Ｐ層を作製するためのマスクパター
ンが、汎用品を作製するためのマスクパターンから容易
に得られることである。これにより、ＣＰＵなどの専用
ＬＳＩであっても、耐放射線性強化のための設計が容易
になる。
【００８６】その理由は、本発明の第１及び第２の高エ
ネルギーボロン注入Ｐ層を作製するためのマスクパター
ンは、フィールド酸化膜を形成するためのマスクパター
ンと、Ｐウェルを形成するためのマスクパターンとから
容易に得ることができるからである。
ネルギーボロン注入Ｐ層を作製するためのマスクパター
ンは、フィールド酸化膜を形成するためのマスクパター
ンと、Ｐウェルを形成するためのマスクパターンとから
容易に得ることができるからである。
【００８７】第３の効果は、ガードバンドＰ層とゲート
電極が交差する部分で発生していたゲート−基板間の寄
生容量を無くせることである。
電極が交差する部分で発生していたゲート−基板間の寄
生容量を無くせることである。
【００８８】その理由は、ガードバンドＰ層を無くした
ので、ガードバンドＰ層を形成するために、フィールド
酸化膜を薄くする必要がなくなったからである。
ので、ガードバンドＰ層を形成するために、フィールド
酸化膜を薄くする必要がなくなったからである。
【図１】本発明の第１の実施の形態を示す図であって、
（Ａ）は平面図、（Ｂ）は、（Ａ）におけるＫ−Ｋ′線
断面図、（Ｃ）は（Ｂ）のＤ線内拡大図である。
（Ａ）は平面図、（Ｂ）は、（Ａ）におけるＫ−Ｋ′線
断面図、（Ｃ）は（Ｂ）のＤ線内拡大図である。
【図２】フィールド酸化膜を形成するためのマスクパタ
ーンを示す図である。
ーンを示す図である。
【図３】Ｐ型ウェルを形成するためのマスクパターンを
示す図である。
示す図である。
【図４】第１の高エネルギーボロン注入Ｐ層を形成する
ためのマスクパターンを示す図である。
ためのマスクパターンを示す図である。
【図５】第２の高エネルギーボロン注入Ｐ層を形成する
ためのマスクパターンを示す図である。
ためのマスクパターンを示す図である。
【図６】ＮチャネルＭＯＳトランジスタのしきい値電圧
を制御するためのボロン注入パターンを示す図である。
を制御するためのボロン注入パターンを示す図である。
【図７】図２と図６のパターンの論理積に細らせ処理を
行なって得たパターンを示す図である。
行なって得たパターンを示す図である。
【図８】ＮチャネルＭＯＳトランジスタのＳＤ（ソース
／ドレイン）層を形成するためのマスクパターンを示す
図である。
／ドレイン）層を形成するためのマスクパターンを示す
図である。
【図９】図２と図６のパターンの論理積によって得られ
るパターンを示す図である。
るパターンを示す図である。
【図１０】図９と図３のパターンの論理和に細らせ処理
を行なって得たパターンを示す図である。
を行なって得たパターンを示す図である。
【図１１】本発明の第２の実施の形態を示す図であっ
て、（Ａ）は平面図、（Ｂ）は、（Ａ）におけるＫ−
Ｋ′線断面図、（Ｃ）は（Ｂ）のＤ線内拡大図である。
て、（Ａ）は平面図、（Ｂ）は、（Ａ）におけるＫ−
Ｋ′線断面図、（Ｃ）は（Ｂ）のＤ線内拡大図である。
【図１２】従来の汎用半導体装置を示す図であって、
（Ａ）は、平面図、（Ｂ）は、（Ａ）のＫ−Ｋ′線断面
図である。
（Ａ）は、平面図、（Ｂ）は、（Ａ）のＫ−Ｋ′線断面
図である。
【図１３】従来の耐放射線性強化が成された半導体装置
を示す図であって、（Ａ）は、平面図、（Ｂ）は、
（Ａ）のＫ−Ｋ′線断面図である。
を示す図であって、（Ａ）は、平面図、（Ｂ）は、
（Ａ）のＫ−Ｋ′線断面図である。
１１ Ｐ型基板 １２ Ｎ型ウェル １３ Ｐ型ウェル １４ Ｎ型拡散層 １５ Ｐ型拡散層 １６ Ｎ型ウェルコンタクト １７ Ｐ型ウェルコンタクト １８ ゲート電極 １９ フィールド酸化膜 ２１ （第１の）高エネルギーボロン注入Ｐ層 ２２ 第２の高エネルギーボロン注入Ｐ層 ２３ 高濃度ガードボロンＰ層 ２４ ガードバンドＰ層 ２５ ガードリングボロン層 ３１ ＰＭＯＳ領域 ３２ ＮＭＯＳ領域 ３３ トランスファーゲート用ＮＭＯＳ領域 ３４ 基本セル
Claims (12)
- 【請求項１】 ＮチャネルＭＯＳトランジスタが形成さ
れるＰ型基板またはＰ型ウェルと当該Ｐ型基板またはＰ
型ウェルの表面側に形成されるフィールド酸化膜との境
界に、第１の高エネルギーでボロンを注入して形成した
第１のＰ型領域を有し、かつ前記フィールド酸化膜の厚
み方向中心付近に、第２の高エネルギーでボロンを注入
して形成した第２のＰ型領域を有し、前記フィールド酸
化膜と前記第１のＰ型領域と前記第２のＰ型領域とが、
すべて前記ＮチャネルＭＯＳトランジスタのソース／ド
レインを形成するＮ型拡散層より離れているＮチャネル
ＭＯＳトランジスタを含む半導体装置の製造方法におい
て、 素子分離を行なうフィールド酸化膜を形成した後で、前
記ＮチャネルＭＯＳトランジスタのゲート電極を形成す
る前に、前記第１のＰ型領域を形成する工程と、前記第
１の高エネルギーよりも低い前記第２の高エネルギーで
ボロンを注入して前記第２のＰ型領域を形成する工程を
含み、 前記第１のＰ型領域を選択するためマスクの作製が、前
記フィールド酸化膜を形成する領域を選択するためのマ
スクパターンを表わすマスクデータと、前記Ｎチャネル
ＭＯＳトランジスタを形成するためのＰ型ウェルを形成
する領域を選択するためのマスクパターンを表わすマス
クデータとの論理和に基づいて行われることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 ＮチャネルＭＯＳトランジスタが形成さ
れるＰ型基板またはＰ型ウェルと当該Ｐ型基板またはＰ
型ウェルの表面側に形成されるフィールド酸化膜との境
界に、第１の高エネルギーでボロンを注入して形成した
第１のＰ型領域を有し、かつ前記フィールド酸化膜の厚
み方向中心付近に、第２の高エネルギーでボロンを注入
して形成した第２のＰ型領域を有し、前記フィールド酸
化膜と前記第１のＰ型領域と前記第２のＰ型領域とが、
すべて前記ＮチャネルＭＯＳトランジスタのソース／ド
レインを形成するＮ型拡散層より離れているＮチャネル
ＭＯＳトランジスタを含む半導体装置の製造方法におい
て、 素子分離を行なうフィールド酸化膜を形成した後で、前
記ＮチャネルＭＯＳトランジスタのゲート電極を形成す
る前に、前記第１のＰ型領域を形成する工程と、前記第
１の高エネルギーよりも低い前記第２の高エネルギーで
ボロンを注入して前記第２のＰ型領域を形成する工程を
含み、 前記第２のＰ型領域を選択するためマスクの作製が、前
記フィールド酸化膜を形成する領域を選択するためのマ
スクパターンを表わすマスクデータと、前記Ｎチャネル
ＭＯＳトランジスタを形成するためのＰ型ウェルを形成
する領域を選択するためのマスクパターンを表わすマス
クデータとの論理和を求め、当該論理和により表される
マスクパターンに細らせ処理を施すことにより行われる
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記細らせ処理が、０．５〜１．５μｍ
の範囲で行われることを特徴とする請求項２の半導体装
置の製造方法。 - 【請求項４】 ＮチャネルＭＯＳトランジスタが形成さ
れるＰ型基板またはＰ型ウェルと当該Ｐ型基板またはＰ
型ウェルの表面側に形成されるフィールド酸化膜との境
界に、第１の高エネルギーでボロンを注入して形成した
第１のＰ型領域を有し、かつ前記フィールド酸化膜の厚
み方向中心付近に、第２の高エネルギーでボロンを注入
して形成した第２のＰ型領域を有し、前記フィールド酸
化膜と前記第１のＰ型領域と前記第２のＰ型領域とが、
すべて前記ＮチャネルＭＯＳトランジスタのソース／ド
レインを形成するＮ型拡散層より離れているＮチャネル
ＭＯＳトランジスタを含む半導体装置の製造方法におい
て、 素子分離を行なうフィールド酸化膜を形成した後で、前
記ＮチャネルＭＯＳトランジスタのゲート電極を形成す
る前に、前記第１のＰ型領域を形成する工程と、前記第
１の高エネルギーよりも低い前記第２の高エネルギーで
ボロンを注入して前記第２のＰ型領域を形成する工程を
含み、 前記ＮチャネルＭＯＳトランジスタを構成するＮ型拡散
層を選択するためのマスクの作製が、前記フィールド酸
化膜を形成する領域を選択するためのマスクパターンを
表わすマスクデータと、前記ＮチャネルＭＯＳトランジ
スタのしきい値電圧を制御するボロンを注入する領域を
選択するためのマスクデータとの論理積を求め、求めた
論理積が表わすマスクパターンに細らせ処理を施した上
で、そのマスクパターンを論理反転して得ることを特徴
とする半導体装置の製造方法。 - 【請求項５】 前記細らせ処理が、０．５〜２．５μｍ
の範囲で行われることを特徴とする請求項４の半導体装
置の製造方法。 - 【請求項６】 ＮチャネルＭＯＳトランジスタが形成さ
れるＰ型基板またはＰ型ウェルと当該Ｐ型基板またはＰ
型ウェルの表面側に形成されるフィールド酸化膜との境
界に、第１の高エネルギーでボロンを注入して形成した
第１のＰ型領域を有し、かつ前記フィールド酸化膜の厚
み方向中心付近に、第２の高エネルギーでボロンを注入
して形成した第２のＰ型領域を有し、前記フィールド酸
化膜と前記第１のＰ型領域と前記第２のＰ型領域とが、
すべて前記ＮチャネルＭＯＳトランジスタのソース／ド
レインを形成するＮ型拡散層より離れているＮチャネル
ＭＯＳトランジスタを含む半導体装置の製造方法におい
て、 素子分離を行なうフィールド酸化膜を形成した後で、前
記ＮチャネルＭＯＳトランジスタのゲート電極を形成す
る前に、前記第１のＰ型領域を形成する工程と、前記第
１の高エネルギーよりも低い前記第２の高エネルギーで
ボロンを注入して前記第２のＰ型領域を形成する工程を
含み、 前記第１のＰ型領域を選択するためマスクの作製が、前
記フィールド酸化膜を形成する領域を選択するためのマ
スクパターンを表わすマスクデータと、前記Ｎチャネル
ＭＯＳトランジスタのしきい値電圧を制御するためにボ
ロンを注入する領域を選択するためのマスクパターンを
表わすマスクデータとの論理積を求め、この論理積と前
記ＮチャネルＭＯＳトランジスタを形成するためのＰウ
ェルを形成する領域を選択するためのマスクパターンを
表わすマスクデータとの論理和を求めることにより行わ
れることを特徴とする半導体装置の製造方法。 - 【請求項７】 ＮチャネルＭＯＳトランジスタが形成さ
れるＰ型基板またはＰ型ウェルと当該Ｐ型基板またはＰ
型ウェルの表面側に形成されるフィールド酸化膜との境
界に、第１の高エネルギーでボロンを注入して形成した
第１のＰ型領域を有し、かつ前記フィールド酸化膜の厚
み方向中心付近に、第２の高エネルギーでボロンを注入
して形成した第２のＰ型領域を有し、前記フィールド酸
化膜と前記第１のＰ型領域と前記第２のＰ型領域とが、
すべて前記ＮチャネルＭＯＳトランジスタのソース／ド
レインを形成するＮ型拡散層より離れているＮチャネル
ＭＯＳトランジスタを含む半導体装置の製造方法におい
て、 素子分離を行なうフィールド酸化膜を形成した後で、前
記ＮチャネルＭＯＳトランジスタのゲート電極を形成す
る前に、前記第１のＰ型領域を形成する工程と、前記第
１の高エネルギーよりも低い前記第２の高エネルギーで
ボロンを注入して前記第２のＰ型領域を形成する工程を
含み、 前記第１のＰ型領域を選択するためマスクの作製が、前
記フィールド酸化膜を形成する領域を選択するためのマ
スクパターンを表わすマスクデータと、前記Ｎチャネル
ＭＯＳトランジスタのしきい値電圧を制御するためにボ
ロンを注入する領域を選択するためのマスクパターンを
表わすマスクデータとの論理積を求め、この論理積と前
記ＮチャネルＭＯＳトランジスタを形成するためのＰウ
ェルを形成する領域を選択するためのマスクパターンを
表わすマスクデータとの論理和を求め、求めた論理和が
表わすマスクパターンに対して細らせ処理を施すことに
より行われることを特徴とする半導体装置の製造方法。 - 【請求項８】 前記細らせ処理が、０．５〜２．５μｍ
の範囲で行われることを特徴とする請求項７の半導体装
置の製造方法。 - 【請求項９】 ＮチャネルＭＯＳトランジスタを含む半
導体装置において、前記ＮチャネルＭＯＳトランジスタ
が形成されるＰ型ウェルと当該Ｐ型ウェルの表面側に形
成されるフィールド酸化膜との境界に、第１の高エネル
ギーでボロンを注入して形成した第１のＰ型領域を有
し、これはＰウェル全面にあり、かつ前記フィールド酸
化膜の厚み方向中心付近に、前記第１の高エネルギーよ
りも低い第２の高エネルギーでボロンを注入して形成し
た第２のＰ型領域を有し、前記フィールド酸化膜と前記
第１のＰ型領域と前記第２のＰ型領域とが、すべて前記
ＮチャネルＭＯＳトランジスタのソース／ドレインを形
成するＮ型拡散層より離れていることを特徴とする半導
体装置。 - 【請求項１０】 前記ＮチャネルＭＯＳトランジスタに
基板電位を供給するためのＰ型ウェルコンタクト領域に
も前記第１のＰ型領域及び前記第２のＰ型領域が形成さ
れていることを特徴とする請求項９の半導体装置。 - 【請求項１１】 前記第１のＰ型領域が、前記ボロンを
注入エネルギー１２０〜１８０ｋｅＶ、ドーズ１×１０
１３〜１×１０１４ｃｍ−２の条件で注入することによ
り形成したことを特徴とする請求項９または１０の半導
体装置。 - 【請求項１２】 前記第１のＰ型領域の選択が、Ｐ型ウ
ェルを形成する領域を選択するためのマスクを用いて行
なわれたことを特徴とする請求項９，１０または１１の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13810199A JP3257596B2 (ja) | 1998-05-19 | 1999-05-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13690998 | 1998-05-19 | ||
| JP10-136909 | 1998-05-19 | ||
| JP13810199A JP3257596B2 (ja) | 1998-05-19 | 1999-05-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040798A JP2000040798A (ja) | 2000-02-08 |
| JP3257596B2 true JP3257596B2 (ja) | 2002-02-18 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13810199A Expired - Fee Related JP3257596B2 (ja) | 1998-05-19 | 1999-05-19 | 半導体装置及びその製造方法 |
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| Country | Link |
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| JP (1) | JP3257596B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262462A (ja) * | 1986-05-09 | 1987-11-14 | Agency Of Ind Science & Technol | 半導体装置 |
| JP2751853B2 (ja) * | 1995-02-21 | 1998-05-18 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-05-19 JP JP13810199A patent/JP3257596B2/ja not_active Expired - Fee Related
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| JP2000040798A (ja) | 2000-02-08 |
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