JP3247600B2 - Pattern generation method - Google Patents
Pattern generation methodInfo
- Publication number
- JP3247600B2 JP3247600B2 JP31258795A JP31258795A JP3247600B2 JP 3247600 B2 JP3247600 B2 JP 3247600B2 JP 31258795 A JP31258795 A JP 31258795A JP 31258795 A JP31258795 A JP 31258795A JP 3247600 B2 JP3247600 B2 JP 3247600B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- dummy pattern
- dummy
- standard
- generation method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置におい
て配線等のレイアウトのパターン発生方法に関する。The present invention relates to a method for generating a layout pattern such as wiring in a semiconductor device.
【０００２】[0002]
【従来の技術】従来、半導体装置において、例えば配線
として半導体基板上に形成されるＡｌ膜、多結晶シリコ
ン層等のレイアウトパターンは、回路設計、素子の特
性、パターン設計等の要請により半導体装置の動作に必
要な領域にのみ選択的に発生されている。このため、こ
れらのパターン面積が半導体装置全体の面積に対する割
合（被覆率）が、各半導体装置ごとに変動する。2. Description of the Related Art Conventionally, in a semiconductor device, a layout pattern of an Al film, a polycrystalline silicon layer, etc. formed on a semiconductor substrate as a wiring, for example, is required by a circuit design, element characteristics, pattern design, etc. It is selectively generated only in the area necessary for the operation. Therefore, the ratio (coverage) of the area of these patterns to the area of the entire semiconductor device varies for each semiconductor device.
【０００３】また、半導体装置の製造工程において、例
えば多結晶シリコン膜またはＡｌ膜等をエッチングする
時に、これらの被覆率が小さいと、標準的なエッチング
条件を用いた場合に、いわゆるローディング効果が生じ
る。これは、オーバーエッチング時に、例えば多結晶シ
リコン膜等の被エッチング膜の下部が側面よりエッチン
グされてしまう現象である。これにより、上述のように
被覆率の小さいパターンを有する半導体装置では、歩留
まりが低下するという問題があった。In the process of manufacturing a semiconductor device, when a polycrystalline silicon film, an Al film, or the like is etched, if the coverage is small, a so-called loading effect occurs when standard etching conditions are used. . This is a phenomenon in which a lower portion of a film to be etched such as a polycrystalline silicon film is etched from a side surface at the time of over-etching. As a result, the semiconductor device having a pattern with a small coverage as described above has a problem that the yield is reduced.
【０００４】このため、従来は、例えば多結晶シリコン
膜またはＡｌ膜等の被エッチング膜の被覆率を増加させ
るために、本来必要なパターンに加えて、ダミーパター
ンを手または計算機処理により追加するという方法が用
いられている。For this reason, conventionally, in order to increase the coverage of a film to be etched such as a polycrystalline silicon film or an Al film, a dummy pattern is added by hand or by computer processing in addition to the originally required pattern. A method is used.
【０００５】しかし、このような例えば多結晶シリコン
膜またはＡｌ膜等のレイアウトパターンは、一般に非常
に複雑である。このため、手によりダミーパターンを追
加するという方法は、誤りが発生する可能性が高いとい
う問題がある。However, such a layout pattern of, for example, a polycrystalline silicon film or an Al film is generally very complicated. Therefore, the method of manually adding a dummy pattern has a problem that an error is highly likely to occur.
【０００６】さらに、手によりダミーパターンを追加す
る方法は量的に限界があるため、半導体装置全体に対し
て均一に多数のパターンを発生させることは困難である
という問題がある。Further, since the method of manually adding a dummy pattern has a limited amount, it is difficult to uniformly generate a large number of patterns over the entire semiconductor device.
【０００７】また、計算機処理によりダミーパターンを
発生させる場合には、一般にダミーパターン追加アルゴ
リズムを用いて、本来のレイアウトパターンに対して自
動的にダミーパターンが発生される。このため、ダミー
パターンの形状は、本来のレイアウトパターンの形状の
影響を受けて発生され、各製品ごとに異なったものとな
る。このように、設計者は、発生されるダミーパターン
の形状を正確に予測することが不可能である。このた
め、ダミーパターン発生後に、設計者がパターンを検証
することが非常に困難となってしまう。When a dummy pattern is generated by computer processing, a dummy pattern is automatically generated for an original layout pattern using a dummy pattern addition algorithm. For this reason, the shape of the dummy pattern is generated under the influence of the shape of the original layout pattern, and differs for each product. Thus, the designer cannot accurately predict the shape of the generated dummy pattern. This makes it very difficult for the designer to verify the pattern after the dummy pattern is generated.
【０００８】また、図１０に示すように、ダミーパター
ンにより例えば多結晶シリコン膜４を形成した部分で
は、例えばＡｌ膜５等の上層配線膜の容量を増加させて
しまう。図１０は、例として多結晶シリコン膜４のダミ
ーパターンを発生させた領域の断面図を示している。こ
こでは、半導体基板１１上に、層間絶縁膜１２を介して
ダミーパターンによる多結晶シリコン膜４が形成されて
おり、さらに層間絶縁膜１３を介してＡｌ膜５が形成さ
れている。このように、ダミーパターンを形成した部分
では、Ａｌ膜５と多結晶シリコン膜４との間の層間絶縁
膜１３の膜厚Ｔox2 が、Ａｌ膜５と半導体基板１１との
間の層間絶縁膜１２および１３の膜厚Ｔox1 に比べて薄
くなるため、Ａｌ膜配線層の単位長さ当たりの配線容量
が増加してしまう。Further, as shown in FIG. 10, in the portion where the polycrystalline silicon film 4 is formed by the dummy pattern, for example, the capacity of the upper wiring film such as the Al film 5 is increased. FIG. 10 is a cross-sectional view of a region where a dummy pattern of the polycrystalline silicon film 4 is generated as an example. Here, a polycrystalline silicon film 4 based on a dummy pattern is formed on a semiconductor substrate 11 with an interlayer insulating film 12 interposed therebetween, and an Al film 5 is further formed with an interlayer insulating film 13 interposed therebetween. As described above, in the portion where the dummy pattern is formed, the thickness Tox 2 of the interlayer insulating film 13 between the Al film 5 and the polycrystalline silicon film 4 is changed to the thickness of the interlayer insulating film between the Al film 5 and the semiconductor substrate 11. Since the thickness is smaller than the film thickness Tox 1 of 12 and 13, the wiring capacity per unit length of the Al film wiring layer increases.
【０００９】一方、手または計算機処理によりダミーパ
ターンを追加した場合には、その発生方法の限界に起因
して、ダミーパターンをベタパターンとする場合が多
い。このため、このような領域では、配線容量が大幅に
増大する。On the other hand, when a dummy pattern is added by hand or by computer processing, the solid pattern is often used as the dummy pattern due to the limitation of the generation method. For this reason, in such a region, the wiring capacitance is significantly increased.
【００１０】また、前述のように発生方法の限界から、
半導体装置上に均一にダミーパターンを発生させること
が困難であるため、ダミーパターンに疎密が生じてしま
う。このため、ダミーパターンが密に形成された領域
と、ほとんど形成されていない領域とにおいて、配線容
量の増加が不均一となる。これにより、ダミーパターン
に起因して配線遅延が増加する等、能力の低下を予測す
ることが非常に困難である。Further, as described above, due to the limitation of the generation method,
Since it is difficult to uniformly generate a dummy pattern on a semiconductor device, the density of the dummy pattern is increased. For this reason, the increase in the wiring capacitance becomes nonuniform between the region where the dummy patterns are densely formed and the region where the dummy patterns are hardly formed. As a result, it is very difficult to predict a decrease in performance, such as an increase in wiring delay due to the dummy pattern.
【００１１】[0011]
【発明が解決しようとする課題】このように、従来のパ
ターン発生方法では、手のみまたは計算機処理のみによ
りダミーパターンを発生させるため、誤りが生じやすい
という問題があった。また、従来のパターン発生方法に
より充分な被覆率を達成するためには、ダミーパターン
に疎密が生じる可能が高いという問題があった。このた
め、配線容量が半導体装置内において不均一に増加する
ことにより、ダミーパターンによる半導体装置の能力の
劣化を予測することが困難であった。As described above, the conventional pattern generation method has a problem that errors are likely to occur because a dummy pattern is generated only by hand or only by computer processing. Further, in order to achieve a sufficient coverage by the conventional pattern generation method, there is a problem that the density of the dummy patterns is likely to be high. For this reason, it is difficult to predict the deterioration of the performance of the semiconductor device due to the dummy pattern due to the non-uniform increase in the wiring capacitance in the semiconductor device.
【００１２】本発明の目的は、製品ごとにダミーパター
ンを作りかえる必要がなく、充分な被覆率を有する均一
なダミーパターンを誤りなく発生し、配線容量の増加に
よる半導体装置の能力の劣化を簡単に予測することがで
きるパターン発生方法を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the necessity of recreating a dummy pattern for each product, generate a uniform dummy pattern having a sufficient coverage without error, and easily reduce the deterioration of the performance of a semiconductor device due to an increase in wiring capacity. It is to provide a pattern generation method that can be predicted.
【００１３】[0013]
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明によるパターン発生方法は、パ
ターンセルをアレイ状に発生させることにより標準ダミ
ーパターンを発生させ、装置を機能させるために必要な
第１のパターンに基づいてダミーパターンを発生させる
ことが可能な領域を設定し、前記標準ダミーパターンの
前記領域内に位置するパターンセルを選択してダミーパ
ターンを形成し、このダミーパターンと前記第１のパタ
ーンとを合成してレイアウトパターンを発生させるよう
にし、前記標準ダミーパターンは、前記パターンセルを
装置の基本軸に対して斜めに配列することにより発生さ
せることを特徴とする。In order to solve the above-mentioned problems and to achieve the object, a pattern generation method according to the present invention generates a standard dummy pattern by generating pattern cells in an array and makes the apparatus function. A region where a dummy pattern can be generated based on a first pattern necessary for the dummy pattern is set, and a pattern cell located in the region of the standard dummy pattern is selected to form a dummy pattern. so as to generate a layout pattern and a pattern with the first pattern synthesized and
In the standard dummy pattern, the pattern cell is
This is caused by the oblique arrangement with respect to the basic axis of the device.
And characterized in that.
【００１４】また、本発明によるパターン発生方法は、
パターンセルをアレイ状に発生させることにより標準ダ
ミーパターンを発生させ、装置を機能させるために必要
な第１のパターンに基づいてダミーパターンを発生させ
ることを禁止する領域を設定し、前記標準ダミーパター
ンより前記領域内に位置するパターンセルを削除したダ
ミーパターンを形成し、このダミーパターンと前記第１
のパターンとを合成してレイアウトパターンを発生させ
るようにし、前記標準ダミーパターンは、前記パターン
セルを装置の基本軸に対して斜めに配列することにより
発生させることを特徴とする。Further, the pattern generating method according to the present invention comprises:
A standard dummy pattern is generated by generating pattern cells in an array, and an area where generation of a dummy pattern is prohibited based on a first pattern necessary for functioning the device is set. Forming a dummy pattern from which pattern cells located in the region are further removed, and forming the dummy pattern and the first
To generate a layout pattern by synthesizing the standard dummy pattern with the pattern
By arranging the cells obliquely to the basic axis of the device
And wherein the generating.
【００１５】このように、上記パターン発生方法では、
あらかじめ標準ダミーパターンを発生させておき、この
標準ダミーパターンからダミーパターン発生可能領域内
のパターンセルを選択、またはダミーパターン発生禁止
領域からパターンセルを削除することにより、ダミーパ
ターンを形成するため、あらかじめ発生される標準ダミ
ーパターンを、第１のパターンと無関係に発生させるこ
とが可能である。このため、標準ダミーパターンは、パ
ターンセルをアレイ状に発生させるという単純な作業に
より発生させることができるため、誤りが発生する可能
性を低減し、さらに、十分な被覆率を有するように発生
させることが可能となる。また、標準ダミーパターンを
第１のパターンと無関係に発生させることができるた
め、装置全体に均一に発生させることができる。これに
より、ダミーパターンによる配線容量の増加を容易に算
出することができ、装置の能力の劣化を容易に予想する
ことが可能となる。As described above, in the above pattern generation method,
In order to form a dummy pattern by generating a standard dummy pattern in advance and selecting a pattern cell in a dummy pattern possible area from this standard dummy pattern or deleting a pattern cell from a dummy pattern generation prohibition area, The generated standard dummy pattern can be generated independently of the first pattern. For this reason, since the standard dummy pattern can be generated by a simple operation of generating pattern cells in an array, the possibility of occurrence of errors is reduced, and the standard dummy pattern is generated so as to have a sufficient coverage. It becomes possible. Further, since the standard dummy pattern can be generated independently of the first pattern, it can be uniformly generated throughout the apparatus. Thus, it is possible to easily calculate the increase in the wiring capacity due to the dummy pattern, and it is possible to easily predict the deterioration of the performance of the device.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。ここでは、例として多結晶
シリコン膜のレイアウトパターンを発生させる方法につ
いて説明する。Embodiments of the present invention will be described below with reference to the drawings. Here, a method of generating a layout pattern of a polycrystalline silicon film will be described as an example.
【００１７】本実施の形態における多結晶シリコン膜
は、本来、例えば図１に１および１´で示すようなレイ
アウトパターンを有している。ここで、２ａ、２ｂ、２
ｃは例えば素子領域を示し、例えばパターン設計等の要
請により、素子領域２ａと素子領域２ｂとは接近して形
成されているが、素子領域２ｃは素子領域２ａおよび２
ｂから離れて配置されている。このように、多結晶シリ
コン膜のパターン１と１´とは、その間隔が離れて形成
されており、被覆率が非常に小さい。このため、前述の
ようなローディング効果を抑制するために、例えば多結
晶シリコン膜のパターン１と１´との間にダミーパター
ンを設けて、被覆率を増加させる必要がある。The polycrystalline silicon film according to the present embodiment originally has a layout pattern as indicated by 1 and 1 'in FIG. 1, for example. Where 2a, 2b, 2
c indicates, for example, an element region. For example, the element region 2a and the element region 2b are formed close to each other according to a request for pattern design or the like.
b. As described above, the patterns 1 and 1 'of the polycrystalline silicon film are formed with a large distance therebetween, and the coverage is very small. Therefore, in order to suppress the loading effect as described above, it is necessary to increase the coverage by providing a dummy pattern between the patterns 1 and 1 'of the polycrystalline silicon film, for example.
【００１８】次に、このような本来のレイアウトパター
ンに関係なく、例えば図２に示すような単純な形状のパ
ターンセル４を、半導体装置の全体にアレイ状に発生さ
せ、標準ダミーパターンとする。図２に示すパターンセ
ル４を使用した場合には１３％の被覆率を達成すること
ができる。また、破線で１例を示すように、パターンセ
ル４´のように大きなパターンセルを各パターンセルと
して使用した場合には、３０％の被覆率を達成すること
ができる。このように、パターンセル４の面積は、所望
の被覆率に応じて、適宜設定することができる。Next, irrespective of such an original layout pattern, pattern cells 4 having a simple shape, for example, as shown in FIG. 2, are generated in the form of an array over the entire semiconductor device and used as standard dummy patterns. When the pattern cell 4 shown in FIG. 2 is used, a coverage of 13% can be achieved. Further, as shown by a broken line, when a large pattern cell such as the pattern cell 4 'is used as each pattern cell, a coverage of 30% can be achieved. As described above, the area of the pattern cell 4 can be appropriately set according to the desired coverage.
【００１９】また、パターンセル４は、例えばＡｌ膜の
パターンを考慮して、配線容量が均一化するように配列
されることが望ましい。例えば、図３に示すように、Ａ
ｌ膜配線５が例えばＸＹ軸に沿って形成される場合に
は、多結晶シリコン膜のパターンセル４をＸＹ軸に対し
て斜めに配列する。The pattern cells 4 are desirably arranged so as to make the wiring capacitance uniform in consideration of, for example, the pattern of the Al film. For example, as shown in FIG.
When the l film wiring 5 is formed, for example, along the XY axes, the pattern cells 4 of the polycrystalline silicon film are arranged obliquely with respect to the XY axes.
【００２０】パターンセル４が、ＸＹ軸に平行に発生さ
れ、Ａｌ膜配線５と平行に配列された場合には、特定の
Ａｌ膜配線の下方にのみダミーパターンが形成され、他
の配線の下方にはダミーパターンが全く形成されないと
いう不均一が生じてしまう。このため、特定のＡｌ配線
の容量のみが増大し、他の配線の容量は変化しないこと
になり、半導体装置の能力が著しく低下してしまう。こ
れを防止するために、パターンセル４と例えばＸ軸およ
びＹ軸との間の距離が一様に変化するように、配列させ
る必要がある。When the pattern cells 4 are generated in parallel to the XY axes and arranged in parallel with the Al film wiring 5, a dummy pattern is formed only below a specific Al film wiring, and is formed below other wiring. Causes an unevenness that no dummy pattern is formed. For this reason, only the capacity of a specific Al wiring increases, and the capacities of other wirings do not change, and the performance of the semiconductor device is significantly reduced. In order to prevent this, it is necessary to arrange the pattern cells 4 so that the distance between the pattern cells 4 and, for example, the X axis and the Y axis changes uniformly.
【００２１】このようにすることにより、Ｘ軸Ｙ軸に平
行に形成されたＡｌ膜配線５の容量の増加を半導体装置
全体においてほぼ均一にすることが可能となる。次に、
図４に示すように、多結晶シリコン膜の本来のレイアウ
トパターン１と、必要に応じて例えば素子領域のレイア
ウトパターン２から、設計ルールに従って、例えば計算
機処理により、ダミーパターン発生可能領域６を設定す
る。図４では、ダミーパターン発生可能領域６は斜線部
により示され、例えば境界線３の外側の領域として設定
されている。By doing so, it is possible to make the increase in the capacitance of the Al film wiring 5 formed parallel to the X axis and the Y axis substantially uniform in the entire semiconductor device. next,
As shown in FIG. 4, a dummy pattern generating area 6 is set by, for example, computer processing according to a design rule from an original layout pattern 1 of a polycrystalline silicon film and, if necessary, for example, a layout pattern 2 of an element region. . In FIG. 4, the dummy pattern possible area 6 is indicated by a hatched portion, and is set, for example, as an area outside the boundary line 3.
【００２２】この後、このダミーパターン発生可能領域
６と前述の標準ダミーパターンとのＡＮＤ処理を行い、
図５に示すように、ダミーパターン７を発生させる。こ
こで、必要に応じて、図５に破線で示すように、領域６
の内部に一部が含まれるパターンセル４ａを削除するこ
とにより、設計ルール違反を防止することができる。Thereafter, an AND process is performed between the dummy pattern possible area 6 and the standard dummy pattern described above.
As shown in FIG. 5, a dummy pattern 7 is generated. Here, if necessary, as shown by a broken line in FIG.
By virtue of deleting the pattern cell 4a that is partially included in the pattern, it is possible to prevent a design rule violation.
【００２３】次に、図１に示す本来のパターン１と、図
５に示すダミーパターン７とのＯＲ処理を行い、レイア
ウトパターンが完成する（図６）。ここで、図５に６ａ
として示す素子領域内の多結晶シリコン膜の被覆率は高
く、ほぼ均一である。これに対して、素子領域６ａの内
部とほぼ同様の被覆率を有するダミーパターンを発生す
ることにより、チップ全体を均一な被覆率とすることが
できる。Next, an OR process is performed on the original pattern 1 shown in FIG. 1 and the dummy pattern 7 shown in FIG. 5 to complete a layout pattern (FIG. 6). Here, FIG.
The coverage of the polycrystalline silicon film in the element region shown as "1" is high and almost uniform. On the other hand, by generating a dummy pattern having substantially the same coverage as the inside of the element region 6a, the entire chip can be made to have a uniform coverage.
【００２４】このように、本実施の形態によれば、あら
かじめ標準ダミーパターンを形成しておくという簡単な
作業を追加するだけで、ＣＡＤ処理により、レイアウト
パターンを形成することができる。このため、本来のパ
ターンにダミーパターンを追加してレイアウトパターン
を形成する時に誤りが発生する可能性を低減することが
できる。As described above, according to the present embodiment, a layout pattern can be formed by CAD processing only by adding a simple operation of forming a standard dummy pattern in advance. Therefore, it is possible to reduce the possibility that an error will occur when a layout pattern is formed by adding a dummy pattern to an original pattern.
【００２５】また、標準ダミーパターンを用いて、簡単
に被覆率を増加させることができるため、エッチング時
にローディング効果によりたとえば多結晶シリコン膜の
側面下部がオーバーエッチングされることを防止するこ
とができ、歩留まりを向上させることが可能となる。Further, since the coverage can be easily increased by using the standard dummy pattern, it is possible to prevent, for example, the lower side of the polycrystalline silicon film from being over-etched by a loading effect at the time of etching. The yield can be improved.
【００２６】また、標準ダミーパターンは、あらかじめ
標準化されているため、本来のパターン１に追加した後
のレイアウトパターンを容易に検証することができる。
さらに、本実施の形態による標準ダミーパターンは、例
えば図３に示すように、Ｘ軸Ｙ軸に対して斜めに配列さ
れたパターンセル４により構成されているため、任意の
Ｘ軸Ｙ軸に沿って被覆率が均一となる。これにより、標
準ダミーパターン上に形成される例えばＡｌ膜配線の配
線容量は均一に増加する。このため、この配線容量の増
加による回路のスピードの劣化を均一とすることができ
る。また、標準ダミーパターンは、あらかじめ標準化さ
れているため、このダミーパターンの追加による容量の
増加と、この容量増加に起因した能力の劣化を容易に予
想することができる。このため、ダミーパターンを追加
してレイアウトパターンを決定する前に、半導体装置の
能力の検証を、例えばシュミレーション等を用いて容易
に行うことができる。Further, since the standard dummy patterns are standardized in advance, the layout pattern after being added to the original pattern 1 can be easily verified.
Furthermore, since the standard dummy pattern according to the present embodiment is constituted by the pattern cells 4 arranged obliquely with respect to the X axis and the Y axis, for example, as shown in FIG. Thus, the coverage becomes uniform. Thus, for example, the wiring capacitance of the Al film wiring formed on the standard dummy pattern uniformly increases. Therefore, the deterioration of the circuit speed due to the increase in the wiring capacitance can be made uniform. Further, since the standard dummy pattern is standardized in advance, an increase in capacity due to the addition of the dummy pattern and a deterioration in performance due to the increase in capacity can be easily predicted. Therefore, before the layout pattern is determined by adding the dummy pattern, the capability of the semiconductor device can be easily verified using, for example, simulation or the like.
【００２７】このように、本実施の形態によれば、特に
ダミーパターンを追加したことによる半導体装置の性能
の変化を、実際に試作する必要なく、例えば計算機によ
り、簡単に検証することができるため、開発に要する時
間および費用を大幅に削減することができる。As described above, according to the present embodiment, a change in the performance of the semiconductor device due to the addition of the dummy pattern can be easily verified by, for example, a computer without actually producing a prototype. In addition, the time and cost required for development can be significantly reduced.
【００２８】次に、本発明の第２の実施の形態として、
上記第１の実施の形態と同様の標準ダミーパターンを用
いて、他のＣＡＤ処理により、レイアウトパターンを作
成する方法について説明する。Next, as a second embodiment of the present invention,
A method of creating a layout pattern by another CAD process using the same standard dummy pattern as in the first embodiment will be described.
【００２９】前述の第１の実施の形態では、図１に示す
多結晶シリコン膜の本来のパターン１に基づいてダミー
パターン発生可能領域６を設定したが、本実施の形態で
は、図１に示す多結晶シリコン膜の本来のパターン１に
基づいて、設計ルールより、ダミーパターン発生禁止領
域８を設定する。このダミーパターン発生禁止領域８
は、図７に斜線部として示されている。In the above-described first embodiment, the dummy pattern possible region 6 is set based on the original pattern 1 of the polycrystalline silicon film shown in FIG. 1, but in this embodiment, it is shown in FIG. Based on the original pattern 1 of the polycrystalline silicon film, a dummy pattern generation prohibition region 8 is set according to a design rule. This dummy pattern generation prohibited area 8
Are shown as hatched portions in FIG.
【００３０】次に、前述の第１の実施の形態と同様の標
準ダミーパターンから、ダミーパターン発生禁止領域８
に包含または接触しているパターンセル４を削除して、
図８に示すようなダミーパターン９を発生させる。Next, from the standard dummy pattern similar to that of the first embodiment, the dummy pattern generation prohibited area 8 is set.
Delete the pattern cell 4 that is included or in contact with
A dummy pattern 9 as shown in FIG. 8 is generated.
【００３１】この後、この図８に示すダミーパターン９
と、図１に示す本来のパターン１とを加算して、図６に
示すようなレイアウトパターンが完成する。以上のよう
に本実施の形態では、前述の第１の実施の形態とＣＡＤ
処理の方法が異なることを除けば、前述の第１の実施の
形態と同様に実施することが可能であり、前述の第１の
実施の形態と同様の効果を有する。Thereafter, the dummy pattern 9 shown in FIG.
And the original pattern 1 shown in FIG. 1 is added to complete the layout pattern shown in FIG. As described above, in the present embodiment, the first embodiment and the CAD
Except that the processing method is different, it can be carried out in the same manner as in the first embodiment described above, and has the same effects as in the first embodiment.
【００３２】なお、上記第１および第２の実施の形態で
は、例として多結晶シリコン膜のレイアウトパターンに
ついて説明したが、例えばＡｌ膜、Ｃｕ膜、Ｗ等の高融
点金属膜、ＷＳｉ等の高融点金属シリサイド膜等の他の
導電膜に適用することも可能である。さらに、導電膜の
レイアウトパターンに限らず、例えば前述のローディン
グ効果のように、被覆率に起因した加工上の問題が生じ
る可能性のあるあらゆるレイアウトパターンに適用する
ことが可能である。In the first and second embodiments, the layout pattern of a polycrystalline silicon film has been described as an example. However, for example, a refractory metal film such as an Al film, a Cu film, or a W film, or a high-melting metal film such as a WSi film. It is also possible to apply to other conductive films such as a melting point metal silicide film. Further, the present invention is not limited to the layout pattern of the conductive film, and can be applied to any layout pattern that may cause a processing problem due to the coverage, such as the above-described loading effect.
【００３３】また、あらかじめ形成される標準ダミーパ
ターンのパターンセル４は、前述のように四角形である
必要はなく、被覆率および配線容量等が簡単に算出する
ことができる単純な形状であれば、他の形状のパターン
セルを用いることも可能である。The pattern cell 4 of the standard dummy pattern formed in advance need not be a square as described above, but may be any other simple shape for which the coverage and the wiring capacity can be easily calculated. It is also possible to use pattern cells of other shapes.
【００３４】ただし、半導体装置全体にできるかぎり均
一にダミーパターンを発生させるために、標準ダミーパ
ターンに使用される個々のパターンセル４は、小面積で
あることが望ましい。However, in order to generate a dummy pattern as uniformly as possible over the entire semiconductor device, it is desirable that each pattern cell 4 used for the standard dummy pattern has a small area.
【００３５】また、ダミーパターンの追加によるＣＡＤ
処理時間の増加を防止するため、標準ダミーパターンの
パターンセル４の数は少ない方が望ましい。このため、
例えば図９に示すように、パターンセル４の面積を大き
くすることにより、被覆率を確保し、同時にパターンセ
ル４の数を減らすことができる。In addition, CAD by adding a dummy pattern
In order to prevent an increase in processing time, it is desirable that the number of pattern cells 4 of the standard dummy pattern be small. For this reason,
For example, as shown in FIG. 9, by increasing the area of the pattern cells 4, it is possible to secure the coverage and simultaneously reduce the number of pattern cells 4.
【００３６】以上の２つの観点より、パターンセル４の
面積は、多結晶シリコン膜の本来のパターン１の最小加
工寸法を用いてパターンセルを形成した場合の面積の１
０倍以上１０００倍以下が望ましい。From the above two viewpoints, the area of the pattern cell 4 is equal to the area when the pattern cell is formed using the minimum processing dimension of the original pattern 1 of the polycrystalline silicon film.
It is desirably from 0 to 1000 times.
【００３７】[0037]
【発明の効果】以上のように、本発明によるパターン発
生方法では、充分な被覆率を有する均一なダミーパター
ンを誤りなく発生し、配線容量の増加による半導体装置
の能力の劣化を簡単に予測することができる。As described above, in the pattern generation method according to the present invention, a uniform dummy pattern having a sufficient coverage is generated without error, and deterioration of the performance of a semiconductor device due to an increase in wiring capacity is easily predicted. be able to.
【図１】本発明の実施の形態による半導体装置における
多結晶シリコン膜および素子領域のパターンを示す上面
図。FIG. 1 is a top view showing a pattern of a polycrystalline silicon film and element regions in a semiconductor device according to an embodiment of the present invention.
【図２】本発明の実施の形態による標準ダミーパターン
を示す上面図。FIG. 2 is a top view showing a standard dummy pattern according to the embodiment of the present invention.
【図３】本発明の実施の形態による標準ダミーパターン
およびＡｌ膜配線のパターンを示す上面図。FIG. 3 is a top view showing a standard dummy pattern and an Al film wiring pattern according to the embodiment of the present invention.
【図４】本発明の第１の実施の形態によるダミーパター
ン発生可能領域を示す上面図。FIG. 4 is a top view showing a region where a dummy pattern can be generated according to the first embodiment of the present invention.
【図５】本発明の第１の実施の形態により発生されたダ
ミーパターンを示す上面図。FIG. 5 is a top view showing a dummy pattern generated according to the first embodiment of the present invention.
【図６】本発明の第１の実施の形態により形成されたレ
イアウトパターンを示す上面図。FIG. 6 is a top view showing a layout pattern formed according to the first embodiment of the present invention.
【図７】本発明の第２の実施の形態によるダミーパター
ン発生禁止領域を示す上面図。FIG. 7 is a top view showing a dummy pattern generation prohibition region according to a second embodiment of the present invention.
【図８】本発明の第２の実施の形態により発生されたダ
ミーパターンを示す上面図。FIG. 8 is a top view showing a dummy pattern generated according to the second embodiment of the present invention.
【図９】本発明の他の標準ダミーパターンを用いて形成
されたレイアウトパターンを示す上面図。FIG. 9 is a top view showing a layout pattern formed using another standard dummy pattern of the present invention.
【図１０】半導体装置においてダミーパターンにより多
結晶シリコン膜が形成された領域の断面図。FIG. 10 is a cross-sectional view of a region where a polycrystalline silicon film is formed by a dummy pattern in a semiconductor device.
１…多結晶シリコン膜、２…素子領域、３…境界、４…
パターンセル、５…Ａｌ膜、６…ダミーパターン発生可
能領域、７、９…ダミーパターン、８…ダミーパターン
禁止領域、１１…半導体基板、１２、１３…層間絶縁膜DESCRIPTION OF SYMBOLS 1 ... Polycrystalline silicon film, 2 ... Element area, 3 ... Boundary, 4 ...
Pattern cell, 5 ... Al film, 6 ... Dummy pattern generation area, 7, 9 ... Dummy pattern, 8 ... Dummy pattern prohibited area, 11 ... Semiconductor substrate, 12, 13 ... Interlayer insulating film
Claims (8)
とにより標準ダミーパターンを発生させ、装置を機能さ
せるために必要な第１のパターンに基づいてダミーパタ
ーンを発生させることが可能な領域を設定し、前記標準
ダミーパターンの前記領域内に位置するパターンセルを
選択してダミーパターンを形成し、このダミーパターン
と前記第１のパターンとを合成してレイアウトパターン
を発生させるようにし、前記標準ダミーパターンは、前
記パターンセルを装置の基本軸に対して斜めに配列する
ことにより発生させることを特徴とするパターン発生方
法。1. A standard dummy pattern is generated by generating pattern cells in an array, and an area in which a dummy pattern can be generated based on a first pattern necessary for operating the device is set. the standard dummy pattern the selected pattern cell located within the area of forming a dummy pattern, so as to generate a layout pattern by combining the dummy pattern and the first pattern, the standard dummy pattern Is before
The pattern cells are arranged obliquely to the basic axis of the device.
A pattern generation method characterized by generating a pattern.
とにより標準ダミーパターンを発生させ、装置を機能さ
せるために必要な第１のパターンに基づいてダミーパタ
ーンを発生させることを禁止する領域を設定し、前記標
準ダミーパターンより前記領域内に位置するパターンセ
ルを削除したダミーパターンを形成し、このダミーパタ
ーンと前記第１のパターンとを合成してレイアウトパタ
ーンを発生させるようにし、前記標準ダミーパターン
は、前記パターンセルを装置の基本軸に対して斜めに配
列することにより発生させることを特徴とするパターン
発生方法。2. Generating a standard dummy pattern by generating pattern cells in an array, and setting an area where generation of a dummy pattern is prohibited based on a first pattern necessary for operating the device. the standard dummy pattern wherein forming the dummy pattern remove pattern cells situated within the region from, so as to generate a layout pattern by combining the dummy pattern and the first pattern, the standard dummy pattern
Arranges the pattern cells obliquely with respect to the basic axis of the apparatus.
A pattern generation method characterized by generating by arranging .
前記標準ダミーパターンは前記パターンセルを均等な間
隔を有するように配列することにより発生される請求項
１または２記載のパターン発生方法。3. The pattern cell has a simple shape,
3. The pattern generation method according to claim 1, wherein the standard dummy pattern is generated by arranging the pattern cells so as to have an equal interval.
記領域内に少なくとも一部が含まれるパターンセルを削
除する請求項１乃至３記載のパターン発生方法。4. The pattern generation method according to claim 1, wherein when forming the dummy pattern, a pattern cell at least partially included in the region is deleted.
させるために必要な第２のパターンと、均等に重なるよ
うに発生される請求項１乃至４記載のパターン発生方
法。5. The pattern generating method according to claim 1, wherein the standard dummy pattern is generated so as to be evenly overlapped with a second pattern necessary for functioning the device.
膜のパターンにより構成される請求項１乃至５記載のパ
ターン発生方法。Wherein said dummy pattern includes claims 1 to 5 pattern generation method according constituted by the pattern of the polycrystalline silicon film.
のパターンにより構成される請求項１乃至５記載のパタ
ーン発生方法。Wherein said dummy pattern includes a pattern generation method of claims 1 to 5, wherein constituted by the pattern of the aluminum film.
ンに対して設定された最小寸法を用いて形成されたパタ
ーンセルの面積の１０倍以上の面積を有する請求項１乃
至７記載のパターン発生方法。8. The pattern cell according to claim 1, wherein the area of the pattern cell is at least ten times as large as the area of the pattern cell formed using the minimum dimension set for the first pattern. 7. The pattern generation method according to 7 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31258795A JP3247600B2 (en) | 1995-11-30 | 1995-11-30 | Pattern generation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31258795A JP3247600B2 (en) | 1995-11-30 | 1995-11-30 | Pattern generation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153550A JPH09153550A (en) | 1997-06-10 |
| JP3247600B2 true JP3247600B2 (en) | 2002-01-15 |
Family
ID=18031002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31258795A Expired - Lifetime JP3247600B2 (en) | 1995-11-30 | 1995-11-30 | Pattern generation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247600B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909189B2 (en) | 2002-10-31 | 2005-06-21 | Fujitsu Limited | Semiconductor device with dummy structure |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3159127B2 (en) * | 1997-06-09 | 2001-04-23 | 日本電気株式会社 | Semiconductor device design method |
| JP3123974B2 (en) | 1998-03-19 | 2001-01-15 | 日本電気アイシーマイコンシステム株式会社 | Semiconductor integrated circuit wiring method |
| JP3428556B2 (en) | 2000-03-15 | 2003-07-22 | セイコーエプソン株式会社 | Mask data generation method, mask, and computer-readable recording medium |
| JP3539337B2 (en) | 2000-03-17 | 2004-07-07 | セイコーエプソン株式会社 | Semiconductor device, method of manufacturing the same, method of generating mask data, mask, and computer-readable recording medium |
| JP2002312417A (en) * | 2001-04-13 | 2002-10-25 | Dainippon Printing Co Ltd | Verification method for photomask pattern data with additional graphic |
| JP3575448B2 (en) * | 2001-08-23 | 2004-10-13 | セイコーエプソン株式会社 | Semiconductor device |
| JP3454259B2 (en) | 2001-09-07 | 2003-10-06 | セイコーエプソン株式会社 | Mask data generation method, mask and recording medium, and semiconductor device manufacturing method |
-
1995
- 1995-11-30 JP JP31258795A patent/JP3247600B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909189B2 (en) | 2002-10-31 | 2005-06-21 | Fujitsu Limited | Semiconductor device with dummy structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153550A (en) | 1997-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6486066B2 (en) | Method of generating integrated circuit feature layout for improved chemical mechanical polishing | |
| US7670925B2 (en) | Semiconductor device, method of manufacturing same, and apparatus for designing same | |
| US6194252B1 (en) | Semiconductor device and manufacturing method for the same, basic cell library and manufacturing method for the same, and mask | |
| JP4880151B2 (en) | Method and apparatus for forming interconnect lines in an integrated circuit | |
| TWI598998B (en) | Methods, structures and designs for self-aligning local interconnects used in integrated circuits | |
| KR20020002388A (en) | Intelligent gate-level fill methods for reducing global pattern density effects | |
| US5618757A (en) | Method for improving the manufacturability of the spin-on glass etchback process | |
| JP3454259B2 (en) | Mask data generation method, mask and recording medium, and semiconductor device manufacturing method | |
| JP3247600B2 (en) | Pattern generation method | |
| US6680539B2 (en) | Semiconductor device, semiconductor device pattern designing method, and semiconductor device pattern designing apparatus | |
| KR100190365B1 (en) | Semiconductor device manufacturing of photomask & forming method thereof | |
| US6413847B1 (en) | Method of forming dummy metal pattern | |
| US6487712B1 (en) | Method of manufacturing mask for conductive wirings in semiconductor device | |
| US7315054B1 (en) | Decoupling capacitor density while maintaining control over ACLV regions on a semiconductor integrated circuit | |
| US6780745B2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| KR100676606B1 (en) | Method for forming dummy pattern for cmp process | |
| JP2001160577A (en) | Method of manufacturing semiconductor device and semiconductor wafer | |
| JPH06138643A (en) | Glass mask for semiconductor device and its production | |
| US20230136674A1 (en) | Self-aligned double patterning (sadp) integration with wide line spacing | |
| US20020151131A1 (en) | Method of forming minute pattern and method of manufacturing semiconductor device | |
| JPS58121645A (en) | Forming method for mutual wiring of integrated circuit device | |
| JPS6257222A (en) | Manufacture of semiconductor device | |
| JPH1050843A (en) | Semiconductor integrated circuit and its manufacturing method | |
| US20050136664A1 (en) | Novel process for improved hot carrier injection | |
| JPH0737987A (en) | Wiring method for semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |