JP3244929B2 - サンプリング装置 - Google Patents
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- JP3244929B2 JP3244929B2 JP05599694A JP5599694A JP3244929B2 JP 3244929 B2 JP3244929 B2 JP 3244929B2 JP 05599694 A JP05599694 A JP 05599694A JP 5599694 A JP5599694 A JP 5599694A JP 3244929 B2 JP3244929 B2 JP 3244929B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電気信号のディジタル処
理に利用する。特に、アナログ信号の瞬時値をサンプル
するサンプリング装置に関する。本発明は、高速広帯域
の電気信号計測機器に利用するに適する。
理に利用する。特に、アナログ信号の瞬時値をサンプル
するサンプリング装置に関する。本発明は、高速広帯域
の電気信号計測機器に利用するに適する。
【０００２】
【従来の技術】各種電気信号のディジタル処理化が図ら
れている現在、アナログ信号とディジタル信号を結ぶ基
本要素として、サンプルホールド回路（以下「Ｓ／Ｈ回
路」という）が知られている。Ｓ／Ｈ回路は、入力する
アナログ信号の瞬時値を高時間分解能すなわち広い帯域
でサンプルし、後段に、入力信号の瞬時値に比例し、か
つ時間的に変動の少ない信号として出力する役割をも
つ。Ｓ／Ｈ回路の利用分野は多岐にわたるが、特に広帯
域かつ高サンプルレートのものの代表的な利用分野とし
ては、高速広帯域の電気信号計測機器、例えばディジタ
ル・ストレージ・オシロスコープが挙げられる。
れている現在、アナログ信号とディジタル信号を結ぶ基
本要素として、サンプルホールド回路（以下「Ｓ／Ｈ回
路」という）が知られている。Ｓ／Ｈ回路は、入力する
アナログ信号の瞬時値を高時間分解能すなわち広い帯域
でサンプルし、後段に、入力信号の瞬時値に比例し、か
つ時間的に変動の少ない信号として出力する役割をも
つ。Ｓ／Ｈ回路の利用分野は多岐にわたるが、特に広帯
域かつ高サンプルレートのものの代表的な利用分野とし
ては、高速広帯域の電気信号計測機器、例えばディジタ
ル・ストレージ・オシロスコープが挙げられる。
【０００３】Ｓ／Ｈ回路の動作原理を図１２に示す等価
回路を参照して説明する。Ｓ／Ｈ回路の等価回路は、入
力信号源１２１から抵抗１２２を介して入力される信号
を断続するスイッチ１２３と、入力信号の電圧を保持す
るメモリキャパシタ（「メモリホールドキャパシタ」と
もいう）１２４と、このメモリキャパシタ１２４に保持
された電圧を外部回路に出力するバッファ回路１２５と
により表される。スイッチ１２３をオンにすると、入力
信号が抵抗１２２およびスイッチ１２３を通ってメモリ
キャパシタ１２４に流れ込み、メモリキャパシタ１２４
の端子間に電圧が発生する。スイッチ１２３をオフにす
ると、メモリキャパシタ１２４に流れ込んだ信号の電荷
がそのまま維持されるので、このメモリキャパシタ１２
４の端子電圧が一定となり、これがバッファ回路１２５
を通して外部回路に出力される。スイッチ１２３がオン
となっている期間を「サンプル期間」、スイッチ１２３
がオフとなっている期間を「ホールド期間」という。
回路を参照して説明する。Ｓ／Ｈ回路の等価回路は、入
力信号源１２１から抵抗１２２を介して入力される信号
を断続するスイッチ１２３と、入力信号の電圧を保持す
るメモリキャパシタ（「メモリホールドキャパシタ」と
もいう）１２４と、このメモリキャパシタ１２４に保持
された電圧を外部回路に出力するバッファ回路１２５と
により表される。スイッチ１２３をオンにすると、入力
信号が抵抗１２２およびスイッチ１２３を通ってメモリ
キャパシタ１２４に流れ込み、メモリキャパシタ１２４
の端子間に電圧が発生する。スイッチ１２３をオフにす
ると、メモリキャパシタ１２４に流れ込んだ信号の電荷
がそのまま維持されるので、このメモリキャパシタ１２
４の端子電圧が一定となり、これがバッファ回路１２５
を通して外部回路に出力される。スイッチ１２３がオン
となっている期間を「サンプル期間」、スイッチ１２３
がオフとなっている期間を「ホールド期間」という。
【０００４】一般にＳ／Ｈ回路の入出力関係は、 Ｖn ＝ε（Ｖin−ε′Ｖn-1 ）＋ε′Ｖn-1 ……（１） と表される。ここで、Ｖinはサンプル期間における入力
信号の瞬時値、Ｖn はｎ回目のサンプル動作においてメ
モリキャパシタ１２４に発生した電圧を表す。また、ε
はゲート効率、ε′はｎ−１回目のサンプル動作で発生
したキャパシタ電圧Ｖn-1 がホールド期間中に放電する
ホールドディケイを表すパラメータであり、 ０≦ε≦１、０≦ε′≦１ である。
信号の瞬時値、Ｖn はｎ回目のサンプル動作においてメ
モリキャパシタ１２４に発生した電圧を表す。また、ε
はゲート効率、ε′はｎ−１回目のサンプル動作で発生
したキャパシタ電圧Ｖn-1 がホールド期間中に放電する
ホールドディケイを表すパラメータであり、 ０≦ε≦１、０≦ε′≦１ である。
【０００５】従来のＳ／Ｈ回路の動作は、トラックホー
ルド（Ｔ／Ｈ）モードとストローブモードとに大別され
る。「ストローブモード」という用語は一般的とはいえ
ないが、後述するような公知の動作モードを表現する一
般的な用語がないので、本明細書ではこれを用いる。
ルド（Ｔ／Ｈ）モードとストローブモードとに大別され
る。「ストローブモード」という用語は一般的とはいえ
ないが、後述するような公知の動作モードを表現する一
般的な用語がないので、本明細書ではこれを用いる。
【０００６】Ｔ／Ｈモードは、抵抗１２２の抵抗値Ｒ0
／２とメモリキャパシタ１２４の容量値Ｃm との積で表
される充電時定数をサンプル期間より充分に小さくと
り、メモリキャパシタ１２４の端子間電圧が入力信号に
追随した時点でサンプル期間を終了させるモードであ
る。これはゲート効率ε＝１に相当するので、式（１）
は、 Ｖn ＝Ｖin ……（２） と変形される。ホールド期間の出力は、当初すなわちメ
モリキャパシタ１２４の端子間電圧がリーク等により変
化を受けない期間、サンプル期間終了時の入力信号瞬時
時を忠実に再現する。図１３にＴ／Ｈモード時の入出力
関係を示す。Ｔ／Ｈモードのもつサンプリング効率１０
０％は優れた特長であり、多くのＳ／Ｈ回路がこのモー
ドで動作するようになっている。
／２とメモリキャパシタ１２４の容量値Ｃm との積で表
される充電時定数をサンプル期間より充分に小さくと
り、メモリキャパシタ１２４の端子間電圧が入力信号に
追随した時点でサンプル期間を終了させるモードであ
る。これはゲート効率ε＝１に相当するので、式（１）
は、 Ｖn ＝Ｖin ……（２） と変形される。ホールド期間の出力は、当初すなわちメ
モリキャパシタ１２４の端子間電圧がリーク等により変
化を受けない期間、サンプル期間終了時の入力信号瞬時
時を忠実に再現する。図１３にＴ／Ｈモード時の入出力
関係を示す。Ｔ／Ｈモードのもつサンプリング効率１０
０％は優れた特長であり、多くのＳ／Ｈ回路がこのモー
ドで動作するようになっている。
【０００７】しかし、入力信号の変化が速くなると、充
電時定数を充分に小さくする必要が生じる。これには限
界があり、Ｔ／Ｈモードはサンプリングゲートの導通時
間が長くなるため、広帯域化は困難であるとされてい
る。これについては、 文献１："Design Consideration in the Microwave Tra
nsition Analyzer",Hewlett-Packard Journal, Oct.199
2, p.65 に詳しい。
電時定数を充分に小さくする必要が生じる。これには限
界があり、Ｔ／Ｈモードはサンプリングゲートの導通時
間が長くなるため、広帯域化は困難であるとされてい
る。これについては、 文献１："Design Consideration in the Microwave Tra
nsition Analyzer",Hewlett-Packard Journal, Oct.199
2, p.65 に詳しい。
【０００８】ストローブモードはサンプル期間を短くし
てＳ／Ｈ回路の広帯域化を図ったモードであり、サンプ
リング・オシロスコープに代表される高速機器、例えば
十ないし数十ＧＨｚの等価帯域をもつ機器では、ストロ
ーブモードの使用が支配的である。図１４にストローブ
モードの入出力関係を示す。サンプリング効率は１以下
となり、同じ入力レベルをサンプルしてもそのたびに出
力レベルが異なる現象が現れる。この現象は「サンプル
間干渉」、「ドットレスポンス＜１の状態」あるいは
「スムージング」と呼ばれる。
てＳ／Ｈ回路の広帯域化を図ったモードであり、サンプ
リング・オシロスコープに代表される高速機器、例えば
十ないし数十ＧＨｚの等価帯域をもつ機器では、ストロ
ーブモードの使用が支配的である。図１４にストローブ
モードの入出力関係を示す。サンプリング効率は１以下
となり、同じ入力レベルをサンプルしてもそのたびに出
力レベルが異なる現象が現れる。この現象は「サンプル
間干渉」、「ドットレスポンス＜１の状態」あるいは
「スムージング」と呼ばれる。
【０００９】ストローブモードのサンプル間干渉を防ぐ
ため、従来から、大別して二種の方式が採用されてい
る。第一は放電用抵抗をメモリキャパシタ１２４に並列
に設けるものであり、第二はＳ／Ｈ回路へ帰還をかける
ものである。いずれの方式でも、新たなサンプル動作に
より得られた電圧変化をパルス状に整形し、後段で再度
サンプルホールドを行う。
ため、従来から、大別して二種の方式が採用されてい
る。第一は放電用抵抗をメモリキャパシタ１２４に並列
に設けるものであり、第二はＳ／Ｈ回路へ帰還をかける
ものである。いずれの方式でも、新たなサンプル動作に
より得られた電圧変化をパルス状に整形し、後段で再度
サンプルホールドを行う。
【００１０】放電用抵抗をメモリキャパシタに並列に設
けた場合の等価回路を図１５に示し、その入出力関係を
図１６に示す。メモリキャパシタ１２４には放電用抵抗
１５１が並列に接続され、メモリキャパシタ１２４の端
子電圧がバッファ・フィルタ回路１５２を通して出力さ
れる。バッファ・フィルタ回路１５２は、サンプル動作
により得られた電圧変化をパルス状に整形し、次段の低
等価帯域のＳ／Ｈ回路（「ストレッチャ」と呼ばれる）
に入力される。このストレッチャの等価回路には、前段
のＳ／Ｈ回路と同様に、スイッチ１５３、メモリキャパ
シタ１５４およびバッファ回路１５５が含まれる。この
回路構成において、スイッチ１２３およびメモリキャパ
シタ１２４によるサンプル動作は、メモリキャパシタ１
２４に蓄えられた前回までのサンプリング動作による電
荷を放電用抵抗１５１を通してすべて放電した後に行
う。すなわち、ε′＝０が実現される。これにより式
（１）は、 Ｖn ＝εＶin ……（３） と変形される。この出力Ｖn のピーク値を再び後段のス
トレッチャでサンプルホールドすると、その出力信号Ｖ
n ′が入力信号の瞬時値に比例した値となる。
けた場合の等価回路を図１５に示し、その入出力関係を
図１６に示す。メモリキャパシタ１２４には放電用抵抗
１５１が並列に接続され、メモリキャパシタ１２４の端
子電圧がバッファ・フィルタ回路１５２を通して出力さ
れる。バッファ・フィルタ回路１５２は、サンプル動作
により得られた電圧変化をパルス状に整形し、次段の低
等価帯域のＳ／Ｈ回路（「ストレッチャ」と呼ばれる）
に入力される。このストレッチャの等価回路には、前段
のＳ／Ｈ回路と同様に、スイッチ１５３、メモリキャパ
シタ１５４およびバッファ回路１５５が含まれる。この
回路構成において、スイッチ１２３およびメモリキャパ
シタ１２４によるサンプル動作は、メモリキャパシタ１
２４に蓄えられた前回までのサンプリング動作による電
荷を放電用抵抗１５１を通してすべて放電した後に行
う。すなわち、ε′＝０が実現される。これにより式
（１）は、 Ｖn ＝εＶin ……（３） と変形される。この出力Ｖn のピーク値を再び後段のス
トレッチャでサンプルホールドすると、その出力信号Ｖ
n ′が入力信号の瞬時値に比例した値となる。
【００１１】なお、米国特許第５，１３４，４０３号の
明細書には、ストローブ型の変形であるサンプル＆フィ
ルタが開示されている。このサンプル＆フィルタは、サ
ンプル動作によりメモリキャパシタに蓄えられた電荷を
低抵抗を通して急激に放電し、その出力をガウシアン・
フィルタに通すことで、バッファ・フィルタ回路の出力
波形の立ち上がりと立ち下がりの応答をほぼ対称に整形
する。この対称波形のピーク値をアナログ・ディジタル
変換することにより、ディジタイズされた出力信号
Ｖn ′が得られる。この機能は前述したストレッチャと
同等である。
明細書には、ストローブ型の変形であるサンプル＆フィ
ルタが開示されている。このサンプル＆フィルタは、サ
ンプル動作によりメモリキャパシタに蓄えられた電荷を
低抵抗を通して急激に放電し、その出力をガウシアン・
フィルタに通すことで、バッファ・フィルタ回路の出力
波形の立ち上がりと立ち下がりの応答をほぼ対称に整形
する。この対称波形のピーク値をアナログ・ディジタル
変換することにより、ディジタイズされた出力信号
Ｖn ′が得られる。この機能は前述したストレッチャと
同等である。
【００１２】ストローブモードのサンプル間干渉を防ぐ
ためにＳ／Ｈ回路へ帰還をかける方式の等価回路を図１
７に示し、その入出力関係の一例を図１８に示す。ここ
では、帰還作用によりε＝１を実現させた例を示す。メ
モリキャパシタ１２４の端子電圧は、キャパシタ１７１
およびバッファ・フィルタ回路１７２を通して出力され
る。バッファ・フィルタ回路１７２の出力は、スイッチ
１７３、メモリキャパシタ１７４およびバッファ回路１
７５からなる等価回路により表されるストレッチャに入
力される。バッファ回路１７５の出力はメモリキャパシ
タ１２４とキャパシタ１７１との接続点に帰還される。
ためにＳ／Ｈ回路へ帰還をかける方式の等価回路を図１
７に示し、その入出力関係の一例を図１８に示す。ここ
では、帰還作用によりε＝１を実現させた例を示す。メ
モリキャパシタ１２４の端子電圧は、キャパシタ１７１
およびバッファ・フィルタ回路１７２を通して出力され
る。バッファ・フィルタ回路１７２の出力は、スイッチ
１７３、メモリキャパシタ１７４およびバッファ回路１
７５からなる等価回路により表されるストレッチャに入
力される。バッファ回路１７５の出力はメモリキャパシ
タ１２４とキャパシタ１７１との接続点に帰還される。
【００１３】バッファ・フィルタ回路１７２の入力にキ
ャパシタ１７１を設けることで、その出力は、式（１）
の右辺第一項の値となる。この値をここではΔＶn と表
す。すなわち、 ΔＶn ＝ε（Ｖin−ε′Ｖn-1 ） ……（４） である。また、帰還信号でメモリキャパシタ１２４を一
定の電位に充電するので、ε′＝１が実現される。この
条件により、式（１）は、 Ｖn ＝ε（Ｖin−Ｖn-1,0 ）＋Ｖn-1,0 ……（５） と変形される。ここで、Ｖn-1,0 はｎ回目のサンプリン
グが行われる前のメモリキャパシタ１２４の電圧であ
る。一方、Ｖn,0 の値は、ｎ回目のサンプリングでチャ
ージされたΔＶn のκ倍（κは帰還率）が帰還してＶ
n-1,0 に加わった値であるから、 Ｖn,0 ＝κΔＶn ＋Ｖn-1,0 ……（６） の関係がある。ここでκ＝１／εに設定すると、 Ｖn,0 ＝ΔＶn ／ε＋Ｖn-1,0 ＝（Ｖin−Ｖn-1,0 ）＋Ｖn-1,0 ＝Ｖin ……（７） が得られる。この式は、帰還信号がメモリキャパシタ１
２４の端子間電圧をサンプル時の入力信号瞬時値にする
ことを示している。この式を式（５）に代入すると、 Ｖn ＝ε（Ｖin−Ｖin-1）＋Ｖin-1 ……（８） が得られる。したがって、後段に送られるサンプリング
情報は（Ｖi −Ｖi-1 ）の誤差情報となる。この誤差情
報を再びサンプル・ホールドした出力信号Ｖn ′、すな
わちバッファ回路１７５の出力は、 Ｖn ′＝ΣΔＶn ＋εＶi0 ＝εΣ（Ｖin−Ｖin-1）＋εＶi0 ＝εＶin ……（９） となる。したがって、出力信号Ｖn ′が入力信号の瞬時
値に比例した値となる。なお、式（９）において、εＶ
i0はサンプリングを行う以前のバッファ回路１７５の出
力であり、この出力が１／ε倍されて初期値Ｖi0として
Ｓ／Ｈ回路に帰還される。
ャパシタ１７１を設けることで、その出力は、式（１）
の右辺第一項の値となる。この値をここではΔＶn と表
す。すなわち、 ΔＶn ＝ε（Ｖin−ε′Ｖn-1 ） ……（４） である。また、帰還信号でメモリキャパシタ１２４を一
定の電位に充電するので、ε′＝１が実現される。この
条件により、式（１）は、 Ｖn ＝ε（Ｖin−Ｖn-1,0 ）＋Ｖn-1,0 ……（５） と変形される。ここで、Ｖn-1,0 はｎ回目のサンプリン
グが行われる前のメモリキャパシタ１２４の電圧であ
る。一方、Ｖn,0 の値は、ｎ回目のサンプリングでチャ
ージされたΔＶn のκ倍（κは帰還率）が帰還してＶ
n-1,0 に加わった値であるから、 Ｖn,0 ＝κΔＶn ＋Ｖn-1,0 ……（６） の関係がある。ここでκ＝１／εに設定すると、 Ｖn,0 ＝ΔＶn ／ε＋Ｖn-1,0 ＝（Ｖin−Ｖn-1,0 ）＋Ｖn-1,0 ＝Ｖin ……（７） が得られる。この式は、帰還信号がメモリキャパシタ１
２４の端子間電圧をサンプル時の入力信号瞬時値にする
ことを示している。この式を式（５）に代入すると、 Ｖn ＝ε（Ｖin−Ｖin-1）＋Ｖin-1 ……（８） が得られる。したがって、後段に送られるサンプリング
情報は（Ｖi −Ｖi-1 ）の誤差情報となる。この誤差情
報を再びサンプル・ホールドした出力信号Ｖn ′、すな
わちバッファ回路１７５の出力は、 Ｖn ′＝ΣΔＶn ＋εＶi0 ＝εΣ（Ｖin−Ｖin-1）＋εＶi0 ＝εＶin ……（９） となる。したがって、出力信号Ｖn ′が入力信号の瞬時
値に比例した値となる。なお、式（９）において、εＶ
i0はサンプリングを行う以前のバッファ回路１７５の出
力であり、この出力が１／ε倍されて初期値Ｖi0として
Ｓ／Ｈ回路に帰還される。
【００１４】以上のようなＳ／Ｈ回路へ帰還をかける方
式において、ドットレスポンスを可変できるような技術
が、例えば米国特許第４，０６９，４４７号の明細書あ
るいは特公昭５１−３４７５３号公報に開示されてい
る。
式において、ドットレスポンスを可変できるような技術
が、例えば米国特許第４，０６９，４４７号の明細書あ
るいは特公昭５１−３４７５３号公報に開示されてい
る。
【００１５】
【発明が解決しようとする課題】Ｓ／Ｈ回路に要求され
る基本性能および機能には、広い帯域、高いサンプルレ
ート、およびサンプル間の無干渉性（ドットレスポンス
＝１）がある。従来のＴ／ＨモードＳ／Ｈ回路は数百Ｍ
ｓｐｓまでの実績をもち、高サンプル化とサンプル間の
無干渉性には優れている。しかし、上述の文献１の６４
頁にも示されているように、数十ＧＨｚの広帯域化には
向いていない。一方、ストローブモードのＳ／Ｈ回路
は、数十ＧＨｚの帯域は実現できるが、サンプル間干渉
を抑えた場合のサンプルレートは一般に数ＭＨｚ以下で
ある。これは、メモリキャパシタに蓄えられた電荷を放
電するための時間、あるいは後段からＳ／Ｈ回路のスイ
ッチ（ゲート）部に帰還をかけるための時間を確保する
必要があるからである。
る基本性能および機能には、広い帯域、高いサンプルレ
ート、およびサンプル間の無干渉性（ドットレスポンス
＝１）がある。従来のＴ／ＨモードＳ／Ｈ回路は数百Ｍ
ｓｐｓまでの実績をもち、高サンプル化とサンプル間の
無干渉性には優れている。しかし、上述の文献１の６４
頁にも示されているように、数十ＧＨｚの広帯域化には
向いていない。一方、ストローブモードのＳ／Ｈ回路
は、数十ＧＨｚの帯域は実現できるが、サンプル間干渉
を抑えた場合のサンプルレートは一般に数ＭＨｚ以下で
ある。これは、メモリキャパシタに蓄えられた電荷を放
電するための時間、あるいは後段からＳ／Ｈ回路のスイ
ッチ（ゲート）部に帰還をかけるための時間を確保する
必要があるからである。
【００１６】ストローブモードの改良型である「サンプ
ル＆フィルタ」型では、５００Ｍｓｐｓの高サンプルレ
ートとサンプル間の無干渉とが実現されている。 文献２："A 4-GHz 8-b ADC System", IEEE J.of SCC, V
ol.26, No.12, Dec.1991, pp.1782 によれば、サンプル＆フィルタ方式では、２ｎｓの周期
でＡ／Ｄ変換を行うにあたり、フィルタ周波数帯域２５
０ＭＨｚ、１／１２８の分解能に収めるためのディジタ
イゼーション・ウインドウ、すわなちタイミング余裕度
が、１６０ｐｓである。すなわち、ｔ＝０においてＳ／
Ｈ回路でサンプリングを行い、１．９２ｎｓ≦ｔ≦２．
０８ｎｓにＡ／Ｄ変換を行った場合、出力レベルは、ｔ
＝２ｎｓでＡ／Ｄ変換を行ったときの１／１２８の誤差
範囲に収まる。このときのサンプル間干渉は１％以下で
ある。また、ガウシャン波形を得るための帯域は約２５
０ＭＨｚでよく、従来のトラックホールド型Ｓ／Ｈ回路
を用いたＡ／Ｄ変換システムが必要とする帯域の１／２
ですむ。
ル＆フィルタ」型では、５００Ｍｓｐｓの高サンプルレ
ートとサンプル間の無干渉とが実現されている。 文献２："A 4-GHz 8-b ADC System", IEEE J.of SCC, V
ol.26, No.12, Dec.1991, pp.1782 によれば、サンプル＆フィルタ方式では、２ｎｓの周期
でＡ／Ｄ変換を行うにあたり、フィルタ周波数帯域２５
０ＭＨｚ、１／１２８の分解能に収めるためのディジタ
イゼーション・ウインドウ、すわなちタイミング余裕度
が、１６０ｐｓである。すなわち、ｔ＝０においてＳ／
Ｈ回路でサンプリングを行い、１．９２ｎｓ≦ｔ≦２．
０８ｎｓにＡ／Ｄ変換を行った場合、出力レベルは、ｔ
＝２ｎｓでＡ／Ｄ変換を行ったときの１／１２８の誤差
範囲に収まる。このときのサンプル間干渉は１％以下で
ある。また、ガウシャン波形を得るための帯域は約２５
０ＭＨｚでよく、従来のトラックホールド型Ｓ／Ｈ回路
を用いたＡ／Ｄ変換システムが必要とする帯域の１／２
ですむ。
【００１７】しかし、「サンプル＆フィルタ」型は、５
００Ｍｓｐｓ（２ｎｓ）のサンプリングレートに対しＡ
／Ｄ変換を行うタイムウインドウが±８０ｐｓと狭く、
Ｓ／Ｈ出力信号とＡ／Ｄクロックとの間のスキュー調
整、あるいは温度および経時変化に対する対策が必要と
される。また、出力波形の対称性を最適化するフィルタ
は、製造の難しさや回路面積の点で、モノリシックＩＣ
には適していない。
００Ｍｓｐｓ（２ｎｓ）のサンプリングレートに対しＡ
／Ｄ変換を行うタイムウインドウが±８０ｐｓと狭く、
Ｓ／Ｈ出力信号とＡ／Ｄクロックとの間のスキュー調
整、あるいは温度および経時変化に対する対策が必要と
される。また、出力波形の対称性を最適化するフィルタ
は、製造の難しさや回路面積の点で、モノリシックＩＣ
には適していない。
【００１８】本発明は、以上の問題を解決し、広帯域、
高サンプルレートかつサンプル間の無干渉性を合わせも
つサンプリング装置を提供することを第一の目的とし、
回路構成をモノリシックＩＣ化に適した小型で広帯域の
ものにすることを第二の目的とし、Ｓ／Ｈ回路とＡ／Ｄ
変換器を含む出力情報のラッチ回路との間のタイミング
に関する制限を緩和して回路構成を簡単にすることを第
三の目的とし、温度その他に起因する素子間のスキュー
変化で利得変動を受けにくい安定なディジタイジングを
可能とすることを第四の目的とする。
高サンプルレートかつサンプル間の無干渉性を合わせも
つサンプリング装置を提供することを第一の目的とし、
回路構成をモノリシックＩＣ化に適した小型で広帯域の
ものにすることを第二の目的とし、Ｓ／Ｈ回路とＡ／Ｄ
変換器を含む出力情報のラッチ回路との間のタイミング
に関する制限を緩和して回路構成を簡単にすることを第
三の目的とし、温度その他に起因する素子間のスキュー
変化で利得変動を受けにくい安定なディジタイジングを
可能とすることを第四の目的とする。
【００１９】
【課題を解決するための手段】本発明のサンプリング装
置は、サンプリングコマンドが入力されるごとに被測定
信号の瞬時値を蓄えて出力するサンプルホールド手段
と、このサンプルホールド手段に蓄えられた値に対応す
るサンプル値を出力する出力手段とを備えたサンプリン
グ装置において、サンプルホールド手段は、前回までの
サンプリング動作で蓄えられていた値に新たに入力され
た被測定信号の瞬時値と蓄えられていた値との差分のε
倍（０＜ε＜１）の値を重畳して新たな出力とし、次の
サンプリング動作の直前にはその値がε′倍（０＜ε′
≦１）に減衰する構成であり、出力手段はサンプルホー
ルド手段からのＮ回目の入力値から前回の入力値の〔１
−ε〕ε′倍を減算してＮ回目のサンプル値とする演算
手段を含むことを特徴とする。
置は、サンプリングコマンドが入力されるごとに被測定
信号の瞬時値を蓄えて出力するサンプルホールド手段
と、このサンプルホールド手段に蓄えられた値に対応す
るサンプル値を出力する出力手段とを備えたサンプリン
グ装置において、サンプルホールド手段は、前回までの
サンプリング動作で蓄えられていた値に新たに入力され
た被測定信号の瞬時値と蓄えられていた値との差分のε
倍（０＜ε＜１）の値を重畳して新たな出力とし、次の
サンプリング動作の直前にはその値がε′倍（０＜ε′
≦１）に減衰する構成であり、出力手段はサンプルホー
ルド手段からのＮ回目の入力値から前回の入力値の〔１
−ε〕ε′倍を減算してＮ回目のサンプル値とする演算
手段を含むことを特徴とする。
【００２０】演算手段のひとつの態様として、サンプル
ホールド手段の出力が正相入力される差動回路と、連続
する２度のサンプリングにおいて、最初のサンプリング
時には零信号、２回目のサンプリング時は最初のサンプ
リングで得られた値の（１−ε）ε′倍の値を差動回路
に逆相入力する帰還手段と、連続する２度のサンプリン
グのうち２回目に得られた値をラッチして出力するラッ
チ手段とを含むことができる。ここで、「正相入力」お
よび「逆相入力」は相対的な意味で用いており、サンプ
ルホールド手段の出力を反転入力とし、帰還信号を非反
転入力とすることも可能である。サンプリングのタイミ
ングごとに差動回路の出力をディジタル信号に変換して
ラッチ手段に出力するＡ／Ｄ変換器を備え、帰還手段
は、このＡ／Ｄ変換器の出力を分岐して１回目のサンプ
リングで得られた値をアナログ信号に変換するＤ／Ａ変
換器と、このＤ／Ａ変換器の出力を〔１−ε〕ε′倍す
る利得変換手段とを含むことがよい。
ホールド手段の出力が正相入力される差動回路と、連続
する２度のサンプリングにおいて、最初のサンプリング
時には零信号、２回目のサンプリング時は最初のサンプ
リングで得られた値の（１−ε）ε′倍の値を差動回路
に逆相入力する帰還手段と、連続する２度のサンプリン
グのうち２回目に得られた値をラッチして出力するラッ
チ手段とを含むことができる。ここで、「正相入力」お
よび「逆相入力」は相対的な意味で用いており、サンプ
ルホールド手段の出力を反転入力とし、帰還信号を非反
転入力とすることも可能である。サンプリングのタイミ
ングごとに差動回路の出力をディジタル信号に変換して
ラッチ手段に出力するＡ／Ｄ変換器を備え、帰還手段
は、このＡ／Ｄ変換器の出力を分岐して１回目のサンプ
リングで得られた値をアナログ信号に変換するＤ／Ａ変
換器と、このＤ／Ａ変換器の出力を〔１−ε〕ε′倍す
る利得変換手段とを含むことがよい。
【００２１】演算手段の別の態様として、サンプルホー
ルド手段の出力を二分岐する分岐手段と、この分岐手段
の一方の出力が正相入力される差動回路と、この分岐手
段の他方の出力を１サンプリング時間だけ遅らせ、かつ
その利得を〔１−ε〕ε′倍にして差動回路の逆相入力
に供給する手段とを含むこともできる。
ルド手段の出力を二分岐する分岐手段と、この分岐手段
の一方の出力が正相入力される差動回路と、この分岐手
段の他方の出力を１サンプリング時間だけ遅らせ、かつ
その利得を〔１−ε〕ε′倍にして差動回路の逆相入力
に供給する手段とを含むこともできる。
【００２２】演算手段をディジタル処理により実現する
こともできる。すなわち、演算手段は、サンプルホール
ド手段の出力をディジタル信号に変換するＡ／Ｄ変換器
と、このＡ／Ｄ変換器の出力を二つに分岐し、その一方
を１サンプリング時間だけ遅らせ、かつその値を〔１−
ε〕ε′倍して他方から減算するディジタル信号処理手
段とを含むことができる。
こともできる。すなわち、演算手段は、サンプルホール
ド手段の出力をディジタル信号に変換するＡ／Ｄ変換器
と、このＡ／Ｄ変換器の出力を二つに分岐し、その一方
を１サンプリング時間だけ遅らせ、かつその値を〔１−
ε〕ε′倍して他方から減算するディジタル信号処理手
段とを含むことができる。
【００２３】また、演算手段が、サンプルホールド手段
の出力をディジタル信号に変換するＡ／Ｄ変換器と、こ
のＡ／Ｄ変換器の出力値を複数蓄える記憶手段と、この
記憶手段から連続して蓄えられた二つの値を読み出し、
先に蓄えられた値を〔１−ε〕ε′倍して後に蓄えられ
た値から減算する処理手段とを含むこともできる。
の出力をディジタル信号に変換するＡ／Ｄ変換器と、こ
のＡ／Ｄ変換器の出力値を複数蓄える記憶手段と、この
記憶手段から連続して蓄えられた二つの値を読み出し、
先に蓄えられた値を〔１−ε〕ε′倍して後に蓄えられ
た値から減算する処理手段とを含むこともできる。
【００２４】
【作用】ストローブモードのＳ／Ｈ回路にはサンプル間
の干渉を許容し、その一方で、簡易なアルゴリズムを用
いた後段のプロセッシング回路によりサンプル間干渉を
打ち消す。従来のストローブ型Ｓ／Ｈ回路は、サンプリ
ング動作が行われたときの入力信号の瞬時値に比例する
値をメモリキャパシタ出力として得ようとするものであ
った。これに対して本発明では、メモリキャパシタの機
能は瞬時値情報を蓄えるだけとし、瞬時値確定は単純な
演算で高速に行う。
の干渉を許容し、その一方で、簡易なアルゴリズムを用
いた後段のプロセッシング回路によりサンプル間干渉を
打ち消す。従来のストローブ型Ｓ／Ｈ回路は、サンプリ
ング動作が行われたときの入力信号の瞬時値に比例する
値をメモリキャパシタ出力として得ようとするものであ
った。これに対して本発明では、メモリキャパシタの機
能は瞬時値情報を蓄えるだけとし、瞬時値確定は単純な
演算で高速に行う。
【００２５】
【実施例】図１は本発明第一実施例のサンプリング装置
を示すブロック構成図である。この装置は、サンプリン
グコマンドを発生するパルス発生器３を備え、サンプリ
ングコマンドが入力されるごとに被測定信号の瞬時値を
蓄えて出力するサンプルホールド手段としてＳ／Ｈ回路
２を備え、このＳ／Ｈ回路２に蓄えられた値に対応する
サンプル値を出力する出力手段として演算増幅器４、Ａ
／Ｄ変換器５、Ｄ／Ａ変換器６、減衰器７、ラッチ回路
８および分周器９を備える。Ｓ／Ｈ回路２は、前回まで
のサンプリング動作で蓄えられていた値に新たに入力さ
れた被測定信号の瞬時値と蓄えられていた値との差分の
ε倍（０＜ε＜１）の値を重畳して新たな出力とし、次
のサンプリング動作の直前にはその値がε′倍（０＜
ε′≦１）に減衰する構成である。差動増幅器４、Ａ／
Ｄ変換器５、Ｄ／Ａ変換器６、減衰器７、ラッチ回路８
および分周器９は、Ｓ／Ｈ回路２からのＮ回目の入力値
から前回の入力値の〔１−ε〕ε′倍を減算してＮ回目
のサンプル値とする。
を示すブロック構成図である。この装置は、サンプリン
グコマンドを発生するパルス発生器３を備え、サンプリ
ングコマンドが入力されるごとに被測定信号の瞬時値を
蓄えて出力するサンプルホールド手段としてＳ／Ｈ回路
２を備え、このＳ／Ｈ回路２に蓄えられた値に対応する
サンプル値を出力する出力手段として演算増幅器４、Ａ
／Ｄ変換器５、Ｄ／Ａ変換器６、減衰器７、ラッチ回路
８および分周器９を備える。Ｓ／Ｈ回路２は、前回まで
のサンプリング動作で蓄えられていた値に新たに入力さ
れた被測定信号の瞬時値と蓄えられていた値との差分の
ε倍（０＜ε＜１）の値を重畳して新たな出力とし、次
のサンプリング動作の直前にはその値がε′倍（０＜
ε′≦１）に減衰する構成である。差動増幅器４、Ａ／
Ｄ変換器５、Ｄ／Ａ変換器６、減衰器７、ラッチ回路８
および分周器９は、Ｓ／Ｈ回路２からのＮ回目の入力値
から前回の入力値の〔１−ε〕ε′倍を減算してＮ回目
のサンプル値とする。
【００２６】入力端子１には被測定信号が入力される。
Ｓ／Ｈ回路２は、ゲート効率がεで０次ホールドのホー
ルド特性をもち、ある定められた時刻にパルス発生器３
から入力されるサンプリングコマンド信号により、入力
端子１に印加された被測定信号の瞬時値をサンプリング
し、その値をホールドする。Ｓ／Ｈ回路２のホールド出
力は、帯域制限がなされたハイインピーダンス入力をも
つ差動増幅器４に入力される。ここで、簡単のため、差
動増幅器４の直流および低周波数領域の増幅率を１とす
る。差動増幅器４は、Ｓ／Ｈ回路２からの入力値と反転
入力端子に印加されている電圧との差を出力する。差動
増幅器４の出力はＡ／Ｄ変換器５に入力され、このＡ／
Ｄ変換器５は、前記のサンプリングコマンド信号よりあ
る定められた時間が経過した後に、パルス発生器３から
印加されるＡ／Ｄクロック信号にしたがって、差動増幅
器４からの入力をディジタイズしてディジタル信号に変
換する。得られたディジタル信号出力はＤ／Ａ変換器６
とラッチ回路８とに入力される。Ｄ／Ａ変換器６は、Ａ
／Ｄクロック信号を分周器９により２分周した信号に制
御され、ディジタル信号に対応したアナログ信号を出力
する。ラッチ回路８は、同じく分周器９からの信号によ
り制御され、ディジタル信号を保持して出力する。Ｄ／
Ａ変換器６のアナログ信号出力は減衰器７に入力され、
あらかじめ定められた減衰率αにその値が減じられた後
に、差動増幅器４の反転入力端子に供給される。
Ｓ／Ｈ回路２は、ゲート効率がεで０次ホールドのホー
ルド特性をもち、ある定められた時刻にパルス発生器３
から入力されるサンプリングコマンド信号により、入力
端子１に印加された被測定信号の瞬時値をサンプリング
し、その値をホールドする。Ｓ／Ｈ回路２のホールド出
力は、帯域制限がなされたハイインピーダンス入力をも
つ差動増幅器４に入力される。ここで、簡単のため、差
動増幅器４の直流および低周波数領域の増幅率を１とす
る。差動増幅器４は、Ｓ／Ｈ回路２からの入力値と反転
入力端子に印加されている電圧との差を出力する。差動
増幅器４の出力はＡ／Ｄ変換器５に入力され、このＡ／
Ｄ変換器５は、前記のサンプリングコマンド信号よりあ
る定められた時間が経過した後に、パルス発生器３から
印加されるＡ／Ｄクロック信号にしたがって、差動増幅
器４からの入力をディジタイズしてディジタル信号に変
換する。得られたディジタル信号出力はＤ／Ａ変換器６
とラッチ回路８とに入力される。Ｄ／Ａ変換器６は、Ａ
／Ｄクロック信号を分周器９により２分周した信号に制
御され、ディジタル信号に対応したアナログ信号を出力
する。ラッチ回路８は、同じく分周器９からの信号によ
り制御され、ディジタル信号を保持して出力する。Ｄ／
Ａ変換器６のアナログ信号出力は減衰器７に入力され、
あらかじめ定められた減衰率αにその値が減じられた後
に、差動増幅器４の反転入力端子に供給される。
【００２７】図２は第一実施例の動作を示すタイムチャ
ートである。
ートである。
【００２８】入力端子１に印加された入力信号Ｖi はＳ
／Ｈ回路２に入力し、パルス発生器３から時刻ｔn （ｎ
は正整数）に入力するサンプリングコマンドにより、そ
の瞬時値Ｖinがサンプリングされる。パルス発生器３
は、サンプリング周期Ｔごとにサンプリングコマンドを
出力するとともに、それより時間Ｔ′遅れたｔn ′に、
Ａ／Ｄクロックを発生する。
／Ｈ回路２に入力し、パルス発生器３から時刻ｔn （ｎ
は正整数）に入力するサンプリングコマンドにより、そ
の瞬時値Ｖinがサンプリングされる。パルス発生器３
は、サンプリング周期Ｔごとにサンプリングコマンドを
出力するとともに、それより時間Ｔ′遅れたｔn ′に、
Ａ／Ｄクロックを発生する。
【００２９】Ｓ／Ｈ回路２のゲート効率をεとすると、
サンプリング直後のＳ／Ｈ回路２の出力Ｖsnは、 Ｖsn＝ε（Ｖin−Ｖhn-1）＋Ｖhn-1 ……（１０） と表される。ここでＶhn-1は、前回の時刻ｔn-1 に行わ
れたサンプリングのホールド時間経過後のＳ／Ｈ回路２
の出力である。ストローブ型のＳ／Ｈ回路ではサンプル
動作期間に比べホールド期間が充分に長いので、Ｖhn-1
は、サンプリングにより得られたＶsn-1のサンプリング
周期Ｔ後のＳ／Ｈ出力とみなせる。理想的な０次ホール
ド回路ではＶhn-1＝Ｖsn-1であるが、Ｓ／Ｈ回路２を構
成するサンプリングゲートやＳ／Ｈ回路２の出力を受け
るバッファのリーケージによる悪影響（一般にはオフセ
ットとなる）を避けるために、ホールド回路に有限の抵
抗が挿入される場合が多く、その場合には、Ｓ／Ｈ回路
２のサンプリング後ｔ時間経過したときの出力Ｖ
hn-1(t) が、ホールド容量と挿入された抵抗とで定まる
時定数τを用いて、 Ｖhn-1(t) ＝Ｖsn-1・ｅｘｐ（−Ｔ／τ） と表される。ここで、ε′＝ｅｘｐ（−Ｔ／τ）とすれ
ば、 Ｖhn-1＝ε′Ｖsn-1 ……（１１） となる。
サンプリング直後のＳ／Ｈ回路２の出力Ｖsnは、 Ｖsn＝ε（Ｖin−Ｖhn-1）＋Ｖhn-1 ……（１０） と表される。ここでＶhn-1は、前回の時刻ｔn-1 に行わ
れたサンプリングのホールド時間経過後のＳ／Ｈ回路２
の出力である。ストローブ型のＳ／Ｈ回路ではサンプル
動作期間に比べホールド期間が充分に長いので、Ｖhn-1
は、サンプリングにより得られたＶsn-1のサンプリング
周期Ｔ後のＳ／Ｈ出力とみなせる。理想的な０次ホール
ド回路ではＶhn-1＝Ｖsn-1であるが、Ｓ／Ｈ回路２を構
成するサンプリングゲートやＳ／Ｈ回路２の出力を受け
るバッファのリーケージによる悪影響（一般にはオフセ
ットとなる）を避けるために、ホールド回路に有限の抵
抗が挿入される場合が多く、その場合には、Ｓ／Ｈ回路
２のサンプリング後ｔ時間経過したときの出力Ｖ
hn-1(t) が、ホールド容量と挿入された抵抗とで定まる
時定数τを用いて、 Ｖhn-1(t) ＝Ｖsn-1・ｅｘｐ（−Ｔ／τ） と表される。ここで、ε′＝ｅｘｐ（−Ｔ／τ）とすれ
ば、 Ｖhn-1＝ε′Ｖsn-1 ……（１１） となる。
【００３０】Ｓ／Ｈ回路２の出力Ｖsnは差動増幅器４の
正相入力端子に入力される。差動増幅器４の逆相入力に
はＤ／Ａ変換器６の出力がα倍されて入力される。Ｄ／
Ａ変換器６は、時刻ｔn-2 ″からｔn-1 ″の期間は零を
出力し、ｔn-1 ″からｔn ″までの期間はＡ／Ｄ変換器
５の出力であるＶon-1のα倍の値を出力する。このよう
なＤ／Ａ変換器６の二つの出力状態は、コントロール信
号の高レベルと低レベルとにより選択され、そのコント
ロール信号は時刻ｔn ′にわずかに遅れた時刻ｔn ″に
レベル変化を起こすＡ／Ｄクロックを２分周することに
より得られる。
正相入力端子に入力される。差動増幅器４の逆相入力に
はＤ／Ａ変換器６の出力がα倍されて入力される。Ｄ／
Ａ変換器６は、時刻ｔn-2 ″からｔn-1 ″の期間は零を
出力し、ｔn-1 ″からｔn ″までの期間はＡ／Ｄ変換器
５の出力であるＶon-1のα倍の値を出力する。このよう
なＤ／Ａ変換器６の二つの出力状態は、コントロール信
号の高レベルと低レベルとにより選択され、そのコント
ロール信号は時刻ｔn ′にわずかに遅れた時刻ｔn ″に
レベル変化を起こすＡ／Ｄクロックを２分周することに
より得られる。
【００３１】時間を遡ってｔn-2 ″≦ｔ≦ｔn-1 ″のと
きには、コントロール信号は低レベルであり、Ｄ／Ａ変
換器６の出力は零である。このとき、差動増幅器４はＳ
／Ｈ回路２からの入力をそのまま出力するので、ｔ＝ｔ
n-1 ′のときの差動増幅器４の出力はＶsn-1（＝
Ｖon-1）である。ｔn-1 ″≦ｔ≦ｔn ″のときには、コ
ントロール信号は高レベルであり、Ｄ／Ａ変換器６の出
力はＡ／Ｄ変換器５の出力に応じた値、すなわちＶsn-1
である。このとき、差動増幅器４の正相端子にはＳ／Ｈ
回路２からの出力Ｖsnが、また逆相端子にはＤ／Ａ変換
器６の出力のα倍の値が入力される。この結果、ｔ＝ｔ
n ′のときの差動増幅器４の出力Ｖonは、ＶsnとαＶ
on-1との差分となる。すなわち、 Ｖon＝Ｖsn−αＶon-1 ……（１２） である。ただし、ここでは単純化のため差動増幅器４の
利得を１と仮定している。
きには、コントロール信号は低レベルであり、Ｄ／Ａ変
換器６の出力は零である。このとき、差動増幅器４はＳ
／Ｈ回路２からの入力をそのまま出力するので、ｔ＝ｔ
n-1 ′のときの差動増幅器４の出力はＶsn-1（＝
Ｖon-1）である。ｔn-1 ″≦ｔ≦ｔn ″のときには、コ
ントロール信号は高レベルであり、Ｄ／Ａ変換器６の出
力はＡ／Ｄ変換器５の出力に応じた値、すなわちＶsn-1
である。このとき、差動増幅器４の正相端子にはＳ／Ｈ
回路２からの出力Ｖsnが、また逆相端子にはＤ／Ａ変換
器６の出力のα倍の値が入力される。この結果、ｔ＝ｔ
n ′のときの差動増幅器４の出力Ｖonは、ＶsnとαＶ
on-1との差分となる。すなわち、 Ｖon＝Ｖsn−αＶon-1 ……（１２） である。ただし、ここでは単純化のため差動増幅器４の
利得を１と仮定している。
【００３２】式（１０）、（１１）および（１２）を整
理する。式（１２）に式（１０）を代入すると、 Ｖon＝ε（Ｖin−Ｖhn-1）＋Ｖhn-1−αＶon-1 となり、これに式（１１）を代入すると、 Ｖon＝ε（Ｖin−ε′Ｖsn-1）＋ε′Ｖsn-1−αＶon-1 ＝εＶin＋Ｖsn-1（ε′−εε′）−αＶon-1 となる。さらに、Ｖsn-1＝Ｖon-1から、 Ｖon＝εＶin＋Ｖsn-1（ε′−εε′−α） となる。ゆえに、αの値を、 α＝ε′（１−ε） ……（１３） と定めれば、Ｖonとして、 Ｖon＝εＶin ……（１４） が得られる。
理する。式（１２）に式（１０）を代入すると、 Ｖon＝ε（Ｖin−Ｖhn-1）＋Ｖhn-1−αＶon-1 となり、これに式（１１）を代入すると、 Ｖon＝ε（Ｖin−ε′Ｖsn-1）＋ε′Ｖsn-1−αＶon-1 ＝εＶin＋Ｖsn-1（ε′−εε′）−αＶon-1 となる。さらに、Ｖsn-1＝Ｖon-1から、 Ｖon＝εＶin＋Ｖsn-1（ε′−εε′−α） となる。ゆえに、αの値を、 α＝ε′（１−ε） ……（１３） と定めれば、Ｖonとして、 Ｖon＝εＶin ……（１４） が得られる。
【００３３】差動増幅器４の出力Ｖon-1あるいはＶ
onは、Ａ／Ｄ変換器５に入力される。Ａ／Ｄ変換器５
は、サンプリングコマンドよりＴ′（＜Ｔ）遅れて出力
されるパルス発生器３のＡ／Ｄクロックを受けて、Ｖ
on-1あるいはＶonをディジタル信号に変換する。このデ
ィジタル信号はＤ／Ａ変換器６に入力される。Ｄ／Ａ変
換器６は、前述したように、ｔn ′≦ｔ≦ｔn+1 ′の期
間は入力信号をアナログ信号に再変換して出力し、減衰
器７はそのレベルをα倍、すなわちε′（１−ε）倍し
て差動増幅器４の逆相端子に供給する。Ａ／Ｄ変換器５
の出力ディジタル信号はまた、ラッチ回路８に供給され
る。このラッチ回路８は、前述したコントロール信号の
高レベルから低レベルへの変化を利用して発生させたラ
ッチコマンドにより動作して時刻ｔn ″以降にディジタ
ル信号を保持し、出力端子１０に、ｔ＝ｔn のときの入
力信号Ｖi の瞬時値データＶinとして出力する。
onは、Ａ／Ｄ変換器５に入力される。Ａ／Ｄ変換器５
は、サンプリングコマンドよりＴ′（＜Ｔ）遅れて出力
されるパルス発生器３のＡ／Ｄクロックを受けて、Ｖ
on-1あるいはＶonをディジタル信号に変換する。このデ
ィジタル信号はＤ／Ａ変換器６に入力される。Ｄ／Ａ変
換器６は、前述したように、ｔn ′≦ｔ≦ｔn+1 ′の期
間は入力信号をアナログ信号に再変換して出力し、減衰
器７はそのレベルをα倍、すなわちε′（１−ε）倍し
て差動増幅器４の逆相端子に供給する。Ａ／Ｄ変換器５
の出力ディジタル信号はまた、ラッチ回路８に供給され
る。このラッチ回路８は、前述したコントロール信号の
高レベルから低レベルへの変化を利用して発生させたラ
ッチコマンドにより動作して時刻ｔn ″以降にディジタ
ル信号を保持し、出力端子１０に、ｔ＝ｔn のときの入
力信号Ｖi の瞬時値データＶinとして出力する。
【００３４】以上の動作において、式（１４）から、期
間ｔn ′からｔn+1 ′までの差動増幅器４の出力が入力
信号Ｖi のサンプリング時の瞬時値Ｖinに比例してお
り、前回のサンプリングにより得られた出力Ｖon-1の干
渉を完全に打ち消して、ドットレスポンス＝１を実現す
ることができる。このように、サンプル間干渉をもつ相
連続する二つのデータから、簡単な演算を施すことで、
サンプル間干渉をもたないデータを得ることができる。
間ｔn ′からｔn+1 ′までの差動増幅器４の出力が入力
信号Ｖi のサンプリング時の瞬時値Ｖinに比例してお
り、前回のサンプリングにより得られた出力Ｖon-1の干
渉を完全に打ち消して、ドットレスポンス＝１を実現す
ることができる。このように、サンプル間干渉をもつ相
連続する二つのデータから、簡単な演算を施すことで、
サンプル間干渉をもたないデータを得ることができる。
【００３５】ただし、この実施例では、入力信号瞬時値
を１回確定するために、Ｓ／Ｈ回路およびＡ／Ｄ変換器
が２回動作している。このため、サンプリングレートは
Ａ／Ｄ変換器の最大サンプリングレートの１／２に制限
される。それでもなお、Ｓ／Ｈ回路がサンプリングレー
トの制限要素とならないため、５００ＭｓｐｓのＡ／Ｄ
変換器を使用すれば、２５０Ｍｓｐｓのサンプリング装
置が実現できる。ちなみに、従来のストローブ型サンプ
リングオシロスコープは、数十ないし数百ｋΩという高
インピーダンスのＳ／Ｈ回路へ帰還する必要があるた
め、せいぜい数ＭＨｚのサンプリングレートしか得られ
なかった。
を１回確定するために、Ｓ／Ｈ回路およびＡ／Ｄ変換器
が２回動作している。このため、サンプリングレートは
Ａ／Ｄ変換器の最大サンプリングレートの１／２に制限
される。それでもなお、Ｓ／Ｈ回路がサンプリングレー
トの制限要素とならないため、５００ＭｓｐｓのＡ／Ｄ
変換器を使用すれば、２５０Ｍｓｐｓのサンプリング装
置が実現できる。ちなみに、従来のストローブ型サンプ
リングオシロスコープは、数十ないし数百ｋΩという高
インピーダンスのＳ／Ｈ回路へ帰還する必要があるた
め、せいぜい数ＭＨｚのサンプリングレートしか得られ
なかった。
【００３６】図３は本発明第二実施例のサンプリング装
置を示すブロック構成図である。この実施例では、Ｓ／
Ｈ回路２の出力をバッァ回路１１により二分岐し、一方
を差動増幅器４の正相入力へ直接に入力する。バッファ
回路１１のもう一方の出力はアナログ型の遅延回路１２
に入力され、ほぼサンプル周期に等しい遅延時間を経て
減衰器７に入力される。減衰器７は、入力レベルをα倍
に減衰させ、差動増幅器４の逆相端子に供給する。遅延
回路１２としては、例えば遅延線路を用いる。サンプル
レートが低い場合は遅延線路の占める面積が大きくなり
ＩＣ化には適さないが、例えばレートが１ＧＨｚ以上、
遅延時間にして１ｎｓ以下であれば、公知の遅延線路を
用いて容易にＩＣ上に構成できる。
置を示すブロック構成図である。この実施例では、Ｓ／
Ｈ回路２の出力をバッァ回路１１により二分岐し、一方
を差動増幅器４の正相入力へ直接に入力する。バッファ
回路１１のもう一方の出力はアナログ型の遅延回路１２
に入力され、ほぼサンプル周期に等しい遅延時間を経て
減衰器７に入力される。減衰器７は、入力レベルをα倍
に減衰させ、差動増幅器４の逆相端子に供給する。遅延
回路１２としては、例えば遅延線路を用いる。サンプル
レートが低い場合は遅延線路の占める面積が大きくなり
ＩＣ化には適さないが、例えばレートが１ＧＨｚ以上、
遅延時間にして１ｎｓ以下であれば、公知の遅延線路を
用いて容易にＩＣ上に構成できる。
【００３７】この実施例では、差動増幅器４の正相入力
端子にはＳ／Ｈ回路２のｎ回目の出力Ｖsnが、また逆相
端子には（ｎ−１）回目のα倍の信号、すなわちαＶ
sn-1が入力される。したがって、差動増幅器４の出力に
は、第一実施例と同様に、式（１２）で表される信号Ｖ
onが得られる。第一実施例と同様にαの値を式（１３）
により定めれば、Ｖonが式（１４）で表され、ドットレ
スポンス＝１が実現される。
端子にはＳ／Ｈ回路２のｎ回目の出力Ｖsnが、また逆相
端子には（ｎ−１）回目のα倍の信号、すなわちαＶ
sn-1が入力される。したがって、差動増幅器４の出力に
は、第一実施例と同様に、式（１２）で表される信号Ｖ
onが得られる。第一実施例と同様にαの値を式（１３）
により定めれば、Ｖonが式（１４）で表され、ドットレ
スポンス＝１が実現される。
【００３８】差動増幅器４の出力はＡ／Ｄ変換器１３と
トラックホールド回路１４とに供給される。Ａ／Ｄ変換
器１３はサンプル間干渉のなくなった信号をディジタイ
ズし、コード化して出力する。トラックホールド回路１
４は、Ｖonをサンプルホールドし、出力波形を階段波に
整形してアナログ値として出力する。
トラックホールド回路１４とに供給される。Ａ／Ｄ変換
器１３はサンプル間干渉のなくなった信号をディジタイ
ズし、コード化して出力する。トラックホールド回路１
４は、Ｖonをサンプルホールドし、出力波形を階段波に
整形してアナログ値として出力する。
【００３９】この実施例は、サンプリングを２回行って
入力の瞬時値を確定する第一実施例とは異なり、連続し
て行われるサンプリングデータの相連続する組み合わせ
を順次シフトすることで、ｎ回のサンプリングでｎ−１
個の干渉の無いデータを得る。このため、第一実施例よ
りもさらに高速のサンプリングレートを実現できる。
入力の瞬時値を確定する第一実施例とは異なり、連続し
て行われるサンプリングデータの相連続する組み合わせ
を順次シフトすることで、ｎ回のサンプリングでｎ−１
個の干渉の無いデータを得る。このため、第一実施例よ
りもさらに高速のサンプリングレートを実現できる。
【００４０】図４は本発明第三実施例のサンプリング装
置を示すブロック構成図である。前述した二つの実施例
では、アナログ信号の段階で演算を行ってサンプル間干
渉を無くし、それをＡ／Ｄ変換器によりディジタイズし
ていた。これに対し第三実施例では、サンプル間干渉を
もつＳ／Ｈ回路２の出力ＶsnをＡ／Ｄ変換器２１で直接
にディジタイズし、コード化してディジタル信号プロセ
ッサ２２に入力する。この入力データを〔Ｖsn〕と表
す。ディジタル信号プロセッサ２２内では、入力信号を
二分岐し、一方をアダー２５に、他方をラッチ回路２３
および乗算器２４で構成される演算部に入力する。ラッ
チ回路２３はＳ／Ｈ回路２のひとつ前の出力Ｖsn-1を表
すデータ〔Ｖsn-1〕を記憶し、乗算器２４に出力する。
乗算器２４は、ラッチ回路２３からのデータを−α倍に
相当するデータ〔−αＶsn-1〕に変換し、アダー２５に
出力する。アダー２５は、Ａ／Ｄ変換器２１の出力デー
タ〔Ｖsn〕と乗算器２４の出力データ〔−αＶsn-1〕と
を加算し、〔Ｖon〕として出力する。図５にディジタル
信号プロサッセ２２の動作を表すタイムチャートを示
す。
置を示すブロック構成図である。前述した二つの実施例
では、アナログ信号の段階で演算を行ってサンプル間干
渉を無くし、それをＡ／Ｄ変換器によりディジタイズし
ていた。これに対し第三実施例では、サンプル間干渉を
もつＳ／Ｈ回路２の出力ＶsnをＡ／Ｄ変換器２１で直接
にディジタイズし、コード化してディジタル信号プロセ
ッサ２２に入力する。この入力データを〔Ｖsn〕と表
す。ディジタル信号プロセッサ２２内では、入力信号を
二分岐し、一方をアダー２５に、他方をラッチ回路２３
および乗算器２４で構成される演算部に入力する。ラッ
チ回路２３はＳ／Ｈ回路２のひとつ前の出力Ｖsn-1を表
すデータ〔Ｖsn-1〕を記憶し、乗算器２４に出力する。
乗算器２４は、ラッチ回路２３からのデータを−α倍に
相当するデータ〔−αＶsn-1〕に変換し、アダー２５に
出力する。アダー２５は、Ａ／Ｄ変換器２１の出力デー
タ〔Ｖsn〕と乗算器２４の出力データ〔−αＶsn-1〕と
を加算し、〔Ｖon〕として出力する。図５にディジタル
信号プロサッセ２２の動作を表すタイムチャートを示
す。
【００４１】一般にディジタル乗算器の動作速度は遅い
ため、本実施例で高いサンプリングレートを実現するこ
とは困難である。しかし、αの値を１／２、すなわちＳ
／Ｈ回路のサンプリング効率εを１／２に設定し、ま
た、ホールド時定数をサンプリングレートに対して充分
に大きくとりε′を１に設定すれば、乗算をビットシフ
トと極性反転だけで実現でき、高速の演算が可能となっ
て高サンプリングレートを実現できる。
ため、本実施例で高いサンプリングレートを実現するこ
とは困難である。しかし、αの値を１／２、すなわちＳ
／Ｈ回路のサンプリング効率εを１／２に設定し、ま
た、ホールド時定数をサンプリングレートに対して充分
に大きくとりε′を１に設定すれば、乗算をビットシフ
トと極性反転だけで実現でき、高速の演算が可能となっ
て高サンプリングレートを実現できる。
【００４２】図６は本発明第四実施例のサンプリング装
置を示すブロック構成図である。この実施例は、Ａ／Ｄ
変換器２１の出力値を複数蓄えるＦＩＳＯ（First-In S
low-Out ）メモリ３１を用いたことが第三実施例と大き
く異なる。ＦＩＳＯメモリ３１は、サンプル間干渉をも
つ信号〔Ｖsn〕を、補正無しに、前もって定められるデ
ータ数、例えば１ｋデータを高速に蓄積する。蓄積が終
了するとＦＩＳＯメモリ３１は、演算部３２内のクロッ
ク発生部３３が出力する読み出しクロックにしたがっ
て、相連続する２データを順次出力する。演算部３２で
は、乗算器３４およびアダー３５により式（１２）の演
算を行い、サンプル間干渉を無くしたデータを得る。演
算部３２としては、ディジタル信号プロセッサあるいは
コンピュータを用いる。
置を示すブロック構成図である。この実施例は、Ａ／Ｄ
変換器２１の出力値を複数蓄えるＦＩＳＯ（First-In S
low-Out ）メモリ３１を用いたことが第三実施例と大き
く異なる。ＦＩＳＯメモリ３１は、サンプル間干渉をも
つ信号〔Ｖsn〕を、補正無しに、前もって定められるデ
ータ数、例えば１ｋデータを高速に蓄積する。蓄積が終
了するとＦＩＳＯメモリ３１は、演算部３２内のクロッ
ク発生部３３が出力する読み出しクロックにしたがっ
て、相連続する２データを順次出力する。演算部３２で
は、乗算器３４およびアダー３５により式（１２）の演
算を行い、サンプル間干渉を無くしたデータを得る。演
算部３２としては、ディジタル信号プロセッサあるいは
コンピュータを用いる。
【００４３】この実施例では、サンプリング回数がメモ
リ容量により制限されるものの、サンプリングレートを
制限する要素がＡ／Ｄ変換器のサンプルレートとなり、
現在の技術レベルでも数百Ｍｓｐｓから数Ｇｓｐｓのサ
ンプルレートが可能である。また、Ａ／Ｄ変換器とディ
ジタルメモリの代わりにアナログメモリを用いることも
可能である。
リ容量により制限されるものの、サンプリングレートを
制限する要素がＡ／Ｄ変換器のサンプルレートとなり、
現在の技術レベルでも数百Ｍｓｐｓから数Ｇｓｐｓのサ
ンプルレートが可能である。また、Ａ／Ｄ変換器とディ
ジタルメモリの代わりにアナログメモリを用いることも
可能である。
【００４４】以上の説明では演算部の構成例とサンプル
レートを中心に説明したが、いずれの実施例でも、Ｓ／
Ｈ回路にはドットレスポンス＝１を実現するための付加
回路を必要とせず、簡単で高周波特性に優れたＳ／Ｈ回
路の構成が可能である。
レートを中心に説明したが、いずれの実施例でも、Ｓ／
Ｈ回路にはドットレスポンス＝１を実現するための付加
回路を必要とせず、簡単で高周波特性に優れたＳ／Ｈ回
路の構成が可能である。
【００４５】先に説明した従来例のサンプル＆フィルタ
方式も同様な特長をもち、かつ演算部が不要である。し
かし、本発明では、演算部を設けることで、Ｓ／Ｈ回路
出力をラッチする時間タイミング、例えばＡ／Ｄ変換器
のＡ／ＤクロックとＳ／Ｈ回路のサンプリングコマンド
との時間間隔の余裕度がサンプル＆フィルタ方式に比較
して格段に優れている。これについて、上述した文献２
に示された数字を用いて説明する。
方式も同様な特長をもち、かつ演算部が不要である。し
かし、本発明では、演算部を設けることで、Ｓ／Ｈ回路
出力をラッチする時間タイミング、例えばＡ／Ｄ変換器
のＡ／ＤクロックとＳ／Ｈ回路のサンプリングコマンド
との時間間隔の余裕度がサンプル＆フィルタ方式に比較
して格段に優れている。これについて、上述した文献２
に示された数字を用いて説明する。
【００４６】図７は本発明におけるＳ／Ｈ回路の出力波
形とサンプル＆フィルタ方式の波形とを示す。サンプル
間干渉が１％以下（ｔ＝０のとき０．０１以下）、誤差
が１／１２５に収まるタイムウィンドウが１６０ｐｓと
なるガウス波形は、ほぼ、 ｙ(t) ＝ｅｘｐ〔−｛（ｔ−２）／０．９３｝2 〕 ……（１５） と表現される。ｔの単位はｎｓである。図８にはｔ＝０
近傍の拡大波形を示し、図９にはｔ＝２ｎｓ近傍の拡大
波形を示す。
形とサンプル＆フィルタ方式の波形とを示す。サンプル
間干渉が１％以下（ｔ＝０のとき０．０１以下）、誤差
が１／１２５に収まるタイムウィンドウが１６０ｐｓと
なるガウス波形は、ほぼ、 ｙ(t) ＝ｅｘｐ〔−｛（ｔ−２）／０．９３｝2 〕 ……（１５） と表現される。ｔの単位はｎｓである。図８にはｔ＝０
近傍の拡大波形を示し、図９にはｔ＝２ｎｓ近傍の拡大
波形を示す。
【００４７】本発明の場合は一次のＲＣフィルタを仮定
する。１．８４ｎｓ≦ｔ≦２ｎｓで出力波形の変化が１
／１２８となる波形を求めると、 ｙ(t) ＝１−ｅｘｐ（−ｔ／０．５２３） ……（１６） となる。この式でもｔの単位はｎｓである。
する。１．８４ｎｓ≦ｔ≦２ｎｓで出力波形の変化が１
／１２８となる波形を求めると、 ｙ(t) ＝１−ｅｘｐ（−ｔ／０．５２３） ……（１６） となる。この式でもｔの単位はｎｓである。
【００４８】式（１５）および式（１６）に基づいて、
サンプル＆フィルタの特長とされる低帯域性（Ｓ／Ｈ回
路出力とＡ／Ｄ変換器間に必要とされる帯域で、低帯域
で構成するほどノイズを低減できる）と、タイムウィン
ドウとについて考察する。式（１５）、式（１６）から
双方の波形の立ち上がり時間Ｔr （１０％〜９０％）を
求め、周波数領域で直流利得の−３ｄＢとなる帯域ＢＷ
をよく知られた式、 ＢＷ〔ＭＨｚ〕＝３５０／Ｔr 〔ｎｓ〕 ……（１７） から求めると、サンプル＆フィルタの場合、出力波形の
Ｔr は１．１ｎｓ、ＢＷは３１５ＭＨｚとなる。この帯
域値は上記の文献に記載された２５０ＭＨｚより２割強
程度広いが、その理由のひとつは、実際のサンプル＆フ
ィルタ回路の出力波形が理想ガウシャン波形でないこと
が考えられる。本発明の場合には、Ｔr ＝１．１５ｎ
ｓ、ＢＷ＝３０４ＭＨｚとなり、サンプル＆フィルタと
ほぼ同じ帯域をもつ。この点では、本発明とサンプル＆
フィルタとの優劣はない。
サンプル＆フィルタの特長とされる低帯域性（Ｓ／Ｈ回
路出力とＡ／Ｄ変換器間に必要とされる帯域で、低帯域
で構成するほどノイズを低減できる）と、タイムウィン
ドウとについて考察する。式（１５）、式（１６）から
双方の波形の立ち上がり時間Ｔr （１０％〜９０％）を
求め、周波数領域で直流利得の−３ｄＢとなる帯域ＢＷ
をよく知られた式、 ＢＷ〔ＭＨｚ〕＝３５０／Ｔr 〔ｎｓ〕 ……（１７） から求めると、サンプル＆フィルタの場合、出力波形の
Ｔr は１．１ｎｓ、ＢＷは３１５ＭＨｚとなる。この帯
域値は上記の文献に記載された２５０ＭＨｚより２割強
程度広いが、その理由のひとつは、実際のサンプル＆フ
ィルタ回路の出力波形が理想ガウシャン波形でないこと
が考えられる。本発明の場合には、Ｔr ＝１．１５ｎ
ｓ、ＢＷ＝３０４ＭＨｚとなり、サンプル＆フィルタと
ほぼ同じ帯域をもつ。この点では、本発明とサンプル＆
フィルタとの優劣はない。
【００４９】しかし、一定の誤差を許容するタイムウィ
ンドウは、図９から明らかなように、誤差の絶対値は同
じでもその内容は極めて異なっている。サンプル＆フィ
ルタの場合、出力波形の値はｔ＝２ｎｓで変極点をもつ
のに対し、本発明では単調増加である。図１０に、図９
の波形を時間微分した波形を示す。この波形を参照する
と、Ａ／Ｄ変換のタイミングが変化した場合のＡ／Ｄ変
換器出力は、本発明によればタイムウィンドウ内でほぼ
一定の影響を受けるのに対し、サンプル＆フィルタでは
大きく変化している。また、サンプル＆フルタが本発明
より時間変動の影響を受けにくい時間領域はわずかに±
２５ｐｓ以内であり、その領域を外れると、誤差を与え
る指数が直線的に増大することがわかる。文献２によれ
ば、このタイミング調整のため可変遅延線の採用が必要
となっているが、半導体素子の温度によるプロパゲーシ
ョンディレイ変化にまでは対応できない。
ンドウは、図９から明らかなように、誤差の絶対値は同
じでもその内容は極めて異なっている。サンプル＆フィ
ルタの場合、出力波形の値はｔ＝２ｎｓで変極点をもつ
のに対し、本発明では単調増加である。図１０に、図９
の波形を時間微分した波形を示す。この波形を参照する
と、Ａ／Ｄ変換のタイミングが変化した場合のＡ／Ｄ変
換器出力は、本発明によればタイムウィンドウ内でほぼ
一定の影響を受けるのに対し、サンプル＆フィルタでは
大きく変化している。また、サンプル＆フルタが本発明
より時間変動の影響を受けにくい時間領域はわずかに±
２５ｐｓ以内であり、その領域を外れると、誤差を与え
る指数が直線的に増大することがわかる。文献２によれ
ば、このタイミング調整のため可変遅延線の採用が必要
となっているが、半導体素子の温度によるプロパゲーシ
ョンディレイ変化にまでは対応できない。
【００５０】本発明は、このＡ／Ｄ変換のタイミング変
動による誤差発生要因を零にはできないものの、図１０
から明らかなように、広い時間領域でほぼ一定の小さな
値を維持しており、システム設計を極めて容易に行うこ
とができる。これについて、タイミング系の時間精度と
サンプルレートが定められた場合の例を説明する。
動による誤差発生要因を零にはできないものの、図１０
から明らかなように、広い時間領域でほぼ一定の小さな
値を維持しており、システム設計を極めて容易に行うこ
とができる。これについて、タイミング系の時間精度と
サンプルレートが定められた場合の例を説明する。
【００５１】図１１はタイムウィンドウを広くした場合
の波形変化を示す。本発明では、Ｓ／Ｈ回路出力とＡ／
Ｄ変換器入力との間の一次のＲＣ時定数を小さくすれ
ば、与えられたＡ／Ｄクロックのタイミング範囲でタイ
ミングの違いに起因するＡ／Ｄ変換の精度を理論上いく
らでも小さくできる。これに対し、サンプル＆フィルタ
では、サンプルレートが定まれば最適なフィルタ定数が
定まる。もしＡ／Ｄ変換器の精度をより上げるために同
じタイミング範囲で信号出力の変化を小さくするように
すれば、図１１に示すように、サンプル周期（２ｎｓ）
に出力信号を零にすることができなくなり、サンプル間
の干渉を引き起こす。
の波形変化を示す。本発明では、Ｓ／Ｈ回路出力とＡ／
Ｄ変換器入力との間の一次のＲＣ時定数を小さくすれ
ば、与えられたＡ／Ｄクロックのタイミング範囲でタイ
ミングの違いに起因するＡ／Ｄ変換の精度を理論上いく
らでも小さくできる。これに対し、サンプル＆フィルタ
では、サンプルレートが定まれば最適なフィルタ定数が
定まる。もしＡ／Ｄ変換器の精度をより上げるために同
じタイミング範囲で信号出力の変化を小さくするように
すれば、図１１に示すように、サンプル周期（２ｎｓ）
に出力信号を零にすることができなくなり、サンプル間
の干渉を引き起こす。
【００５２】以上の説明において比較に用いたサンプル
＆フィルタ方式は、式（１）のε′＝０を実現したもの
であるが、ε′≠０の場合でも、本発明と組み合わせる
ことにより優れた特性を示す。すなわち、Ｓ／Ｈ回路と
してサンプル＆フィルタ方式のものを用い、そのサンプ
ルデータに演算を施すことができる。本発明は、サンプ
ル間干渉をもつＳ／Ｈ回路の出力から干渉を取り除くも
のであり、そのＳ／Ｈ回路として、実施例で説明した０
次ホールドだけでなく、サンプル＆フィルタ方式やその
他の構成を用いることができる。
＆フィルタ方式は、式（１）のε′＝０を実現したもの
であるが、ε′≠０の場合でも、本発明と組み合わせる
ことにより優れた特性を示す。すなわち、Ｓ／Ｈ回路と
してサンプル＆フィルタ方式のものを用い、そのサンプ
ルデータに演算を施すことができる。本発明は、サンプ
ル間干渉をもつＳ／Ｈ回路の出力から干渉を取り除くも
のであり、そのＳ／Ｈ回路として、実施例で説明した０
次ホールドだけでなく、サンプル＆フィルタ方式やその
他の構成を用いることができる。
【００５３】
【発明の効果】以上説明したように、本発明のサンプリ
ング装置は、従来は共存が困難であった広帯域すなわち
高時間分解能と高サンプレートとサンプル間の無干渉性
とを実現でき、また、システム上の安定性と高い設計自
由度とを実現できる。したがって、信号計測を始めとす
る各種の信号処理の高性能化や高スループット化を実現
できる。
ング装置は、従来は共存が困難であった広帯域すなわち
高時間分解能と高サンプレートとサンプル間の無干渉性
とを実現でき、また、システム上の安定性と高い設計自
由度とを実現できる。したがって、信号計測を始めとす
る各種の信号処理の高性能化や高スループット化を実現
できる。
【００５４】本発明によれば、サンプル動作の干渉を高
速サンプルホールド回路で解決する必要がなくなり、サ
ンプルホールド回路の高速かつ高帯域を実現する。さら
に、従来の帰還型Ｓ／Ｈ回路構成に必要な高抵抗や高速
大利得の帰還増幅器は不要であり、Ｓ／Ｈ回路のモノリ
シック化に絶大な効果がある。
速サンプルホールド回路で解決する必要がなくなり、サ
ンプルホールド回路の高速かつ高帯域を実現する。さら
に、従来の帰還型Ｓ／Ｈ回路構成に必要な高抵抗や高速
大利得の帰還増幅器は不要であり、Ｓ／Ｈ回路のモノリ
シック化に絶大な効果がある。
【００５５】また、本発明における信号処理はアナログ
回路とディジタル回路のいずれでも可能であり、要求さ
れる各種の応用に適した構成がとれる。
回路とディジタル回路のいずれでも可能であり、要求さ
れる各種の応用に適した構成がとれる。
【図１】本発明第一実施例のサンプリング装置を示すブ
ロック構成図。
ロック構成図。
【図２】動作を示すタイムチャート。
【図３】本発明第二実施例のサンプリング装置を示すブ
ロック構成図。
ロック構成図。
【図４】本発明第三実施例のサンプリング装置を示すブ
ロック構成図。
ロック構成図。
【図５】ディジタル信号プロサッセの動作を表すタイム
チャート。
チャート。
【図６】本発明第四実施例のサンプリング装置を示すブ
ロック構成図。
ロック構成図。
【図７】本発明におけるＳ／Ｈ回路の出力波形とサンプ
ル＆フィルタ方式の波形とを示す図。
ル＆フィルタ方式の波形とを示す図。
【図８】ｔ＝０近傍の拡大波形を示す図。
【図９】ｔ＝２ｎｓ近傍の拡大波形を示す図。
【図１０】図９の波形を時間微分した波形を示す図。
【図１１】タイムウィンドウを広くした場合の波形変化
を示す図。
を示す図。
【図１２】Ｓ／Ｈ回路の等価回路を示す図。
【図１３】Ｓ／Ｈ回路のＴ／Ｈモード時の入出力関係を
示す図。
示す図。
【図１４】ストローブモードの入出力関係を示す図。
【図１５】放電用抵抗をメモリキャパシタに並列に設け
た従来例の等価回路を示す図。
た従来例の等価回路を示す図。
【図１６】入出力関係を示す図。
【図１７】Ｓ／Ｈ回路へ帰還をかける従来例の等価回路
を示す図。
を示す図。
【図１８】入出力関係を示す図。
１ 入力端子 ２ Ｓ／Ｈ回路 ３ パルス発生器 ４ 差動増幅器 ５、１３、２１ Ａ／Ｄ変換器 ６、２６、３６ Ｄ／Ａ変換器 ７ 減衰器 ８ ラッチ回路 ９ 分周器 １０ 出力端子 １１ バッァ回路 １２ 遅延回路 １４ トラックホールド回路 ２２ ディジタル信号プロセッサ ２３ ラッチ回路 ２４、３４ 乗算器 ２５、３５ アダー ３１ ＦＩＳＯメモリ ３２ 演算部 ３３ クロック発生部 １２１ 入力信号源 １２２ 抵抗 １２３、１５３、１７３ スイッチ １２４、１５４、１７４ メモリキャパシタ １２５、１５５、１７５ バッファ回路 １５１ 放電用抵抗 １５２、１７２ バッファ・フィルタ回路 １７１ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 27/02 ６０２ Ｇ１１Ｃ 27/02 ６０２Ｆ (56)参考文献 特開 平５−281266（ＪＰ，Ａ) 特開 平１−319200（ＪＰ，Ａ) 実開 平１−103099（ＪＰ，Ｕ) 米国特許4352070（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 G11C 27/02
Claims (6)
- 【請求項１】 サンプリングコマンドが入力されるごと
に被測定信号の瞬時値を蓄えて出力するサンプルホール
ド手段（２）と、 このサンプルホールド手段に蓄えられた値に対応するサ
ンプル値を出力する出力手段とを備えたサンプリング装
置において、 前記サンプルホールド手段は、前回までのサンプリング
動作で蓄えられていた値に新たに入力された被測定信号
の瞬時値と前記蓄えられていた値との差分のゲート効率
ε倍（０＜ε＜１）の値を重畳して新たな出力とし、次
のサンプリング動作の直前にはその値が前回のサンプル
動作で発生したキャパシタ電圧がホールド期間中に放電
するホールドディケイを表すパラメータε′倍（０＜
ε′≦１）に減衰する構成であり、 前記出力手段は前記サンプルホールド手段からのＮ回目
の入力値から前回の入力値の〔１−ε〕ε′倍を減算し
てＮ回目のサンプル値とする演算手段を含むことを特徴
とするサンプリング装置。 - 【請求項２】 前記演算手段は、 前記サンプルホールド手段（２）の出力が正相入力され
る差動回路（４）と、 連続する２度のサンプリングにおいて、最初のサンプリ
ング時には零信号、２回目のサンプリング時は最初のサ
ンプリングで得られた値の（１−ε）ε′倍の値を前記
差動回路に逆相入力する帰還手段（６、７）と、 前記連続する２度のサンプリングのうち２回目に得られ
た値をラッチして出力するラッチ手段（８）とを含む請
求項１記載のサンプリング装置。 - 【請求項３】 サンプリングのタイミングごとに前記
差動回路（４）の出力をディジタル信号に変換して前記
ラッチ手段（８）に出力するＡ／Ｄ変換器（５）を備
え、 前記帰還手段は、 前記Ａ／Ｄ変換器の出力を分岐して１回目のサンプリン
グで得られた値をアナログ信号に変換するＤ／Ａ変換器
（６）と、 このＤ／Ａ変換器の出力を〔１−ε〕ε′倍する利得変
換手段（７）とを含む請求項２記載のサンプリング装
置。 - 【請求項４】 前記演算手段は、 前記サンプルホールド手段（２）の出力を二分岐する分
岐手段（１１）と、 この分岐手段の一方の出力が正相入力される差動回路
（４）と、 この分岐手段の他方の出力を１サンプリング時間だけ遅
らせ、かつその利得を〔１−ε〕ε′倍にして前記差動
回路の逆相入力に供給する手段とを含む請求項１記載の
サンプリング装置。 - 【請求項５】 前記演算手段は、 前記サンプルホールド手段（２）の出力をディジタル信
号に変換するＡ／Ｄ変換器（２１）と、 このＡ／Ｄ変換器の出力を二つに分岐し、その一方を１
サンプリング時間だけ遅らせ、かつその値を〔１−ε〕
ε′倍して他方から減算するディジタル信号処理手段
（２２）とを含む請求項１記載のサンプリング装置。 - 【請求項６】 前記演算手段は、 前記サンプルホールド手段（２）の出力をディジタル信
号に変換するＡ／Ｄ変換器（２１）と、 このＡ／Ｄ変換器の出力値を複数蓄える記憶手段（３
１）と、 この記憶手段から連続して蓄えられた二つの値を読み出
し、先に蓄えられた値を〔１−ε〕ε′倍して後に蓄え
られた値から減算する処理手段（３２）とを含む請求項
１記載のサンプリング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05599694A JP3244929B2 (ja) | 1994-03-25 | 1994-03-25 | サンプリング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05599694A JP3244929B2 (ja) | 1994-03-25 | 1994-03-25 | サンプリング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264068A JPH07264068A (ja) | 1995-10-13 |
| JP3244929B2 true JP3244929B2 (ja) | 2002-01-07 |
Family
ID=13014699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05599694A Expired - Fee Related JP3244929B2 (ja) | 1994-03-25 | 1994-03-25 | サンプリング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244929B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3767341B2 (ja) * | 2000-07-21 | 2006-04-19 | 株式会社日立製作所 | 電子線を用いたパターン検査方法及びその装置 |
-
1994
- 1994-03-25 JP JP05599694A patent/JP3244929B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07264068A (ja) | 1995-10-13 |
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| Chiem | Multi-gigahertz Synchronous Sampling and Triggering (SST) circuit with picosecond timing resolution |
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