JP3242912B2 - 多段データ読取り装置 - Google Patents

多段データ読取り装置

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JP3242912B2 JP51550590A JP51550590A JP3242912B2 JP 3242912 B2 JP3242912 B2 JP 3242912B2 JP 51550590 A JP51550590 A JP 51550590A JP 51550590 A JP51550590 A JP 51550590A JP 3242912 B2 JP3242912 B2 JP 3242912B2
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Description

【発明の詳細な説明】 発明の分野 本発明はデータ記憶システム、特に、回転媒体式デー
タ記憶システムにおいて使用し、そのデータ記憶システ
ムのデータ転送性能を向上させる多段データ読取り装置
に関する。
課 題 データ記憶システムの分野における課題は、そのデー
タ記憶システムからデータ記録を読取る際のデータ検索
時間を最短にすることである。例えば、ディスク駆動式
記憶システムにおいては、プロセッサーは通例、チャン
ネルインターフェース装置によって複数のデータチャン
ネルへ接続される。各データチャンネルは、大量のデー
タを記憶する機能をもった１つもしくはそれ以上の直接
アクセス記憶装置（DASD）へ接続される。各DASD装置は
通例、１バイト毎直列復号された入／出力記録様式で８
ビット並列データを運ぶデータチャンネルとインターフ
ェースされる制御装置を含む。この制御装置は、DASD装
置に記憶されたすべてのデータの記憶場所の記録を保持
するデータ管理機能を有する。DASD装置は複数のディス
クからなるデータ記憶用回転媒体を含み、それらのディ
スクの各々には１つもしくはそれ以上の読取り／書込み
ヘッドが対応している。データは、複数の同心データリ
ングからなるトラック様式で回転媒体に記憶される。ま
た、一連のディスク駆動装置のヘッドには制御モジュー
ルが設けられ、データチャンネルの８ビット並列データ
様式と回転媒体のビット直列データ様式との間の変換を
行う制御装置に接続される。更には、この制御モジュー
ルはデータの定様式化とエラー補正コードの発生とを制
御するものである。この制御モジュールは、アクチュエ
ータに取付けられた複数の読取り／書込みヘッドにバス
で接続されており、それらの複数ヘッドは各々回転媒体
の対応ディスクに対してデータの読取りおよび書込みを
行うものである。
データ読取り動作においては、上記プロセッサーはシ
ーク要求を、チャンネルインターフェース装置と利用可
能データチャンネルとを通じて、要求されたデータを記
憶している回転媒体に対応するDASD装置へ送る。そのシ
ーク要求の送出が終わると、プロセッサーは他のタスク
の処理に戻る。DASD装置は上記シーク要求に応答し上記
複数ディスク上の、要求されたデータの物理的記憶場所
を決定する。そして、このDASD制御装置は、回転媒体の
ディスクの１つから、要求されたデータを検索するため
にそのデータの物理的記憶場所とサイズとを識別する情
報を対応する制御モジュールへ送る。データは回転媒体
にトラック様式で記憶されているので、要求されたデー
タを記憶している回転媒体の識別されたディスクに対応
するアクチュエータは、このアクチュエータと対応した
読取り／書込みヘッドの直下に要求されたデータの始め
を示すに十分な距離だけ回転媒体が回転するまで待たな
ければならない。
要求されたデータの始めが、アクチュエータに対応す
る読取り／書込みヘッドに達するまでに所定時間を残す
時点で、上記制御モジュールはDASD制御装置に対して、
回転媒体からの検索されたデータを、データ通信路によ
りプロセッサーへ直接送るためにそのプロセッサーへの
データ通信路を得ることを要求する。プロセッサーへの
データ通信路が確保可能でない場合、要求されたデータ
がプロセッサーへのデータ通信路を確立するのに十分な
距離だけ読取り／書込みヘッドから離れた位置に回転媒
体が再び来るまで、制御モジュールはその媒体が１全転
するまで待たなければならない。この処理は、プロセッ
サーへの通信路が得られかつ、読取り／書込みヘッドで
読み取ったデータを直接に制御モジュールや制御装置や
利用可能のプロセッサーへのデータチャンネルを経由し
て送ることができるようになるまで反復して行われる。
したがって、データ通信路を確立する間に多数の遅延が
このデータ記憶システムにおいて起こり得る。多数のラ
ンダムデータシークが行われるトランザクション・ベー
スのシステムにおいてはかかる遅延によってディスク駆
動装置においてアクチュエータが不必要に拘束され、シ
ステムの応答時間が著しく増大してしまう。
解決方法 本発明は、制御モジュール、制御装置、この制御装置
からプロセッサーへのデータ通信路の利用可能性とは無
関係である読取り／書込みヘッドにおいて、また制御装
置のキャッシュメモリーと回転媒体式データ記憶システ
ムにおけるデータ転送性能を向上させる多段データ読取
り装置とを組み合わせて用いることによって上記課題を
解決し、また当該分野において技術の発展を達成した。
このデータ転送性能の向上は、要求されたデータを含む
データトラックを構成する複数のセクターを記憶でき
る、回転媒体式データ記憶システムの各読取り／書込み
ヘッド用バッファメモリーを提供することによって達成
される。この読取り／書込みヘッド用バッファメモリー
は要求されたデータを含むトラックの全体あるいはその
一部を多数の段階で検索するので、キャッシングのため
に必要なそのトラック部分を最短時間でキャッシュへス
テージすることができるばかりでなく、目標のデータ記
録を用いて最短時間でホスト要求を満たすこともでき
る。
本発明の多段データ読取り装置は、多数のトラックセ
クターにわたるデータ読取り要求に応答してデータを１
つ、２つあるいは３つのデータ断片で検索する。制御装
置への各データ断片の転送は、読取り／書込みヘッド
が、データ断片の最終セクターが制御装置へ送られると
同時にそのデータ断片の終りに達するように、データ断
片の終りより所定時間手前で開始される。データの断片
化は、読取り／書込みヘッド用バッファメモリーへ転送
されるデータが、このデータ制御装置の要求するデータ
の始めにあるか否かに関係なく先ずその制御装置へ送ら
れるように行われる。そのデータは、装置から読取られ
ると直に制御装置がそのデータの重要部分を用いてホス
ト要求を満たすことができるように更に断片化される。
この断片化の結果、制御装置が最短時間でそのデータを
用いることができるとともにサブシステムの性能が最大
となる。
読取り／書込みヘッドによって読出されるトラック内
データセクターは、エラー補正コードビットを各データ
セクターに付加した、２−7RLL（２−７ラン・レングス
・リミテッド）自己クロッキングコード様式で読取り／
書込みヘッド用バッファメモリーに記憶される。この読
取り／書込みヘッド用バッファメモリーは回転媒体から
読取ったデータを処理せず、制御モジュールによるその
後の定様式解除と処理のためにそのデータを記憶するも
のである。この読取り／書込みヘッド用バッファメモリ
ーは信号クロッキングを制御モジュールとは無関係に維
持するために位相同期ループを含んでいる。要求された
データセクターの完全性を保護するために回転媒体に書
込まれたエラー補正コードは維持されるが、これはデー
タセクターとともに読取り／書込みヘッド用バッファメ
モリーに記憶されるからである。こうして、プロセッサ
ーへのデータ通信路がいったん確立すると、制御モジュ
ールは、読取り／書込みヘッドから回転媒体に記憶され
たイメージを受け、そのエラー補正文字様式を有するビ
ット直列、２−7RLL自己クロッキングコード様式から、
制御装置が使用できる入／出力記録様式である８ビット
並列データ様式へとそのデータの定様式解除を行うこと
ができる。制御装置はこの復号化された、エラーチェッ
ク済のデータを記憶し、利用可能なデータチャンネルを
通じてプロセッサーへ要求されたデータ記録を送る。
図面の簡単な説明 第１図はデータ処理環境に置かれる多段データ読取り
装置の全体的アーキテクチュアを示し、 第２図は読取り／書込みヘッド用バッファメモリーの
追加回路の細部を示し、 第３図はデータ記憶トラックの様式を示し、 第４図はデータ読取り動作のタイムチャートを示し、 第５図〜第７図は要求されたデータ記録を断片化する
方法を示すフローチャートである。
詳細な説明 コンピュータシステムにおいては、プロセッサーは通
例、チャンネルインタフェースを介して複数のデータチ
ャンネルに接続される。各データチャンネルは大量のデ
ータを記憶することのできる１つもしくはそれ以上の直
接アクセス記憶装置（DASD）に接続される。これらのDA
SD装置は通例、光ディスクまたは磁気ディスクから構成
されてデータ記録をその上に記憶する回転式データ記憶
媒体を用いる。
代表的なDASD装置としては、データ記憶媒体として磁
気的にデータを読取り／書込み可能なディスクを使用し
た3370形ディスク駆動装置がある。これらのDASD装置は
各々、１バイト毎直列復号された入／出力記録様式で通
例８ビット並列データを担持するプロセッサーにデータ
チャンネルでインタフェースする制御装置を含んでい
る。この制御装置はDASD装置に記憶されたすべてのデー
タの物理的記憶場所の記録を維持するデータ管理機能を
有する。またDASD装置は通例、複数の磁気的に読取り／
書込みできるディスクから構成され、またそれら各ディ
スクには１つもしくはそれ以上の可動読取り／書込みヘ
ッドが組み合わさっている。データは複数の同心データ
リングからなるトラック様式で回転媒体に記憶される。
一連のディスク駆動装置のヘッドには制御モジュールも
含まれ、これが上記制御装置に接続されて、データチャ
ンネルの８ビット並列データ様式と回転媒体のビット直
列様式との間の変換を行う。更には上記制御モジュール
はデータ定様式化とエラー補正コード発生とを制御す
る。制御モジュールはアクチュエータに取付けられた複
数の読取り／書込みヘッドにバスを介して接続され、そ
れらの読取り／書込みヘッドは各々回転媒体の対応ディ
スクに対してデータ読取りやデータ書込みを行うもので
ある。
従来のデータ読取り動作： データ読取り動作において、プロセッサーはチャンネ
ルインタフェースと可用データチャンネルとを通じて、
要求されたデータを記憶している回転媒体に対応したDA
SD装置へシーク要求を送る。このシーク要求の送信が終
るとプロセッサーはその他の処理に戻る。DASD装置はそ
のシーク要求に応答して複数ディスク上の要求されたデ
ータの物理的記憶場所を判定する。すると制御装置は要
求されたデータを回転媒体のディスクの１つから検索す
るためにデータの物理的記憶場所とサイズとを識別する
情報を対応した制御モジュールへ送る。データが回転媒
体にトラック様式で記憶されるので、要求されたデータ
を記憶している回転媒体の識別されたディスクの対応し
たアクチュエータは、このアクチュエータに対応する読
取り／書込みヘッドの直下に要求されたデータの始めを
示すに十分な距離だけ回転媒体が回転するまで待たなけ
ればならない。
要求されたデータの始めが、アクチュエータに対応す
る読取り／書込みヘッドに達するまでに所定時間を残す
時点で、上記制御モジュールは制御装置に対して、回転
媒体からの検索されたデータを、データ通信路によりプ
ロセッサーへ直接送るためにそのプロセッサーへのデー
タ通信路を得ることを要求する。プロセッサーへのデー
タ通信路が利用可能でない場合、要求されたデータがプ
ロセッサーへのデータ通信路を確立するのに十分な距離
だけ読取り／書込みヘッドから離れた位置に回転媒体が
再び来るまで、制御モジュールはその媒体が１回転する
まで待たなければならない。この処理は、プロセッサー
への通信路が利用可能になりかつ、読取り／書込みヘッ
ドで読み取ったデータを直接に制御モジュールや制御装
置や利用可能のプロセッサーへのデータチャンネルを経
由して送ることができるようになるまで反復して行われ
る。したがって、データ通信路を確立する間に多数の遅
延がこのデータ記憶システムにおいて起こり得る。多数
のランダムデータシークが行われるトランザクション・
ベースのシステムにおいてはかかる遅延によってディス
ク駆動装置においてアクチュエータが不必要に拘束さ
れ、システムの応答時間を著しく長くしてしまう。
多段データ読取り動作原理： 本発明の多段データ読取り装置は、読取り／書込みヘ
ッドにおいて用いられまた、制御モジュール、制御装
置、この制御装置からプロセッサーへのデータ通信路の
利用可能性とは無関係であり、これを制御装置のキャッ
シュメモリーと組み合わせて用いることによって回転媒
体式データ記憶システムにおけるデータ転送性能を向上
させるものである。データ転送性能の向上は、要求され
たデータを含むトラック全体のデータを構成する複数の
セクターを記憶する、回転媒体式データ記憶システムの
各読取り／書込みヘッド用のバッファメモリーを提供す
ることによって達成される。この読取り／書込みヘッド
用バッファメモリーは要求されたデータを含むトラック
の全体あるいはその一部を多数の段階で検索するので、
キャッシングのために必要なそのトラック部分を最短時
間でキャッシュへステージすることができるばかりでな
く、目標のデータ記録を用いて最短時間でホスト要求を
満たすこともできる。
本発明の多段データ読取り装置は、多数のトラックセ
クターにわたるデータ読取り要求に応答してデータを１
つ、２つあるいは３つのデータ断片で検索する。制御装
置への各データ断片の転送は、読取り／書込みヘッド
が、データ断片の最終セクターが制御装置へ送られると
同時にそのデータ断片の終わりに達するように、データ
断片の終りより所定時間手前で開始される。読取り／書
込みヘッド用バッファメモリーへ転送されたデータが、
このデータが制御装置の要求するデータの始めにあるか
否かに関係なく先ずその制御装置へ送られるようにデー
タの断片化が行われる。そのデータは、装置から読取ら
れると直に制御装置がそのデータの重要部分を用いてホ
スト要求を満たすことができるように更に断片化され
る。この断片化の結果、制御装置が最短時間でそのデー
タを用いることができるとともにサブシステムの性能が
最大となる。
読取り／書込みヘッドによって読出されるトラック内
データセクターは、エラー補正コードビットを各データ
セクターに付加した、ラン・レングス・リミテッド（RL
L）自己クロッキングコード様式（例えば、2,7符号化）
で読取り／書込みヘッド用バッファメモリーに記憶され
る。この読取り／書込みヘッド用バッファメモリーは回
転媒体から読取ったトラックイメージを処理せず、その
代りに制御モジュールによるその後の定様式解除と処理
のためにそのトラックイメージを一時的に記憶するもの
である。この読取り／書込みヘッド用バッファメモリー
は制御モジュールとは無関係に信号クロッキングを保持
するために位相同期ループを含んでいる。要求されたデ
ータセクターの完全性を保護するために回転媒体に書込
まれたエラー補正コードも保持されるが、これはデータ
記録とともに読取り／書込みヘッド用バッファメモリー
に記憶されるからである。こうして、プロセッサーへの
データ通信路がいったん確立すると、制御モジュール
は、読取り／書込みヘッドバッファから回転媒体に記憶
されたイメージを受け、このデータのエラー補正文字様
式を有するビット直列、ラン・レングス・リミテッド自
己クロッキング（例えば、2,7）コード様式から、制御
装置が使用できる入／出力記録様式である８ビット並列
データ様式へとそのデータの定様式解除を行うことがで
きる。制御装置はこの復号された、エラーチェック済の
データを記憶し、利用可能なデータチャンネルを通じて
プロセッサーへ要求されたデータ記録を送る。
システムアーキテクチュア： 第１図は複数の記憶装置を含む関連のデータ記憶シス
テムを備えたデータ処理システムの全体的アーキテクチ
ュアを示しており、それらの複数記憶装置の１つをこの
第１図に従来の3370形ディスク駆動装置120の形で図示
する。プロセッサー100はバス101経由でチャンネルイン
タフェース装置102に接続され、このチャンネルインタ
フェース装置102はプロセッサー100を複数のデータチャ
ンネル103−１〜103−ｎに相互接続させるものであり、
またそれら複数のデータチャンネルは８ビット並列デー
タバスである。これらのデータチャンネルの１つ103−
１には上記のディスク駆動装置120が接続される。
上記ディスク駆動装置120はこれを総合管理する機能
を持つ制御装置を含む。この管理機能には、ディスク駆
動装置120の回転媒体111−０〜111−５に記憶されたす
べてのデータの正確な物理的記憶場所を識別する情報の
記憶も含まれる。プロセッサー100は、ボリューム識別
とアドレスとによってデータ記録を識別する。この情報
はデータの概略的な物理的記憶場所をもたらすものであ
るが、回転媒体111−０〜111−15における正確な記憶場
所を得るには更に特定することが必要である。制御装置
104は、プロセッサーから受けたボリュームとアドレス
の情報を、ディスク駆動装置120における要求されたデ
ータの物理的記憶場所を正確に規定するヘッド、アクチ
ュエータ、トラックおよびセクターを識別する情報に変
換することによってその追加特定情報をもたらすもので
ある。制御装置104はまたキャッシュメモリー、すなわ
ち、チャンネルによるより高速なアクセスのために頻繁
に用いられるデータを保持するのに使用されるランダム
アクセス電子記憶装置、も含む。制御装置において使用
するアルゴリズムは、ホスト装置がどのデータにアクセ
スするかを予測し、キャッシュメモリーに記憶できるよ
うにするものである。
上記制御装置104は、データチャンネル103−１と、１
つもしくはそれ以上の制御モジュール（例えば、106）
との間において、データの各８ビットが、復号された入
／出力記録様式のデータの一連のビットの１つからなる
８ビット並列データ様式でデータを転送する。この様式
のデータは制御モジュール106によって、エラー検出と
制御のためにエラー補正コード文字を付加したビット直
列様式に変換される。結果として得られたデータは更に
2,7コードに符号化される。また制御モジュール106は、
データ記録を記憶する場合にヘッド、アクチュエータ、
トラックおよびセクターを識別する制御信号を制御装置
104から受け、これに応答して回転媒体110−０〜111−1
5に対してデータの読取り／書込みを行うためにディス
ク駆動装置120によって用いられる、アクチュエータ110
−０〜110−15の１つを選択する。第１図には16個のア
クチュエータを示すが、これからの装置としては32もし
くはそれ以上のアクチュエータを備えたものが予想され
る。アクチュエータは読取り／書込みヘッドと、回転媒
体110−０〜111−15に対してデータの読取り／書込みを
行う信号制御回路とを含む。
第１図に示す上記従来のディスク駆動装置120も各読
取り／書込みヘッドに１つの割合で複数の読取り／書込
みヘッド用バッファメモリー108−０〜108−15を備え
る。例えば、読取り／書込みヘッド用バッファメモリー
108−０はバス107と読取り／書込みヘッド110−０との
間に介挿される。この読取り／書込みヘッド用バッファ
メモリーを正確に物理的に実現するために、単一のメモ
リーをバス107に接続し、ディスク駆動装置120における
各読取り／書込みヘッド108に１つの割合でこのメモリ
ーを複数のセグメントに分割することができる。読取り
／書込みヘッド用バッファメモリー108−０は読取り／
書込みヘッド110−０に読取ったデータトラックイメー
ジ全体を一時的に記憶するものである。
読取り／書込みヘッド用バッファメモリー回路： 第２図は読取り／書込みヘッド用バッファメモリー10
8−０の細部を更に示す。データは読取り／書込みヘッ
ド110−０の読取り／書込み回路201によって読取られ、
通例、自己クロックされたデジタル信号に変換される。
このデジタルデータ信号は読取り／書込み回路201によ
ってリード線202を通じて読取り／書込みヘッド用バッ
ファメモリー108−０へ送られこのバッファメモリーに
おいて位相同期ループ203とID同期検出回路214へ加えら
れる。このID同期検出回路214は媒体111−０に記憶され
た各データセクターの始めにおいて現れるID同期バース
トの存在を識別するために上記のデジタルデータ信号を
監視する。ID同期検出回路214がID同期バーストの存在
を確認すると、位相同期ループ203が起動されてデジタ
ルデータ信号のクロックからデータを分離してデータを
リード線215経由でまたクロックをリード線204経由でシ
フトレジスター205へ加える。また同期信号によって位
相同期ループ203はデータセクターのデータとの周波数
同期を得ることができる。リード線204,215上のクロッ
ク信号とデータ信号によってシフトレジスター205は直
列データビットを受け、それらのデータビットをそのメ
モリーに記憶することができる。シフトレジスター205
に記憶された2,7符号化データの16ビットバイトは各々
並列様式でバス206経由でバッファ207へ送られる。この
バッファのアドレス指定は、公知のように回転媒体のセ
クターカウントを識別しかつこの情報をリード線210経
由で制御論理211へ出力するディスク駆動サーボ208を用
いて行われる。セクターカウントは制御論理211によっ
てポインター値に変換されこのポインター値はリード線
212に出力されてバッファ207をアドレス指定するのに用
いられる。位相同期ループ203からのクロック信号はデ
ータをバッファ207にロードするためにクロックタイミ
ング同期を維持するのに使用される。こうして、回転媒
体111−０から読取られたデジタルデータ信号は位相同
期ループ203の使用によって適正なクロッキング同期に
維持されるので、シフトレジスター205経由でバッファ2
07に記憶されるデータは回転媒体111−０のトラックに
記憶されたデータを正確に示す。
バッファ207に記憶されたこのデータの精度が確保さ
れているが、これは、上記データにその対応するエラー
補正コードビットが2,7コード様式で記憶されるからで
ある。これによって、データ記憶トラック全体のイメー
ジがバッファ207に一時的に記憶され、その後でシフト
レジスター205とバス107とを経由して制御モジュール10
6へ送られる。従って、読取り／書込みヘッド用バッフ
ァメモリー108−０は、このバッファメモリーの出力
が、回転媒体111−０との同期がない点を除き読取り／
書込みヘッド110−０の出力する信号と同一である点で
制御モジュール106にとって透過的となる。制御モジュ
ール106は読取り／書込みヘッド用バッファメモリー108
−０から得たデータを再度同期化し、従って、回転媒体
111−０における欠陥により読取り／書込みヘッド用バ
ッファメモリー108−０がいかなるデータ記憶エラーを
惹起させても、制御モジュール106がそれ自身の内部位
相同期ループとエラー補正回路とを用いてそのエラーを
容易に補正する。読取り／書込みヘッド用バッファメモ
リー108−０においてエラー補正コードが維持されるの
で、データ転送処理においてエラーが発生する可能性が
極小化される。
トラックデータイメージ： 代表的なデータ記憶トラックの様式を表１と第３図に
示す。この様式は記憶システムの分野においてよく知ら
れた標準的な固定ブロックアーキテクチュア（FBA）で
ある。データ記憶トラックは、互いに連結されて連続し
たデータ列を形成する複数のデータセクター（セクター
０、セクター１、………、セクターＮ）からなる。各デ
ータセクター（例えば、セクター１）は固定量（例え
ば、512バイト）の実データを含み、この実データにはI
Dフィールドとデータ同期フィールドとがプリペンド（p
repend）されている。これらのIDフィールドやデータ同
期フィールドは所定長さのギャップフィールドによって
互いに他から分離させられている。このギャップフィー
ルドは特定のギャップフィールドを示す「１」と「０」
とを含んでいる。これによって制御モジュールは簡単に
IDフィールドやデータフィールドの記憶場所を決定する
ことができる。またIDフィールドには、データフィール
ドの始めの場所を求めるために制御モジュール106によ
って使用されるID同期バーストが含まれる。このID同期
バーストはデータセクター（セクター１）のデータフィ
ールドより所定距離（ビット数）だけ先立つ位置にあ
る。
2054バイトのセクターを、2048バイトのデータフィー
ルドを除き、上記のように規定する。
データ記録読み取り動作： 制御モジュール106は、制御装置104によってヘッド／
アクチュエータ／トラック／セクター識別子に変換され
た、プロセッサー100からのデータ検索要求に応答し
て、選んだデータ記憶トラックからの指定した読取り／
書込みヘッドによってデータ読取りを監視する。制御モ
ジュール106は各データセクターのフィールドを検知す
る。代表的なデータ読取り動作のタイミングを第４図に
概略図示する。参照番号400はデータ記憶媒体の物理的
トラックを示す。データ記憶媒体のトラック400は複数
のセグメント（セクター０………セクター７）に分割さ
れている。２つのセクター（セクター０、セクター１）
からなる第１セグメントは、データを含まない、あるい
は含んでいても、そのデータが、制御装置104において
実行されるキャッシングアルゴリズムによってキャッシ
ングには望ましくないと判定されたものである。物理的
トラック400の領域を示す。セクター２〜セクター６か
らなる、物理的トラック400の第２セグメントはキャッ
シングに望ましいトラックの部分を示す。この物理的ト
ラック400はまた、キャッシングに望ましくない更なる
データを示すセクター７からなる第３セグメントを含
む。
代表的なデータ読取り動作はプロセッサー100によっ
て上記のように開始される。要求したデータを含むデー
タ記憶媒体のトラックに対応する読取り／書込みヘッド
110−０がその要求したデータの範囲内にある間に、デ
ータ読取り要求を制御モジュール106が受け取ることは
稀ではない。第４図においては、この位置は物理的トラ
ック400うえのセクター２〜６内の位置となる。プロセ
ッサー100から制御モジュール106が受けるデータ読取り
要求は要求された物理的トラック400のセクター（２〜
６）を識別する。更に、データ読取り要求にはデータを
要求するプロセッサー100の目下のターゲットである要
求データ（セクター２〜６）内の１つもしくはそれ以上
のセクター（例えばセクター3,4）を識別するためセク
ター割り込みポインター（SIP）を含めることができ
る。SIPは例えば、制御モジュール106がプロセッサー10
0から受けるコマンドパケットにパラメータとしてSIP範
囲の開始セクター番号（３）と終了セクター番号（４）
とを挿入することにより識別することができる。
データ読取り動作を説明するために、いくつかの例を
第４図に示し、また第５図、第６図に動作フローチャー
トを示す。この説明のため、ここで、読取り／書込みヘ
ッド110−０が要求されたデータ（セクター２〜６）の
うちセクター３上にかかる位置にあるタイミングでデー
タ読取り要求をプロセッサー100から受けたとする。読
取り／書込みヘッド110−０の位置から明らかなよう
に、代表的なデータ記憶システムにおいては、データ記
憶媒体は読取り／書込みヘッド110−０が再び要求され
たデータの始め（セクター２〜６）に来る前にほとんど
１回転しなければならない。これらの既存のデータ記憶
システムでは、セクター２の始めからセクター６の終わ
りのデータの終わりまで要求されたデータ（セクター２
〜６）を読取る必要がある。明らかに、このようなデー
タ読取りの必要性のために、データ記憶媒体が読取り／
書込みヘッド110−０下で適切な位置まで回転するまで
プロセッサー100は長い時間待たなければならない。本
発明の多段データ読取り装置は、先行技術のシステムの
時間遅延をなくする多段プロセスにおいて、要求された
データ（セクター２〜６）を検索する制御ソフトが制御
モジュール106に含まれている。この多段データ読取り
装置はプロセッサー100からのデータ記録読取り要求に
よって起動される。制御装置104は、要求されたデータ
記録がキャッシュメモリーに含まれていないと判定す
る。この制御装置104において実行されるキャッシング
アルゴリズムがこの時、要求されたデータを含むトラッ
クのどの部分をキャッシュメモリーに保持することが望
ましいか判定する。この例においては、このトラックの
望ましい部分はセクター２〜６であり、また要求された
データはセクター3,4に含まれている。制御装置104はこ
の情報を含むデータ読取り要求を発生する。この要求の
一部として、制御装置106はデータ読取り要求を受け取
ると読取り／書込みヘッド110−０を起動して、物理的
トラック400に記憶された要求データ（セクター２〜
６）の次の物理的セクター境界（オリエンテーションセ
クター）が読取り／書込みヘッド110−０下に位置して
いることが検出されるとその要求されたデータ（セクタ
ー２〜６）の読取りを開始させる。上記のセクター境界
はデータ読取り動作の開始、終了の識別可能なインデッ
クスポイントを示す。読取り／書込みヘッド110−０下
の要求データ（セクター２〜６）の次の物理的セクター
境界が位置決めされると、制御モジュール106が対応す
る読取り／書込みヘッド用バッファメモリー108−０
に、要求データ（セクター２〜６）を含むデータ記憶ト
ラック400のトラックイメージの部分を記憶させる。制
御モジュール106は読取り／書込みヘッド110−０の位置
を検討し、SIPデータを最短時間で転送するための、要
求データの断片化方法を決定する。断片化方法は制御モ
ジュール106および制御装置104の双方に既知のアルゴリ
ズムから決定される。こうして制御モジュール106は、
制御装置104が各データ転送断片でどのデータを送るか
を決定できるようにトラック400におけるその位置を制
御装置104に通知する。第４図には、第５図、第６図の
フローチャートに示すアルゴリズムを説明するための多
数の例を示す。最も左の、「第１のセクター読取り」を
付した欄はデータ読取り要求の開始に続いて読取り／書
込みヘッド110−０が対面するデータ記憶トラック400上
の第１セクターを示す。また最も右の、「伝送されるセ
クター群」を付した欄はプロセッサー100へ各パケット
で送られる、データ記憶トラック400上のセクターを示
す。
第４図の第１例において、要求されたデータ（セクタ
ー２〜６）の境界の外のデータ記憶トラック400の区間
に読取り／書込みヘッド110−０が位置した時データ読
取り動作が開始される（ステップ501）。すると制御モ
ジュールが、セクター割り込みポインターがあるか（ス
テップ502）どうかを判定し、またそれがある場合、SIP
データがデータ記録の終わりにあるか判定する（ステッ
プ503）。SIPデータがデータ記録の終わりにある場合
（503）、データ検索動作が進行してデータ記録を単一
断片で送る。（ステップ504）。しかしながら、図示の
例においては、SIPデータはデータ記録の終わりにない
ので、データ記録は要求されたデータの始めからSIPデ
ータの終わりまでのデータセクターからなる第１断片に
断片化される（ステップ505）。次に、SIPデータの終わ
りを越えたセクターから要求されたデータの終わりまで
のデータからなる第２断片を形成する（ステップ50
6）。上記第１断片はセクター２〜４を含むパケット
（パケット１）でプロセッサーへ送られる。セクター5,
6は第１断片に含めることができるが、プロセッサーへ
のSIPセクターの送信の遅延を避けるためにセクター5,6
を含めずにその第１断片を送る。こうして第２断片がセ
クター5,6からなるパケット（パケット２）でプロセッ
サーへ送られる。
第４図の第２例は多段データ読取り動作を示す。セク
ター読取り要求は、制御装置104によって開始され、ま
た読取り／書込みヘッド110−０が対面する次のセクタ
ーはセクター３であり、このセクターはSIPにおける第
１セクターである（ステップ511）。読取り／書込みヘ
ッド110−０はセクター3,4を読取り、またこれがSIP範
囲の終わりであるので、それら２つのセクターは直ちに
制御装置104へ送られ（ステップ512）、次にパケット１
としてプロセッサー100へと送られる。パケット１には
もっと多くのセクターを含めることもできるが、それら
のセクターを読取ることで結果する遅延によってプロセ
ッサー100へのSIPセクターの送信が遅延させられる。第
２パケット２は要求されたデータ（セクター２〜６）の
残部（セクター5,6）を含む。要求されたデータ（セク
ター２〜６）のうち、データ記憶トラック400からまで
読取っていないセクター（セクター２）も残っている
が、制御装置104にセクター5,6を可及的速やかに送るた
めにセクター２なしで第２パケット（パケット２）を送
る（ステップ513）。残るセクター（セクター２）上に
読取り／書込みヘッド110−０が来ると、そのセクター
は読取られてパケット３として制御装置104へ送られ
（ステップ514）、こうして要求されたデータの送信が
完了する。
第４図の第３例においては、オリエンテーションセク
ターがSIPデータ内にある。制御モジュール106はステッ
プ507において、セクター割り込みポインターの有無を
判定する。そのセクター割り込みポインターがなけれ
ば、ステップ521において、オリエンテーションセクタ
ーから要求データの終わりまでのデータからなる第１断
片がプロセッサーに送られる。ディスクの回転でデータ
記録の始めがいったん読取り／書込みヘッド110−０の
下に来ると、ステップ522において制御モジュール106は
プロセッサーへ、要求データの始めからオリエンテーシ
ョンセクターまでのデータからなる第２断片を送る。
SIPがありかつそのSIPデータがデータ記録の終わりに
あると判定されると（ステップ508）、要求されたデー
タが２つの断片に分割される。オリエンテーションセク
ターから要求データの終わりまでのデータからなる第１
断片がステップ509においてプロセッサーへ送られる。
また要求データの始めからオリエンテーションセクター
の前のセクターまでのデータからなる第２断片がステッ
プ510においてプロセッサーへ送られる。
しかしながら、第４図の第３例は上記２例のいずれで
もなく、オリエンテーションセクターがSIPを越えてお
らず、SIP以内にあるのでステップ515におけるいいえの
条件を満足する。ステップ516において制御モジュール1
06は、オリエンテーションセクターから要求データ（セ
クター４〜６）の終わりまでのデータからなる第１断片
を形成してこの第１断片をパケット（パケット１）でプ
ロセッサーへ送る。また要求データの始めからオリエン
テーションセクターの前のセクターまでのデータからな
る第２断片がステップ517においてパケット（パケット
２）でプロセッサーへ送られる。
第４図の第４、第５例においては、オリエンテーショ
ンセクターはSIPを越えた位置にある（ステップ515にお
けるはいの条件を満足する。この場合、ステップ518に
おいて制御モジュール106が、オリエンテーションセク
ターから要求データ（セクター5,6またはセクター６）
の終わりまでのデータからなる第１断片を形成して、こ
の第１断片をパケット（パケット１）でプロセッサーへ
送る。また要求データの始めからSIPデータ（セクター
２〜４）の終わりまでのデータからなる第２断片がステ
ップ519においてパケット（パケット２）でプロセッサ
ーへ送られる。SIPデータの終わりと、オリエンテーシ
ョンセクターの前のセクターとの間に追加データがある
場合、制御モジュール106はステップ520において第３の
断片（セクター５）を形成してこれをパケット（パケッ
ト３）でプロセッサーへ送る。
断片化の方法： ディスク駆動装置120から制御装置104へ断片化情報を
送る方法は同一の断片化アルゴリズムを共有するディス
ク駆動装置120と制御装置104に基づく。ディスク駆動装
置120がセクターに対面するとそのディスク駆動装置120
はオリエンテーションセクターの番号を含む状態パケッ
トを制御装置104へ送る。オリエンテーションセクター
はディスク駆動装置120が制御装置104へ転送することが
できる第１セクターである。断片化アルゴリズムは制御
装置104およびディスク駆動装置の双方に既知であるの
で、各断片に含まれるデータをオリエンテーションセク
ターの識別に基づいて算出することができる。
断片化アルゴリズムは下記の通りである。
If（オリエンテーションセクターはデータの境界外） If（SIPがある） If（SIPデータはデータの終わりにある） すべてのデータが単一断片で転送される。
Else（SIPデータがデータの終わりにない） 第１断片がデータの始めからSIPデータの終わりまで
のデータを含む。
第２断片がSIPデータを越えたセクターからデータの
終わりまでのデータを含む。
Endif Else（SIPがない） すべてのデータが単一断片で転送される。
Endif Else（オリエンテーションセクター＞第１データセクタ
ー） If（SIPがある） If（SIPデータはデータの終わりにある） 第１断片がオリエンテーションセクターからデータの
終わりまでのデータを含む。
第２断片がデータの始めからオリエンテーションセク
ターの前のセクターまでのデータを含む。
Else（SIPデータがデータの終わりにない） If（オリエンテーションセクター＜＝SIPの始め） 第１断片がオリエンテーションセクターからSIPデー
タの終わりまでのデータを含む。
第２断片がSIPデータを越えたセクターからデータの
終わりまでのデータを含む。
第３断片がデータの始めからオリエンテーションセク
ターの前のセクターまでのデータを含む。
Elseif（オリエンテーションセクター＞SIPの始め） 第１断片がオリエンテーションセクターからデータの
終わりまでのデータを含む。
第２断片がデータの始めからオリエンテーションセク
ターの前のセクターまでのデータを含む。
Else（オリエンテーションセクターがSIPを越えたセク
ターである） 第１断片がオリエンテーションセクターからのデータ
の終わりまでのデータを含む。
第２断片がデータの始めからSIPデータの終わりまで
のデータを含む。
第３断片がSIPデータを越えたセクターからオリエン
テーションセクターの前のセクターまでのデータを含
む。
Endif Endif Else（SIPがない） 第１断片がオリエンテーションセクターからデータの
終わりまでのデータを含む。
第２断片がデータの始めからオリエンテーションセク
ターの前のセクターまでのデータを含む。
Endif Endif 予想データ送信： データ記憶媒体からプロセッサー100へのデータ転送
をより高速化するために、制御モジュール106は制御装
置104に対してデータチャンネル103−１〜103−ｎの１
つを通じてプロセッサー100へのデータ通信路を要求す
るように信号を発信する。この要求のタイミングは、読
取り／書込みヘッド110−０がデータ断片の終わりを読
取るのと正に同時に、読取り／書込みヘッド用バッファ
メモリー108−０から転送のデータが完了するようにな
っている。すなわち、読取り／書込みヘッド110−０が
物理的トラック400からのデータ断片の第１セクターの
検索を開始してからとプロセッサー100へのデータ転送
が開始するまでとの間の時間遅延はこれらの２つのプロ
セス同士の間の速度差による。プロセッサー100へのデ
ータ転送のタイミングは次のように計算できる。データ
チャンネルは読取り／書込みヘッドよりデータ転送能力
が高いので、上記時間差を上記定式を用いてプロセッサ
ー100へのデータ転送が開始される時点を指定する。
データ読取り動作の第２ステップは、データ記憶媒体
が回転して読取り／書込みヘッド110−０がデータ記憶
トラック400の第１セグメント（セクター0,1）を横断す
ると行われる。制御モジュール106が読取り／書込みヘ
ッド110−０を起動して、要求されたデータ（セクター
２〜６）の始めからデータ読取り動作において読取られ
た第１セグメント（セクター４〜６）の始めまでの、そ
の要求データ（セクター２〜６）の始め部分（セクター
２〜３）を読取らせる。上記第１ステップにおけるよう
に、制御モジュール106はデータ読取り動作の終わりか
ら十分な時間だけ手前の時点においてプロセッサー100
へのデータ転送を開始するので、プロセッサー100への
データ転送は回転媒体からのデータ読取りの動作が完了
するのと正に同時に完了する。プロセッサー100へのデ
ータ転送が開始されるまでの、データ読取り動作の完了
に先立つ時間の長さは、このプロセスの第１ステップで
用いたのと同じ定式を用いて計算する。従って、２段階
のデータ読取り動作によれば、プロセッサー100へのデ
ータ転送を可及的速やかに行うことができ、プロセッサ
ー100は、データ記憶媒体を回転させて要求データの始
めに読取り／書込みヘッドを位置付けるまで待つ必要が
ない。更に、データ読取り動作の完了と同時にデータ転
送が完了するようにタイミングをつけてプロセッサー10
0への予想データ転送を行うことによってプロセッサー1
00へ要求データを最短時間量で送ることができるもので
ある。
要求されたデータ（セクター２〜６）領域内にないセ
クター上に読取り／書込みヘッドを位置決めした時に制
御モジュール106でデータ読込み要求を受ける場合、そ
の要求データ（セクター２〜６）は、多段データ転送動
作（第４図の第１例）に対し説明したように、予想デー
タ転送を利用することによって再び単段プロセスで読取
ることができる。
以上、本発明の特定の実施例について述べたが、当該
技術関係者に自明の如く、本発明を添付された請求の範
囲に示す本発明の範囲を逸脱することなく他の実施例に
ても実施することが期待できる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−241648（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/06

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】データチャンネル（102）によりプロセッ
    サ（100）に接続された制御モジュール（106）、 回転するデータ記憶媒体（111−＊）のトラック上で複
    数の読取り／書込みヘッド（110−＊）を介してデータ
    を読みとり書き込み回転式媒体データ記憶装置（108−
    ＊から111−＊まで）、 制御及びデータ信号を互いに交換するため、前記制御モ
    ジュール（106）と前記データ記憶装置（108−＊から11
    1−＊）に接続されたバス（107）、 を具備するデータ記憶システム（120）であって、 前記データ記憶装置（108−＊から111−＊）には、 前記複数の読取り／書込みヘッド（110−＊）のうちの
    １つにより前記回転媒体（111−＊）から読みとられた
    データを記憶するためこの複数の読取り／書込みヘッド
    （110−＊）の１つ及び前記バス（107）の両方にそれぞ
    れ接続されている複数のバッファメモリ手段（207）、 前記要求されたデータ記録としてトラックの複数のセク
    タを識別する前記プロセッサ（100）から受けとられた
    データ読取り要求に応答して、前記トラック上の該要求
    されたデータ記録により包含され、データ読取り要求に
    続いて前記１つの読取り／書込みヘッド（110−＊）下
    に現われる第１のセクタ境界を検出する手段（211,213,
    214）、 前記第１のセクタ境界から前記要求されたデータ記録の
    終端まで、前記要求されたデータ記録の第１のセグメン
    トを前記バッファメモリ手段（207）内へ読みとるため
    の手段（201−206,208−215）、 前記バッファメモリ手段（207）内に記憶されたデータ
    を、前記バス（107）を介して前記制御モジュール（10
    6）に伝送する手段（205,206）、 前記制御モジュール（106）において、前記１つの読取
    り／書込みヘッド（110−＊）が前記要求されたデータ
    記録の終りに達するに先立って前記要求されたデータ記
    録の前記第１のセグメントを前記プロセッサ（100）に
    転送する手段（505−522）、 前記トラック上で前記要求されたデータ記録の最初を識
    別するための、前記データ記憶装置（108−＊から111−
    ＊）内の手段（214）、 前記識別手段（214）に応答して、前記データ記録の最
    初から前記第１のセクタ境界まで、前記要求されたデー
    タの第２のセグメントを前記バッファメモリ手段（20
    7）内にて読みとる前記データ記憶装置（108−＊から11
    1−＊まで）内の手段（201−206,208−215）、 を具備し、しかも 前記転送手段（505−522）は、前記要求されたデータ記
    録の前記第２のセグメントを転送するべく、前記第２の
    セグメントを読みとる際に、前記１つの読取り／書込み
    ヘッド（110−＊）が前記第１のセクタ境界に達する前
    に前記要求されたデータ記録の前記第２のセグメントを
    前記プロセッサ（100）に転送する、 データ記憶システム（120）。
  2. 【請求項２】プロセッサ（100）の直接的目標として前
    記要求されたデータ記録内の前記セクタの１セット
    （組）を識別する該プロセッサ（100）に応答して、目
    標セクタが前記回転式データ記憶媒体（111−＊）から
    読みとられるように、前記バス（107）を介して前記制
    御モジュール（106）に向けて目標セクタを伝送する手
    段（211）；がさらに含まれている、請求の範囲第１項
    に記載のデータ記憶システム（120）。
  3. 【請求項３】各々予め定められた数の目標セクタを収納
    できる２つ以上のパケットに予め定められたアルゴリズ
    ムに従って前記データ記録を断片化するための手段（50
    2−522）を更に具備し、このパケットの各々は、それが
    前記データ記憶媒体（111−＊）から読みとられた前記
    目標セクタのうちの連続するものの前記所定の数の目標
    セクタで満たされるや否や前記バス（107）を介して前
    記制御モジュール（106）に伝送される、請求の範囲第
    ２項に記載のデータ記憶システム（120）。
  4. 【請求項４】前記目標セクタを伝送する前に前記第１の
    セクタ境界を識別するデータを前記制御モジュール（10
    6）に対し送るための手段（105）を更に具備する、請求
    の範囲第３項に記載のデータ記憶システム（120）。
  5. 【請求項５】前記予め定められたアルゴリズム、前記第
    １のセクタ境界識別データ及び前記受信の２つ以上のセ
    クタパケットに基づいて、前記１つのトラック上で前記
    複数のセクタが現われた順序に前記複数のセクタを再度
    配列するための、前記制御モジュール（106）内の手
    段、 を更に具備する、請求の範囲第４項に記載のデータ記憶
    システム（120）。
  6. 【請求項６】最後の目標セクタに続く前記第１のセグメ
    ント内に現われる目標でないセクタを前記制御モジュー
    ル（106）に向けて伝送するべく前記伝送手段（205,20
    6）を作動させるために、前記第１のセグメント内の最
    後の目標セクタの伝送に対し応答性をもつ手段（212,51
    5〜517） を更に具備する、請求の範囲第５項に記載のデータ記憶
    システム（120）。
  7. 【請求項７】前記作動手段（212,515〜517）は、 前記伝送手段（205,206）が前記バスを介して前記制御
    モジュール（106）に前記要求されたデータ記録の前記
    第１のセグメントを伝送するのに必要とされる第１の時
    間の長さを計算するための手段、及び 前記読取り／書込みヘッド（110−＊）が前記要求され
    たデータ記録の終端に達するよりも前記計算された時間
    の長さだけ前に、前記伝送手段（205,206）を利用可能
    にするための手段（212）、 とを更に具備する、請求の範囲第６項に記載のデータ記
    憶システム（120）。
  8. 【請求項８】前記第１の時間長さを計算するための手段
    は、前記伝送手段（205,206）が前記バス（107）を介し
    て前記制御モジュール（106）に対し前記要求されたデ
    ータ記録の第２のセグメントを伝送するのに必要とされ
    る第２の時間の長さを計算するため、前記識別手段（21
    4）に対して応答性を有し、および 前記作動手段（212,515〜517）はさらに、前記第１のセ
    クタ境界よりも前記第２のセグメント伝送時間だけ前
    に、前記伝送手段（205,206）を利用可能にするため、
    前記計算手段に対して応答性を有する、請求の範囲第７
    項に記載のデータ記憶システム（120）。
  9. 【請求項９】データ記憶媒体（111−＊）上のトラック
    上でデータを読取り／書込みする複数の読取り／書込み
    ヘッド（110−＊）に対しバス（107）により接続された
    各制御モジュール（106）と少なくとも１つの制御モジ
    ュール（106）に接続されたプロセッサ（100）を具備す
    るデータ記憶システムにおいて、前記データ記憶媒体
    （111−＊）のトラックから要求されたデータ記録を読
    みとるための方法であって、該方法は、 前記要求されたデータ記録としてトラックの複数のセク
    タを識別する前記プロセッサ（100）から受けとられた
    データ読みとり要求に応答して、前記トラック上の前記
    要求された記録データにより包含され、前記データ読み
    とり要求に続いて前記読取り／書込みヘッドの１つ（11
    0−＊）の下に現われる第１のセクタ境界を検出する段
    階、 前記第１のセクタ境界から前記データ記録の終端まで、
    前記要求されたデータ記録の第１のセグメントを、前記
    バス（107）及び前記１つの読取り／書込みヘッド（110
    −＊）に接続されているバッファメモリ（108＊）内へ
    と読みとる段階、 前記１つの読取り／書込みヘッド（110−＊）が前記要
    求されたデータ記録の終端に達する前に始めて、前記要
    求されたデータ記録の前記第１のセグメントを前記バス
    （107）を介して前記制御モジュール（106）へと伝送す
    る段階、 前記トラック上で前記要求されたデータ記録の最初を識
    別する段階、 前記データ記録の最初から前記第１のセクタ境界まで、
    前記要求されたデータの第２のセグメントを前記バッフ
    ァメモリ（108＊）内へと読みとる段階、及び 前記１つの読取り／書込みヘッド（110−＊）が前記第
    １のセクタ境界に達する前に開始して、前記要求された
    データ記録の前記第２のセグメントを前記バス（107）
    を介して前記制御モジュール（106）まで伝送する段
    階、 とを具備する方法。
  10. 【請求項１０】前記プロセッサ（100）の直接的目標と
    して前記要求されたデータ記録内の前記セクタの１セッ
    トを識別する前記プロセッサ（100）に応えて、該目標
    セクタが前記データ記憶媒体から読みとられるように前
    記バス（107）を介して前記制御モジュール（106）にこ
    の目標セクタを伝送する段階、 を更に具備する、請求の範囲第９項に記載の方法。
  11. 【請求項１１】予め定められた数の目標セクタを各々収
    納できる２つ以上のパケットに予め定められたアルゴリ
    ズムに従って前記データ記録を断片化する段階がさらに
    含まれ、このパケットは各々、それが前記データ記憶媒
    体（111−＊）から読みとられた前記目標セクタのうち
    前記予め定められた数の連続する目標セクタで満たされ
    た時点で直ちに、前記バス（107）を介して制御モジュ
    ール（106）まで伝送される段階を具備する、 請求の範囲第10項に記載の方法。
  12. 【請求項１２】前記目標セクタを伝送する前に前記第１
    のセクタ境界に対応するセクタを識別するデータを前記
    制御モジュール（106）へ送る段階がさらに含まれてい
    る、請求の範囲第11項に記載の方法。
  13. 【請求項１３】前記制御モジュール（106）内で、前記
    予め定められたアルゴリズムに基づいて、前記第１のセ
    クタ境界識別データ及び前記受けとられた２つ以上のセ
    クタパケットを、前記トラック上に前記複数のセクタが
    現われた順序に前記複数のセクタを再度配列する段階が
    さらに含まれている、請求の範囲第12項に記載の方法。
  14. 【請求項１４】前記第１のセグメント内の最後の目標セ
    クタの伝送に応答して、この最後の目標セクタに続いて
    前記第１のセグメント内に現われる非目標セクタを前記
    バス（107）を介して前記制御モジュール（106）に伝送
    する段階がさらに含まれている、請求の範囲第13項に記
    載の方法。
  15. 【請求項１５】前記伝送段階には、 前記要求されたデータの第１のセグメントを前記プロセ
    ッサ（100）に伝送するのに必要とされる第１の時間の
    長さを計算する段階、及び １つの前記読取り／書込みヘッド（110−＊）が前記要
    求されたデータ記録の終りに達するよりも前記時間の長
    さだけ前に、前記伝送段階を利用可能にする段階、 がさらに含まれている、請求の範囲第14項に記載の方
    法。
  16. 【請求項１６】前記要求されたデータ記録の前記第２の
    セグメントを前記バス（107）を介して前記制御モジュ
    ール（106）へ伝送するのに必要とされる第２の時間の
    長さを計算する段階、及び 前記第１のセクタ境界よりも前記第２のセグメント伝送
    時間だけ前に前記伝送段階を利用可能にする段階、 がさらに含まれている、請求の範囲第15項に記載の方
    法。
  17. 【請求項１７】制御モジュール（106）、 複数の回転式媒体（111−＊）、 前記回転式媒体（111−＊）のうち関係つけられた１つ
    の媒体のトラックの上にデータを書き込むための複数の
    読取り／書込みヘッド（110−＊）、 データ読取り要求に対し応答して、１つのトラック上の
    前記要求されたデータ記録により包含されかつデータ読
    取り要求に続いて前記読取り／書込みヘッド（110
    −＊）の１つの下に現われる第１のセクタ境界を検出す
    るための手段（211,213,214）、 前記１つの読取り／書込みヘッド（110−＊）により前
    記データ記憶媒体（111−＊）から読みとられたデータ
    を記憶するため前記１つの読取り／書込みヘッド（110
    −＊）及び前記バス（107）の両方に接続されたバッフ
    ァメモリ（207）内へ、前記第１のセクタ境界から前記
    データ記録の終りまで、前記要求されたデータ記録の第
    １のセグメントを読みとるための手段（201−206,208−
    215）、 前記バッファメモリ（207）内に記憶された前記要求さ
    れたデータ記録の１セグメントを前記バス（107）を介
    して前記制御モジュール（106）へと伝送するための手
    段、 前記伝送手段（205,206）が前記バス（107）を介して前
    記制御モジュール（106）まで前記要求されたデータ記
    録の前記第１のセグメントを伝送するのに必要とされる
    第１の時間の長さを計算するための手段（211）、 １つの前記読取り／書込みヘッド（110−＊）が前記要
    求されたデータ記録の終りに達するよりも前記計算され
    た時間の長さだけ前に前記伝送手段（205,206）を利用
    可能にするための手段（212）、 を含む、前記検出手段（211,213,214）に対し応答し、
    前記１つの読取り／書込みヘッド（110−＊）が前記要
    求されたデータ記録の終りに達する前に前記伝送手段
    （205,206）を作動させるための手段（211,212,515−51
    7）、 前記トラック上の前記要求されたデータ記録の最初を識
    別するための手段（214）、 を含み、 前記読取り手段（201−206,208−215）は、前記データ
    記録の最初から前記セクタ境界まで、前記要求されたデ
    ータ記録の第２のセグメントを、前記バッファメモリ
    （207）内に読みとるため、前記識別手段（214）に対し
    て応答し、 前記計算手段（211）は、前記伝送手段（205,206）が前
    記バス（107）を介して前記制御モジュール（106）に対
    し前記要求されたデータ記録の前記第２のセグメントを
    伝送するのに必要とされる第２の時間の長さを計算する
    ため、前記識別手段（214）に対し応答し、 前記の利用可能にする手段（212）はさらに、前記セク
    タ境界よりも前記第２のセグメント伝送時間だけ前に前
    記伝送手段（205,206）を利用可能にするため、前記計
    算手段（211）に対し応答する、データを記憶するため
    の、プロセッサ（100）に接続されたデータ記憶システ
    ム。
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