JP3235081B2 - 電荷結合イメージセンサ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、一導電形の電荷転送チャネルを有している
半導体本体を具え、該チャネルが半導体本体の表面付近
に位置し、しかもpn接合を介して前記第１導電形とは反
対の第２導電形の隣接層内に通じており、前記表面には
一連の連続電極を設け、これらの電極を絶縁層により前
記表面から分離させると共に阻止レベル及び活性レベル
を有するクロック電圧を印加する電圧源に接続し、電荷
転送チャネルには電位障壁又は電位ウェルを誘起させ、
前記阻止レベルを半導体本体の表面にて導電形の反転が
生ずるようなレベルに選定する埋込みチャネル形の電荷
結合デバイスに関するものである。
半導体本体を具え、該チャネルが半導体本体の表面付近
に位置し、しかもpn接合を介して前記第１導電形とは反
対の第２導電形の隣接層内に通じており、前記表面には
一連の連続電極を設け、これらの電極を絶縁層により前
記表面から分離させると共に阻止レベル及び活性レベル
を有するクロック電圧を印加する電圧源に接続し、電荷
転送チャネルには電位障壁又は電位ウェルを誘起させ、
前記阻止レベルを半導体本体の表面にて導電形の反転が
生ずるようなレベルに選定する埋込みチャネル形の電荷
結合デバイスに関するものである。
本発明は斯種の電荷結合デバイスを具えているイメー
ジセンサ装置にも関するものである。情報は電気的、即
ち別個の入力段を介して外部電源から電気的に供給した
り、光学的に、即ち電荷キャリヤを半導体本体そのもの
に入射する光の吸収によって発生させる光学的のいずれ
でも供給することができる。前者の場合には電荷結合デ
バイスをメモリとしてか、又は信号プロセッサとして使
用することができ、又後者の場合にはそれをイメージセ
ンサ又はカメラのセンサとして使用することができる。
ジセンサ装置にも関するものである。情報は電気的、即
ち別個の入力段を介して外部電源から電気的に供給した
り、光学的に、即ち電荷キャリヤを半導体本体そのもの
に入射する光の吸収によって発生させる光学的のいずれ
でも供給することができる。前者の場合には電荷結合デ
バイスをメモリとしてか、又は信号プロセッサとして使
用することができ、又後者の場合にはそれをイメージセ
ンサ又はカメラのセンサとして使用することができる。
（従来技術の説明） 冒頭にて述べた種類の電荷結合デバイスは特に、I.E.
E.E.Electron Device Letters,Vol.ED−1 No.7（1980年
７月）の第131〜133頁にN.J.Saksにより発表された論文
“A Technique for Suppres sing Dark Current Genera
ted by Interface States in Buried Channel CCD imag
ers"から既知である。
E.E.Electron Device Letters,Vol.ED−1 No.7（1980年
７月）の第131〜133頁にN.J.Saksにより発表された論文
“A Technique for Suppres sing Dark Current Genera
ted by Interface States in Buried Channel CCD imag
ers"から既知である。
（発明が解決しようとする課題） 電荷結合デバイスでは漏れ電流、即ち暗電流をできる
だけ低くする。このようなデバイスを例えばメモリとし
て用いる場合、漏れ電流が最大蓄積時間をかなり決定す
ることになる。電荷結合イメージセンサ装置では、その
感度がCCDの暗電流によって著しく限定される。一般に
知られているように、暗電流の大部分は禁止エネルギー
帯の表面状態によって生ずる。これらの表面状態は電子
が価電子帯（充満帯）から伝導体へと進む際に中間ステ
ーションとして電子により利用される。CCDにおける暗
電流は、これらの表面状態を伝導帯とする第２ステップ
とした以前における電子と正孔の再結合により表面状態
を空にすることにより著しく低減させることができる。
この目的に好適な方法は、表面を反転層化して、この表
面に前述した文献に記載されているように、正孔をあふ
れさせる方法である。この既知のものはCCDイメージセ
ンサであり、この場合には積分期間中に転送チャネルの
全表面が反転層となるような電圧を電極に印加する。こ
の場合には積分電極の下側の半導体表面も反転層となる
欠点がある。電極の電荷分離機能（これは通常電極に種
々の電圧を印加することにより行なう）は実際上、表面
電位が反転層における電位によって実際上専ら決定され
ることからして完全になくなる。前記文献に既に示され
ているように、連続する電荷パケット間の分離は別の方
法で行なう必要がある。
だけ低くする。このようなデバイスを例えばメモリとし
て用いる場合、漏れ電流が最大蓄積時間をかなり決定す
ることになる。電荷結合イメージセンサ装置では、その
感度がCCDの暗電流によって著しく限定される。一般に
知られているように、暗電流の大部分は禁止エネルギー
帯の表面状態によって生ずる。これらの表面状態は電子
が価電子帯（充満帯）から伝導体へと進む際に中間ステ
ーションとして電子により利用される。CCDにおける暗
電流は、これらの表面状態を伝導帯とする第２ステップ
とした以前における電子と正孔の再結合により表面状態
を空にすることにより著しく低減させることができる。
この目的に好適な方法は、表面を反転層化して、この表
面に前述した文献に記載されているように、正孔をあふ
れさせる方法である。この既知のものはCCDイメージセ
ンサであり、この場合には積分期間中に転送チャネルの
全表面が反転層となるような電圧を電極に印加する。こ
の場合には積分電極の下側の半導体表面も反転層となる
欠点がある。電極の電荷分離機能（これは通常電極に種
々の電圧を印加することにより行なう）は実際上、表面
電位が反転層における電位によって実際上専ら決定され
ることからして完全になくなる。前記文献に既に示され
ているように、連続する電荷パケット間の分離は別の方
法で行なう必要がある。
本発明の目的は、反転層での再結合により漏れ電流
（暗電流）を低くすることができ、しかも同時に電荷パ
ケットの分離を通常の方法、特に電極間に適当な電位差
を持たせることによって実現し得る電荷結合デバイスを
提供することにある。
（暗電流）を低くすることができ、しかも同時に電荷パ
ケットの分離を通常の方法、特に電極間に適当な電位差
を持たせることによって実現し得る電荷結合デバイスを
提供することにある。
（課題を解決するための手段） 本発明による電荷結合デバイスは、前記活性レベルを
空乏層化が半導体本体の表面でだけ生ずるようなレベル
に選定し、作動中に前記一連の電極の少なくとも一部に
対応する電荷転送チャネルの表面部分が交互に、信号電
荷を前記電極の下側に蓄えることのできる空乏層化及び
反転層化するようにしたことを特徴とする。
空乏層化が半導体本体の表面でだけ生ずるようなレベル
に選定し、作動中に前記一連の電極の少なくとも一部に
対応する電荷転送チャネルの表面部分が交互に、信号電
荷を前記電極の下側に蓄えることのできる空乏層化及び
反転層化するようにしたことを特徴とする。
本発明によるデバイスでは、電荷転送チャネルの電荷
を蓄える部分を永久的でなく、周期的にのみ反転層とす
る。この場合には表面状態（トラップ）による暗電流の
発生が、時定数が重要な役割を果すプロセスによるもの
であると云うことを利用する。表面部分が反転層となら
ず、又情報がチャネルの関連部分に記憶される期間を十
分短く選定すると、過剰量のトラップが価電子帯からの
電子で満たされて、暗電流を発生するのを回避すること
ができる。全暗電流はチャネルの全表面を永久に反転さ
せる場合よりも僅かに大きくなるも、本発明による装置
では暗電流を極めて低くすることができることを実際に
確めた。同時に、電荷は反転層が局所的になくなるため
に比較的深い電位ウェルに蓄えることができ、従って連
続する電荷パケットを互いに満足に分離させることがで
きる。
を蓄える部分を永久的でなく、周期的にのみ反転層とす
る。この場合には表面状態（トラップ）による暗電流の
発生が、時定数が重要な役割を果すプロセスによるもの
であると云うことを利用する。表面部分が反転層となら
ず、又情報がチャネルの関連部分に記憶される期間を十
分短く選定すると、過剰量のトラップが価電子帯からの
電子で満たされて、暗電流を発生するのを回避すること
ができる。全暗電流はチャネルの全表面を永久に反転さ
せる場合よりも僅かに大きくなるも、本発明による装置
では暗電流を極めて低くすることができることを実際に
確めた。同時に、電荷は反転層が局所的になくなるため
に比較的深い電位ウェルに蓄えることができ、従って連
続する電荷パケットを互いに満足に分離させることがで
きる。
本発明はメモリフィルタ、信号プロセッサ多重回路等
の如き各CCD系に有利に用いることができる。特に、電
荷パケットをT.V.方式の20m secのフレーム期間中蓄積
部位に蓄えるCCDイメージセンサに用いるのが有利であ
る。
の如き各CCD系に有利に用いることができる。特に、電
荷パケットをT.V.方式の20m secのフレーム期間中蓄積
部位に蓄えるCCDイメージセンサに用いるのが有利であ
る。
クロック信号から出力信号へのクロストークをできる
だけなくすために、本発明の好適例では、電荷パケット
を前記蓄積部位に蓄える期間内において、該蓄積部位の
内側電極における電圧を、２つの連続ラインを読出す工
程間におけるライン帰線時間に一致する期間内にて周期
的に変えるようにする。
だけなくすために、本発明の好適例では、電荷パケット
を前記蓄積部位に蓄える期間内において、該蓄積部位の
内側電極における電圧を、２つの連続ラインを読出す工
程間におけるライン帰線時間に一致する期間内にて周期
的に変えるようにする。
（実施例） 以下図面を参照して本発明を実施例につき説明する
に、先ず、第１及び第２図の図面は概略図示したもので
あり、実寸にて示したものではない点に留意すべきであ
る。又、第１図では僅か８つの平行チャネル５を示して
あるに過ぎないが、この数の実際にはかなり多数である
ことにも特に留意すべきである。
に、先ず、第１及び第２図の図面は概略図示したもので
あり、実寸にて示したものではない点に留意すべきであ
る。又、第１図では僅か８つの平行チャネル５を示して
あるに過ぎないが、この数の実際にはかなり多数である
ことにも特に留意すべきである。
本発明をフレーム転送（FT）タイプの電荷結合イメー
ジセンサ装置につきさらに詳細に説明する。しかし本発
明はFTセンサでの使用に限定されるものでなく、埋込み
チャネルを有するいずれの電荷結合デバイスにも使用す
ることができると云うことも常に考慮すべきである。第
１図はイメージセンサ段１と、メモリ段２と水平読出し
レジスタ３とを具えているFTセンサの既知の線図であ
る。レジスタ３の出力端子は出力増幅器４に接続する。
センサ段１及びメモリ段２は電荷転送レジスタ５のマッ
トにより構成され、検知すべき画像が上に投映されるセ
サン段１を構成するマットの上側部分は光でアクセスす
ることができる。メモリ段２及び読出しレジスタ３は大
ていの場合、例えばこれらの表面にアルミニウム層を被
せることにより光でアクセスできないように形成する。
電荷の転送はセンサ段１、メモリ段２及び水平読出しレ
ジスタ３の上に配設したクロック電極にクロック電圧を
印加することにより行なう。第１図では、これらのクロ
ック電極を関連するクロック電圧φ1,φ2,φ３及びφ４
と共に僅か４つ示してあるだけである。
ジセンサ装置につきさらに詳細に説明する。しかし本発
明はFTセンサでの使用に限定されるものでなく、埋込み
チャネルを有するいずれの電荷結合デバイスにも使用す
ることができると云うことも常に考慮すべきである。第
１図はイメージセンサ段１と、メモリ段２と水平読出し
レジスタ３とを具えているFTセンサの既知の線図であ
る。レジスタ３の出力端子は出力増幅器４に接続する。
センサ段１及びメモリ段２は電荷転送レジスタ５のマッ
トにより構成され、検知すべき画像が上に投映されるセ
サン段１を構成するマットの上側部分は光でアクセスす
ることができる。メモリ段２及び読出しレジスタ３は大
ていの場合、例えばこれらの表面にアルミニウム層を被
せることにより光でアクセスできないように形成する。
電荷の転送はセンサ段１、メモリ段２及び水平読出しレ
ジスタ３の上に配設したクロック電極にクロック電圧を
印加することにより行なう。第１図では、これらのクロ
ック電極を関連するクロック電圧φ1,φ2,φ３及びφ４
と共に僅か４つ示してあるだけである。
第２図はイメージセンサ段における電荷転送チャネル
の部分に沿う装置の断面図であり、電荷は左から右へと
転送される。この装置はｎ形基板６を具えており、これ
は過剰露光の場合に発生した電荷キャリヤに対するドレ
インとして作用する。なお、この点については本願人の
出願に係る1983年11月24日出願で、1985年６月17日に既
に公開されているオランダ国特許出願第8304035号を参
照することができる。ｎ形基板６の表面には比較的薄い
ｐ形層７を設け、これによりｎ形基板６とｎ形表面層８
とを分離させる。ｎ形表面層８は垂直方向のCCDチャネ
ル５の１つを構成する。クロック電極10a,10b,10c,10d,
11a,11b,11c等はゲート誘電層９により表面層８から分
離させるようにして表面層の上方に配設する。図面では
判り易くするためにクロック電極を互いにそばに並べて
示してあるが、実際にはこれらの電極は多層配線系の形
態で一部が互いにオーバラップするように配設する。ク
ロック電極はクロックライン13,14,15及び16を介してク
ロック電圧φ1,φ2,φ３及びφ4,を印加する電圧源17に
接続する。なお、本例の構成のものは４相CCDを構成す
る。しかし、以下に明らかとするように、本発明は４相
CCDだけでなく、他の既知のいずれのｎ相CCDにも使用す
ることができる。第３図に時間ｔの関数として示すクロ
ック電圧φ1,φ2,φ３及びφ４は２つのレベル、即ち電
位障壁が表面層８内に誘起される低レベルと、電位ウェ
ルが電極の下側に誘起されて、これらのウェル内に電荷
パケットを蓄える高レベルとの２つのレベルを有する。
低レベルはｎ形層８と誘電層９との間の界面18に正孔の
反転層が形成されるように選定する。本発明によれば、
クロックφ１−−−−φ４の正レベルの電圧でｎ形層８
の表面が反転されずに、せいぜい空乏層化され、即ちそ
の表面が、それに移動電荷キャリヤが存在しない状態に
なるようにクロックφ１−−−−φ４の正レベルを選定
する。活性電圧レベルにある電極の下側に過度に大きな
暗電流が発生しないようにするために、これらの電極の
下側の表面部分が交互に空乏層化及び反転層化するよう
に電圧を変化させる。
の部分に沿う装置の断面図であり、電荷は左から右へと
転送される。この装置はｎ形基板６を具えており、これ
は過剰露光の場合に発生した電荷キャリヤに対するドレ
インとして作用する。なお、この点については本願人の
出願に係る1983年11月24日出願で、1985年６月17日に既
に公開されているオランダ国特許出願第8304035号を参
照することができる。ｎ形基板６の表面には比較的薄い
ｐ形層７を設け、これによりｎ形基板６とｎ形表面層８
とを分離させる。ｎ形表面層８は垂直方向のCCDチャネ
ル５の１つを構成する。クロック電極10a,10b,10c,10d,
11a,11b,11c等はゲート誘電層９により表面層８から分
離させるようにして表面層の上方に配設する。図面では
判り易くするためにクロック電極を互いにそばに並べて
示してあるが、実際にはこれらの電極は多層配線系の形
態で一部が互いにオーバラップするように配設する。ク
ロック電極はクロックライン13,14,15及び16を介してク
ロック電圧φ1,φ2,φ３及びφ4,を印加する電圧源17に
接続する。なお、本例の構成のものは４相CCDを構成す
る。しかし、以下に明らかとするように、本発明は４相
CCDだけでなく、他の既知のいずれのｎ相CCDにも使用す
ることができる。第３図に時間ｔの関数として示すクロ
ック電圧φ1,φ2,φ３及びφ４は２つのレベル、即ち電
位障壁が表面層８内に誘起される低レベルと、電位ウェ
ルが電極の下側に誘起されて、これらのウェル内に電荷
パケットを蓄える高レベルとの２つのレベルを有する。
低レベルはｎ形層８と誘電層９との間の界面18に正孔の
反転層が形成されるように選定する。本発明によれば、
クロックφ１−−−−φ４の正レベルの電圧でｎ形層８
の表面が反転されずに、せいぜい空乏層化され、即ちそ
の表面が、それに移動電荷キャリヤが存在しない状態に
なるようにクロックφ１−−−−φ４の正レベルを選定
する。活性電圧レベルにある電極の下側に過度に大きな
暗電流が発生しないようにするために、これらの電極の
下側の表面部分が交互に空乏層化及び反転層化するよう
に電圧を変化させる。
このことは、上述したFTセンサの場合に、５つの連続
する一連の電極での積分期間中４相CCDとして作動する
イメージセンサ段における電荷蓄積部位が第１と第５電
極、例えば電極10aと11aの下側の電位障壁によって制限
されると云う事を意味する。電極10a,11aに印加する電
圧φ１は、これらの電極の下側に反転層が生ずるような
低い値とする。積分期間中活性レベルと阻止レベルとの
間にて変化する交番電圧を、通常の装置では積分期間中
直流電圧レベルとする電極10b,10c,10dに印加する。こ
のために、これらの電極の下側の表面部分は周期的に反
転層となったり、空乏層化される。出力増幅器４におけ
る出力信号へのクロストークをなくすために電圧φ2,φ
３及びφ４を積分期間におけるライン帰線時間にのみ変
化させる。本発明では、暗電流の発生がトラップにより
行なわれるプロセスによるものであり、しかも時定数が
重要な役目を果すと云うことを利用する。このことを説
明するために第５図にシリコンのエネルギー帯の線図を
示してある。エネルギー準位を占める最下側帯をEv（価
電子帯）によって示し、その上にある許容状態のエネル
ギー帯をEc（伝導帯）により示してある。
する一連の電極での積分期間中４相CCDとして作動する
イメージセンサ段における電荷蓄積部位が第１と第５電
極、例えば電極10aと11aの下側の電位障壁によって制限
されると云う事を意味する。電極10a,11aに印加する電
圧φ１は、これらの電極の下側に反転層が生ずるような
低い値とする。積分期間中活性レベルと阻止レベルとの
間にて変化する交番電圧を、通常の装置では積分期間中
直流電圧レベルとする電極10b,10c,10dに印加する。こ
のために、これらの電極の下側の表面部分は周期的に反
転層となったり、空乏層化される。出力増幅器４におけ
る出力信号へのクロストークをなくすために電圧φ2,φ
３及びφ４を積分期間におけるライン帰線時間にのみ変
化させる。本発明では、暗電流の発生がトラップにより
行なわれるプロセスによるものであり、しかも時定数が
重要な役目を果すと云うことを利用する。このことを説
明するために第５図にシリコンのエネルギー帯の線図を
示してある。エネルギー準位を占める最下側帯をEv（価
電子帯）によって示し、その上にある許容状態のエネル
ギー帯をEc（伝導帯）により示してある。
禁止帯のほぼ中間の位置にトラップ19を示してある。
複数のトラップ又はトラップの大部分が反転層により空
にされたのちには、これらのトラップは価電子帯からの
電子による時定数τ１で再び満たされる。これと同時に
多数の電子トラップから伝導帯Ecへと流れる。これは時
定数τ２で起る。平衡状態は時定数τ３で達成され、こ
れには次式が成立する。
複数のトラップ又はトラップの大部分が反転層により空
にされたのちには、これらのトラップは価電子帯からの
電子による時定数τ１で再び満たされる。これと同時に
多数の電子トラップから伝導帯Ecへと流れる。これは時
定数τ２で起る。平衡状態は時定数τ３で達成され、こ
れには次式が成立する。
トラップは禁止エネルギー帯全体に分配されるから、
τ３の平均をとる必要がある。実際にはτ３の値を少な
くとも約100μsecに選定し得ることを確かめた。各イメ
ージセンサセル（画素）での電荷積分は、この際期間が
Ｔの周期に分割し、この期間内における時間Tinv中には
電極の下側を反転層とし、ついで時間Ｔ−Tinv中は積分
し、即ち電極の下側に電位ウェルを誘起させるように反
転層と電位ウェルを交互に発生させるようにする。時間
Tinvは十分に長くして、多数の電子を反転層からの正孔
とトラップで再結合させる必要がある。この再結合が起
こる時定数でτｒが約10μsec又はそれ以下であること
が判明する。時間Ｔ−Tinvはτ３よりも短いが、又はτ
３程度に選定して、過度に多数のトラップが再度充満さ
れないようにするのが好適である。
τ３の平均をとる必要がある。実際にはτ３の値を少な
くとも約100μsecに選定し得ることを確かめた。各イメ
ージセンサセル（画素）での電荷積分は、この際期間が
Ｔの周期に分割し、この期間内における時間Tinv中には
電極の下側を反転層とし、ついで時間Ｔ−Tinv中は積分
し、即ち電極の下側に電位ウェルを誘起させるように反
転層と電位ウェルを交互に発生させるようにする。時間
Tinvは十分に長くして、多数の電子を反転層からの正孔
とトラップで再結合させる必要がある。この再結合が起
こる時定数でτｒが約10μsec又はそれ以下であること
が判明する。時間Ｔ−Tinvはτ３よりも短いが、又はτ
３程度に選定して、過度に多数のトラップが再度充満さ
れないようにするのが好適である。
第３図はクロック電圧φ1,φ2,φ3,φ４を時間ｔの関
数として示した線図である。TaとTbとの間の期間内では
捕獲された光パターンがイメージセンサ段にて電荷パタ
ーンに変換される。期間Ta−Tbを積分期間と称する。積
分期間の後、即ちTb後には形成された電荷パターンが４
相クロックによってイメージセンサ段からメモリ段へと
転送される。積分期間中にはメモリ段に蓄えられた画像
が水平読出しレジスタを介してライン順次で読出され
る。２つの連続するライン間の期間をライン帰線時間と
称し、これを第３図にTlにて示してある。
数として示した線図である。TaとTbとの間の期間内では
捕獲された光パターンがイメージセンサ段にて電荷パタ
ーンに変換される。期間Ta−Tbを積分期間と称する。積
分期間の後、即ちTb後には形成された電荷パターンが４
相クロックによってイメージセンサ段からメモリ段へと
転送される。積分期間中にはメモリ段に蓄えられた画像
が水平読出しレジスタを介してライン順次で読出され
る。２つの連続するライン間の期間をライン帰線時間と
称し、これを第３図にTlにて示してある。
時間Taに開始する積分期間にはφ１が阻止レベルに調
整されるため、隣接する電位ウェルを互いに隔離する電
位障壁が全積分期間中電極10a、11a,12aの下側に誘起さ
れる。説明のために、多数の瞬時にクロック電圧φｉが
印加された一連の電極の下側の電位分布を第４図に示し
てある。クロックの低レベルは電極の下側に反転層が生
ずるように選定し、この反転層を第４図に＋記号にて示
してあり、これは正孔が存在することを示す。残りで電
極b,c及びｄは例えば10V高いレベルに調整するため、こ
れらの電極の下側は反転せずに電位ウェルが誘起される
（第４図の瞬時t1参照）。従来のものでは、センサ段に
おける電極の電圧は積分期間中には変化させない。過度
に多くのトラップが積分ゲートの下側の電子で充満され
ないようにするために、本発明では積分ゲートの電圧を
周期的に変化させる。例えば、最初はφ２及びφ４の電
圧を10Vだけ下げ、φ３は高レベルのままとすることが
できる。これを第４図では瞬時t2により示してある。電
荷は電極φ３の下に完全に押込められ、又反転層は電極
φ２及びφ４の下にも生ずる。この状況は局所トラップ
にて捕えられた全て、又は少なくとも殆ど全ての電子が
反転層からの正孔と再結合するまで持続される。ついで
φ２及びφ４を再び高電圧レベルに調整し（t3）、その
後（t4）にφ３を10Vだけ下げる。この際、φ３に接続
された電極の下側領域は反転され、この結果これらの電
極の下側の表面状態も空になる。ついでφ３も高レベル
となり、これによりt1の状態が再び得られ、これはつぎ
のライン帰線時間tlまで持続される。従って、種々の表
面部分を交互に、しかも周期的に反転させることによ
り、表面状態により発生される暗電流を著しく低減させ
ることができる。改善度を反転時における電極の負電圧
に対してプロットしたものを第６図に示してある。電圧
が低下するにつれて、反転層における正孔の濃度、従っ
て捕らえられた電子を正孔との再結合度が増大するので
暗電流が低下する。センサを作動させるのに好適な電圧
値である−9Vの電圧では、暗電流が約1/3に低下する。
整されるため、隣接する電位ウェルを互いに隔離する電
位障壁が全積分期間中電極10a、11a,12aの下側に誘起さ
れる。説明のために、多数の瞬時にクロック電圧φｉが
印加された一連の電極の下側の電位分布を第４図に示し
てある。クロックの低レベルは電極の下側に反転層が生
ずるように選定し、この反転層を第４図に＋記号にて示
してあり、これは正孔が存在することを示す。残りで電
極b,c及びｄは例えば10V高いレベルに調整するため、こ
れらの電極の下側は反転せずに電位ウェルが誘起される
（第４図の瞬時t1参照）。従来のものでは、センサ段に
おける電極の電圧は積分期間中には変化させない。過度
に多くのトラップが積分ゲートの下側の電子で充満され
ないようにするために、本発明では積分ゲートの電圧を
周期的に変化させる。例えば、最初はφ２及びφ４の電
圧を10Vだけ下げ、φ３は高レベルのままとすることが
できる。これを第４図では瞬時t2により示してある。電
荷は電極φ３の下に完全に押込められ、又反転層は電極
φ２及びφ４の下にも生ずる。この状況は局所トラップ
にて捕えられた全て、又は少なくとも殆ど全ての電子が
反転層からの正孔と再結合するまで持続される。ついで
φ２及びφ４を再び高電圧レベルに調整し（t3）、その
後（t4）にφ３を10Vだけ下げる。この際、φ３に接続
された電極の下側領域は反転され、この結果これらの電
極の下側の表面状態も空になる。ついでφ３も高レベル
となり、これによりt1の状態が再び得られ、これはつぎ
のライン帰線時間tlまで持続される。従って、種々の表
面部分を交互に、しかも周期的に反転させることによ
り、表面状態により発生される暗電流を著しく低減させ
ることができる。改善度を反転時における電極の負電圧
に対してプロットしたものを第６図に示してある。電圧
が低下するにつれて、反転層における正孔の濃度、従っ
て捕らえられた電子を正孔との再結合度が増大するので
暗電流が低下する。センサを作動させるのに好適な電圧
値である−9Vの電圧では、暗電流が約1/3に低下する。
上述した４相の例では、積分期間中４つの電極の内の
３つを活性高電圧レベルとする。この結果、４つの電極
の内の３つの電極の下側で積分処理が行われ、このこと
は光電感度を最高とし得るので好適である。積分期間後
の電荷転送中には電荷が２つの電極の下側、又は単一電
極の下側だけに押込まれる。積分期間中に電圧を変化さ
せない従来のものでは過剰量の電荷が垂直方向のアンチ
−ブルーミングにより基板６へと流れる。しかし、一部
の電荷は表面に達し、そこでトラップにより捕らえられ
るため、これらの電荷は転送期間中の或る時間後にしか
再び釈放されないことにより所謂スミヤ現象を起こすこ
とになる。積分期間中に２つの電極又は１つの電極の下
側に電荷を規則的に押込めるようにする前述した本発明
による手段を講じることにより、起り得る過剰量の電荷
を適宜基板を経て排出させることができるため、上述し
たようなスミヤ効果をなくすことができる。
３つを活性高電圧レベルとする。この結果、４つの電極
の内の３つの電極の下側で積分処理が行われ、このこと
は光電感度を最高とし得るので好適である。積分期間後
の電荷転送中には電荷が２つの電極の下側、又は単一電
極の下側だけに押込まれる。積分期間中に電圧を変化さ
せない従来のものでは過剰量の電荷が垂直方向のアンチ
−ブルーミングにより基板６へと流れる。しかし、一部
の電荷は表面に達し、そこでトラップにより捕らえられ
るため、これらの電荷は転送期間中の或る時間後にしか
再び釈放されないことにより所謂スミヤ現象を起こすこ
とになる。積分期間中に２つの電極又は１つの電極の下
側に電荷を規則的に押込めるようにする前述した本発明
による手段を講じることにより、起り得る過剰量の電荷
を適宜基板を経て排出させることができるため、上述し
たようなスミヤ効果をなくすことができる。
本発明は上述した例のみに限定されるものでなく、幾
多の変更を加え得ること勿論である。例えば反転層を得
るためのφ２及びφ４の負パルスは同時でなく順次に印
加することもできる。本発明は上述した以外の電荷結合
デバイスにも使用することができる。
多の変更を加え得ること勿論である。例えば反転層を得
るためのφ２及びφ４の負パルスは同時でなく順次に印
加することもできる。本発明は上述した以外の電荷結合
デバイスにも使用することができる。
第１図は本発明を用いるFTタイプのCCDセンサ装置を示
す線図； 第２図は第１図の装置のセンサ段におけるCCDレジスタ
の内の１つの長手方向断面図； 第３図は第１図の装置に印加するクロック電圧φ1,φ2,
φ３及びφ４を時間ｔの関数として示す線図； 第４図は第３図のクロック電圧での４つの瞬時における
CCDチャネル内の電位分布を示す説明図； 第５図はシリコンのエネルギー帯を示す線図； 第６図は漏れ電流の減少を印加電圧の関数として示した
特性図である。 １……イメージセンサ ２……メモリ段 ３……水平読出しレジスタ ４……出力増幅器 ５……電荷転送レジスタ（電荷転送チャネル） ６……ｎ形基板 ７……ｐ形層 ８……ｎ形表面層 ９……ゲート誘電層 10a〜10d,11a〜11d,12a……クロック電極 13〜16……クロックライン 17……電圧源 18……界面 19……トラップ
す線図； 第２図は第１図の装置のセンサ段におけるCCDレジスタ
の内の１つの長手方向断面図； 第３図は第１図の装置に印加するクロック電圧φ1,φ2,
φ３及びφ４を時間ｔの関数として示す線図； 第４図は第３図のクロック電圧での４つの瞬時における
CCDチャネル内の電位分布を示す説明図； 第５図はシリコンのエネルギー帯を示す線図； 第６図は漏れ電流の減少を印加電圧の関数として示した
特性図である。 １……イメージセンサ ２……メモリ段 ３……水平読出しレジスタ ４……出力増幅器 ５……電荷転送レジスタ（電荷転送チャネル） ６……ｎ形基板 ７……ｐ形層 ８……ｎ形表面層 ９……ゲート誘電層 10a〜10d,11a〜11d,12a……クロック電極 13〜16……クロックライン 17……電圧源 18……界面 19……トラップ
フロントページの続き (56)参考文献 特開 昭62−269357（ＪＰ，Ａ) ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ ｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．ＥＤ Ｌ−１，Ｎｏ．７，（1980年）ｐｐ. 131−133 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/14 - 27/148 H01L 29/762 - 29/768 H04N 5/335
Claims (5)
- 【請求項１】第１の導電形の複数の電荷転送チャネルを
有している半導体本体を具え、該電荷転送チャネルは前
記半導体本体の表面付近で、互いに近くに配され、pn接
合を介して前記第１の導電形とは反対の第２の導電形の
隣接層へ通じ、一連の電極が絶縁層により表面から分離
されて設けられ、前記チャネルが、行方向及び列方向に
配されたイメージセンサ素子の系を前記電極と共に形成
し、前記イメージセンサ素子の電荷蓄積部が前記電極に
印加された電圧により決定され、この電圧は電位ウェル
を分離する電位障壁のパターンを前記チャネルに誘導
し、この電位ウェルにおいて、積分期間の間、光の吸収
により発生された電荷キャリアが電荷パケットに蓄積さ
れ、前記電圧が前記電位障壁で導電形の反転層が前記半
導体本体の表面に発生する埋込みチャネル型の電荷結合
イメージセンサにおいて、 一つの積分期間で、該積分期間のある時点において、各
電荷蓄積部で、前記表面が部分的に空乏層化し部分的に
反転層化するように、交番電圧が前記電荷蓄積部に対応
して電極に印加されることを特徴とする電荷結合イメー
ジセンサ。 - 【請求項２】電圧が、前記チャネル内で電位障壁を誘導
する阻止レベルと、前記チャネル内に電位ウェルを誘導
する活性レベルと、の２つのレベルを持つ電極に印加さ
れ、前記導電形の反転層が前記電極で該阻止レベルで誘
導されることを特徴とする請求項１に記載の電荷結合イ
メージセンサ。 - 【請求項３】前記一連の電極が、ｎ＞３とする場合にｎ
＋１個の連続電極を一群とする少なくとも１つの電極群
を備え、これらの一群の電極によって電荷転送チャネル
における電荷蓄積部位に蓄える期間中は、前記電圧源が
前記ｎ＋１個の電極内の２つの外側電極に阻止レベルの
電圧を印加すると共に、これらの２つの外側電極の間に
位置する電極には電荷蓄積期間中、阻止レベルと活性レ
ベルとの間で変化する交番電圧を印加して、これらの外
側電極の間に位置する電極の下側の表面部分を交互に反
転送化及び空乏層化するようにしたことを特徴とする請
求項１に記載の電荷結合イメージセンサ。 - 【請求項４】電荷パケットを前記蓄積部位に蓄える期間
内において、該蓄積部位の内側電極における電圧を、２
つの連続ラインを読み出す工程間におけるライン帰線時
間に一致する期間内において周期的に変えることを特徴
とする請求項３に記載の電荷結合イメージセンサ。 - 【請求項５】前記ライン帰線時間中、活性電圧レベルが
印加される内側電極の数を、２つのライン帰線時間の間
の期間に活性電圧レベルが印加される内側電極の数より
も一時的に少なくして、電位ウェルが形成される表面を
一時的に小さくし、この電位ウェルの減縮で生ずる過剰
量の電荷キャリアをいずれも排出しうる排出手段を設け
たことを特徴とする請求項４に記載の電荷結合イメージ
センサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901283A NL8901283A (nl) | 1989-05-23 | 1989-05-23 | Ladingsgekoppelde inrichting en beeldopneeminrichting omvattende een dergelijke ladingsgekoppelde inrichting, en camera voorzien van een dergelijke beeldopneeminrichting. |
| NL8901283 | 1989-05-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036031A JPH036031A (ja) | 1991-01-11 |
| JP3235081B2 true JP3235081B2 (ja) | 2001-12-04 |
Family
ID=19854694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12933790A Expired - Fee Related JP3235081B2 (ja) | 1989-05-23 | 1990-05-21 | 電荷結合イメージセンサ |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0399601B1 (ja) |
| JP (1) | JP3235081B2 (ja) |
| KR (1) | KR100194846B1 (ja) |
| CN (1) | CN1047589A (ja) |
| AT (1) | ATE136414T1 (ja) |
| DE (1) | DE69026305T2 (ja) |
| NL (1) | NL8901283A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0523781B1 (en) * | 1991-07-15 | 1998-06-10 | Koninklijke Philips Electronics N.V. | Charge-coupled imaging device |
| EP0601638B1 (en) * | 1992-12-09 | 2000-07-26 | Koninklijke Philips Electronics N.V. | Charge-coupled device |
| EP0614225B1 (en) * | 1993-03-03 | 1998-05-13 | Koninklijke Philips Electronics N.V. | Charge coupled device |
| US5786852A (en) | 1994-06-20 | 1998-07-28 | Canon Kabushiki Kaisha | Image pick-up apparatus having an image sensing device including a photoelectric conversion part and a vertical transfer part |
| CN100413084C (zh) * | 2006-09-18 | 2008-08-20 | 西安理工大学 | 绕行转移面阵电荷耦合器件ccd |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269357A (ja) * | 1986-05-19 | 1987-11-21 | Sony Corp | 固体撮像装置 |
-
1989
- 1989-05-23 NL NL8901283A patent/NL8901283A/nl not_active Application Discontinuation
-
1990
- 1990-05-17 EP EP90201249A patent/EP0399601B1/en not_active Expired - Lifetime
- 1990-05-17 DE DE69026305T patent/DE69026305T2/de not_active Expired - Fee Related
- 1990-05-17 AT AT90201249T patent/ATE136414T1/de not_active IP Right Cessation
- 1990-05-21 CN CN90103852A patent/CN1047589A/zh active Pending
- 1990-05-21 JP JP12933790A patent/JP3235081B2/ja not_active Expired - Fee Related
- 1990-05-22 KR KR1019900007324A patent/KR100194846B1/ko not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．ＥＤＬ−１，Ｎｏ．７，（１９８０年）ｐｐ．１３１−１３３ |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1047589A (zh) | 1990-12-05 |
| NL8901283A (nl) | 1990-12-17 |
| EP0399601B1 (en) | 1996-04-03 |
| ATE136414T1 (de) | 1996-04-15 |
| JPH036031A (ja) | 1991-01-11 |
| KR900019247A (ko) | 1990-12-24 |
| DE69026305D1 (de) | 1996-05-09 |
| KR100194846B1 (ko) | 1999-06-15 |
| EP0399601A1 (en) | 1990-11-28 |
| DE69026305T2 (de) | 1996-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |