JP3213235B2 - Method for planarizing dielectric coating - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、一般的に半導体デ
バイスの製造に関し、特に、より短い研磨時間によって
ウエハに改善された平坦度を与える、集積回路ウエハ用
の効果的な平坦化技術に関する。FIELD OF THE INVENTION The present invention relates generally to semiconductor device fabrication, and more particularly to an effective planarization technique for integrated circuit wafers that provides improved flatness to a wafer with a shorter polishing time.
【０００２】[0002]
【従来の技術】半導体デバイスは益々小型化し、より小
さい線寸法で正常なリソグラフィを行うために平坦な表
面を得ることがさらに重要になっている。化学機械的な
研磨（ＣＭＰ）は速くから平坦化技術となったもののう
ちで最善のものである。しかしながら、湾状変形や不均
一性等、克服すべき多くの問題がある。2. Description of the Related Art Semiconductor devices are becoming smaller and smaller, and it is more important to obtain a flat surface for successful lithography with smaller line dimensions. Chemical mechanical polishing (CMP) is the best of the fastest planarization techniques. However, there are many problems to overcome, such as bay-like deformation and non-uniformity.
【０００３】１工程であるＣＭＰに様々な条件を使用し
ても、平坦化は決定的な問題を残している。ＣＭＰに反
応性イオンエッチング（ＲＩＥ）を組合せることは、こ
れまで再々試行されているが、要求される平坦化レベル
にはまだ達していない。ＲＩＥとＣＭＰの組合せは高価
で複雑であり、多くの工程とマスクが要求される。必要
とされることは、より簡単でより低価格な平坦化プロセ
ス、好ましくはマスクを必要としない効果的な平坦化プ
ロセス制御を提供することである。[0003] Even if various conditions are used for one step of CMP, planarization remains a decisive problem. Combining reactive ion etching (RIE) with CMP has been tried again, but has not yet reached the required level of planarization. The combination of RIE and CMP is expensive and complex, requiring many steps and masks. What is needed is to provide a simpler and less expensive planarization process, preferably an effective planarization process control that does not require a mask.
【０００４】[0004]
【発明が解決しようとする課題】従って、本発明の目的
は、従来の技術と比較して、より有効な平担化を達成す
る改善された化学機械的研磨方法を提供することにあ
る。Accordingly, it is an object of the present invention to provide an improved chemical mechanical polishing method which achieves more effective leveling as compared to the prior art.
【０００５】本発明の他の目的は、簡単でマスクを必要
としない平坦化プロセスを提供し、それによってより効
果的な平坦化プロセス制御を提供することにある。It is another object of the present invention to provide a simple and mask-free planarization process, thereby providing more effective planarization process control.
【０００６】本発明のさらに他の目的は、凹部を充填さ
せるプロセスを提供し、これによって堆積量を少なくし
研磨時間を少なくすることによって全体のコストを減少
させることにある。It is yet another object of the present invention to provide a process for filling recesses, thereby reducing the overall cost by reducing deposition and polishing time.
【０００７】[0007]
【課題を解決するための手段】本発明によれば、様々な
微細構成から成るパターニングされたウエハ表面上に堆
積された均一の膜の平坦化方法を提供できる。ウエハの
基礎は凸部と凹部を有していることに特徴がある。ウエ
ハは、まず凸部に第１の研磨停止層を設け、次に少なく
とも凹部上に誘電体層を堆積し、最後に堆積された誘電
体コーティング上に第２の研磨停止層を堆積することに
よって準備される。２工程ＣＭＰにおける第１の工程
は、第２の研磨停止層がほぼ取り除かれるまで、第２の
研磨停止層を侵すスラリーを用いて第２の研磨停止層を
研磨することである。第２の工程は、第１の研磨停止層
がさらされるまで、第２或は第１の研磨停止層のいずれ
かを侵すよりも速い速度で誘電体層を侵すスラリーを使
用して誘電体コーティングを研磨することである。この
工程において、第２の研磨停止層は凹部を保護してい
る。According to the present invention, there is provided a method for planarizing a uniform film deposited on a patterned wafer surface of various topography. The base of the wafer is characterized by having a convex portion and a concave portion. The wafer is provided by first providing a first polishing stop layer on the protrusions, then depositing a dielectric layer on at least the recesses, and finally depositing a second polishing stop layer on the deposited dielectric coating. Be prepared. The first step in a two-step CMP is to polish the second polish stop layer with a slurry that attacks the second polish stop layer until the second polish stop layer is substantially removed. The second step involves dielectric coating using a slurry that attacks the dielectric layer at a faster rate than attacking either the second or first polishing stop layer until the first polishing stop layer is exposed. Is to polish. In this step, the second polishing stopper layer protects the recess.
【０００８】本発明の他の目的は第１の研磨停止材料の
ないプロセスを提供することである。この場合、誘電材
料はそれらを保護する研磨停止材料を有しない微細構造
の上に直接堆積されている。研磨停止材料は、そのと
き、少なくとも凹部に堆積されている。この研磨の目的
は基礎構造をさらさずに、誘電体層を平坦化することで
ある。従って、凸部上には多量の誘電体層が残っている
状態である。It is another object of the present invention to provide a process without a first polish stop material. In this case, the dielectric material is deposited directly on top of the microstructure without the polish stop material protecting them. The polishing stop material is then deposited at least in the recesses. The purpose of this polishing is to planarize the dielectric layer without exposing the underlying structure. Therefore, a large amount of the dielectric layer remains on the protrusion.
【０００９】[0009]
【発明の実施の形態】本発明の詳細は１つの簡単な実施
例によって説明される。この実施例は溝がパターニング
され、従って凸部と凹部を有しているシリコンウエハか
ら出発する。後の処理からシリコンを保護するために、
また、ＣＭＰ後の終点検出のために、窒化シリコンの膜
が凸部表面上に形成され、図１の断面図で示す構造とな
る。これはパッド酸化物と呼ばれる。他の方法ではこの
第１の研磨停止層は不要である。DETAILED DESCRIPTION OF THE INVENTION The details of the present invention are illustrated by one simple embodiment. This embodiment starts with a silicon wafer in which the grooves are patterned and thus have projections and depressions. To protect silicon from later processing,
In addition, a silicon nitride film is formed on the surface of the convex portion for detecting the end point after the CMP, and has a structure shown in the cross-sectional view of FIG. This is called pad oxide. Otherwise, this first polish stop layer is not needed.
【００１０】次に、酸化物のように材料の厚い膜が凹部
を覆うのに十分な厚さまで堆積される。この材料の上に
ポリシリコンのブランケット層、或は他の適当な材料が
ウエハ全体を覆って堆積され、図２の断面図に示す構造
となる。Next, a thick film of a material such as an oxide is deposited to a thickness sufficient to cover the recess. A blanket layer of polysilicon, or other suitable material, is deposited over this material over the entire wafer, resulting in the structure shown in the cross-sectional view of FIG.
【００１１】第１のＣＭＰの工程は酸化物に対して高い
選択性を有するポリシリコンのスラリー（ｓｌｕｒｒ
ｙ）を使用して実行する。或はまた、酸化物とポリシリ
コンに対して同じか異なる研磨速度を有するスラリーを
使用することもできる。第１のＣＭＰ工程の終点は、時
間，目視検出，及び／または段差の高さの測定によって
決定される。第１の工程の終点は図３に示す様に、凸部
からポリシリコンを取り除き、凹部内にポリシリコンが
残るところである。The first CMP step is a slurry of polysilicon having a high selectivity to oxide.
Perform using y). Alternatively, slurries having the same or different polishing rates for oxide and polysilicon can be used. The end point of the first CMP step is determined by time, visual detection, and / or step height measurement. The end point of the first step is where the polysilicon is removed from the protrusions and the polysilicon remains in the recesses, as shown in FIG.
【００１２】プロセスは第２のＣＭＰ工程へ続き、セリ
アスラリー，或はポリシリコンと酸化物の間で十分な選
択性を有するスラリーを使用して研磨する。セリアによ
る酸化物の研磨速度はポリシリコンの研磨速度よりもか
なり速いので、ポリシリコンで覆われている凹部は研磨
の間まだ保護されている。このようにして研磨による平
坦化が達成される。The process continues to a second CMP step, where polishing is performed using a ceria slurry or a slurry having sufficient selectivity between polysilicon and oxide. Since the polishing rate of oxide by ceria is much faster than the polishing rate of polysilicon, the recesses covered by polysilicon are still protected during polishing. In this way, planarization by polishing is achieved.
【００１３】終点の検出は時間、及び／または或はパッ
ド窒化物の厚さの測定によって監視されている。終点検
出のもう１つの方法は相異なる材料、この場合は酸化物
と窒化物の研磨中に起こる摩擦の変化による。これはプ
ラッッタやキャリアのモータ電流の変化を監視すること
によって行うことができる。終点検出のさらに他の方法
は周波数変化を監視し、検出することである。[0013] Endpoint detection is monitored by measuring time and / or pad nitride thickness. Another method of endpoint detection is by changing the friction that occurs during polishing of different materials, in this case oxides and nitrides. This can be done by monitoring changes in the motor current of the platter or carrier. Yet another method of endpoint detection is to monitor and detect frequency changes.
【００１４】本発明による技術は、上述した浅い溝の分
離した実施例のようなフロント・エンド・オブ・ライン
（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）の適用に有効
な上、ミドル（ｍｉｄｄｌｅ），及びバック・エンド・
オブ・ライン（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）の
平坦化にまで拡張できる。図４はゲートコンタクト（Ｇ
Ｃ）の断面図であり、ゲート構造としての凸部を示して
いる。コロイド状のシリカスラリーは第１のＣＭＰ工程
で使用され、図５に示す構造となる。続いて、セリア，
或は他の高い選択性をもつスラリーによる第２のＣＭＰ
工程が行われる。従って、本発明による技術は、両タイ
プの研磨、即ち２つの研磨停止層（凸部と凹部上の）を
取り込むタイプと、１つの研磨停止層のみ（凹部上の
み）を要求するタイプに適用される。The technique according to the present invention is useful for front-end-of-line applications, such as the separate embodiments of the shallow trench described above, as well as middle and middle. Back end
It can be extended to flattening of back-end-of-line. FIG. 4 shows a gate contact (G
It is sectional drawing of C), and shows the convex part as a gate structure. The colloidal silica slurry is used in the first CMP step and has the structure shown in FIG. Then, Celia,
Or a second CMP with another highly selective slurry
A process is performed. Therefore, the technique according to the present invention is applied to both types of polishing, that is, a type that incorporates two polishing stopper layers (on the convex and concave portions) and a type that requires only one polishing stopper layer (only on the concave portion). You.
【００１５】本発明は、好ましいまた他の具体例によっ
て詳述されてきたが、当業者は特許請求の範囲の趣旨と
範囲内でこれを変形して本発明を実用化することができ
ることがわかるであろう。Although the present invention has been described in detail by way of preferred and other embodiments, those skilled in the art will recognize that the invention can be modified and practiced within the spirit and scope of the appended claims. Will.
【００１６】まとめとして、本発明の構成に関し、以下
の事項を開示する。 （１）集積回路ウエハの基礎構造の上に設けられた誘電
コーティングを平坦化する方法において、前記基礎構造
が凸部と凹部を有し、以下の工程を含む誘電体コーティ
ングの平坦化方法。前記凸部に第１の研磨停止層を設け
る工程と、堆積された誘電体層が基礎構造の段差の高さ
よりも小さいか或は等しい厚さを有するように、少なく
とも前記凹部の上に誘電体層を堆積する工程と、堆積さ
れた誘電体コーティングの上に第２の研磨停止層を堆積
する工程と、前記第２の研磨停止層が凸部上からほぼ取
り除かれるまで前記第２の研磨止層を研磨する工程と、
前記第２の研磨停止層が前記凹部を保護するように、前
記第２或は第１の研磨停止層を侵すよりも速い速度で前
記誘電体層を侵すスラリーを使用して、前記第１の研磨
停止層がさらされるまで前記誘電体コーティングを研磨
する工程。 （２）前記第２の研磨停止層を研磨する工程を、誘電体
層よりも速い速度で第２の研磨停止層を研磨するスラリ
ーを使用して実行する上記（１）に記載の誘電体コーテ
ィングの平坦化方法。 （３）前記第２の研磨停止層を研磨する工程を、誘電体
層と比較して第２の研磨停止層と同じか或は遅い研磨速
度を有するスラリーを使用して実行する上記（１）に記
載の誘電体コーティングの平坦化方法。 （４）前記誘電体コーティングを研磨する工程を、第１
と第２の研磨停止層と比較して誘電体層の方が速い研磨
速度を有するスラリーを使用して実行する上記（１）に
記載の誘電体コーティングの平坦化方法。 （５）前記誘電体コーティングを研磨するのに使用する
スラリーがセリアである上記（４）に記載の誘電体コー
ティングの平坦化方法。 （６）前記第２の研磨停止層を研磨する工程を、酸化物
に対して高い選択性を有するポリシリコンのスラリーを
使用して実行する上記（５）に記載の誘電体コーティン
グの平坦化方法。 （７）集積回路ウエハの基礎構造の上に設けられた誘電
体コーティングを平坦化する方法において、前記基礎構
造が凸部と凹部を有し、以下の工程を含む誘電体コーテ
ィングの平坦化方法。堆積された誘電体層が、基礎構造
の段差の高さと等しいかより大きい厚さを有するよう
に、少なくとも前記凹部の上に誘電体層を堆積する工程
と、堆積された誘電体コーティングの上に研磨停止層を
堆積する工程と、前記研磨停止層が凸部上からほぼ取り
除かれるまで前記研磨停止層を侵すスラリーを使用して
前記研磨停止層を研磨する工程と、前記凹部内に前記誘
電体層を幾らか残すように、前記誘電体層を侵すスラリ
ーを使用して平坦な表面が達成されるまで前記誘電体コ
ーティングを研磨する工程。 （８）前記誘電体コーティングを研磨する工程におい
て、凹部内に研磨停止層が残っていない上記（７）に記
載の誘電体コーティングの平坦化方法。 （９）前記基礎構造が凸型ゲート部を有し、前記研磨停
止層を研磨する工程を、誘電体層よりも速い速度で研磨
停止層を研磨するスラリーを使用して実行する上記
（７）に記載の誘電体コーティングの平坦化方法。 （１０）前記研磨停止層を研磨する工程を、誘電体層と
比較して研磨停止層と同じか或はより遅い研磨速度を有
するスラリーを使用して実行する上記（７）に記載の誘
電体コーティングの平坦化方法。 （１１）前記誘電体層を研磨する工程を研磨停止層より
も速い研磨速度を有するスラリーを使用して実行する上
記（９）に記載の誘電体コーティングの平坦化方法。 （１２）前記誘電体コーティングを研磨する工程で使用
するスラリーがセリアである上記（９）に記載の誘電体
コーティングの平坦化方法。In summary, the following matters are disclosed regarding the configuration of the present invention. (1) A method for planarizing a dielectric coating provided on a basic structure of an integrated circuit wafer, wherein the basic structure has a convex portion and a concave portion, and includes the following steps. Providing a first polishing stop layer on the protrusions; and providing a dielectric over at least the recesses such that the deposited dielectric layer has a thickness less than or equal to the height of the steps of the substructure. Depositing a layer, depositing a second polish stop layer over the deposited dielectric coating, and removing the second polish stop layer until the second polish stop layer is substantially removed from over the protrusions. Polishing the layer;
Using the slurry to attack the dielectric layer at a faster rate than the second or first polishing stop layer so that the second polishing stop layer protects the recess, the first Polishing the dielectric coating until a polishing stop layer is exposed. (2) The dielectric coating according to (1), wherein the step of polishing the second polishing stop layer is performed using a slurry for polishing the second polishing stop layer at a higher speed than the dielectric layer. Flattening method. (3) The step of polishing the second polishing stopper layer is performed by using a slurry having a polishing rate equal to or lower than that of the second polishing stopper layer as compared with the dielectric layer. 4. The method for planarizing a dielectric coating according to claim 1. (4) The step of polishing the dielectric coating comprises a first step.
The method of claim 1, wherein the dielectric layer has a higher polishing rate than the second polishing stop layer using a slurry having a higher polishing rate. (5) The method for planarizing a dielectric coating according to (4), wherein the slurry used for polishing the dielectric coating is ceria. (6) The method for planarizing a dielectric coating according to (5), wherein the step of polishing the second polishing stopper layer is performed using a slurry of polysilicon having high selectivity to oxide. . (7) A method for planarizing a dielectric coating provided on a basic structure of an integrated circuit wafer, wherein the basic structure has a convex portion and a concave portion, and includes the following steps. Depositing a dielectric layer at least over the recess so that the deposited dielectric layer has a thickness equal to or greater than the height of the substructure steps; and Depositing a polish stop layer, polishing the polish stop layer using a slurry that attacks the polish stop layer until the polish stop layer is substantially removed from over the protrusions, and Polishing the dielectric coating using a slurry that attacks the dielectric layer until a flat surface is achieved, so as to leave some layers. (8) The method for planarizing a dielectric coating according to (7), wherein in the step of polishing the dielectric coating, no polishing stopper layer remains in the concave portion. (9) The base structure has a convex gate portion, and the step of polishing the polishing stopper layer is performed by using a slurry for polishing the polishing stopper layer at a higher speed than the dielectric layer. 4. The method for planarizing a dielectric coating according to claim 1. (10) The dielectric according to the above (7), wherein the step of polishing the polishing stop layer is performed using a slurry having a polishing rate equal to or lower than that of the polishing stop layer as compared with the dielectric layer. Coating flattening method. (11) The method of (9), wherein the step of polishing the dielectric layer is performed using a slurry having a higher polishing rate than a polishing stopper layer. (12) The method of (9), wherein the slurry used in the step of polishing the dielectric coating is ceria.
【図１】上面部に適用される窒化シリコンの溝がパター
ニングされたシリコンウエハを示す断面図である。FIG. 1 is a cross-sectional view showing a silicon wafer in which a groove of silicon nitride applied to an upper surface is patterned.
【図２】厚い酸化物の層とポリシリコンのブランケット
層を有する図１のシリコンウエハを示す断面図である。FIG. 2 is a cross-sectional view illustrating the silicon wafer of FIG. 1 having a thick oxide layer and a polysilicon blanket layer.
【図３】本発明による第１のＣＭＰ工程後の図２のシリ
コンウエハを示す断面図である。FIG. 3 is a sectional view showing the silicon wafer of FIG. 2 after a first CMP step according to the present invention.
【図４】ゲートコンタクト構造を有するシリコンウエハ
を示す断面図である。FIG. 4 is a sectional view showing a silicon wafer having a gate contact structure.
【図５】本発明による第１のＣＭＰ工程後の図４のシリ
コンウエハを示す断面図である。FIG. 5 is a cross-sectional view showing the silicon wafer of FIG. 4 after a first CMP step according to the present invention.
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥ ＬＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 キャスリン・ヘレン・ケルハー アメリカ合衆国 コネティカット州 ダ ンベリー ユニット ５ ペンブローク ロード 136 (72)発明者 マシアス・ペシュク アメリカ合衆国 ニューヨーク州 ポウ キープシ ハイアクレス ドライブ 57 (72)発明者 ヒロユキ・ヤノ アメリカ合衆国 ニューヨーク州 ワッ ピンガーズ フォールズ タウン ビュ ー ドライブ 85 (56)参考文献 特開 平６−163489（ＪＰ，Ａ) 特開 平７−99237（ＪＰ，Ａ) 特開 昭63−251164（ＪＰ，Ａ) 特開 平６−216096（ＪＰ，Ａ) 特開 昭63−266830（ＪＰ，Ａ) 特開 平７−74175（ＪＰ，Ａ) 特開 平６−349798（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 622 H01L 21/3205 ──────────────────────────────────────────────────続 き Continued on the front page (73) Patent holder 591209109 SIEMENS AKTIENGESE LLSCHAFT Wittelsbach Platz 2 80333 Munich, Germany 8072 Munich, Germany Kathryn Helen Kelher Danbury, Connecticut United States Unit 5 Pembroke Road 136 (72) Inventor Macias Peshku, Paw Keepsi, Hiackless Drive, New York, United States 57 (72) Inventor Hiroyuki Yano, United States Wappingers Falls Town View Drive, New York 85 (56) References 163489 (JP, A) JP-A-7-99237 ( JP-A-63-251164 (JP, A) JP-A-6-216096 (JP, A) JP-A-63-266830 (JP, A) JP-A-7-74175 (JP, A) Hei 6-349798 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/304 622 H01L 21/3205
Claims (12)
た誘電体コーティングを平坦化する方法において、前記
基礎構造が凸部と凹部を有し、以下の工程を含む誘電体
コーティングの平坦化方法。前記凸部の上面上に第１の
研磨停止層を設ける工程と、 堆積された誘電体層が基礎構造の段差の高さよりも小さ
いか或は等しい厚さを有し、前記基礎構造の凹部及び凸
部を覆うように前記誘電体層を堆積する工程と、前記誘電体層 の上に第２の研磨停止層としてポリシリコ
ンを堆積する工程と、 前記第２の研磨停止層が凸部上からほぼ取り除かれるま
で第１のスラリを使用して前記第２の研磨止層を研磨す
る工程と、 前記第２の研磨停止層が前記凹部の前記誘電体を保護す
るように、前記第２或は第１の研磨停止層を研磨するよ
りも速い速度で前記誘電体層を研磨する、第１のスラリ
とは別の第２のスラリーを使用して、前記第１の研磨停
止層がさらされるまで前記誘電体層を研磨する工程。1. A method for planarizing a dielectric coating provided on a substructure of an integrated circuit wafer, the substructure having protrusions and recesses, comprising the steps of: Method. Possess providing a first polishing stop layer on the upper surface of the convex portion, the deposited dielectric layer is smaller or equal to the thickness than the height of the substructure stepped recess of the substructure and Convex
Depositing the dielectric layer covering the Migihitsuji parts, depositing polysilicon as the second polishing stopper layer on the dielectric layer, from the second polishing stopper layer on the convex portion Polishing the second polish stop layer using a first slurry until substantially removed; and removing the second or polish layer so that the second polish stop layer protects the dielectric in the recess. Using a second slurry, separate from the first slurry, that polishes the dielectric layer at a faster rate than polishing the first polish stop layer, until the first polish stop layer is exposed Polishing the dielectric layer.
いて使用される第１のスラリは、誘電体層よりも速い速
度で第２の研磨停止層を研磨する請求項１記載の誘電体
コーティングの平坦化方法。2. The dielectric of claim 1, wherein the first slurry used in the step of polishing the second polish stop layer polishes the second polish stop layer at a faster rate than the dielectric layer. Coating flattening method.
て使用される第１のスラリは、誘電体層と比較して第２
の研磨停止層が同じか或は遅い研磨速度を有する請求項
１記載の誘電体コーティングの平坦化方法。3. The method according to claim 1, wherein the first slurry used in the step of polishing the second polishing stop layer has a second slurry that is smaller than the second slurry.
2. The method of claim 1, wherein the polishing stop layers have the same or lower polishing rates.
される第２のスラリは、第１と第２の研磨停止層と比較
して誘電体層の方が速い研磨速度を有するスラリーを使
用して実行する請求項１記載の誘電体コーティングの平
坦化方法。4. The second slurry used in the step of polishing the dielectric layer uses a slurry in which the dielectric layer has a higher polishing rate than the first and second polishing stopper layers. 2. The method of claim 1, wherein the method is performed.
のスラリーがセリアである請求項４記載の誘電体コーテ
ィングの平坦化方法。5. A method for polishing a dielectric layer, comprising the steps of:
5. The method according to claim 4, wherein the slurry is ceria.
前記第１のスラリとしてポリシリコンのスラリーを使用
して実行する請求項５記載の誘電体コーティングの平坦
化方法。6. The step of polishing the second polishing stopper layer,
6. The method of claim 5, wherein the method is performed using a slurry of polysilicon as the first slurry.
た誘電体コーティングを平坦化する方法において、前記
基礎構造が凸部と凹部を有し、以下の工程を含む誘電体
コーティングの平坦化方法。堆積された誘電体層が、基
礎構造の段差の高さと等しいかより大きい厚さを有し、
前記基礎構造の凹部及び凸部を覆うように誘電体層を堆
積する工程と、前記 誘電体層の上に研磨停止層としてポリシリコンを堆
積する工程と、 前記研磨停止層が凸部上からほぼ取り除かれるまで第１
のスラリを使用して前記研磨止層を研磨する工程と、 前記研磨停止層が前記凹部の前記誘電体を保護するよう
に、前記研磨停止層を研磨するよりも速い速度で前記誘
電体層を研磨する、第１のスラリとは別の第２のスラリ
ーを使用して、前記平坦な表面が得られるまで前記誘電
体層を研磨する工程。7. A method of planarizing a dielectric coating provided on a substrate of an integrated circuit wafer, said substrate having protrusions and depressions, comprising the steps of: Method. Deposited dielectric layer, have a height equal to or greater than the thickness of the substructure step,
A step of compost <br/> product dielectric layer so as to cover the concave and convex portions of the base structure, depositing polysilicon as polish stop layer on top of said dielectric layer, said polishing stop layer First until almost removed from the convex
Polishing the polishing stop layer using a slurry of, the polishing stop layer protects the dielectric in the recess, the dielectric layer at a faster speed than polishing the polishing stop layer. Polishing, using a second slurry different from the first slurry, polishing the dielectric layer until the flat surface is obtained.
を、凹部内に前記研磨停止層がなくなるまで続ける請求
項７記載の誘電体コーティングの平坦化方法。8. The method according to claim 7, wherein the step of polishing the dielectric coating is continued until the polishing stop layer is not present in the recess.
用される前記第１のスラリは、誘電体層よりも速い速度
で研磨停止層を研磨する請求項７記載の誘電体コーティ
ングの平坦化方法。9. The method of claim 7, wherein the first slurry used in the step of polishing the polish stop layer polishes the polish stop layer at a faster rate than the dielectric layer. .
使用される前記第１のスラリは、誘電体層と比較して研
磨停止層が同じか或はより遅い研磨速度を有する請求項
７記載の誘電体コーティングの平坦化方法。10. The method of claim 7, wherein the first slurry used in the step of polishing the polishing stop layer has a polishing rate that is the same or lower than that of the dielectric layer. A method for planarizing a dielectric coating.
用される第２のスラリは、前記誘電体層を研磨する工程
を前記誘電体層が研磨停止層よりも速い研磨速度を有す
る請求項９記載の誘電体コーティングの平坦化方法。11. The second slurry used in the step of polishing the dielectric layer, wherein the polishing of the dielectric layer has a polishing rate higher than that of the polishing stop layer in the step of polishing the dielectric layer. A method for planarizing a dielectric coating as described.
項９記載の誘電体コーティングの平坦化方法。12. The method of claim 9, wherein the second slurry is ceria.
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