JP3200662B2 - Coulomb blockade element and method of manufacturing the same - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、シリコン基板上に
形成された、クーロンブロッケイド現象を用いた素子と
その製造方法に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to an element formed on a silicon substrate and utilizing the Coulomb blockade phenomenon and a method of manufacturing the same.
【0002】[0002]
【従来の技術】微小トンネル接合における電子トンネリ
ングのクーロンブロッケイド現象は、1個の電子のトン
ネルがそれに伴う帯電エネルギーに起因する自由エネル
ギーの増大により抑制される現象である。このようなク
ーロンブロッケイド現象を利用するクーロンブロッケイ
ド素子は、素子から流れ出るあるいは素子に蓄積する電
流や電荷を単電子の単位で制御することが可能になるた
め、1素子当たりの消費電力が極めて小さく、更にデバ
イス面積も極めて小さいという特徴を有し、既存のシリ
コン系集積回路の集積化限界をはるかに上回る集積化が
期待されている。そして、この素子の基本構造として
は、単電子トランジスタ(Single ElectronTransisto
r)や単電子メモリ(Single Electron Memory)が提案
されている。2. Description of the Related Art The Coulomb blockade phenomenon of electron tunneling in a small tunnel junction is a phenomenon in which a tunnel of one electron is suppressed by an increase in free energy due to charging energy accompanying the tunneling. A Coulomb blockade device utilizing such a Coulomb blockade phenomenon can control the current or charge flowing out of the device or accumulated in the device in single electron units, so that the power consumption per device is extremely low. It is characterized by its small size and extremely small device area, and is expected to achieve integration far exceeding the integration limit of existing silicon-based integrated circuits. The basic structure of this device is a single electron transistor (Single Electron Transistor).
r) and Single Electron Memory.
【0003】従来のクーロンブロッケイド素子は、主
に、金属/金属酸化物の微小トンネル接合を用いて小さ
な金属島へ電子を閉じこめる構造、あるいはIII−V
族系の半導体のヘテロ接合に形成される2次元電子ガス
を、その上に作製した微細電極などによる電界で島状に
閉じこめて、島との間で電子をトンネルさせる構造で形
成されていた。図31は文献「フィジカル レビュー
レター、65巻、771〜774頁、1990年」に開
示されている従来のクーロンブロッケイド素子を斜め上
方から見た鳥かん図、図32はこのクーロンブロッケイ
ド素子の等価回路図である。71はn型GaAsからな
る基板、72はAlGaAs層、73はGaAs層、7
4はGaAs層73上に形成された電極である。The conventional Coulomb blockade device mainly has a structure in which electrons are confined to a small metal island using a small tunnel junction of metal / metal oxide, or a III-V structure.
A two-dimensional electron gas formed at a heterojunction of a group III semiconductor is confined in an island shape by an electric field generated by a fine electrode or the like formed on the heterojunction to tunnel electrons between the islands. Figure 31 shows the document “Physical Review
Letter, Vol. 65, pp. 771-774, 1990 ", a bird's-eye view of the conventional Coulomb blockade device viewed from obliquely above, and FIG. 32 is an equivalent circuit diagram of the Coulomb blockade device. 71 is a substrate made of n-type GaAs, 72 is an AlGaAs layer, 73 is a GaAs layer, 7
Reference numeral 4 denotes an electrode formed on the GaAs layer 73.
【0004】このようなクーロンブロッケイド素子で
は、AlGaAs層72とGaAs層73のヘテロ界面
に2次元電子ガスが形成される。そして、電極74に水
平方向に細く絞ったくびれ75を設けることにより、こ
の部分に量子サイズ効果によるポテンシャル障壁が形成
され、これらに挟まれた領域76が電荷を閉じ込める伝
導体島となる。こうして、伝導体島76とソース電極7
7との間のポテンシャル障壁がトンネル容量Csとして
作用し、伝導体島76とドレイン電極78との間のポテ
ンシャル障壁がトンネル容量Cdとして作用し、図32
のような等価回路を有する素子となる。In such a Coulomb blockade device, a two-dimensional electron gas is formed at the hetero interface between the AlGaAs layer 72 and the GaAs layer 73. By providing a narrowed narrow portion 75 in the horizontal direction in the electrode 74, a potential barrier is formed in this portion by a quantum size effect, and the region 76 sandwiched between these forms a conductive island for confining electric charges. Thus, the conductor island 76 and the source electrode 7
7 acts as a tunnel capacitance Cs, and a potential barrier between the conductor island 76 and the drain electrode 78 acts as a tunnel capacitance Cd.
An element having an equivalent circuit as shown in FIG.
【0005】このようなクーロンブロッケイド素子を実
用化するために、最も重要な課題の1つは動作温度であ
り、実用的な温度でクーロンブロッケイド素子を動作さ
せるためには、素子の中核であり電子溜となる伝導体島
をnmスケールで形成することと、数aF(1aFは1
0-18 F)という極めて小さい容量を持ったトンネル障
壁を形成することが必要となる。これは、これらが大き
くなると、単電子の帯電エネルギーが熱エネルギーに埋
もれてしまい、クーロンブロッケイド現象が観測できな
くなるからである。もう1つの大きな課題は、このよう
な極微細構造を、いかに制御性良く作製し配置するかと
いうことである。特に、クーロンブロッケイド素子の結
合によって新機能を実現するためには、制御性の良い作
製技術が必須となる。One of the most important issues for putting such a Coulomb blockade device into practical use is the operating temperature. In order to operate the Coulomb blockade device at a practical temperature, the core of the device is required. Forming a conductive island to be an electron reservoir on the nm scale, and a few aF (1 aF is 1
It is necessary to form a tunnel barrier having an extremely small capacity of 0 -18 F). This is because when these become large, the charging energy of a single electron is buried in thermal energy, and the Coulomb blockade phenomenon cannot be observed. Another major issue is how to produce and arrange such an ultrafine structure with good controllability. In particular, in order to realize a new function by coupling the Coulomb blockade element, a manufacturing technique with good controllability is essential.
【0006】しかし、図31のクーロンブロッケイド素
子では、電極74において間隔が最も狭くなっているく
びれ75の幅(図31左右方向)が伝導体島76の幅よ
り十分小さいことが必要なので、くびれ75を電子ビー
ムリソグラフィで作製しようとすると、島76の大きさ
はリソグラフィの限界で決まる最小寸法よりはるかに大
きくならざるを得ない。また、金属を用いたクーロンブ
ロッケイド素子では、金属島の作製のための加工技術に
有効なものがなく、微小金属島を再現性良く作製するの
は困難である。したがって、いずれの構造の素子も、1
K以下の極めて低い温度でしか動作しないことになる。However, in the Coulomb blockade device shown in FIG. 31, the width of the narrow portion 75 (the left-right direction in FIG. 31) of the electrode 74, which is the smallest, needs to be sufficiently smaller than the width of the conductor island 76. If it is intended to fabricate 75 by electron beam lithography, the size of the island 76 must be much larger than the minimum dimension determined by the limit of lithography. Further, in a Coulomb blockade element using metal, there is no effective processing technology for producing a metal island, and it is difficult to produce a fine metal island with good reproducibility. Therefore, the element of any structure has 1
It will only operate at very low temperatures below K.
【0007】また、容量を小さくする工夫として、多結
晶の材料を薄くして、その構造の揺らぎを利用すること
により伝導体島を作製する方法が有効であることが分か
っている(文献「IEEE Trans.Electr
on Devices、41巻、1628頁、1994
年」)。しかし、この方法では、多結晶であることによ
る構造の揺らぎを利用しているために、伝導体島の配置
を自在に制御することはできない。As a device for reducing the capacitance, it has been found that a method of fabricating a conductor island by reducing the thickness of a polycrystalline material and utilizing the fluctuation of the structure is effective (see the document "IEEE"). Trans.Electr
on Devices, 41, 1628, 1994
Year"). However, in this method, the arrangement of the conductor islands cannot be freely controlled because the fluctuation of the structure due to the polycrystal is utilized.
【0008】[0008]
【発明が解決しようとする課題】以上のように、従来の
方法では、極めて小さな伝導体島を作製する技術と、そ
の伝導体島を制御性良く配置する技術が確立されておら
ず、これらの技術はクーロンブロッケイド素子の実用化
に不可欠な要件なので、室温で動作するようなクーロン
ブロッケイド素子を制御性・再現性良く実現することが
できないという問題点があった。本発明は、上記課題を
解決するためになされたもので、簡単な製造工程で製造
でき、しかも、高い温度で動作することができるクーロ
ンブロッケイド素子およびその製造方法を提供すること
を目的とする。As described above, in the conventional method, a technique for producing an extremely small conductor island and a technique for arranging the conductor island with good controllability have not been established. Since technology is an essential requirement for practical use of Coulomb blockade devices, there has been a problem that a Coulomb blockade device that operates at room temperature cannot be realized with good controllability and reproducibility. The present invention has been made in order to solve the above problems, and has as its object to provide a Coulomb blockade element which can be manufactured by a simple manufacturing process and can operate at a high temperature, and a method of manufacturing the same. .
【0009】[0009]
【課題を解決するための手段】本発明は、請求項1に記
載のように、絶縁膜上にシリコン層が形成された基板上
において、シリコン層が、電荷を閉じ込めるための伝導
体島となる細線部と、この細線部の両端に接続するよう
に形成された、細線部より幅が広く細線部近傍の膜厚が
細線部よりも薄い第1、第2の電極部とを有するもので
ある。このように第1、第2の電極部における細線部近
傍の膜厚を細線部よりも薄くすることにより、細線部の
両端に細線部よりエネルギーの高いトンネル障壁が形成
され、細線部に伝導体島が形成される。According to the present invention, on a substrate having a silicon layer formed on an insulating film, the silicon layer serves as a conductor island for confining electric charges. It has a thin wire portion and first and second electrode portions formed to be connected to both ends of the thin wire portion, the width being wider than the thin wire portion and the film thickness near the thin wire portion being thinner than the thin wire portion. . In this manner, by making the film thickness of the first and second electrode portions near the thin wire portion smaller than that of the thin wire portion, a tunnel barrier having higher energy than the thin wire portion is formed at both ends of the thin wire portion, and the conductor is formed on the thin wire portion. An island is formed.
【0010】また、請求項2に記載のように、シリコン
層が、電荷を閉じ込めるための伝導体島となる細線部
と、この細線部の両端に接続するように形成された、細
線部より幅が広く細線部近傍の膜厚が細線部よりも薄い
第1、第2の電極部と、細線部との間に容量を設けるた
めの空間又は絶縁膜を隔てて形成されたMOSトランジ
スタのドレイン、ソース、チャネル領域となる第3の電
極部とを有し、この第3の電極部上の1部に絶縁膜を介
して形成されたMOSトランジスタのゲート電極を有す
るものである。このようにMOSトランジスタのドレイ
ン、ソース、チャネル領域となる第3の電極部を細線部
に隣接させて設けることにより、クーロンブロッケイド
素子とMOSトランジスタを容量的に接続した素子を実
現できる。According to a second aspect of the present invention, the silicon layer has a thin wire portion serving as a conductor island for confining electric charges and a width wider than the thin wire portion formed to be connected to both ends of the thin wire portion. A drain of a MOS transistor formed between the first and second electrode portions, which are wider and thinner in the vicinity of the thin wire portion than the thin wire portion, and a space for providing a capacitance between the thin wire portion or an insulating film; A third electrode portion serving as a source and a channel region; and a gate electrode of a MOS transistor formed on one portion of the third electrode portion via an insulating film. By providing the third electrode portion serving as the drain, source, and channel regions of the MOS transistor adjacent to the thin line portion, an element in which the Coulomb blockade element and the MOS transistor are capacitively connected can be realized.
【0011】また、請求項3に記載のように、シリコン
層が、電荷を閉じ込めるための伝導体島となる第1の細
線部と、この第1の細線部の両端に接続するように形成
された、第1の細線部より幅が広く細線部近傍の膜厚が
第1の細線部よりも薄い第1、第2の電極部と、電荷を
閉じ込めるための伝導体島となる第2の細線部と、第1
の細線部との間に容量を設けるための空間又は絶縁膜を
隔てて形成され、かつ第2の細線部の一端に接続するよ
うに形成された、第2の細線部より幅が広く細線部近傍
の膜厚が第2の細線部よりも薄い隣接部と、第2の細線
部の他端に接続するように形成された、第2の細線部よ
り幅が広く細線部近傍の膜厚が第2の細線部よりも薄い
第4の電極部とを有するものである。このように隣接部
を第1の細線部に隣接させることにより、第1の細線
部、第1、第2の電極部からなるクーロンブロッケイド
素子と、第2の細線部、隣接部、第4の電極部からなる
クーロンブロッケイド素子とを容量的に接続した素子を
実現できる。According to a third aspect of the present invention, the silicon layer is formed so as to be connected to a first thin wire portion serving as a conductor island for confining electric charges and both ends of the first thin wire portion. The first and second electrode portions, which are wider than the first fine line portion and have a film thickness near the fine line portion smaller than the first fine line portion, and a second fine line serving as a conductive island for confining electric charges. Part and the first
Formed with a space or an insulating film for providing a capacitance between the second thin line portion and the second thin line portion, and having a width wider than that of the second thin line portion. The film thickness near the thin line portion is wider than the second thin line portion and is formed so as to be connected to the adjacent portion having a smaller thickness in the vicinity than the second thin line portion and the other end of the second thin line portion. And a fourth electrode portion which is thinner than the second thin wire portion. By causing the adjacent portion to be adjacent to the first thin line portion in this manner, the Coulomb blockade element including the first thin line portion, the first and second electrode portions, and the second thin line portion, the adjacent portion, and the fourth An element in which a Coulomb blockade element composed of the above-mentioned electrode portion is capacitively connected can be realized.
【0012】また、請求項4に記載のように、絶縁膜上
にシリコン層が形成された基板上において、シリコン層
を、電荷を閉じ込めるための伝導体島となる細線部、及
び細線部の両端に細線部より幅が広い第1、第2の電極
部を有する形状に加工する工程と、このシリコン層を熱
酸化する工程とを有するものである。このような熱酸化
によりシリコン層が上面と下面から酸化され、また小面
積の細線部では酸化が抑制されて、幅の広い第1、第2
の電極部の細線部近傍では下面からの酸化が促進される
ので、細線部近傍に膜厚が最も薄くなるくびれが自動的
に形成され、第1、第2の電極部の膜厚が細線部近傍で
細線部よりも薄くなる。According to a fourth aspect of the present invention, on a substrate having a silicon layer formed on an insulating film, the silicon layer is converted into a thin wire portion serving as a conductor island for confining electric charges, and both ends of the thin wire portion. And a step of processing into a shape having first and second electrode portions wider than the thin line portion, and a step of thermally oxidizing the silicon layer. By such thermal oxidation, the silicon layer is oxidized from the upper surface and the lower surface, and the oxidation is suppressed at the small line portion having a small area, and the first and second wide portions are widened.
Oxidation from the lower surface is promoted in the vicinity of the thin wire portion of the electrode portion, so that a narrow portion having the smallest film thickness is automatically formed in the vicinity of the thin wire portion, and the film thickness of the first and second electrode portions is reduced. In the vicinity, it becomes thinner than the thin line portion.
【0013】また、請求項5に記載のように、シリコン
層が、電荷を閉じ込めるための伝導体島となる複数の細
線部と、これら細線部を連結する分岐点又は折れ曲がり
点となるように形成された、膜厚が細線部よりも薄い接
続部とを有するものである。このように複数の細線部を
接続部で連結し、接続部の膜厚を細線部よりも薄くする
ことにより、接続部に細線部よりエネルギーの高いトン
ネル障壁が形成されて、細線部に伝導体島が形成され、
トンネル障壁による容量を介した伝導体島の連結構造が
形成される。According to a fifth aspect of the present invention, the silicon layer is formed so as to be a plurality of thin wire portions serving as conductor islands for confining electric charges, and to be a branch point or a bending point connecting these thin wire portions. And a connecting portion having a smaller thickness than the thin line portion. By connecting the plurality of thin wire portions at the connection portion and making the thickness of the connection portion thinner than that of the thin wire portion, a tunnel barrier having higher energy than the thin wire portion is formed at the connection portion, and the conductor is formed at the thin wire portion. An island is formed,
A connection structure of the conductor islands via the capacitance by the tunnel barrier is formed.
【0014】また、請求項6に記載のように、細線部の
端に接続するように形成された、細線部より幅が広い少
なくとも1つ以上の電極部を有するものである。これに
より、この電極部を単電子導入・導出用電極とすること
ができる。また、請求項7に記載のように、電極部は、
細線部近傍の膜厚が細線部よりも薄いものである。この
ように電極部における細線部近傍の膜厚を細線部よりも
薄くすることにより、電極部の細線部近傍に細線部より
エネルギーの高いトンネル障壁が形成され、このトンネ
ル障壁による容量を介して伝導体島となる細線部と電極
部が接続される。According to a sixth aspect of the present invention, there is provided at least one electrode portion which is formed so as to be connected to an end of the thin wire portion and which is wider than the thin wire portion. As a result, this electrode portion can be used as a single-electron introduction / extraction electrode. Further, as described in claim 7, the electrode portion is:
The film thickness near the thin line portion is smaller than that of the thin line portion. By making the film thickness of the electrode portion near the thin line portion thinner than that of the thin line portion, a tunnel barrier having higher energy than that of the thin line portion is formed near the thin line portion of the electrode portion. The thin wire portion serving as a body island is connected to the electrode portion.
【0015】また、請求項8に記載のように、細線部の
端との間に容量を設けるための空間又は絶縁膜を隔てて
形成された、細線部より幅が広い少なくとも1つ以上の
電極部を有するものである。このような構成により、空
間又は絶縁膜による容量を介して伝導体島となる細線部
と電極部が接続される。また、請求項9に記載のよう
に、細線部及び接続部上の少なくとも1部に絶縁膜を介
して形成されたゲート電極を有するものである。このよ
うな構成により、絶縁膜による容量を介して伝導体島と
なる細線部とゲート電極が接続される。According to the present invention, at least one electrode having a width wider than the thin wire portion and formed with a space or an insulating film for providing a capacitance between the thin wire portion and the end of the thin wire portion. It has a part. With such a configuration, the thin wire portion serving as a conductor island and the electrode portion are connected via the space or the capacitance of the insulating film. According to a ninth aspect of the present invention, there is provided a semiconductor device having a gate electrode formed on at least a part of the thin wire part and the connection part via an insulating film. With such a configuration, the thin line portion serving as a conductive island and the gate electrode are connected through the capacitance of the insulating film.
【0016】また、請求項10に記載のように、シリコ
ン層を、電荷を閉じ込めるための伝導体島となる複数の
細線部、これら細線部を連結する分岐点又は折れ曲がり
点となる接続部を有する形状に加工する工程と、このシ
リコン層を熱酸化する工程とを有するものである。この
ような熱酸化によりシリコン層が上面と下面から酸化さ
れ、また小面積の細線部では酸化が抑制されて、それよ
り面積の大きい接続部では下面からの酸化が促進される
ので、接続部に膜厚が最も薄くなるくびれが自動的に形
成され、接続部の膜厚が細線部よりも薄くなる。According to a tenth aspect of the present invention, the silicon layer has a plurality of thin wire portions serving as conductor islands for confining electric charges, and a connecting portion serving as a branch point or a bending point connecting these thin wire portions. It has a step of processing into a shape and a step of thermally oxidizing the silicon layer. By such thermal oxidation, the silicon layer is oxidized from the upper surface and the lower surface, and the oxidation is suppressed in the thin line portion having a small area, and the oxidation from the lower surface is promoted in the connection portion having a larger area. The constriction with the smallest film thickness is automatically formed, and the film thickness of the connection portion becomes smaller than that of the thin line portion.
【0017】また、請求項11に記載のように、熱酸化
工程前のシリコン層が、細線部の端に接続された細線部
より幅が広い少なくとも1つ以上の電極部を有するもの
である。熱酸化により幅の広い電極部の細線部近傍では
下面からの酸化が促進されるので、細線部近傍に膜厚が
最も薄くなるくびれが自動的に形成され、電極部の膜厚
が細線部近傍で細線部よりも薄くなる。また、請求項1
2に記載のように、熱酸化工程前のシリコン層が、細線
部から離れるに従って幅が広くなるように細線部の端に
接続された、細線部より幅が広い少なくとも1つ以上の
電極部を有するものである。Further, as described in claim 11, the silicon layer before the thermal oxidation step has at least one or more electrode portions wider than the thin wire portion connected to the end of the thin wire portion. Oxidation from the lower surface is promoted near the thin line portion of the wide electrode portion due to thermal oxidation, so that a constriction having the smallest film thickness is automatically formed near the thin line portion, and the film thickness of the electrode portion is reduced near the thin line portion. And becomes thinner than the thin line portion. Claim 1
As described in 2, the silicon layer before the thermal oxidation step is connected to at least one electrode portion wider than the fine wire portion and connected to an end of the fine wire portion so that the width increases as the distance from the fine wire portion increases. Have
【0018】また、請求項13に記載のように、熱酸化
工程前のシリコン層上にシリコンを含む絶縁膜が形成さ
れたものである。また、請求項14に記載のように、シ
リコンを含む絶縁膜は、シリコン窒化膜である。According to a thirteenth aspect, an insulating film containing silicon is formed on the silicon layer before the thermal oxidation step. The insulating film containing silicon is a silicon nitride film.
【0019】[0019]
実施の形態の1.図1は本発明の第1の実施の形態であ
るクーロンブロッケイド素子の製造工程を示す断面図で
ある。1は絶縁膜上に単結晶シリコン層が形成されたS
OI(Silicon On Insulator)基板、2は基板シリコ
ン、3は基板シリコン2の上に配置された埋め込み酸化
膜、4は埋め込み酸化膜3の上に配置された上層シリコ
ン層、5はSOI基板1のシリコン層4の酸化によって
形成されたシリコン酸化膜、6はゲート電極である。1. Embodiment 1. FIG. 1 is a sectional view showing a manufacturing process of the Coulomb blockade device according to the first embodiment of the present invention. 1 is an S in which a single crystal silicon layer is formed on an insulating film.
OI (Silicon On Insulator) substrate, 2 is the substrate silicon, 3 is the buried oxide film disposed on the substrate silicon 2, 4 is the upper silicon layer disposed on the buried oxide film 3, 5 is the SOI substrate 1 A silicon oxide film formed by oxidizing the silicon layer 4 and 6 is a gate electrode.
【0020】まず、本実施の形態のクーロンブロッケイ
ド素子の製造工程について説明する。使用するSOI基
板としては、例えば単結晶シリコン基板中に酸素を注入
して酸化膜を形成したSIMOX(Separation by IMpl
anted OXygen)基板やシリコン酸化膜と単結晶シリコン
層を張り付けた張り付け基板などがある。First, the manufacturing process of the Coulomb blockade device of the present embodiment will be described. As an SOI substrate to be used, for example, SIMOX (Separation by IMpl) in which an oxide film is formed by injecting oxygen into a single crystal silicon substrate.
anted OXygen) substrates and bonded substrates in which a silicon oxide film and a single crystal silicon layer are bonded.
【0021】最初に、基板シリコン2、埋め込み酸化膜
3、上層シリコン層4からなるSOI基板1のシリコン
層4上に熱酸化などの手法により、上層酸化膜5を形成
する(図1(a))。次に、反応性イオンエッチング
(RIE)により、酸化膜5を、上から見たときに図2
の実線に示すようなパターンになるように加工する(図
1(b))。First, an upper oxide film 5 is formed on the silicon layer 4 of the SOI substrate 1 including the substrate silicon 2, the buried oxide film 3, and the upper silicon layer 4 by a technique such as thermal oxidation (FIG. 1A). ). Next, when the oxide film 5 is viewed from above by reactive ion etching (RIE), FIG.
(FIG. 1 (b)).
【0022】続いて、反応性イオンエッチングや電子サ
イクロトロン共鳴(ECR)プラズマエッチング法によ
り、上層シリコン層4を酸化膜5を加工マスクにしてエ
ッチングする。これにより、図1(c)に示すように、
上層酸化膜5の下にのみ上層シリコン層4が残る。こう
して、シリコン層4が細線部10と、細線部10よりも
幅(図2上下方向)の広い、第1の電極部であるソース
側電極部11及び第2の電極部であるドレイン側電極部
12とを有する形状に加工されたことになる。Subsequently, the upper silicon layer 4 is etched by reactive ion etching or electron cyclotron resonance (ECR) plasma etching using the oxide film 5 as a processing mask. As a result, as shown in FIG.
The upper silicon layer 4 remains only under the upper oxide film 5. In this manner, the silicon layer 4 has the thin wire portion 10 and the source-side electrode portion 11 serving as the first electrode portion and the drain-side electrode portion serving as the second electrode portion having a width (the vertical direction in FIG. 2) wider than the thin wire portion 10. This means that the shape has been processed.
【0023】このとき、細線部10の幅は、シリコン層
4の膜厚のオーダー(すなわち、膜厚の1/10から1
0倍程度)としておくと良い。次に、このような構造を
酸素や水蒸気を含む雰囲気中で熱酸化すると、上層シリ
コン層4は、上層酸化膜5を通しての酸化剤(酸素や
水)の拡散により、その上面から酸化される。また、パ
ターンエッジ(図2の外周部)とその近傍においては、
パターンの側面からシリコン層4そのものを通しての酸
化剤の拡散や埋め込み酸化膜3を通しての酸化剤の拡散
により、その側面あるいは下面からも酸化される。At this time, the width of the thin line portion 10 is in the order of the film thickness of the silicon layer 4 (that is, 1/10 to 1 of the film thickness).
About 0 times). Next, when such a structure is thermally oxidized in an atmosphere containing oxygen or water vapor, the upper silicon layer 4 is oxidized from the upper surface by diffusion of an oxidant (oxygen or water) through the upper oxide film 5. Further, at the pattern edge (the outer peripheral portion in FIG. 2) and its vicinity,
The diffusion of the oxidizing agent from the side surface of the pattern through the silicon layer 4 itself or the diffusion of the oxidizing agent through the buried oxide film 3 also oxidizes the side surface or the lower surface.
【0024】このとき、上層酸化膜5を通しての上側か
らの酸化は、パターン全体にわたってほぼ等速的に作用
する。これに対し、埋め込み酸化膜3を通しての酸化剤
の拡散量はパターンエッジからの距離(あるいは距離の
2乗)に反比例するので、酸化剤の横方向拡散に伴う埋
め込み酸化膜3側からの酸化は、エッジからの距離が近
いほど促進される。At this time, the oxidation from above through the upper oxide film 5 acts almost uniformly over the entire pattern. On the other hand, the amount of diffusion of the oxidant through the buried oxide film 3 is inversely proportional to the distance from the pattern edge (or the square of the distance). , The shorter the distance from the edge is, the more it is promoted.
【0025】ただし、パターンエッジにおいては、熱酸
化によって形成された酸化膜の体積膨張に伴う応力の蓄
積により酸化剤濃度が低下するため、酸化速度が抑制さ
れる。特に、細線部10(細線部は全体をパターンエッ
ジと考えることができる)のような小面積の領域では、
両側壁からの酸化が進行するにつれてシリコン層4が熱
酸化により形成された酸化膜に取り囲まれるため、上記
酸化抑制効果を極端に強く受ける。However, at the pattern edge, the oxidizing agent concentration is reduced due to the accumulation of stress accompanying the volume expansion of the oxide film formed by thermal oxidation, so that the oxidation rate is suppressed. In particular, in a small area region such as the thin line portion 10 (the entire thin line portion can be considered as a pattern edge),
Since the silicon layer 4 is surrounded by the oxide film formed by thermal oxidation as the oxidation proceeds from both side walls, the above-described oxidation suppressing effect is extremely strongly received.
【0026】したがって、上層シリコン層4の上面につ
いては、この酸化抑制効果により、パターンエッジで酸
化が抑制されると共に細線部10でより強く酸化が抑制
され、残りの領域で酸化がほぼ等速的に作用する。ま
た、シリコン層4の下面については、同様に細線部10
及びその他のパターンエッジで酸化が抑制され、上記酸
化促進効果により、エッジから少し離れたパターンエッ
ジ近傍で酸化が著しく進む。Therefore, with respect to the upper surface of the upper silicon layer 4, due to the oxidation suppressing effect, the oxidation is suppressed at the pattern edge, the oxidation is more strongly suppressed at the thin line portion 10, and the oxidation is substantially uniform at the remaining region. Act on. Similarly, the lower surface of the silicon layer 4 has
Oxidation is suppressed at the pattern edges and other pattern edges, and due to the oxidation promoting effect, oxidation is remarkably advanced in the vicinity of the pattern edges slightly away from the edges.
【0027】こうして、電極部11、12のパターンエ
ッジ近傍における酸化速度が最も速くなり、この領域
(図2の斜線部)のシリコン層4が最も薄くなる。つま
り、このときの素子を図2のI−I線で切断すると、図
3の断面図のような構造が形成されている。In this way, the oxidation rate in the vicinity of the pattern edges of the electrode portions 11 and 12 is the highest, and the silicon layer 4 in this region (the hatched portion in FIG. 2) is the thinnest. That is, when the element at this time is cut along the line II in FIG. 2, a structure as shown in a cross-sectional view in FIG. 3 is formed.
【0028】次に、細線部10を上から覆うようにゲー
ト電極6をポリシリコン等で形成する(図1(d))。
よって、シリコン層4の上に形成された酸化膜5をゲー
ト酸化膜として使うことになる。そして、従来のMOS
トランジスタと同様に、ソース側電極部11、ドレイン
側電極部12上の酸化膜5の一部に電極用の窓をあけ、
この部分にアルミニウム、タングステン又はチタン等か
らなる金属を引き出し電極に用いてソース電極、ドレイ
ン電極を形成する。これで、クーロンブロッケイド素子
の製造工程が終了する。Next, the gate electrode 6 is formed of polysilicon or the like so as to cover the fine line portion 10 from above (FIG. 1D).
Therefore, oxide film 5 formed on silicon layer 4 is used as a gate oxide film. And the conventional MOS
Similarly to the transistor, a window for an electrode is opened in a part of the oxide film 5 on the source-side electrode portion 11 and the drain-side electrode portion 12,
In this portion, a source electrode and a drain electrode are formed using a metal made of aluminum, tungsten, titanium, or the like as a lead electrode. Thus, the manufacturing process of the Coulomb blockade device is completed.
【0029】前述のように、酸化後の細線部10におけ
るシリコン層4の膜厚よりも、その両端が十分薄くなっ
ていると、この薄くなった領域の半導体シリコンの伝導
帯が量子化されることにより、基底エネルギーが細線部
10よりも大きくなる。このため、細線部10の中の電
子から見ると、細線部10は両端をエネルギー障壁で挟
まれ、あたかも孤立した島のようになる。図4はこの様
子を模式的に示すエネルギーバンド図、図5はクーロン
ブロッケイド素子としての模式図、図6はその等価回路
図である。なお、図4は伝導帯についてのみ記載したも
のである。As described above, if both ends of the silicon layer 4 in the thin wire portion 10 after oxidation are sufficiently thinner than the film thickness, the conduction band of the semiconductor silicon in the thinned region is quantized. As a result, the base energy becomes larger than that of the thin line portion 10. Therefore, when viewed from the electrons in the thin wire portion 10, the thin wire portion 10 is sandwiched between both ends by the energy barrier, and looks like an isolated island. FIG. 4 is an energy band diagram schematically showing this state, FIG. 5 is a schematic diagram as a Coulomb blockade element, and FIG. 6 is an equivalent circuit diagram thereof. FIG. 4 shows only the conduction band.
【0030】電極部11、12のパターンエッジ近傍に
おける極めて薄いシリコン領域は、上記基底エネルギー
の増加により、図4のようなポテンシャル障壁(トンネ
ル障壁)となる。この2つのポテンシャル障壁が細線部
10に電荷を閉じ込める作用をすると共に、トンネル容
量Cs(ソース側容量)、Cd(ドレイン側容量)とし
て作用する。こうして、細線部10がシリコン島(伝導
体島)となる。また、細線部10には、ゲート電極6と
基板シリコン2に対する容量、CgとCbが接続されて
いる。The extremely thin silicon region near the pattern edges of the electrode portions 11 and 12 becomes a potential barrier (tunnel barrier) as shown in FIG. 4 due to the increase in the base energy. These two potential barriers act to confine charges in the thin wire portion 10 and also act as tunnel capacitances Cs (source-side capacitance) and Cd (drain-side capacitance). Thus, the thin wire portion 10 becomes a silicon island (conductor island). The thin line portion 10 is connected to the gate electrode 6 and the capacitance for the substrate silicon 2, Cg and Cb.
【0031】なお、図5の模式図におけるシリコン層4
の形状と、図3の実際のシリコン層4の形状が異なるの
は、以下のような理由による。つまり、細線部10の両
端の膜厚は上面と下面の両側から薄くなって図5のよう
な形状となるが(これをくびれという)、実際には上記
酸化促進効果による酸化膜の体積膨張のために、下側か
ら押上げられる格好になるためである。The silicon layer 4 in the schematic diagram of FIG.
Is different from the actual shape of the silicon layer 4 in FIG. 3 for the following reason. In other words, the film thickness at both ends of the thin wire portion 10 becomes thinner on both sides of the upper surface and the lower surface and becomes a shape as shown in FIG. 5 (this is called a constriction). For this reason, it is necessary to be pushed up from below.
【0032】図7は本実施の形態のクーロンブロッケイ
ド素子の特性を示す図である。図7はクーロンブロッケ
イド素子のソース電極と基板シリコン2(バックゲー
ト)を接地し、ドレイン電圧Vdを1mVとし、ゲート
電圧Vgを変化させたときのコンダクタンスを温度をパ
ラメータとして示したものであり、また特性を見やすく
するために、27K以外の特性は0.2μSずつ順次上
方向に並行移動させてある(実際には、各温度でゲート
電圧0Vのときのコンダクタンスはほぼ0μSであ
る)。FIG. 7 is a graph showing characteristics of the Coulomb blockade device according to the present embodiment. FIG. 7 shows the conductance when the source electrode of the Coulomb blockade element and the substrate silicon 2 (back gate) are grounded, the drain voltage Vd is 1 mV, and the gate voltage Vg is changed, using temperature as a parameter. In order to make the characteristics easy to see, the characteristics other than 27K are sequentially moved upward in parallel by 0.2 μS (actually, the conductance at a gate voltage of 0 V at each temperature is almost 0 μS).
【0033】このときのクーロンブロッケイド素子は、
細線部10の幅を30nm程度、長さ(図2左右方向)
を50nm程度、電極部11の幅を400nm程度、電
極部12の幅を1000nm程度とし、図1(c)の熱
酸化工程前のシリコン層4の膜厚を30nm程度、上層
酸化膜5の膜厚を30nm程度として、細線部10が片
側から約10nm以上酸化する条件(1000℃の乾燥
酸素雰囲気中で約90分)で熱酸化した。At this time, the Coulomb blockade element is:
The width of the thin line portion 10 is about 30 nm and the length (FIG. 2 left-right direction)
Is about 50 nm, the width of the electrode section 11 is about 400 nm, the width of the electrode section 12 is about 1000 nm, the thickness of the silicon layer 4 before the thermal oxidation step shown in FIG. With a thickness of about 30 nm, thermal oxidation was performed under the condition that the thin wire portion 10 was oxidized by about 10 nm or more from one side (about 90 minutes in a dry oxygen atmosphere at 1000 ° C.).
【0034】このような条件で処理すると、細線部10
のシリコン層4の膜厚が10nm、電極部11、12の
パターンエッジ近傍のシリコン層4(以下、この最も薄
くなる部分をくびれと呼ぶ)の膜厚が5nm以下とな
り、ゲート容量Cg=0.3aF、ドレイン容量Cd=
1aF、バックゲート容量Cb=0.01aF程度を有
する素子ができる。ここで、ソース容量Csは直接測定
できないが、Cdよりは小さい。When processed under such conditions, the thin line portion 10
The thickness of the silicon layer 4 is 10 nm, the thickness of the silicon layer 4 near the pattern edges of the electrode portions 11 and 12 (hereinafter, the thinnest portion is referred to as a constriction) is 5 nm or less, and the gate capacitance Cg = 0. 3aF, drain capacitance Cd =
An element having 1 aF and back gate capacitance Cb = about 0.01 aF can be obtained. Here, the source capacitance Cs cannot be directly measured, but is smaller than Cd.
【0035】本実施の形態のような構造を用いたことに
より、中心のシリコン島を取り巻く容量を小さくでき、
図7に示すように室温でもコンダクタンスのゲート電圧
による振動が観測できる(すなわち、単電子トランジス
タとしての基本動作が観測されていることになる)。こ
の動作を図4を用いて説明すると、前述のようにシリコ
ン島が小さい容量で囲まれているため、電子1個が島に
入ることによるエネルギー増加分が大きくなって、シリ
コン島にエネルギー準位ができる(図4では、クーロン
ギャップの上下にある2つの準位のみを示す)。By using the structure as in this embodiment, the capacity surrounding the central silicon island can be reduced.
As shown in FIG. 7, the oscillation due to the gate voltage of the conductance can be observed even at room temperature (that is, the basic operation as a single-electron transistor is observed). This operation will be described with reference to FIG. 4. As described above, since the silicon island is surrounded by a small capacitance, the energy increase due to one electron entering the island increases, and the energy level (FIG. 4 shows only two levels above and below the Coulomb gap).
【0036】ゲート電圧Vgを変化させると、ゲート電
極6と島との容量的な接続により、このエネルギー準位
が一定のギャップを保ったまま上下する。そして、ソー
ス・ドレイン間の電圧Vdがこのクーロンギャップより
小さいときに、ギャップ内にソース、ドレインの準位が
入ると、ソース・ドレイン間に電流が流れないブロッケ
イド状態となる。When the gate voltage Vg is changed, this energy level rises and falls while maintaining a constant gap due to the capacitive connection between the gate electrode 6 and the island. Then, when the source-drain voltage Vd is smaller than this Coulomb gap, if a source or drain level enters the gap, a blockade state is formed in which no current flows between the source and drain.
【0037】また、ソース・ドレインのエネルギー準位
の間にシリコン島の準位の何れかが入ると、この準位を
介してソースからドレインに電流が流れる状態となる。
したがって、ゲート電圧Vgを変化させると、この2つ
の状態が交互に現れるので、ソース・ドレイン間のコン
ダクタンスが脈動する。When one of the levels of the silicon island enters between the energy levels of the source and the drain, a current flows from the source to the drain via this level.
Therefore, when the gate voltage Vg is changed, these two states appear alternately, so that the conductance between the source and the drain pulsates.
【0038】このコンダクタンスの脈動は、絶対零度以
外の温度では、熱エネルギーでぼやけてしまうので、図
4に示すように滑らかな振動として観測される。そし
て、シリコン島を取り巻くトータルの容量が小さい程、
シリコン島のクーロンギャップが大きくなるので、高い
温度までこのコンダクタンスの振動が観測できることに
なる。At a temperature other than absolute zero, the pulsation of the conductance is blurred by thermal energy, and is observed as a smooth vibration as shown in FIG. And, the smaller the total capacity surrounding the silicon island,
Since the Coulomb gap of the silicon island becomes large, the oscillation of this conductance can be observed up to a high temperature.
【0039】このようなクーロンブロッケイド素子を実
現するための形成条件としては、細線部10の熱酸化前
の寸法を、膜厚、幅、長さ共、数十nm程度以下にする
のが好ましい。また、細線部10の両端はどちらをソー
ス電極にしてもかまわないが、この両端のシリコン層4
の膜厚が薄くなる程度は、シリコン層4の幅がある程度
狭い方が著しい。これは、埋め込み酸化膜3を通して酸
化剤が横方向に拡散して裏面側から酸化されることをシ
リコン層4の酸化の主要な原理としており、シリコン層
4のエッジからの距離がある程度近いほど、またある程
度近い距離にある空隙が多いほど裏面への酸化剤の供給
量が多くなるので、幅が狭いほどシリコン層4の幅方向
の両端(図2では上下端)からの酸化剤の供給量が多く
なるためである。As a forming condition for realizing such a Coulomb blockade element, it is preferable that the dimension of the thin wire portion 10 before thermal oxidation is about several tens nm or less for both film thickness, width and length. . Either of the two ends of the thin wire portion 10 may be the source electrode.
The thinner the film thickness is, the more remarkable the width of the silicon layer 4 is narrow to some extent. This is based on the principle of oxidation of the silicon layer 4 that the oxidizing agent diffuses in the lateral direction through the buried oxide film 3 and is oxidized from the back surface side. Also, the supply amount of the oxidizing agent to the back surface increases as the number of voids located at a certain distance is short. It is because it increases.
【0040】ただし、あまり狭くなると酸化の際にシリ
コン層4のエッジに応力が集中する影響で、酸化速度が
遅くなる効果を受けるので、ある程度の幅が必要であ
る。この幅は、膜厚や酸化条件に依存するが、100n
mから200nm以上は必要である。また幅の上限につ
いては、無限に広くても細線端部で酸化速度が増加する
効果はあるが、広すぎるとその効果が小さくなる点に注
意を要する。However, if the width is too small, the concentration of the stress on the edge of the silicon layer 4 during the oxidation causes the effect of lowering the oxidation speed, so that a certain width is required. This width depends on the film thickness and oxidation conditions,
m to 200 nm or more is required. Regarding the upper limit of the width, it is necessary to pay attention that the effect of increasing the oxidation rate at the end of the thin line is obtained even if the width is infinitely wide, but the effect is reduced if the width is too wide.
【0041】最も効果的に酸化が促進されるのは、酸化
温度や酸化雰囲気の条件によるが、たとえば1000℃
で乾燥酸素雰囲気中での酸化を用いた場合には、約40
0nm程度のとき裏面側からの酸化が最も促進される。
図7の特性を得た素子の構造では、ソース側の幅が40
0nmと狭いので、図3に示すように、電極部11側の
シリコン層4の膜厚が電極部12側よりも薄くなってい
る。The most effective promotion of oxidation depends on the oxidation temperature and the conditions of the oxidation atmosphere.
When oxidation in an atmosphere of dry oxygen is used, about 40
Oxidation from the back side is most promoted when the thickness is about 0 nm.
In the structure of the element having the characteristics shown in FIG.
Since it is as narrow as 0 nm, as shown in FIG. 3, the thickness of the silicon layer 4 on the electrode section 11 side is smaller than that on the electrode section 12 side.
【0042】よって、シリコン層4の薄層化に伴う基底
エネルギー上昇による閉じ込めポテンシャルは、図4の
ようにソース側(11)の方がドレイン側(12)より
大きくなる。ここで、ポテンシャルが大きくなるほど電
極とシリコン島間の距離が実効的に大きくなるので、ト
ンネル容量としてはソース側が小さくなる。Therefore, the confinement potential due to the increase in the ground energy accompanying the thinning of the silicon layer 4 is larger on the source side (11) than on the drain side (12) as shown in FIG. Here, as the potential increases, the distance between the electrode and the silicon island effectively increases, so that the tunnel capacitance decreases on the source side.
【0043】つまり、電極部11、12の幅に非対称性
をもたせることにより、その大小関係を設定することが
できる。もちろん、幅に対称性をもたせても差し支えな
い。このように、電極部11、12の幅及び膜厚と、熱
酸化条件(酸化温度、酸化時間)によって、シリコン層
4が最も薄くなるくびれの形成を制御することができ
る。すなわち閉じ込めポテンシャルの大きさとトンネル
容量の大きさを調節することができるので、シリコン島
を取り巻く容量を小さくすることができる。That is, by giving the widths of the electrode portions 11 and 12 asymmetry, the magnitude relation can be set. Of course, the width can be symmetrical. As described above, the width and thickness of the electrode portions 11 and 12 and the thermal oxidation conditions (oxidation temperature and oxidation time) can control the formation of the constriction that makes the silicon layer 4 the thinnest. That is, since the size of the confinement potential and the size of the tunnel capacitance can be adjusted, the capacitance surrounding the silicon island can be reduced.
【0044】また、熱酸化技術は、シリコンLSI加工
技術の中でも特に制御性、再現性に優れているので、本
実施の形態のクーロンブロッケイド素子の構造を制御
性、再現性良く実現できる。また、シリコン島の水平方
向の寸法、すなわち細線部10の幅と長さは、くびれの
大きさと無関係に設定でき、リソグラフィの限界のサイ
ズでシリコン島を形成することができる。更に、熱酸化
を行うと細線部10のシリコンを細めることになるの
で、シリコン島をリソグラフィの限界より一層小さなも
のにすることができ、島の総容量を効果的に小さくする
ことができる。Since the thermal oxidation technique is particularly excellent in controllability and reproducibility among silicon LSI processing techniques, the structure of the Coulomb blockade element of the present embodiment can be realized with good controllability and reproducibility. Further, the horizontal dimension of the silicon island, that is, the width and length of the thin line portion 10 can be set irrespective of the size of the constriction, and the silicon island can be formed at the limit size of lithography. Furthermore, since the silicon of the fine wire portion 10 is thinned by performing the thermal oxidation, the silicon island can be made smaller than the limit of lithography, and the total capacity of the island can be effectively reduced.
【0045】なお、熱酸化前にHF水溶液等を用いて、
スリット部(上層シリコンがエッチングされている部
分)から埋め込み酸化膜3をわずかに(数nmから数十
nm程度)エッチングしておくと、上層シリコン4の裏
面からの酸化促進のために効果的である。ただし、エッ
チングしすぎると、広い範囲で裏面からの酸化が均一に
生じ、狭い領域で上層シリコン層4を薄くすることがで
きなくなり、トンネル障壁の形成条件が難しくなる。Before the thermal oxidation, using an HF aqueous solution or the like,
If the buried oxide film 3 is slightly etched (about several nm to several tens nm) from the slit portion (the portion where the upper silicon is etched), it is effective to promote oxidation from the back surface of the upper silicon 4. is there. However, if the etching is performed too much, oxidation from the back surface occurs uniformly in a wide range, and it becomes impossible to make the upper silicon layer 4 thin in a narrow region, and it becomes difficult to form a tunnel barrier.
【0046】またここで、ゲート電極6は必ずしも細線
部10の上に重ねる必要はなく、細線部10の横(図2
においては上あるいは下)に形成したり、裏面の基板シ
リコン2で代用できることは言うまでもない。細線部1
0の横に形成した場合には、図1(c)の工程の熱酸化
によるシリコン酸化膜が細線部10の横に形成されてい
るので、この膜をゲート酸化膜として用いることにな
る。なお、この構造では、シリコン島に取り付けられた
幅の広い電極部は、電圧、電流を伝える電極として作用
しているので、幅が広いほど低抵抗になるという効果も
ある。In this case, the gate electrode 6 does not necessarily have to overlap the thin line portion 10, but is located next to the thin line portion 10 (FIG. 2).
It is needless to say that the substrate silicon 2 on the back side can be used instead of the above. Fine line part 1
When it is formed beside 0, a silicon oxide film formed by the thermal oxidation in the step of FIG. 1C is formed beside the thin line portion 10, so this film is used as a gate oxide film. In this structure, since the wide electrode portion attached to the silicon island functions as an electrode for transmitting voltage and current, the wider the electrode portion, the lower the resistance.
【0047】実施の形態の2.上記の実施の形態の1で
は、図6の等価回路で示される単純なクーロンブロッケ
イド素子の構造とその製造方法について説明した。次
に、この構造を発展させた例として、メモリー機能をも
たせるための単純な構造について説明する。図8は本発
明の他の実施の形態を示すクーロンブロッケイド素子の
平面図である。ただし、図8は図1のシリコン層4に相
当する上層シリコン層とゲート電極のみを示している。Embodiment 2 In the first embodiment, the structure of the simple Coulomb blockade device shown by the equivalent circuit in FIG. 6 and the manufacturing method thereof have been described. Next, a simple structure for providing a memory function will be described as an example of developing this structure. FIG. 8 is a plan view of a Coulomb blockade device showing another embodiment of the present invention. However, FIG. 8 shows only the upper silicon layer and the gate electrode corresponding to the silicon layer 4 in FIG.
【0048】図8において、14は細線部10との間に
容量を設けるための空間又は絶縁膜を隔てて形成された
MOSトランジスタのドレイン、ソース、チャネル領域
となる第3の電極部、15はMOSトランジスタのゲー
ト電極である。次に、このようなクーロンブロッケイド
素子の製造工程について説明する。In FIG. 8, reference numeral 14 denotes a third electrode portion serving as a drain, a source, and a channel region of a MOS transistor formed with a space for providing a capacitance between the thin wire portion 10 and an insulating film, and reference numeral 15 denotes This is the gate electrode of the MOS transistor. Next, a manufacturing process of such a Coulomb blockade device will be described.
【0049】まず、実施の形態の1と同様に、SOI基
板の上層シリコン層を、細線部10と、100nm程度
以上の幅をもつ第1の電極部11及び第2の電極部12
とを有する形状に加工する。同時に、この構造に隣接す
る上層シリコン層を、細線部10に隣接する隣接部13
と100nm程度以上の幅をもつ第3の電極部14とを
有する形状に加工する。First, as in the first embodiment, the upper silicon layer of the SOI substrate is divided into a thin line portion 10 and a first electrode portion 11 and a second electrode portion 12 having a width of about 100 nm or more.
And processed into a shape having At the same time, the upper silicon layer adjacent to this structure is connected to the adjacent portion 13 adjacent to the thin line portion 10.
And a third electrode portion 14 having a width of about 100 nm or more.
【0050】細線部10と隣接部13との間は、空間1
6で隔てられていてもよいし、シリコン酸化膜等の絶縁
膜が挿入されている形でもよく、また隣接部13は電極
部14の一部を構成するものなので、隣接部13を設け
ずに電極部14を直に細線部10に隣接させてもよい。
すなわち、このときの条件としては、細線部10と電極
部14との間に形成される容量(後述するC16)が、
トンネル容量Cs、Cdのオーダー(すなわち、Cs、
Cdの1/10から10倍程度)になるように形成すれ
ばよい。A space 1 is provided between the thin line portion 10 and the adjacent portion 13.
6 or an insulating film such as a silicon oxide film may be inserted. Further, since the adjacent portion 13 forms a part of the electrode portion 14, the adjacent portion 13 is not provided. The electrode portion 14 may be directly adjacent to the thin wire portion 10.
That is, the condition at this time is that the capacitance (C16 described later) formed between the thin wire portion 10 and the electrode portion 14 is
The order of the tunnel capacity Cs, Cd (ie, Cs,
It should be formed so as to be 1/10 to 10 times Cd).
【0051】そして、このシリコン層を実施の形態の1
と同様に熱酸化すると、図8の斜線部のシリコン層が最
も薄くなり、この領域にトンネル障壁が形成され、細線
部10にシリコン島が形成される。次に、導電性を持っ
たポリシリコン等による第1のゲート電極15を電極部
14上の一部を覆うように形成する。このときの構造を
図8のII−II線で切断すると、図9の断面図のよう
な構造が形成されている。図9において、7は上記熱酸
化によって形成されたシリコン酸化膜である(実施の形
態の1のように上層酸化膜がシリコン層の上に形成され
ていればそれも含む)。Then, this silicon layer is used in the first embodiment.
When the thermal oxidation is performed in the same manner as described above, the silicon layer in the hatched portion in FIG. 8 becomes thinnest, a tunnel barrier is formed in this region, and a silicon island is formed in the thin wire portion 10. Next, a first gate electrode 15 made of conductive polysilicon or the like is formed so as to cover a part of the electrode portion 14. When the structure at this time is cut along the line II-II in FIG. 8, a structure as shown in the sectional view in FIG. 9 is formed. In FIG. 9, reference numeral 7 denotes a silicon oxide film formed by the thermal oxidation (including an upper oxide film formed on a silicon layer as in the first embodiment).
【0052】さらに、この上にシリコン酸化膜などの絶
縁膜を全体に形成した後、細線部10の両端の閉じ込め
ポテンシャル形成領域を覆うように、図示しない第2の
ゲート電極をポリシリコン等で形成する。この第2のゲ
ート電極は、第1のゲート電極15と同時に加工形成す
ることもできることはいうまでもない。Further, after an insulating film such as a silicon oxide film is entirely formed thereon, a second gate electrode (not shown) is formed of polysilicon or the like so as to cover the confinement potential forming regions at both ends of the fine wire portion 10. I do. Needless to say, the second gate electrode can be formed at the same time as the first gate electrode 15.
【0053】次に、第1、第2のゲート電極をマスクと
し、導電性領域として働くべき領域に高濃度燐やひ素等
の不純物を導入して、低抵抗シリコン領域とする。そし
て、従来のMOSトランジスタと同様に、電極部11、
12上のシリコン酸化膜の一部に電極用の窓をあけ、こ
れらの部分にそれぞれアルミニウム、タングステン又は
チタン等からなるソース電極、ドレイン電極を形成す
る。また、電極部14(ここでは、図8においてゲート
電極15よりも上側の領域)に対して、同様にMOSト
ランジスタのドレイン電極を形成する。Next, using the first and second gate electrodes as a mask, a high-concentration impurity such as phosphorus or arsenic is introduced into a region to serve as a conductive region to form a low-resistance silicon region. Then, similarly to the conventional MOS transistor, the electrode portion 11,
A window for an electrode is formed in a part of the silicon oxide film on 12 and a source electrode and a drain electrode made of aluminum, tungsten, titanium, or the like are formed in these parts, respectively. Similarly, the drain electrode of the MOS transistor is formed on the electrode portion 14 (here, the region above the gate electrode 15 in FIG. 8).
【0054】これで、本実施の形態のクーロンブロッケ
イド素子の製造工程が終了し、図8のゲート電極15よ
りも上側の領域をドレイン領域、下側(隣接部13側)
の領域をソース領域とし、電極部14とゲート電極15
とが重なる領域をチャネル領域17とし、ゲート電極1
5によってチャネル17の開閉制御が可能なMOSトラ
ンジスタが電極部14に形成されたことになる。Thus, the manufacturing process of the Coulomb blockade device according to the present embodiment is completed, and the region above the gate electrode 15 in FIG. 8 is the drain region, and the region below (the adjacent portion 13 side)
Region as a source region, the electrode portion 14 and the gate electrode 15
Is defined as a channel region 17 and the gate electrode 1
5 means that a MOS transistor capable of controlling the opening and closing of the channel 17 is formed in the electrode portion 14.
【0055】上記の第2のゲート電極は、細線部10の
両端の閉じ込めポテンシャル形成領域に高濃度の不純物
が導入されるのを回避するために覆っておくためのもの
である。これにより、その領域のシリコンが多結晶化し
て形状が変化したり金属的になったりして、十分なポテ
ンシャル障壁が形成されなくなることを防止できる。そ
して、この第2のゲート電極に印加する電圧を調整する
ことにより、図7のようにコンダクタンスの変化する範
囲を制御できる。The above-mentioned second gate electrode is used to cover the confining potential forming regions at both ends of the fine wire portion 10 in order to avoid introducing a high concentration of impurities. Accordingly, it is possible to prevent the silicon in the region from being polycrystallized and changing its shape or becoming metallic, so that a sufficient potential barrier is not formed. By adjusting the voltage applied to the second gate electrode, the range in which the conductance changes can be controlled as shown in FIG.
【0056】なお、基板シリコン2に印加するバックゲ
ート電圧によってもコンダクタンスの変化する範囲を制
御できるので、不純物の導入量が少ない場合や導入の方
法によっては第2のゲート電極は不要となる。Since the range in which the conductance changes can be controlled by the back gate voltage applied to the substrate silicon 2, the second gate electrode becomes unnecessary when the amount of impurity introduced is small or depending on the method of introduction.
【0057】また、細線部10や隣接部13は金属的に
なっても影響はないが、多結晶化によりその形状が大き
く変化するのを避けるためには、この第2のゲート電極
で保護すれば良い。その場合は、第2のゲート電圧を調
整して、細線部10や接続部13の部分に電荷が蓄積で
きるようにする(クーロンブロッケイド素子を動作でき
る状態にする)ことが必要となる。ただし、基板シリコ
ン2にバックゲート電圧を印加して調整する場合は不要
である。The thin line portion 10 and the adjacent portion 13 are not affected even if they are made of metal. However, in order to avoid a large change in the shape due to polycrystallization, the thin line portion 10 and the adjacent portion 13 are protected by the second gate electrode. Good. In this case, it is necessary to adjust the second gate voltage so that electric charges can be accumulated in the thin line portion 10 and the connection portion 13 (to enable the Coulomb blockade element to operate). However, it is not necessary to apply the back gate voltage to the substrate silicon 2 for adjustment.
【0058】第2のゲート電極の役割は、他の絶縁性の
マスク膜で代用することもできることは言うまでもな
い。このとき、導電性領域として働くべき領域もこのマ
スク膜で覆っても良いが、その場合は、バックゲートの
電圧で調整すれば良い。また、上で述べた不純物の導入
を行わずに、バックゲート電圧を大きな正の値として、
全体に電荷を励起することで代用することも可能であ
る。Needless to say, the role of the second gate electrode can be replaced by another insulating mask film. At this time, a region that should function as a conductive region may be covered with the mask film, but in that case, the voltage may be adjusted by a back gate voltage. Also, without introducing the impurities described above, the back gate voltage was set to a large positive value,
It is also possible to substitute by exciting the charge as a whole.
【0059】図10は本実施の形態のクーロンブロッケ
イド素子の等価回路図であり、C16は細線部10と隣
接部13との間の空間16(あるいは絶縁膜)による静
電容量、Q1は電極部14に形成されたMOSトランジ
スタである。以下に、この素子の動作原理について説明
する。まず、この素子に書き込みを行う場合、第1のゲ
ート電極15に電圧V1を印加してMOSトランジスタ
Q1のチャネルをオンさせる。FIG. 10 is an equivalent circuit diagram of the Coulomb blockade element according to the present embodiment, where C16 is the capacitance of the space 16 (or insulating film) between the thin wire portion 10 and the adjacent portion 13, and Q1 is the electrode. This is a MOS transistor formed in the portion 14. Hereinafter, the operation principle of this element will be described. First, when writing to this element, the voltage V1 is applied to the first gate electrode 15 to turn on the channel of the MOS transistor Q1.
【0060】このとき、ソース電圧Vs、ドレイン電圧
Vdを零電位に近い電位に固定しておき、電極部14
(トランジスタQ1のドレイン)に印加する電圧V2を
負にすると、隣接部13に電圧V2の大きさに応じた量
の電子が蓄積される。ここで、電圧V1を変化させてM
OSトランジスタQ1のチャネルをオフにすると、電子
は隣接部13に蓄積された状態で保持される。At this time, the source voltage Vs and the drain voltage Vd are fixed to potentials close to zero potential, and
When the voltage V2 applied to the (drain of the transistor Q1) is made negative, an amount of electrons corresponding to the magnitude of the voltage V2 is accumulated in the adjacent portion 13. Here, the voltage V1 is changed and M
When the channel of the OS transistor Q1 is turned off, the electrons are held in a state accumulated in the adjacent portion 13.
【0061】この隣接部13は細線部10に形成された
シリコン島と静電容量C16で結合されているので、こ
の隣接部13に蓄積されたわずかな電荷の違いによっ
て、シリコン島を中心に容量Cs、Cd、C16で形成
されたクーロンブロッケイド素子を基本構造とする単電
子トランジスタが動作し、ドレイン(電極部12)に電
圧Vdを印加すれば、コンダクタンスが変化として現れ
る。Since the adjacent portion 13 is coupled to the silicon island formed in the thin wire portion 10 by the capacitance C16, the difference in electric charge accumulated in the adjacent portion 13 causes a capacitance around the silicon island. When a single-electron transistor having a Coulomb blockade element formed of Cs, Cd, and C16 as a basic structure operates and a voltage Vd is applied to the drain (electrode portion 12), the conductance appears as a change.
【0062】すなわち、隣接部13に蓄積された電荷量
に応じた出力をソース・ドレイン間(電極部11、12
間)コンダクタンスとして取り出すことができる。した
がって、電荷の量をディジタル的に変化させれば、この
クーロンブロッケイド素子を通常のディジタルメモリー
素子として働かせることができる。That is, an output corresponding to the amount of charge accumulated in the adjacent portion 13 is applied between the source and the drain (the electrode portions 11 and 12).
(Interval) Can be extracted as conductance. Therefore, if the amount of charge is digitally changed, the Coulomb blockade device can function as a normal digital memory device.
【0063】また、電荷の量のアナログ的な量まで測定
できる機能を用いれば、アナログ量をメモリーすること
もできる。この例のアナログメモリーはニューロデバイ
ス(あるいはニューラルネットワーク)構築のために有
用なメモリーデバイスとなる。これは、メモリーに蓄え
られた電荷の量でニューロン間の結合の度合(コンダク
タンスを用いる)を変えることができるという特徴を利
用するものである。If a function capable of measuring the amount of charge up to an analog amount is used, the analog amount can be stored in memory. The analog memory of this example is a useful memory device for constructing a neuro device (or a neural network). This utilizes the feature that the degree of coupling between neurons (using conductance) can be changed by the amount of charge stored in the memory.
【0064】また、図10の素子をメモリーセルとして
縦横に多数並べて用いれば、多量のデータ蓄積ができる
メモリー素子となる。この1つの例を模式的に示したの
が図11である。図11のメモリー素子では、横方向に
並んだ各セルのMOSトランジスタQ1のゲート電極を
共通電極としているので、図8の第1のゲート電極15
を横方向に長く延ばして共通ゲートとして形成すれば、
横方向に並んだ各セルを接続できる。When a large number of the elements shown in FIG. 10 are used as memory cells arranged vertically and horizontally, a memory element capable of storing a large amount of data can be obtained. FIG. 11 schematically shows one example of this. In the memory element of FIG. 11, since the gate electrode of the MOS transistor Q1 of each cell arranged in the horizontal direction is used as a common electrode, the first gate electrode 15 of FIG.
Is extended in the horizontal direction to form a common gate,
Each cell arranged in the horizontal direction can be connected.
【0065】また、このような構成では、データの読み
出し用のスイッチとなるMOSトランジスタQ2を各メ
モリーセルのドレイン部に入れる必要がある。このため
には、第1のゲート電極15と同様の電極18を、図8
の破線部に示すように電極部12を縦に横切るように形
成すればよい(この電極は、ゲート電極15と同時に形
成可能である)。こうして、MOSトランジスタQ1と
同様のトランジスタQ2を形成でき、上記電極18を縦
方向に長く延ばして共通電極として形成すれば、縦方向
に並んだ各セルを接続できる。In such a configuration, it is necessary to insert a MOS transistor Q2 serving as a switch for reading data into the drain of each memory cell. For this purpose, an electrode 18 similar to the first gate electrode 15 is connected to the structure shown in FIG.
May be formed so as to vertically cross the electrode portion 12 as shown by the broken line portion (this electrode can be formed simultaneously with the gate electrode 15). Thus, a transistor Q2 similar to the MOS transistor Q1 can be formed. If the electrode 18 is formed as a common electrode extending in the vertical direction, the cells arranged in the vertical direction can be connected.
【0066】このメモリー素子にデータを書き込む場合
には、WA1、WA2、・・・のうちの所望のラインを
オンにしてA1、A2、・・・の電極からデータを与え
る。データを読み出す場合には、WR1、WR2、・・
・のうちの所望のラインを選択して、R1、R2、・・
・端子に電圧を印加してコンダクタンスの値で読み出す
ことになる。When writing data to this memory element, a desired line out of WA1, WA2,... Is turned on, and data is supplied from the electrodes A1, A2,. When reading data, WR1, WR2,.
・ Select a desired line among R1, R2,.
• A voltage is applied to the terminal to read out the value of the conductance.
【0067】実施の形態の3.上記の実施の形態の2で
は、MOSトランジスタを蓄積電荷を閉じ込めるスイッ
チとして用いたが、次にこの構造を変えてMOSトラン
ジスタの代わりに、クーロンブロッケイド素子を用いた
構造について説明する。図12は本発明の他の実施の形
態を示すクーロンブロッケイド素子の平面図であり、図
8と同様にシリコン層のみを示すものとする。Embodiment 3 In the second embodiment, the MOS transistor is used as a switch for confining the accumulated charge. Next, a description will be given of a structure using a Coulomb blockade element instead of the MOS transistor by changing this structure. FIG. 12 is a plan view of a Coulomb blockade device showing another embodiment of the present invention, and shows only a silicon layer as in FIG.
【0068】22は隣接部であり、第1の細線部10と
の間に容量を設けるための空間又は絶縁膜を隔てて形成
され、かつ後述する第2の細線部の一端に接続するよう
に形成され、第2の細線部より幅が広くこの細線部近傍
の膜厚が細線部より薄くなっている。23は電荷を閉じ
込めるための第2の細線部、24は第2の細線部23の
他端に接続するように形成された、細線部23より幅が
広くこの細線部近傍の膜厚が細線部よりも薄い第4の電
極部である。Reference numeral 22 denotes an adjacent portion, which is formed with a space for providing a capacitance or an insulating film between the first thin wire portion 10 and the first thin wire portion 10 and is connected to one end of a second thin wire portion to be described later. It is formed to be wider than the second thin line portion, and the film thickness near the thin line portion is smaller than that of the thin line portion. Reference numeral 23 denotes a second thin line portion for confining charges, and 24 denotes a thin line portion formed wider than the thin line portion 23 so as to be connected to the other end of the second thin line portion 23. The fourth electrode portion is thinner.
【0069】次に、このようなクーロンブロッケイド素
子の製造工程について説明する。まず、実施の形態の1
と同様に、SOI基板の上層シリコン層を、第1の細線
部10と、100nm程度以上の幅(図12上下方向)
をもつ第1の電極部11及び第2の電極部12とを有す
る形状に加工する。同時に、この構造に隣接する上層シ
リコン層を、細線部10に隣接し100nm程度以上の
幅(図12左右方向)をもつ隣接部22と、第2の細線
部23と、100nm程度以上の幅(図12左右方向)
をもつ第4の電極部24とを有する形状に加工する。Next, the manufacturing process of such a Coulomb blockade device will be described. First, Embodiment 1
Similarly to the above, the upper silicon layer of the SOI substrate is made to have a width of about 100 nm or more (the vertical direction in FIG. 12)
It is processed into a shape having a first electrode portion 11 and a second electrode portion 12 having. At the same time, the upper silicon layer adjacent to this structure is divided into an adjacent portion 22 adjacent to the fine line portion 10 and having a width of about 100 nm or more (the horizontal direction in FIG. 12), a second fine line portion 23, and a width of about 100 nm or more ( (Fig. 12 left-right direction)
And a fourth electrode portion 24 having
【0070】図12では、隣接部22の下にそれよりも
幅の狭い部分21を設けているが、部分21を設けずに
隣接部22を直に細線部10に隣接させてもよい。すな
わち、このときの条件としては、細線部10と接続部2
2との間に形成される容量(後述するC21)が、トン
ネル容量Cs、Cdのオーダー(すなわち、Cs、Cd
の1/10から10倍程度)になるように形成すればよ
い。In FIG. 12, a narrower portion 21 is provided below the adjacent portion 22, but the adjacent portion 22 may be directly adjacent to the thin line portion 10 without providing the portion 21. That is, the condition at this time is that the thin wire portion 10 and the connection portion 2
2 (C21 described later) is in the order of the tunnel capacitances Cs and Cd (ie, Cs and Cd).
(Approximately 1/10 to 10 times).
【0071】このシリコン層を実施の形態の1と同様に
熱酸化すると、斜線部の領域にトンネル障壁が形成さ
れ、細線部10、23がその両端をトンネル障壁で挟ま
れたシリコン島となる。そして、電極部11、12、2
4上のシリコン酸化膜の一部に電極用の窓をあけ、この
部分にそれぞれ電極を形成する。図13は本実施の形態
のクーロンブロッケイド素子の等価回路図であり、C2
1は細線部10と隣接部22との間の空間による静電容
量、C22、C24は細線部23の両端に形成されたト
ンネル障壁によるトンネル容量である。When this silicon layer is thermally oxidized in the same manner as in the first embodiment, a tunnel barrier is formed in the shaded region, and the thin wire portions 10 and 23 become silicon islands having both ends sandwiched by the tunnel barrier. Then, the electrode parts 11, 12, 2
A window for an electrode is opened in a part of the silicon oxide film on 4, and an electrode is formed in this part. FIG. 13 is an equivalent circuit diagram of the Coulomb blockade device of the present embodiment,
Reference numeral 1 denotes a capacitance due to the space between the thin wire portion 10 and the adjacent portion 22, and C 22 and C 24 denote tunnel capacitances due to tunnel barriers formed at both ends of the thin wire portion 23.
【0072】本実施の形態の素子は、図10のMOSト
ランジスタQ1をクーロンブロッケイド素子で置き換え
たものであり、この特徴は、細線部23に形成されたシ
リコン島がクーロンブロッケイド効果により電荷転送の
障壁を形成するので、電極部24から電圧V3を印加し
た際に、隣接部22の導電体島に蓄積される電荷量(電
子の数:言い換えると島の電位)にヒステリシスが生じ
ることを利用する点にある。すなわち、隣接部22(幅
の狭い部分21も含む)を単電子メモリーセルとして働
かせることができる。すなわち、電極部24に電圧V3
を印加して細線部23のシリコン島に電荷を蓄積する
と、電極部24の電圧を0にしてもシリコン島の電荷は
維持される。The device according to the present embodiment is obtained by replacing the MOS transistor Q1 in FIG. 10 with a Coulomb blockade device. The feature of this device is that the silicon island formed in the thin line portion 23 is transferred by the Coulomb blockade effect. Of the electric charge (the number of electrons: in other words, the potential of the island) that is accumulated in the conductive island of the adjacent portion 22 when the voltage V3 is applied from the electrode portion 24. Is to do. That is, the adjacent portion 22 (including the narrow portion 21) can function as a single-electron memory cell. That is, the voltage V3
Is applied to accumulate electric charges in the silicon islands of the fine wire portion 23, the electric charges in the silicon islands are maintained even when the voltage of the electrode portion 24 is set to zero.
【0073】したがって、実施の形態の2の場合のよう
な、スイッチ用のトランジスタは必ずしも必要ではな
い。また、細線部10、23を含むクーロンブロッケイ
ド素子を良好に動作させるためには、バックゲート(基
板シリコン)に電圧を印加してもよいが、細線部10、
23の上を覆うようなゲート電極を形成し、このゲート
電極の電位で、クーロンブロッケイド素子を調整すると
良い(この場合ゲート電極以外の部分は、不純物を導入
するなどして、低抵抗化しておくと良い)。Therefore, a switching transistor as in the case of the second embodiment is not necessarily required. Further, in order to operate the Coulomb blockade element including the thin line portions 10 and 23 well, a voltage may be applied to the back gate (substrate silicon).
It is preferable to form a gate electrode that covers the top of the gate electrode 23 and adjust the Coulomb blockade element with the potential of the gate electrode (in this case, the portion other than the gate electrode is reduced in resistance by introducing impurities or the like). It is good to put it).
【0074】実施の形態の4.図14は本発明の他の実
施の形態であるクーロンブロッケイド素子の製造工程を
示す断面図である。本実施の形態のクーロンブロッケイ
ド素子を作製するには、上層シリコン層4を、細線部3
0〜32と、これら細線部を連結する分岐点となる接続
部33と、電極部34、35と、細線部32との間に容
量を設けるための空間を隔てて形成された電極部36と
を有する図15の実線のような形状に加工して(図14
(c))、実施の形態の1と同様に熱酸化を行えばよ
い。Embodiment 4 FIG. 14 is a sectional view showing a manufacturing process of a Coulomb blockade device according to another embodiment of the present invention. In order to manufacture the Coulomb blockade device of the present embodiment, the upper silicon layer 4 is
0 to 32, a connection portion 33 serving as a branch point connecting these thin wire portions, electrode portions 34 and 35, and an electrode portion 36 formed with a space for providing a capacitance between the thin wire portions 32 and 14 (see FIG. 14).
(C), thermal oxidation may be performed as in the first embodiment.
【0075】こうして、実施の形態の1と同様に電極部
34〜36のパターンエッジ近傍におけるシリコン層4
(図15の斜線部)が最も薄くなる。また、接続部33
は、細線部30〜32に比べ大きい面積を有しており、
応力の影響が小さいため、エッジ近傍と同様にシリコン
層4が薄くなる。Thus, as in the first embodiment, the silicon layer 4 near the pattern edges of the electrode portions 34 to 36 is formed.
(The hatched portion in FIG. 15) is the thinnest. Also, the connection unit 33
Has a larger area than the thin line portions 30 to 32,
Since the influence of the stress is small, the silicon layer 4 becomes thin similarly to the vicinity of the edge.
【0076】つまり、このときの素子を図15のA−A
線で切断すると、図16(a)の断面図のような構造が
形成されており、図15のB−B線で切断すると、図1
6(b)の断面図のような構造が形成されている。この
ように、図15の斜線部で酸化が促進され、体積膨張が
生じた結果、図16(a)、(b)に示すようにこれら
の部分が膜厚方向に盛り上がる。That is, the element at this time is referred to as AA in FIG.
When cut along the line, a structure like the cross-sectional view of FIG. 16A is formed, and when cut along the line BB of FIG.
The structure as shown in the sectional view of FIG. 6B is formed. As described above, oxidation is promoted in the hatched portions in FIG. 15 and volume expansion occurs. As a result, these portions rise in the film thickness direction as shown in FIGS. 16 (a) and 16 (b).
【0077】なお、図16(b)において、37は熱酸
化によって細線部32と電極部36の間に酸化膜が形成
された領域である。本実施の形態では、サイドゲート酸
化膜37によって細線部32と電極部36の間が完全に
埋まっているが、ある程度の空間があいていてもよい。In FIG. 16B, reference numeral 37 denotes a region where an oxide film is formed between the fine wire portion 32 and the electrode portion 36 by thermal oxidation. In the present embodiment, the space between the fine line portion 32 and the electrode portion 36 is completely buried by the side gate oxide film 37, but a certain amount of space may be provided.
【0078】最後に、電極部34、35、36上の上層
酸化膜5の一部に電極用の窓をあけ、これらの部分にそ
れぞれ電極を形成する。これで、クーロンブロッケイド
素子の製造工程が終了する。Finally, a window for an electrode is formed in a part of the upper oxide film 5 on the electrode parts 34, 35, 36, and an electrode is formed in each of these parts. Thus, the manufacturing process of the Coulomb blockade device is completed.
【0079】図17は図14のクーロンブロッケイド素
子の等価回路図である。電極部34のパターンエッジ近
傍における薄いシリコン領域(図15斜線部)は、基底
エネルギーの増加により、トンネル障壁となり、トンネ
ル容量C31として作用する。同様に、電極部35のパ
ターンエッジ近傍における薄いシリコン領域も、トンネ
ル障壁となり、トンネル容量C34として作用する。ま
た、接続部33に形成された薄いシリコン領域も、トン
ネル障壁となり、トンネル容量C32、C33として作
用する。そして、細線部30〜32がトンネル障壁に隣
接したシリコン島となる。FIG. 17 is an equivalent circuit diagram of the Coulomb blockade device of FIG. The thin silicon region (hatched portion in FIG. 15) near the pattern edge of the electrode portion 34 becomes a tunnel barrier due to an increase in base energy, and acts as a tunnel capacitance C31. Similarly, the thin silicon region near the pattern edge of the electrode portion 35 also functions as a tunnel barrier and acts as a tunnel capacitance C34. Further, the thin silicon region formed in the connection portion 33 also functions as a tunnel barrier and acts as tunnel capacitances C32 and C33. Then, the thin line portions 30 to 32 become silicon islands adjacent to the tunnel barrier.
【0080】また、細線部32には、サイドゲート酸化
膜37によるサイドゲート容量C35が接続されてい
る。後述するように、細線部と電極部の接合形状を変え
ることにより、電極を単電子導入・導出用(電流導入・
導出用)としたり、単電子輸送制御用(電圧印加用)と
したりすることができるが、本実施の形態では、電極部
34、35が単電子導入・導出用で、電極部36が単電
子輸送制御用である。図17の等価回路は、シリコン島
を複数有する連結構造型のクーロンブロッケイド素子の
1つである単電子ターンスタイルに相当する。The thin line portion 32 is connected to a side gate capacitance C 35 formed by a side gate oxide film 37. As will be described later, by changing the joint shape between the thin wire portion and the electrode portion, the electrode can be used for introducing and deriving a single electron (introducing a current).
(For derivation) or single-electron transport control (for voltage application), but in the present embodiment, the electrode portions 34 and 35 are for single-electron introduction / derivation, and the electrode portion 36 is for single-electron use. For transport control. The equivalent circuit of FIG. 17 corresponds to a single-electron turn style, which is one of the Coulomb blockade devices having a connection structure having a plurality of silicon islands.
【0081】次に、このような等価回路を有するクーロ
ンブロッケイド素子の動作を説明する。図18は細線部
30〜32、電極部34、35における単電子のエネル
ギーの関係を模式的に示す図である。図18(a)は、
電極部34、35間に一定の電圧(電極35が正、電極
34が負)を加えたところを示している。Next, the operation of the Coulomb blockade device having such an equivalent circuit will be described. FIG. 18 is a diagram schematically showing a relationship between single electron energies in the thin wire portions 30 to 32 and the electrode portions 34 and 35. FIG. 18 (a)
A state where a constant voltage (the electrode 35 is positive and the electrode 34 is negative) is applied between the electrode portions 34 and 35 is shown.
【0082】シリコン島32のエネルギー準位は、シリ
コン島30、31より低い。これは、シリコン島30が
トンネル容量C31、C32で囲まれ、シリコン島31
がトンネル容量C33、C34で囲まれていて、かつ後
述のように細線部30、31自身をできるだけ小さくな
るように形成するのに対し、シリコン島32を取りまく
容量はサイドゲート容量C35が接続されていることも
含めてシリコン島30、31よりも大きいからである。The energy level of the silicon island 32 is lower than that of the silicon islands 30 and 31. This is because the silicon island 30 is surrounded by the tunnel capacitors C31 and C32,
Are surrounded by tunnel capacitances C33 and C34, and the thin wire portions 30 and 31 themselves are formed to be as small as possible as described later, whereas the capacitance surrounding the silicon island 32 is connected to the side gate capacitance C35. The reason is that it is larger than the silicon islands 30 and 31 including the fact that they are present.
【0083】そして、図18(a)のように電極部3
4、35間に一定の電圧を印加した状態で、電極部36
に電圧を印加すると、容量C35を介した接続によりシ
リコン島30〜32の準位が上下する。すなわち、電極
部36に正の電圧を印加すると、シリコン島30〜32
の準位が下がり、正電圧の増大によりシリコン島30の
準位が電極部34の準位以下になった時点で、図18
(b)のように電極部34中の単電子eがシリコン島3
0へ移動し、更により準位の低いシリコン島32へ移動
する。Then, as shown in FIG.
While a constant voltage is applied between 4 and 35, the electrode section 36
, The level of the silicon islands 30 to 32 rises and falls due to the connection via the capacitor C35. That is, when a positive voltage is applied to the electrode portion 36, the silicon islands 30 to 32
At the time when the level of the silicon island 30 becomes equal to or lower than the level of the electrode portion 34 due to the increase of the positive voltage, FIG.
As shown in (b), the single electron e in the electrode portion 34 is
0, and further to the silicon island 32 having a lower level.
【0084】続いて、電極部36に負の電圧を印加する
と、シリコン島30〜32の準位が上がり、負電圧の増
大によりシリコン島31の準位がシリコン島32の準位
以下になった時点で、図18(c)のようにシリコン島
32の単電子eがシリコン島31へ移動し、更により準
位の低い電極部35へ移動する。こうして、電極部36
に交流電圧を印加することにより、この交流電圧の1周
期分で、電子1個を電極部34からシリコン島30、3
2、31を経由して電極部35へ輸送することが可能と
なる。Subsequently, when a negative voltage is applied to the electrode portion 36, the levels of the silicon islands 30 to 32 rise, and the level of the silicon island 31 becomes lower than the level of the silicon island 32 due to the increase in the negative voltage. At this point, as shown in FIG. 18C, the single electron e of the silicon island 32 moves to the silicon island 31 and further moves to the electrode portion 35 having a lower level. Thus, the electrode section 36
By applying an AC voltage to the silicon islands 30, 3 in one cycle of the AC voltage,
It becomes possible to transport to the electrode part 35 via 2, 31.
【0085】次に、このような連結構造型のクーロンブ
ロッケイド素子を実現するための形成条件について述べ
る。上述した単電子ターンスタイルの機能を室温環境で
実現するには、細線部30、31をできるだけ小さくす
ると共に、トンネル障壁を効果的に形成する必要があ
る。Next, the forming conditions for realizing such a coupled structure type Coulomb blockade element will be described. In order to realize the above-described single-electron turn-style function in a room temperature environment, it is necessary to make the thin wire portions 30 and 31 as small as possible and effectively form a tunnel barrier.
【0086】細線部30、31の酸化前の寸法は、膜
厚、幅(図15上下方向)、長さ(図15左右方向)
共、数十nm程度以下にするのが好ましい。また、実施
の形態の1で説明した酸化促進効果と酸化抑制効果を考
慮すると、接続部33にトンネル障壁を最も効果的に形
成するためには、接続部33にある程度の面積が必要で
ある。The dimensions of the thin line portions 30 and 31 before oxidation are film thickness, width (vertical direction in FIG. 15), and length (horizontal direction in FIG. 15).
In both cases, the thickness is preferably about several tens nm or less. In consideration of the oxidation promoting effect and the oxidation suppressing effect described in the first embodiment, the connection portion 33 needs a certain area in order to form the tunnel barrier in the connection portion 33 most effectively.
【0087】接続部33で最も効果的に酸化が促進され
てトンネル障壁が形成されるのは、酸化温度や酸化雰囲
気の条件に依存するが、例えばシリコン層4の厚さが酸
化前で20nm程度の試料に対し、1000℃の乾燥酸
素雰囲気中で酸化を行う場合、細線部32の酸化前の寸
法を幅(図15左右方向)、長さ(図15上下方向)共
100〜200nm程度にすればよい。The reason why the oxidation is most effectively promoted at the connection portion 33 and the tunnel barrier is formed depends on the oxidation temperature and the conditions of the oxidation atmosphere. For example, the thickness of the silicon layer 4 is about 20 nm before oxidation. When the sample is oxidized in a dry oxygen atmosphere at 1000 ° C., the dimension of the thin line portion 32 before oxidation is set to about 100 to 200 nm in both width (horizontal direction in FIG. 15) and length (vertical direction in FIG. 15). I just need.
【0088】また、電極部34、35で最も効果的に酸
化が促進されてトンネル障壁が形成されるのは、酸化温
度や酸化雰囲気の条件に依存するが、接続部33と同じ
条件の場合、電極部34、35の幅(図15上下方向)
を400nm程度にすればよい。これらの寸法設計は、
酸化条件、及びそれぞれのクーロンブロッケイド素子回
路の機能に合わせて、最適化を図る必要があることは言
うまでもない。The reason why oxidation is most effectively promoted in the electrode portions 34 and 35 to form a tunnel barrier depends on the oxidation temperature and the conditions of the oxidation atmosphere. Width of electrode parts 34 and 35 (vertical direction in FIG. 15)
Should be about 400 nm. These dimensional designs are
Needless to say, it is necessary to optimize in accordance with the oxidation conditions and the function of each Coulomb blockade element circuit.
【0089】次に、クーロンブロッケイド素子を実現す
るための形成条件として、シリコン島の形成やシリコン
島間の連結の度合い(トンネル容量)の制御方法につい
て説明する。図19はこの制御を説明するためのクーロ
ンブロッケイド素子の平面図とその等価回路図であり、
図14と同様の部分には同一の符号を付してある。ただ
し、図19は上層シリコン層4に相当するシリコン層の
みを示している。Next, as a forming condition for realizing the Coulomb blockade element, a method of controlling the formation of silicon islands and the degree of connection between silicon islands (tunnel capacitance) will be described. FIG. 19 is a plan view of a Coulomb blockade device for explaining this control and its equivalent circuit diagram.
The same parts as those in FIG. 14 are denoted by the same reference numerals. However, FIG. 19 shows only a silicon layer corresponding to the upper silicon layer 4.
【0090】図19(a)、(c)、(e)において、
斜線部はトンネル障壁が形成された領域を示し、点々を
付した部分(以下、梨子地部と呼ぶ)はシリコン島が形
成された領域を示す。In FIGS. 19 (a), (c) and (e),
The hatched portion indicates a region where a tunnel barrier is formed, and a dotted portion (hereinafter referred to as a Riko ground portion) indicates a region where a silicon island is formed.
【0091】図19(a)のように、シリコン層を細線
部32の幅W2が大きいT字型に加工して熱酸化を行う
と、細線部32及び接続部33は、その面積が十分大き
く応力の効果が少ないため、酸化が促進される。よっ
て、この領域には、トンネル障壁が形成され、細線部3
2にはシリコン島ができない。その結果、図19(a)
の素子の等価回路は、2つのシリコン島30、31をト
ンネル容量C36で接続した図19(b)のような回路
となる。As shown in FIG. 19A, when the silicon layer is processed into a T-shape in which the width W2 of the thin wire portion 32 is large and thermal oxidation is performed, the area of the thin wire portion 32 and the connection portion 33 are sufficiently large. Oxidation is promoted due to less stress effect. Therefore, a tunnel barrier is formed in this region, and the thin line portion 3 is formed.
2 cannot have a silicon island. As a result, FIG.
The equivalent circuit of the element is a circuit as shown in FIG. 19B in which two silicon islands 30 and 31 are connected by a tunnel capacitance C36.
【0092】また、図19(c)のように、シリコン層
を細線部32の幅W2がある程度小さいT字型に加工し
て熱酸化を行うと、細線部30、31の他に、細線部3
2においても応力により酸化が抑制され、シリコン島が
形成される。このとき、接続部33には、トンネル障壁
が形成されるが、シリコン島30、32間、あるいはシ
リコン島31、32間に比べて、シリコン島30、31
間は十分に離れているので、シリコン島30、31間の
電子のトンネル頻度は小さく、そのトンネル容量C37
は小さくなる。Further, as shown in FIG. 19C, when the silicon layer is processed into a T-shape in which the width W2 of the thin wire portion 32 is small to some extent, thermal oxidation is performed. 3
Also in the case of No. 2, oxidation is suppressed by stress, and a silicon island is formed. At this time, a tunnel barrier is formed in the connection portion 33, but the silicon islands 30, 31 are compared with those between the silicon islands 30, 32 or between the silicon islands 31, 32.
Since the distance between the silicon islands 30 and 31 is sufficiently small, the frequency of electron tunneling between the silicon islands 30 and 31 is low, and the tunnel capacitance C37
Becomes smaller.
【0093】その結果、図19(c)の素子の実効的な
等価回路は、シリコン島30、32、31を直列に接続
した図19(d)のような回路となる。この構造が、図
14のクーロンブロッケイド素子に相当するものであ
る。また、図19(e)のように、細線部32の幅W2
を小さくして熱酸化を行うと、シリコン島30、31間
の接合は無視できなくなる。その結果、図19(e)の
素子の等価回路は、3つのシリコン島30〜32がトン
ネル容量C32、C33、C37で接続された図19
(f)のような回路となる。As a result, an effective equivalent circuit of the element shown in FIG. 19C is a circuit as shown in FIG. 19D in which silicon islands 30, 32, and 31 are connected in series. This structure corresponds to the Coulomb blockade element in FIG. Further, as shown in FIG. 19E, the width W2
When the thermal oxidation is performed with a small value, the junction between the silicon islands 30 and 31 cannot be ignored. As a result, an equivalent circuit of the element of FIG. 19E is obtained by connecting three silicon islands 30 to 32 with tunnel capacitances C32, C33, and C37 in FIG.
The circuit is as shown in FIG.
【0094】実際にどれぐらいの大きさの幅W2が各場
合に対応するかは、酸化温度や酸化雰囲気の条件に依存
するが、例えばシリコン層の厚さが酸化前で20nm程
度、細線部30、31の幅W1が30〜40nm程度、
細線部32の長さL1が100nm程度の試料に対し、
1000℃の乾燥酸素雰囲気中で酸化を行う場合、幅W
2が100nm程度以下で図19(e)の場合となり、
100nm〜数100nmで図19(c)の場合とな
り、それ以上で図19(a)の場合となる。ただし、図
19(a)と(c)の境界となるW2の値は、細線部3
2の長さL1の値にも強く依存し(たとえば上記のよう
にL1が100nm程度であれば、W2=100nm程
度)、長さL1が大きくなるほど境界となるW2の値が
小さくなる。The actual size of the width W2 corresponding to each case depends on the oxidation temperature and the conditions of the oxidation atmosphere. For example, the thickness of the silicon layer is about 20 nm before oxidation, , 31 have a width W1 of about 30 to 40 nm,
For a sample in which the length L1 of the thin line portion 32 is about 100 nm,
When oxidation is performed in a dry oxygen atmosphere at 1000 ° C., the width W
2 is about 100 nm or less, and becomes the case of FIG.
The case of FIG. 19C is from 100 nm to several 100 nm, and the case of FIG. However, the value of W2 at the boundary between FIGS.
2 also strongly depends on the value of the length L1 (for example, when L1 is about 100 nm as described above, W2 is about 100 nm), and as the length L1 increases, the boundary W2 value decreases.
【0095】このように、シリコン細線の形状若しくは
寸法を変えることにより、シリコン島の形成の仕方や、
シリコン島間の連結の度合い(トンネル容量の大きさ)
などを制御することができる。なお、本実施の形態で説
明した接続部33とは、図19の上下方向においてW1
の大きさを有し、左右方向においてW2の大きさを有す
る領域である。As described above, by changing the shape or size of the silicon fine wire, the method of forming the silicon island,
Degree of connection between silicon islands (size of tunnel capacity)
Etc. can be controlled. Note that the connection part 33 described in the present embodiment corresponds to W1 in the vertical direction in FIG.
And has a size of W2 in the left-right direction.
【0096】次に、クーロンブロッケイド素子を実現す
るための形成条件として、電極の接合形態の制御方法に
ついて説明する。図20はこの制御を説明するための細
線部及び電極部の平面図とその等価回路図である。ただ
し、図20は図14の上層シリコン層4に相当するシリ
コン層のみを示している。Next, a method for controlling the bonding mode of the electrodes will be described as a forming condition for realizing the Coulomb blockade element. FIG. 20 is a plan view of a thin line portion and an electrode portion for explaining this control and an equivalent circuit diagram thereof. However, FIG. 20 shows only a silicon layer corresponding to the upper silicon layer 4 of FIG.
【0097】図20(a)のように、細線部38と細線
部38に近づくに従って幅が狭くなるようなテーパー領
域を有する電極部39aとを有する形状にシリコン層を
加工して熱酸化を行うと、トンネル障壁は、電極部39
aの斜線部で示すエッジ近傍に形成されるが、細線部3
8の近傍には形成されない。これは、細線部38と接続
される部分の面積が小さいために、応力による酸化抑制
が生じるためである。よって、細線部38と電極部39
aは、図20(b)に示すようにトンネル障壁(トンネ
ル容量)なしに接続される。As shown in FIG. 20A, the silicon layer is processed into a shape having a thin line portion 38 and an electrode portion 39a having a tapered region whose width becomes narrower as approaching the thin line portion 38, and thermal oxidation is performed. And the tunnel barrier is the electrode 39
a is formed in the vicinity of the edge indicated by the hatched portion,
8 is not formed in the vicinity. This is because, since the area of the portion connected to the thin wire portion 38 is small, oxidation is suppressed by stress. Therefore, the thin wire portion 38 and the electrode portion 39
a is connected without a tunnel barrier (tunnel capacitance) as shown in FIG.
【0098】このような接合形態の電極部39aは、単
電子導入・導出用(電流導入・導出用)電極として用い
るものである。なお、テーパー領域の形状によっては、
テーパー領域に低いポテンシャルを有するトンネル障壁
が形成されることもあるが、電圧を印加することによっ
て実効的に無視できるものであれば構わないし、また後
述する図20(c)の場合のように逆に利用してもよ
い。The electrode portion 39a having such a bonding form is used as an electrode for introducing / leading out single electrons (for introducing / leading out current). In addition, depending on the shape of the tapered region,
In some cases, a tunnel barrier having a low potential is formed in the tapered region. However, a tunnel barrier having a low potential can be effectively ignored by applying a voltage. It may be used for.
【0099】また、図20(c)のように、細線部38
と電極部39bとを有する形状にシリコン層を加工して
熱酸化を行うと(図14の細線部30と電極部34間、
細線部31と電極部35間に相当する)、電極部39b
のエッジ近傍に十分なポテンシャル高さを有するトンネ
ル障壁が形成される。よって、細線部38と電極部39
bは、図20(d)に示すようにトンネル容量C38を
介して接続される。このような接合形態の電極部39b
は、トンネル容量を介した単電子導入・導出用(電流導
入・導出用)電極として用いるものである。Also, as shown in FIG.
When the silicon layer is processed into a shape having the electrode portion 39b and thermal oxidation is performed (between the thin line portion 30 and the electrode portion 34 in FIG.
Between the thin wire portion 31 and the electrode portion 35), the electrode portion 39b
A tunnel barrier having a sufficient potential height is formed in the vicinity of the edge of. Therefore, the thin wire portion 38 and the electrode portion 39
b is connected via a tunnel capacitance C38 as shown in FIG. The electrode portion 39b having such a bonding form
Is used as an electrode for introducing and deriving a single electron (for introducing and deriving a current) through a tunnel capacitor.
【0100】また、図20(e)のように、細線部38
との間に空間を隔てて形成された電極部39cを有する
形状にシリコン層を加工すると(図1の細線部32と電
極部36間に相当する)、酸化プロセスにより空間が埋
められるので、トンネル不可能な接合となる。Also, as shown in FIG.
When the silicon layer is processed into a shape having an electrode portion 39c formed with a space between the silicon layer and the silicon layer (corresponding to a portion between the thin line portion 32 and the electrode portion 36 in FIG. 1), the space is filled by the oxidation process, Impossible joining will result.
【0101】よって、細線部38と電極部39cは、図
20(f)に示すように容量C39を介して接続され
る。このような接合形態の電極部39cは、電圧を印加
して単電子輸送を制御するための単電子輸送制御用電極
として用いるものである。また、空間の大きさによって
容量C39の大きさを制御することができる。なお、こ
の場合も、テーパー領域に低いポテンシャルを有するト
ンネル障壁が形成されていても構わない。このように接
合形態を変えることで、電極部の役割を変えることがで
きる。Therefore, the thin wire portion 38 and the electrode portion 39c are connected via the capacitor C39 as shown in FIG. The electrode portion 39c having such a bonding form is used as a single-electron transport control electrode for controlling single-electron transport by applying a voltage. Further, the size of the capacitor C39 can be controlled by the size of the space. In this case as well, a tunnel barrier having a low potential may be formed in the tapered region. By changing the bonding mode in this manner, the role of the electrode portion can be changed.
【0102】このような電極構造は、実施の形態2の図
8の細線部10への隣接部13の先端の形状、あるい
は、実施の形態3の図12の隣接部22とその下の幅の
狭い部分21の接続形状に応用できる。どちらの実施の
形態の場合も、図20(c)あるいは(e)の形状のど
ちらを用いても動作する。ただし、図20からわかるよ
うに、等価回路としては、トンネル容量が加わる場合
(図20(c)の構造)と、加わらない場合(図20
(e)の構造)の2種類の異なったものになるので、各
構成容量の大きさ(各部のサイズで決まる)や動作条件
(電圧、電流の設定値)やそのマシンによって、どちら
を選ぶのが効果的であるかが決定される。Such an electrode structure has the same shape as the tip of the adjacent portion 13 to the thin line portion 10 in FIG. 8 of the second embodiment, or the width of the adjacent portion 22 of the third embodiment in FIG. It can be applied to the connection shape of the narrow portion 21. In either embodiment, the operation is performed using either the shape shown in FIG. 20 (c) or (e). However, as can be seen from FIG. 20, the equivalent circuit includes a case where the tunnel capacitance is added (the structure of FIG. 20C) and a case where the tunnel capacitance is not added (FIG. 20).
(E), which is different from one another, so which one should be selected depending on the size of each constituent capacitor (determined by the size of each part), operating conditions (set values of voltage and current), and the machine. Is effective.
【0103】以上のようなシリコン島、トンネル障壁の
形状、トンネル障壁のポテンシャル高さは、上述した形
成条件によって制御されるほかに、酸化プロセス時の条
件(酸化温度、酸化時間)にも依存する。酸化温度が低
くなるほど、応力による酸化抑制効果が顕著になるの
で、シリコン島が形成される領域とトンネル障壁が形成
される領域のシリコン膜厚差を大きくすることができ
る。The silicon island, the shape of the tunnel barrier, and the potential height of the tunnel barrier as described above are controlled not only by the above formation conditions but also by the conditions (oxidation temperature and oxidation time) during the oxidation process. . As the oxidation temperature becomes lower, the effect of suppressing the oxidation due to the stress becomes more remarkable, so that the difference in silicon film thickness between the region where the silicon island is formed and the region where the tunnel barrier is formed can be increased.
【0104】実施の形態の5.実施の形態の4では、単
電子輸送制御用電極として上層シリコン層で形成した電
極部36を用いたが、細線部30〜32、接続部33の
全部あるいはその一部を上から覆うようにゲート電極を
ポリシリコン等で形成して、これを電極部36の代わり
の単電子輸送制御用電極としてもよい。この場合は上層
酸化膜5をゲート絶縁膜(容量C35に相当)として使
うことになる。5. Embodiment 5 In the fourth embodiment, the electrode portion 36 formed of the upper silicon layer is used as the single-electron transport control electrode. However, the gates are formed so as to cover all or a part of the thin wire portions 30 to 32 and the connection portion 33 from above. The electrode may be formed of polysilicon or the like, and this may be used as a single-electron transport control electrode instead of the electrode section 36. In this case, the upper oxide film 5 is used as a gate insulating film (corresponding to the capacitor C35).
【0105】実施の形態の6.また、実施の形態の4で
は、細線部30〜32、接続部33からなるT字型細線
部を用いたが、T字型細線部でなくてもよい。図21は
本発明の他の実施の形態を示すクーロンブロッケイド素
子の平面図であり、斜線部はトンネル障壁が形成された
領域を示し、梨子地部はシリコン島が形成された領域を
示す。Sixth Embodiment Further, in the fourth embodiment, the T-shaped thin line portion including the thin line portions 30 to 32 and the connecting portion 33 is used. However, the T-shaped thin line portion may not be used. FIG. 21 is a plan view of a Coulomb blockade device according to another embodiment of the present invention, in which a hatched portion indicates a region where a tunnel barrier is formed, and a Riko ground portion indicates a region where a silicon island is formed.
【0106】図21(a)のように、2つの細線部40
aとこれらをつなぐ折れ曲がり点となる接続部41aと
を有するL字型にシリコン層を加工して熱酸化を行う
と、接続部41aにトンネル障壁が形成され、2つの細
線部40aにシリコン島が形成される。また、図21
(b)のように、接続部41bとそこから放射状に広が
る6つの細線部40bを有する放射型にシリコン層を加
工して熱酸化を行うと、接続部41bにトンネル障壁が
形成され、細線部40bにシリコン島が形成される。As shown in FIG. 21A, two thin line portions 40
When a silicon layer is processed into an L-shape having a connection portion 41a serving as a bending point connecting them and subjected to thermal oxidation, a tunnel barrier is formed at the connection portion 41a, and a silicon island is formed at the two thin wire portions 40a. It is formed. FIG.
As shown in (b), when the silicon layer is processed into a radial type having a connection portion 41b and six thin wire portions 40b radially extending from the connection portion 41b and thermal oxidation is performed, a tunnel barrier is formed at the connection portion 41b, and the thin wire portion is formed. A silicon island is formed at 40b.
【0107】また、細線部40cと接続部41cが図2
1(c)のように配置されたマトリックス型にシリコン
層を加工して熱酸化を行ってもよい。なお、本実施の形
態では、細線部40a〜40cの端に接続される電極部
を示していないが、実施の形態の1の細線部32のよう
に閉じた状態にするか、図20のように電極部を接続す
るか、実施の形態の5のようにゲート電極を形成すれば
よい。また、図21(a)〜(c)のそれぞれを連結し
て新しい配列をつくることが可能であることは言うまで
もない。Further, the thin wire portion 40c and the connection portion 41c are formed as shown in FIG.
The thermal oxidation may be performed by processing the silicon layer into a matrix type arranged as shown in FIG. In this embodiment, the electrode portions connected to the ends of the thin wire portions 40a to 40c are not shown. However, the electrode portions are closed as in the thin wire portion 32 of the first embodiment, or as shown in FIG. , Or a gate electrode may be formed as in the fifth embodiment. Needless to say, it is possible to create a new sequence by connecting each of FIGS. 21 (a) to 21 (c).
【0108】実施の形態の7.また、実施の形態の4〜
6では、全てのパターンを直線で構成していたが、曲線
で構成しても構わない。曲線を使うことによって、細線
部などの形状の設計の自由度は更に高くなり、実現でき
る連結構造のバリエーションは更に増える。Seventh Embodiment Also, in the fourth to fourth embodiments.
In FIG. 6, all the patterns are constituted by straight lines, but may be constituted by curves. By using the curve, the degree of freedom in designing the shape of the thin line portion and the like is further increased, and the variation of the connection structure that can be realized is further increased.
【0109】実施の形態の8.図22は本発明の他の実
施の形態を示すクーロンブロッケイド素子の平面図であ
り、図14と同様の部分には同一の符号を付してある。
ただし、図22は上層シリコン層4に相当するシリコン
層のみを示している。このようなクーロンブロッケイド
素子を作製するには、シリコン層を図22の実線のよう
な形状に加工して、実施の形態の1と同様に熱酸化を行
えばよい。8. Embodiment 8 FIG. 22 is a plan view of a Coulomb blockade device showing another embodiment of the present invention, and the same parts as those in FIG. 14 are denoted by the same reference numerals.
However, FIG. 22 shows only a silicon layer corresponding to the upper silicon layer 4. In order to manufacture such a Coulomb blockade element, the silicon layer may be processed into a shape as shown by the solid line in FIG. 22, and thermal oxidation may be performed as in the first embodiment.
【0110】これにより、斜線部の領域にトンネル障壁
が形成され、梨子地部の領域にシリコン島が形成され
る。そして、電極部34、36、43、44上の酸化膜
の一部に窓をあけて、これらの部分にそれぞれ引き出し
電極を形成する。なお、後述する単電子トランジスタと
空間を隔てて接続される隣接部35aは、単電子のメモ
リセルとなるシリコン島として機能させるので引き出し
電極は形成しない。こうして、電極部34、43、44
が単電子導入・導出用電極となり、電極部36が単電子
輸送制御用電極となる。As a result, a tunnel barrier is formed in the hatched area, and a silicon island is formed in the Rikochi area. Then, a window is opened in a part of the oxide film on the electrode parts 34, 36, 43, and 44, and a lead electrode is formed in each of these parts. Note that the adjacent portion 35a connected to a single-electron transistor described later with a space therebetween functions as a silicon island serving as a single-electron memory cell, and thus no extraction electrode is formed. Thus, the electrode portions 34, 43, 44
Is an electrode for introducing and deriving a single electron, and the electrode section 36 is an electrode for controlling single electron transport.
【0111】図23は図22のクーロンブロッケイド素
子の等価回路図である。このクーロンブロッケイド素子
は、隣接部35aに形成された単電子のメモリセルとな
るシリコン島に、実施の形態の1と同様の単電子ターン
スタイルQ31を単電子の書き込み線として接続し、更
に細線部42、電極部43、44からなる単電子トラン
ジスタQ32を電子の読取り線として接続したものであ
る。FIG. 23 is an equivalent circuit diagram of the Coulomb blockade device of FIG. In this Coulomb blockade element, a single-electron turn style Q31 similar to that of the first embodiment is connected as a single-electron write line to a silicon island serving as a single-electron memory cell formed in the adjacent portion 35a, A single-electron transistor Q32 comprising a portion 42 and electrode portions 43 and 44 is connected as an electron read line.
【0112】このようなクーロンブロッケイド素子にお
いて、電極部34に適当な負の電圧を設定し、電極部3
6に交流電圧を印加することにより、隣接部35aに形
成されたシリコン島に電子を1個ずつ導入することが可
能となる。そして、このシリコン島の電子個数は、単電
子トランジスタQ32における電極部43、44間のコ
ンダクタンスの変化として読み取ることができる。In such a Coulomb blockade device, an appropriate negative voltage is set to the electrode portion 34 and the electrode portion 3
By applying an AC voltage to 6, it becomes possible to introduce electrons one by one into the silicon island formed in the adjacent portion 35a. The number of electrons in the silicon island can be read as a change in conductance between the electrode portions 43 and 44 in the single-electron transistor Q32.
【0113】実施の形態の9.図24は本発明の他の実
施の形態を示すクーロンブロッケイド素子の平面図であ
る。ただし、図24は図14の上層シリコン層4に相当
するシリコン層のみを示している。このようなクーロン
ブロッケイド素子を作製するには、シリコン層を図24
の実線のような形状に加工して、実施の形態の1と同様
に熱酸化を行えばよい。9. Embodiment 9 FIG. 24 is a plan view of a Coulomb blockade device showing another embodiment of the present invention. However, FIG. 24 shows only a silicon layer corresponding to the upper silicon layer 4 in FIG. In order to fabricate such a Coulomb blockade device, a silicon layer is formed as shown in FIG.
Then, thermal oxidation may be performed in the same manner as in the first embodiment.
【0114】これにより、斜線部の領域にトンネル障壁
が形成され、梨子地部の領域にシリコン島が形成され
る。そして、電極部45、48〜50上の酸化膜の一部
に窓をあけて、これらの部分にそれぞれ電極を形成す
る。こうして、電極部45、48が単電子導入・導出用
電極となり、電極部49、50が単電子輸送制御用電極
となる。図25はこのクーロンブロッケイド素子の等価
回路図である。この連結構造型のクーロンブロッケイド
素子は、単電子ポンプと呼ばれるものである。As a result, a tunnel barrier is formed in the hatched area, and a silicon island is formed in the Rikochi area. Then, windows are opened in a part of the oxide film on the electrode parts 45 and 48 to 50, and electrodes are formed in these parts, respectively. Thus, the electrode portions 45 and 48 become single-electrode introduction / derivation electrodes, and the electrode portions 49 and 50 become single-electron transport control electrodes. FIG. 25 is an equivalent circuit diagram of the Coulomb blockade element. This connection type Coulomb blockade element is called a single electron pump.
【0115】次に、このような等価回路を有するクーロ
ンブロッケイド素子の動作を説明する。図26は細線部
46、47、電極部45、48における単電子のエネル
ギーの関係を模式的に示す図、図27(a)、(b)は
それぞれ電極部49、50に印加する電圧波形を示す図
である。このクーロンブロッケイド素子の場合には、単
電子ターンスタイルの場合と異なり、電極部45、48
の間に一定の電圧を印加してもしなくてもよい。Next, the operation of the Coulomb blockade device having such an equivalent circuit will be described. FIG. 26 is a diagram schematically showing the energy relationship of single electrons in the thin wire portions 46 and 47 and the electrode portions 45 and 48. FIGS. 27A and 27B show the voltage waveforms applied to the electrode portions 49 and 50, respectively. FIG. In the case of this Coulomb blockade element, unlike the case of the single electron turn style, the electrode portions 45 and 48 are different.
A constant voltage may or may not be applied during.
【0116】図26(a)は、初期状態(図27の時刻
t1)を示している。そして、図27(a)の時刻t2
のように、電極部49に印加される正の電圧が増大する
と、図26(b)のように電極部45中の単電子eはシ
リコン島46へ移動する。続いて、時刻t3において電
極部49に印加される電圧が零に近づくと、シリコン島
46中の電子eは再び電極部45に戻ってしまおうとす
るが、図27(b)のように、電極部50に印加される
正の電圧が増大してくるので、図26(c)のようにシ
リコン島46の単電子eはシリコン島47へ移動する。FIG. 26A shows the initial state (time t1 in FIG. 27). Then, at time t2 in FIG.
When the positive voltage applied to the electrode portion 49 increases as shown in FIG. 26, the single electron e in the electrode portion 45 moves to the silicon island 46 as shown in FIG. Subsequently, when the voltage applied to the electrode portion 49 approaches zero at time t3, the electrons e in the silicon island 46 try to return to the electrode portion 45 again, but as shown in FIG. Since the positive voltage applied to the portion 50 increases, the single electron e of the silicon island 46 moves to the silicon island 47 as shown in FIG.
【0117】最後に、時刻t4において電極部50に印
加される電圧が零、電極部49に印加される電圧が負に
なると、単電子eは電極部48へ移動する。こうして、
電極部49、50に位相のずれた交流電圧を印加するこ
とにより、電子1個を電極部45からシリコン島46、
47を経由して電極部48へ輸送することが可能とな
る。Finally, at time t4, when the voltage applied to the electrode portion 50 becomes zero and the voltage applied to the electrode portion 49 becomes negative, the single electron e moves to the electrode portion. Thus,
By applying an AC voltage having a phase shift to the electrode portions 49 and 50, one electron is transferred from the electrode portion 45 to the silicon island 46,
It becomes possible to transport to the electrode section 48 via 47.
【0118】実施の形態の10.図28は本発明の他の
実施の形態を示すクーロンブロッケイド素子の平面図で
ある。ただし、図28は図14の上層シリコン層4に相
当するシリコン層のみを示している。このようなクーロ
ンブロッケイド素子を作製するには、シリコン層を図2
8の実線のような形状に加工して、実施の形態の1と同
様に熱酸化を行えばよい。10. Tenth Embodiment FIG. 28 is a plan view of a Coulomb blockade device showing another embodiment of the present invention. However, FIG. 28 shows only a silicon layer corresponding to the upper silicon layer 4 in FIG. In order to fabricate such a Coulomb blockade device, the silicon layer is formed as shown in FIG.
8 and then thermal oxidation may be performed in the same manner as in the first embodiment.
【0119】これにより、斜線部の領域にトンネル障壁
が形成され、梨子地部の領域にシリコン島が形成され
る。そして、電極部51〜58上の酸化膜の一部に窓を
あけて、これらの部分に電極を形成する。こうして、電
極部51、52、57、58が単電子導入・導出用電極
となり、電極部53〜56が単電子輸送制御用電極とな
る。図29はこのクーロンブロッケイド素子の等価回路
図である。この連結構造型のクーロンブロッケイド素子
は、2入力(電極部51、52)2出力(電極部57、
58)の単電子輸送回路である。As a result, a tunnel barrier is formed in the hatched area, and a silicon island is formed in the Rikochi area. Then, windows are opened in a part of the oxide film on the electrode parts 51 to 58, and electrodes are formed in these parts. Thus, the electrode portions 51, 52, 57, and 58 become single-electron introduction / derivation electrodes, and the electrode portions 53 to 56 become single-electron transport control electrodes. FIG. 29 is an equivalent circuit diagram of this Coulomb blockade element. The Coulomb blockade element of this connection type has two inputs (electrodes 51 and 52) and two outputs (electrodes 57,
58) is a single electron transport circuit.
【0120】次に、このような等価回路を有するクーロ
ンブロッケイド素子の動作として、電極部51から電極
部58へ単電子を輸送する場合について説明する。図3
0(a)〜(d)はそれぞれ電極部53〜56に印加す
る電圧波形を示す図である。図30(a)の時刻t1に
て、電極部53に印加される正の電圧が増大すると、図
29の破線のように電極部51中の単電子eは、細線部
59に形成されたシリコン島を経由して細線部60に形
成されたシリコン島へ移動する。Next, as an operation of the Coulomb blockade device having such an equivalent circuit, a case where a single electron is transported from the electrode portion 51 to the electrode portion 58 will be described. FIG.
0 (a) to (d) are diagrams showing voltage waveforms applied to the electrode units 53 to 56, respectively. When the positive voltage applied to the electrode unit 53 increases at time t1 in FIG. 30A, the single electron e in the electrode unit 51 is changed to the silicon formed in the thin line unit 59 as shown by the broken line in FIG. It moves to the silicon island formed in the thin line portion 60 via the island.
【0121】そして、時刻t2において、負の電圧が電
極部53に印加される共に、図30(d)のように正の
電圧が電極部56に印加されることにより、単電子e
は、細線部60のシリコン島から細線部61に形成され
たシリコン島へ移動する。最後に、時刻t3において電
極部53〜56に負の電圧を印加することで、単電子e
は電極部58へ移動する。At time t2, a negative voltage is applied to the electrode portion 53 and a positive voltage is applied to the electrode portion 56 as shown in FIG.
Move from the silicon island of the thin line portion 60 to the silicon island formed in the thin line portion 61. Finally, at time t3, a negative voltage is applied to the electrode portions 53 to 56 to thereby generate a single electron e.
Moves to the electrode section 58.
【0122】こうして、電極部51、52への入力電圧
に対し、電極部53〜56に適当な位相あるいはタイミ
ングで交流あるいはパルス状の電圧を印加することによ
り、電極51、52から電極57、58への単電子の輸
送を実現することができる。よって、電極部53〜56
に印加する交流あるいはパルス状電圧の大きさ、位相、
タイミングを制御することにより、入力に対する出力の
関数を制御することができる。なお、このような機能を
実現するためには、電極部51、52、57、58に接
する4つのシリコン島59、62〜64を他のシリコン
島に比べて特に小さく作製することが必要である。In this way, by applying an AC or pulse-like voltage to the electrode portions 53 to 56 at an appropriate phase or timing with respect to the input voltage to the electrode portions 51 and 52, the electrodes 51 and 52 are applied to the electrodes 57 and 58. Transport of single electrons to the substrate can be realized. Therefore, the electrode portions 53 to 56
The magnitude or phase of the AC or pulsed voltage applied to
By controlling the timing, the function of the output with respect to the input can be controlled. In order to realize such a function, it is necessary to manufacture the four silicon islands 59, 62 to 64 in contact with the electrode portions 51, 52, 57, 58 particularly smaller than other silicon islands. .
【0123】実施の形態の11.以上の実施の形態は、
シリコン酸化膜上に単結晶シリコンが形成されたSOI
基板を用いた例について示した。同様の原理はシリコン
酸化膜にアモルファスシリコンや多結晶シリコン層が形
成されている場合にも成り立つので、これらを用いても
上記の実施の形態の1〜10と同じ様な手法と構造を用
いれば、同様な効果が得られる。Embodiment 11 In the above embodiment,
SOI with single crystal silicon formed on silicon oxide film
An example using a substrate has been described. The same principle holds when an amorphous silicon or polycrystalline silicon layer is formed on a silicon oxide film. Therefore, even if these are used, if a method and structure similar to those of the above-described embodiments 1 to 10 are used, The same effect can be obtained.
【0124】実施の形態の12.また、以上の実施の形
態では、上層シリコン層のパターン形成時の加工マスク
として用いた上層酸化膜を残したまま熱酸化を行ってい
るが、他のマスク膜であるレジスト等で代用すれば、シ
リコン層の加工後、選択的に取り除くことができるの
で、上層酸化膜はなくても良いことは言うまでもない。Embodiment 12 Further, in the above embodiment, the thermal oxidation is performed while leaving the upper oxide film used as a processing mask at the time of forming the pattern of the upper silicon layer. Since the silicon layer can be selectively removed after processing, it goes without saying that the upper oxide film is not required.
【0125】また、以上の実施の形態では、30nm程
度の厚さの上層酸化膜を上層シリコン層の上に形成して
いるが、この上層酸化膜を例えば60nm程度に厚くす
ると、上層酸化膜を通過する酸化剤が減少して上側から
の酸化が抑えられ、酸化剤の横方向拡散による下側から
の酸化が支配的になるので、電極となる平坦部(エッジ
から離れた上層シリコン層)の上側からの酸化が少なく
(下側からの酸化は、エッジから遠いのでほとんどな
い)押さえられた状態で細線部の両端にトンネル障壁が
形成され、すなわち上からのシリコン層の減少が少なく
なるので、酸化量と最終的に残るシリコン層の設定がし
易くなる。また、上層酸化膜の厚さが厚いことによっ
て、酸化に伴う応力がより大きくなるので、くびれを効
果的に形成できる。In the above embodiment, the upper oxide film having a thickness of about 30 nm is formed on the upper silicon layer. However, if the upper oxide film is thickened, for example, to about 60 nm, the upper oxide film becomes thinner. Since the amount of oxidizing agent passing therethrough is reduced, oxidation from the upper side is suppressed, and oxidation from the lower side due to lateral diffusion of the oxidizing agent becomes dominant, so that a flat portion serving as an electrode (the upper silicon layer away from the edge) is formed. Since the oxidation from the upper side is small (the oxidation from the lower side is far from the edge and hardly occurs), a tunnel barrier is formed at both ends of the thin wire portion, that is, since the silicon layer from the top is less reduced, It is easy to set the amount of oxidation and the silicon layer that is finally left. Further, since the thickness of the upper oxide film is large, the stress accompanying the oxidation is further increased, so that the constriction can be effectively formed.
【0126】また、同じ意味で、マスク膜である上層酸
化膜の代わりに、シリコン窒化膜を用いたり、上層酸化
膜の上にシリコン窒化膜を積層したりすると、次の工程
である熱酸化を行ったとき、窒化膜を通しての上側から
の酸化が抑えられるので、上層シリコン層の側壁と埋め
込み酸化膜側からの酸化のみが主体となり、上からのシ
リコン層の減少がほとんどなく、前述のシリコン酸化膜
のみを用いる方法より効果的である。また、シリコン窒
化膜による応力も大きいので酸化に伴う応力も大きくな
り、少ない酸化量でくびれの膜厚減少が強調されること
になるので、以上の実施の形態の構造を得るために有効
である。In the same sense, when a silicon nitride film is used instead of the upper oxide film serving as a mask film or a silicon nitride film is laminated on the upper oxide film, the next step of thermal oxidation is prevented. When performed, oxidation from the upper side through the nitride film is suppressed, so that only the oxidation from the side wall of the upper silicon layer and the buried oxide film side is mainly performed, and there is almost no decrease in the silicon layer from the upper side. It is more effective than a method using only a film. Further, since the stress due to the silicon nitride film is large, the stress due to oxidation is also large, and the reduction in the thickness of the constriction is emphasized with a small amount of oxidation, which is effective for obtaining the structure of the above embodiment. .
【0127】[0127]
【発明の効果】本発明によれば、第1、第2の電極部に
おける細線部近傍の膜厚を細線部よりも薄くすることに
より、細線部の両端に細線部よりエネルギーの高いトン
ネル障壁が形成され、細線部に伝導体島が形成されるの
で、高い温度で動作するクーロンブロッケイド素子を容
易に実現することができる。また、従来のシリコンのM
OS構造を使用できるので、シリコン系集積回路の製造
プロセス技術が利用でき、従来のシリコン系集積回路と
同じ基板上にクーロンブロッケイド素子を載せることが
でき、大規模な回路も実現することができる。According to the present invention, by making the film thickness of the first and second electrode portions near the thin wire portion smaller than that of the thin wire portion, a tunnel barrier having higher energy than the thin wire portion is formed at both ends of the thin wire portion. Since the conductor island is formed in the thin wire portion, a Coulomb blockade element operating at a high temperature can be easily realized. In addition, M of conventional silicon
Since the OS structure can be used, the manufacturing process technology of the silicon-based integrated circuit can be used, the Coulomb blockade element can be mounted on the same substrate as the conventional silicon-based integrated circuit, and a large-scale circuit can be realized. .
【0128】また、MOSトランジスタのドレイン、ソ
ース、チャネル領域となる第3の電極部を細線部に隣接
させて設けることにより、クーロンブロッケイド素子と
MOSトランジスタが容量的に接続された、メモリー素
子として機能するクーロンブロッケイド素子を容易に実
現することができる。Further, by providing a third electrode portion serving as a drain, a source, and a channel region of the MOS transistor adjacent to the thin line portion, a Coulomb blockade device and a MOS transistor are capacitively connected to form a memory device. A functioning Coulomb blockade element can be easily realized.
【0129】また、隣接部を第1の細線部に隣接させる
ことにより、第1の細線部、第1、第2の電極部からな
るクーロンブロッケイド素子と、第2の細線部、隣接
部、第4の電極部からなるクーロンブロッケイド素子と
が容量的に接続された、メモリー素子として機能するク
ーロンブロッケイド素子を実現することができる。By making the adjacent portion adjacent to the first thin line portion, a Coulomb blockade element comprising the first thin line portion, the first and second electrode portions, and the second thin line portion, the adjacent portion, A Coulomb blockade element functioning as a memory element, which is capacitively connected to a Coulomb blockade element comprising the fourth electrode portion, can be realized.
【0130】また、シリコン層を細線部及び第1、第2
の電極部を有する形状に加工し、シリコン層を熱酸化す
ることにより、電極部の細線部近傍に膜厚が最も薄くな
るくびれが自動的に形成され、この細線部近傍にトンネ
ル障壁が形成されて細線部に伝導体島が形成される。そ
して、伝導体島の水平方向の寸法をくびれの大きさと無
関係に設定できるので、伝導体島を小さくすることがで
き、更に熱酸化によって伝導体島をより一層小さなもの
にすることができる。したがって、高い温度で動作する
クーロンブロッケイド素子を、従来のシリコン系集積回
路の製造プロセス技術と同様の簡単な製造工程で実現す
ることができる。また、電極部のパターン寸法と熱酸化
条件によって、くびれの形成を制御することができ、熱
酸化技術はシリコンLSI加工技術の中でも特に制御
性、再現性に優れているので、クーロンブロッケイド素
子を制御性・再現性良く実現できる。Further, the silicon layer is formed by the thin wire portion and the first and second portions.
By processing the silicon layer into a shape having an electrode part and thermally oxidizing the silicon layer, a constriction with the thinnest film thickness is automatically formed near the thin line part of the electrode part, and a tunnel barrier is formed near this thin line part. The conductor island is formed in the thin wire portion. Since the horizontal dimension of the conductor island can be set independently of the size of the constriction, the conductor island can be reduced, and the conductor island can be further reduced by thermal oxidation. Therefore, a Coulomb blockade device that operates at a high temperature can be realized by a simple manufacturing process similar to the conventional silicon integrated circuit manufacturing process technology. The formation of the constriction can be controlled by the pattern size of the electrode part and the thermal oxidation conditions. The thermal oxidation technology is particularly excellent in controllability and reproducibility among silicon LSI processing technologies. It can be realized with good controllability and reproducibility.
【0131】また、複数の細線部と接続部を設けて、接
続部の膜厚を細線部よりも薄くすることにより、接続部
にトンネル障壁が形成されて細線部に伝導体島が形成さ
れ、トンネル障壁による容量を介した伝導体島の連結構
造が形成されるので、高い温度で動作する連結構造型の
クーロンブロッケイド素子を容易に実現することができ
る。また、細線部と接続部を2次元平面に広げて設計す
れば、2次元平面内に伝導体島を配置した連結構造型の
クーロンブロッケード素子が自由度高く作製できる。ま
た、シリコンMOSの製造プロセスが利用できるため、
従来のシリコン集積回路と同じ基板上に連結構造型のク
ーロンブロッケード素子を載せることができ、従来のM
OSを利用した回路とのハイブリッド化により、大規模
で高機能な回路が実現できる。By providing a plurality of thin wire portions and connecting portions and making the thickness of the connecting portions thinner than that of the thin wire portions, a tunnel barrier is formed at the connecting portions, and a conductor island is formed at the thin wire portions. Since the connection structure of the conductor islands is formed via the capacitance by the tunnel barrier, a Coulomb blockade element of a connection structure type that operates at a high temperature can be easily realized. If the thin wire portion and the connection portion are designed to be spread on a two-dimensional plane, a Coulomb blockade element of a connection structure in which conductor islands are arranged in the two-dimensional plane can be manufactured with high flexibility. Also, since the manufacturing process of silicon MOS can be used,
A coulomb blockade element of a connection structure type can be mounted on the same substrate as a conventional silicon integrated circuit.
By hybridizing with a circuit using an OS, a large-scale and high-performance circuit can be realized.
【0132】また、細線部の端に接続するように形成さ
れた細線部より幅が広い少なくとも1つ以上の電極部を
設けることにより、この電極部を単電子導入用電極とす
ることができる。By providing at least one electrode portion wider than the thin wire portion formed to be connected to the end of the thin wire portion, this electrode portion can be used as a single electron introduction electrode.
【0133】また、電極部の細線部近傍の膜厚を細線部
よりも薄くすることにより、電極部の細線部近傍にトン
ネル障壁が形成されるので、トンネル障壁による容量を
介して伝導体島となる細線部と単電子導入用電極となる
電極部を接続することができる。Further, by making the film thickness near the thin line portion of the electrode portion smaller than that of the thin line portion, a tunnel barrier is formed near the thin line portion of the electrode portion. The thin wire portion can be connected to an electrode portion serving as a single-electron introduction electrode.
【0134】また、細線部の端との間に容量を設けるた
めの空間又は絶縁膜を隔てて形成された、細線部より幅
が広い少なくとも1つ以上の電極部を設けることによ
り、この電極部を単電子輸送制御用電極とすることがで
き、空間又は絶縁膜による容量を介して伝導体島となる
細線部と電極部を接続することができる。By providing at least one electrode portion wider than the thin wire portion and having a space for providing a capacitance between the thin wire portion and the insulating film or an insulating film, the electrode portion is provided. Can be used as a single-electron transport control electrode, and the thin wire portion serving as a conductor island can be connected to the electrode portion via a space or a capacitance of an insulating film.
【0135】また、細線部及び接続部上の少なくとも1
部に絶縁膜を介して形成されたゲート電極を設けること
により、絶縁膜による容量を介して伝導体島となる細線
部と単電子輸送制御用電極となるゲート電極を接続する
ことができる。Also, at least one of the thin wire portion and the connection portion
By providing a gate electrode formed with an insulating film in the portion, the thin wire portion serving as a conductor island and the gate electrode serving as a single-electron transport control electrode can be connected through the capacitance of the insulating film.
【0136】また、シリコン層を複数の細線部及び接続
部を有する形状に加工し、シリコン層を熱酸化すること
により、接続部に膜厚が最も薄くなるくびれが自動的に
形成され、接続部にトンネル障壁が形成されて細線部に
伝導体島が形成され、トンネル障壁による容量を介した
伝導体島の連結構造が形成されるので、高い温度で動作
する連結構造型のクーロンブロッケイド素子を従来のシ
リコン系集積回路の製造プロセス技術と同様の簡単な製
造工程で実現することができる。また、パターン寸法と
熱酸化条件によって、くびれの形成を制御することがで
き、熱酸化技術はシリコンLSI加工技術の中でも特に
制御性、再現性に優れているので、連結構造型のクーロ
ンブロッケイド素子を制御性・再現性良く実現できる。Further, by processing the silicon layer into a shape having a plurality of fine wire portions and connection portions and thermally oxidizing the silicon layer, a constriction having the smallest film thickness is automatically formed at the connection portion. Since a tunnel barrier is formed in the thin wire portion and a conductive island is formed in the thin wire portion, and a connecting structure of the conductive island is formed through the capacitance by the tunnel barrier, a Coulomb blockade element having a connecting structure operating at a high temperature is formed. The present invention can be realized by a simple manufacturing process similar to the conventional silicon integrated circuit manufacturing process technology. The formation of the constriction can be controlled by the pattern size and the thermal oxidation conditions, and the thermal oxidation technology is particularly excellent in controllability and reproducibility among silicon LSI processing technologies. Can be realized with good controllability and reproducibility.
【0137】また、熱酸化工程前のシリコン層に、細線
部の端に接続された細線部より幅が広い少なくとも1つ
以上の電極部を設けて、シリコン層を熱酸化することに
より、電極部の細線部近傍に膜厚が最も薄くなるくびれ
が自動的に形成され、この細線部近傍にトンネル障壁が
形成されるので、トンネル容量を介した伝導体島と電極
部の接続構造を制御性・再現性良く実現できる。Further, at least one electrode portion wider than the thin line portion connected to the end of the thin line portion is provided on the silicon layer before the thermal oxidation step, and the silicon layer is thermally oxidized to thereby form the electrode portion. A constriction with the thinnest film thickness is automatically formed in the vicinity of the thin line portion, and a tunnel barrier is formed in the vicinity of this thin line portion. Therefore, the connection structure between the conductor island and the electrode portion through the tunnel capacitance is controlled. It can be realized with good reproducibility.
【0138】また、熱酸化工程前のシリコン層に、細線
部から離れるに従って幅が広くなるように細線部の端に
接続された、細線部より幅が広い少なくとも1つ以上の
電極部を設けて、シリコン層を熱酸化することにより、
くびれが形成されない電極部を実現することができ、ト
ンネル容量を介さない伝導体島と電極部の接続構造を制
御性・再現性良く実現できる。Further, the silicon layer before the thermal oxidation step is provided with at least one electrode portion wider than the fine wire portion and connected to the end of the fine wire portion so that the width increases as the distance from the fine wire portion increases. By thermally oxidizing the silicon layer,
An electrode portion in which no constriction is formed can be realized, and a connection structure between the conductor island and the electrode portion without a tunnel capacitor can be realized with good controllability and reproducibility.
【0139】また、熱酸化工程前のシリコン層上にシリ
コンを含む絶縁膜を形成することにより、この絶縁膜の
厚さによって酸化に伴う応力が変化するので、くびれの
形成を制御することができる。Further, by forming an insulating film containing silicon on the silicon layer before the thermal oxidation step, the stress accompanying oxidation changes depending on the thickness of the insulating film, so that the formation of constriction can be controlled. .
【0140】また、シリコンを含む絶縁膜をシリコン窒
化膜とすることにより、下側からのみシリコン層を酸化
することができ、酸化量と、残りのシリコン膜厚の設計
が容易になる。加えて、シリコン窒化膜による応力が加
味され、くびれの形成が加速される。Further, by using the silicon-containing insulating film as the silicon-containing insulating film, the silicon layer can be oxidized only from the lower side, and the amount of oxidation and the remaining silicon film thickness can be easily designed. In addition, the stress due to the silicon nitride film is added, and the formation of the constriction is accelerated.
【図1】 本発明の第1の実施の形態であるクーロンブ
ロッケイド素子の製造工程を示す断面図である。FIG. 1 is a cross-sectional view showing a process of manufacturing a Coulomb blockade device according to a first embodiment of the present invention.
【図2】 シリコン層のパターンを上から見た平面図で
ある。FIG. 2 is a plan view of a pattern of a silicon layer as viewed from above.
【図3】 図1(c)の熱酸化後の素子を図2のI−I
線で切断した断面図である。FIG. 3 shows the device after thermal oxidation of FIG.
It is sectional drawing cut | disconnected by the line.
【図4】 図1のクーロンブロッケイド素子の原理を模
式的に示すエネルギーバンド図である。FIG. 4 is an energy band diagram schematically showing the principle of the Coulomb blockade device of FIG.
【図5】 図1のクーロンブロッケイド素子の模式図で
ある。FIG. 5 is a schematic diagram of the Coulomb blockade device of FIG. 1;
【図6】 図1のクーロンブロッケイド素子の等価回路
図である。FIG. 6 is an equivalent circuit diagram of the Coulomb blockade device of FIG. 1;
【図7】 図1のクーロンブロッケイド素子の特性を示
す図である。FIG. 7 is a diagram showing characteristics of the Coulomb blockade device of FIG. 1;
【図8】 本発明の他の実施の形態を示すクーロンブロ
ッケイド素子の平面図である。FIG. 8 is a plan view of a Coulomb blockade device showing another embodiment of the present invention.
【図9】 図8のII−II線断面図である。9 is a sectional view taken along line II-II in FIG.
【図10】 図8のクーロンブロッケイド素子の等価回
路図である。FIG. 10 is an equivalent circuit diagram of the Coulomb blockade device of FIG.
【図11】 図8のクーロンブロッケイド素子を複数用
いたメモリー素子の回路図である。11 is a circuit diagram of a memory device using a plurality of Coulomb blockade devices of FIG.
【図12】 本発明の他の実施の形態を示すクーロンブ
ロッケイド素子の平面図である。FIG. 12 is a plan view of a Coulomb blockade device showing another embodiment of the present invention.
【図13】 図12のクーロンブロッケイド素子の等価
回路図である。FIG. 13 is an equivalent circuit diagram of the Coulomb blockade device of FIG.
【図14】本発明の他の実施の形態であるクーロンブロ
ッケイド素子の製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing a step of manufacturing a Coulomb blockade element according to another embodiment of the present invention.
【図15】 シリコン層のパターンを上から見た平面図
である。FIG. 15 is a plan view of the pattern of the silicon layer as viewed from above.
【図16】 図14(c)の熱酸化後の素子を図15の
A−A線、B−B線で切断した断面図である。FIG. 16 is a cross-sectional view of the device after thermal oxidation of FIG. 14C, taken along line AA and line BB in FIG.
【図17】 図14のクーロンブロッケイド素子の等価
回路図である。17 is an equivalent circuit diagram of the Coulomb blockade device of FIG.
【図18】 図14の細線部及び電極部における単電子
のエネルギーの関係を模式的に示す図である。18 is a diagram schematically showing a relationship between single-electron energies in a thin line portion and an electrode portion in FIG.
【図19】 シリコン島の形成やシリコン島間の連結の
度合いの制御について説明するための平面図とその等価
回路図である。FIG. 19 is a plan view for explaining formation of a silicon island and control of the degree of connection between the silicon islands, and an equivalent circuit diagram thereof.
【図20】 電極の接合形態の制御について説明するた
めの平面図とその等価回路図である。FIG. 20 is a plan view and an equivalent circuit diagram for explaining control of a bonding mode of electrodes.
【図21】 本発明の他の実施の形態を示すクーロンブ
ロッケイド素子の平面図である。FIG. 21 is a plan view of a Coulomb blockade device showing another embodiment of the present invention.
【図22】 本発明の他の実施の形態を示すクーロンブ
ロッケイド素子の平面図である。FIG. 22 is a plan view of a Coulomb blockade device showing another embodiment of the present invention.
【図23】 図22のクーロンブロッケイド素子の等価
回路図である。FIG. 23 is an equivalent circuit diagram of the Coulomb blockade device of FIG. 22.
【図24】 本発明の他の実施の形態を示すクーロンブ
ロッケイド素子の平面図である。FIG. 24 is a plan view of a Coulomb blockade device showing another embodiment of the present invention.
【図25】 図24のクーロンブロッケイド素子の等価
回路図である。FIG. 25 is an equivalent circuit diagram of the Coulomb blockade device of FIG. 24.
【図26】 図24の細線部及び電極部における単電子
のエネルギーの関係を模式的に示す図である。26 is a diagram schematically showing the relationship between the energy of a single electron in the thin line portion and the electrode portion in FIG.
【図27】 図24の単電子輸送制御用の電極部に印加
する電圧波形を示す図である。FIG. 27 is a diagram showing a voltage waveform applied to the single electron transport control electrode unit of FIG. 24.
【図28】 本発明の他の実施の形態を示すクーロンブ
ロッケイド素子の平面図である。FIG. 28 is a plan view of a Coulomb blockade device showing another embodiment of the present invention.
【図29】 図28のクーロンブロッケイド素子の等価
回路図である。FIG. 29 is an equivalent circuit diagram of the Coulomb blockade device of FIG. 28.
【図30】 図28の単電子輸送制御用の電極部に印加
する電圧波形を示す図である。30 is a diagram showing a voltage waveform applied to the single electron transport control electrode unit of FIG. 28.
【図31】 従来のクーロンブロッケイド素子を斜め上
方から見た鳥かん図である。FIG. 31 is a bird's-eye view of a conventional Coulomb blockade element viewed from obliquely above.
【図32】 図31のクーロンブロッケイド素子の等価
回路図である。FIG. 32 is an equivalent circuit diagram of the Coulomb blockade device of FIG. 31.
1…SOI基板、2…基板シリコン、3…埋め込み酸化
膜、4…上層シリコン層、5…上層酸化膜、10、2
3、30〜32、38、40a〜40c、42、46、
47、59〜64…細線部、33、41a〜41c…接
続部、11、12、34、35、39a、39b、4
3、44、45、48、51、52、57、58…単電
子導入・導出用の電極部、36、39c、49、50、
53〜56…単電子輸送制御用の電極部。REFERENCE SIGNS LIST 1 SOI substrate 2 substrate silicon 3 buried oxide film 4 upper silicon layer 5 upper oxide film 10 and 2
3, 30-32, 38, 40a-40c, 42, 46,
47, 59 to 64: Thin line portion, 33, 41a to 41c: Connection portion, 11, 12, 34, 35, 39a, 39b, 4
3, 44, 45, 48, 51, 52, 57, 58... Electrodes for single electron introduction / extraction, 36, 39c, 49, 50,
53 to 56: Electrodes for controlling single electron transport.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平8−306904(JP,A) IEDM94,(1994),pp.938− 940 (58)調査した分野(Int.Cl.7,DB名) H01L 29/00 - 29/96 JICSTファイル(JOIS)──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-8-306904 (JP, A) IEDM94, (1994), pp. 1-26. 938-940 (58) Field surveyed (Int. Cl. 7 , DB name) H01L 29/00-29/96 JICST file (JOIS)
Claims (14)
上において、 前記シリコン層が、電荷を閉じ込めるための伝導体島と
なる細線部と、 この細線部の両端に接続するように形成された、細線部
より幅が広く細線部近傍の膜厚が細線部よりも薄い第
1、第2の電極部とを有することを特徴とするクーロン
ブロッケイド素子。1. On a substrate having a silicon layer formed on an insulating film, the silicon layer is formed so as to be connected to both ends of a thin wire portion serving as a conductor island for confining electric charges and both ends of the thin wire portion. A Coulomb blockade element having first and second electrode portions that are wider than the thin line portion and have a film thickness near the thin line portion smaller than the thin line portion.
上において、 前記シリコン層が、電荷を閉じ込めるための伝導体島と
なる細線部と、 この細線部の両端に接続するように形成された、細線部
より幅が広く細線部近傍の膜厚が細線部よりも薄い第
1、第2の電極部と、 細線部との間に容量を設けるための空間又は絶縁膜を隔
てて形成されたMOSトランジスタのドレイン、ソー
ス、チャネル領域となる第3の電極部とを有し、 この第3の電極部上の1部に絶縁膜を介して形成された
MOSトランジスタのゲート電極を有することを特徴と
するクーロンブロッケイド素子。2. On a substrate having a silicon layer formed on an insulating film, the silicon layer is formed so as to be connected to both ends of a thin wire portion serving as a conductive island for confining electric charges and both ends of the thin wire portion. The first and second electrode portions, which are wider than the thin line portion and have a smaller film thickness in the vicinity of the thin line portion, are formed with a space or an insulating film for providing a capacitance between the thin line portion and the first and second electrode portions. A third electrode portion serving as a drain, source, and channel region of the MOS transistor, and a gate electrode of the MOS transistor formed via an insulating film on a portion of the third electrode portion. Coulomb blockade element.
上において、 前記シリコン層が、電荷を閉じ込めるための伝導体島と
なる第1の細線部と、 この第1の細線部の両端に接続するように形成された、
第1の細線部より幅が広く細線部近傍の膜厚が第1の細
線部よりも薄い第1、第2の電極部と、 電荷を閉じ込めるための伝導体島となる第2の細線部
と、 第1の細線部との間に容量を設けるための空間又は絶縁
膜を隔てて形成され、かつ第2の細線部の一端に接続す
るように形成された、第2の細線部より幅が広く細線部
近傍の膜厚が第2の細線部よりも薄い隣接部と、 第2の細線部の他端に接続するように形成された、第2
の細線部より幅が広く細線部近傍の膜厚が第2の細線部
よりも薄い第4の電極部とを有することを特徴とするク
ーロンブロッケイド素子。3. On a substrate having a silicon layer formed on an insulating film, the silicon layer has a first thin line portion serving as a conductive island for confining electric charges, and a first thin line portion at both ends of the first thin line portion. Formed to connect,
A first and a second electrode portion which are wider than the first thin wire portion and have a smaller film thickness in the vicinity of the thin wire portion than the first thin wire portion; and a second thin wire portion which becomes a conductor island for confining electric charges. A width for forming a capacitor between the first thin line portion and an insulating film, and a width smaller than that of the second thin line portion formed to be connected to one end of the second thin line portion. A second portion formed so as to be connected to an adjacent portion which is wider and thinner in the vicinity of the thin line portion than the second thin line portion, and to the other end of the second thin line portion;
And a fourth electrode portion having a width wider than the thin line portion and a film thickness near the thin line portion being thinner than the second thin line portion.
上において、前記シリコン層を、電荷を閉じ込めるため
の伝導体島となる細線部、及び細線部の両端に細線部よ
り幅が広い第1、第2の電極部を有する形状に加工する
工程と、 このシリコン層を熱酸化する工程とを有し、第1、第2
の電極部の膜厚が細線部近傍で細線部よりも薄く形成さ
れるようにしたことを特徴とするクーロンブロッケイド
素子の製造方法。4. On a substrate in which a silicon layer is formed on an insulating film, the silicon layer is formed by forming a thin line portion serving as a conductor island for confining electric charges, and a narrower line portion at both ends of the thin line portion than the thin line portion. A step of processing the silicon layer into a shape having first and second electrode portions; and a step of thermally oxidizing the silicon layer.
The method of manufacturing a Coulomb blockade device, wherein the film thickness of the electrode portion is formed to be thinner in the vicinity of the thin wire portion than in the thin wire portion.
上において、 前記シリコン層が、電荷を閉じ込めるための伝導体島と
なる複数の細線部と、 これら細線部を連結する分岐点又は折れ曲がり点となる
ように形成された、膜厚が細線部よりも薄い接続部とを
有することを特徴とするクーロンブロッケイド素子。5. On a substrate in which a silicon layer is formed on an insulating film, the silicon layer has a plurality of thin wire portions serving as conductor islands for confining electric charges, and a branch point or bend connecting these thin wire portions. A Coulomb blockade element having a connection portion formed to be a point and having a thickness smaller than a thin line portion.
子において、 前記細線部の端に接続するように形成された、細線部よ
り幅が広い少なくとも1つ以上の電極部を有することを
特徴とするクーロンブロッケイド素子。6. The Coulomb blockade device according to claim 5, further comprising at least one electrode portion formed so as to be connected to an end of the thin wire portion and having a width wider than the thin wire portion. Coulomb blockade element.
子において、 前記電極部は、細線部近傍の膜厚が細線部よりも薄いも
のであることを特徴とするクーロンブロッケイド素子。7. The Coulomb blockade device according to claim 6, wherein the electrode portion has a smaller film thickness in the vicinity of the thin wire portion than in the thin wire portion.
子において、 前記細線部の端との間に容量を設けるための空間又は絶
縁膜を隔てて形成された、細線部より幅が広い少なくと
も1つ以上の電極部を有することを特徴とするクーロン
ブロッケイド素子。8. The Coulomb blockade device according to claim 5, wherein at least one wider than the thin wire portion is formed with a space for providing a capacitance between the end of the thin wire portion and an insulating film. A Coulomb blockade device having the above electrode portion.
子において、 前記細線部及び接続部上の少なくとも1部に絶縁膜を介
して形成されたゲート電極を有することを特徴とするク
ーロンブロッケイド素子。9. The Coulomb blockade device according to claim 5, further comprising a gate electrode formed on at least a portion of the thin line portion and the connection portion via an insulating film.
板上において、 前記シリコン層を、電荷を閉じ込めるための伝導体島と
なる複数の細線部、これら細線部を連結する分岐点又は
折れ曲がり点となる接続部を有する形状に加工する工程
と、 このシリコン層を熱酸化する工程とを有し、前記接続部
の膜厚が細線部よりも薄く形成されるようにしたことを
特徴とするクーロンブロッケイド素子の製造方法。10. On a substrate on which a silicon layer is formed on an insulating film, a plurality of thin wire portions serving as conductor islands for confining electric charges, and branch points or bending points connecting these thin wire portions are formed on the silicon layer. A step of processing the silicon layer into a shape having a connection portion, and a step of thermally oxidizing the silicon layer, wherein the thickness of the connection portion is formed to be thinner than that of the thin wire portion. A method for manufacturing a blockade element.
ド素子の製造方法において、 熱酸化工程前のシリコン層が、前記細線部の端に接続さ
れた細線部より幅が広い少なくとも1つ以上の電極部を
有し、この電極部の細線部近傍の膜厚が細線部よりも薄
く形成されるようにしたことを特徴とするクーロンブロ
ッケイド素子の製造方法。11. The method for manufacturing a Coulomb blockade device according to claim 10, wherein the silicon layer before the thermal oxidation step has at least one or more electrode portions wider than a thin wire portion connected to an end of the thin wire portion. A method of manufacturing a Coulomb blockade element, wherein the film thickness of the electrode portion in the vicinity of the thin wire portion is formed to be thinner than that of the thin wire portion.
ド素子の製造方法において、 熱酸化工程前のシリコン層が、前記細線部から離れるに
従って幅が広くなるように細線部の端に接続された、細
線部より幅が広い少なくとも1つ以上の電極部を有する
ものであることを特徴とするクーロンブロッケイド素子
の製造方法。12. The method of manufacturing a Coulomb blockade device according to claim 10, wherein the silicon layer before the thermal oxidation step is connected to an end of the thin wire portion so that the width increases as the distance from the thin wire portion increases. A method for manufacturing a Coulomb blockade device, comprising at least one electrode portion wider than a portion.
クーロンブロッケイド素子の製造方法において、 熱酸化工程前のシリコン層上にシリコンを含む絶縁膜が
形成されていることを特徴とするクーロンブロッケイド
素子の製造方法。13. The method for manufacturing a Coulomb blockade device according to claim 4, wherein an insulating film containing silicon is formed on the silicon layer before the thermal oxidation step. A method for manufacturing a blockade element.
ド素子の製造方法において、 前記絶縁膜は、シリコン窒化膜であることを特徴とする
クーロンブロッケイド素子の製造方法。14. The method for manufacturing a Coulomb blockade device according to claim 13, wherein the insulating film is a silicon nitride film.
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JPH09135018A (en) | 1997-05-20 |
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