JP4704802B2

JP4704802B2 - Single electron transistor

Info

Publication number: JP4704802B2
Application number: JP2005138479A
Authority: JP
Inventors: 誠二堀口; 英夫生津; 克彦西口; 聡藤原; 行徳小野; 洋猪川; 庸夫高橋
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2005-05-11
Filing date: 2005-05-11
Publication date: 2011-06-22
Anticipated expiration: 2025-05-11
Also published as: JP2006319038A

Description

本発明は、ゲート電極に印加されるゲート電圧の電界効果により動作の制御を行う単電子トランジスタに関するものである。 The present invention relates to a single-electron transistor whose operation is controlled by a field effect of a gate voltage applied to a gate electrode.

単電子トランジスタは、２つのトンネル接合に挟まれた単電子島と呼ばれる微小な導電性の島の電位を、ゲート電圧で制御することにより、クーロンブロッケード状態（島の帯電エネルギーが大きいため、電子のトンネリングが禁止された状態）の発現・非発現を制御し、ソース・ドレイン間の電流を制御するトランジスタである。 A single-electron transistor controls the potential of a small conductive island called a single-electron island sandwiched between two tunnel junctions by controlling the gate voltage, so that the Coulomb blockade state (the charge energy of the island is large. This is a transistor that controls the on / off state of the state in which tunneling is prohibited, and controls the current between the source and the drain.

図７は、一般的な単電子トランジスタの等価回路を示す回路図である。図７に示すように、単電子トランジスタは、ソースＳと単電子島７０１との間にトンネル接合７０２が設けられ、ドレインＤと単電子島７０１との間にもトンネル接合７０３が設けられ、ゲート電極Ｇが単電子島７０１に容量結合した構造となっている。単電子島７０１は、トンネル接合７０２，トンネル接合７０３に挟まれているため、電子１個が単電子島７０１に入ることによるエネルギー増加分に相当する間隔（ギャップ）で、２つのエネルギー準位ができる。なお、以下の説明では、エネルギー準位は全て電子に対するものとする。 FIG. 7 is a circuit diagram showing an equivalent circuit of a general single electron transistor. As shown in FIG. 7, in the single electron transistor, a tunnel junction 702 is provided between the source S and the single electron island 701, and a tunnel junction 703 is also provided between the drain D and the single electron island 701. The electrode G is capacitively coupled to the single electron island 701. Since the single-electron island 701 is sandwiched between the tunnel junction 702 and the tunnel junction 703, two energy levels are present at an interval (gap) corresponding to an energy increase due to one electron entering the single-electron island 701. it can. In the following description, all energy levels are for electrons.

上記構成の単電子トランジスタにおいては、ゲート・ソース間電圧Ｖ_gsを変化させると、ゲート電極Ｇと単電子島との容量的な結合により、単電子島７０１におけるエネルギー準位が変化する、ただし、上記ギャップは、一定のまま変化する。ソース・ドレイン間電圧Ｖ_dsがこのギャップよりも小さい場合、ギャップ内にソースとドレインの両方の伝導可能な準位がないと、ソース・ドレイン間に電流Ｉ_dが流れないクーロンブロッケード状態となる。一方、ソースとドレインの準位の間に単電子島の準位のいずれかが入ると、単電子島の準位を介してソース・ドレイン間に電流Ｉ_dが流れる状態になる。 In the single-electron transistor having the above configuration, when the gate-source voltage V _gs is changed, the energy level in the single-electron island 701 changes due to capacitive coupling between the gate electrode G and the single-electron island. The gap will remain constant. When the source-drain voltage V _ds is smaller than this gap, if there is no conductive level of both the source and the drain in the gap, a Coulomb blockade state in which no current I _d flows between the source and the drain is obtained. On the other hand, when one of the levels of the single electron island enters between the source and drain levels, the current I _d flows between the source and drain via the level of the single electron island.

よって、あるゲート・ソース間電圧Ｖ_gsでは、ブロッケードの効果で単電子島７０１内の電子個数がｎ個（ｎは整数）で安定となり、電流Ｉ_dは流れないが、ゲート・ソース間電圧Ｖ_gsが増加すると、ブロッケードが破れてもう１個電子が増えることが可能となる。後者の領域にゲート・ソース間電圧Ｖ_gsが入ると、単電子島７０１の電子数がｎ個とｎ＋１個の両方の値を取れるので、１個の電子が単電子島７０１内に入り、次に出て行くことで電流Ｉ_dが流れるようになる。なお、このとき、単電子島７０１内の電子数は、ｎ個とｎ＋１個との間を往復する。従って、図８に示すように、ゲート・ソース間電圧Ｖ_gsを変化させると、ソース・ドレイン間の電流Ｉ_dが振動することになる。その振動の周期はｅ／Ｃ_SET-gとなる。ここに、ｅは電気素量であり、Ｃ_SET-gはゲートキャパシタの容量である。 Therefore, at a certain gate-source voltage V _gs , the number of electrons in the single-electron island 701 is stable by n (n is an integer) due to the blockade effect, and the current I _d does not flow, but the gate-source voltage V _{As gs} increases, the blockade breaks and another electron can be added. When the gate-source voltage V _gs enters the latter region, the number of electrons of the single electron island 701 can be both n and n + 1, so that one electron enters the single electron island 701 and the next As a result, the current I _d flows. At this time, the number of electrons in the single-electron island 701 reciprocates between n and n + 1. Therefore, as shown in FIG. 8, when the gate-source voltage V _gs is changed, the source-drain current I _d oscillates. The period of vibration is e / C _SET-g . Here, e is the elementary charge, and C _SET-g is the capacitance of the gate capacitor.

上述した特徴を備える単電子トランジスタは、低電圧・微小電流で動作するので消費電力が極めて小さく、また素子面積を小さくできることなどの理由により、論理回路・記憶回路応用の観点からも注目を集めている。 Single-electron transistors with the features described above are attracting attention from the viewpoint of logic circuit and memory circuit applications because they operate with low voltage and very small current and consume very little power and can reduce the device area. Yes.

この単電子トランジスタを実現するためには、電子１個が単電子島に入ることによるエネルギー増加分ｅ²／２Ｃ_totalが、熱エネルギーｋ_BＴよりも大きい必要がある。ここに、Ｃ_totalは単電子島の全静電容量、ｋ_Bはボルツマン定数、Ｔは絶対温度である。よって、Ｃ_totalが数ａＦと小さいとき、つまり素子寸法が小さいときに、室温で単電子トランジスタは動作させることが可能となる。このため、より微細な素子の製造方法の開発が試みられている。 In order to realize this single electron transistor, the energy increase e ² / 2C _total due to one electron entering the single electron island needs to be larger than the thermal energy k _B T. Here, C _total is the total capacitance of the single electron island, k _B is the Boltzmann constant, and T is the absolute temperature. Therefore, when C _total is as small as several aF, that is, when the element size is small, the single-electron transistor can be operated at room temperature. For this reason, development of a manufacturing method of a finer element has been attempted.

従来の単電子トランジスタでは、一般に、単電子島に金属や半導体が用いられ、トンネル接合には絶縁膜を用いられている。金属を用いた例は、非特許文献１などに見られる。非特許文献１に示されている製造方法について説明すると、まず、図９（ａ）に示すように、絶縁膜９０１の情報にマスク９０２を配置し、斜めからアルミニウムを蒸着することで、金属パターン９０３が形成された状態とする。ついで、形成された金属パターン９０３の表面を酸化することで、図９（ｂ）に示すように、金属パターン９０３の上に、絶縁層９０４が形成された状態とする。 In a conventional single electron transistor, a metal or a semiconductor is generally used for a single electron island, and an insulating film is used for a tunnel junction. An example using metal is found in Non-Patent Document 1 and the like. The manufacturing method shown in Non-Patent Document 1 will be described. First, as shown in FIG. 9A, a mask 902 is disposed on the information of the insulating film 901, and aluminum is deposited obliquely to form a metal pattern. 903 is formed. Next, by oxidizing the surface of the formed metal pattern 903, an insulating layer 904 is formed on the metal pattern 903 as shown in FIG. 9B.

この後、図９（ｃ）に示すように、マスク９０２を用いて異なる斜めの方向からアルミニウムを蒸着することで、一部が金属パターン９０３の上に重なる状態に金属パターン９０５が形成された状態とする。これらのことにより、金属パターン９０３と金属パターン９０５とが、絶縁層９０４を介して重なった状態に形成される。この絶縁層９０４を介して重なっている箇所にトンネル接合が形成され、単電子トランジスタが構成できる。しかし、上述した非特許文献１の製造方法では、ｎｍオーダの寸法の素子を形成することが容易ではないため、形成可能な素子の寸法が大きくなり、動作可能な温度が数Ｋと非常に低い温度範囲に限られている。 Thereafter, as shown in FIG. 9C, the metal pattern 905 is formed in a state where a part thereof overlaps the metal pattern 903 by depositing aluminum from different oblique directions using a mask 902. And As a result, the metal pattern 903 and the metal pattern 905 are formed so as to overlap with each other with the insulating layer 904 interposed therebetween. A tunnel junction is formed at a position overlapping with the insulating layer 904, and a single electron transistor can be formed. However, in the manufacturing method of Non-Patent Document 1 described above, since it is not easy to form an element having a dimension on the order of nm, the dimension of the element that can be formed increases, and the operable temperature is as low as several K. Limited to temperature range.

一方、非特許文献２に示されているように、ｎｍオーダの微細な素子を形成する技術も提案されている。非特許文献２に示されている技術では、図１０に示すように、シリコン基板１００１の上に、酸化シリコンからなる埋め込み絶縁層１００２を備えたＳＯＩ基板を用い、埋め込み絶縁層１００２の上のシリコン層を加工することで、くびれ部１００３ａを備えたシリコンパターン１００３を形成するようにしたものである。この技術では、形成されたシリコンパターン１００３を表面より酸化してくびれ部１００３ａにおけるシリコンの部分を小さくすることで、くびれ部１００３ａに単電子島が形成された状態としている。 On the other hand, as shown in Non-Patent Document 2, a technique for forming a fine element on the order of nm has also been proposed. In the technique shown in Non-Patent Document 2, as shown in FIG. 10, an SOI substrate including a buried insulating layer 1002 made of silicon oxide is used on a silicon substrate 1001, and silicon on the buried insulating layer 1002 is used. By processing the layer, a silicon pattern 1003 having a constricted portion 1003a is formed. In this technique, the formed silicon pattern 1003 is oxidized from the surface to reduce the silicon portion in the constricted portion 1003a, so that a single electron island is formed in the constricted portion 1003a.

この技術によれば、くびれ部１００３ａにおける量子サイズ効果によって、シリコンのエネルギーバンド禁制帯幅が広がる一方で、くびれ部１００３ａの長さ方向の中心では酸化に伴う応力によって禁制帯幅が狭くなり、中心付近に単電子島が形成されていると思われる。この技術によれば、現在の半導体装置材料であるシリコンを用いているので、半導体装置の製造に用いられている微細加工技術を利用すれば、容易に素子パターンの微細化が可能であり、より高い温度で単電子トランジスタとして動作をさせることが可能となる。また、金属と比較して材料的かつ電気特性的な安定性も得られる。 According to this technique, the energy band forbidden band width of silicon is widened due to the quantum size effect in the constricted portion 1003a, while the forbidden band width is narrowed by the stress accompanying oxidation at the center in the length direction of the constricted portion 1003a. It seems that a single electron island is formed in the vicinity. According to this technology, silicon, which is the material of the current semiconductor device, is used. Therefore, if the microfabrication technology used for manufacturing the semiconductor device is used, the element pattern can be easily miniaturized. It becomes possible to operate as a single electron transistor at a high temperature. In addition, stability in terms of material and electric characteristics can be obtained as compared with metal.

T.A.Fulton, et al.,"Observation of Single-Electron Charging Effect in Small Tunnel Junctions",Phys. Rev. Lett., Vo1.59, pp.109-112, 1987.T.A.Fulton, et al., "Observation of Single-Electron Charging Effect in Small Tunnel Junctions", Phys. Rev. Lett., Vo1.59, pp.109-112, 1987. Yasuo Takahashi, et al., "Size Dependence of the Characterristics of Si Single-Electron Transistor on SIMOX Substrates", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 43, NO. 8, AUGUST, 1996.Yasuo Takahashi, et al., "Size Dependence of the Characterristics of Si Single-Electron Transistor on SIMOX Substrates", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 43, NO. 8, AUGUST, 1996.

しかしながら、非特許文献２の技術においては、シリコンを酸化させることにより微細な単電子島の構造を形成するようにしているため、形成される単電子トランジスタをより高い温度で動作させるためには、酸化後のシリコン細線（単電子島）の寸法や、酸化によって発生する応力などを制御する必要がある。しかしながら、酸化による最終的な寸法を設計通りに得ることは、容易ではない。また、微細化とともに酸化時における応力を任意に制御することも難しく、さらにこの応力は酸化メカニズム自体も複雑にする。これらのように、従来では、単電子トランジスタを作製する様々な方法が報告されているが、室温に近い高温状態で動作が可能な、非常に微細な単電子島や高品質な微小トンネル接合を形成することが困難であった。 However, in the technique of Non-Patent Document 2, since the structure of a fine single electron island is formed by oxidizing silicon, in order to operate the formed single electron transistor at a higher temperature, It is necessary to control the dimensions of the oxidized silicon wire (single electron island), the stress generated by the oxidation, and the like. However, it is not easy to obtain the final dimensions due to oxidation as designed. In addition, it is difficult to arbitrarily control the stress during oxidation along with miniaturization, and this stress complicates the oxidation mechanism itself. As described above, various methods for fabricating single-electron transistors have been reported in the past, but very fine single-electron islands and high-quality micro-tunnel junctions that can operate at high temperatures close to room temperature have been reported. It was difficult to form.

本発明は、以上のような問題点を解消するためになされたものであり、単電子トランジスタが、より安定した状態でより高温で動作できるようにすることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to enable a single electron transistor to operate at a higher temperature in a more stable state.

本発明に係る単電子トランジスタは、基板の上に形成されて互いに離間して配置された半導体からなるソース及びドレインと、ソース及びドレインの間に配置されてソース及びドレインに接続する半導体からなる細線部と、この細線部と絶縁分離して配置されたゲート電極とを少なくとも備え、ソース，細線部，及びドレインが配列された方向に対して垂直な断面の、細線部の幅および高さは、ソース及びドレインの幅および高さより小さく形成され、ソース及びドレインの間で均一に形成され、かつ量子効果が発現される範囲の寸法に形成されているようにしたものである。従って、ソース，細線部，ドレインにかけてのエネルギーバンドにおいて、細線部には、キャリアとなる素電荷に対するエネルギーバリアが形成された状態となる。ここにゲート電圧を印加すると、細線部の中央部のエネルギーバリア（エネルギーバンド）は小さくなるが、ソース，ドレインと接続している細線部の両端のエネルギーバリアは、変化せずにトンネル障壁として機能し、細線部には単電子島が形成された状態となる。 A single electron transistor according to the present invention includes a source and a drain formed of a semiconductor formed on a substrate and spaced apart from each other, and a thin wire formed of a semiconductor disposed between the source and the drain and connected to the source and the drain. Part and a gate electrode arranged so as to be insulated and separated from the fine line part, and the width and height of the fine line part in a cross section perpendicular to the direction in which the source, the fine line part, and the drain are arranged are: It is formed smaller than the width and height of the source and drain, is formed uniformly between the source and drain, and has a size within a range where the quantum effect is manifested. Therefore, in the energy band extending from the source, the thin line portion, and the drain, the thin line portion is in a state in which an energy barrier against elementary charges serving as carriers is formed. When a gate voltage is applied here, the energy barrier (energy band) at the center of the thin line portion becomes small, but the energy barriers at both ends of the thin line portion connected to the source and drain function as a tunnel barrier without change. However, a single electron island is formed in the thin line portion.

上記電界変調型単電子トランジスタにおいて、基板がゲート電極であってもよい。なお、前述したように、細線部に単電子島が形成される。 In the field modulation type single electron transistors, board may be a gate electrode. As described above, single-electron islands are formed in the thin line portions.

以上説明したように、本発明では、ソース，細線部，及びドレインが配列された第１方向に対して垂直な第２方向の細線部の寸法は、ソース及びドレインの第２方向の寸法より小さく形成され、かつ量子効果が発現される範囲の寸法に形成されているようにした。従って、本発明によれば、より容易に微小な単電子トランジスタが製造可能となり、単電子トランジスタが、安定した状態で高温で動作できるようになるという優れた効果が得られる。 As described above, in the present invention, the dimension of the fine line part in the second direction perpendicular to the first direction in which the source, fine line part, and drain are arranged is smaller than the dimension of the source and drain in the second direction. It was formed so as to have a size within a range where the quantum effect was manifested. Therefore, according to the present invention, a small single-electron transistor can be manufactured more easily, and an excellent effect that the single-electron transistor can operate at a high temperature in a stable state can be obtained.

以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における単電子トランジスタの構成例を示す断面図（ａ），（ｂ），（ｃ），及び平面図（ｄ）である。なお、図１（ｄ）のａａ線の断面が図１（ａ）であり、図１（ｄ）のｂｂ線の断面が図１（ｂ）であり、図１（ｄ）のｃｃ線の断面が図１（ｓ）である。図１に示す単電子トランジスタは、例えばシリコンからなる基板（制御電極）１０１の上に、絶縁層１０２を介してソース１０３，ドレイン１０４，及び細線部１０５とを備える。例えば、ソース１０３，ドレイン１０４，及び細線部１０５は、一体に形成されている。また、図１に示す単電子トランジスタは、ソース１０３，ドレイン１０４，及び細線部１０５の上に、絶縁層１０６を介してゲート電極１０７を備える。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view (a), (b), (c) and a plan view (d) showing a configuration example of a single electron transistor in an embodiment of the present invention. 1D is a cross section taken along line aa, FIG. 1D is a cross section taken along line bb in FIG. 1B, and FIG. 1D is a cross section taken along line cc. Is FIG. 1 (s). The single-electron transistor shown in FIG. 1 includes a source 103, a drain 104, and a thin line portion 105 via an insulating layer 102 on a substrate (control electrode) 101 made of, for example, silicon. For example, the source 103, the drain 104, and the thin line portion 105 are integrally formed. In addition, the single-electron transistor illustrated in FIG. 1 includes a gate electrode 107 on the source 103, the drain 104, and the thin line portion 105 with an insulating layer 106 interposed therebetween.

ソース１０３とドレイン１０４とは、例えば、３０ｎｍ程度離間して配置されている。また、ソース１０３とドレイン１０４との間に断面の寸法が、幅２７．５ｎｍ，高さ１８ｎｍ程度とされた細線部１０５が、ソース１０３及びドレイン１０４に接触（接続）して配置されている。従って、細線部１０５は、長さ３０ｎｍ程度に形成されている。なお、細線部１０５の断面の各寸法は、量子効果が発現（観察）される範囲の寸法であればよく、実用的には数〜数十ｎｍの範囲であればよい。例えば、環境の温度が常温（２０℃）程度のときは、５ｎｍ程度であれば、量子効果が観察されるので、本単電子トランジスタを常温程度で動作させる場合、細線部１０５の断面寸法が５ｎｍ程度となっていればよい。また、０．００５Ｋ程度のときは、上記寸法が１μｍ程度であれば量子効果が観察されるので、０．００５Ｋと極低温で動作させる場合、細線部１０５の断面寸法は、１μｍ程度であってもよい。 The source 103 and the drain 104 are arranged, for example, separated by about 30 nm. Further, a thin line portion 105 having a cross-sectional dimension of about 27.5 nm in width and about 18 nm in height is disposed between the source 103 and the drain 104 in contact with (connected to) the source 103 and the drain 104. Accordingly, the thin line portion 105 is formed with a length of about 30 nm. In addition, each dimension of the cross section of the thin wire | line part 105 should just be a dimension of the range in which a quantum effect is expressed (observed), and may be practically the range of several to several dozen nm. For example, when the temperature of the environment is about room temperature (20 ° C.), the quantum effect is observed if it is about 5 nm. Therefore, when the single-electron transistor is operated at about room temperature, the cross-sectional dimension of the thin wire portion 105 is 5 nm. It only has to be about. In addition, when the dimension is about 0.005K, the quantum effect is observed if the above-mentioned dimension is about 1 μm. Therefore, when operated at an extremely low temperature of 0.005K, the cross-sectional dimension of the thin wire portion 105 is about 1 μm. Also good.

このように、図１に示す単電子トランジスタは、ゲート電極１０７から細線部１０５の方向に延在する平面に平行な断面（図１（ａ）に示す断面）において、ソース１０３及びドレイン１０４に比較して、細線部１０５の寸法が小さく形成されている。言い換えると、ソース１０３，細線部１０５，及びドレイン１０４が配列された第１方向に対して垂直な第２方向の細線部１０５の寸法は、ソース１０３及びドレイン１０４の第２方向の寸法より小さくされている。このように構成された図１の単電子トランジスタでは、図２に示すように、印加されたゲート電圧に対してソース・ドレイン間に流れる電流が周期的に振動し、単電子トランジスタとしての動作が発現されることが確認された。 As described above, the single-electron transistor shown in FIG. 1 is compared with the source 103 and the drain 104 in a cross section (cross section shown in FIG. 1A) parallel to a plane extending from the gate electrode 107 in the direction of the thin line portion 105. And the dimension of the thin wire | line part 105 is formed small. In other words, the dimension of the fine line part 105 in the second direction perpendicular to the first direction in which the source 103, the fine line part 105, and the drain 104 are arranged is made smaller than the dimension of the source 103 and the drain 104 in the second direction. ing. In the single-electron transistor of FIG. 1 configured in this way, as shown in FIG. 2, the current flowing between the source and the drain periodically oscillates with respect to the applied gate voltage, and the operation as a single-electron transistor is It was confirmed that it was expressed.

なお、図１に示す構成例では、図１（ａ）に示す断面方向だけではなく、図１（ｄ）に示すように、上記断面に直交する方向においても、細線部１０５に比較して、ソース１０３及びドレイン１０４の寸法が大きく形成されている。例えば、図１（ｂ）及び図１（ｃ）に示す断面における各寸法は、ソース１０３及びドレイン１０４が、幅２００ｎｍ，高さ４０ｎｍに形成されている。ところで、ソース１０３とドレイン１０４とは、各寸法が同じである必要はない。また、細線部１０５は、ソース１０３，細線部１０５，及びドレイン１０４が配列された方向に対して垂直ないずれかの方向の寸法が、ソース１０３及びドレイン１０５より小さく形成されていればよく、他の方向の寸法は、ソース１０３及びドレイン１０５より小さく形成されている必要はない。 In the configuration example shown in FIG. 1, not only in the cross-sectional direction shown in FIG. 1A, but also in the direction perpendicular to the cross-section as shown in FIG. The source 103 and the drain 104 are formed with large dimensions. For example, in each dimension in the cross section shown in FIGS. 1B and 1C, the source 103 and the drain 104 are formed to have a width of 200 nm and a height of 40 nm. By the way, the source 103 and the drain 104 do not need to have the same dimensions. The thin line portion 105 only needs to be formed so that the dimension in any direction perpendicular to the direction in which the source 103, the thin line portion 105, and the drain 104 are arranged is smaller than that of the source 103 and the drain 105. It is not necessary that the dimension in the direction of is smaller than that of the source 103 and the drain 105.

図１に示す単電子トランジスタは、例えば、絶縁層１０２を埋め込み絶縁層としたＳＯＩ基板を用いることで形成できる。まず、ＳＯＩ基板の埋め込み絶縁層上のＳＯＩ層を、公知のリソグラフィー技術とエッチング技術とにより微細加工することで、ソース１０３，ドレイン１０４，及び細線部１０５の部分が形成可能である。また、これらのパターンが形成された後、例えば、よく知られたＣＶＤ法もしくはスパッタ法などにより酸化シリコンを堆積することで、絶縁層１０６が形成可能である。このようにして絶縁層１０６が形成された後、絶縁層１０６の上に所定の金属材料の膜が形成された状態とし、この金属膜を公知のリソグラフィー技術とエッチング技術とにより加工することで、ゲート電極１０７の形成が可能である。 The single-electron transistor shown in FIG. 1 can be formed by using, for example, an SOI substrate in which the insulating layer 102 is embedded as an insulating layer. First, the source 103, the drain 104, and the thin line portion 105 can be formed by finely processing the SOI layer on the buried insulating layer of the SOI substrate by a known lithography technique and etching technique. Further, after these patterns are formed, the insulating layer 106 can be formed by depositing silicon oxide by, for example, a well-known CVD method or sputtering method. After the insulating layer 106 is formed in this manner, a film of a predetermined metal material is formed on the insulating layer 106, and this metal film is processed by a known lithography technique and etching technique, The gate electrode 107 can be formed.

次に、図１に示すように構成された単電子トランジスタの動作原理について、図３を用いて説明する。一般に、半導体より構成された細線などの寸法が小さくなると、量子サイズ効果（量子効果）によりエネルギーバンドの禁制帯が広がる。図３（ａ）に示すように、量子サイズ効果が生じるような微小な細線部１０５の両端に、半導体よりなる細線部１０５より大きなソース１０３及びドレイン１０４が接続された状態とすると、これらの伝導帯は、図３（ｂ）に示す状態となる。ここで、図３（ａ）に示すように、ソース１０３に負の電圧が印加され、ドレイン１０４は接地された状態とすると、図３（ｂ）に示すように、ソース１０３には、複数の電子が存在する状態となる。図３（ｂ）に示すエネルギーバンドの状態では、ソース１０３に存在する電子にとって、細線部１０５の禁制帯はエネルギーバリアとなる。このエネルギーバリアの高さが熱エネルギーよりも高いとき、上記電子は細線部１０５を通過することができない。 Next, the operation principle of the single-electron transistor configured as shown in FIG. 1 will be described with reference to FIG. In general, when the size of a thin wire or the like made of a semiconductor is reduced, the forbidden band of the energy band is widened by the quantum size effect (quantum effect). As shown in FIG. 3A, when a source 103 and a drain 104 larger than the fine wire portion 105 made of a semiconductor are connected to both ends of a fine wire portion 105 that causes a quantum size effect, these conductions are obtained. The band is in the state shown in FIG. Here, when a negative voltage is applied to the source 103 and the drain 104 is grounded as shown in FIG. 3A, the source 103 includes a plurality of sources as shown in FIG. Electrons are present. In the state of the energy band shown in FIG. 3B, the forbidden band of the thin line portion 105 becomes an energy barrier for electrons existing in the source 103. When the height of the energy barrier is higher than the thermal energy, the electrons cannot pass through the thin line portion 105.

上述した状態において、図３には示していないゲート電極に正の電圧を印加し、細線部１０５に電界が印加された状態とすると、細線部１０５の中央部のエネルギーバリア（エネルギーバンド）が小さくなる。一方、ソース１０３，ドレイン１０４と接続している細線部１０５の両端のエネルギーバリアは、上述したように電界が印加されても変化しない。これは、この接続部分のエネルギーバリアの大きさ（高さ）が、量子サイズ効果により決定されるためである。この結果、上述したように電界が印加されると、図３（ｃ）に示すように、細線部１０５のエネルギーバリアは、放物線的に中央部が小さくなり、エネルギーバンドがソース１０３のフェルミエネルギーよりも小さい領域が、図３（ｄ）に示す等価的な単電子トランジスタの単電子島７０１となる。また、フェルミエネルギーよりも高いトンネル障壁となっている領域が、等価的にトンネル接合７０２，トンネル接合７０３となる。 In the state described above, when a positive voltage is applied to a gate electrode not shown in FIG. 3 and an electric field is applied to the thin line portion 105, the energy barrier (energy band) at the center of the thin line portion 105 is small. Become. On the other hand, the energy barriers at both ends of the thin wire portion 105 connected to the source 103 and the drain 104 do not change even when an electric field is applied as described above. This is because the size (height) of the energy barrier in this connection portion is determined by the quantum size effect. As a result, when an electric field is applied as described above, as shown in FIG. 3C, the energy barrier of the thin line portion 105 becomes parabolically smaller at the center, and the energy band is smaller than the Fermi energy of the source 103. The smaller region is a single electron island 701 of an equivalent single electron transistor shown in FIG. In addition, a region that is a tunnel barrier higher than Fermi energy is equivalent to a tunnel junction 702 and a tunnel junction 703.

このように、等価的に単電子トランジスタが形成された状態で、正のゲート電圧による電界の印加により、クーロンブロッケードで決定される帯電エネルギーに等しい状態にまで、細線部１０５の中央部におけるエネルギーバンドを小さくすれば、１つの電子がトンネル障壁（等価的なトンネル接合）を通過し、１つの電子の電動が可能な状態となる。この状態よりさらにゲート電圧を高くすると、クーロンブロッケード状態により、１つの電子が細線部１０５に形成された等価的な単電子島７０２に蓄積され、電子は伝導できなくなる。このとき、単電子島７０２に蓄積された１つの電子による帯電エネルギーの増加分、単電子島におけるエネルギーが上昇する。 Thus, in the state where the single-electron transistor is equivalently formed, the energy band in the central portion of the thin wire portion 105 is obtained by applying an electric field with a positive gate voltage to a state equal to the charging energy determined by the Coulomb blockade. If one is reduced, one electron passes through the tunnel barrier (equivalent tunnel junction), and one electron can be driven. When the gate voltage is further increased from this state, one electron is accumulated in an equivalent single electron island 702 formed in the thin wire portion 105 due to the Coulomb blockade state, and the electron cannot be conducted. At this time, the energy in the single electron island is increased by the increase in charging energy by one electron accumulated in the single electron island 702.

この状態で、等価的な単電子島７０２に蓄積された１つの電子による帯電エネルギーの増加分に等しいエネルギーを、ゲート電圧の増加により与えて細線部１０５の伝導帯を下げ、ソース１０３におけるフェルミエネルギーと帯電エネルギーとが等しい状態となれば、再度１つの電子が伝導する状態となる。このように、ゲート（ゲート−ソース間）電圧の増加に対し、図８に示したような周期的な電流特性が得られるようになり、図１に示す単電子トランジスタによれば、クーロンブロッケードを利用した単電子トランジスタの動作が可能となる。 In this state, energy equal to the increase in charging energy by one electron accumulated in the equivalent single-electron island 702 is given by increasing the gate voltage to lower the conduction band of the thin line portion 105, and the Fermi energy in the source 103 is reduced. If the charging energy and the charging energy are equal, one electron is again conducted. Thus, the periodic current characteristic as shown in FIG. 8 can be obtained with respect to the increase in the gate (gate-source) voltage. According to the single electron transistor shown in FIG. The single electron transistor used can be operated.

なお、上述した説明では、ソース１０３に負の電圧が印加され、ドレイン１０４は接地された状態とすることで、ゲート電圧が印加されていなくてもソース１０３に電子が存在する状態の場合について説明したが、これに限るものではない。例えば、ソース１０３に０Ｖ，ドレイン１０４に１Ｖが印加され、ソース１０３に電子が存在していない場合であっても、ソース電圧に対して正のゲート電圧がゲート電極１０７に印加された状態とすることで、ソース１０３に電子が誘起された状態となり、前述同様の動作が可能である。なお、量子サイズ効果の結果により細線部１０５の両端に形成されるトンネル障壁は、環境の温度により加わる熱エネルギーより高い状態となっていればよい。このトンネル障壁の大きさは、細線部１０５の断面寸法に反比例するので、前述したように、断面寸法は、熱エネルギーに対応して設計すればよい。例えば、より高温で動作可能とするためには、細線部１０５の断面寸法をより小さくすればよい。 Note that in the above description, a case where a negative voltage is applied to the source 103 and the drain 104 is grounded so that electrons exist in the source 103 even when no gate voltage is applied is described. However, it is not limited to this. For example, even when 0 V is applied to the source 103, 1 V is applied to the drain 104, and no electrons are present in the source 103, a positive gate voltage with respect to the source voltage is applied to the gate electrode 107. Thus, electrons are induced in the source 103, and the same operation as described above is possible. Note that the tunnel barrier formed at both ends of the thin wire portion 105 as a result of the quantum size effect only needs to be in a state higher than the thermal energy applied by the temperature of the environment. Since the size of the tunnel barrier is inversely proportional to the cross-sectional dimension of the thin wire portion 105, the cross-sectional dimension may be designed corresponding to the thermal energy as described above. For example, in order to enable operation at a higher temperature, the cross-sectional dimension of the thin wire portion 105 may be made smaller.

ところで、図１に示す単電子トランジスタでは、基板１０１の平面上で、ソース１０３からドレイン１０４の方向に垂直な方向の中央部に細線部１０５が配置されているようにしたが、これに限るものではない。例えば、図４に示すように、基板１０１の平面上で、ソース１０３からドレイン１０４の方向に垂直な方向の、ソース１０３及びドレイン１０４の一方の側に接して細線部４０５が配置されているようにしてもよい。ソース及びドレインに対して、細線部はいずれの位置に配置されていてもよい。このように、本実施の形態における単電子トランジスタによれば、製造上、高い位置精度が必要とならず、より容易に製造することが可能である。また、酸化により細線部の両端にトンネル接合を形成する必要もない。従って、上記単電子トランジスタにおいては、酸化による様々な問題も発生しない状態で製造可能である。 By the way, in the single electron transistor shown in FIG. 1, the thin line portion 105 is arranged in the center portion in the direction perpendicular to the direction from the source 103 to the drain 104 on the plane of the substrate 101. However, the present invention is not limited to this. is not. For example, as shown in FIG. 4, the thin line portion 405 is disposed on one side of the source 103 and the drain 104 in a direction perpendicular to the direction from the source 103 to the drain 104 on the plane of the substrate 101. It may be. The thin line portion may be arranged at any position with respect to the source and the drain. Thus, according to the single electron transistor in the present embodiment, high positional accuracy is not required in manufacturing, and it can be manufactured more easily. Further, it is not necessary to form tunnel junctions at both ends of the thin line portion by oxidation. Therefore, the single electron transistor can be manufactured without causing various problems due to oxidation.

また、図１に示す単電子トランジスタでは、基板１０１の平面のソース１０３からドレイン１０４の方向に垂直な方向において、細線部１０５よりソース１０３及びドレイン１０５の寸法が大きくなるようにしたが、これに限るものではない。例えば、図５（ａ）の断面図に示すように、基板１０１の上において、細線部１０５よりソース１０３及びドレイン１０５の方が厚く形成され、図５（ｂ）に示すように、基板１０１の平面におけるソース１０３からドレイン１０４の方向に垂直な方向の寸法（幅）は、同一に形成されていてもよい。このようにすることで、基板１０１の平面方向における単電子トランジスタ全体の寸法を小さくできるので、より多くの単電子トランジスタを同一基板の上に集積させることが可能となる。なお、ソース１０３及びドレイン１０５が細線部１０５より厚く形成されていれば、細線部１０５の幅がソース１０３及びドレイン１０５より大きくてもよい。 In the single-electron transistor shown in FIG. 1, the dimensions of the source 103 and the drain 105 are made larger than those of the thin line portion 105 in the direction perpendicular to the direction of the source 103 to the drain 104 on the plane of the substrate 101. It is not limited. For example, as shown in the cross-sectional view of FIG. 5A, the source 103 and the drain 105 are formed thicker than the thin line portion 105 on the substrate 101, and as shown in FIG. The dimension (width) in the direction perpendicular to the direction from the source 103 to the drain 104 on the plane may be the same. In this way, the overall size of the single electron transistor in the planar direction of the substrate 101 can be reduced, so that more single electron transistors can be integrated on the same substrate. Note that the width of the thin line portion 105 may be larger than that of the source 103 and drain 105 as long as the source 103 and drain 105 are formed thicker than the thin line portion 105.

ところで、より微細な細線部をソース及びドレインと一体に形成しようとすると、図６に示すように、細線部１０５とソース１０３との境界部及び細線部１０５とドレイン１０４との境界部が、丸みを帯びた状態となる。この部分の曲率半径Ｒが、細線部１０３の直線部の長さＬ程度となると、トンネル障壁が低くなるので、熱揺らぎによって電子がトンネル障壁を越える場合がある。従って、上記Ｒは、可能な限り小さくした方がよい。 By the way, when trying to form a finer fine line part integrally with the source and the drain, as shown in FIG. 6, the boundary part between the fine line part 105 and the source 103 and the boundary part between the fine line part 105 and the drain 104 are rounded. It will be in a state of taking When the radius of curvature R of this portion is about the length L of the straight line portion of the thin wire portion 103, the tunnel barrier becomes low, and thus electrons may exceed the tunnel barrier due to thermal fluctuation. Therefore, it is preferable to make R as small as possible.

なお、上述では、ソース，細線部，及びドレインが一体に形成されている場合について例示したが、これに限るものではなく、各々個別に形成されていてもよい。また、ソースと細線部との界面及びドレインと細線部との界面に、トンネル障壁として機能する絶縁層が形成されていてもよい。このように構成することで、ゲート電圧などが印加されていなくてもトンネル障壁（トンネル接合）が形成され、細線部に単電子島が形成された状態となる。また、一体に形成したソース，細線部，ドレインの表面を酸化して絶縁層が形成されるようにしてもよい。酸化の量が微量であれば、酸化により発生する応力の影響を小さくできるようになる。 In the above description, the case where the source, the thin line portion, and the drain are integrally formed has been illustrated. However, the present invention is not limited to this and may be formed individually. Further, an insulating layer functioning as a tunnel barrier may be formed at the interface between the source and the fine line portion and at the interface between the drain and the fine line portion. With this configuration, a tunnel barrier (tunnel junction) is formed even when a gate voltage or the like is not applied, and a single electron island is formed in the thin line portion. Alternatively, the insulating layer may be formed by oxidizing the surfaces of the integrally formed source, thin line portion, and drain. If the amount of oxidation is small, the influence of stress generated by oxidation can be reduced.

また、上記では、伝導する素電荷が電子の場合について説明したが、これに限るものではなく、ゲート電圧に印加する電圧の極性を逆にすることで、正孔を素電荷として動作させることができる。また、上述では、ソース，ドレイン，及び細線部が、シリコンから構成されている場合について説明したが、これに限るものではなく、これらは、他の半導体材料から構成されていてもよい。また、ソース，ドレイン，及び細線部が、各々異なる半導体材料から構成されていてもよい。また、上述ではゲート電極１０７を設けるようにしたが、これに限るものではなく、基板１０１をゲート電極として利用することも可能である。 In the above description, the case where the elementary charge to be conducted is an electron has been described. However, the present invention is not limited to this, and it is possible to operate holes as elementary charges by reversing the polarity of the voltage applied to the gate voltage. it can. In the above description, the case where the source, drain, and thin line portion are made of silicon has been described. However, the present invention is not limited to this, and these may be made of other semiconductor materials. Further, the source, the drain, and the thin line portion may be made of different semiconductor materials. Although the gate electrode 107 is provided in the above description, the present invention is not limited to this, and the substrate 101 can be used as the gate electrode.

本発明の実施の形態における単電子トランジスタの構成例を示す断面図（ａ），（ｂ），（ｃ），及び平面図（ｄ）である。It is sectional drawing (a), (b), (c) which shows the structural example of the single electron transistor in embodiment of this invention, and a top view (d). 図１の単電子トランジスタの動作状態を示す特性図である。It is a characteristic view which shows the operation state of the single electron transistor of FIG. 図１の単電子トランジスタの動作原理について説明する説明図である。It is explanatory drawing explaining the principle of operation of the single electron transistor of FIG. 本発明の実施の形態における他の単電子トランジスタの構成例示す平面図である。It is a top view which shows the structural example of the other single electron transistor in embodiment of this invention. 本発明の実施の形態における他の単電子トランジスタの構成例示す断面図（ａ），及び平面図（ｂ）である。It is sectional drawing (a) and the top view (b) which show the structural example of the other single electron transistor in embodiment of this invention. 本発明の実施の形態における単電子トランジスタの部分構成例を示す平面図である。It is a top view which shows the example of a partial structure of the single electron transistor in embodiment of this invention. 一般的な単電子トランジスタの等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of a general single electron transistor. 単電子トランジスタのゲート・ソース間電圧Ｖ_gsを変化させたときの、ソース・ドレイン間の電流Ｉ_dの振動の状態を示す特性図である。When changing the gate-source voltage V _gs of the single electron transistor is a characteristic diagram showing a state of oscillation of the current I _d between the source and the drain. 従来よりある単電子トランジスタの製造方法例を示す工程図である。It is process drawing which shows the example of the manufacturing method of a conventional single electron transistor. 従来よりある単電子トランジスタの構成例を示す構成図である。It is a block diagram which shows the structural example of a conventional single electron transistor.

Explanation of symbols

１０１…基板、１０２…絶縁層、１０３…ソース、１０４…ドレイン、１０５…細線部、１０６…絶縁層、１０７…ゲート電極。
DESCRIPTION OF SYMBOLS 101 ... Substrate, 102 ... Insulating layer, 103 ... Source, 104 ... Drain, 105 ... Fine wire part, 106 ... Insulating layer, 107 ... Gate electrode.

Claims

A source and a drain formed of a semiconductor formed on a substrate and spaced apart from each other;
A thin line portion made of a semiconductor disposed between the source and the drain and connected to the source and the drain;
And at least a gate electrode disposed so as to be insulated and separated from the thin wire portion,
Said source, said dividing portion, and the drain of a cross section perpendicular to the arrayed direction, the width and height of the fine line portion is formed smaller than the width and height of the source and drain, the source and A single-electron transistor characterized by being formed uniformly between the drains and having a size within a range in which a quantum effect is manifested.

In the single-electron transistor according to claim 1 Symbol placement,
The single-electron transistor, wherein the substrate is a gate electrode.