JP3200152B2 - Differential input circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は差動入力回路に係り、特
に差動入力信号のコモンモード動作範囲を広くする技術
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential input circuit, and more particularly to a technique for extending a common mode operation range of a differential input signal.
【０００２】[0002]
【従来の技術】差動信号を入力とする差動入力回路は、
従来より電界効果トランジスタ（ＦＥＴ）やバイポーラ
トランジスタを用いた差動対により実現されてきたが、
差動対を構成するＦＥＴのゲート・ソース電圧Ｖgsやバ
イポーラトランジスタのベース・エミッタ電圧Ｖbeのた
め、差動入力信号の入力のコモンモード動作範囲に制限
があった。そこで、これを改善するために、Ｐａｒｄｏ
ｅｎ，“Ａ Ｒａｉｌ−ｔｏ−Ｒａｉｌ Ｉｎｐｕｔ／
ＯｕｔｐｕｔＣＭＯＳ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅ
ｒ”、ＩＥＥＥ ＪＳＳＣ Ｖｏｌ．２５ Ｎｏ．２
ｐｐ．５０１−５０４（Ｆｉｇ．１参照）で述べられて
いるように２組の各々異なる導電型の差動対の出力を電
流加算することにより、入力差動信号のコモンモード電
位の動作範囲を広げる方法が考案された。2. Description of the Related Art A differential input circuit that receives a differential signal as an input signal includes:
Conventionally, it has been realized by a differential pair using a field effect transistor (FET) or a bipolar transistor.
Because of the gate-source voltage V gs of the FET constituting the differential pair and the base-emitter voltage V be of the bipolar transistor, the common mode operation range of the input of the differential input signal is limited. Therefore, in order to improve this, Pardo
en, "A Rail-to-Rail Input /
OutputCMOS Power Amplifier
r ", IEEE JSSC Vol.25 No.2
pp. 501-504 (see FIG. 1), a method of extending the operating range of a common mode potential of an input differential signal by adding currents of outputs of two sets of differential pairs of different conductivity types. Was devised.
【０００３】しかしながら、このような方法では２組の
各々異なる導電型の差動対の出力電流の方向が逆である
ため、必ず電流加算回路が必要となるので、部品点数が
多くなり、回路規模が大きくなるという欠点があった。
また、異なる導電型の差動対の一方がほとんど動作せず
他方が支配的に動作する入力のコモンモード電位の動作
点や両方が動作するコモンモード電位の動作点におい
て、各差動対の電流源のマッチング誤差や電流加算回路
の誤差のため、差動で得られる出力電流の和が入力のコ
モンモード電位の動作点に依存してばらついてしまうと
いう欠点があった。このため、抵抗負荷を持つ差動増幅
回路に適用した場合には出力動作点のばらつきとなって
いた。However, in such a method, since the directions of the output currents of the two differential pairs of different conductivity types are opposite to each other, a current adding circuit is always required, so that the number of parts increases and the circuit scale increases. However, there was a drawback that the
In addition, at the operating point of the common mode potential of the input where one of the differential pairs of different conductivity types hardly operates and the other operates dominantly, or at the operating point of the common mode potential where both operate, There is a drawback that the sum of the output currents obtained by the differential operation varies depending on the operating point of the input common mode potential due to the source matching error and the error of the current adding circuit. For this reason, when applied to a differential amplifier circuit having a resistive load, the output operating point varies.
【０００４】[0004]
【発明が解決しようとする課題】このように、従来の差
動入力装置にあっては、電流加算回路を必要とするので
回路規模が増大してしまい、小形、軽量化を図れず、ま
た、コスト的に高価なものとなってしまう。また、差動
が得られる出力電流の和がコモンモード入力動作点に依
存してばらついてしまい、安定な出力が得られないとい
う問題点があった。As described above, the conventional differential input device requires a current adding circuit, so that the circuit scale is increased, so that the size and weight cannot be reduced. It is expensive in terms of cost. Further, there is a problem that the sum of the output currents at which the differential can be obtained varies depending on the common mode input operating point, and a stable output cannot be obtained.
【０００５】この発明はこのような従来の課題を解決す
るためになされたもので、その目的とするところは、電
流加算回路を必要とせず、また、差動で得られる出力電
流の和がコモンモード入力動作点に依存せず、更に、入
力のコモンモード電位の動作範囲が広い差動入力回路を
提供することにある。The present invention has been made to solve such a conventional problem. It is an object of the present invention to eliminate the need for a current adding circuit and to obtain a common output current obtained by differential operation. It is another object of the present invention to provide a differential input circuit which has a wide operating range of an input common mode potential regardless of a mode input operating point.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力電圧に応じた電圧がゲート電極に与
えられるトランジスタを電流源に接続して第１の差動対
を構成し、導電型の異なるトランジスタの互いのソース
電極間を接続してなるトランジスタ回路を前記電流源に
接続し、前記第１の差動対と並列接続して第２の差動対
を構成し、前記第２の差動対を構成するトランジスタの
内、前記第１の差動対を構成するトランジスタと同じ導
電型のトランジスタのゲート電極に、バイアス電圧を与
えることを特徴とする差動入力回路である。In order to achieve the above object, according to the present invention, a first differential pair is formed by connecting a transistor having a voltage corresponding to an input voltage to a gate electrode to a current source, A transistor circuit formed by connecting source electrodes of transistors of different conductivity types is connected to the current source, and connected in parallel with the first differential pair to form a second differential pair. A differential input circuit characterized in that a bias voltage is applied to a gate electrode of a transistor having the same conductivity type as a transistor forming the first differential pair among transistors forming two differential pairs.
【０００７】更に、本発明は、入力電圧に応じた電圧が
ベース電極に与えられるトランジスタを電流源に接続し
て第１の差動対を構成し、導電型の異なるトランジスタ
の互いのエミッタ電極間を接続してなるトランジスタ回
路を前記電流源に接続し、前記第１の差動対と並列接続
して第２の差動対を構成し、前記第２の差動対を構成す
るトランジスタの内、前記第１の差動対を構成するトラ
ンジスタと同じ導電型のトランジスタのベース電極に、
バイアス電圧を与えることを特徴とする差動入力回路で
ある。Further, according to the present invention, a transistor in which a voltage corresponding to an input voltage is applied to a base electrode is connected to a current source to form a first differential pair. Is connected to the current source, and is connected in parallel with the first differential pair to form a second differential pair. Of the transistors forming the second differential pair, A base electrode of a transistor of the same conductivity type as the transistor forming the first differential pair;
This is a differential input circuit characterized by applying a bias voltage.
【０００８】[0008]
【作用】上述の如く構成すれば、入力信号のコモンモー
ド電位Ｖc が第３、第５の各ＦＥＴのストッショルド電
位の和よりも低いときには、第３〜第６のＦＥＴはオフ
となり、第１、第２のＦＥＴによる差動対のみによって
動作する。そして、コモンモード電位Ｖc がＶDD−｜Ｖ
thp ｜（ただし、ＶDDは電源電位、Ｖthp は第１、第２
のＦＥＴのストッショルド電位）よりも高くなると、第
１、第２のＦＥＴはオフとなり、第３、第５のＦＥＴ、
及び第４、第６のＦＥＴで構成される差動回路のみが動
作する。また、コモンモード電位Ｖc が第３、第５のス
レッショルド電位の和より高く、ＶDD−｜Ｖthp ｜より
も低い時は、第１、第２のＦＥＴによる差動対と第３〜
第６のＦＥＴで構成される差動回路はともに動作する。[Action] When configured as described above, the common mode voltage V c is a third input signal, when less than the sum of Sutosshorudo potential of the fifth each FET of the third to sixth FET is turned off, first , And operates only with the differential pair of the second FET. Then, the common mode potential V c becomes V DD − | V
thp | (where V DD is the power supply potential and V thp is the first and second
, The first and second FETs are turned off, and the third and fifth FETs are turned off.
Only the differential circuit composed of the fourth and sixth FETs operates. The common mode potential V c is 3, higher than the sum of the fifth threshold voltage, V DD - | V thp | is lower than the first differential pair and the third to the second of the FET
The differential circuit constituted by the sixth FET operates together.
【０００９】このとき、第１のＦＥＴのドレインと第６
のＦＥＴのドレインが接続され、第２のＦＥＴのドレイ
ンと第５のＦＥＴのドレインが接続されているので、電
流の方向が一致し、電流加算回路は不必要となる。At this time, the drain of the first FET is connected to the sixth FET.
The drain of the second FET is connected to the drain of the second FET, and the drain of the fifth FET is connected to the drain of the fifth FET. Therefore, the directions of the currents match, and the current adding circuit is unnecessary.
【００１０】また、共通の電流源から電流が供給される
ので、差動で得られる出力電流の和が、電流源のマッチ
ング誤差によってばらつくことはなくなる。Further, since the current is supplied from the common current source, the sum of the differential output currents does not vary due to the matching error of the current sources.
【００１１】ＦＥＴに代えてバイポーラトランジスタを
用いて構成した場合も同様である。The same applies to the case where a bipolar transistor is used instead of the FET.
【００１２】[0012]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明が適用された差動入力回路の第１実
施例を示す構成図である。この第１実施例はバイアス電
圧を入力電圧に応じて与えるものである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram showing a first embodiment of a differential input circuit to which the present invention is applied. In the first embodiment, a bias voltage is applied according to an input voltage.
【００１３】図示のように、電源ＶDDには電流源Ｉ１が
接続され、該電流源Ｉ１の出力端は４方向に分岐してい
る。そして、この分岐先は、Ｐ−ＭＯＳＦＥＴ（Ｍ１）
のソースと、Ｐ−ＭＯＳＦＥＴ（Ｍ２）のソースと、Ｎ
−ＭＯＳＦＥＴ（Ｍ３）のドレインと、Ｎ−ＭＯＳＦＥ
Ｔ（Ｍ４）に接続されている。As shown, a current source I1 is connected to a power supply V DD, and an output terminal of the current source I1 is branched in four directions. The branch destination is a P-MOSFET (M1)
, The source of the P-MOSFET (M2), and N
-Drain of MOSFET (M3) and N-MOSFE
T (M4).
【００１４】また、ＦＥＴ（Ｍ１，Ｍ３）のゲートは、
入力端Ｔ１と接続されており、この入力端Ｔ１はバイア
ス回路Ｂ１とも接続されている。一方、ＦＥＴ（Ｍ２，
Ｍ４）のゲートは、入力端Ｔ２と接続されており、この
入力端Ｔ２はバイアス回路Ｂ１とも接続される。The gates of the FETs (M1, M3) are:
The input terminal T1 is connected to the input terminal T1, and the input terminal T1 is also connected to the bias circuit B1. On the other hand, FET (M2,
The gate of M4) is connected to the input terminal T2, and the input terminal T2 is also connected to the bias circuit B1.
【００１５】そして、ＦＥＴ（Ｍ３）のソースはＰ−Ｍ
ＯＳＦＥＴ（Ｍ５）のソースに接続され、このＦＥＴ
（Ｍ５）のドレインは、ＦＥＴ（Ｍ２）のドレイン、及
び出力端Ｔ４と接続される。また、ＦＥＴ（Ｍ４）のソ
ースは、Ｐ−ＭＯＳＦＥＴ（Ｍ６）のソースに接続さ
れ、このＦＥＴ（Ｍ６）のドレインは第１のＦＥＴ（Ｍ
１）のドレイン、及び出力端Ｔ３と接続されている。The source of the FET (M3) is PM
This FET is connected to the source of the OSFET (M5).
The drain of (M5) is connected to the drain of FET (M2) and the output terminal T4. The source of the FET (M4) is connected to the source of the P-MOSFET (M6), and the drain of the FET (M6) is connected to the first FET (M6).
1) and the output terminal T3.
【００１６】また、ＦＥＴ（Ｍ５，Ｍ６）のゲートはバ
イアス電圧Ｖb を発生するバイアス回路Ｂ１と接続さ
れ、該バイアス回路の制御下で動作するようになってい
る。The gates of the FETs (M5, M6) are connected to a bias circuit B1 for generating a bias voltage Vb , and operate under the control of the bias circuit.
【００１７】次に、本実施例の作用について説明する。Next, the operation of the present embodiment will be described.
【００１８】いま、Ｎ−ＭＯＳＦＥＴ（Ｍ３，Ｍ４）の
スレッショルド電圧をＶthn 、Ｐ−ＭＯＳＦＥＴ（Ｍ
１，Ｍ２，Ｍ５，Ｍ６）のスレッショルド電圧をＶthp
とし、また、入力信号のコモンモード電圧Ｖc を、両入
力端Ｔ１，Ｔ２の入力電位Ｖ１，Ｖ２の平均値とする。
即ち、 Ｖc ＝（Ｖ１＋Ｖ２）／２ …(1) である。Now, the threshold voltages of the N-MOSFETs (M3, M4) are set to V thn and the P-MOSFET (M
1, M2, M5, M6) to V thp
And then, also, the common mode voltage V c of the input signal, the average value of the input voltage V1, V2 of the two input terminals T1, T2.
That is, Vc = (V1 + V2) / 2 (1).
【００１９】そして、回路の最低電位（通常ＧＮＤ電
位、あるいはマイナス側電源電位）をＶssとし、この電
位Ｖssに対して電位ＶcがＶthn ＋｜Ｖthp ｜よりも低
い時にはＦＥＴ（Ｍ３，Ｍ４，Ｍ５，Ｍ６）はすべてオ
フ状態となる。したがって、ＦＥＴ（Ｍ１，Ｍ２）で構
成される差動対が従来通りの差動回路として動作する。
すなわち、入力端Ｔ１の電位Ｖ１が入力端Ｔ２の電位Ｖ
２よりも高いときには、ＦＥＴ（Ｍ１）のゲート・ソー
ス間電圧（以下、Ｖgsという）よりもＦＥＴ（Ｍ２）の
電圧Ｖgsの方が大きくなるので、電流源Ｉ１からの出力
電流は、ＦＥＴ（Ｍ２）側に多く流れるように分配さ
れ、出力端Ｔ３，Ｔ４から出力される。[0019] Then, the lowest potential of the circuit (normally GND potential or negative power supply potential) and the V ss, the potential V c for this potential V ss is V thn + | V thp | when lower than the FET (M3 , M4, M5, M6) are all turned off. Therefore, the differential pair constituted by the FETs (M1, M2) operates as a conventional differential circuit.
That is, the potential V1 of the input terminal T1 becomes the potential V of the input terminal T2.
When the voltage is higher than 2, the voltage V gs of the FET (M2) becomes larger than the gate-source voltage (hereinafter referred to as V gs ) of the FET (M1). It is distributed so as to flow more to the (M2) side, and is output from the output terminals T3 and T4.
【００２０】そして、電位Ｖc がＶDD−｜Ｖthp ｜より
も高くなると、ＦＥＴ（Ｍ１，Ｍ２）で構成される差動
対はオフ状態となる。このとき、ＦＥＴ（Ｍ３，Ｍ５）
のゲート・ソース間には電圧（Ｖ１−Ｖb2）が印加さ
れ、ＦＥＴ（Ｍ４，Ｍ６）のゲート・ソース間には電圧
（Ｖ２−Ｖb1）が印加される。ここで、Ｖb2は、Ｖ2 に
連動し、Ｖb1はＶ1 に連動するようバイアス回路で制御
されている。[0020] Then, the potential V c is V DD - | V thp | becomes higher than the differential pair comprised of FET (M1, M2) are turned off. At this time, the FETs (M3, M5)
, A voltage (V1- Vb2 ) is applied between the gate and the source, and a voltage (V2- Vb1 ) is applied between the gate and the source of the FETs (M4, M6). Here, V b2 is controlled by a bias circuit so as to link with V 2 , and V b1 is linked with V 1 .
【００２１】従って、入力電位Ｖ１とＶ２とで、大きい
電位の入力をもつ方のゲート・ソース間電圧が大きくな
る。そして、電流源Ｉ１からの電流は、ゲート・ソース
間の電圧の大きさに応じてＦＥＴ（Ｍ３，Ｍ５）側、及
びＦＥＴ（Ｍ４，Ｍ６）側に分配されるので、入力電位
Ｖ１，Ｖ２の大きさに応じて電流が分配されることにな
り、差動回路として動作する。Therefore, the voltage between the gate and the source having the input of the larger potential becomes larger between the input potentials V1 and V2. The current from the current source I1 is distributed to the FETs (M3, M5) and the FETs (M4, M6) according to the magnitude of the voltage between the gate and the source. The current is distributed according to the magnitude, and the circuit operates as a differential circuit.
【００２２】また、ＦＥＴ（Ｍ５）のドレインが出力端
Ｔ４に接続され、ＦＥＴ（Ｍ６）のドレインが出力端Ｔ
３に接続されるのは、ＦＥＴ（Ｍ１，Ｍ２）で構成され
る差動対と方向性を一致させるためである。The drain of the FET (M5) is connected to the output terminal T4, and the drain of the FET (M6) is connected to the output terminal T4.
The connection to 3 is made to match the directionality with the differential pair constituted by the FETs (M1, M2).
【００２３】このようにして、本実施例では、入力端Ｔ
１，Ｔ２の電位Ｖ１，Ｖ２が高くなり、ＦＥＴ（Ｍ１，
Ｍ２）がオフとなった場合でも、ＦＥＴ（Ｍ３〜Ｍ６）
で構成される差動対によって動作させることができる。
従って、動作範囲の広い差動入力回路を実現できる。As described above, in this embodiment, the input terminal T
1, T2 potentials V1 and V2 increase, and FETs (M1,
Even when M2) is turned off, FETs (M3 to M6)
Can be operated by a differential pair composed of
Therefore, a differential input circuit having a wide operation range can be realized.
【００２４】また、ＦＥＴ（Ｍ１，Ｍ２）で構成される
差動対と、ＦＥＴ（Ｍ３〜Ｍ６）で構成される差動回路
は、ともに出力電流の向きが同じであるので、電流加算
回路は不必要となる。従って、回路の部品点数が減り、
縮小化、低コスト化を図ることができる。Further, since the differential pair composed of the FETs (M1, M2) and the differential circuit composed of the FETs (M3 to M6) have the same output current direction, the current adding circuit is It is unnecessary. Therefore, the number of circuit components is reduced,
Reduction in size and cost can be achieved.
【００２５】また、電位Ｖc （(1) 式参照）がＶDD−｜
Ｖthp ｜よりも低く、かつ、Ｖthn ＋｜Ｖthp ｜より高
い場合には、ＦＥＴ（Ｍ１，Ｍ２）で構成される差動対
と、ＦＥＴ（Ｍ３〜Ｍ６）で構成される差動対がともに
動作状態となる。この際においても、当該差動回路には
唯一の電流源Ｉ１からのみ電流が与えられるので、差動
で得られる出力電流の和は一定であり出力がばらつくこ
とはない。The potential V c (see equation (1)) is V DD − |
If it is lower than V thp | and higher than V thn + | V thp |, a differential pair composed of FETs (M1, M2) and a differential pair composed of FETs (M3 to M6) Are both in operation. Also in this case, since the current is supplied to only the current source I1 to the differential circuit, the sum of the output currents obtained by the differential is constant and the output does not vary.
【００２６】図２は、前記第１実施例のバイアス回路Ｂ
１の具体的な例を示す構成図である。同図に示すバイア
ス回路Ｂ１は、入力端Ｔ１の電位をレベルシフトして、
ＦＥＴ（Ｍ６）のゲートに印加するためのバイアス電位
Ｖb1を発生するレベルシフ回路Ｌ１と、入力端Ｔ２の電
位をレベルシフトして、ＦＥＴ（Ｍ５）のゲートに印加
するためののバイアス電位Ｖb2を発生するレベルシフト
回路Ｌ２とで構成されている。FIG. 2 shows the bias circuit B of the first embodiment.
1 is a configuration diagram illustrating a specific example of FIG. The bias circuit B1 shown in the figure shifts the potential of the input terminal T1 by level,
A level shift circuit L1 for generating the bias potential V b1 to be applied to the gate of the FET (M6), and level shifting the potential of the input terminal T2, the bias potential V b2 of the order applied to the gate of the FET (M5) And a level shift circuit L2 that generates
【００２７】図３、図４は、前記第１実施例の変形例を
示しており、図３では、バイアス回路Ｂ１が入力端Ｔ１
の端子電位Ｖ１を用いて、ＦＥＴ（Ｍ５，Ｍ６）のゲー
トに印加するバイアス電位Ｖb を発生する例を示してい
る。また、これとは反対に図４では、バイアス回路Ｂ１
が入力端Ｔ２の端子電子Ｖ２を用いて、ＦＥＴ（Ｍ５，
Ｍ６）のゲートに印加する電位を発生する例を示してい
る。FIGS. 3 and 4 show a modification of the first embodiment. In FIG. 3, a bias circuit B1 is connected to an input terminal T1.
Using the terminal potential V1, shows an example for generating a bias potential V b applied to the gate of the FET (M5, M6). On the contrary, in FIG. 4, the bias circuit B1
Using the terminal electron V2 of the input terminal T2, the FET (M5,
M6) shows an example of generating a potential to be applied to the gate.
【００２８】図５は、本発明の第２実施例を示す構成図
であり、図２に示した回路を差動増幅回路に適用した例
である。この例では、導電型が図２の例に対して反対と
なっている。即ち、ＦＥＴ（Ｍ１，Ｍ２，Ｍ５，Ｍ６）
がＮ−ＭＯＳであり、ＦＥＴ（Ｍ３，Ｍ４）がＰ−ＭＯ
Ｓとなっている。FIG. 5 is a block diagram showing a second embodiment of the present invention, in which the circuit shown in FIG. 2 is applied to a differential amplifier circuit. In this example, the conductivity type is opposite to that of FIG. That is, FETs (M1, M2, M5, M6)
Is an N-MOS, and FETs (M3, M4) are P-MO
S.
【００２９】同図において、レベルシフト回路Ｌ１は、
電流源Ｉ２と、Ｐ−ＭＯＳＦＥＴ（Ｍ９）と、Ｐ−ＭＯ
ＳＦＥＴ（Ｍ７）との直列接続で構成され、ＦＥＴ（Ｍ
７）のゲートは入力端Ｔ１と接続される。そして、ＦＥ
Ｔ（Ｍ９）のゲートとＦＥＴ（Ｍ６）のゲートが接続さ
れている。In the figure, a level shift circuit L1 is
A current source I2, a P-MOSFET (M9), and a P-MO
SFET (M7) is connected in series, and FET (M
The gate of 7) is connected to the input terminal T1. And FE
The gate of T (M9) and the gate of FET (M6) are connected.
【００３０】一方、レベルシフト回路Ｌ２もこれと同一
の構成であり、電流源Ｉ３と、Ｐ−ＭＯＳＦＥＴ（Ｍ１
０）と、Ｐ−ＭＯＳＦＥＴ（Ｍ８）の直列接続で構成さ
れ、ＦＥＴ（Ｍ８）のゲートは入力端子（Ｔ２）に接続
されている。また、ＦＥＴ（Ｍ１０）のゲートとＦＥＴ
（Ｍ５）のゲートが接続されている。なお、抵抗Ｒ１，
Ｒ２は差動入力回路の負荷である。On the other hand, the level shift circuit L2 has the same configuration, and includes a current source I3 and a P-MOSFET (M1
0) and a P-MOSFET (M8) connected in series, and the gate of the FET (M8) is connected to the input terminal (T2). The gate of the FET (M10) and the FET
The gate of (M5) is connected. Note that the resistors R1,
R2 is a load of the differential input circuit.
【００３１】このような構成において、いま、入力端Ｔ
１の電位Ｖ１が上昇すると、ＦＥＴ（Ｍ３）のＶgs（ゲ
ート・ソース間電圧）が下がり、ＦＥＴ（Ｍ３）に流れ
込む電流量が減少する。従って、この分の電流がＦＥＴ
（Ｍ６）のゲートに流れ込み、これによってＦＥＴ（Ｍ
６）のＶgsが大きくなる。In such a configuration, the input terminal T
When the potential V1 of 1 increases, V gs (gate-source voltage) of the FET (M3) decreases, and the amount of current flowing into the FET (M3) decreases. Therefore, this amount of current is
(M6) flows into the gate of the FET (M6).
V gs of 6) increases.
【００３２】一方、入力端Ｔ２の電位Ｖ２は、電位Ｖ１
に比べて相対的に低くなるので、ＦＥＴ（Ｍ４）のＶgs
が高くなる。これによって、ＦＥＴ（Ｍ６，Ｍ４）を流
れる電流が増加し、差動増幅器として動作するのであ
る。差動出力は出力端子（Ｔ６，Ｔ７）から出力される
ことになる。On the other hand, the potential V2 of the input terminal T2 is equal to the potential V1.
V gs of the FET (M4)
Will be higher. As a result, the current flowing through the FETs (M6, M4) increases and operates as a differential amplifier. The differential output is output from the output terminals (T6, T7).
【００３３】図６は、図５で説明した実施例の第１の変
形例をバイポーラトランジスタを用い構成したもので、
トランジスタＱ１のベースには、入力端子Ｔ１の入力信
号をトランジスタＱＬ１、電流源ＩＬ１で構成されるレ
ベルシフト回路を介して、また、トランジスタＱ２のベ
ースには、入力端子Ｔ２の入力信号をトランジスタＱＬ
２、電流源ＩＬ２で構成されるレベルシフト回路を介し
て接続している。これによりコモンモード電圧ＶｃがＧ
ＮＤ電位付近となってもトランジスタＱ１，Ｑ２のコレ
クタ・エミッタ間の電圧を確保しトランジスタＱ１，Ｑ
２が抵抗Ｒ１，Ｒ２による電圧効果により飽和するのを
防ぐことができる。FIG. 6 shows a first modification of the embodiment described with reference to FIG. 5 using bipolar transistors.
The base of the transistor Q1 receives the input signal of the input terminal T1 through a level shift circuit composed of the transistor QL1 and the current source IL1, and the base of the transistor Q2 receives the input signal of the input terminal T2 through the transistor QL.
2, connected via a level shift circuit composed of a current source IL2. As a result, the common mode voltage Vc becomes G
Even when the potential is near the ND potential, the voltage between the collector and the emitter of the transistors Q1 and Q2 is secured,
2 can be prevented from being saturated by the voltage effect of the resistors R1 and R2.
【００３４】図７に示す第２の変形例のように、図５の
トランジスタＱ１，Ｑ２をダーリントン接続したトラン
ジスタＱＡ１，ＱＢ１とＱＡ２，ＱＢ２に各々置き換え
ても良い。この場合はレベルシフト回路は含まない。As in the second modification shown in FIG. 7, the transistors Q1 and Q2 in FIG. 5 may be replaced by Darlington-connected transistors QA1 and QB1 and QA2 and QB2, respectively. In this case, the level shift circuit is not included.
【００３５】図８は、本発明の第３実施例を示す構成図
であり、図１に示した差動入力回路を２段構成の演算増
幅器に適用した例を示している。FIG. 8 is a block diagram showing a third embodiment of the present invention, in which the differential input circuit shown in FIG. 1 is applied to a two-stage operational amplifier.
【００３６】同図に示すバイアス回路Ｂ１は、Ｎ−ＭＯ
ＳＦＥＴ（Ｍ７，Ｍ８）の並列接続と、Ｐ−ＭＯＳＦＥ
Ｔ（Ｍ９）、及び電流源Ｉ２とが直列に接続されて構成
されており、ＦＥＴ（Ｍ７）のゲートは入力端Ｔ１に接
続され、ＦＥＴ（Ｍ８）のゲートは入力端Ｔ２に接続さ
れている。そして、ＦＥＴ（Ｍ９）のゲートは、ＦＥＴ
（Ｍ５，Ｍ６）のゲートにそれぞれ接続されている。The bias circuit B1 shown in FIG.
Parallel connection of SFETs (M7, M8) and P-MOSFE
T (M9) and the current source I2 are connected in series, the gate of the FET (M7) is connected to the input terminal T1, and the gate of the FET (M8) is connected to the input terminal T2. . The gate of the FET (M9) is
(M5, M6).
【００３７】また、ＦＥＴ（Ｍ１〜Ｍ６）で構成される
差動回路の出力側には、負荷としてＦＥＴ（Ｍ１１，Ｍ
１２）から成るカレントミラー回路ＬＤ１が接続されて
いる。更に、電源ＶDDには電流源Ｉ４が接続され、この
出力側は出力端Ｔ５に接続されるとともにＮ−ＭＯＳＦ
ＥＴ（Ｍ１３）のドレインに接続される。そして、該Ｆ
ＥＴ（Ｍ１３）のゲートは、ＦＥＴ（Ｍ１２）のドレイ
ンと接続されるとともに、位相補償用のコンデンサＣ１
を介してＦＥＴ（Ｍ１３）のドレインとも接続されてい
る。On the output side of the differential circuit composed of FETs (M1 to M6), FETs (M11, M
12) is connected. Further, a current source I4 is connected to the power supply V DD , and its output side is connected to an output terminal T5 and an N-MOSF
Connected to the drain of ET (M13). And the F
The gate of the ET (M13) is connected to the drain of the FET (M12), and a capacitor C1 for phase compensation is connected.
, And also connected to the drain of the FET (M13).
【００３８】このような構成によれば、各入力端Ｔ１，
Ｔ２の電位Ｖ１，Ｖ２のうち高い電位の方をレベルシフ
トしてＦＥＴ（Ｍ５，Ｍ６）のゲートにバイアス電位を
与えるように動作する。According to such a configuration, each input terminal T1,
The operation is performed such that the higher one of the potentials V1 and V2 of T2 is level-shifted to apply a bias potential to the gates of the FETs (M5, M6).
【００３９】いま、入力端Ｔ１の入力電位Ｖ１が上昇す
ると、第１実施例で説明したように、ＦＥＴ（Ｍ１２）
側に多くの電流が流れ、ＦＥＴ（Ｍ１１）に流れる電流
が少なくなる。従って、カレントミラーの動作によって
ＦＥＴ（Ｍ１２）に流れ込む電流が制限されるので、余
分な電流がＦＥＴ（Ｍ１３）のゲートに流入し、電位を
上昇させる。これによって、電流源Ｉ４からの電流がＦ
ＥＴ（Ｍ１３）を通過して流れるので、端子Ｔ５の電位
は下がる。When the input potential V1 at the input terminal T1 rises, as described in the first embodiment, the FET (M12)
More current flows to the side, and the current flowing to the FET (M11) decreases. Therefore, since the current flowing into the FET (M12) is limited by the operation of the current mirror, an extra current flows into the gate of the FET (M13) and raises the potential. As a result, the current from the current source I4 becomes F
Since the current flows through the ET (M13), the potential of the terminal T5 decreases.
【００４０】また、端子Ｔ２の電位が上昇すると、ＦＥ
Ｔ（Ｍ１１）に流れる電流が増加する。従って、ＦＥＴ
（Ｍ１２）は電流源Ｉ４から電流を引くことになり、Ｆ
ＥＴ（Ｍ１３）はオフとなる。これによって、端子Ｔ５
の電位は上昇する。こうして、演算増幅器として動作す
るのである。When the potential of the terminal T2 rises, FE
The current flowing through T (M11) increases. Therefore, FET
(M12) draws current from the current source I4, and F
ET (M13) is turned off. Thereby, the terminal T5
Potential rises. Thus, it operates as an operational amplifier.
【００４１】図９、図１０、図１１は、第３実施例の変
形例であり、図９は２個のレベルシフト回路Ｌ１，Ｌ２
を用いて構成した例である。また図１０は、入力端Ｔ２
の電位Ｖ２に基づいてバイアス電位Ｖb を出力するバイ
アス回路Ｂ１を用いて構成した例であり、図１１は、入
力端Ｔ１の電位Ｖ１に基づいてバイアス電位Ｖb を出力
するバイアス回路Ｂ１を用いて構成した例である。FIGS. 9, 10 and 11 show modifications of the third embodiment. FIG. 9 shows two level shift circuits L1 and L2.
This is an example of a configuration using. FIG. 10 shows an input terminal T2
An example constructed using the bias circuit B1 outputs a bias potential V b on the basis of the potential V2, 11, using the bias circuit B1 outputs a bias potential V b on the basis of the potential V1 at the input terminal T1 This is an example of a configuration.
【００４２】図１２は本発明が適用された差動入力回路
の第４実施例を示す構成図をバイポーラトランジスタを
用いて構成したものである。この第４実施例はバイアス
電圧を出力電圧に応じて与えるものである。FIG. 12 is a diagram showing a configuration of a fourth embodiment of the differential input circuit to which the present invention is applied, using bipolar transistors. In the fourth embodiment, a bias voltage is applied according to an output voltage.
【００４３】図示のように、電源ＶDDには電流源Ｉ１が
接続され、該電流源Ｉ１の出力端は４方向に分岐してい
る。そして、この分岐先は、ＰＮＰトランジスタＱ１の
エミッタと、ＰＮＰトランジスタＱ２のエミッタと、Ｎ
ＰＮトランジスタＱ３のコレクタと、ＮＰＮトランジス
タＱ４のコレクタに接続されている。また、トランジス
タＱ１，Ｑ３のベースは、入力端Ｔ１と接続されてお
り、トランジスタＱ２，Ｑ４のベースは入力端Ｔ２と接
続されている。As shown, a current source I1 is connected to the power supply V DD, and an output terminal of the current source I1 is branched in four directions. The branch destinations are the emitter of the PNP transistor Q1, the emitter of the PNP transistor Q2, and N
It is connected to the collector of the PN transistor Q3 and the collector of the NPN transistor Q4. The bases of the transistors Q1 and Q3 are connected to the input terminal T1, and the bases of the transistors Q2 and Q4 are connected to the input terminal T2.
【００４４】更に、トランジスタＱ３のエミッタはＰＮ
ＰトランジスタＱ５のエミッタと接続され、トランジス
タＱ４のエミッタはＰＮＰトランジスタＱ６のエミッタ
と接続されている。そして、トランジスタＱ５とＱ２の
コレクタどうしが接続され、トランジスタＱ６とＱ１の
コレクタどうしが接続され、これらの各接続点は、出力
端子Ｔ３，Ｔ４に接続されると共に、バイアス回路Ｂ１
の加算器Ａ１に接続される。また、トランジスタＱ５，
Ｑ６のベースは比較部ＣＭＰの出力側に接続されてい
る。Further, the emitter of the transistor Q3 is PN
The emitter of P transistor Q5 is connected, and the emitter of transistor Q4 is connected to the emitter of PNP transistor Q6. The collectors of the transistors Q5 and Q2 are connected to each other, and the collectors of the transistors Q6 and Q1 are connected to each other. These connection points are connected to the output terminals T3 and T4 and the bias circuit B1
Is connected to the adder A1. Also, transistors Q5 and
The base of Q6 is connected to the output side of the comparator CMP.
【００４５】そして、該比較器ＣＭＰのプラス入力端子
には、加算器Ａ１の出力が接続され、マイナス入力端子
には、入力側が電源ＶDDに接続された電流源Ｉ５の出力
端が接続される。なお、電流源Ｉ５の電流値はＩ１より
もやや低い値に設定されている。The output of the adder A1 is connected to the plus input terminal of the comparator CMP, and the output terminal of the current source I5 whose input side is connected to the power supply V DD is connected to the minus input terminal. . The current value of the current source I5 is set to a value slightly lower than I1.
【００４６】このような構成において、トランジスタＱ
１，Ｑ２で構成される差動対は入力端Ｔ１，Ｔ２のコモ
ンモード電位が、ＶDD−｜Ｖbe｜（ただし、Ｖbeはベー
ス・エミッタ間電圧）まで動作する。この動作範囲内で
は、加算器Ａ１に入力する電流の和はＩ１と等しくなる
ので、比較器ＣＭＰの出力は、Ｉ１＞Ｉ５なのでＶDDに
近いプラスの高電位となる。従って、トランジスタＱ
５，Ｑ６は共にオフとなり、トランジスタＱ１，Ｑ２の
みで動作する。In such a configuration, the transistor Q
1 and Q2 operate until the common mode potential of the input terminals T1 and T2 reaches V DD − | V be | (where V be is the base-emitter voltage). Within this operating range, the sum of the currents input to the adder A1 is equal to I1, and the output of the comparator CMP has a positive high potential close to V DD because I1> I5. Therefore, transistor Q
5 and Q6 are both turned off, and operate only with transistors Q1 and Q2.
【００４７】その後、入力信号のコモンモード電位が高
くなり、ＶDD−｜Ｖbe｜を越えると、トランジスタＱ
１，Ｑ２は共にオフとなってしまう。これによって、加
算器Ａ１に供給される電流値が急激に減少するので、比
較器ＣＭＰの出力は最低電位ＶSSに近づく。その結果、
トランジスタＱ５，Ｑ６がオンとなり、トランジスタＱ
３，Ｑ５、及びトランジスタＱ４，Ｑ６は差動回路とし
て動作するようになる。Thereafter, when the common mode potential of the input signal rises and exceeds V DD- | V be |
1 and Q2 are both turned off. As a result, the current value supplied to the adder A1 sharply decreases, and the output of the comparator CMP approaches the minimum potential V SS . as a result,
The transistors Q5 and Q6 are turned on, and the transistor Q
3, Q5 and transistors Q4, Q6 operate as a differential circuit.
【００４８】そして、このような動作では、いずれの場
合においても差動回路に供給される電流は電流源Ｉ１か
らのみなので、差動で得られる出力電流の和は一定であ
り、ばらつくことはない。更に、トランジスタＱ１，Ｑ
２で構成される差動対と、トランジスタＱ３，Ｑ５、及
びＱ４，Ｑ６で構成される差動回路は、共に出力電流の
方向が同一であるので、方向の異なる電流を加算するよ
うな電流加算回路は不必要となる。In such an operation, in any case, the current supplied to the differential circuit is only from the current source I1, and therefore the sum of the differential output currents is constant and does not vary. . Further, the transistors Q1, Q
2 and a differential circuit composed of transistors Q3, Q5 and Q4, Q6 both have the same output current direction, so that current addition in which currents in different directions are added is performed. The circuit becomes unnecessary.
【００４９】図１３は図１２で説明した第４実施例を２
段構成の演算増幅器に適用した例を示す構成図である。
同図に示すトランジスタＱ１１，Ｑ１２は、演算増幅器
の初段を構成する差動入力回路の負荷として動作すると
ともに、差動入力回路の出力電流を電圧に変換する。そ
して、電圧・電流変換を行なうトランジスタＱ２０，Ｑ
２１とともに図１２に示す加算器Ａ１を構成する。FIG. 13 shows the fourth embodiment described with reference to FIG.
FIG. 9 is a configuration diagram showing an example applied to an operational amplifier having a stage configuration.
Transistors Q11 and Q12 shown in the figure operate as a load of a differential input circuit constituting the first stage of the operational amplifier, and convert an output current of the differential input circuit into a voltage. Then, transistors Q20 and Q20 for performing voltage / current conversion
21 together with an adder A1 shown in FIG.
【００５０】そして、求められた出力電流の和は、トラ
ンジスタＱ２２，Ｑ２３で構成されるカレントミラー回
路にて折り返され、電流源Ｉ５の出力電流と比較され
る。その結果、電流Ｉ５の方が小さいときには、バイア
ス回路Ｂ１の出力電圧が高くなりトランジスタＱ５，Ｑ
６をオフさせる。一方、電流Ｉ５の方が大きい場合、バ
イアス回路Ｂ１の出力電圧が下がりトランジスタＱ５，
Ｑ６がオンとなる。これによって、トランジスタＱ３，
Ｑ５、及びＱ４，Ｑ６から成る差動回路が動作するので
ある。Then, the obtained sum of the output currents is turned back by a current mirror circuit constituted by transistors Q22 and Q23, and compared with the output current of current source I5. As a result, when the current I5 is smaller, the output voltage of the bias circuit B1 increases and the transistors Q5, Q5
Turn 6 off. On the other hand, when the current I5 is larger, the output voltage of the bias circuit B1 decreases and the transistor Q5
Q6 turns on. As a result, transistors Q3 and
The differential circuit composed of Q5, Q4, and Q6 operates.
【００５１】図１４は、図１２で説明した第４実施例を
１段構成の演算増幅器に適用した例を示す構成図であ
る。同図に示すトランジスタＱ１１，Ｑ１２は、トラン
ジスタＱ３０〜Ｑ３３と出力段を構成するとともに、差
動入力回路の出力電流を電圧に変換する。そして、電圧
・電流変換を行うトランジスタＱ２０，Ｑ２１とともに
図１２に示す加算器Ａ１を構成する。そして、求められ
た電流の和により、図１３で説明したように、トランジ
タＱ５，Ｑ６のベース電位を与える。FIG. 14 is a block diagram showing an example in which the fourth embodiment described with reference to FIG. 12 is applied to a single-stage operational amplifier. Transistors Q11 and Q12 shown in the drawing constitute an output stage together with transistors Q30 to Q33, and convert the output current of the differential input circuit into a voltage. Then, an adder A1 shown in FIG. 12 is configured together with the transistors Q20 and Q21 that perform voltage / current conversion. Then, the base potentials of the transistors Q5 and Q6 are given by the sum of the obtained currents as described with reference to FIG.
【００５２】図１５は、図１２で説明した第４実施例を
初段に正帰還の負荷を持つ２段構成の演算増幅器に適用
した例を示す構成図である。同図に示すトランジスタＱ
１１，Ｑ１２は、トランジスタＱ３４，Ｑ３５と正帰還
の負荷を構成するとともに、差動入力回路の出力電流を
電圧に変換する。そして、電圧・電流変換を行うトラン
ジスタＱ２０，Ｑ２１とともに図１２に示す加算器Ａ１
を構成する。そして、求められた電流の和により、図１
３で説明したように、トランジスタＱ５，Ｑ６のベース
電位を与える。FIG. 15 is a block diagram showing an example in which the fourth embodiment described in FIG. 12 is applied to a two-stage operational amplifier having a positive feedback load at the first stage. Transistor Q shown in FIG.
11 and Q12 form a positive feedback load with the transistors Q34 and Q35, and convert the output current of the differential input circuit into a voltage. An adder A1 shown in FIG. 12 is used together with the transistors Q20 and Q21 for performing voltage / current conversion.
Is configured. Then, according to the sum of the obtained currents, FIG.
As described in 3, the base potential of the transistors Q5 and Q6 is applied.
【００５３】図１６は、本発明が適用された差動入力回
路の第５実施例を示す構成図である。この第５実施例は
バイアス電圧を差動対の動作状態に応じて与えるもので
ある。FIG. 16 is a block diagram showing a fifth embodiment of the differential input circuit to which the present invention is applied. In the fifth embodiment, a bias voltage is applied according to the operation state of a differential pair.
【００５４】図示のように、このバイアス回路Ｂ１は、
トランジスタＱ１４，Ｑ１５で構成されトランジスタＱ
１，Ｑ２による差動対の動作状態を検出するダミーの差
動対と、このダミーの差動対用の電流源Ｉ６（電流値は
Ｉ１と同じ）と、基準電流源Ｉ５から構成されている。
そして、トランジスタＱ１４及びＱ１５のコレクタ電流
を加算したものと基準電流源Ｉ５の電流と比較して得ら
れるトランジスタＱ１４及びＱ１５のコレクタ電位をバ
イアス回路Ｂ１の出力電位としてトランジスタＱ５及び
Ｑ６のベースに印加する。As shown, the bias circuit B1 has
Transistor Q composed of transistors Q14 and Q15
1 and Q2, a dummy differential pair for detecting the operation state of the differential pair, a current source I6 (current value is the same as I1) for the dummy differential pair, and a reference current source I5. .
The collector potentials of the transistors Q14 and Q15 obtained by comparing the sum of the collector currents of the transistors Q14 and Q15 and the current of the reference current source I5 are applied to the bases of the transistors Q5 and Q6 as the output potential of the bias circuit B1. .
【００５５】即ち、トランジスタＱ１，Ｑ２が動作して
いるときには、これと同様にトランジスタＱ１４，Ｑ１
５も動作するので、トランジスタＱ１４，Ｑ１５のコレ
クタの電流和は電流Ｉ６（Ｉ１）と等しくなり、電流Ｉ
５との差分により、トランジスタＱ５、Ｑ６のベース電
位があがるため、トランジスタＱ５，Ｑ６はオフとな
る。That is, when the transistors Q1 and Q2 are operating, similarly to the transistors Q14 and Q1
5 also operates, so that the sum of the currents at the collectors of the transistors Q14 and Q15 becomes equal to the current I6 (I1),
5, the base potential of the transistors Q5 and Q6 rises, so that the transistors Q5 and Q6 are turned off.
【００５６】そして、トランジスタＱ１，Ｑ２がオフす
ると、これと同様にトランジスタＱ１４，Ｑ１５もオフ
となり、トランジスタＱ１４，Ｑ１５のコレクタの電流
和は略零となる。従って、トランジスタＱ５，Ｑ６のベ
ースの電位が下がり、Ｑ５，Ｑ６がオンとなってＱ３，
Ｑ５、及びＱ４，Ｑ６から成る差動回路が動作するよう
になる。When the transistors Q1 and Q2 are turned off, similarly, the transistors Q14 and Q15 are also turned off, and the current sum of the collectors of the transistors Q14 and Q15 becomes substantially zero. Therefore, the potentials at the bases of the transistors Q5 and Q6 decrease, and the transistors Q5 and Q6 are turned on.
The differential circuit composed of Q5, Q4, and Q6 operates.
【００５７】図１７は、本発明が適用された差動入力回
路の第６実施例を示す構成図である。FIG. 17 is a block diagram showing a sixth embodiment of the differential input circuit to which the present invention is applied.
【００５８】この実施例では図１７に示すように、上述
の第５実施例のダミーの差動対の代わりに、トランジス
タＱ１及びＱ２による差動対の共通エミッタの電位をト
ランジスタＱ１６のベースに印加して、トランジスタＱ
１６のコレクタ電流と基準電流源Ｉ５の電流を比較する
ようにした。このような構成でも上述の第５実施例と同
様の効果が得られる。In this embodiment, as shown in FIG. 17, the potential of the common emitter of the differential pair formed by the transistors Q1 and Q2 is applied to the base of the transistor Q16 instead of the dummy differential pair of the fifth embodiment. And the transistor Q
The collector current of No. 16 was compared with the current of the reference current source I5. With such a configuration, the same effect as in the fifth embodiment can be obtained.
【００５９】尚、上述の各実施例において、一部又は全
部のＦＥＴ又はバイポーラトランジスタを各々バイポー
ラトランジスタ又はＦＥＴに置き換えても同様の効果が
得られる回路を構成することが出来る。In each of the above-described embodiments, a circuit that can obtain the same effect can be configured by replacing a part or all of the FET or the bipolar transistor with the bipolar transistor or the FET.
【００６０】[0060]
【発明の効果】以上説明したように、本発明では、差動
入力回路の構成要素である電流源が１個であり、従来の
ように２個の電流源を用いないため、差動で得られる出
力電流の和が、電流源のマッチング誤差によりばらつく
ことはなくなる。As described above, in the present invention, only one current source is used as a component of the differential input circuit, and two current sources are not used as in the prior art. The sum of the output currents does not vary due to the matching error of the current sources.
【００６１】また、従来、異なる導電型の差動対の出力
電流加算のため用いていた電流加算回路が必要なくな
り、回路規模の縮小化、及び低コスト化を図ることがで
きる。Further, the current adding circuit conventionally used for adding the output currents of the differential pairs of different conductivity types is not required, and the circuit scale can be reduced and the cost can be reduced.
【００６２】更に、従来、電流加算回路の誤差のため生
じていた差動で得られる出力電流和のばらつきを防止す
ることができる。また、演算増幅器の初段の差動入力回
路への適用も容易である。Further, it is possible to prevent the variation of the output current sum obtained by the differential which has conventionally occurred due to the error of the current adding circuit. Further, it is easy to apply the operational amplifier to a first-stage differential input circuit.
【図１】本発明の第１実施例を示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
【図２】第１実施例のバイアス回路を２個のレベルシフ
ト回路で構成した例を示す説明図である。FIG. 2 is an explanatory diagram showing an example in which the bias circuit of the first embodiment is configured by two level shift circuits.
【図３】端子Ｔ１の入力電位のみ用いてバイアス電位を
発生する例を示す説明図である。FIG. 3 is an explanatory diagram illustrating an example in which a bias potential is generated using only an input potential of a terminal T1.
【図４】端子Ｔ２の入力電位のみ用いてバイアス電位を
発生する例を示す説明図である。FIG. 4 is an explanatory diagram illustrating an example in which a bias potential is generated using only an input potential of a terminal T2.
【図５】本発明の第２実施例を示す構成図である。FIG. 5 is a configuration diagram showing a second embodiment of the present invention.
【図６】第２実施例の変形例を示す構成図である。FIG. 6 is a configuration diagram showing a modification of the second embodiment.
【図７】第２実施例の変形例を示す構成図である。FIG. 7 is a configuration diagram showing a modification of the second embodiment.
【図８】本発明の第３実施例を示す構成図である。FIG. 8 is a configuration diagram showing a third embodiment of the present invention.
【図９】第３実施例の変形例を示す構成図である。FIG. 9 is a configuration diagram showing a modification of the third embodiment.
【図１０】第３実施例の変形例を示す構成図である。FIG. 10 is a configuration diagram showing a modification of the third embodiment.
【図１１】第３実施例の変形例を示す構成図である。FIG. 11 is a configuration diagram showing a modification of the third embodiment.
【図１２】本発明の第４実施例を示す構成図である。FIG. 12 is a configuration diagram showing a fourth embodiment of the present invention.
【図１３】第４実施例を演算増幅器に適用した例を示す
構成図である。FIG. 13 is a configuration diagram showing an example in which the fourth embodiment is applied to an operational amplifier.
【図１４】図１３の演算増幅器の変形例を示す構成図で
ある。FIG. 14 is a configuration diagram showing a modification of the operational amplifier in FIG. 13;
【図１５】図１３の演算増幅器の変形例を示す構成図で
ある。FIG. 15 is a configuration diagram showing a modified example of the operational amplifier in FIG. 13;
【図１６】本発明の第５実施例を示す構成図である。FIG. 16 is a configuration diagram showing a fifth embodiment of the present invention.
【図１７】本発明の第６実施例を示す構成図である。FIG. 17 is a configuration diagram showing a sixth embodiment of the present invention.
Ｍ１ 第１のＦＥＴ Ｍ２ 第２のＦＥＴ Ｍ３ 第３のＦＥＴ Ｍ４ 第４のＦＥＴ Ｍ５ 第５のＦＥＴ Ｍ６ 第６のＦＥＴ Ｉ１ 電流源 Ｂ１ バイアス回路 Ｔ１ 第１の入力端 Ｔ２ 第２の入力端 Ｔ３ 第１の出力端 Ｔ４ 第２の出力端 Ｑ１ 第１のバイポーラトランジスタ（ＰＮＰ） Ｑ２ 第２のバイポーラトランジスタ（ＰＮＰ） Ｑ３ 第３のバイポーラトランジスタ（ＮＰＮ） Ｑ４ 第４のバイポーラトランジスタ（ＮＰＮ） Ｑ５ 第５のバイポーラトランジスタ（ＰＮＰ） Ｑ６ 第６のバイポーラトランジスタ（ＰＮＰ） M1 first FET M2 second FET M3 third FET M4 fourth FET M5 fifth FET M6 sixth FET I1 current source B1 bias circuit T1 first input terminal T2 second input terminal T3 1 output terminal T4 2nd output terminal Q1 1st bipolar transistor (PNP) Q2 2nd bipolar transistor (PNP) Q3 3rd bipolar transistor (NPN) Q4 4th bipolar transistor (NPN) Q5 5th Bipolar transistor (PNP) Q6 Sixth bipolar transistor (PNP)
Claims (5)
型トランジスタからなる第１の差動対であって、前記第
１と第２のＦＥＴ型トランジスタは、第１と第２の入力
端子に印加された入力電圧に応じた電圧を受けるゲート
電極を有し、各々第１と第２の出力端子に接続されたも
のと、 第１と第２のＦＥＴ型トランジスタ組からなる第２の差
動対であって、前記第１と第２のＦＥＴ型トランジスタ
組の各々は互いに異なる導電型の２つのＦＥＴ型トラン
ジスタで互いのソース電極同志が接続されたものからな
り、前記第２の差動対は前記第１の差動対と並列に前記
電流源に接続され、前記第１と第２のＦＥＴ型トランジ
スタ組の各々の２つのＦＥＴ型トランジスタのうち前記
第１の差動対のＦＥＴ型トランジスタと異なる導電型を
持つ一方は、各々前記第１と第２の入力端子に印加され
た入力電圧に応じた電圧を受けるゲート電極を有し、一
方前記第１と第２のＦＥＴ型トランジスタ組の各々の２
つのＦＥＴ型トランジスタのうち前記第１の差動対のＦ
ＥＴ型トランジスタを同じ導電型を持つ他方は各々前記
第２と第１の出力端子に接続されたものと、 前記第２の差動対の第１と第２のＦＥＴ型トランジスタ
組の各々２つのＦＥＴ型トランジスタのうち前記第１の
差動対のＦＥＴ型トランジスタと同じ導電型を持つ方の
ゲート電極にバイアス電圧を与えるバイアス回路と、 を有することを特徴とする差動入力回路。1. First and second FETs connected to a current source
A first differential pair of transistors, wherein the first and second FET transistors have a gate electrode for receiving a voltage corresponding to an input voltage applied to first and second input terminals. And a second differential pair comprising a first and a second FET type transistor set, respectively connected to first and second output terminals, wherein the first and second FET type transistors are connected to each other. Each of the sets is composed of two FET-type transistors having different conductivity types and their source electrodes connected to each other, and the second differential pair is connected to the current source in parallel with the first differential pair. And one of the two FET-type transistors of each of the first and second FET-type transistor sets having a conductivity type different from that of the first differential pair of FET-type transistors is respectively the first and second FET-type transistors. Input voltage applied to input terminal 2 A gate electrode receiving a voltage corresponding to the first and second FET-type transistor sets.
F of the first differential pair of the two FET transistors
The other of the ET type transistors having the same conductivity type is connected to the second and first output terminals, respectively, and two of each of the first and second FET type transistor sets of the second differential pair. A bias circuit for applying a bias voltage to a gate electrode having the same conductivity type as the FET transistor of the first differential pair among the FET transistors.
ーラ型トランジスタからなる第１の差動対であって、前
記第１と第２のバイポーラ型トランジスタは、第１と第
２の入力端子に印加された入力電圧に応じた電圧を受け
るベース電極を有し、各々第１と第２の出力端子に接続
されたものと、 第１と第２のバイポーラ型トランジスタ組からなる第２
の差動対であって、前記第１と第２のバイポーラ型トラ
ンジスタ組の各々は互いに異なる極性の２つのバイポー
ラ型トランジスタで互いのエミッタ電極同志が接続され
たものからなり、前記第２の差動対は前記第１の差動対
と並列に前記電流源に接続され、前記第１と第２のバイ
ポーラ型トランジスタ組の各々の２つのバイポーラ型ト
ランジスタのうち前記第１の差動対のバイポーラ型トラ
ンジスタと異なる極性を持つ一方は、各々前記第１と第
２の入力端子に印加された入力電圧に応じた電圧を受け
るベース電極を有し、一方前記第１と第２のバイポーラ
型トランジスタ組の各々の２つのバイポーラ型トランジ
スタのうち前記第１の差動対のバイポーラ型トランジス
タを同じ極性を持つ他方は各々前記第２と第１の出力端
子に接続されたものと、 前記第２の差動対の第１と第２のバイポーラ型トランジ
スタ組の各々２つのバイポーラ型トランジスタのうち前
記第１の差動対のバイポーラ型トランジスタと同じ極性
を持つ方のベース電極にバイアス電圧を与えるバイアス
回路と、 を有することを特徴とする差動入力回路。2. A first differential pair comprising first and second bipolar transistors connected to a current source, wherein the first and second bipolar transistors are first and second bipolar transistors. A second electrode comprising a base electrode for receiving a voltage corresponding to an input voltage applied to the input terminal, the base electrode being connected to the first and second output terminals, respectively;
Wherein each of the first and second bipolar transistor sets comprises two bipolar transistors having mutually different polarities and having their emitter electrodes connected to each other. A moving pair is connected to the current source in parallel with the first differential pair, and a bipolar of the first differential pair of the two bipolar transistors of each of the first and second bipolar transistor sets. One having a polarity different from that of the first transistor has a base electrode receiving a voltage corresponding to an input voltage applied to the first and second input terminals, respectively, and the other one of the first and second bipolar transistor sets The other of the two bipolar transistors having the same polarity as the bipolar transistors of the first differential pair is connected to the second and first output terminals, respectively. And a base electrode having the same polarity as the bipolar transistor of the first differential pair among two bipolar transistors of each of the first and second bipolar transistor sets of the second differential pair. 1. A differential input circuit comprising: a bias circuit for applying a bias voltage;
されたソース電極、前記第１の入力端子に接続されたゲ
ート電極、および前記第１の出力端子に接続されたドレ
イン電極を有する前記第１のＦＥＴ型トランジスタと、
前記電流源に接続されたソース電極、前記第２の入力端
子に接続されたゲート電極、および前記第２の出力端子
に接続されたドレイン電極を有する前記第２のＦＥＴ型
トランジスタとを備え、 前記第１のＦＥＴ型トランジスタ組は、前記第１の入力
端子に接続されたゲート電極および前記電流源に接続さ
れたドレイン電極を有する第３のＦＥＴ型トランジスタ
と、該第３のＦＥＴ型トランジスタのソース電極に接続
されたソース電極、前記バイアス回路に接続されたゲー
ト電極および前記第２の出力端子に接続されたドレイン
電極を有する第５のＦＥＴ型トランジスタとを備え、 前記第２のＦＥＴ型トランジスタ組は、前記第２の入力
端子に接続されたゲート電極および前記電流源に接続さ
れたドレイン電極を有する第４のＦＥＴ型トランジスタ
と、該第４のＦＥＴ型トランジスタのソース電極に接続
されたソース電極、前記バイアス回路に接続されたゲー
ト電極および前記第１の出力端子に接続されたドレイン
電極を有する第６のＦＥＴ型トランジスタとを備える、 ことを特徴とする請求項１記載の差動入力回路。3. The first differential pair includes a source electrode connected to the current source, a gate electrode connected to the first input terminal, and a drain electrode connected to the first output terminal. The first FET type transistor having:
The second FET type transistor having a source electrode connected to the current source, a gate electrode connected to the second input terminal, and a drain electrode connected to the second output terminal. The first FET type transistor set includes a third FET type transistor having a gate electrode connected to the first input terminal and a drain electrode connected to the current source, and a source of the third FET type transistor. A fifth FET transistor having a source electrode connected to an electrode, a gate electrode connected to the bias circuit, and a drain electrode connected to the second output terminal; Is a fourth FET type transistor having a gate electrode connected to the second input terminal and a drain electrode connected to the current source. A sixth FET-type transistor having a transistor, a source electrode connected to the source electrode of the fourth FET-type transistor, a gate electrode connected to the bias circuit, and a drain electrode connected to the first output terminal. The differential input circuit according to claim 1, comprising:
されたエミッタ電極、前記第１の入力端子に接続された
ベース電極、および前記第１の出力端子に接続されたコ
レクタ電極を有する前記第１のバイポーラ型トランジス
タと、前記電流源に接続されたエミッタ電極、前記第２
の入力端子に接続されたベース電極、および前記第２の
出力端子に接続されたコレクタ電極を有する前記第２の
バイポーラ型トランジスタとを備え、 前記第１のバイポーラ型トランジスタ組は、前記第１の
入力端子に接続されたベース電極および前記電流源に接
続されたコレクタ電極を有する第３のバイポーラ型トラ
ンジスタと、該第３のバイポーラ型トランジスタのエミ
ッタ電極に接続されたエミッタ電極、前記バイアス回路
に接続されたベース電極および前記第２の出力端子に接
続されたコレクタ電極を有する第５のバイポーラ型トラ
ンジスタとを備え、 前記第２のバイポーラ型トランジスタ組は、前記第２の
入力端子に接続されたベース電極および前記電流源に接
続されたコレクタ電極を有する第４のバイポーラ型トラ
ンジスタと、該第４のバイポーラ型トランジスタのエミ
ッタ電極に接続されたエミッタ電極、前記バイアス回路
に接続されたベース電極および前記第１の出力端子に接
続されたコレクタ電極を有する第６のバイポーラ型トラ
ンジスタとを備える、 ことを特徴とする請求項２記載の差動入力回路。4. The first differential pair includes an emitter electrode connected to the current source, a base electrode connected to the first input terminal, and a collector electrode connected to the first output terminal. The first bipolar transistor having: an emitter electrode connected to the current source;
And a second bipolar transistor having a base electrode connected to the input terminal of the first bipolar transistor and a collector electrode connected to the second output terminal of the first bipolar transistor. A third bipolar transistor having a base electrode connected to an input terminal and a collector electrode connected to the current source; an emitter electrode connected to the emitter electrode of the third bipolar transistor; connected to the bias circuit And a fifth bipolar transistor having a collector electrode connected to the second output terminal, wherein the second bipolar transistor set has a base connected to the second input terminal. A fourth bipolar transistor having an electrode and a collector electrode connected to the current source; A sixth bipolar transistor having an emitter electrode connected to the emitter electrode of a fourth bipolar transistor, a base electrode connected to the bias circuit, and a collector electrode connected to the first output terminal; 3. The differential input circuit according to claim 2, wherein:
前記入力電圧に基づいて求めることを特徴とする請求項
１または２記載の差動入力回路。5. The differential input circuit according to claim 1, wherein the bias circuit obtains the bias voltage based on the input voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12057192A JP3200152B2 (en) | 1991-05-14 | 1992-05-13 | Differential input circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10802291 | 1991-05-14 | ||
| JP3-108022 | 1991-05-14 | ||
| JP12057192A JP3200152B2 (en) | 1991-05-14 | 1992-05-13 | Differential input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136638A JPH05136638A (en) | 1993-06-01 |
| JP3200152B2 true JP3200152B2 (en) | 2001-08-20 |
Family
ID=26448003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12057192A Expired - Fee Related JP3200152B2 (en) | 1991-05-14 | 1992-05-13 | Differential input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200152B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60335097D1 (en) * | 2002-04-08 | 2011-01-05 | St Ericsson Sa | DIFFERENTIAL AMPLIFIER |
-
1992
- 1992-05-13 JP JP12057192A patent/JP3200152B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136638A (en) | 1993-06-01 |
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