JP3199158U - 駆動回路 - Google Patents

Abstract

【課題】出力電流が安定した発光ダイオードストリング用駆動回路を提供する。【解決手段】入力電圧Ｖｉｎを受ける第１端子と、第２端子とを有するスイッチング素子１１と、スイッチング素子の第２端子に連結された第１端子と、第２端子とを有するインダクタ１２と、スイッチング素子の第２端子と基準ノードとの間に連結されたスイッチ１４およびスイッチでの電流を検出して検出電圧Ｖｓを生成する電流検出素子１５と、スイッチング素子１１の第１端子とインダクタ１２の第２端子との少なくともいずれかと電流検出素子１５とスイッチ１４とに連結され、入力電圧Ｖｉｎと、スイッチング素子とインダクタを通過する出力電圧Ｖｏｕｔとの少なくともいずれかに基づいて検出電圧を補償して補償信号を生成し、補償信号が基準しきい値を上回り続けた時間が遅延時間に達したときにスイッチをオンからオフにするコントロールモジュール１０とを具える。【選択図】図１

Description

本考案は駆動技術に関し、特には駆動回路に関する。

従来のインバースバック（inverse buck、或いはlow-side buck) 駆動回路は、入力電圧を受けて、出力電流を発生させて発光ダイオード （ＬＥＤ）ストリングを駆動する。しかしながら、このような駆動回路には、平均出力電流が、ＬＥＤストリングの入力電圧及び出力電圧によって大きく変動してしまうという不都合がある。

そこで、本考案は、上記従来技術の問題点が解決されている駆動回路の提供をその目的とする。

上記目的を達成するための手段として、本考案は、以下の手段を提供する。

即ち、入力電圧を受ける第１の端子と、第２の端子とを有するスイッチング素子と、
前記スイッチング素子の前記第２の端子に連結されている第１の端子と、第２の端子とを有するインダクタと、前記スイッチング素子の前記第２の端子と基準ノードとの間に連結されているスイッチおよび前記スイッチング素子の前記第２の端子と前記基準ノードとの間に前記スイッチと直列に連結されて前記スイッチを流れる電流を検出して検出電圧を生成する電流検出素子と、前記スイッチング素子の前記第１の端子と前記インダクタの前記第２の端子との少なくともいずれか一方と、前記電流検出素子と、前記スイッチとに連結され、前記入力電圧と、前記スイッチング素子と前記インダクタとを通過する出力電圧との少なくともいずれか一方の電圧に基づいて、前記電流検出素子からの前記検出電圧を補償して補償信号を生成すると共に、前記補償信号が基準しきい値を上回り続けた時間が所定の遅延時間に達したときに前記スイッチをオン状態からオフ状態に切り替えるコントロールモジュールと、を具えることを特徴とする駆動回路を提供する。

上記手段によれば、スイッチを流れる電流を検出することにより得られる検出電圧を補償するための補償信号を導入することにより、入力電圧および出力電圧に影響されて最大インダクタ電流および平均出力電流が変動してしまうことが防がれる。

第１と第２の実施形態の駆動回路を示す回路構成図である。 第１の実施形態におけるプロセッサの構成を示すブロック図である。 第１の実施形態において出力電圧が比較的大きい場合のインダクタ電流を例示するタイミングダイアグラムである。 第１の実施形態において出力電圧が比較的小さい場合のインダクタ電流を例示するタイミングダイアグラムである。 第１の実施形態の駆動回路と、補償なしのインバースバック駆動回路それぞれの平均出力電流と出力電圧との間の偏差の関係を概略的に示すグラフである。 第１の実施形態の変化例におけるインダクタ電流を例示するタイミングダイアグラムである。 第２の実施形態におけるプロセッサの構成を示すブロック図である。 第３の実施形態の駆動回路を示す回路構成図である。 第３の実施形態におけるプロセッサの構成を示すブロック図である。 第４の実施形態の駆動回路を示す回路構成図である。

以下、添付図面を参照しながら、本考案に係る駆動回路の具体的な実施形態を説明する。

＜第１の実施形態＞
（駆動回路の構成）
図１には、本考案に係るインバースバック駆動回路の第１の実施形態が負荷９（例えば発光ダイオードストリング）を駆動するものとして示されている。本実施形態のインバースバック駆動回路は、スイッチング素子１１、インダクタ１２、キャパシタ１３、スイッチ１４、電流検出素子１５、電流センサ１６、およびコントロールモジュール１０を具える。

スイッチング素子１１は、負荷９に連結されると共に入力電圧（Ｖｉｎ）を受けるように構成された第１の端子と、第２の端子を有する。本実施形態において、スイッチング素子１１はダイオードであり、第２の端子となるアノードと、第１の端子となるカソードを有する。

インダクタ１２は、スイッチング素子１１の第２の端子と連結された第１の端子と、負荷９に連結されるように構成された第２の端子とを有する。

キャパシタ１３は、負荷９での波及効果を軽減するためにスイッチング素子１１の第１の端子とインダクタ１２の第２の端子との間に連結されている。

スイッチ１４および電流検出素子１５は、スイッチング素子１１の第２の端子と基準ノード（例えばグランド）との間に直列に連結されていて、その内、スイッチ１４がスイッチング素子１１の第２の端子に連結され、電流検出素子１５が基準ノードに連結されている。即ち、スイッチング素子１１、インダクタ１２、スイッチ１４はＹ字状に互いに連結されている。電流検出素子１５は、スイッチ１４を流れる電流を検出して、電流検出素子１５を通過する検出電圧（Ｖｓ）を生成する。本実施形態において、電流検出素子１５はレジスタである。

電流センサ１６は、インダクタ電流（ＩＬ）（即ち、インダクタ１２を流れる電流）を検出して、この電流を示す検出信号を生成する。

コントロールモジュール１０は、スイッチング素子１１の第１の端子と、インダクタ１２の第２の端子と、スイッチ１４と、電流検出素子１５と、電流センサ１６とに連結されており、スイッチング素子１１とインダクタ１２を通過する出力電圧（Ｖｏｕｔ）に基づいて、電流検出素子１５を通過する検出電圧（Ｖｓ）を補償して補償信号を生成すると共に、スイッチ１４のオンオフ状態の切り替えを、電流センサ１６からの検出信号と補償信号とに基づいてコントロールする。本実施形態において、コントロールモジュール１０は、補償器１７とコントローラ１８を有する。

補償器１７は、スイッチング素子１１の第１の端子と、 インダクタ１２の第２の端子と、電流検出素子１５とに連結されており、電流検出素子１５を通過する検出電圧（Ｖｓ）を上述の出力電圧（Ｖｏｕｔ）に基づいて補償して、上述の補償信号とする補償電圧（Ｖｃ）を生成する。
コントローラ１８は、スイッチ１４と電流センサ１６とに連結されており、補償電圧（Ｖｃ）を受けるように補償器１７に連結された制御ピンを有し、スイッチ１４のオンオフ状態の切り替えを、電流センサ１６からの上述の検出信号と上記制御ピンでの電圧（例えば本実施形態においては補償電圧（Ｖｃ））に基づいてコントロールする。本実施形態において、コントローラ１８は、ＰＷＭ（pulse width modulation：パルス幅変調）コントローラであって、制御ピンでの電圧 (例えば本実施形態においては補償電圧（Ｖｃ）)が基準しきい値となる所定の基準電圧を上回り続けた時間が所定の遅延時間Ｔｄに達したとき（言い換えれば、後述の図３、図４に示されているように、補償電圧（Ｖｃ）が基準しきい値に達してから基準しきい値を下回らないまま遅延時間Ｔｄを過ぎたとき）にはスイッチ１４をオン状態からオフ状態に切り替えるように、また、電流センサ１６が生成した上記検出信号に誘発されたときにはスイッチ１４をオフ状態からオン状態に切り替えることができるように構成される。本実施形態において、コントローラ１８は、インダクタ電流（ＩＬ）が０まで下がったことが検出信号によって示されたときに、スイッチ１４がオフ状態からオン状態に切り替わるように構成される。つまり、本実施形態における駆動回路はＢＣＭ（boundary conduction mode：電流臨界モード）で動作する。

本実施形態において、補償器１７は、フィードバック生成器１７１と、電圧加算器１７２とを有する。フィードバック生成器１７１は、スイッチング素子１１の第１の端子と、インダクタ１２の第２の端子とに連結され、上記出力電圧（Ｖｏｕｔ）に基づいてＤＣ（直流電流）フィードバック電圧（Ｖｆ）を生成する。電圧加算器１７２は、電流検出素子１５とフィードバック生成器１７１とコントローラ１８とに連結され、電流検出素子１５を通過する上記検出電圧（Ｖｓ）とフィードバック生成器１７１からの上記フィードバック電圧（Ｖｆ）とを加算して、コントローラ１８への上記補償電圧（Ｖｃ）を生成する。

本実施形態において、フィードバック生成器１７１は、電圧センサ１７３と、プロセッサ１７４と、ローパスフィルタ１７５とを有する。電圧センサ１７３は、スイッチング素子１１の第１の端子とインダクタ１２の第２の端子とに連結され、上記入力電圧（Ｖｉｎ）およびインダクタ１２の第２の端子での電圧を検知し、上記入力電圧（Ｖｉｎ）を示す第１のアナログ信号と、インダクタ１２の第２の端子での電圧を示す第２のアナログ信号とを生成する。プロセッサ１７４は、電圧センサ１７３と連結され、電圧センサ１７３からの第１と第２のアナログ信号に基づいてＰＷＭ（パルス幅変調）信号を生成する。ローパスフィルタ１７５は、プロセッサ１７４と電圧加算器１７２とに連結され、電圧加算器１７２に送るフィードバック電圧（Ｖｆ）を生成するようにプロセッサ１７４からのＰＷＭ信号にフィルタ処理をする。ローパスフィルタ１７５は、比較的コストが低いＲＣローパスフィルタであってもよい。

図１、図２に示されているように、本実施形態において、プロセッサ１７４は、アナログ・デジタル・変換ユニット（以下ＡＤ変換ユニット）１７６と、計算ユニット１７７と、マッピングユニット１７８と、出力ユニット１７９とを有する。ＡＤ変換ユニット１７６は、電圧センサ１７３に連結され、電圧センサ１７３からの第１のアナログ信号および第２のアナログ信号を、入力電圧（Ｖｉｎ）を示す第１のデジタル出力と、インダクタ１２の第２の端子での電圧を示す第２のデジタル出力とに変換する。計算ユニット１７７は、ＡＤ変換ユニット１７６に連結され、ＡＤ変換ユニット１７６からの第１のデジタル出力と第２のデジタル出力との間の差分を計算する。この差分は、出力電圧（Ｖｏｕｔ）を示すものである。マッピングユニット１７８は、計算ユニット１７７に連結され、計算ユニット１７７により算出された上記差分をＰＷＭ信号のデューティ比へとマッピング（関連付け）し、このマッピングされたデューティ比を表す表示信号を生成する。出力ユニット１７９は、マッピングユニット１７８とローパスフィルタ１７５とに連結され、マッピングユニット１７８からの上記表示信号に基づいてローパスフィルタ１７５へ送る上記ＰＷＭ信号を生成する。

本実施形態において、マッピングユニット１７８は、上記差分により示される出力電圧（Ｖｏｕｔ）とＰＷＭ信号のデューティ比との関連が記述されている所定のマッピングテーブル１７０が予め保存されている上に、このマッピングテーブル１７０に基づいて、上記差分を、上記表示信号によって表されるデューティ比へマッピングする。下記の表１には、マッピングテーブル１７０の例が示されており、ここでは、Ｖｍａｘ＞Ｖ１＞Ｖ２．．．＞Ｖｎ＞Ｖｍｉｎとなっている。上記のＰＷＭ信号のデューティ比は、上記出力電圧（Ｖｏｕｔ）が減少するに連れて増大する（例えばＤ１＜Ｄ２＜．．．＜Ｄｎ＋１）ことが好ましく、上記フィードバック電圧（Ｖｆ）もまた上記出力電圧（Ｖｏｕｔ）の減少と共に増大することが好ましい。

なお、プロセッサ１７４としては、ハードウェア構成と協働してＡＤ変換ユニット１７６、計算ユニット１７７、マッピングユニット１７８、出力ユニット１７９の機能を実行できるようにプログラムされた汎用プロセッサであってもよく、また、ＡＤ変換ユニット１７６、計算ユニット１７７、マッピングユニット１７８、出力ユニット１７９の機能実行に特化されたプロセッサであってもよい。

（駆動回路の動作）
以下、図１、図３、図４を参照に、本実施形態における駆動回路の動作を説明する。 図３では上記出力電圧（Ｖｏｕｔ）が比較的大きい場合のインダクタ電流（ＩＬ）が示され、図４では上記出力電圧（Ｖｏｕｔ）が比較的小さい場合のインダクタ電流（ＩＬ）が示されている。なお、図３、図４において電流変動を示す勾配（ｓｌｏｐｅ）は、下記の各式に則って、負荷９を通過する電圧（即ち上記出力電圧（Ｖｏｕｔ））に対応付けられたものであることに注意されたい。
Ton period: slope = (Vin-Vout)/L
Toff period: slope = Vout/L
（式中、Ｌはインダクタ１２のインダクタンス）

スイッチ１４がオン状態にある各期間（Ｔｏｎ ｐｅｒｉｏｄ）においては、インダクタ電流（ＩＬ）は０から徐々に増加すると共に、並列連結のキャパシタ１３と負荷９、そしてスイッチ１４と電流検出素子１５とに更に流れる。スイッチ１４がオフ状態にある各期間（Ｔｏｆｆ ｐｅｒｉｏｄ）においては、インダクタ電流（ＩＬ）は徐々に０になるように減少すると共に、並列連結のキャパシタ１３と負荷９、そしてスイッチング素子１１とに更に流れる。

電圧補償がない場合（即ち、コントローラ１８の制御ピンが検出電圧（Ｖｓ）を直接受け、そしてスイッチ１４の動作が検出電圧（Ｖｓ）のみに基づいてコントロールされる場合）、最大インダクタ電流（ＩＬ＿ｍａｘ）は以下の方程式で表される：

この方程式１において、 Ｉｔｈは検出電圧（Ｖｓ）が上記基準電圧に達したときのインダクタ電流を表し、Ｖｒｅｆは上記基準電圧を表し、Ｒｃｓは電流検出素子１５の抵抗値を表す。負荷９を駆動するための出力電流（即ち、インダクタ電流（ＩＬ））は、その

が最大インダクタ電流の半分（ＩＬ＿ｍａｘ／２）である。

つまり、異なる出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２（Ｖｏｕｔ１＞Ｖｏｕｔ２）が方程式１に当てはめられた場合、平均出力電流の差異は以下の式となる：
|ΔIL_max|/2 = |Td×(Vout2-Vout1)/L|/2

一方、本実施形態においては、補償電圧（Ｖｃ）が上記基準電圧を上回り続けた時間が遅延時間（Ｔｄ）に達したときにスイッチ１４がオン状態からオフ状態に切り替わるように構成されているので、最大インダクタ電流（ＩＬ＿ｍａｘ）は以下の方程式で表すことができる：

この方程式２において、Ｉｔｈは補償電圧（Ｖｃ）が上記基準電圧に達したときのインダクタ電流を表し、Ｖｒｅｆは上記基準電圧を表し、Ｖｆは上記フィードバック電圧を表し、そしてＲｃｓは電流検出素子１５の抵抗値を表す。

つまり、異なる出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２（Ｖｏｕｔ１＞Ｖｏｕｔ２）が方程式２に当てはめられた場合、平均出力電流の差異は以下の式となる：
|ΔIL_max|/2 = |(Vf2-Vf1)/Rcs + Td×(Vout2-Vout1)/L|/2
この式中、Ｖｆ１は出力電圧がＶｏｕｔ１である場合のフィードバック電圧を表し、Ｖｆ２は出力電圧がＶｏｕｔ２である場合のフィードバック電圧を表す。

なお、Ｖｆ１＜Ｖｆ２であるのは、比較的大きい出力電圧Ｖｏｕｔ１が比較的小さいＰＷＭ信号のデューティ比（フィードバック電圧Ｖｆ１に対応）にマッピングされているからである。よって、異なる出力電圧間の平均出力電流の差異が補償され、補償がない場合よりも変動が小さくなる。言い換えると、フィードバック電圧（Ｖｆ）を検出電圧（Ｖｓ）の補償のために導入することにより、出力電圧（Ｖｏｕｔ）の違いによる最大インダクタ電流（ＩＬ＿ｍａｘ）の変動と

の変動とが抑えられる（図５参照）。 なお、図５に示されている平均出力電流の偏差は、所定の目標値を０．００％として算出されたものであり、本実施形態では、その偏差の許容値を、出力電圧（Ｖｏｕｔ）がＶｍｉｎからＶｍａｘまでの電圧範囲にあるときを例として±５．００％とした。

（駆動回路の構成の変化例）
本考案に係る駆動装置は、上述の実施形態に対して、様々な変化を加えることができる。このような変化例を、図１及び図２を参照しながら、以下に列挙する。
１．スイッチング素子１１は、ダイオードの替わりにスイッチでもよい。この場合、コントローラ１８は、スイッチング素子１１にも連結され、スイッチング素子１１のオンオフを、スイッチ１４がオン状態にあるときはスイッチング素子１１がオフ状態になるように、また、スイッチ１４がオフ状態にあるときはスイッチング素子１１がオン状態になるようにコントロールする。
２．キャパシタ１３は設けなくてもよい。
３．インダクタ電流（ＩＬ）が０より大きいある値まで低下したこと（図６参照）を上記検出信号が示したときに、スイッチ１４がオフ状態からオン状態に切り替えられるように構成してもよい。この場合、駆動回路は連続伝導モード（ＣＣＭ）で動作する。
４．マッピングユニット１７８は、所定のマッピング方程式に基づいて、上記差分を上記デューティ比とマッピングしてもよい。この場合、所定のマッピングテーブル１７０は省略される。

＜第２の実施形態＞
図１および図７には、本考案に係るインバースバック駆動回路の第２の実施形態が示されている。第２の実施形態は第１の実施形態の変化形態であり、以下ではその差異のみ説明する。本実施形態では、マッピングユニット１７８ａは、更にＡＤ変換ユニット１７６にも連結されており、第１のデジタル出力によって示される入力電圧（Ｖｉｎ）と上記差分によって示される出力電圧（Ｖｏｕｔ）とＰＷＭ信号のデューティ比との関連が記述されている所定のマッピングテーブル１７０ａを基にして、ＡＤ変換ユニット１７６からの第１のデジタル出力と計算ユニット１７７により算出された上記差分とを、表示信号で示されるデューティ比へマッピングする。

本実施形態でのマッピングテーブル１７０ａの具体例が下記の表２に示されており、ここでは、Ｖ１ｍａｘ＞Ｖ１１＞Ｖ１２＞…＞Ｖ１ｎ＞Ｖ１ｍｉｎであり且つＶ２ｍａｘ＞Ｖ２１＞Ｖ２２＞…＞Ｖ２ｍ＞Ｖ２ｍｉｎとなっている。

本実施形態においても、上記の方程式２からわかるように、フィードバック電圧（Ｖｆ）を検出電圧（Ｖｓ）の補償のために導入することにより、入力電圧（Ｖｉｎ）および出力電圧（Ｖｏｕｔ）に影響されて最大インダクタ電流（ＩＬ＿ｍａｘ）および

が変動してしまうことが防がれている。

＜第３の実施形態＞
図８および図９には、本考案に係るインバースバック駆動回路の第３の実施形態が示されている。第３の実施形態も第１の実施形態の変化形態であり、以下ではその差異のみ説明する。本実施形態では、電圧センサ１７３ｂは、スイッチング素子１１の第１の端子にのみ連結されており（即ちインダクタ１２の第２の端子には連結されていない）、入力電圧（Ｖｉｎ）を検知し、入力電圧（Ｖｉｎ）を示すアナログ信号を生成する。更に、プロセッサ１７４ｂは計算ユニット１７７（図２参照）を有しない。プロセッサ１７４ｂのＡＤ変換ユニット１７６ｂは、電圧センサ１７３ｂからのアナログ信号を、入力電圧（Ｖｉｎ）を示すデジタル出力に変換する。プロセッサ１７４ｂのマッピングユニット１７８ｂは、ＡＤ変換ユニット１７６ｂに連結されており、デジタル出力によって示される入力電圧（Ｖｉｎ）とＰＷＭ信号のデューティ比との関連が記述されている所定のマッピングテーブル１７０ｂに基づいて、ＡＤ変換ユニット１７６ｂからのデジタル出力を上記表示信号によって示されるデューティ比へマッピングする。

本実施形態でのマッピングテーブル１７０ｂの具体例が下記の表３に示されており、ここでは、Ｖｍａｘ＞Ｖ１＞Ｖ２＞…＞Ｖｍ＞Ｖｍｉｎとなっている。ＰＷＭ信号のデューティ比は、入力電圧（Ｖｉｎ）の減少と共に減少する（例えばＤ１＞Ｄ２＞…＞Ｄｍ＋１）ことが好ましく、フィードバック電圧（Ｖｆ）もまた入力電圧（Ｖｉｎ）の減少と共に減少することが好ましい。

本実施形態においても、上記の方程式２からわかるように、フィードバック電圧（Ｖｆ）を検出電圧（Ｖｓ）の補償のために導入することにより、入力電圧（Ｖｉｎ）に影響されて最大インダクタ電流（ＩＬ＿ｍａｘ）および

が変動してしまうことが防がれている。

＜第４の実施形態＞
図１０には、本考案に係るインバースバック駆動回路の第４の実施形態が示されている。第４の実施形態も第１の実施形態の変化形態であり、以下ではその差異を説明する。本実施形態では、コントロールモジュール１０aは電圧センサ２１と、プロセッサ２２と、ドライバ２３を有する。

電圧センサ２１は、スイッチング素子１１の第１の端子とインダクタ１２の第２の端子とに連結されており、入力電圧（Ｖｉｎ）とインダクタ１２の第２の端子での電圧とを検出し、入力電圧（Ｖｉｎ）を示す第１のアナログ信号と、インダクタ１２の第２の端子での電圧を示す第２のアナログ信号とを生成する。

プロセッサ２２は、電圧センサ２１と、電流検出素子１５と、電流センサ１６とに連結されており、電圧センサ２１が生成した第１と第２のアナログ信号に基づいて、電流検出素子１５からの検出電圧を補償してその補償値とする補償信号を生成する上に、補償値が基準電圧（基準しきい値）を上回り続けた時間が遅延時間に達したときには第１の状態（例えば論理低レベルと論理高レベルとのいずれか一方）から第２の状態（例えば論理低レベルと論理高レベルとのいずれか他方）へと切り替わる一方、電流センサ１６からの検出信号に誘発されると第２の状態から第１の状態に切り替わるＰＷＭ信号を生成する。

本実施形態において、上記の補償値は以下のように得られる。即ち、上記第１と第２のアナログ信号並びに検出電圧（Ｖｓ）を、入力電圧（Ｖｉｎ）を示す第１のデジタル出力と、インダクタ１２の第２の端子での電圧を示す第２のデジタル出力と、検出電圧（Ｖｓ）を示す第３のデジタル出力とにそれぞれ変換し、第１のデジタル出力と第２のデジタル出力との差分（該差分は出力電圧（Ｖｏｕｔ）を示す）を算出し、その差分に基づいてフィードバック値を生成し、生成されたフィードバック値を第３のデジタル出力に加算することによって補償値が得られる。ここで、フィードバック値は出力電圧（Ｖｏｕｔ）の減少と共に増大することが好ましい。

ドライバ２３は、プロセッサ２２とスイッチ１４とに連結されており、プロセッサ２２からのＰＷＭ信号が上述の第１の状態であるときにはスイッチ１４をオン状態に切り替える一方でＰＷＭ信号が上述の第２の状態であるときにはスイッチ１４をオフ状態に切り替えるようにスイッチ１４を駆動する。

本実施形態においては、検出電圧（Ｖｓ）を示す第３のデジタル出力の補償のために上述のフィードバック値を導入することにより、出力電圧（Ｖｏｕｔ）に影響されて最大インダクタ電流（ＩＬ＿ｍａｘ）および

が変動してしまうことが防がれている。

以上、本考案の好ましい実施形態を説明したが、本考案はこれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本考案に係る駆動回路は、例えば発光ダイオードストリングを駆動するものとして利用できる。

９ 負荷
１０、１０ａ コントロールモジュール
１１ スイッチング素子
１２ インダクタ
１３ キャパシタ
１４ スイッチ
１５ 電流検出素子
１６ 電流センサ
１７ 補償器
１７０、１７０ａ、１７０ｂ マッピングテーブル
１７１ フィードバック生成器
１７２ 電圧加算器
１７３、１７３ｂ 電圧センサ
１７４、１７４ｂ プロセッサ
１７５ ローパスフィルタ
１７６、１７６ｂ ＡＤ変換ユニット
１７７ 計算ユニット
１７８、１７８ａ、１７８ｂ マッピングユニット
１７９ 出力ユニット
１８ コントローラ
２１ 電圧センサ
２２ プロセッサ
２３ ドライバ

Claims (16)

1. 入力電圧を受ける第１の端子と、第２の端子とを有するスイッチング素子と、
   前記スイッチング素子の前記第２の端子に連結されている第１の端子と、第２の端子とを有するインダクタと、
   前記スイッチング素子の前記第２の端子と基準ノードとの間に連結されているスイッチおよび前記スイッチング素子の前記第２の端子と前記基準ノードとの間に前記スイッチと直列に連結されていて前記スイッチを流れる電流を検出して検出電圧を生成する電流検出素子と、
   前記スイッチング素子の前記第１の端子と前記インダクタの前記第２の端子との少なくともいずれか一方と、前記電流検出素子と、前記スイッチとに連結されており、前記入力電圧と、前記スイッチング素子と前記インダクタとを通過する出力電圧との少なくともいずれか一方の電圧に基づいて、前記電流検出素子からの前記検出電圧を補償して補償信号を生成すると共に、前記補償信号が基準しきい値を上回り続けた時間が所定の遅延時間に達したときに前記スイッチをオン状態からオフ状態に切り替えるコントロールモジュールと、を具えることを特徴とする駆動回路。
2. 前記コントロールモジュールは、
   前記スイッチング素子の前記第１の端子と前記インダクタの前記第２の端子との少なくともいずれか一方と、前記電流検出素子とに連結されており、前記入力電圧と前記出力電圧との少なくともいずれか一方に基づいて前記電流検出素子からの前記検出電圧を補償して補償信号とする補償電圧を生成する補償器と、
   前記スイッチと前記補償器とに連結されており、前記補償電圧が基準しきい値となる所定の基準電圧を上回り続けた時間が前記遅延時間に達したときに前記スイッチをオン状態からオフ状態に切り替えるコントローラと、
   を有する請求項１に記載の駆動回路。
3. 前記補償器は、
   前記スイッチング素子の前記第１の端子と前記インダクタの前記第２の端子との少なくともいずれか一方に連結されており、前記入力電圧と前記出力電圧との少なくともいずれか一方に基づいてフィードバック電圧を生成するフィードバック生成器と、
   前記電流検出素子と、前記フィードバック生成器と、前記コントローラとに連結されており、前記検出電圧と前記フィードバック電圧とを加算して前記コントローラへ送る前記補償電圧を生成する電圧加算器と、
   を有する請求項２に記載の駆動回路。
4. 前記フィードバック生成器は、
   前記スイッチング素子の前記第１の端子と前記インダクタの前記第２の端子とに連結され、前記入力電圧および前記インダクタの前記第２の端子での電圧を検出して、前記入力電圧を示す第１のアナログ信号と前記インダクタの前記第２の端子での電圧を示す第２のアナログ信号とを生成する電圧センサと、
   前記電圧センサに連結されており、前記電圧センサが生成した前記第１のアナログ信号と前記第２のアナログ信号に基づいてパルス幅変調（ＰＷＭ）信号を生成するプロセッサと、
   前記プロセッサと前記電圧加算器とに連結されており、前記プロセッサが生成した前記パルス幅変調信号をフィルタ処理して前記電圧加算器に送る前記フィードバック電圧を生成するローパスフィルタと、
   を有する請求項３に記載の駆動回路。
5. 前記プロセッサは、
   前記電圧センサに連結されており、前記電圧センサが生成した前記第１のアナログ信号と前記第２のアナログ信号とを前記入力電圧を示す第１のデジタル出力と前記インダクタの前記第２の端子での電圧を示す第２のデジタル出力とにそれぞれ変換するアナログ・デジタル・変換ユニットと、
   前記アナログ・デジタル・変換ユニットに連結されており、前記出力電圧を示す前記第１のデジタル出力と前記第２のデジタル出力との差分を算出する計算ユニットと、
   前記計算ユニットに連結されており、前記計算ユニットにより算出された前記差分を前記パルス幅変調信号のデューティ比へマッピングし、マッピングされた該デューティ比を示す表示信号を生成するマッピングユニットと、
   前記マッピングユニットと前記ローパスフィルタとに連結されており、前記マッピングユニットが生成した前記表示信号に基づいて前記ローパスフィルタに送る前記パルス幅変調信号を生成する出力ユニットと、
   を有する請求項４に記載の駆動回路。
6. 前記マッピングユニットは、前記出力電圧と前記パルス幅変調信号のデューティ比との関連が記述されている所定のマッピングテーブルを保存しており、前記所定のマッピングテーブルに基づいて前記差分を前記デューティ比へマッピングするものである請求項５に記載の駆動回路。
7. 前記パルス幅変調信号のデューティ比が、前記出力電圧が減少するに連れて増大するように構成された請求項５に記載の駆動回路。
8. 前記プロセッサは、
   前記電圧センサに連結されており、前記電圧センサが生成した前記第１のアナログ信号と前記第２のアナログ信号とを前記入力電圧を示す第１のデジタル出力と前記インダクタの前記第２の端子での電圧を示す第２のデジタル出力とにそれぞれ変換するアナログ・デジタル・変換ユニットと、
   前記アナログ・デジタル・変換ユニットに連結されており、前記出力電圧を示す前記第１のデジタル出力と前記第２のデジタル出力との差分を算出する計算ユニットと、
   前記アナログ・デジタル・変換ユニットと前記計算ユニットとに連結されており、前記アナログ・デジタル・変換ユニットからの前記第１のデジタル出力と前記計算ユニットにより算出された前記差分とを前記パルス幅変調信号のデューティ比へマッピングし、 マッピングされた該デューティ比を示す表示信号を生成するマッピングユニットと、
   前記マッピングユニットと前記ローパスフィルタとに連結されており、前記マッピングユニットからの前記表示信号に基づいて前記ローパスフィルタへ送る前記パルス幅変調信号を生成する出力ユニットと、
   を有する請求項４に記載の駆動回路。
9. 前記マッピングユニットは、前記入力電圧と前記出力電圧と前記パルス幅変調信号の前記デューティ比との関連が記述されている所定のマッピングテーブルを保存しており、前記所定のマッピングテーブルに基づいて前記第１のデジタル出力と前記差分とを前記デューティ比へマッピングするものである請求項８に記載の駆動回路。
10. 前記フィードバック生成器は、
    前記スイッチング素子の前記第１の端子に連結されており、前記入力電圧を検出して、前記入力電圧を示すアナログ信号を生成する電圧センサと、
    前記電圧センサに連結されており、前記電圧センサが生成した前記アナログ信号に基づいてパルス幅変調信号を生成するプロセッサと、
    前記プロセッサと前記電圧加算器とに連結されており、前記プロセッサが生成した前記パルス幅変調信号をフィルタ処理して前記電圧加算器に送る前記フィードバック電圧を生成するローパスフィルタと、
    を有する請求項３に記載の駆動回路。
11. 前記プロセッサは、
    前記電圧センサに連結されており、前記電圧センサが生成した前記アナログ信号を前記入力電圧を示すデジタル出力に変換するアナログ・デジタル・変換ユニットと、
    前記アナログ・デジタル・変換ユニットに連結されており、前記アナログ・デジタル・変換ユニットからの前記デジタル出力を前記パルス幅変調信号のデューティ比へマッピングし、マッピングされた該デューティ比を示す表示信号を生成するマッピングユニットと、
    前記マッピングユニットと前記ローパスフィルタとに連結されており、前記マッピングユニットが生成した前記表示信号に基づいて前記ローパスフィルタに送る前記パルス幅変調信号を生成する出力ユニットと、
    を有する請求項１０に記載の駆動回路。
12. 前記マッピングユニットは、前記入力電圧と前記パルス幅変調信号の前記デューティ比との関連が記述されている所定のマッピングテーブルを保存しており、前記所定のマッピングテーブルに基づいて前記デジタル出力を前記デューティ比へマッピングするものである請求項１１に記載の駆動回路。
13. 前記ローパスフィルタはＲＣローパスフィルタである請求項１０に記載の駆動回路。
14. 前記スイッチング素子はダイオードであって、前記スイッチング素子の前記第２の端子となるアノードと、前記スイッチング素子の前記第１の端子となるカソードとを有する請求項１に記載の駆動回路。
15. 前記スイッチング素子の前記第１の端子と前記インダクタの前記第２の端子との間に連結されているキャパシタを更に具える請求項１に記載の駆動回路。
16. 前記コントロールモジュールは、
    前記スイッチング素子の前記第１の端子と前記インダクタの前記第２の端子とに連結されており、前記入力電圧および前記インダクタの前記第２の端子での電圧を検出して、前記入力電圧を示す第１のアナログ信号と前記インダクタの前記第２の端子での電圧を示す第２のアナログ信号とを生成する電圧センサと、
    前記電圧センサと前記電流検出素子とに連結されており、前記電圧センサが生成した前記第１のアナログ信号と前記第２のアナログ信号に基づいて前記電流検出素子からの前記検出電圧を補償して補償信号とする補償値を生成する上に、前記補償値が前記基準しきい値となる基準値を上回り続けた時間が前記遅延時間に達した場合に第１の状態から第２の状態に切り替わるパルス幅変調信号を生成するプロセッサと、
    前記プロセッサと前記スイッチとに連結されており、前記プロセッサからの前記パルス幅変調信号が前記第１の状態にある場合に前記スイッチを前記オン状態に切り替え、前記パルス幅変調信号が前記第２の状態にある場合に前記スイッチを前記オフ状態に切り替えるよう前記スイッチを駆動するドライバと、
    を有する請求項１に記載の駆動回路。

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