JP3195722B2 - ソリッドステートリレー - Google Patents
ソリッドステートリレーInfo
- Publication number
- JP3195722B2 JP3195722B2 JP05007595A JP5007595A JP3195722B2 JP 3195722 B2 JP3195722 B2 JP 3195722B2 JP 05007595 A JP05007595 A JP 05007595A JP 5007595 A JP5007595 A JP 5007595A JP 3195722 B2 JP3195722 B2 JP 3195722B2
- Authority
- JP
- Japan
- Prior art keywords
- light
- phototriac
- state relay
- solid state
- limiting resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、調光装置などで好適に
実施されるソリッドステートリレーに関し、特に交流負
荷を位相制御するために用いられるソリッドステートリ
レーに関する。
実施されるソリッドステートリレーに関し、特に交流負
荷を位相制御するために用いられるソリッドステートリ
レーに関する。
【０００２】
【従来の技術】図１２は、典型的な従来技術のソリッド
ステートリレー１の電気回路図である。このソリッドス
テートリレー１は、一対の発光素子２と、受光素子３
と、該受光素子３によって駆動される駆動素子４とが一
体で封止されて構成されている。前記発光素子２は、発
光ダイオードなどから成り、その両端子が一対の入力端
子ｐ１，ｐ２にそれぞれ接続されている。また、前記駆
動素子４は、トライアックなどから成り、一対の入出力
端子が出力端子ｐ１１，ｐ１２にそれぞれ接続されてい
る。前記受光素子３は、フォトトライアックなどから成
り、その一方の端子は前記出力端子ｐ１１に接続され、
他方の端子は前記駆動素子４のゲート端子４ａに接続さ
れる。
ステートリレー１の電気回路図である。このソリッドス
テートリレー１は、一対の発光素子２と、受光素子３
と、該受光素子３によって駆動される駆動素子４とが一
体で封止されて構成されている。前記発光素子２は、発
光ダイオードなどから成り、その両端子が一対の入力端
子ｐ１，ｐ２にそれぞれ接続されている。また、前記駆
動素子４は、トライアックなどから成り、一対の入出力
端子が出力端子ｐ１１，ｐ１２にそれぞれ接続されてい
る。前記受光素子３は、フォトトライアックなどから成
り、その一方の端子は前記出力端子ｐ１１に接続され、
他方の端子は前記駆動素子４のゲート端子４ａに接続さ
れる。
【０００３】したがって、入力端子ｐ１，ｐ２間に流れ
る電流に対応して発光素子２が光を放射し、その放射光
のレベルに対応して受光素子３が導通し、駆動素子４を
トリガ駆動する。これによって、出力端子ｐ１１，ｐ１
２間に直列に介在されている交流電源からの電力を調整
して、ランプなどの負荷を駆動することが可能となる。
る電流に対応して発光素子２が光を放射し、その放射光
のレベルに対応して受光素子３が導通し、駆動素子４を
トリガ駆動する。これによって、出力端子ｐ１１，ｐ１
２間に直列に介在されている交流電源からの電力を調整
して、ランプなどの負荷を駆動することが可能となる。
【０００４】
【発明が解決しようとする課題】上述のように構成され
たソリッドステートリレー１を交流負荷の位相制御に用
いるためには、たとえば図１３で示すような回路が必要
となる。すなわち、導通角を決定するために、負荷６に
電力を供給する交流電源７の電圧波形を降圧するなどし
て得られた入力信号から、ゼロボルト検出回路８が、ま
ず前記電圧波形のゼロクロス点を検出する。このゼロボ
ルト検出回路８からの出力に応答して、導通角遅延回路
９は、前記ゼロクロス点から予め定める遅延時間が経過
した後にスイッチング素子１０を導通し、電源Ｖｃｃと
該スイッチング素子１０との間に介在されている前記発
光素子２を点灯させる。
たソリッドステートリレー１を交流負荷の位相制御に用
いるためには、たとえば図１３で示すような回路が必要
となる。すなわち、導通角を決定するために、負荷６に
電力を供給する交流電源７の電圧波形を降圧するなどし
て得られた入力信号から、ゼロボルト検出回路８が、ま
ず前記電圧波形のゼロクロス点を検出する。このゼロボ
ルト検出回路８からの出力に応答して、導通角遅延回路
９は、前記ゼロクロス点から予め定める遅延時間が経過
した後にスイッチング素子１０を導通し、電源Ｖｃｃと
該スイッチング素子１０との間に介在されている前記発
光素子２を点灯させる。
【０００５】たとえば、前記交流電源７が５０Ｈｚであ
るときには、前記遅延時間を５ｍｓｅｃとすることによ
って、導通角は９０°となり、負荷６は、前記導通角が
０°のときに対して、５０％の電力で駆動されることに
なる。
るときには、前記遅延時間を５ｍｓｅｃとすることによ
って、導通角は９０°となり、負荷６は、前記導通角が
０°のときに対して、５０％の電力で駆動されることに
なる。
【０００６】しかしながら、このような構成のソリッド
ステートリレー１では、上述のような位相制御を行うに
あたって、ゼロボルト検出回路８および導通角遅延回路
９を設ける必要があり、構成が複雑になって小型化およ
び低コスト化の妨げとなる。
ステートリレー１では、上述のような位相制御を行うに
あたって、ゼロボルト検出回路８および導通角遅延回路
９を設ける必要があり、構成が複雑になって小型化およ
び低コスト化の妨げとなる。
【０００７】また、特に全波波形と半波波形とを切換え
るような簡易的な位相制御を行うにあたっても、このよ
うなゼロボルト検出回路８および導通角遅延回路９を用
いるか、またはソリッドステートリレー１を複数段組合
わせる必要があり、構成が複雑である。
るような簡易的な位相制御を行うにあたっても、このよ
うなゼロボルト検出回路８および導通角遅延回路９を用
いるか、またはソリッドステートリレー１を複数段組合
わせる必要があり、構成が複雑である。
【０００８】本発明の目的は、位相制御を小型および低
コストな構成で実現することができるソリッドステート
リレーを提供することである。
コストな構成で実現することができるソリッドステート
リレーを提供することである。
【０００９】
【課題を解決するための手段】本発明に係るソリッドス
テートリレーは、外部からの制御信号に応答して光を放
射する複数の発光素子と、前記各発光素子に個別的に対
応し、前記制御信号が与えられる入力端子と、一方の発
光素子と対を成すフォトトライアックと、他方の発光素
子と対を成すフォトサイリスタと、相互に並列に設けら
れる前記フォトトライアックおよびフォトサイリスタか
らの駆動信号が共通に与えられ、該駆動信号に応答して
導通期間が変化し、外部の負荷への通電を制御する駆動
素子とを含み、前記他方の発光素子およびフォトサイリ
スタは２組設けられ、かつ前記フォトサイリスタは相互
に並列に逆極性に設けられ、前記各発光素子、フォトト
ライアック、フォトサイリスタおよび駆動素子は相互に
一体に封止され、前記各入力端子に前記制御信号が選択
的に与えられることで、前記駆動素子へは相互に異なる
駆動信号が与えられることを特徴とする。
テートリレーは、外部からの制御信号に応答して光を放
射する複数の発光素子と、前記各発光素子に個別的に対
応し、前記制御信号が与えられる入力端子と、一方の発
光素子と対を成すフォトトライアックと、他方の発光素
子と対を成すフォトサイリスタと、相互に並列に設けら
れる前記フォトトライアックおよびフォトサイリスタか
らの駆動信号が共通に与えられ、該駆動信号に応答して
導通期間が変化し、外部の負荷への通電を制御する駆動
素子とを含み、前記他方の発光素子およびフォトサイリ
スタは２組設けられ、かつ前記フォトサイリスタは相互
に並列に逆極性に設けられ、前記各発光素子、フォトト
ライアック、フォトサイリスタおよび駆動素子は相互に
一体に封止され、前記各入力端子に前記制御信号が選択
的に与えられることで、前記駆動素子へは相互に異なる
駆動信号が与えられることを特徴とする。
【００１０】
【００１１】さらにまた、本発明に係るソリッドステー
トリレーでは、前記他方の発光素子およびフォトサイリ
スタは２組設けられ、一方のフォトサイリスタから駆動
素子への前記駆動信号のためのラインに、制限抵抗を介
在することを特徴とする。
トリレーでは、前記他方の発光素子およびフォトサイリ
スタは２組設けられ、一方のフォトサイリスタから駆動
素子への前記駆動信号のためのラインに、制限抵抗を介
在することを特徴とする。
【００１２】また、本発明に係るソリッドステートリレ
ーは、外部からの制御信号に応答して光を放射する複数
の発光素子と、前記各発光素子に個別的に対応し、前記
制御信号が与えられる入力端子と、一方の発光素子と対
を成す一方のフォトトライアックと、前記一方のフォト
トライアックに直列に介在される一方の制限抵抗と、他
方の発光素子と対を成し、前記一方の制限抵抗をバイパ
スするように設けられる他方のフォトトライアックと、
前記他方のフォトトライアックに直列に介在され、前記
一方の制限抵抗よりも抵抗値の小さい他方の制限抵抗
と、前記一方のフォトトライアックからの駆動信号に応
答して導通期間が変化し、外部の負荷への通電を制御す
る駆動素子とを含み、前記各入力端子に前記制御信号が
選択的に与えられることで、前記駆動素子へは相互に異
なる駆動信号が与えられることを特徴とする。
ーは、外部からの制御信号に応答して光を放射する複数
の発光素子と、前記各発光素子に個別的に対応し、前記
制御信号が与えられる入力端子と、一方の発光素子と対
を成す一方のフォトトライアックと、前記一方のフォト
トライアックに直列に介在される一方の制限抵抗と、他
方の発光素子と対を成し、前記一方の制限抵抗をバイパ
スするように設けられる他方のフォトトライアックと、
前記他方のフォトトライアックに直列に介在され、前記
一方の制限抵抗よりも抵抗値の小さい他方の制限抵抗
と、前記一方のフォトトライアックからの駆動信号に応
答して導通期間が変化し、外部の負荷への通電を制御す
る駆動素子とを含み、前記各入力端子に前記制御信号が
選択的に与えられることで、前記駆動素子へは相互に異
なる駆動信号が与えられることを特徴とする。
【００１３】さらにまた、本発明に係るソリッドステー
トリレーでは、前記他方の発光素子、他方のフォトトラ
イアックおよび他方の制限抵抗は２組設けられることを
特徴とする。
トリレーでは、前記他方の発光素子、他方のフォトトラ
イアックおよび他方の制限抵抗は２組設けられることを
特徴とする。
【００１４】また、本発明に係るソリッドステートリレ
ーは、外部からの制御信号に応答し て光を放射する複数
の発光素子と、前記各発光素子に個別的に対応し、前記
制御信号が与えられる入力端子と、第１の発光素子と対
を成す第１のフォトトライアックと、第２の発光素子と
対を成すフォトサイリスタと、相互に並列に設けられる
前記第１のフォトトライアックおよびフォトサイリスタ
からの駆動信号が共通に与えられ、該駆動信号に応答し
て導通期間が変化し、外部の負荷への通電を制御する駆
動素子と、前記第１のフォトトライアックおよびフォト
サイリスタから駆動素子への前記駆動信号のためのライ
ンに介在される制限抵抗と、第３の発光素子と対を成
し、前記制限抵抗をバイパスするように設けられる第２
のフォトトライアックとを含み、前記各発光素子、フォ
トトライアック、フォトサイリスタ、制限抵抗および駆
動素子は相互に一体に封止され、前記各入力端子に前記
制御信号が選択的に与えられることで、前記駆動素子へ
は相互に異なる駆動信号が与えられることを特徴とす
る。
ーは、外部からの制御信号に応答し て光を放射する複数
の発光素子と、前記各発光素子に個別的に対応し、前記
制御信号が与えられる入力端子と、第１の発光素子と対
を成す第１のフォトトライアックと、第２の発光素子と
対を成すフォトサイリスタと、相互に並列に設けられる
前記第１のフォトトライアックおよびフォトサイリスタ
からの駆動信号が共通に与えられ、該駆動信号に応答し
て導通期間が変化し、外部の負荷への通電を制御する駆
動素子と、前記第１のフォトトライアックおよびフォト
サイリスタから駆動素子への前記駆動信号のためのライ
ンに介在される制限抵抗と、第３の発光素子と対を成
し、前記制限抵抗をバイパスするように設けられる第２
のフォトトライアックとを含み、前記各発光素子、フォ
トトライアック、フォトサイリスタ、制限抵抗および駆
動素子は相互に一体に封止され、前記各入力端子に前記
制御信号が選択的に与えられることで、前記駆動素子へ
は相互に異なる駆動信号が与えられることを特徴とす
る。
【００１５】
【作用】上記の各構成によれば、調光装置などとして用
いられ、発光素子と、フォトトライアックやフォトサイ
リスタで実現される受光素子と、駆動素子とが相互に一
体に封止されて構成されるソリッドステートリレーにお
いて、対を成す発光素子と受光素子とを複数組設け、か
つ各発光素子に個別的に対応して入力端子を設けてお
き、各受光素子からの出力を駆動信号として駆動素子に
与える。前記各組の発光素子および受光素子は、たとえ
ば発光素子は同一に構成され、受光素子は、たとえば前
記フォトトライアックのように全波に対応し、また前記
フォトサイリスタのように半波に対応することで、その
受光感度が相互に異なるように構成されている。
いられ、発光素子と、フォトトライアックやフォトサイ
リスタで実現される受光素子と、駆動素子とが相互に一
体に封止されて構成されるソリッドステートリレーにお
いて、対を成す発光素子と受光素子とを複数組設け、か
つ各発光素子に個別的に対応して入力端子を設けてお
き、各受光素子からの出力を駆動信号として駆動素子に
与える。前記各組の発光素子および受光素子は、たとえ
ば発光素子は同一に構成され、受光素子は、たとえば前
記フォトトライアックのように全波に対応し、また前記
フォトサイリスタのように半波に対応することで、その
受光感度が相互に異なるように構成されている。
【００１６】したがって、外部からの制御信号を選択的
に入力端子に入力すると、その入力端子に対応した発光
素子が光を放射し、その発光素子に対応する受光素子か
らは前記入力端子毎に対応した駆動信号が駆動素子に与
えられることになる。したがって、前記入力端子に選択
的に制御信号を与えることによって、駆動素子の導通期
間が変化し、こうして外部の負荷を位相制御することが
できる。
に入力端子に入力すると、その入力端子に対応した発光
素子が光を放射し、その発光素子に対応する受光素子か
らは前記入力端子毎に対応した駆動信号が駆動素子に与
えられることになる。したがって、前記入力端子に選択
的に制御信号を与えることによって、駆動素子の導通期
間が変化し、こうして外部の負荷を位相制御することが
できる。
【００１７】これによって、電源電圧のゼロボルト検出
や前記導通期間に対応した遅延時間を設定するための構
成などを省略し、所望とする導通角に対応した入力端子
に制御信号を与えるだけの簡便な構成で、位相制御を行
うことが可能となる。
や前記導通期間に対応した遅延時間を設定するための構
成などを省略し、所望とする導通角に対応した入力端子
に制御信号を与えるだけの簡便な構成で、位相制御を行
うことが可能となる。
【００１８】
【実施例】本発明の参考例について、図１および図２に
基づいて説明すれば以下のとおりである。
基づいて説明すれば以下のとおりである。
【００１９】図１は、本発明の参考例のソリッドステー
トリレー１１を用いる負荷制御装置１２の電気的構成を
示すブロック図である。ソリッドステートリレー１１
は、大略的に、２つの発光素子Ｄ１，Ｄ２と、各発光素
子Ｄ１，Ｄ２にそれぞれ対を成す２つの受光素子Ｑ１，
Ｑ２と、各受光素子Ｑ１，Ｑ２からの出力が共通に与え
られる駆動素子Ｇ１とが相互に一体に封止されて構成さ
れている。
トリレー１１を用いる負荷制御装置１２の電気的構成を
示すブロック図である。ソリッドステートリレー１１
は、大略的に、２つの発光素子Ｄ１，Ｄ２と、各発光素
子Ｄ１，Ｄ２にそれぞれ対を成す２つの受光素子Ｑ１，
Ｑ２と、各受光素子Ｑ１，Ｑ２からの出力が共通に与え
られる駆動素子Ｇ１とが相互に一体に封止されて構成さ
れている。
【００２０】各発光素子Ｄ１，Ｄ２は、相互に等しい特
性を有する発光ダイオードで実現される。発光素子Ｄ
１，Ｄ２のアノードは、共通に電流制限抵抗Ｒ１から入
力端子Ｐ０に接続されてハイレベルな電圧Ｖｃｃが印加
される。これに対して、各発光素子Ｄ１，Ｄ２のカソー
ドはそれぞれ個別的に設けられた入力端子Ｐ１，Ｐ２に
接続されており、これらの入力端子Ｐ１またはＰ２のい
ずれか一方にスイッチング素子１５が接続され、図示し
ない制御装置からの制御信号に応答してこのスイッチン
グ素子１５が導通することによって、発光素子Ｄ１また
はＤ２が選択的に光を放射する。
性を有する発光ダイオードで実現される。発光素子Ｄ
１，Ｄ２のアノードは、共通に電流制限抵抗Ｒ１から入
力端子Ｐ０に接続されてハイレベルな電圧Ｖｃｃが印加
される。これに対して、各発光素子Ｄ１，Ｄ２のカソー
ドはそれぞれ個別的に設けられた入力端子Ｐ１，Ｐ２に
接続されており、これらの入力端子Ｐ１またはＰ２のい
ずれか一方にスイッチング素子１５が接続され、図示し
ない制御装置からの制御信号に応答してこのスイッチン
グ素子１５が導通することによって、発光素子Ｄ１また
はＤ２が選択的に光を放射する。
【００２１】一方、前記各発光素子Ｄ１，Ｄ２と対を成
す受光素子Ｑ１，Ｑ２のうち、受光素子Ｑ１はフォトト
ライアックで実現され、受光素子Ｑ２はフォトサイリス
タで実現される。対を成す発光素子Ｄ１および受光素子
Ｑ１の光経路と、発光素子Ｄ２および受光素子Ｑ２の光
経路とは、相互に遮光されており、したがってたとえば
発光素子Ｄ１からの光が漏光して、受光素子Ｑ２へ入射
することはない。受光素子Ｑ１，Ｑ２は相互に並列に接
続されており、それらの一方の端子は共通に出力端子Ｐ
１１に接続され、他方の端子はサイリスタで実現される
駆動素子Ｇ１のゲート端子に共通に接続されている。受
光素子Ｑ２の出力端子とゲート端子との間には、感度調
整抵抗Ｒ０が介在されている。駆動素子Ｇ１の一対の入
出力端子は、出力端子Ｐ１１，Ｐ１２にそれぞれ接続さ
れている。
す受光素子Ｑ１，Ｑ２のうち、受光素子Ｑ１はフォトト
ライアックで実現され、受光素子Ｑ２はフォトサイリス
タで実現される。対を成す発光素子Ｄ１および受光素子
Ｑ１の光経路と、発光素子Ｄ２および受光素子Ｑ２の光
経路とは、相互に遮光されており、したがってたとえば
発光素子Ｄ１からの光が漏光して、受光素子Ｑ２へ入射
することはない。受光素子Ｑ１，Ｑ２は相互に並列に接
続されており、それらの一方の端子は共通に出力端子Ｐ
１１に接続され、他方の端子はサイリスタで実現される
駆動素子Ｇ１のゲート端子に共通に接続されている。受
光素子Ｑ２の出力端子とゲート端子との間には、感度調
整抵抗Ｒ０が介在されている。駆動素子Ｇ１の一対の入
出力端子は、出力端子Ｐ１１，Ｐ１２にそれぞれ接続さ
れている。
【００２２】前記出力端子Ｐ１１とＰ１２との間には、
交流電源１３と負荷１４との直列回路が接続されてい
る。交流電源１３は、たとえば実効電圧が１００Ｖの商
用交流電源であり、負荷１４はランプである。
交流電源１３と負荷１４との直列回路が接続されてい
る。交流電源１３は、たとえば実効電圧が１００Ｖの商
用交流電源であり、負荷１４はランプである。
【００２３】上述のように構成されたソリッドステート
リレー１１において、受光素子Ｑ１は双方向導通素子で
あり、したがってスイッチング素子１５がこの図１で示
すように入力端子Ｐ１に接続されて発光素子Ｄ１および
この受光素子Ｑ１が選択されているときには、負荷１４
に流れる負荷電流は図２（ａ）で示すようになり、商用
交流の全波波形となる。これに対して、スイッチング素
子１５が入力端子Ｐ２に接続され、発光素子Ｄ２および
受光素子Ｑ２が選択されたときには、受光素子Ｑ２は片
方向導通素子であり、したがって負荷電流は、図２
（ｂ）で示すように半波波形となる。
リレー１１において、受光素子Ｑ１は双方向導通素子で
あり、したがってスイッチング素子１５がこの図１で示
すように入力端子Ｐ１に接続されて発光素子Ｄ１および
この受光素子Ｑ１が選択されているときには、負荷１４
に流れる負荷電流は図２（ａ）で示すようになり、商用
交流の全波波形となる。これに対して、スイッチング素
子１５が入力端子Ｐ２に接続され、発光素子Ｄ２および
受光素子Ｑ２が選択されたときには、受光素子Ｑ２は片
方向導通素子であり、したがって負荷電流は、図２
（ｂ）で示すように半波波形となる。
【００２４】このように入力端子Ｐ１またはＰ２のいず
れかを選択するだけで、全波波形と半波波形とを切換え
る簡易的な位相制御を実現することができる。したがっ
て、位相制御にあたって、ゼロボルト検出回路や導通角
遅延回路などの複雑な構成を必要とすることなく、簡便
な構成で実現することができ、小型化および低コスト化
を図ることができる。
れかを選択するだけで、全波波形と半波波形とを切換え
る簡易的な位相制御を実現することができる。したがっ
て、位相制御にあたって、ゼロボルト検出回路や導通角
遅延回路などの複雑な構成を必要とすることなく、簡便
な構成で実現することができ、小型化および低コスト化
を図ることができる。
【００２５】本発明の第１の実施例について、図３およ
び図４に基づいて説明すれば以下のとおりである。な
お、この実施例は前述の参考例に類似し、対応する部材
には同一の参照符を付してその説明を省略する。
び図４に基づいて説明すれば以下のとおりである。な
お、この実施例は前述の参考例に類似し、対応する部材
には同一の参照符を付してその説明を省略する。
【００２６】図３は、本発明の第１の実施例のソリッド
ステートリレー２１の電気回路図である。注目すべきは
このソリッドステートリレー２１では、前述のソリッド
ステートリレー１１における発光素子Ｄ１，Ｄ２および
受光素子Ｑ１，Ｑ２に加えて、一対の発光素子Ｄ３およ
び受光素子Ｑ３がさらに設けられている。受光素子Ｑ３
は、前記受光素子Ｑ１，Ｑ２と相互に並列に接続される
けれども、受光素子Ｑ２とは相互に逆極性となるように
接続されている。
ステートリレー２１の電気回路図である。注目すべきは
このソリッドステートリレー２１では、前述のソリッド
ステートリレー１１における発光素子Ｄ１，Ｄ２および
受光素子Ｑ１，Ｑ２に加えて、一対の発光素子Ｄ３およ
び受光素子Ｑ３がさらに設けられている。受光素子Ｑ３
は、前記受光素子Ｑ１，Ｑ２と相互に並列に接続される
けれども、受光素子Ｑ２とは相互に逆極性となるように
接続されている。
【００２７】したがって、入力端子Ｐ１，Ｐ２が選択さ
れると、図４（ａ）および図４（ｂ）でそれぞれ示すよ
うに、前述の図２（ａ）および図２（ｂ）と同様の負荷
電流波形が得られ、さらに入力端子Ｐ３が選択される
と、図４（ｃ）で示すように、前記入力端子Ｐ２の選択
時とは逆極性の負荷電流波形を得ることができる。
れると、図４（ａ）および図４（ｂ）でそれぞれ示すよ
うに、前述の図２（ａ）および図２（ｂ）と同様の負荷
電流波形が得られ、さらに入力端子Ｐ３が選択される
と、図４（ｃ）で示すように、前記入力端子Ｐ２の選択
時とは逆極性の負荷電流波形を得ることができる。
【００２８】したがって、半波波形を得るにあたって、
入力端子Ｐ２またはＰ３を選択することによって、交流
電源１３の出力電圧が、正極側であるときと負極側であ
るときとの、所望とする極性のときに、負荷電流を得る
ことができる。
入力端子Ｐ２またはＰ３を選択することによって、交流
電源１３の出力電圧が、正極側であるときと負極側であ
るときとの、所望とする極性のときに、負荷電流を得る
ことができる。
【００２９】本発明の第２の実施例について、図５およ
び図６に基づいて説明すれば以下のとおりである。
び図６に基づいて説明すれば以下のとおりである。
【００３０】図５は、本発明の第２の実施例のソリッド
ステートリレー３１の電気回路図である。注目すべきは
このソリッドステートリレー３１では、対を成す発光素
子Ｄ２および受光素子Ｑ２と同一極性で発光素子Ｄ４お
よび受光素子Ｑ４が設けられており、さらに受光素子Ｑ
４と駆動素子Ｇ１のゲートとの間には制限抵抗Ｒ４が設
けられている。
ステートリレー３１の電気回路図である。注目すべきは
このソリッドステートリレー３１では、対を成す発光素
子Ｄ２および受光素子Ｑ２と同一極性で発光素子Ｄ４お
よび受光素子Ｑ４が設けられており、さらに受光素子Ｑ
４と駆動素子Ｇ１のゲートとの間には制限抵抗Ｒ４が設
けられている。
【００３１】したがって、入力端子Ｐ１およびＰ２が選
択されたときには、それぞれ図６（ａ）および図６
（ｂ）で示すように、全波および半波の負荷電流波形が
得られ、これに対して入力端子Ｐ４が選択されたときに
は、図６（ｃ）で示すように、半波波形で、かつ導通角
αが制御された波形となる。前記導通角αは、抵抗Ｒ４
の抵抗値が大きいほど大きくなる。
択されたときには、それぞれ図６（ａ）および図６
（ｂ）で示すように、全波および半波の負荷電流波形が
得られ、これに対して入力端子Ｐ４が選択されたときに
は、図６（ｃ）で示すように、半波波形で、かつ導通角
αが制御された波形となる。前記導通角αは、抵抗Ｒ４
の抵抗値が大きいほど大きくなる。
【００３２】したがって、制限抵抗Ｒ４の抵抗値を任意
に選択することによって、所望とする導通角αに位相制
御することが可能となる。なお、この受光素子Ｑ４は、
前述の受光素子Ｑ３と同様に、受光素子Ｑ２に対して相
互に逆極性となるように並列に接続されていて、受光素
子Ｑ２とは交流電源１３の出力電圧が反対の極性におい
て位相制御を行うようにしてもよい。
に選択することによって、所望とする導通角αに位相制
御することが可能となる。なお、この受光素子Ｑ４は、
前述の受光素子Ｑ３と同様に、受光素子Ｑ２に対して相
互に逆極性となるように並列に接続されていて、受光素
子Ｑ２とは交流電源１３の出力電圧が反対の極性におい
て位相制御を行うようにしてもよい。
【００３３】本発明の第３および第４の実施例につい
て、図７〜図９に基づいて説明すれば以下のとおりであ
る。
て、図７〜図９に基づいて説明すれば以下のとおりであ
る。
【００３４】図７は本発明の第３の実施例のソリッドス
テートリレー４１の電気回路図であり、図８は本発明の
第４の実施例のソリッドステートリレー５１の電気回路
図である。ソリッドステートリレー４１では、２つの発
光素子Ｄ５，Ｄ６に対して、それぞれ双方向導通素子の
受光素子Ｑ５，Ｑ６が設けられており、受光素子Ｑ５の
出力は制限抵抗Ｒ５を介して駆動素子Ｇ１のゲートに入
力されており、前記受光素子Ｑ６は前記制限抵抗Ｒ５を
バイパスするように設けられている。また、この受光素
子Ｑ６には直列に制限抵抗Ｒ６が設けられており、バイ
パス電流量が制限される。
テートリレー４１の電気回路図であり、図８は本発明の
第４の実施例のソリッドステートリレー５１の電気回路
図である。ソリッドステートリレー４１では、２つの発
光素子Ｄ５，Ｄ６に対して、それぞれ双方向導通素子の
受光素子Ｑ５，Ｑ６が設けられており、受光素子Ｑ５の
出力は制限抵抗Ｒ５を介して駆動素子Ｇ１のゲートに入
力されており、前記受光素子Ｑ６は前記制限抵抗Ｒ５を
バイパスするように設けられている。また、この受光素
子Ｑ６には直列に制限抵抗Ｒ６が設けられており、バイ
パス電流量が制限される。
【００３５】また、図８で示す本発明の第４の実施例の
ソリッドステートリレー５１では、前記ソリッドステー
トリレー４１における受光素子Ｑ６および制限抵抗Ｒ６
と並列に、さらに受光素子Ｑ７および制限抵抗Ｒ７が設
けられている。
ソリッドステートリレー５１では、前記ソリッドステー
トリレー４１における受光素子Ｑ６および制限抵抗Ｒ６
と並列に、さらに受光素子Ｑ７および制限抵抗Ｒ７が設
けられている。
【００３６】したがって、入力端子Ｐ５だけが選択され
ている状態では、図９（ａ）で示すように前記導通角α
が比較的大きいのに対して、前記入力端子Ｐ５に加えて
入力端子Ｐ６も選択されると、図９（ｂ）で示すように
前記導通角αは制限抵抗Ｒ５が受光素子Ｑ６および制限
抵抗Ｒ６でバイパスされることによって小さくなり、さ
らに入力端子Ｐ７が選択されて受光素子Ｑ７が導通する
と、図９（ｃ）で示すように全波波形となる。
ている状態では、図９（ａ）で示すように前記導通角α
が比較的大きいのに対して、前記入力端子Ｐ５に加えて
入力端子Ｐ６も選択されると、図９（ｂ）で示すように
前記導通角αは制限抵抗Ｒ５が受光素子Ｑ６および制限
抵抗Ｒ６でバイパスされることによって小さくなり、さ
らに入力端子Ｐ７が選択されて受光素子Ｑ７が導通する
と、図９（ｃ）で示すように全波波形となる。
【００３７】本発明の第５の実施例について、図１０お
よび図１１に基づいて説明すれば以下のとおりである。
よび図１１に基づいて説明すれば以下のとおりである。
【００３８】図１０は、本発明の第５の実施例のソリッ
ドステートリレー６１の電気回路図である。この実施例
は、前述の図１および図７で示す実施例に類似してい
る。したがって、フォトトライアックから成る受光素子
Ｑ５，Ｑ６にそれぞれ対応して発光素子Ｄ５，Ｄ６が設
けられるとともに、フォトサイリスタから成る受光素子
Ｑ８が設けられ、さらにこれに対応する発光素子Ｄ８が
設けられている。受光素子Ｑ５と受光素子Ｑ８とは相互
に並列に接続されており、これらの出力は制限抵抗Ｒ５
を介して駆動素子Ｇ１のゲート端子に入力される。前記
制限抵抗Ｒ５と並列となるように、前記受光素子Ｑ６お
よび制限抵抗Ｒ６の直列回路が介在されている。
ドステートリレー６１の電気回路図である。この実施例
は、前述の図１および図７で示す実施例に類似してい
る。したがって、フォトトライアックから成る受光素子
Ｑ５，Ｑ６にそれぞれ対応して発光素子Ｄ５，Ｄ６が設
けられるとともに、フォトサイリスタから成る受光素子
Ｑ８が設けられ、さらにこれに対応する発光素子Ｄ８が
設けられている。受光素子Ｑ５と受光素子Ｑ８とは相互
に並列に接続されており、これらの出力は制限抵抗Ｒ５
を介して駆動素子Ｇ１のゲート端子に入力される。前記
制限抵抗Ｒ５と並列となるように、前記受光素子Ｑ６お
よび制限抵抗Ｒ６の直列回路が介在されている。
【００３９】したがって、入力端子Ｐ５のみが選択され
ているときには、負荷電流波形は図１１（ａ）で示すよ
うに導通角αの全波波形であり、また入力端子Ｐ８のみ
が選択されているときには、負荷電流波形は図１１
（ｂ）で示すように導通角αの半波波形となる。
ているときには、負荷電流波形は図１１（ａ）で示すよ
うに導通角αの全波波形であり、また入力端子Ｐ８のみ
が選択されているときには、負荷電流波形は図１１
（ｂ）で示すように導通角αの半波波形となる。
【００４０】これに対して、さらに入力端子Ｐ６が選択
されると、制限抵抗Ｒ５がバイパスされて、入力端子Ｐ
５が選択されているときの負荷電流波形は図１１（ｃ）
で示す全波波形となり、また入力端子Ｐ８が選択されて
いるときには、負荷電流波形は図１１（ｄ）で示すよう
な半波波形となる。
されると、制限抵抗Ｒ５がバイパスされて、入力端子Ｐ
５が選択されているときの負荷電流波形は図１１（ｃ）
で示す全波波形となり、また入力端子Ｐ８が選択されて
いるときには、負荷電流波形は図１１（ｄ）で示すよう
な半波波形となる。
【００４１】このようにして、本発明に従う各ソリッド
ステートリレー１１，２１，３１，４１，５１，６１で
は、入力端子Ｐ１〜Ｐ８の少なくとも１つを選択するこ
とによって、所望とする導通角αを得るような位相制御
が可能となり、従来技術で述べたような、ゼロボルト検
出回路８や、導通角遅延回路９などの構成を不要とし
て、小型化および低コスト化を図ることができる。
ステートリレー１１，２１，３１，４１，５１，６１で
は、入力端子Ｐ１〜Ｐ８の少なくとも１つを選択するこ
とによって、所望とする導通角αを得るような位相制御
が可能となり、従来技術で述べたような、ゼロボルト検
出回路８や、導通角遅延回路９などの構成を不要とし
て、小型化および低コスト化を図ることができる。
【００４２】なお、本発明は調光装置に限らず、交流電
源からの電力を位相制御するような負荷に対して広く実
施することができ、また、直流負荷であっても、ＰＷＭ
制御などにも好適に実施することができる。
源からの電力を位相制御するような負荷に対して広く実
施することができ、また、直流負荷であっても、ＰＷＭ
制御などにも好適に実施することができる。
【００４３】
【発明の効果】本発明に従うソリッドステートリレー
は、以上のように、対を成す発光素子と受光素子とを複
数組設け、外部の負荷への通電を制御する駆動素子へは
各受光素子からの駆動信号を与えるようにし、これに対
して各発光素子へは個別的に対応した入力端子を介して
外部からの制御信号を入力するようにし、かつたとえば
受光素子の受光特性を相互に異なるようにするなどし
て、前記各組毎の発光素子および受光素子による駆動信
号の出力特性を異なるようにしておく。
は、以上のように、対を成す発光素子と受光素子とを複
数組設け、外部の負荷への通電を制御する駆動素子へは
各受光素子からの駆動信号を与えるようにし、これに対
して各発光素子へは個別的に対応した入力端子を介して
外部からの制御信号を入力するようにし、かつたとえば
受光素子の受光特性を相互に異なるようにするなどし
て、前記各組毎の発光素子および受光素子による駆動信
号の出力特性を異なるようにしておく。
【００４４】それゆえ、所望とする導通角に対応した駆
動信号が得られる入力端子へ制御信号を与えるだけで、
位相制御を実現することができ、導通角を設定するため
のゼロボルト検出回路や導通角遅延回路などの複雑な構
成が不要となり、小型化および低コスト化を図ることが
できる。
動信号が得られる入力端子へ制御信号を与えるだけで、
位相制御を実現することができ、導通角を設定するため
のゼロボルト検出回路や導通角遅延回路などの複雑な構
成が不要となり、小型化および低コスト化を図ることが
できる。
【図１】本発明の参考例のソリッドステートリレーを用
いる負荷制御装置の電気的構成を示すブロック図であ
る。
いる負荷制御装置の電気的構成を示すブロック図であ
る。
【図２】図１で示すソリッドステートリレーの動作を説
明するための波形図である。
明するための波形図である。
【図３】本発明の第１の実施例のソリッドステートリレ
ーの電気回路図である。
ーの電気回路図である。
【図４】図３で示すソリッドステートリレーの動作を説
明するための波形図である。
明するための波形図である。
【図５】本発明の第２の実施例のソリッドステートリレ
ーの電気回路図である。
ーの電気回路図である。
【図６】図５で示すソリッドステートリレーの動作を説
明するための波形図である。
明するための波形図である。
【図７】本発明の第３の実施例のソリッドステートリレ
ーの電気回路図である。
ーの電気回路図である。
【図８】本発明の第４の実施例のソリッドステートリレ
ーの電気回路図である。
ーの電気回路図である。
【図９】図７および図８で示すソリッドステートリレー
の動作を説明するための波形図である。
の動作を説明するための波形図である。
【図１０】本発明の第５の実施例のソリッドステートリ
レーの電気回路図である。
レーの電気回路図である。
【図１１】図１０で示すソリッドステートリレーの動作
を説明するための波形図である。
を説明するための波形図である。
【図１２】典型的な従来技術のソリッドステートリレー
の電気回路図である。
の電気回路図である。
【図１３】図１２で示すソリッドステートリレーが用い
られる負荷制御装置の電気的構成を示すブロック図であ
る。
られる負荷制御装置の電気的構成を示すブロック図であ
る。
１１ ソリッドステートリレー １２ 負荷制御装置 １３ 交流電源 １４ 負荷 １５ スイッチング素子 ２１ ソリッドステートリレー ３１ ソリッドステートリレー ４１ ソリッドステートリレー ５１ ソリッドステートリレー ６１ ソリッドステートリレー Ｄ１〜Ｄ８ 発光素子 Ｇ１ 駆動素子 Ｐ０〜Ｐ８ 入力端子 Ｐ１１，Ｐ１２ 出力端子 Ｑ１〜Ｑ８ 受光素子 Ｒ０ 感度調整抵抗 Ｒ４〜Ｒ７ 制限抵抗
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 1/08 321 G05F 1/455
Claims (5)
- 【請求項１】外部からの制御信号に応答して光を放射す
る複数の発光素子と、 前記各発光素子に個別的に対応し、前記制御信号が与え
られる入力端子と、 一方の発光素子と対を成すフォトトライアックと、 他方の発光素子と対を成すフォトサイリスタと、 相互に並列に設けられる前記フォトトライアックおよび
フォトサイリスタからの駆動信号が共通に与えられ、該
駆動信号に応答して導通期間が変化し、外部の負荷への
通電を制御する駆動素子とを含み、前記他方の発光素子およびフォトサイリスタは２組設け
られ、かつ前記フォトサイリスタは相互に並列に逆極性
に設けられ、 前記各発光素子、フォトトライアック、フォトサイリス
タおよび駆動素子は相互に一体に封止され、 前記各入力端子に前記制御信号が選択的に与えられるこ
とで、前記駆動素子へは相互に異なる駆動信号が与えら
れることを特徴とするソリッドステートリレー。 - 【請求項２】前記他方の発光素子およびフォトサイリス
タは２組設けられ、一方のフォトサイリスタから駆動素
子への前記駆動信号のためのラインに、制限抵抗を介在
することを特徴とする請求項１記載のソリッドステート
リレー。 - 【請求項３】外部からの制御信号に応答して光を放射す
る複数の発光素子と、 前記各発光素子に個別的に対応し、前記制御信号が与え
られる入力端子と、 一方の発光素子と対を成すフォトトライアックと、 前記一方のフォトトライアックに直列に介在される一方
の制限抵抗と、 他方の発光素子と対を成し、前記一方の制限抵抗をバイ
パスするように設けられる他方のフォトトライアック
と、 前記他方のフォトトライアックに直列に介在され、前記
一方の制限抵抗よりも抵抗値の小さい他方の制限抵抗
と、 前記一方のフォトトライアックからの駆動信号に応答し
て導通期間が変化し、外部の負荷への通電を制御する駆
動素子とを含み、 前記各入力端子に前記制御信号が選択的に与えられるこ
とで、前記駆動素子へは相互に異なる駆動信号が与えら
れることを特徴とするソリッドステートリレー。 - 【請求項４】前記他方の発光素子、他方のフォトトライ
アックおよび他方の制限抵抗は２組設けられることを特
徴とする請求項３記載のソリッドステートリレー。 - 【請求項５】外部からの制御信号に応答して光を放射す
る複数の発光素子と、 前記各発光素子に個別的に対応し、前記制御信号が与え
られる入力端子と、 第１の発光素子と対を成す第１のフォトトライアック
と、 第２の発光素子と対を成すフォトサイリスタと、 相互に並列に設けられる前記第１のフォトトライアック
およびフォトサイリスタからの駆動信号が共通に与えら
れ、該駆動信号に応答して導通期間が変化し、外部の負
荷への通電を制御する駆動素子と、 前記第１のフォトトライアックおよびフォトサイリスタ
から駆動素子への前記駆動信号のためのラインに介在さ
れる制限抵抗と、 第３の発光素子と対を成し、前記制限抵抗をバイパスす
るように設けられる第２のフォトトライアックとを含
み、 前記各発光素子、フォトトライアック、フォトサイリス
タ、制限抵抗および駆動素子は相互に一体に封止され、 前記各入力端子に前記制御信号が選択的に与えられるこ
とで、前記駆動素子へは相互に異なる駆動信号が与えら
れることを特徴とするソリッドステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05007595A JP3195722B2 (ja) | 1995-03-09 | 1995-03-09 | ソリッドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05007595A JP3195722B2 (ja) | 1995-03-09 | 1995-03-09 | ソリッドステートリレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251909A JPH08251909A (ja) | 1996-09-27 |
| JP3195722B2 true JP3195722B2 (ja) | 2001-08-06 |
Family
ID=12848896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05007595A Expired - Fee Related JP3195722B2 (ja) | 1995-03-09 | 1995-03-09 | ソリッドステートリレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3195722B2 (ja) |
-
1995
- 1995-03-09 JP JP05007595A patent/JP3195722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08251909A (ja) | 1996-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4745311A (en) | Solid-state relay | |
| US4413193A (en) | Optically coupled solid state relay | |
| US4608500A (en) | Electric power unit | |
| JPH03500360A (ja) | 交流電源を利用して直流モータを両方向に駆動するための装置 | |
| JP3195722B2 (ja) | ソリッドステートリレー | |
| US4119905A (en) | Programmable alternating current switch | |
| GB2238674A (en) | Control circuit for scr ac relay. | |
| JPH0210678B2 (ja) | ||
| NO172668B (no) | Krets for styring av en effekt-triac | |
| US4390824A (en) | Full wave motor control circuit | |
| US3354312A (en) | Phase control circuits for light activated switches using a variable resistor with an a. c. voltage across it as the phase control | |
| JP2658195B2 (ja) | ソリッドステートリレー | |
| JP2598897B2 (ja) | 三相モータの駆動回路 | |
| SU1457110A1 (ru) | Устройство дл управлени симистором | |
| KR830002573Y1 (ko) | 제어 재생식 직류전원 | |
| SU875631A1 (ru) | Электронный ключ | |
| JPS58121597A (ja) | ガス放電ランプの照度を制御するための方法および回路装置 | |
| JP2837734B2 (ja) | 供給電力調節回路 | |
| AU613788B2 (en) | Motor controller with optical controlled scr's | |
| SU1698974A1 (ru) | Ключ переменного тока | |
| SU1185595A1 (ru) | Выключатель переменного тока | |
| JPS6111436B2 (ja) | ||
| JPH0629804A (ja) | ゼロクロス・スイッチングリレー | |
| SU1467671A2 (ru) | Устройство дл управлени сетью наружного освещени | |
| SU1108585A1 (ru) | Преобразователь переменного напр жени в посто нное |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090601 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |