JP3189896B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体の製造方法及び該方法により製造した半導体装置に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device manufactured by the semiconductor manufacturing process and process.

【0002】 [0002]

【従来の技術】HSG−Si(半球状シリコングレイン)を形成する時、従来はウェハー裏面の状態はあまり考慮されていなかった。 When forming the Related Art HSG-Si (hemispherical silicon grains), conventional state of the wafer back side has not been considered much. ウェハー裏面に酸化膜が形成されているウェハーにHSG−Siを形成すると、HSG When forming the HSG-Si on wafer wafer back surface oxide film is formed, HSG
−Si形成時の熱処理によって酸化膜から水分が放出され、HSG−Siを形成すべきアモルファスシリコン表面に酸化膜を形成し、HSG−Siが部分的に形成されない現象が生じる。 Water is released from the oxide film by heat treatment at -Si formed, to form an oxide film on the amorphous silicon surface to form the HSG-Si, a phenomenon HSG-Si is not partially formed is caused.

【0003】HSG−Siが形成されない部分は表面積が小さく、静電容量が小さくなる。 [0003] HSG-Si is not formed portion has a small surface area, the capacitance is reduced. この現象は、ウェハー表面に占めるHSG−Si形成面積が少ない時、例えばロジック混載DRAM等の半導体デバイス等で顕在化する。 This phenomenon, when less HSG-Si formation area occupied on the wafer surface, manifest in a semiconductor device such as for example logic embedded DRAM. また、バッチ処理でHSG−Siを形成した場合に、ウェハー処理枚数が多い時に顕著に生じる。 Further, in the case of forming the HSG-Si in a batch process, occurring remarkably when wafer processing number is large. 図1はバッチ処理でウェハー処理枚数を変えた時の静電容量の違いを示している。 Figure 1 shows the difference in capacitance when varying wafer processing number in a batch process. すなわち、ウェハー処理枚数が増加するとウェハー裏面から放出される水分が増加し、部分的にHSG−Siが形成されない部分が増すため、容量が減少する事を示している。 That is, the water is increased to wafer processing number is released from the wafer back surface with increasing, due to the increased partial HSG-Si is not formed part, it shows that the capacity decreases. 部分的にHSG−Siが形成されない状態でDRAM等を形成すると、図2に示す様にホールド時間の短いビット(A)が発生し、ホールド不良を生じる。 When forming a DRAM or the like in a state of partial HSG-Si is not formed, short bit of hold time (A) is generated as shown in FIG. 2, resulting in defective holding. (B)は、ホールド時間の短いビットが発生しない正常な状態を示している。 (B) shows a normal state in which the short bit of hold time does not occur.

【0004】 [0004]

【発明が解決しようとする課題】本発明はホールド時間の短いビットの発生がなく、ホールド不良を生ずることのない信頼性の高い半導体装置が得られる半導体装置の製造方法及び該方法により製造された半導体装置を提供することを目的とする。 [SUMMARY OF THE INVENTION The present invention does not generate short bit of the hold time, produced by the method and process of the semiconductor device defective holding without causing a highly reliable semiconductor device can be obtained and to provide a semiconductor device.

【0005】 [0005]

【課題を解決するための手段】前記の目的は以下の手段によって達成される。 Means for Solving the Problems] The object of is achieved by the following means. すなわち、本発明はウェハー裏面をシリコンとした後に、半球状シリコンを形成することを特徴とする半導体装置の製造方法を提案するものであり、 前記ウェハー裏面をシリコンにする方法を気相成長法によること、 前記ウェハー裏面をシリコンにする方法をエッチングによること、 前記ウェハー裏面をシリコンにする方法を研磨によること、 前記半球状シリコンの形成方法を、所定の雰囲気と温度で第1の熱処理をし、所定の雰囲気と温度で第2の熱処理をし、所定の雰囲気と温度で第3の熱処理をすること、 前記第1の熱処理雰囲気を真空とし、前記第2の熱処理雰囲気をS That is, after the present invention is that the wafer back surface with silicon by hemispherical silicon to form a is intended to propose a method for manufacturing a semiconductor device according to claim, vapor deposition methods of the wafer back surface to the silicon , the wafer back surface that the method of the silicon by etching, it by the polishing method of the wafer back surface to silicon, the method of forming the hemispherical silicon, and the first heat treatment at a predetermined atmosphere and temperature, a second heat treatment at a predetermined atmosphere and temperature, to a third heat treatment at a predetermined atmosphere and temperature, the first heat treatment atmosphere as a vacuum, the second heat treatment atmosphere S
iH 4とし、前記第3の熱処理雰囲気を真空とすることを含む。 and iH 4, comprising a vacuum the third heat treatment atmosphere. また、本発明は前記の方法により製造したことを特徴とする半導体装置を提案するものである。 Further, the present invention proposes a semiconductor device characterized by being manufactured by the method.

【0006】本発明によれば、ウェハー裏面をシリコンとすることでウェハー裏面からの水分の放出がなくなり、全面に緻密なHSG−Siが形成され、ホールド不良のない信頼性の高いキャパシタを形成できる。 According to the present invention, the wafer back surface eliminates the release of moisture from the wafer backside by a silicon, the entire surface is dense HSG-Si is formed, can form a highly defective holding no reliable capacitor .

【0007】本発明の作用は、ウェハー裏面を酸化膜に対し疎水性が高いシリコン表面とすることで、裏面からの水分放出量が減少するためと考えられる。 [0007] Operation of the present invention, by the wafer back surface to the oxide film and the hydrophobic high silicon surface, presumably because the moisture release from the backside is reduced.

【0008】 [0008]

【発明の実施の形態】以下、本発明を実施例により更に具体的に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described more specifically by the present invention through examples.

【0009】 [0009]

【実施例】(実施例1)P型シリコン基板101にNウェル102およびPウェル103を形成する。 EXAMPLES (Example 1) in P-type silicon substrate 101 to form an N well 102 and P well 103. 次に素子分離絶縁膜領域104を形成し、ゲート絶縁膜105を形成する。 Then forming an isolation insulating film region 104, a gate insulating film 105. 続いて、ゲート電極106を形成した後、イオン打ち込み技術を用いてp型高濃度不純物拡散領域1 Subsequently, after forming a gate electrode 106, p-type high concentration impurity diffusion region 1 using ion implantation techniques
07とn型不純物拡散領域108を形成する。 To form a 07 and n-type impurity diffusion region 108. 次に層間絶縁膜109にディジット線コンタクト孔110を形成した後、ディジット線111を形成する。 Then after forming a digit line contact holes 110 in the interlayer insulating film 109, forming a digit line 111. 次に層間絶縁膜112を形成した後、スタック電極に通じる孔113 Then after forming an interlayer insulating film 112, holes 113 leading to the stack electrode
を形成する。 To form.

【0010】次にスタック電極となるPドープ非晶質シリコン膜114をCVD法で堆積する。 [0010] Then depositing a P-doped amorphous silicon film 114 serving as the stacked electrode by CVD. 次に、ウェハー裏面に形成・堆積されたシリコン酸化膜・シリコン膜等をHF水溶液や弗化水素酸と硝酸の混合液等を用いて除去する。 Next, the silicon oxide film, a silicon film or the like formed and accumulated in the wafer back surface is removed using a mixed solution of HF aqueous solution or hydrofluoric acid and nitric acid. この処理によってウェハー裏面はシリコン基板が剥き出しとなる。 Wafer back surface by this treatment the silicon substrate is exposed. 次に、Pドープ非晶質シリコン膜1 Then, P-doped amorphous silicon film 1
14をスタック電極に加工し、HSG−Si形成工程へ移行する。 14 was processed into a stacked electrode, the process proceeds to HSG-Si formation process. まず、表面の自然酸化膜をHF水溶液で除去した後、真空中で室温から580℃に昇温し、温度が安定するまで数分〜数十分間保持する。 First, after removing the natural oxide film on the surface with an aqueous HF solution, the temperature was raised to 580 ° C. from room temperature in a vacuum, the temperature is maintained for several minutes to several tens of minutes to stabilize. 次に、温度は58 Then, the temperature is 58
0℃のままSiH 4分圧1×10 -4 Torrの雰囲気で15分間熱処理を行う。 A heat treatment is carried out for 15 minutes while SiH 4 partial pressure 1 × 10 -4 Torr in an atmosphere of 0 ° C.. 続いて、温度は580℃のまま真空中で20分間保持すると非晶質シリコン表面に半球状シリコングレイン(HSG−Si)が形成され図3が得られる。 Subsequently, the temperature is hemispherical silicon grains (HSG-Si) is formed Figure 3 is obtained in amorphous silicon surface when maintained in a vacuum remains 580 ° C. 20 min. 続いて、容量絶縁膜115、容量電極116 Subsequently, the capacitor insulating film 115, the capacitor electrode 116
を形成する。 To form. 次に、層間絶縁膜117、アルミ配線11 Next, an interlayer insulating film 117, an aluminum wiring 11
8等を形成すると図4が得られ、半導体装置が完成する。 Figure 4 is obtained by forming a 8 etc., a semiconductor device is completed.

【0011】(実施例2)P型シリコン基板101にN [0011] (Example 2) P-type silicon substrate 101 N
ウェル102およびPウェル103を形成する。 Forming a well 102 and P well 103.

【0012】次に素子分離絶縁膜領域104を形成し、 [0012] then forming an element isolation insulating film region 104,
ゲート絶縁膜105を形成する。 Forming a gate insulating film 105. 続いて、ゲート電極1 Subsequently, the gate electrode 1
06を形成した後、イオン打ち込み技術を用いてp型高濃度不純物拡散領域107とn型不純物拡散領域108 After 06 was formed, p-type high concentration impurity diffusion region 107 and the n-type impurity diffusion region 108 by ion implantation techniques
を形成する。 To form. 次に層間絶縁膜109にディジット線コンタクト孔110を形成した後、ディジット線111を形成する。 Then after forming a digit line contact holes 110 in the interlayer insulating film 109, forming a digit line 111. 次に層間絶縁膜112を形成した後、スタック電極に通じる孔113を形成する。 Then after forming an interlayer insulating film 112, to form a hole 113 leading to the stack electrode. 次にスタック電極となるPドープ非晶質シリコン膜114をCVD法で堆積する。 Then depositing a P-doped amorphous silicon film 114 serving as the stacked electrode by CVD. この時、ウェハー裏面の最表面は非晶質シリコンとなる。 At this time, the uppermost surface of the wafer back surface is amorphous silicon. 次に、Pドープ非晶質シリコン膜114をスタック電極に加工し、HSG−Si形成工程へ移行する。 Next, by processing the P-doped amorphous silicon film 114 stacked electrode, the process proceeds to HSG-Si formation process.
まず、表面の自然酸化膜をHF水溶液で除去した後、真空中で室温から580℃に昇温し、温度が安定するまで数分〜数十分間保持する。 First, after removing the natural oxide film on the surface with an aqueous HF solution, the temperature was raised to 580 ° C. from room temperature in a vacuum, the temperature is maintained for several minutes to several tens of minutes to stabilize. 次に、温度は580℃のままSiH 4分圧1×10 -4 Torrの雰囲気で15分間熱処理を行う。 Then, the temperature is subjected to heat treatment for 15 minutes while SiH 4 partial pressure 1 × 10 -4 Torr in an atmosphere of 580 ° C.. 続いて、温度は580℃のまま真空中で2 Subsequently, the temperature in a vacuum remains of 580 ℃ 2
0分間保持すると非晶質シリコン表面に半球状シリコングレイン(HSG−Si)が形成され図3が得られる。 Holding 0 minutes amorphous silicon surface hemispherical silicon grains (HSG-Si) is formed Figure 3 is obtained.
続いて、容量絶縁膜115、容量電極116を形成する。 Subsequently, the capacitor insulating film 115 to form the capacitor electrode 116. 次に、層間絶縁膜117、アルミ配線118等を形成すると図4が得られ、半導体装置が完成する。 Next, an interlayer insulating film 117, to form an aluminum wiring 118, etc. FIG. 4 is obtained, the semiconductor device is completed.

【0013】(実施例3)P型シリコン基板101にN [0013] (Example 3) P-type silicon substrate 101 N
ウェル102およびPウェル103を形成する。 Forming a well 102 and P well 103.

【0014】次に素子分離絶縁膜領域104を形成し、 [0014] then forming an element isolation insulating film region 104,
ゲート絶縁膜105を形成する。 Forming a gate insulating film 105. 続いて、ゲート電極1 Subsequently, the gate electrode 1
06を形成した後、イオン打ち込み技術を用いてp型高濃度不純物拡散領域107とn型不純物拡散領域108 After 06 was formed, p-type high concentration impurity diffusion region 107 and the n-type impurity diffusion region 108 by ion implantation techniques
を形成する。 To form. 次に層間絶縁膜109にディジット線コンタクト孔110を形成した後、ディジット線111を形成する。 Then after forming a digit line contact holes 110 in the interlayer insulating film 109, forming a digit line 111. 次に層間絶縁膜112を形成した後、スタック電極に通じる孔113を形成する。 Then after forming an interlayer insulating film 112, to form a hole 113 leading to the stack electrode. 次にスタック電極となるPドープ非晶質シリコン膜114をCVD法で堆積する。 Then depositing a P-doped amorphous silicon film 114 serving as the stacked electrode by CVD. 次に、ウェハー裏面に形成・堆積されたシリコン酸化膜・シリコン膜等を化学的機械的研磨技術を用いて除去する。 Then removed using chemical mechanical polishing technique, a silicon oxide film, a silicon film or the like formed and accumulated in the wafer back surface. この時、ウェハー裏面はシリコン基板剥き出しとなる。 At this time, the wafer back surface is a silicon substrate exposed. 次に、Pドープ非晶質シリコン膜114をスタック電極に加工し、HSG−Si形成工程へ移行する。 Next, by processing the P-doped amorphous silicon film 114 stacked electrode, the process proceeds to HSG-Si formation process. まず、表面の自然酸化膜をHF水溶液で除去した後、真空中で室温から580℃に昇温し、温度が安定するまで数分〜数十分間保持する。 First, after removing the natural oxide film on the surface with an aqueous HF solution, the temperature was raised to 580 ° C. from room temperature in a vacuum, the temperature is maintained for several minutes to several tens of minutes to stabilize. 次に、温度は580℃ Then, the temperature is 580 ℃
のままSiH 4分圧1×10 -4 Torrの雰囲気で15 While SiH 4 partial pressure 1 × 10 15 at -4 Torr in an atmosphere of
分間熱処理を行う。 Carry out the minutes heat treatment. 続いて、温度は580℃のまま真空中で20分間保持すると非晶質シリコン表面に半球状シリコングレイン(HSG−Si)が形成され図3が得られる。 Subsequently, the temperature is hemispherical silicon grains (HSG-Si) is formed Figure 3 is obtained in amorphous silicon surface when maintained in a vacuum remains 580 ° C. 20 min. 続いて、容量絶縁膜115、容量電極116を形成する。 Subsequently, the capacitor insulating film 115 to form the capacitor electrode 116. 次に、層間絶縁膜117、アルミ配線118等を形成すると図4が得られ、半導体装置が完成する。 Next, an interlayer insulating film 117, to form an aluminum wiring 118, etc. FIG. 4 is obtained, the semiconductor device is completed.

【0015】 [0015]

【発明の効果】本発明によれば、ウェハー裏面をシリコンとすることでウェハー裏面からの水分の放出がなくなり、全面に緻密なHSG−Siが形成され、ホールド不良のない信頼性の高いキャパシタを形成できる。 According to the present invention, there is no release of water from the wafer backside by the wafer backside and silicon, the entire surface is formed dense HSG-Si, a high defective holding no reliable capacitor It can be formed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】バッチ処理でのウェハー処理枚数と容量との関係を示すグラフである。 1 is a graph showing the relationship between a wafer processing number and capacity of a batch process.

【図2】ホールド時間とビットの発生状況の関係を示すグラフである。 2 is a graph showing the relationship between the hold occurrence time and bit.

【図3】発明の半導体装置の製造工程の途中段階の半導体装置の断面図である。 3 is a cross-sectional view of an intermediate stage of the semiconductor device fabrication process of the semiconductor device of the invention.

【図4】本発明の半導体装置の断面図である。 4 is a cross-sectional view of a semiconductor device of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 P型シリコン基板 102 Nウェル 103 Pウェル 104 素子分離絶縁領域 105 ゲート絶縁膜 106 ゲート電極 107 P型高濃度不純物拡散領域 108 n型不純物拡散領域 109 層間絶縁膜 110 ディジット線コンタクト孔 111 ディジット線 112 層間絶縁膜 113 孔 114P ドープ非晶質シリコン膜 115 容量絶縁膜 116 容量電極 117 層間絶縁膜 118 アルミ配線 101 P-type silicon substrate 102 N-well 103 P-well 104 device isolation insulating region 105 a gate insulating film 106 gate electrode 107 P-type high concentration impurity diffusion regions 108 n-type impurity diffusion regions 109 interlayer insulating film 110 digit line contact hole 111 digit lines 112 interlayer insulating film 113 holes 114P doped amorphous silicon film 115 capacitor insulating film 116 capacitor electrode 117 interlayer insulating film 118 an aluminum wiring

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) H01L 27/108 H01L 21/205 H01L 21/822 H01L 21/8242 H01L 27/04 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) H01L 27/108 H01L 21/205 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (5)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 半球状シリコングレインを利用する半導体装置の製造方法であって、 前記半球状シリコングレインは、ウェハー表面に形成されているアモルファスシリコンに熱処理を施すことで、 1. A method of manufacturing a semiconductor device utilizing a hemispherical silicon grains, the hemispherical silicon grains, by performing heat treatment of amorphous silicon formed on the wafer surface,
    前記アモルファスシリコン表面に半球状シリコンを形成する工程で形成され、 前記半球状シリコンを形成する工程に際して、 ウェハー裏面は、気相成長法で堆積される非晶質シリコンをその最表面とされた状態で、半球状シリコンを形成する熱処理を行うことを特徴とする半導体装置の製造方法。 Formed in the step of forming the hemispherical silicon in said amorphous silicon surface, in the step of forming the hemispherical silicon, state wafer back side, which is an amorphous silicon deposited by vapor deposition and the outermost surface in method of manufacturing a semiconductor device characterized by performing heat treatment for forming the hemispherical silicon.
  2. 【請求項2】 半球状シリコングレインを利用する半導体装置の製造方法であって、 前記半球状シリコングレインは、ウェハー表面に形成されているアモルファスシリコンに熱処理を施すことで、 2. A method of manufacturing a semiconductor device utilizing a hemispherical silicon grains, the hemispherical silicon grains, by performing heat treatment of amorphous silicon formed on the wafer surface,
    前記アモルファスシリコン表面に半球状シリコンを形成する工程で形成され、 前記半球状シリコンを形成する工程に際して、 ウェハー裏面は、エッチングにより、その最表面にシリコンが露呈された状態で、半球状シリコンを形成する熱処理を行うことを特徴とする半導体装置の製造方法。 It formed in the step of forming the hemispherical silicon in said amorphous silicon surface, in the step of forming the hemispherical silicon, wafer back surface, by etching, in a state in which silicon is exposed on the outermost surface, form the hemispherical silicon the method of manufacturing a semiconductor device which is characterized in that the heat treatment for.
  3. 【請求項3】 半球状シリコングレインを利用する半導体装置の製造方法であって、 前記半球状シリコングレインは、ウェハー表面に形成されているアモルファスシリコンに熱処理を施すことで、 3. A method of manufacturing a semiconductor device utilizing a hemispherical silicon grains, the hemispherical silicon grains, by performing heat treatment of amorphous silicon formed on the wafer surface,
    前記アモルファスシリコン表面に半球状シリコンを形成する工程で形成され、 前記半球状シリコンを形成する工程に際して、 ウェハー裏面は、研磨により、その最表面にシリコンが露呈された状態で、半球状シリコンを形成する熱処理を行うことを特徴とする半導体装置の製造方法。 It formed in the step of forming the hemispherical silicon in said amorphous silicon surface, in the step of forming the hemispherical silicon, wafer back surface, by polishing in a state in which silicon is exposed on the outermost surface, form the hemispherical silicon the method of manufacturing a semiconductor device which is characterized in that the heat treatment for.
  4. 【請求項4】 前記半球状シリコンを形成する工程における、熱処理は、 所定の雰囲気と温度で第1の熱処理をし、 所定の雰囲気と温度で第2の熱処理をし、 所定の雰囲気と温度で第3の熱処理をすることでなされることを特徴とする請求項1〜3のいずれかに記載の半導体装置の製造方法。 In wherein the step of forming the hemispherical silicon, heat treatment, and a first heat treatment at a predetermined atmosphere and temperature, the second heat treatment at a predetermined atmosphere and temperature, at a given ambient temperature the method of manufacturing a semiconductor device according to claim 1, characterized in that it is made by a third heat treatment.
  5. 【請求項5】 熱処理において、 前記第1の熱処理雰囲気を真空とし、 前記第2の熱処理雰囲気をSiH 4とし、 前記第3の熱処理雰囲気を真空とすることを特徴とする請求項4に記載の半導体装置の製造方法。 5. A heat-treatment, and vacuum the first heat treatment atmosphere, the second heat treatment atmosphere was SiH 4, according to the third heat treatment atmosphere in claim 4, characterized in that a vacuum the method of manufacturing a semiconductor device.
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