JP3182177B2 - ベクトル演算処理機能を有する中央数値処理装置及びベクトル演算処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速な数値演算処理の
可能な中央数値処理装置及びベクトル演算処理方法に関
し、より具体的には、スカラ処理系のリアルタイム性と
汎用性を保ちながらランダムなデータ列に対してベクト
ル処理機能を行うことの可能なランダムベクトル処理機
能を有する中央数値処理装置及びベクトル演算処理方法
に関する。

【０００２】

【従来の技術】従来、計算機システムの処理能力を高め
るため、数値演算処理装置としては、例えばデータのフ
ェッチとそれに対する演算処理を１つのデータ単位で逐
次実行するスカラ型演算処理装置や、連続したアドレス
に等間隔で配置された複数のデータから成るデータ列に
対して１種類の演算処理（例えば、行列演算の処理）を
繰り返して実行するベクトル型演算処理装置、さらに
は、主プロセッサのメモリシステムから演算処理用従プ
ロセッサのメモリシステムへ必要なデータを送り、その
従プロセッサに定まった演算ジョブ（演算ファンクショ
ン）を実行させるアクセラレータ型演算処理装置等が知
られている。

【０００３】また、本発明に関連する従来技術として、
例えば特開昭６３−３１６１３３号が知られており、こ
の従来技術では、特に命令実行シーケンスとデータ入出
力シーケンスを並列運転可能にすることによって演算処
理の高速化をはかることの可能なアプリケーションに好
適な演算処理装置の実現方法が提案されていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
従来の数値演算処理装置を備えた計算機システムでは、
スカラ処理系とベクトル処理系とは完全に分離されて構
成されている。そのため、スカラ処理系ではランダムな
データ処理には汎用的な演算を加えることが出来るが、
高い統合処理能力が得られず、一方、ベクトル処理系で
は、長いベクトル列に対しては高い性能が得られるが、
ランダムなデータ列は扱うことが出来ないし、リアルタ
イム性能も低い等の欠点を、それぞれに有していた。

【０００５】そこで、本発明では、上記の従来技術にお
ける問題点に鑑み、スカラ処理系並みのリアルタイム性
と汎用性を保ちながらランダムなデータ列に対しても同
時に高速のベクトル処理を行うことの可能なベクトル演
算処理機能を有する中央数値処理装置を提供することを
その目的としている。

【０００６】本発明のさらに他の目的は、上記の中央数
値処理装置を用いて高速でベクトル演算処理をする事の
可能なベクトル演算処理方法を提供することである。

【０００７】

【課題を解決するための手段】本発明は、データを保持
する機能を有するリソース部と、主ＣＰＵ部と、前記リ
ソース部から読み取られたデータに対して演算処理を実
行する機能を有する数値演算処理部と、前記リソース部
と前記主ＣＰＵ部と前記数値演算処理部とを接続する接
続手段とを備えた中央数値処理装置において、前記主Ｃ
ＰＵ部は前記リソース部にアクセスして任意アドレス順
にデータを読み出すランダムなデータアクセス機能と前
記数値演算処理部にベクトル長データと演算命令とを含
むベクトル処理命令を与える機能とを有し、かつ、前記
数値演算処理部は、前記主ＣＰＵ部にリソースから読み
出されたデータの中の演算対象データに対して演算処理
を実行する演算実行手段と、前記主ＣＰＵ部のデータア
クセスに応答して前記演算実行手段に対して演算処理す
べき対象のデータ情報を含む演算命令を与えるシーケン
サとを備えたことを特徴とするベクトル演算処理機能を
有する中央数値処理装置を開示する。

【０００８】更に本発明は、データを保持する機能を有
するリソース部と、主ＣＰＵ部と、前記リソース部から
読み取られたデータに基づいて演算処理を実行する演算
実行部と演算命令を与えるシーケンサと演算情報の記憶
手段とを含む数値演算処理部と、前記リソース部と前記
主ＣＰＵ部と前記数値演算処理部とを接続する接続手段
とを備えた中央数値処理装置において、前記主ＣＰＵ部
を用いて前記リソース部に対して任意アドレス順にデー
タアクセスする機能と前記数値演算処理部にベクトル長
データと処理命令とを含むベクトル処理命令を与える機
能とを備え、前記主ＰＣＵ部のデータアクセスに応答し
て前記数値演算処理部の前記シーケンサを用いて、前記
演算実行部に対して処理すべき対象のデータ情報を含む
命令を与える機能とを有し、前記記憶手段の情報を用い
て命令された処理を実行することを特徴とするベクトル
演算処理方法を開示する。

【０００９】

【作用】すなわち、前記の様な本発明になるベクトル演
算処理機能を有する中央数値処理装置の構成及び上記の
ベクトル演算処理方法によれば、前記主ＣＰＵ部を用い
て前記リソース部にアクセスしてデータを任意アドレス
順に読み出すランダムなデータアクセス機能を有し、前
記数値演算処理部にベクトル長データと演算命令とを含
むベクトル処理命令を与え、前記数値演算処理部の前記
シーケンサを用いて、主ＣＰＵ部の前記データアクセス
動作に応答して前記演算実行手段に対し演算処理すべき
対象のデータ情報を含む演算命令を与え、前記演算実行
手段を用いて任意順に読み取られたデータに対して命令
された演算処理を実行するようにしたことから、主ＣＰ
Ｕ部が任意のアドレス順のデータ列に対するランダムな
データ転送処理を、シーケンサ部が演算命令の指令処理
を、演算実行ユニット６が演算実行処理を並列に実行す
ることが可能になり、もって、ベクトル演算処理の高速
化及びリアルタイム性の向上を図ることが可能になる。

【００１０】

【実施例】以下、添付の図面を参照しながら、本発明の
実施例について詳細に説明する。先ず、本発明になる中
央数値処理装置１００の構成を図１に示す。図１におい
て、中央数値処理装置１００は、メインＣＰＵ部１と、
数値演算処理部２とから構成されており、メインＣＰＵ
部１の管理下には、主メモリシステム３に代表される、
データ又は命令コードを記憶しあるいはメインＣＰＵ部
１にデータ又は命令コードを供給したりする、いわゆる
リソース（資源）３が接続されている。そして、これら
メインＣＰＵ部１と数値演算処理部２とリソース３との
間は、データバス（Ｄａｔａ）Ｌ１、アドレスバス（Ａ
ＤＤＲ）Ｌ２、そして、コントロールラインＬ３〜Ｌ７
によって結合され、メインＣＰＵ部１からの指令により
必要な処理を協調して実行するように構成されている。

【００１１】上記の構成の内、数値演算処理部２は、メ
インＣＰＵ部１の演算処理機能を拡張する目的で追加さ
れた付加プロセッシングユニットである。この数値演算
処理部２は、図にも示すように、シーケンサ５、演算実
行ユニット６及びスタックレジスタファイル７から構成
されている。そして、メインＣＰＵ部１からこの数値演
算処理部２への基本命令の指令は、上記アドレスバスＬ
２及びコントロールラインＬ３、Ｌ４、Ｌ６を介して行
い、サブ命令の指令及びオペランドデータＭの転送はデ
ータバッファ４を介して行われるように構成されてい
る。また、メインＣＰＵ部１のデータバスＬ１は、デー
タバッファ４によってサブ命令用バス（ＩＤａｔａ）Ｌ
７（ゲートバッファ４２を介する）とオペランドデータ
用バス（ＦＤａｔａ）Ｌ８（ラッチ４１とゲートバッフ
ァ４３を介する）に分配され、数値演算処理部２に接続
されている。この様な数値演算処理部２は、図にも示さ
れるように、さらに、スタックレジスタファイル７を含
んでおり、前記データバッファ４により分配されたオペ
ランドデータ用バスＬ８が接続されている。また、図中
の符号Ｌ９〜Ｌ１２は、上記シーケンサ５からの制御線
であり、符号８はレディ制御ユニット８を示している。

【００１２】次に、シーケンサ５は、シーケンスコント
ローラ５１と、ベクトル長カウンタ５２と、フェッチイ
ンターバルレジスタ５３と、フェッチインターバルカウ
ンタ５４と、命令レジスタ５５とから構成されている。
また、演算実行ユニット６は、レジスタファイル６１と
演算処理装置（ＡＬＵ）６２とから構成されている。さ
らに、データバッファ４は、ラッチ４１とゲートバッフ
ァ４２、４３とから、また、スタックレジスタファイル
７はスタックレジスタ（ＳＲファイル）７１から構成さ
れている。

【００１３】そこで、本発明によれば、上述の構成にお
いて、基本的には、メインＣＰＵ部１がデータ転送処理
を、シーケンサ部５が演算命令の指令処理を、そして、
演算実行ユニット６が演算実行処理を並列に実行するこ
とにより演算処理の高速化を図ろうとするものである。

【００１４】このことを説明するため、以下、具体的に
本発明のランダムベクトル処理機能を例として説明を加
える。なお、ここで、ランダムベクトル演算処理とは、
メインＣＰＵ部１が主メモリ（例えばリソース３）やＩ
／Ｏ等のデータ空間からランダムにフェッチしたデータ
を、数値演算処理部２のシーケンサ部５が横取りし、演
算実行ユニット６へ直接転送することによって、そのデ
ータと演算実行ユニット６内のレジスタＴｎとの間で直
接演算させることにより、任意のアドレスに配置された
データの組（ランダムベクトル）に対して同一の演算を
繰り返して実行するものである。

【００１５】また、本発明のランダムベクトル処理機能
は、前記メインＣＰＵ部１と数値演算処理部２とのマシ
ンサイクル又はバスサイクルレベルでの協調動作により
実行される。このランダムベクトル処理には、大きく分
けて、メインＣＰＵ部１と演算実行ユニット６との間で
実行されるランダムベクトル演算処理と、メインＣＰＵ
部１とスタックレジスタファイル７との間で実行される
ランダムベクトルスタック処理とがある。

【００１６】図２は、メインＣＰＵ部１から数値演算処
理部２へのアドレスバス（ＡＤＤＲ）Ｌ２及びデータバ
ス（Ｌ１）を用いた命令フォーマットの一例を示す。す
なわち、図の（ａ）は上記のランダムベクトル演算処理
命令を、そして、図の（ｂ）は上記のランダムベクトル
スタック処理命令のフォーマットを示している。

【００１７】まず、図の（ａ）に示すフォーマットで
は、例えば、ｍ＝０の場合にはＶＥＣ（Ｔ(l)＝Ｔ(l)
（ｏｐ） Ｍ，ｂ）というベクトル演算処理を実行す
る。すなわち、メインＣＰＵ部１がリソース３からラン
ダムに読み出したデータＭと演算実行ユニット６内のレ
ジスタＴ(l)との間で「（ｏｐ）」で規定される演算を
実行し、その結果をＴ(l)に格納する。その後、ｌ＝ｌ
＋１を実行して同様の処理を繰り返し、合計ｂ個のデー
タとｂ回の演算を実行した後処理を終了する。また、ｍ
≠０の場合には、Ｔ(m)で指定された演算実行ユニット
６内の定数レジスタＴ(l)の間で同様の処理を行う。

【００１８】一方、図の（ｂ）に示すフォーマットで
は、例えばＶＥＣ（ＳＲ(kl)＝Ｍ，ｂ）というベクトル
転送処理を実行する。すなわち、メインＣＰＵ部１がリ
ソース３からランダムに読み出したデータＭをスタック
レジスタファイル７のスタックレジスタ（ＳＲファイ
ル）７１の（ｋｌ）に転送する。その後、ｋｌ＝ｋｌ＋
１を実行して同様の処理を繰り返し、合計ｂ個のデータ
とｂ回の演算を実行した後処理を終了する。

【００１９】また、上記のフォーマットでは、図３に示
すように、ビットペア（Ａ１５，Ａ１２）＝（ｘｙ）に
よりフェッチインターバルを指定することが出来る。こ
れにより、すなわち、メインＣＰＵ部１がフェッチした
データの何番目が有効なデータであるかを規定すること
が出来る。一方、シーケンサ部５は、これにより有効な
データに対して指定された処理を実行し、それをｂ回繰
り返すシーケンスを生成することとなる。

【００２０】次に、図１におけるシーケンサ部５の機能
について詳細に説明する。すなわち、シーケンサ部５内
のシーケンスコントローラ５１は、ランダムベクトル命
令がアドレスバス（ＡＤＤＲ）Ｌ２及びサブ命令用バス
（ＩＤａｔａ）Ｌ７を介してメインＣＰＵ部１から指令
されると、以下のシーケンス（Ａ１）〜（Ａ４）を生成
する。

【００２１】（Ａ１） シーケンスコントローラ５１
は、フェッチインターバルレジスタ５３に上記のアドレ
スバス（ＡＤＤＲ）からの値ｘｙ（図２のフォーマット
ＡＤＤＲのＡ１５とＡ１２に相当）をロードする。更に
ベクトル長カウンタ５２へ、ランダムベクトル演算処理
の場合には、図２（ａ）におけるフォーマットＡＤＤＲ
に示す様なアドレスバス（ＡＤＤＲ）Ｌ２を介するベク
トル長指定フィールド値ｂ（＝Ａ１１〜Ａ７）と、図２
（ａ）におけるフォーマットＤａｔａに示す様なＩＤａ
ｔａＬ７を介するレジスタ番号の初期値ｌ（＝Ｄ４〜Ｄ
０）をロードする。また、ランダムベクトルスタック処
理の場合には、図２（ｂ）におけるフォーマットに示す
様にＩＤａｔａＬ７を介するベクトル長指定フィールド
値ｂ（＝Ｄ１５〜Ｄ８）とアドレスバス（ＡＤＤＲ）Ｌ
２を介するスタックレジスタの初期値ｋｌ（＝Ａ９〜Ａ
７とＡ６〜Ａ２）をベクトル長カウンタ５２へ同様にロ
ードする。一方、演算命令の指示に関しては、図２の
（ａ）に示したランダムベクトル演算処理命令を実行す
る場合には、演算実行ユニット６への演算命令ＦＩＮＳ
Ｔを出力するための命令レジスタ５５に、図２の（ａ）
に示すフォーマットＩＤａｔａの命令フィールド（ｏ
ｐ）の値をラッチする。また、フェッチインターバルレ
ジスタ５３の値はフェッチインターバルカウンタ５４に
ダウンロードしておく。

【００２２】（Ａ２） シーケンスコントローラ５１
は、メインＣＰＵ部１のコントロールライン（Ｄ／￣
Ｃ）Ｌ３及びコントロールライン（Ｗ／￣Ｒ）Ｌ６をモ
ニタしており、これにより、メインＣＰＵ部１がリソー
ス（例えば主メモリシステム３）から任意のアドレスに
配置されたデータをフェッチしたことを知る（例えば、
Ｄ／￣Ｃ＝１，Ｗ／￣Ｒ＝０）。なお、上記の符号
「￣」は反転信号を表しており、以下においても同様で
ある。図面ではかかる記号表示法をとらずに、文字の真
上にバーをつけた一般的な表示法を採用している。する
と、データバス（Ｄａｔａ）Ｌ１上に読み出された有効
なデータＭをデータバッファ４のラッチ４１にラッチ
し、演算実行ユニット６へのデータバス（ＦＤａｔａ）
Ｌ８に出力する。データＭが有効かどうかは、フェッチ
インターバルカウンタ５４の値が零（０）なら有効、さ
もなくば無効としてフェッチインターバルカウンタ５４
の値ｘｙをデクリメントする。メインＣＰＵ部１がフェ
ッチしたデータが有効である場合、もし、上述の図２の
（ａ）に示した命令フォーマットで指定される命令（ラ
ンダムベクトル演算処理）が指令されていれば、前記Ｆ
ＩＮＳＴを、その命令が有効であることを示すストロー
ブ信号￣ＩＳＴＡＤと共に演算実行ユニット６に転送
し、オペランドデータ用バス（ＦＤａｔａ）Ｌ８上のデ
ータＭも同様に転送して必要な演算処理を演算実行ユニ
ット６に指令する。一方、もし、命令が、図２の（ｂ）
に示されるフォーマット（ランダムベクトルスタック処
理）で指令されている場合、スタックレジスタファイル
７に対して、制御信号￣ＳＲＷＲ（ＳＲレジスタへの書
き込みを指示）、制御信号￣ＳＲＲＤ（ＳＲレジスタか
らの読み出しを指示）、制御信号￣ＳＲＡＤＤＲ（ベク
トル長カウンター５２を用いてＳＲレジスタのアドレス
を指示）を用いて転送処理を行う。すなわち、処理とし
て例えばＲＳｋｌ＝Ｍが指示されたならば、スタックレ
ジスタアドレスＳＲＡＤＤＲ＝ｋｌ、￣ＳＲＷＲ＝０と
して、スタックレジスタＳＲｋｌへ、データバス（Ｄａ
ｔａ）Ｌ１からデータバッファ４のラッチ４１を介して
オペランドデータ用バス（ＦＤａｔａ）Ｌ８上に出力さ
れているデータＭを書き込む。一方、処理として例えば
Ｍ＝ＳＲｋｌが指示された場合は、スタックレジスタア
ドレスＳＲＡＤＤＲ＝ｋｌ、￣ＳＲＲＤ＝０としてスタ
ックレジスタＳＲｋｌからデータＭをオペランドデータ
用バス（ＦＤａｔａ）に読み出し、データバッファ４の
ゲートバッファ４３を、制御線Ｌ１０をアクティブにす
ることにより開いて（この時、ラッチ４１は制御線Ｌ１
２により出力段がフロート状態に制御されている）、デ
ータバス（Ｄａｔａ）Ｌ１へデータＭを出力し、メイン
ＣＰＵ部１はライト動作でそのデータをリソース３へ書
き込むこととなる。

【００２３】（Ａ３） １つの有効なデータＭに対して
の処理が終了するとベクトル長カウンタ５２にロードさ
れているレジスタ番号指定値ｌ又はスタックレジスタ番
号指定値ｋｌをインクリメントし、ベクトル長ｂをデク
リメントする。すなわち、ｌ＝ｌ＋１又はｋｌ＝ｋｌ＋
１とｂ＝ｂ−１をベクトル長カウンタで実行し、新たな
ｌの値をレジスタＴ１を指定するデータＴｘとして演算
実行ユニット６に対して出力し、新たなｋｌの値はスタ
ックレジスタファイル７に出力する。また、フェッチイ
ンターバルカウンター５４にフェッチインターバルレジ
スタ５３の値ｘｙを再度ダウンロードする。

【００２４】（Ａ４） ベクトル長レジスタ５２に保持
している前記更新されたｂの値が零（０）であれば、指
令されたランダムベクトル処理を完了する。もしｂ≠０
ならば、上記（Ａ２）以降の処理を繰り返す。

【００２５】続いて、具体的にランダムベクトル演算処
理を例にとって、添付の図４を参照しながらその動作を
説明する。ランダムベクトル演算処理とは、既に上述し
た様に、メインＣＰＵ部１が主メモリ（例えばリソース
３）、Ｉ／Ｏ等のデータ空間からランダムにフェチした
データを数値演算処理部２のシーケンサ部５が横取り
し、演算実行ユニット６へ直接転送することによって、
そのデータと演算実行ユニット６内のレジスタＴｎとの
間で直接演算させることにより、任意のアドレスに配置
されたデータの組（ランダムベクトル）に対して同一の
演算を繰り返して実行するものである。ユーザは、対象
となるレジスタの先頭番号ｌ、ベクトル長ｂ（演算回数
に一致）、及び実行すべき演算（ｏｐ）を指定する。こ
こでは、上述の図２の（ａ）に示した命令指定フォーマ
ットを例にとって説明する。演算は一般的に、Ｔ_l＝Ｔ_l
（ｏｐ）Ｍ_l、又はＴ_l＝（ｏｐ）Ｍ_l（ｌ＝０〜ｂ−
１）と表現できる。特殊な場合として、Ｔ_n＝ｆ（Ｔ_n，
Ｔ_l，Ｍ_l）（ここで、ｎは固定、ｌ＝０〜ｂ−１）も許
している。このｌの値は、演算が実行される度にインク
リメント（ｌ＝ｌ＋１）される。また、メインＣＰＵ部
１がフェッチした何番目のデータに対して演算処理を実
行するか（すなわち、フェッチインターバルの指定）を
基本演算命令アドレス（ＡＤＤＲ）の特定のビットで指
示することが出来る。例えば図２におけるビットペア
（Ａ１５，Ａ１２）＝（１，１）を指定したとすれば、
メインＣＰＵ部１が４回データをフェッチすると、その
４番目のデータが演算対象となり、その単位でｂ回の演
算をｂ個の演算対象データＭに対して実行する。ビット
ペア（Ａ１５，Ａ１２）＝（０，０）を指定した場合
は、メインＣＰＵ部１がフェッチするデータは全て演算
対象となる（図３のビットペアによるフェッチインター
バルの指定を参照）。このフェッチインターバル値は、
フェッチインターバルレジスタ５３にラッチされ、それ
をフェッチインターバルカウンタ５４にロードして用い
る。フェッチインターバルカウンタ５４の値はデータが
フェッチされる度にデクリメントされ、その値が零
（０）の場合演算を実行し、その後フェッチインターバ
ルレジスタ５３の値をフェッチインターバルカウンタ５
４に再ロードする。

【００２６】添付の図４に示したランダムベクトル処理
の例を用いて、その詳細なタイミングを以下に検討す
る。なお、本実施例では、メインＣＰＵ部１のアクセス
する（リソース３からのリード動作）データＭは全てラ
ンダムベクトル処理の対象となるとする。すなわち、フ
ェッチインターバルレジスタ５３の値は零（０）であ
る。また、ベクトル長カウンタ５２の値は５であると
し、対象とする演算実行ユニット６内のレジスタはＴ_l
〜Ｔ_l+4の５つであるとする。

【００２７】先ず、演算実行ユニット６は、メインＣＰ
Ｕ部１からのアドレスストローブ（￣ＡＤＳ）によって
示されるバスサイクルの開始タイミングで生成されるＡ
〜Ｅまでの５つのランダムなアドレス値に対応するリソ
ース３から、メインＣＰＵ部１によって読み出されたデ
ータａ〜ｅに対して、演算Ｔｎ＝ｆ（Ｔｎ，Ｔｍ，Ｍ
ｍ）（ｍ＝ｌ〜ｌ＋４、Ｍｍ＝ａ，ｂ，ｃ，ｄ，ｅ）を
実行する。シーケンサ５から演算実行ユニット６への命
令（ＦＩＮＳＴ）はランダムベクトル処理の期間中固定
され（例えば、ＭＡＣＳ；Ｔｎ＝Ｔｎ＋Ｔｍ×Ｍｍ）、
演算実行ユニット６は前記の５つのデータａ〜ｅに対し
て同一の演算処理を行う。メインＣＰＵ部１によって読
み出されたデータａ〜ｅは、データバス上に有効な値が
確定したことを示すリソースからのレディ（￣ＲＤＹ）
信号がアクティブになると、シーケンサ５によって一度
データバッファ４にラッチされると共に、演算実行ユニ
ット６へのデータ、すなわちオペランドデータ（ＦＤａ
ｔａ）として演算実行ユニット６へ出力される。これと
同じタイミングで、シーケンサ５は、そのデータが演算
実行ユニット６によって使用されるまでに次のデータが
データバッファ４にラッチされることを禁止する￣ＢＵ
ＳＹ信号をアクティブにする。また、実行ユニットへの
命令が有効であることを示すストローブ信号（￣ＩＳＴ
ＡＤＳ）を前記の￣ＲＤＹ信号のタイミングから生成す
る。一方、実行ユニットは、アクティブな￣ＩＳＴＡＤ
を受けると、そのクロックピリオドで命令ＦＩＮＳＴを
フェッチし、次のクロックピリオドでＦＤａｔａをフェ
ッチして前記演算を実行していく。本実施例では、デー
タバッファ４に１つしかデータがフェッチ出来ない場合
のタイミングを示しており、演算処理がメインＣＰＵ部
１によるデータリード動作に追従できない場合、次の演
算命令及びデータの投入が可能であることを示す演算実
行ユニット６からのレディ（￣ＦＲＤＹ）信号がアクテ
ィブになるまで、メインＣＰＵ部１は待たされる。図
中、￣ＲＤＹ信号がペンディングされて（図中に波線で
示される部分）非アクティブに保たれている間、メイン
ＣＰＵ部１はそのバスサイクルを終了できずに待たされ
ることとなる。この￣ＲＤＹ信号制御は、シーケンサ５
からのアクティブな￣ＢＵＳＹ信号を用いてレディ制御
ユニット８が行う。￣ＦＲＤＹ信号がアクティブになる
と、直ちに￣ＢＵＳＹ信号が非アクティブになり、アク
ティブな￣ＲＤＹ信号がメインＣＰＵ部１に返送されて
そのバスサイクルを終了する。以上のタイミングで、５
つのランダムデータに対して必要な処理が実行され、そ
れらが全て終了すると、そのランダムベクトル命令は終
了し、シーケンサ５は次の命令を実行可能な状態にリセ
ットされる。

【００２８】また、上記の図４で、演算実行ユニット６
及びシーケンサ５における処理の基準時刻又は信号の生
成タイミングは全てクロック（ＦＣＬＫ）の立ち上がり
のタイミング又は確信号の変化点のタイミングに従って
いる。

【００２９】次いで、上述のランダムベクトル処理の効
果を図５を用いて説明する。この例では、次の条件下
で、メインＣＰＵ部１、データバッファ４、シーケンサ
５、演算実行ユニット６が協調動作し、演算処理Ｔｚ＝
Ｔｚ×Ｍを実行するものとする。

【００３０】（Ｂ１） メインＣＰＵ部１は、アドレス
ストローブ信号（￣ＡＤＳ）Ｌ４がアクティブ（＝０）
になるとバスサイクルを開始し、データバス（Ｄａｔ
ａ）Ｌ１に必要なデータをリソース３から読み出す。読
み出されるデータの種類には、ランダムベクトル処理の
対象外の一般データＤ、ランダムベクトル処理対象デー
タＲＶＤ（上記のデータＭに相当）、メインＣＰＵ部１
のインストラクションフェッチＩＦＤの３種類である。
また、ランダムベクトル処理の開始点で図２の（ａ）に
示すフォーマットにより、ランダムベクトル処理命令
（ＲＶ命令）が、メインＣＰＵ部１からシーケンサ５に
対して、アドレスバス（ＡＤＤＲ）Ｌ２及びデータバス
（Ｄａｔａ）Ｌ１を介して出力される。

【００３１】（Ｂ２） Ｔｚは演算対象となる演算実行
ユニット６内のレジスタの指定を示し、ＦＩＮＳＴは、
シーケンサ５から演算実行ユニット６へ指示される演算
命令（この場合は、乗算ＭＵＬ）である。これらＴｚ、
ＦＩＮＳＴは、演算指示が有効であることを演算実行ユ
ニット６へ伝えるストローブ信号（￣ＩＳＴＡＤＳ）を
シーケンサ６がアクティブ（＝０）にすることによって
演算実行ユニットへの演算の指示を行う。

【００３２】（Ｂ３） ｘｙは、シーケンサ５のフェッ
チインターバルカウンタ５４の内容を示し、ｂはベクト
ル長カウンタ５２の内容を示す。初期データとして、ｘ
ｙ＝１、ｂ＝５を指定するものとする。

【００３３】（Ｂ４） 演算実行ユニット６はＦＩＮＳ
Ｔ、Ｔｘ、ＲＤＶ（データＭ）を受けるとシーケンサ５
にアクティブな￣ＦＲＤＹ（＝０）を返し、シーケンサ
５から演算実行ユニット６へ次の命令の指令が可能であ
ることを伝える。ＥＸＥＣは、演算実行ユニット６内で
演算が行われている期間を示している。すなわち、￣Ｅ
ＸＥＣ＝０の間、演算実行ユニット６は演算処理を実行
中である。

【００３４】次に、添付の図５を参照しながら、上述の
ランダムベクトル処理の具体的なシーケンスを詳細に説
明する。

【００３５】（Ｃ１） 図中のタイミングＳで、ＲＶ命
令により指令された内容、Ｔｚ、ＦＩＮＳＴ、ｘｙ，ｂ
がシーケンサ５内にセットされ、ＲＶ命令実行状態とな
る。

【００３６】（Ｃ２） メインＣＰＵ部１は、Ｄ／￣Ｃ
信号（Ｄ／￣Ｃ＝１）を出力すると、そのバスサイクル
がデータのフェッチＤ又はＲＶＤであることを示し、Ｄ
／￣Ｃ＝０の時はインストラクションフェッチＩＦＤで
あることを示している。フェッチインターバルカウンタ
５４はＲＶ命令実行中のデータフェッチ（Ｄ／￣Ｃ＝
１、￣ＡＤＳ＝０）をモニタしており、データフェッチ
が起こるとそのバスサイクルの最後でデクリメント（ｘ
ｙ＝ｘｙ−１）される。

【００３７】（Ｃ３） ｘｙ＝０でデータフェッチが起
こると、シーケンサ５はそのバスサイクルで得られたデ
ータバス（Ｄａｔａ）Ｌ１上の有効なデータＭをデータ
バッファにラッチし、オペランド用の内部データバス
（ＦＤａｔａ）Ｌ８に出力する。本実施例では、２つの
データがランダムベクトル処理対象データとなる。ま
た、そのバスサイクルで￣ＩＳＴＡＤＳをアクティブに
し、ＦＩＮＳＴ及びＴｚを演算実行ユニット６に指令す
る。Ｔｚの初期値はＴｌであり、ｚの値はｌから指定さ
れたベクトル長ｂ個分、すなわちｌ＋ｂ−１まで変化す
る。また、本実施例では、ＴｌからＴｌ＋４の５つのレ
ジスタがランダムベクトル処理のオペランドレジスタと
して使用される。そのバスサイクルの最後で、フェッチ
インターバルカウンタ５４のｘｙの値をフェッチインタ
ーバルレジスタ５３の値（ｘｙ＝１）に再セットする。

【００３８】（Ｃ４） 演算実行ユニット６は、シーケ
ンサ５からの命令とオペランドレジスタ情報を受けると
直ちに内部データバス（ＦＤａｔａ）上のデータＲＶＤ
を受け取り、次の演算指令を受け入れ可能であることを
示すシーケンサ５へのレディ信号￣ＦＲＤＹをアクティ
ブにする。これを受けて、シーケンサ５は、ベクトル長
カウンタ５２の値をデクリメント（ｂ＝ｂ−１）し、ｂ
＝０となるまで、上記の（Ｃ２）以後のシーケンスを繰
り返す。そして、ｂ＝０となると、指令されたランダム
ベクトル処理命令を終了する（タイミングＥで示す）。

【００３９】図５の以上の説明から明かとなるように、
本実施例では、ランダムベクトル処理対象データとして
ＲＶＤ０からＲＶＤ４までの５つのデータが扱われる。
また、その間に発生するＩＦＤはランダムベクトル処理
開始時にすでに対象外データとなり、フェッチインター
バルカウンタ５４の値ｘｙ＝１の条件下でフェッチされ
るデータＤ０〜Ｄ４も無視される。従って、ランダムベ
クトル処理対象となるデータフェッチは１つおき（すな
わち、ｂの値が固定されている期間内で２番目のデータ
フェッチが有効）となる。

【００４０】今、例えばメインＣＰＵ部１のみで実行さ
れ、使用されるデータフェッチＤ０〜Ｄ４が、ＲＶＤ０
〜ＲＶＤ４のフェッチを実行するためのアドレスポイン
タデータのフェッチだとする。すなわち、ＲＶＤｎ＝Ｍ
（Ｄｎ）というリスト処理を実行しているとする。ここ
で、Ｄｎのアドレス空間への配置自体ランダムでもかま
わないとすると、従来のベクトル処理システムでは、Ｄ
ｎをアドレスｎに存在するランダムなアドレスＡ（ｎ）
に基づいてリスト処理し、新たなリストを生成した後そ
のリストに基づいてＲＶＤｎをフェッチする必要があ
る。すなわち、ＲＶＤ（ｎ）＝Ｍ（Ｄ（Ａ（ｎ）））を
実行することとなり、２段のリスト処理に相当し、これ
はスーパコンピュータ等のベクトル処理装置では困難な
処理である。

【００４１】これに対し、本発明のランダムベクトル処
理では、Ｄｎが１回の処理でランダムにフェッチできる
ため、１段のリスト処理で済む。また、インターバルカ
ウンタ５４の値ｘｙを増やせば、より多段のリスト処理
も同様に可能となる。これを別の見方をすれば、ｘｙ＝
０を初期値としてフェッチインターバルレジスタ５３に
セットした場合、つまり、連続的なランダムベクトル処
理ＲＶＤ（ｎ）＝Ｍｎは、ＲＶＤ（ｎ）＝Ｍ（Ａ
（ｎ））に相当し、すでに一段のリスト処理を実行して
いることとなる。

【００４１】すなわち、本発明では、基本的にメインＣ
ＰＵ部１がデータ転送処理を、シーケンサ部５が演算命
令の指令処理を、演算実行ユニット６が演算実行処理を
並列に実行することにより演算処理の高速化を図ってい
る。これにより、従来のベクトル処理装置のパイプライ
ン処理に比べてわずか３段のパイプラインで対応するデ
ータＲＶＤに対する結果が得られ、各オペランドデータ
Ｍに対応する処理の総合レイテンシタイム（待ち時間）
を小さくでき、リアルタイム処理性能を著しく向上させ
ることが出来る。また、図５に示したように、メインＣ
ＰＵ部１が最後のデータフェッチサイクル（ＲＶＤ４の
フェッチ）を開始してからわずか３クロック後には命令
処理を終了し（タイミングＥ）、演算実行ユニット６の
レジスタＴ_l〜Ｔ_l+4に全ての結果が出そろう。これに対
し、従来システムでは、トータルのパイプラインの段数
（数十段）分のディレイを生じて結果が得られるため、
次ぎにスカラ処理が存在する場合や、結果を外部に出力
する場合、処理が終了するまでスカラ処理系が待たされ
ることになる。それに対して、本発明によれば、その待
ち時間を非常に小さいものにすることが可能になる。

【００４３】以下に上記の本発明になるランダムベクト
ル処理の効果をまとめる。上記のランダムベクトル処理
では、目的とするランダムなデータ列をフェッチするた
めに従来のベクトル処理装置が必要としていたアドレス
計算処理Ａ（ｎ）を最初の一段分省くことができ、その
分、演算処理を高速化できる効果がある。

【００４４】また、本発明のベクトル処理によれば、従
来のスカラ処理装置に比べると、演算処理のための命令
フェッチ（ＦＩＮＳＴ、Ｔｚに相当する）を、一演算処
理単位ごとに主メモリ等からフェッチする必要が無く、
最初に一度指定すれば良い。これにより、データのフェ
ッチ処理と演算命令の送出処理及び実行処理を並列化で
き、より高速な演算速度が得られる。メインＣＰＵ部１
も、演算命令のフェッチ動作と実行動作がない分だけよ
り高速化できる。

【００４５】本発明になる中央数値処理装置のメインＣ
ＰＵ部１と数値演算処理部２とのインターフェース方式
は、特別な余分のバスや制御線を必要としない。したが
って低コストで実現可能であるし、また将来、中央数値
演算処理部としてメインＣＰＵ部に集積（ＬＳＩ化）す
ることも可能である。さらに、同方式により複数の機能
プロセッサを自由に追加することができ、処理能力の拡
張性に富む。さらに、本発明によればメインＣＰＵ部に
よるデータ転送処理と、シーケンサにおける演算命令の
指令処理及び演算実効ユニットによる演算実効処理とを
並列に実行することにより、高速処理性能とリアルタイ
ム処理性能を著しく向上させる効果がある。

【００４６】次に、スタックレジスタファイル７を用い
たスタックベクトル処理又はスタックランダムベクトル
処理について以下に簡単に説明する。スタックレジスタ
ファイル７は、前述した様に、シーケンサ５からのスタ
ックアドレス（ＳＲＡＤＤＲ）、スタックライト（￣Ｓ
ＲＷＲ）、スタックリード（￣ＳＲＲＤ）の各アドレ
ス、コントロール信号線により制御される一種のメモリ
システムである。扱うのはデータバス（ＦＤａｔａ）Ｌ
８上のデータであり、ＳＲＡＤＤＲで指定されたスタッ
クレジスタアドレス（スタックレジスタ番号と等価）に
対し、スタックライト（￣ＳＲＷＲ）がアクティブのと
き、データバス（ＦＤａｔａ）Ｌ８上のデータをスタッ
クレジスタ（ＳＲファイル）７１に書き込み、スタック
リード（￣ＳＲＲＤ）がアクティブのとき、スタックレ
ジスタ（ＳＲファイル）７１からデータバス（ＦＤａｔ
ａ）Ｌ８へデータを読み出す。スタックレジスタファイ
ル７に対する基本ベクトル処理は大きく分けて、スタッ
クレジスタへのベクトルロード処理、スタックレジスタ
からのベクトルストア処理、スタックレジスタと演算実
行ユニット６内のレジスタ間のベクトル演算処理、の３
つである。スタックレジスタ（ＳＲファイル）７１への
ベクトルロード及びストア処理は、前述した様にランダ
ムベクトル処理の一種であり、上記のシーケンス（Ｃ
１）〜（Ｃ４）に記載した動作シーケンスに従ってシー
ケンサ５によって処理される。なお、処理表記は、ラン
ダムベクトルスタックロードがＶＥＣ（ＳＲ（ｋｌ）＝
Ｍ、ｂ）、ランダムベクトルスタックストアがＶＥＣ
（Ｍ＝ＳＲ（ｋｌ）、ｂ）である。

【００４７】ランダムベクトルスタックロードは、ラン
ダムベクトル演算におけるデスティネーションレジスタ
Ｔ_lの代わりにスタックレジスタ（ＳＲファイル）７１
のｋｌが指定されただけで、その他の処理タイミング及
び方法は、前述の図５及び以下に説明する図６に示した
ランダムベクトル演算の処理シーケンスに従う。ただ
し、演算処理は行われず、リソースからのデータＭがス
タックレジスタ（ＳＲファイル）７１のｋｌに転送され
る処理のみが実行される。

【００４８】次に、ランダムベクトルストア処理につい
て、以下に詳しく説明する。ランダムベクトルストア
は、前述したスタックレジスタ（ＳＲファイル）７１の
ｋｌを対象としたランダムベクトルスタックストアと、
演算実行ユニット内のレジスタＴ_lを対象としたランダ
ムベクトルレジスタストアとがある。対象となるレジス
タファイルが異なるだけで、いずれも同様の処理シーケ
ンスで実行される。

【００４９】図６にレジスタファイルＴ_zを対象とした
ランダムベクトルストアの処理シーケンスを示す。詳細
な信号機能及び条件（ベクトル長、先頭レジスタ）は図
５の場合と同様である。以下にそのタイミングを説明す
る。

【００５０】（Ｄ１） メインＣＰＵ部１からシーケン
サ５にＲＶ命令によってランダムベクトルストア処理が
指示されると、シーケンサ５は直ちにＦＩＮＳＴにスト
ア命令ＳＴをセットし、先頭対象レジスタＴ_lをＴ_zにセ
ットして、それらの情報を演算実行ユニット６に与え、
それらの情報が有効であることを示すと共に、演算実行
ユニット６に対して処理の開始を指示する￣ＩＳＴＡＤ
Ｓ信号をアクティブにする。

【００５１】（Ｄ２） 演算実行ユニット６は、アクテ
ィブな￣ＩＳＴＡＤＳを受けて、直ちにストア処理を開
始し、先ず先頭のレジスタＴ_lからデータを読み出し、
数値処理部２の内部データバス（ＦＤａｔａ）Ｌ８にそ
の値を出力する。

【００５２】（Ｄ３） データバッファ４は、シーケン
サ５からの指示により内部データバス（ＦＤａｔａ）Ｌ
８上のデータＭをラッチ回路４１にラッチする。もし、
メインＣＰＵ部１で直ちに内部データバス（ＦＤａｔ
ａ）Ｌ８上のデータＭが必要となる場合は、ショートカ
ットパスであるバッファゲート４３を設けておき、それ
を介することによって、より短い時間で内部データバス
（ＦＤａｔａ）Ｌ８上のデータをメインＣＰＵ部１のデ
ータバス（Ｄａｔａ）Ｌ１に出力できる様にしておく
と、ディレイ時間が短縮され、より効果的である。ラッ
チ回路４１にラッチされたデータ又はバッファゲート４
３を通過したデータＭは、メインＣＰＵ部１が対象とな
るランダムベクトルデータＲＶＤのリソースへの書き込
み処理を実行しているとき、同時にデータバッファ４か
らデータバス（Ｄａｔａ）Ｌ１へ出力され、データＭが
有効なランダムベクトルデータＲＶＤとしてリソース３
へ書き込まれる。

【００５３】（Ｄ４） ストアすべき有効なランダムベ
クトルデータＲＶＤの判定は、ランダムベクトル演算の
場合と同様である。すなわち、ランダムベクトルストア
期間内でフェッチインターバルカウンタ５４の値ｘｙが
ゼロの場合、有効とみなされる。本実施例の場合、ｘｙ
の初期値は１であり、メインＣＰＵ部１のデータフェッ
チサイクル（Ｄ／￣Ｃ＝１すなわち命令フェッチサイク
ルは除く）のうち２番目のデータ（図６中で、ＲＶＤ０
〜ＲＶＤ４の５つ）が有効となる。ストア処理なので、
必然的にメインＣＰＵ部１の実行する有効なランダムベ
クトルサイクルＲＶＤ０〜ＲＶＤ４は書き込みサイクル
（ライトサイクル）である。

【００５４】（Ｄ５） シーケンサ５は、データバッフ
ァ４にデータがラッチできる状態にあり、かつ、演算実
行ユニット６の処理（この場合はストア処理）が終了し
ていることを示すアクティブな￣ＦＲＤＹ信号を受け
て、データバッファ４にストアすべき内部データバス
（ＦＤａｔａ）Ｌ８上のデータをラッチする。その後、
直ちに対象レジスタ番号をインクリメントし、ベクトル
長カウンタの値ｂをデクリメントする。そして、次のス
トア処理の実行を￣ＩＳＴＡＤＳをアクティブにするこ
とにより開始する。本実施例のベクトル長カウンタ５２
の値ｂの初期値は５であり、対象となる演算実行ユニッ
ト６内のレジスタはＴl〜Ｔl+4の５つになる。本実施例
では、データバッファ６内のラッチ４１が１データ分の
容量しかない場合を示している。メインＣＰＵ部１の実
行が遅れている場合には、シーケンサ５による次のスト
ア処理の実行開始時に、前のデータがまだデータバッフ
ァ４に保持されていることがある。その場合、データバ
ッファ４に保持されている先行するデータをリソース３
に書き込む処理をメインＣＰＵ部１が実行するまで、シ
ーケンサ５による次のストア処理の実行開始は延期され
る。一方、数値処理部２側のストア処理の方がメインＣ
ＰＵ部１側の処理の実行よりも遅れる可能性がある場合
には、その際に、シーケンサ５からメインＣＰＵ部１
へ、メインＣＰＵ部１の処理の実行を適切な時間だけ待
たせるための情報を与える機能を必要とする。

【００５５】（Ｄ６） メインＣＰＵ部１は、有効なラ
ンダムベクトルストアサイクルＲＶＤ０〜ＲＶＤ４でデ
ータバス（Ｄａｔａ）Ｌ１上のデータＭをリソース３に
書き込む。書き込み対象データＭは、メインＣＰＵ部１
が自身で出力した値ではなく、前述した様に、データバ
ッファ４がシーケンサ５からの指令によりメインＣＰＵ
部１の有効なランダムベクトルストアサイクル（ライト
サイクル）にタイミングを合わせて、データバス（Ｄａ
ｔａ）Ｌ１上にデータＭを出力し、メインＣＰＵ部１が
そのデータをリソース３に書き込むことによって実現す
る。ランダムベクトルストア処理は、ベクトル長カウン
タ５２の値ｂがゼロであり、かつ、最後のデータ（本実
施例ではＲＶＤ４）がメインＣＰＵ部１によってリソー
ス３に書き込まれた時に終了する。

【００５６】以上からも明らかなように、上記のランダ
ムベクトルストア処理には、ランダムベクトル演算処理
について既に述べた効果に加え、さらに、以下に示す特
有の効果がある。すなわち、図６に示した様に、ランダ
ムベクトルストア命令（ＲＶ命令）をメインＣＰＵ部１
がシーケンサ５に対して出力すると、直ちにストアすべ
き最初のデータをデータバッファ４まで先行フェッチ
（本実施例では演算実行部内のレジスタＴｚから）して
おく処理が起動される。したがって、実際にメインＣＰ
Ｕ部１がリソース３へランダムベクトルストアの対象と
なるデータＭをストアするサイクル（ＲＶＤ０〜ＲＶＤ
４）を実行する時刻には、すでに対象データＭがデータ
バッファ４に準備されている状態にタイミングをコント
ロールすることができる。すなわち、従来のストア処理
におけるオーバーヘッドであるターゲットレジスタから
のデータのフェッチ処理が完全に並列化でき、非常に高
い転送効率が得られるという効果がある。

【００５７】また、最後のデータ（本実施例ではＲＶＤ
４）をシーケンサ５がデータバッファ４にラッチした後
は、数値演算処理部２は完全に処理を終了した状態とな
り、次の処理又はペンディングされている処理の実行を
メインＣＰＵ部１の動作と並列に実行することができ、
システムの処理効率をさらに向上できる効果がある。

【００５８】そして、最後に、本発明になる上記の中央
数値処理装置には、以下に述べる特徴がある。 （Ｅ１） メインＣＰＵ部１が管理するアドレス空間の
任意のデータに対してベクトル処理が可能になる。処理
対象となるデータは、メインＣＰＵ部１がターゲットの
リソース３にアクセス（一般的にはデータ読みだし。デ
ータ書き込みに用いる場合は、自身のデータ出力バッフ
ァをハイインピーダンス状態にして、代わりにデータバ
ッファ４からの出力データＭを書き込めば可能であ
る。）する回数分だけそのアクセスと並列に演算が実行
される。すなわち、メインＣＰＵ部は通常のスカラ型転
送命令（ＭＯＶ命令、ＬＤ命令、ＳＴ命令等）を、所望
の任意のアドレスに対して実行するだけでよい。これに
より、汎用ＣＰＵを用いた場合でも高速なベクトル処理
が可能となるばかりか、アドレスがランダムな並び方の
データに対してもベクトル処理が実現できる。

【００５９】（Ｅ２） 従来のパイプライン型のベクト
ル処理とは異なり、データのフェッチ及び転送と演算処
理とを並列に処理するパラレル型のベクトル処理を実現
している。これにより、従来問題となったパイプライン
の立ち上がり時間等のオーバヘッドがほとんど無く、演
算を指令してから結果が得られるまでのレイテンシ（遅
れ時間）を小さく出来るため、スカラ処理と同等レベル
のリアルタイム性能が得られる。

【００６０】（Ｅ３） ランダムベクトル命令及び必要
な管理データやオペランドデータの投入は最初の１回で
良く、それ以外の命令投入によるオーバヘッドを一切必
要としない。

【００６１】（Ｅ４） ベクトル長カウンタ５２を設け
ることにより、必要な処理データ数及び演算数の管理
や、対象となるレジスタＴxの更新処理をシーケンサが
自律的、並列的に実行でき、メインＣＰＵ部１はそれら
の管理オーバヘッドを一切必要としない。

【００６２】（Ｅ５） フェッチインターバルレジスタ
５３及びフェッチインターバルカウンタ５４を設けるこ
とにより、ターゲットデータのフェッチが常に等個数の
非ターゲットデータのフェッチに挟まれて存在する場
合、ターゲットデータのみに必要な演算処理を加えるこ
とが可能となる。これにより、リストに基づくデータ処
理等、メインＣＰＵ部１が１度ターゲットデータの存在
するポイントアドレスデータをフェッチした後、そのア
ドレスに基づいて間接的にターゲットアドレスをフェッ
チする場合でもベクトル処理を実行する事が出来る。そ
の場合、メインＣＰＵ部１でのポインタアドレスのフェ
ッチやターゲットアドレスの計算等を演算実行ユニット
６での演算処理と並列に行うことが出来る。

【００６３】（Ｅ６） メインＣＰＵ部１のアドレスバ
ス及びデータバスを用いて、数値演算処理部２への命令
の投入及びランダムベクトルデータ（ＲＶＤ）の送受信
が可能であり、特別なコマンドラインやデータラインを
必要としない。従って、プロセッサ機能の拡張が低コス
トで、低スペースで自由自在に可能であるばかりか、メ
インＣＰＵ部１のアーキテクチャにほとんど依存するこ
となく高性能な中央数値演算処理部を構成することが可
能になる。また、本発明の数値演算処理部と同じアーキ
テクチャで構成された別の機能を有するプロセッサを同
様の方法で付加していくことにより、目的に合った機能
の追加も可能になる。

【発明の効果】上記の詳細な説明からも明かな様に、本
発明によれば、主ＣＰＵ部がランダムなアドレス順での
データ転送処理を、シーケンサ部が主ＣＰＵ部のデータ
アクセス動作に応答した演算命令の指令処理を、そし
て、演算実行ユニットが演算実行処理を、並列に実行す
るように構成したことにより、高い統合処理能力が得ら
れ、スカラ処理系並みのリアルタイム性と汎用性を保ち
ながら、高速でベクトル処理を行うことの可能なベクト
ル演算処理機能を有する中央数値処理装置及びこれを利
用したベクトル処理を提供することが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例になるベクトル演算処理機能
を有する中央数値処理装置の全体構成を示す回路図。

【図２】上記中央数値演算処理装置により実行するベク
トル演算処理のためのフォーマットを示す図。

【図３】上記ベクトル演算処理用フォーマットにけるビ
ットペアと有効データとの関係を示す図である。

【図４】上記中央数値演算処理装置によるベクトル演算
処理動作を説明するための各部信号波形を示す図。

【図５】上記ランダムベクトル処理の処理タイミングを
説明するシーケンス図。

【図６】ランダムベクトルストアの処理シーケンスを説
明するためのタイムチャート図。

【符号の説明】

１００ 中央数値処理装置 １ メインＣＰＵ部 ２ 数値演算処理部 ３ 主メモリシステム ４ データバッファ ５ シーケンサ ６ 演算実行ユニット ７ スタックレジスタファイル ８ レディ制御ユニット ５１ シーケンスコントローラ ５２ ベクトル長カウンタ ５３ フェッチインターバルレジスタ ５４ フェッチインターバルカウンタ Ｌ１〜Ｌ２、Ｌ７、Ｌ８ バスライン Ｌ３〜Ｌ６ コントロールライン

フロントページの続き (56)参考文献 特開 平２−207374（ＪＰ，Ａ) 特開 平３−184127（ＪＰ，Ａ) 特開 平２−292668（ＪＰ，Ａ) 特開 平２−176850（ＪＰ，Ａ) 特開 平２−176846（ＪＰ，Ａ) 特開 平２−50259（ＪＰ，Ａ) 国際公開89／21（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/10 G06F 9/38 310 G06F 9/38 370 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 データを保持する機能を有するリソース
   部と、主ＣＰＵ部と、前記リソース部から読み取られた
   データに対して演算処理を実行する機能を有する数値演
   算処理部と、前記リソース部と前記主ＣＰＵ部と前記数
   値演算処理部とを接続する接続手段とを備えた中央数値
   処理装置において、前記主ＣＰＵ部は前記リソース部に
   アクセスして任意アドレス順にデータを読み出すランダ
   ムなデータアクセス機能と前記数値演算処理部にベクト
   ル長データと演算命令とを含むベクトル処理命令を与え
   る機能とを有し、かつ、前記数値演算処理部は、前記主
   ＣＰＵ部にリソースから読み出されたデータの中の演算
   対象データに対して演算処理を実行する演算実行手段
   と、前記主ＣＰＵ部のデータアクセスに応答して前記演
   算実行手段に対して演算処理すべき対象のデータ情報を
   含む演算命令を与えるシーケンサとを備えたことを特徴
   とするベクトル演算処理機能を有する中央数値処理装
   置。
2. 【請求項２】 前記シーケンサは、さらに、前記ベクト
   ル処理命令の前記ベクトル長データをラッチするカウン
   タ手段と、前記ベクトル処理命令の前記演算命令をラッ
   チするラッチ手段と、前記主ＣＰＵ部が前記リソース部
   からデータを読み取ったことを検出するモニタ手段とを
   備え、前記シーケンサは、前記モニター手段によりデー
   タの読み取りが検出された時、必要に応じて読み取られ
   たデータを前記演算実行手段に送るように構成されたこ
   とを特徴とする請求項１記載のベクトル演算処理機能を
   有する中央数値処理装置。
3. 【請求項３】 前記カウンタ手段は前記演算実行手段が
   演算処理を実行する動作タイミングに応答してカウント
   処理を行い、そのカウンタ値が所定の値になった時にそ
   のタイミングに応答してベクトル処理を終了させること
   を特徴とするベクトル演算処理機能を有する請求項２記
   載の中央数値処理装置。
4. 【請求項４】 前記演算実行手段は演算結果を格納する
   ためのレジスタファイルを備えていることを特徴とする
   請求項１記載のベクトル演算処理機能を有する中央数値
   処理装置。
5. 【請求項５】 演算結果を格納するためのスタックレジ
   スタ手段を設け、前記シーケンサは前記ベクトル長カウ
   ンタ手段手段からの情報に基づいて演算結果を格納する
   格納レジスタを指定する機能を有することを特徴とする
   請求項１記載のベクトル演算処理機能を有する中央数値
   処理装置。
6. 【請求項６】 前記シーケンサは、さらに、前記データ
   が演算すべきデータであるか否かを判断する判断手段を
   備え、演算すべきデータであれば、前記演算実行手段に
   そのデータの演算実行を指令する機能を有していること
   を特徴請求項１記載のとするベクトル演算処理機能を有
   する中央数値処理装置。
7. 【請求項７】 前記判断手段は、フェッチインターバル
   カウンタ手段を有し、前記主ＣＰＵ部が前記リソース部
   との間で予め規定された条件を満たすデータの読み出し
   又は書き込みサイクルを実行するタイミングで前記フェ
   ッチインターバルカウンタ手段の値を更新し、前記フェ
   ッチインターバルカウンタ手段の内容が予め定められた
   値に一致したことにより、前記データが演算すべきデー
   タであるか否かの判断を行うことを特徴とする請求項６
   記載のベクトル演算処理機能を有する中央数値処理装
   置。
8. 【請求項８】 前記判断手段は、さらに、その判断情報
   をラッチするラッチ手段と、前記ラッチ手段からの判断
   情報をカウントするカウント手段とを備え、前記カウン
   ト手段によってカウントされた判断情報に基づいて、前
   記データが有効か否かを判断することを特徴とする請求
   項６記載のベクトル演算処理機能を有する中央数値処理
   装置。
9. 【請求項９】 データを保持する機能を有するリソース
   部と、主ＣＰＵ部と、前記リソース部から読み取られた
   データに基づいて演算処理を実行する演算実行部と演算
   命令を与えるシーケンサと演算情報の記憶手段とを含む
   数値演算処理部と、前記リソース部と前記主ＣＰＵ部と
   前記数値演算処理部とを接続する接続手段とを備えた中
   央数値処理装置において、前記主ＣＰＵ部を用いて前記
   リソース部に対して任意アドレス順にデータアクセスす
   る機能と前記数値演算処理部にベクトル長データと処理
   命令とを含むベクトル処理命令を与える機能とを備え、
   前記主ＰＣＵ部のデータアクセスに応答して前記数値演
   算処理部の前記シーケンサを用いて、前記演算実行部に
   対して処理すべき対象のデータ情報を含む命令を与える
   機能とを有し、前記記憶手段の情報を用いて命令された
   処理を実行することを特徴とするベクトル演算処理方
   法。
10. 【請求項１０】 前記シーケンサは、前記ベクトル処理
    命令の前記ベクトル長データ及び前記演算命令をラッチ
    し、前記主ＣＰＵ部が前記リソース部から処理に用いる
    データを読み取ったことを検出した時、読み取られたデ
    ータを前記演算実行手段に送ることを特徴とする請求項
    ９記載のベクトル演算処理方法。
11. 【請求項１１】 前記シーケンサはベクトル長のカウン
    タ部を備え、前記演算実行部が演算処理を実行する動作
    タイミングに応答してカウント処理を行い、そのカウン
    タ値が所定の値になった時にそのタイミングに応答して
    ベクトル処理を終了させることを特徴とする請求項９記
    載のベクトル演算処理方法。
12. 【請求項１２】 前記シーケンサは、さらに、前記ベク
    トル長カウンタ部のカウント情報に基づいて演算結果を
    格納する格納レジスタを指定することを特徴とする請求
    項９記載のベクトル演算処理方法。
13. 【請求項１３】 前記シーケンサは、さらに、前記デー
    タが演算すべきデータであるか否かを判断し、演算すべ
    きデータであれば、前記演算実行部にそのデータの演算
    実行を指令することを特徴とする請求項９記載のベクト
    ル演算処理方法。
14. 【請求項１４】 前記主ＣＰＵ部はベクトルデータスト
    ア命令を前記数値演算処理部に与える機能と、前記ベク
    トルデータストア命令に対応して前記数値演算処理部が
    生成したデータをランダムなアドレス順で前記リソース
    へ書き込むデータアクセス機能とを有し、前記数値演算
    処理部は前記ベクトルデータストア命令を受信した後、
    前記主ＣＰＵのデータアクセスに応答して前記演算実行
    部によって演算された結果データ又は前記記憶手段のデ
    ータを前記リソース部と数値演算処理部との接続手段に
    対し生成してリソース部へ与え、前記主ＣＰＵ部のデー
    タアクセス機能よりリソース部へ書き込んでいくことを
    特徴とする請求項９記載のベクトル演算処理方法。