JP3180796B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、抵抗素子および容
量素子などのアナログ素子を有する半導体装置の製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having analog elements such as a resistance element and a capacitance element.
【０００２】[0002]
【従来の技術】アナログ素子およびデジタル素子が混載
されている半導体装置の製造方法は、デジタル素子の製
造方法に抵抗素子および容量素子等のアナログ素子の製
造方法を付加して構成されている。2. Description of the Related Art A method of manufacturing a semiconductor device in which an analog element and a digital element are mixed is constituted by adding a method of manufacturing an analog element such as a resistor and a capacitor to a method of manufacturing a digital element.
【０００３】一般的に抵抗素子は電位（バイアス）依存
性の少ない多結晶シリコン膜が多く使用され、容量素子
は誘電膜としてシリコン酸化膜や窒化膜等の絶縁膜を使
用し、容量素子の電極としては金属膜または多結晶シリ
コン膜が使用されている。Generally, a polycrystalline silicon film having little potential (bias) dependence is used for a resistance element, and a capacitance element uses an insulating film such as a silicon oxide film or a nitride film as a dielectric film, and an electrode of the capacitance element. For example, a metal film or a polycrystalline silicon film is used.
【０００４】これら抵抗素子および容量素子のアナログ
素子には高精度が要求される。抵抗素子には寸法の精度
向上や配線引き出し部分の寄生抵抗低減が必要である。
容量素子には誘電膜のバラツキ低減や高周波特性に影響
を及ぼす配線引き出し部分の寄生抵抗低減が必要であ
る。特に、導電膜として多結晶シリコン膜またはアモル
ファスシリコン膜を用いた抵抗素子や容量素子のコンタ
クト形成領域すなわち配線引き出し領域は寄生抵抗（す
なわちコンタクト抵抗）が高く、このコンタクト領域に
金属シリサイド膜を形成することが要求されている。更
に、アナログ素子およびデジタル素子が混載されている
半導体装置は、製造コスト低減のために製造工程の簡略
化が要求されている。[0004] High precision is required for analog elements such as these resistance elements and capacitance elements. For the resistance element, it is necessary to improve the dimensional accuracy and to reduce the parasitic resistance of the wiring lead portion.
It is necessary for the capacitance element to reduce the variation of the dielectric film and the parasitic resistance of the wiring lead portion which affects the high frequency characteristics. In particular, a contact formation region of a resistor or a capacitor using a polycrystalline silicon film or an amorphous silicon film as a conductive film, that is, a wiring lead region has a high parasitic resistance (that is, contact resistance), and a metal silicide film is formed in this contact region. Is required. Further, in a semiconductor device in which analog elements and digital elements are mixed, simplification of a manufacturing process is required to reduce manufacturing costs.
【０００５】この種の半導体装置の製造方法として、特
開平１０−４１７９号公報に記載されたものがある。次
に、この従来の半導体装置の製造方法を説明する。図２
０および図２１に示すように、半導体基板１０１の主面
上にシリコン酸化膜１０２と、多結晶シリコン膜１０３
とを順次に堆積する。この多結晶シリコン膜１０３は、
抵抗素子および容量素子の下部電極となるものである。
図２２および図２３に示すように、多結晶シリコン膜１
０３の上に容量素子の誘電膜となる酸化膜１０４をゲー
ト酸化膜と兼ねて形成し、次に酸化膜１０４の上にゲー
ト電極および容量素子の上部電極となるタングステン膜
１０５を形成する。そして、図２４に示すように、通常
のＭＯＳトランジスタの形成方法であるゲート電極の側
面に絶縁膜１１２、１１３を形成した後に、図２５に示
すように高融点金属を用いて金属シリサイド膜１０７、
１０８を、容量素子の上部電極（すなわちゲート電極）
となるタングステン膜１０５と、抵抗素子（すなわち容
量素子の下部電極）となる多結晶シリコン膜１０３の露
出部分（配線引き出し領域）に形成する。ここで、抵抗
素子の抵抗部分は容量素子の上部電極（すなわちゲート
電極）となるタングステン膜１０５が被っている領域で
あり、抵抗素子の配線引き出し領域は金属シリサイド膜
１０７が形成された部分となる。その後、図２６および
図２７に示すように、コンタクトホール１１０および配
線１１１を形成し、抵抗素子および容量素子が得られ
る。ここで、図２６は図２８の半導体装置の製造途中の
状態を示す平面図のＥ−Ｅ線の断面図である。図２７は
図２９の半導体装置の製造途中の状態を示す平面図のＦ
−Ｆ線の断面図である。As a method of manufacturing a semiconductor device of this kind, there is a method described in Japanese Patent Application Laid-Open No. 10-4179. Next, a method for manufacturing the conventional semiconductor device will be described. FIG.
As shown in FIG. 1 and FIG. 21, a silicon oxide film 102 and a polycrystalline silicon film 103 are formed on a main surface of a semiconductor substrate 101.
Are sequentially deposited. This polycrystalline silicon film 103
It serves as a lower electrode of the resistance element and the capacitance element.
As shown in FIG. 22 and FIG.
An oxide film 104 serving as a dielectric film of the capacitor is formed on the gate electrode 03 also as a gate oxide film, and then a gate electrode and a tungsten film 105 serving as an upper electrode of the capacitor are formed on the oxide film 104. Then, as shown in FIG. 24, after forming insulating films 112 and 113 on the side surfaces of the gate electrode, which is a method for forming a normal MOS transistor, as shown in FIG.
108 is an upper electrode (that is, a gate electrode) of the capacitive element
Is formed in an exposed portion (wiring lead-out region) of the polycrystalline silicon film 103 serving as a resistance element (that is, a lower electrode of a capacitance element). Here, the resistance portion of the resistance element is a region covered with the tungsten film 105 serving as an upper electrode (that is, a gate electrode) of the capacitance element, and the wiring lead-out region of the resistance element is a portion where the metal silicide film 107 is formed. . Thereafter, as shown in FIGS. 26 and 27, a contact hole 110 and a wiring 111 are formed, and a resistor and a capacitor are obtained. Here, FIG. 26 is a cross-sectional view taken along line EE of the plan view showing the state of the semiconductor device in FIG. 28 in the process of being manufactured. FIG. 27 is a plan view F of the semiconductor device in FIG.
It is sectional drawing of the -F line.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法においては、図２８および図２９
に示すように抵抗素子の幅方向と長さ方向が２回のフォ
トリソグラフィ方法によって決められているために抵抗
素子の寸法精度の向上が図れないという問題がある。こ
れは、抵抗素子の幅が抵抗素子自身である多結晶シリコ
ン膜１０３のパターニングで決定され、一方、抵抗素子
の長さが容量素子の上部電極（すなわちゲート電極）と
なるタングステン膜１０５のパターニングで決定される
ためである。However, in the conventional method of manufacturing a semiconductor device, FIGS.
As shown in (1), since the width direction and the length direction of the resistance element are determined by two photolithography methods, there is a problem that the dimensional accuracy of the resistance element cannot be improved. This is determined by patterning the polycrystalline silicon film 103 in which the width of the resistance element is the resistance element itself, while patterning the tungsten film 105 in which the length of the resistance element becomes the upper electrode (that is, the gate electrode) of the capacitance element. Because it is decided.
【０００７】本発明の目的は、抵抗素子の寸法精度を向
上させ、低コストで精度の良いアナログ素子を形成する
ことができる半導体装置の製造方法を提供することにあ
る。An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving the dimensional accuracy of a resistance element and forming a high-precision analog element at low cost.
【０００８】[0008]
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、半導体基板の主面の上に第
１の絶縁膜を堆積する工程と、第１の絶縁膜の上に多結
晶シリコンまたはアモルファスシリコンからなる第１の
導電膜を堆積する工程と、第１の導電膜上に第２の絶縁
膜を堆積する工程と、第２の絶縁膜上に第２の導電膜を
堆積する工程と、第２の導電膜および第２の絶縁膜をフ
ォトリソグラフィ方法を用いてパターニングすることに
よって第２の導電体を形成する工程と、第１の導電膜か
ら形成される第１の導電体のコンタクト形成領域に第２
の導電体の一部にオーバーラップするようにフォトレジ
スト膜を形成する工程と、フォトレジスト膜および第２
の導電体をマスクに第１の導電膜をパターニングし第１
の導電体を形成する工程と、高融点金属膜を全面に堆積
した後に熱処理を施すことにより第１の導電体のコンタ
クト形成領域に金属シリサイド膜を形成する工程とを有
することを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device comprising: a step of depositing a first insulating film on a main surface of a semiconductor substrate; Depositing a first conductive film made of polycrystalline silicon or amorphous silicon thereon, depositing a second insulating film on the first conductive film, and depositing a second conductive film on the second insulating film Depositing a film, forming a second conductor by patterning the second conductive film and the second insulating film by using a photolithography method, and forming a second conductive film formed from the first conductive film. The second conductor is formed in the contact formation region of the first conductor.
Forming a photoresist film so as to overlap a part of the conductor, and forming the photoresist film and the second
The first conductive film is patterned using the conductor of
And a step of forming a metal silicide film in a contact formation region of the first conductor by performing a heat treatment after depositing a refractory metal film on the entire surface.
【０００９】請求項２記載の発明は、請求項１記載の発
明において、第１の導電体の形成後で、かつ、高融点金
属膜を堆積する前に、第１および第２の導電体の側面に
第３の絶縁膜を形成する工程を有することを特徴とす
る。According to a second aspect of the present invention, in the first aspect of the present invention, after forming the first conductor and before depositing the refractory metal film, the first and second conductors are formed. A step of forming a third insulating film on the side surface.
【００１０】請求項３記載の発明は、半導体基板の主面
の上に第１の絶縁膜を堆積する工程と、第１の絶縁膜の
上に多結晶シリコンまたはアモルファスシリコンからな
る第１の導電膜を堆積する工程と、第１の導電膜上に第
２の絶縁膜を堆積する工程と、第２の絶縁膜上に多結晶
シリコン膜またはアモルファスシリコン膜からなる第２
の導電膜を堆積する工程と、第２の導電膜および第２の
絶縁膜をフォトリソグラフィ方法を用いてパターニング
することによって第２の導電体を形成する工程と、第１
の導電膜から形成される第１の導電体のコンタクト形成
領域に第２の導電体の一部にオーバーラップするように
フォトレジスト膜を形成する工程と、フォトレジスト膜
および第２の導電体をマスクに第１の導電膜をパターニ
ングし第１の導電体を形成する工程と、高融点金属膜を
全面に堆積した後に熱処理を施すことにより第１の導電
体のコンタクト形成領域に金属シリサイド膜を形成する
工程とを有することを特徴とする。According to a third aspect of the present invention, a first insulating film is deposited on a main surface of a semiconductor substrate, and a first conductive film made of polycrystalline silicon or amorphous silicon is formed on the first insulating film. A step of depositing a film, a step of depositing a second insulating film on the first conductive film, and a second step of forming a polycrystalline silicon film or an amorphous silicon film on the second insulating film.
Depositing a conductive film, forming a second conductive material by patterning the second conductive film and the second insulating film using a photolithography method,
Forming a photoresist film in the contact formation region of the first conductor formed from the conductive film of the first embodiment so as to overlap a part of the second conductor; and forming the photoresist film and the second conductor in the contact formation region. Forming a first conductor by patterning the first conductive film on a mask, and performing a heat treatment after depositing a refractory metal film over the entire surface to form a metal silicide film in a contact formation region of the first conductor. Forming step.
【００１１】請求項４記載の発明は、請求項３に記載の
半導体装置の製造方法において、第２の導電体に金属シ
リサイド膜を形成する工程を有することを特徴とする。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the third aspect, a step of forming a metal silicide film on the second conductor is provided.
【００１２】請求項５記載の発明は、請求項１から請求
項４の１つに記載の発明において、さらにＭＯＳトラン
ジスタの製造方法を有し、第１の導電体とＭＯＳトラン
ジスタのゲート電極が同時に形成されることを特徴とす
る。According to a fifth aspect of the present invention, in the first aspect of the present invention, there is further provided a method of manufacturing a MOS transistor, wherein the first conductor and the gate electrode of the MOS transistor are simultaneously formed. It is characterized by being formed.
【００１３】請求項６記載の発明は、請求項１から請求
項４の１つに記載の発明において、さらにＭＯＳトラン
ジスタの製造方法を有し、第１および第２の導電体の金
属シリサイド膜の形成がＭＯＳトランジスタのソース、
ドレインまたはゲート電極の金属シリサイド膜の形成と
同時であることを特徴とする。According to a sixth aspect of the present invention, in the first aspect of the present invention, there is further provided a method of manufacturing a MOS transistor, wherein the first and second conductive metal silicide films are formed. The formation is the source of the MOS transistor,
It is characterized by being simultaneous with the formation of the metal silicide film of the drain or gate electrode.
【００１４】請求項７記載の発明は、請求項５記載の発
明において、第１および第２の導電体の金属シリサイド
膜の形成がＭＯＳトランジスタのソース、ドレインまた
はゲート電極の金属シリサイド膜の形成と同時であるこ
とを特徴とする。According to a seventh aspect of the present invention, in the fifth aspect of the present invention, the formation of the metal silicide films of the first and second conductors is the same as the formation of the metal silicide film of the source, drain or gate electrode of the MOS transistor. It is characterized by being simultaneous.
【００１５】[0015]
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１から図８は、本発明の
第１の実施形態としての半導体装置の製造方法の工程を
説明するための図である。図１に示すように、シリコン
からなる半導体基板１の主面の全面の上に２００〜３０
０ｎｍ程度の膜厚である多結晶シリコンからなるシリコ
ン酸化膜２を堆積した後に、２００〜３００ｎｍの膜厚
で不純物としてボロンを１×１０20ｃｍ-3程度添加した
多結晶シリコン膜３と、１０〜３０ｎｍ程度の膜厚のシ
リコン酸化膜４と、２００〜３００ｎｍの膜厚のタング
ステン膜５を順次に堆積する。なお、シリコン酸化膜２
は、アモルファスシリコンで形成してもよい。Next, embodiments of the present invention will be described in detail with reference to the drawings. 1 to 8 are views for explaining steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, 200 to 30 are formed on the entire main surface of a semiconductor substrate 1 made of silicon.
After depositing a silicon oxide film 2 made of polycrystalline silicon having a thickness of about 0 nm, a polycrystalline silicon film 3 having a thickness of 200 to 300 nm and adding boron as an impurity at about 1 × 10 20 cm −3 , A silicon oxide film 4 having a thickness of about 30 nm and a tungsten film 5 having a thickness of 200 to 300 nm are sequentially deposited. The silicon oxide film 2
May be formed of amorphous silicon.
【００１６】次に、図２に示すように、タングステン膜
５およびシリコン酸化膜４を同時にパターニングする。
次に、図３および図４に示すように、フォトレジスト６
およびタングステン膜５をマスクに異方性エッチング方
法を用いて多結晶シリコン膜３をパターニングする。こ
こで、図３は図９の半導体装置の製造途中の状態を示す
平面図におけるＡ−Ａ線の断面図である。図４は図９の
Ｂ−Ｂ線の断面図である。フォトレジスト６は、タング
ステン膜５に５００ｎｍ程度だけオーバーラップするよ
うにしておく。これは、フォトレジスト６のタングステ
ン膜５とのフォトリソグラフィ工程の目合わせ余裕を得
るためである。このオーバーラップ量は、目合わせ余裕
に依るものであり、かつ、大きくしても弊害はなく極力
小さくする必要もない。また、本実施形態では、フォト
レジスト６の方がタングステン膜５より内側に位置して
いるが、特に同一寸法であっても構わなく、また逆転し
ても問題はない。Next, as shown in FIG. 2, the tungsten film 5 and the silicon oxide film 4 are simultaneously patterned.
Next, as shown in FIG. 3 and FIG.
The polycrystalline silicon film 3 is patterned using an anisotropic etching method using the tungsten film 5 as a mask. Here, FIG. 3 is a cross-sectional view taken along line AA in a plan view showing a state of the semiconductor device in FIG. 9 in the process of being manufactured. FIG. 4 is a sectional view taken along line BB of FIG. The photoresist 6 overlaps the tungsten film 5 by about 500 nm. This is to allow a margin for alignment in the photolithography process with the tungsten film 5 of the photoresist 6. This amount of overlap depends on the margin for alignment. Even if it is increased, there is no adverse effect, and it is not necessary to reduce it as much as possible. Further, in the present embodiment, the photoresist 6 is located inside the tungsten film 5. However, the photoresist 6 may have the same dimensions, and there is no problem if the photoresist 6 is reversed.
【００１７】次に、図５に示すように、フォトレジスト
６を除去した後に、全面に高融点金属膜として２０〜６
０ｎｍ程度の膜厚のチタン膜を堆積し（図示せず）、８
００℃程度の熱処理を行った後、絶縁膜上の余剰チタン
を除去することにより、図６に示すように、多結晶シリ
コン膜３の露出部分（コンタクト形成領域すなわち配線
の引き出し領域になる部分）に金属シリサイド膜７を形
成する。Next, as shown in FIG. 5, after the photoresist 6 is removed, a high melting point metal film of 20 to 6 is formed on the entire surface.
A titanium film having a thickness of about 0 nm is deposited (not shown),
After performing a heat treatment at about 00 ° C., excess titanium on the insulating film is removed to expose the polycrystalline silicon film 3 as shown in FIG. Then, a metal silicide film 7 is formed.
【００１８】そして、図７および図８に示すように、シ
リコン酸化膜９を形成した後に、コンタクトホール１０
を金属シリサイド膜７上に形成してから配線１１を形成
する。ここで、図７は、図１０の半導体装置の製造途中
の状態を示す平面図におけるＣ−Ｃ線の断面図である。
この部分は、抵抗素子となっており、シート抵抗が２０
０Ω／□程度である。As shown in FIGS. 7 and 8, after forming a silicon oxide film 9, a contact hole 10 is formed.
Is formed on the metal silicide film 7, and then the wiring 11 is formed. Here, FIG. 7 is a cross-sectional view taken along line CC in a plan view showing the state of the semiconductor device in FIG. 10 in the process of being manufactured.
This portion is a resistance element, and has a sheet resistance of 20
It is about 0Ω / □.
【００１９】一方、図８は、図１１の半導体装置の製造
途中の状態を示す平面図におけるＤ−Ｄ線の断面図であ
る。この部分は、多結晶シリコン膜３を下部電極とし、
タングステン膜５を上部電極とし、シリコン酸化膜４を
誘電膜にした容量素子となっている。したがって、コン
タクトホール１０の開口の大きさによって、抵抗素子お
よび容量素子のいずれかを選択することが可能である。FIG. 8 is a cross-sectional view taken along line DD in the plan view showing the state of the semiconductor device of FIG. 11 in the process of being manufactured. In this part, the polycrystalline silicon film 3 is used as a lower electrode,
The capacitive element has a tungsten film 5 as an upper electrode and a silicon oxide film 4 as a dielectric film. Therefore, it is possible to select either the resistance element or the capacitance element according to the size of the opening of the contact hole 10.
【００２０】次に、本発明の第２の実施形態を図面に基
づいて詳細に説明する。図１２から図１９は、本発明の
第２の実施形態としての半導体装置の製造方法の工程を
説明するための図である。図１２に示すように、シリコ
ンからなる半導体基板１の主面の全面の上に２００〜３
００ｎｍ程度の膜厚のシリコン酸化膜２を堆積した後
に、２００〜３００ｎｍの膜厚で不純物としてボロンを
１×１０20ｃｍ-3程度添加した多結晶シリコン膜３と、
１０〜３０ｎｍ程度の膜厚のシリコン酸化膜４と、２０
０〜３００ｎｍの膜厚の多結晶シリコン膜５´を順次に
堆積する。Next, a second embodiment of the present invention will be described in detail with reference to the drawings. 12 to 19 are views for explaining steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. As shown in FIG. 12, 200 to 3 are formed on the entire main surface of the semiconductor substrate 1 made of silicon.
After depositing a silicon oxide film 2 having a thickness of about 00 nm, a polycrystalline silicon film 3 having a thickness of 200 to 300 nm and adding about 1 × 10 20 cm −3 of boron as an impurity,
A silicon oxide film 4 having a thickness of about 10 to 30 nm;
A polycrystalline silicon film 5 'having a thickness of 0 to 300 nm is sequentially deposited.
【００２１】次に、図１３に示すように、多結晶シリコ
ン膜５´およびシリコン酸化膜４を同時にパターニング
する。次に、図１４および図１５に示すように、フォト
レジスト６および多結晶シリコン膜５´をマスクに異方
性エッチング方法を用いて多結晶シリコン膜３をパター
ニングする。フォトレジスト６は、多結晶シリコン膜５
´に５００ｎｍ程度だけオーバーラップするようにして
おく。これは、フォトレジスト６の多結晶シリコン膜５
´とのフォトリソグラフィ工程の目合わせ余裕を得るた
めである。このオーバーラップ量は、目合わせ余裕に依
るものであり、かつ、大きくしても弊害はなく極力小さ
くする必要もない。また、本実施形態では、フォトレジ
スト６の方が多結晶シリコン膜５´より内側に位置して
いるが、特に同一寸法であっても構わなく、また逆転し
ても問題はない。Next, as shown in FIG. 13, the polycrystalline silicon film 5 'and the silicon oxide film 4 are simultaneously patterned. Next, as shown in FIGS. 14 and 15, the polycrystalline silicon film 3 is patterned using the photoresist 6 and the polycrystalline silicon film 5 'as a mask by using an anisotropic etching method. The photoresist 6 is a polycrystalline silicon film 5
′ Is overlapped by about 500 nm. This is because the polycrystalline silicon film 5 of the photoresist 6
This is for obtaining a margin for alignment in the photolithography process with the '. This amount of overlap depends on the margin for alignment. Even if it is increased, there is no adverse effect, and it is not necessary to reduce it as much as possible. Further, in the present embodiment, the photoresist 6 is located inside the polycrystalline silicon film 5 ′. However, the photoresist 6 may have the same dimensions, and there is no problem if it is reversed.
【００２２】次に、図１６に示すように、フォトレジス
ト６を除去した後に、全面に高融点金属膜として２０〜
６０ｎｍ程度の膜厚のチタン膜を堆積し（図示せず）、
８００℃程度の熱処理を行った後、絶縁膜上の余剰チタ
ンを除去することにより、図１６に示すように、多結晶
シリコン膜３の露出部分（コンタクト形成領域すなわち
配線の引き出し領域になる部分）に金属シリサイド膜７
を形成する。Next, as shown in FIG. 16, after removing the photoresist 6, a high-melting metal film is formed on the entire surface in the order of 20〜.
A titanium film having a thickness of about 60 nm is deposited (not shown),
After heat treatment at about 800 ° C., excess titanium on the insulating film is removed to expose the polycrystalline silicon film 3 as shown in FIG. Metal silicide film 7
To form
【００２３】そして、図１８および図１９に示すよう
に、シリコン酸化膜９を形成した後に、コンタクトホー
ル１０を金属シリサイド膜７上に形成してから配線１１
を形成する。As shown in FIGS. 18 and 19, after forming a silicon oxide film 9, a contact hole 10 is formed on the metal silicide film 7 and then a wiring 11 is formed.
To form
【００２４】本発明の第２の実施形態としての半導体装
置の製造方法において本発明の第１の実施形態と異なる
点は、多結晶シリコン膜３をＭＯＳトランジスタのゲー
ト電極と兼ねた点とタングステン膜５を多結晶シリコン
膜５´に変更したことである。ＭＯＳトランジスタの製
造方法は図中で表示していないが、ゲート電極の製造方
法はフォトレジスト６で多結晶シリコン膜３を通常のフ
ォトリソグラフィ方法を用いてパターニングすればよ
い。また、ゲート電極の低抵抗化には金属シリサイド膜
７で達成できる。本発明の第２の実施形態のようにゲー
ト電極と同時に多結晶シリコン膜３から構成される抵抗
素子および容量素子の下部電極を作成することが可能で
ある。さらに、ゲート電極のＬＤＤ酸化膜も形成可能で
あり、図１５に示すように多結晶シリコン膜３および多
結晶シリコン膜５´の側面にはシリコン酸化膜１２、１
３が形成されている。The method of manufacturing a semiconductor device according to the second embodiment of the present invention is different from the first embodiment of the present invention in that the polycrystalline silicon film 3 also serves as the gate electrode of the MOS transistor and the tungsten film 5 is changed to a polycrystalline silicon film 5 '. Although the method for manufacturing the MOS transistor is not shown in the figure, the method for manufacturing the gate electrode may be such that the polycrystalline silicon film 3 is patterned with the photoresist 6 using a normal photolithography method. The resistance of the gate electrode can be reduced by the metal silicide film 7. As in the second embodiment of the present invention, it is possible to form the lower electrodes of the resistive element and the capacitive element composed of the polycrystalline silicon film 3 simultaneously with the gate electrode. Further, an LDD oxide film for the gate electrode can be formed, and the silicon oxide films 12 and 1 are formed on the side surfaces of the polysilicon film 3 and the polysilicon film 5 'as shown in FIG.
3 are formed.
【００２５】なお、本発明の上記実施形態において、タ
ングステン膜、チタン、多結晶シリコン膜およびシリコ
ン酸化膜は、それぞれ導電膜、高融点金属、アモルファ
スシリコン膜および窒化膜であってもよい。In the above embodiment of the present invention, the tungsten film, titanium, polycrystalline silicon film and silicon oxide film may be a conductive film, a refractory metal, an amorphous silicon film and a nitride film, respectively.
【００２６】本発明の上記実施形態においては、第１の
導電膜であるシリコン酸化膜２が抵抗素子、容量素子の
上部電極およびゲート電極を兼ねたこと、容量の上部電
極となる第２の導電体であるタングステン膜５および多
結晶シリコン膜５´のパターニング後に抵抗素子および
容量素子の下部電極のコンタクト形成領域すなわち配線
引き出し領域はフォトレジストで抵抗素子の抵抗部分お
よび容量素子の電極対向部分は第２の導電膜をマスクに
パターニングしたこと、および、抵抗素子および容量素
子のコンタクト形成領域すなわち配線引き出し部分だけ
を金属シリサイドしたことによって、低コストで精度の
高いアナログ素子が形成できる。In the above embodiment of the present invention, the silicon oxide film 2 serving as the first conductive film also serves as the upper electrode and the gate electrode of the resistor and the capacitor, and the second conductive film serving as the upper electrode of the capacitor. After the patterning of the tungsten film 5 and the polycrystalline silicon film 5 ′, the contact formation region of the lower electrode of the resistance element and the capacitance element, that is, the wiring lead-out area is made of a photoresist, and the resistance part of the resistance element and the electrode facing part of the capacitance element are formed of the photoresist. By patterning the second conductive film as a mask and by metal silicide only in the contact formation region of the resistance element and the capacitance element, that is, in the wiring lead-out portion, a low-cost and high-accuracy analog element can be formed.
【００２７】[0027]
【発明の効果】請求項１から請求項７に記載の発明によ
れば、抵抗素子の抵抗部分が容量素子の上部電極をマス
クにパターニングできるから、抵抗素子および容量素子
などのアナログ素子を精度良く形成することができる。According to the first to seventh aspects of the present invention, the resistive portion of the resistive element can be patterned using the upper electrode of the capacitive element as a mask, so that analog elements such as the resistive element and the capacitive element can be precisely formed. Can be formed.
【００２８】また、請求項５から請求項７に記載の発明
によれば、抵抗素子、容量素子の下部電極およびゲート
電極を同時に作成できるから、製造工程を短縮すること
ができる。According to the fifth to seventh aspects of the present invention, since the lower electrode and the gate electrode of the resistance element and the capacitance element can be simultaneously formed, the manufacturing process can be shortened.
【図１】本発明の第１の実施形態としての半導体装置の
製造方法の工程を説明するための断面図である。FIG. 1 is a cross-sectional view illustrating a step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するため断面図である。FIG. 2 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the first embodiment of the present invention.
【図３】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining another process of the method of manufacturing the semiconductor device as the first embodiment of the present invention.
【図４】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the first embodiment of the present invention.
【図５】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the first embodiment of the present invention.
【図６】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the first embodiment of the present invention.
【図７】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the first embodiment of the present invention.
【図８】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the first embodiment of the present invention.
【図９】本発明の第１の実施形態における半導体装置の
製造途中の状態を示すの平面図である。FIG. 9 is a plan view showing a state during the manufacture of the semiconductor device according to the first embodiment of the present invention.
【図１０】本発明の第１の実施形態における半導体装置
の製造途中の他の状態を示す平面図である。FIG. 10 is a plan view showing another state of the semiconductor device according to the first embodiment of the present invention in the course of manufacturing.
【図１１】本発明の第１の実施形態における半導体装置
の製造途中の他の状態を示す平面図である。FIG. 11 is a plan view showing another state of the semiconductor device according to the first embodiment of the present invention in the process of being manufactured.
【図１２】本発明の第２の実施形態としての半導体装置
の製造方法の工程を説明するための断面図である。FIG. 12 is a cross-sectional view illustrating a step of a method for manufacturing a semiconductor device as a second embodiment of the present invention.
【図１３】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するため断面図である。FIG. 13 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the second embodiment of the present invention.
【図１４】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。FIG. 14 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the second embodiment of the present invention.
【図１５】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。FIG. 15 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the second embodiment of the present invention.
【図１６】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。FIG. 16 is a cross-sectional view for explaining another process of the method for manufacturing the semiconductor device as the second embodiment of the present invention.
【図１７】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。FIG. 17 is a cross-sectional view for explaining another process of the method for manufacturing the semiconductor device as the second embodiment of the present invention.
【図１８】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。FIG. 18 is a cross-sectional view for explaining another step of the method for manufacturing the semiconductor device as the second embodiment of the present invention.
【図１９】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。FIG. 19 is a cross-sectional view for explaining another process of the method for manufacturing the semiconductor device as the second embodiment of the present invention.
【図２０】従来の半導体装置の製造方法の工程を説明す
るための断面図である。FIG. 20 is a cross-sectional view illustrating a step of a conventional semiconductor device manufacturing method.
【図２１】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。FIG. 21 is a cross-sectional view for explaining another step of the conventional semiconductor device manufacturing method.
【図２２】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。FIG. 22 is a cross-sectional view for explaining another process of the conventional method of manufacturing a semiconductor device.
【図２３】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。FIG. 23 is a cross-sectional view for explaining another process of the conventional method of manufacturing a semiconductor device.
【図２４】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。FIG. 24 is a cross-sectional view for explaining another process of the conventional method of manufacturing a semiconductor device.
【図２５】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。FIG. 25 is a cross-sectional view for explaining another process of the conventional method of manufacturing a semiconductor device.
【図２６】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。FIG. 26 is a cross-sectional view for explaining another process of the conventional method of manufacturing a semiconductor device.
【図２７】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。FIG. 27 is a cross-sectional view for explaining another process of the conventional method of manufacturing a semiconductor device.
【図２８】従来の半導体装置の製造途中の状態を示す平
面図である。FIG. 28 is a plan view showing a state in the process of manufacturing a conventional semiconductor device.
【図２９】従来の半導体装置の製造途中の他の状態を示
す平面図である。FIG. 29 is a plan view showing another state in the process of manufacturing the conventional semiconductor device.
１ 半導体基板 ２ シリコン酸化膜 ３ 多結晶シリコン膜 ４ シリコン酸化膜 ５ タングステン膜 ５´ 多結晶シリコン膜 ６ フォトレジスト ７、８ 金属シリサイド膜 ９ シリコン酸化膜 １０コンタクトホール １１ 配線 １２、１３ シリコン酸化膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Silicon oxide film 3 Polycrystalline silicon film 4 Silicon oxide film 5 Tungsten film 5 'Polycrystalline silicon film 6 Photoresist 7,8 Metal silicide film 9 Silicon oxide film 10 Contact hole 11 Wiring 12,13 Silicon oxide film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/04 H01L 21/822
Claims (7)
堆積する工程と、 前記第１の絶縁膜の上に多結晶シリコンまたはアモルフ
ァスシリコンからなる第１の導電膜を堆積する工程と、 前記第１の導電膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に第２の導電膜を堆積する工程と、 前記第２の導電膜および前記第２の絶縁膜をフォトリソ
グラフィ方法を用いてパターニングすることによって第
２の導電体を形成する工程と、 第１の導電膜から形成される第１の導電体のコンタクト
形成領域に前記第２の導電体の一部にオーバーラップす
るようにフォトレジスト膜を形成する工程と、 前記フォトレジスト膜および前記第２の導電体をマスク
に第１の導電膜をパターニングし第１の導電体を形成す
る工程と、 高融点金属膜を全面に堆積した後に熱処理を施すことに
より前記第１の導電体のコンタクト形成領域に金属シリ
サイド膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。1. A step of depositing a first insulating film on a main surface of a semiconductor substrate, and a step of depositing a first conductive film made of polycrystalline silicon or amorphous silicon on the first insulating film. A step of depositing a second insulating film on the first conductive film; a step of depositing a second conductive film on the second insulating film; Forming a second conductor by patterning the insulating film using a photolithography method; and forming the second conductor in a contact formation region of the first conductor formed from the first conductive film. Forming a photoresist film so as to overlap a part thereof; and forming a first conductor by patterning a first conductive film using the photoresist film and the second conductor as a mask. , High melting point metal film The method of manufacturing a semiconductor device characterized by a step of forming a metal silicide film in the contact forming region of said first conductor by heat treatment after depositing the.
において、 前記第１の導電体の形成後で、かつ、前記高融点金属膜
を堆積する前に、前記第１および第２の導電体の側面に
第３の絶縁膜を形成する工程を有することを特徴とする
半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein after forming the first conductor and before depositing the refractory metal film, the first and second conductive layers are formed. A method for manufacturing a semiconductor device, comprising a step of forming a third insulating film on a side surface of a body.
堆積する工程と、 前記第１の絶縁膜の上に多結晶シリコンまたはアモルフ
ァスシリコンからなる第１の導電膜を堆積する工程と、 前記第１の導電膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に多結晶シリコン膜またはアモルフ
ァスシリコン膜からなる第２の導電膜を堆積する工程
と、 前記第２の導電膜および前記第２の絶縁膜をフォトリソ
グラフィ方法を用いてパターニングすることによって第
２の導電体を形成する工程と、 第１の導電膜から形成される第１の導電体のコンタクト
形成領域に前記第２の導電体の一部にオーバーラップす
るようにフォトレジスト膜を形成する工程と、 前記フォトレジスト膜および前記第２の導電体をマスク
に第１の導電膜をパターニングし第１の導電体を形成す
る工程と、 高融点金属膜を全面に堆積した後に熱処理を施すことに
より前記第１の導電体のコンタクト形成領域に金属シリ
サイド膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。3. A step of depositing a first insulating film on a main surface of a semiconductor substrate, and a step of depositing a first conductive film made of polycrystalline silicon or amorphous silicon on the first insulating film. Depositing a second insulating film on the first conductive film; depositing a second conductive film made of a polycrystalline silicon film or an amorphous silicon film on the second insulating film; Forming a second conductor by patterning the second conductive film and the second insulating film by using a photolithography method; and forming a first conductor formed from the first conductive film. Forming a photoresist film in the contact formation region so as to overlap a part of the second conductor; patterning the first conductive film using the photoresist film and the second conductor as a mask; Forming a metal silicide film in a contact formation region of the first conductor by performing a heat treatment after depositing a refractory metal film on the entire surface. A method for manufacturing a semiconductor device, comprising:
において、 前記第２の導電体に金属シリサイド膜を形成する工程を
有することを特徴とする半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, further comprising a step of forming a metal silicide film on said second conductor.
導体装置の製造方法において、 さらにＭＯＳトランジスタの製造方法を有し、 前記第１の導電体と前記ＭＯＳトランジスタのゲート電
極が同時に形成されることを特徴とする半導体装置の製
造方法。5. The method of manufacturing a semiconductor device according to claim 1, further comprising a method of manufacturing a MOS transistor, wherein the first conductor and a gate electrode of the MOS transistor are simultaneously formed. A method for manufacturing a semiconductor device, characterized by being formed.
導体装置の製造方法において、 さらにＭＯＳトランジスタの製造方法を有し、 前記第１および第２の導電体の前記金属シリサイド膜の
形成が前記ＭＯＳトランジスタのソース、ドレインまた
はゲート電極の金属シリサイド膜の形成と同時であるこ
とを特徴とする半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, further comprising a method of manufacturing a MOS transistor, wherein the metal silicide film of the first and second conductors is formed. A method of manufacturing a semiconductor device, wherein the formation is performed simultaneously with the formation of a metal silicide film of a source, a drain or a gate electrode of the MOS transistor.
において、 前記第１および第２の導電体の前記金属シリサイド膜の
形成が前記ＭＯＳトランジスタのソース、ドレインまた
はゲート電極の金属シリサイド膜の形成と同時であるこ
とを特徴とする半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein the formation of the metal silicide films of the first and second conductors is performed using a metal silicide film of a source, a drain, or a gate electrode of the MOS transistor. A method for manufacturing a semiconductor device, wherein the method is simultaneous with the formation.
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